JPH0888368A

JPH0888368A - 薄膜トランジスタ及びこれを用いた液晶表示装置

Info

Publication number: JPH0888368A
Application number: JP22473694A
Authority: JP
Inventors: Takeshi Tanaka; 武田中; Kikuo Ono; 記久雄小野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-09-20
Filing date: 1994-09-20
Publication date: 1996-04-02

Abstract

(57)【要約】【目的】ＴＦＴ−ＬＣＤの表示画質を損なわず、このホ
ト数を低減して工程を短縮，スループットを向上するこ
と。【構成】逆スタガー型ＴＦＴの形成において、ソース電
極，ドレイン電極層ＳＤＤ，ＳＤＣＨ，ＳＤＳをマスク
として半導体ＡＳＩに不純物ドープしコンタクト領域Ｎ
ＳＩを形成する。その後、前記ドーピングマスクのうち
不要部分ＳＤＣＨを選択除去する。【効果】ソース電極，ドレイン電極材料をドーピングマ
スクとし、チャネル部のマスクをＩＴＯのホトと一括で
除去でき、ホト数が低減でき、製造コストの低減効果が
ある。しかも、ホト数を低減しても配線は低抵抗の金属
配線を用いることが可能であり、配線上の信号遅延によ
る画質劣化を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタ及び
これを用いた液晶表示装置の構造ならびにその製造方法
に関する。

【０００２】

【従来の技術】アクティブマトリクス方式の液晶ディス
プレイ（以下、ＬＣＤと略す）は、マトリクス状に並ん
だ画素に液晶をスイッチングするための薄膜トランジス
タ（以下、ＴＦＴと略す）などの能動素子を備えたＬＣ
Ｄである。ＬＣＤ用のＴＦＴの構造としては、逆スタガ
ー型の構造が広く用いられている。

【０００３】その製法は、高濃度不純物層（コンタクト
領域）の形成法に関連し、チャネル保護膜方式とチャネ
ルエッチ方式に大別できる。チャネル保護方式の製法お
よび構造の一例は、エクステンデッドアブストラクト
オブザ１９９１インターナショナルコンファ
レンスオンソリッドステイトデバイセズアン
ドマテリアルズ，ヨコハマ，１９９１年，６０８から
６１０頁（ExtendedAbstracts of the 1991 Internatio
nal Conference on Solid State Devicesand Material
s, Yokohama,1991, pp608−610）、またはジャパンディ
スプレイ'９２，９２年発行，２１３から２１５頁（Jap
an Display '92, pp213−215)に記載されており、それ
を図２に示す。同公知例によれば、まず基板ＳＵＢ上に
ゲート電極Ｇ，ゲート絶縁膜ＩＮＳ，半導体膜ＡＳＩを
順次形成する（図２（ａ))。続いて、絶縁体からなるチ
ャネル保護膜ＣＨＰをＴＦＴのチャネル部となる半導体
膜上に形成し、この保護膜をマスクとして、半導体膜に
イオンドープ法を用いて不純物（Ｐ）を照射する（図２
（ｂ））。これにより保護膜で覆われていない半導体膜
のみ不純物がドーピングされ、低抵抗の高濃度不純物層
（コンタクト領域）ＮＳＩとなる。続いて金属膜ＳＣＭ
を堆積し、このコンタクト領域に接する形にソース，ド
レイン電極ＳＤＳ，ＳＤＤを加工し、ＴＦＴが完成する
（図２（ｃ),（ｄ））。なお図２の例ではソース，ドレ
イン電極ＳＤＳ，ＳＤＤを形成する前に金属ＳＣＭと半
導体ＡＳＩを反応させ（図２（ｃ））半導体表面に、シ
リサイドＳＣを形成してチャネルと電極を自己整合した
例を示した。アクティブマトリクス用としては、更に液
晶に電圧を印加するため、画素電極（透明導電膜，Indi
um Tin Oxide，ＩＴＯと略す）ＩＴＰを、ソース電極に
接続した形で形成する。最後に保護膜ＰＡＳを表面に形
成する。

【０００４】一方チャネルエッチ方式のＴＦＴは、半導
体膜と高濃度不純物半導体膜は連続形成（コンタクト領
域は、最初からドーピングされた膜として堆積される）
し、ＴＦＴのチャネル部の不要な高濃度不純物膜を除去
して形成される。図１２にその断面構造を示しておく。

【０００５】

【発明が解決しようとする課題】上記従来例はＴＦＴを
形成する工程の簡略化およびＴＦＴの性能向上について
充分な配慮がなされていない。ＴＦＴは、（１）基板の
全面に所定の膜を堆積し、（２）ホトリソグライフィ法
（以下ホトと略す）により不要部分を除去し所望の形状
の膜を残す、ことの繰り返しで形成される。なお、
（２）のホトは、(ａ)感光性の有機樹脂を基板全面にコ
ートし、（ｂ）ホトマスクもしくは下地の不透明な金属
パターンを用いて所望のパターンに露光、（ｃ）現像し
て有機樹脂の被膜を形成し、（ｄ）有機樹脂で覆われて
いない部分のみドライもしくはウエットのエッチングに
より除去し所望の表面形状を得たのち、（ｅ）最後に有
機樹脂を除去して表面を清浄化して終了する。工程の長
さ（複雑さ）は、このサイクルが何回繰り返されるか、
必要なホトの数（ホト数）が少ないほど、工程は簡略化
され製造コストが低減できる。上記従来例の内、チャネ
ル保護膜方式は、ソース，ドレイン電極のホト，画素電
極のホト等に加え、電気的には機能しないチャネル保護
膜のホトを独立に行っている。また、チャネルエッチ方
式においてはチャネル部の不要な高濃度不純物膜を半導
体膜上で除去する必要があった。高濃度不純物膜と半導
体膜は主成分は同じであり、エッチングの選択性が小さ
い。即ち半導体層がオーバーエッチ（ΔＬ）される。こ
のためチャネル部のコンタクト領域を除去する際の加工
裕度として、半導体膜を厚く（約２００ｎｍ）堆積する
必要があった。このため膜の堆積時間および製膜装置内
壁のクリーニング時間が長く、ＴＦＴ製造工程の短縮，
スループット向上の障害となっていた。また、特性的に
は、チャネルが形成される半導体／ゲート絶縁膜界面と
コンタクト領域の間の高抵抗の半導体膜の膜厚が厚いた
め、ＴＦＴのオン特性が損なわれるという問題があっ
た。また、半導体膜厚が厚いため、光照射により発生す
る電流(フォトコン)が高く、ＬＣＤの画質低下の原因と
なっていた。

【０００６】本発明の主たる目的は、ＴＦＴ−ＬＣＤの
表示画質を損なわず、このホト数を低減して工程を短
縮，スループットを向上することにある。

【０００７】また他の目的として、ＴＦＴ特性を向上す
ることにある。また他の目的として、ＴＦＴを用いたア
クティブマトリクスおよびこれを用いたＬＣＤの開口率
を向上することにある。また他の目的は、製造歩留まり
を向上することにある。

【０００８】なおＴＦＴ−ＬＣＤの材料費の低減，外形
寸法の縮小，信頼性の向上、及び製造歩留まりの向上策
として、周辺駆動回路をアクティブマトリクス基板に内
蔵する技術が知られているが、本発明の上記各効果は特
にこの回路内蔵型アクティブマトリクス基板及びＬＣＤ
に適用した場合にその効果が著しい。

【０００９】

【課題を解決するための手段】上記目的は、（１）半導
体への不純物のドーピングの際のマスク材にソース，ド
レイン電極用の金属膜を用い、（２）ドーピング後にチ
ャネル部に残った不要の金属材を透明電極をマスクとし
てエッチング，除去することにより達成される。

【００１０】

【作用】図１は本発明におけるＴＦＴの製造工程を示す
断面図である。詳細な製法は実施例で述べるが、本発明
ではまず、基板ＳＵＢ上にゲート電極Ｇ，ゲート絶縁膜
ＩＮＳ，半導体膜ＡＳＩを順次形成する（図１
（ａ））。続いてＴＦＴのチャネル部分及びソース，ド
レインの電極及び配線部分にドーピングのマスク材（図
中それぞれ、ＳＤＣＨ，ＳＤＳ，ＳＤＤ，ＳＤＬ）をＭ
ｏなどの金属材料で形成する（図１（ｂ））。これをマ
スクとして不純物を照射して高濃度不純物半導体膜（コ
ンタクト領域）ＮＳＩを形成後（図１（ｃ））、ＩＴＯ
を画素部ＩＴＰ及びソース，ドレイン電極／配線部ＩＴ
Ｓ，ＩＴＤ，ＩＴＬに形成する（図１（ｄ))。最後にＩ
ＴＯで覆われていないチャネル部の金属材料ＳＤＣＨを
除去し、TFTを完成する（図１（ｅ））。

【００１１】本発明によれば、ソース，ドレインの電極
材料をドーピングマスクとして用いた後、チャネル部の
マスク(残しておくとソース，ドレイン間を短絡してし
まう)をＩＴＯのホトと一括で除去でき、これによりホ
ト数を低減する。すなわち、従来チャネル保護方式にお
いては、（１）保護膜、（２）ソース，ドレイン電極、
（３）画素電極、と３ホト必要であった工程を、（１）
ソース，ドレイン電極、（３）画素電極、の２ホトに短
縮できる。

【００１２】また、本発明によれば、コンタクト領域の
エッチング工程がなく、工程の短縮，スループット向上
が可能となる。また、チャネルエッチ方式のごとく厚い
半導体膜を形成する必要がないため、ＴＦＴのオン特性
が向上し、フォトコンが低減される。

【００１３】なお従来、ホト削減の一法として、配線に
金属を使用せず画素電極となる透明導電膜を用いる方法
があった。本発明は、ホト数を低減しても配線には低抵
抗の金属配線を用いることが可能であり、配線上の信号
遅延による画質劣化が生じない。特にＴＦＴのアクティ
ブマトリクスの走査速度が速くなる高精細ＬＣＤの画質
を損なうことなく工程数削減等の効果が顕著になる。

【００１４】また本発明は、特にＴＦＴ−ＬＣＤに周辺
回路を内蔵する際に有効である。回路内蔵の場合、高速
の素子が必要なため多結晶半導体膜を用いるが、図２に
示した従来例を用いると、絶縁物のマスクをこの多結晶
膜上で加工する必要があった。例えば窒化シリコン（Ｓ
ｉＮ）を多結晶シリコン(poly−Ｓｉ)上で加工する必要
があった。通常、ＳｉＮの加工はフッ酸系の液によるウ
エットエッチングを用いられる。poly−Ｓｉ膜にピンホ
ールがあると、ＳｉＮのエッチング完了時に液がpoly−
Ｓｉ中を浸透してゲート絶縁膜（これも通常はＳｉＮ）
に達し、ゲート絶縁膜を損傷する不良が生じた。特にプ
ラズマＣＶＤ法で堆積したアモルファスシリコン（ａ−
Ｓｉ）をレーザアニールして得たpoly−Ｓｉ膜はピンホ
ール密度が高く、上記不良が生じやすかった。これに対
し、本発明では金属マスクのエッチングはＳｉＮを侵さ
ない酸によるウエットエッチ、または酸素アッシャー
（プラズマ酸素処理）等で行う。従って、ゲート絶縁膜
の不良は著しく低減出来る。本発明を用いた多結晶半導
体ＴＦＴを用いて周辺回路を内蔵することにより、ＬＣ
Ｄの外付けのドライバーＩＣの一部または全てを削減出
来る。プラズマCVDによるａ−Ｓｉ成膜、およびレーザ
アニールは３００℃程度の低温で実施可能であり、ａ−
ＳｉＴＦＴ用の耐熱性の低い安価なガラス基板が使用で
きる。これにより、ＴＦＴ−ＬＣＤの製造コストの低
減，外形寸法の縮小が可能となる。またＴＦＴ−ＬＣＤ
と駆動システムとの接続線数，接続ピッチが低減でき、
接続不良の低減も可能である。なおプラズマＣＶＤによ
るａ−Ｓｉは多量(約１０％以上)の水素を含んでおり、
堆積した膜をそのままレーザアニールすると水素の放出
に伴う膜荒れ、ピンホールが起きやすい。本発明はこの
ような膜を用いてもゲート絶縁膜の短絡のないＴＦＴを
形成できる。なお本発明以外に短絡不良を防ぐ手段とし
て、レーザアニール前に４００℃以上で熱アニールして
脱水素処理する方法が知られている。但しこれを回路内
蔵ＬＣＤに適用した場合、回路用のpoly−ＳｉＴＦＴと
同時に、表示部（画素）のａ−ＳｉＴＦＴが脱水素され
てしまい、その特性が劣化してしまう。よってこの場合
には、画素ＴＦＴもレーザアニールしてpoly−Ｓｉ化す
ることが必要であるが（１）poly−ＳｉＴＦＴはオフ電
流が比較的高く、（２）レーザ照射の重ね合わせ領域で
の特性バラツキが生じやすく、これを画素ＴＦＴとして
用いた場合には、ＬＣＤの表示の不均一化等の画質劣化
が生ずる。これに対し、本発明は、poly−Ｓｉの面荒れ
に対する裕度が大きく、脱水素アニールが不要である。
よって周辺回路のみレーザアニールして多結晶化したpo
ly−ＳｉＴＦＴとし、画素は均一でオフ電流の低いａ−
ＳｉＴＦＴで構成できる。これにより、高画質の回路内
蔵ＬＣＤを高い歩留まりで製造可能となる。

【００１５】なお従来、チャネルエッチ方式ＴＦＴへの
レーザアニール適用は困難であった。その理由は、チャ
ネルエッチ方式で用いられる厚い半導体膜をレーザアニ
ールするとチャネルが形成される半導体の底面まで十分
に結晶化できないためであった。この問題を解決するた
め、半導体膜を薄い第一層と厚い第二層の二回に分けて
堆積し、第二層を堆積する前にレーザアニールする方法
が提案されていた。しかしながらこの場合、チャネルエ
ッチ方式の本質的問題であるトータルの半導体膜厚の増
加に加え、製膜回数（通常はＣＶＤ製膜）が一回増える
ため、工程数増加，製膜装置数増，二層間の接触不良と
いう新たな問題が生じていたが、本発明ではこれらの問
題も解決できる。

【００１６】なお本発明によると、ＴＦＴのオフ特性向
上効果が認められた。その原因は、高濃度不純物層（コ
ンタクト領域）と半導体膜からなるチャネルとの接合部
の膜品質が改善されたためと考えられる。図８に従来例
および本発明におけるコンタクト領域とチャネル部（半
導体膜）との接合部を示す。図８（ａ）の従来例では、
コンタクト領域ＮＳＩと半導体膜ＡＳＩの接合部の上面
にはチャネル保護膜ＣＨＰの端部がある。端部ではチャ
ネル保護膜と保護膜ＰＡＳが接しているため応力が集中
する。特に両者が異質材料であれば、応力集中は顕著で
ある。たとえチャネル保護膜と、その上層の保護膜が同
じ化合物、例えばＳｉＮ同士であっても、堆積温度が異
なると膜特性が異なり、応力が発生する。さらに全く同
じ条件で堆積した場合でも、トータルの膜厚（チャネル
部ではチャネル保護膜と保護膜の和、コンタクト領域で
は保護膜のみ）とが違うため、応力の差が生じる。その
結果、半導体膜のコンタクト領域と半導体膜との接合部
に応力集中、もしくは応力の急峻な変化が生じる。その
結果、接合部の欠陥ＤＥＦの密度が増える。さらに、チ
ャネル保護膜の端部側壁と半導体膜の接点には有機及び
無機の微小異物が残存しやすく、これが後工程で接合部
に拡散し欠陥生成の原因となる。欠陥は、欠陥を介した
電子と正孔の再結合確率を増すため、ＴＦＴのオフ特性
を劣化させる。例えば、電子を主キャリアとするｎ形の
ＴＦＴにおいて、ゲートに負の電圧を印加してＴＦＴを
オフ状態としても、正孔電流を接合部で阻止できなくな
る。すなわちオフ電流が増加し、オフ特性の劣化が生ず
る。一方、図８（ｂ）の本発明においては半導体のコン
タクト領域ＮＳＩと半導体膜ＡＳＩの接合の上部は均
質，一定の膜厚の保護膜ＰＡＳで覆われており、従来例
のような接合部の劣化によるオフ特性の低下はない。す
なわち、本発明によりＴＦＴのオフ特性が改善できる。
このＴＦＴを液晶ディスプレイのアクティブマトリクス
基板に用いた場合、オフ電流による電圧低下を補償する
ための保持容量を縮小できる。この結果、アクティブマ
トリクス基板の開口率が向上する。これを用いた透過型
の液晶ディスプレイはバックライト光の利用効率が向上
する。言い換えれば、バックライトの光量、即ち消費電
力を低減できる。よってこの液晶ディスプレイはこれを
搭載する機器の消費電力低減に効果がある。特に、ノー
ト形パソコン等充電して使用するポータブル機器に搭載
した場合は、一回の充電で使用できる時間の延長，電池
の外形寸法の縮小による機器の小型軽量化に大きな効果
がある。

【００１７】

【実施例】

（実施例１）本発明の実施例としてＴＦＴ−ＬＣＤ用の
ＴＦＴ及び製造方法を以下図面を用いて説明する。

【００１８】図１は本発明によるＴＦＴの主要製造過程
における断面構造を示す。なお図５はＴＦＴ完成時のア
クティブマトリクスの一画素分の平面構造図で図中の
（Ａ）−（Ｂ）間断面構造が図１に示されている。図１
０は一画素の等価回路を示し、図中、ＣＬＣはアクティ
ブマトリクスにより駆動される液晶の容量、ＣＡＤはＴ
ＦＴ等のリーク電流を補償する保持容量である。各部の
電圧については後述する。まずガラス基板ＳＵＢ上にＣ
ｒ膜をスパッタ法により厚さ１２０ｎｍ堆積し、不要部
分をホト，エッチングで除去し、ゲート電極Ｇを形成す
る。エッチングには、硝酸セリウム系のエッチング液を
用いた。続いて、プラズマＣＶＤ法によりＳｉＮ膜ＩＮ
Ｓを基板温度３００℃で厚さ３５０ｎｍ，ａ−Ｓｉ膜Ａ
ＳＩを基板温度２７０℃で厚さ４０ｎｍ連続堆積する。
続いて、このＳｉＮ，ａ−Ｓｉの積層膜をホトリソグラ
フィにより、ゲート電極を覆うように島状に加工する
（図１(ａ)）。エッチングには、トリフルオロクロロカ
ーボンと酸素の混合ガスによるドライエッチ法を用い
た。続いて、スパッタ法により基板温度１６０℃で厚さ
２００ｎｍのＭｏ膜を堆積する。ａ−ＳｉとＭｏの界面
には両者の固相反応によりシリサイド層ＭｏＳｉ，ＳＣ
が生じる。続いてＭｏを燐酸酢酸混合液（ＰＡＮ液）を
用い、ホト，エッチングする。すなわち、チャネル部Ｓ
ＤＣＨとソース電極部ＳＤＳ，ドレイン電極部ＳＤＤ，
信号配線部ＳＤＬ以外を除去する（図１（ｂ））。

【００１９】ＭｏＳｉ，ＳＣは、ＰＡＮ液に不溶なた
め、除去されずにａ−Ｓｉの表面に残る。続いて、イオ
ンドーピング法によりＰをａ−Ｓｉに打ち込み、高濃度
不純物シリコン層（コンタクト領域）ＮＳＩを形成する
（図１（ｃ））。イオンドーピングは非質量分離型のイ
オン照射装置を用い、原料ガスにヘリウム希釈のホスフ
ィンを用いた。加速電圧は１０ｋＶ、ドーズ量は１０¹⁵
個／cm²とした。この際、基板温度を例えば３００℃に
加熱しておくと、ａ−Ｓｉ中に打ち込まれたＰは活性化
され、新たなレーザ照射もしくは加熱処理などの活性化
処理を省略できる。もちろん別途熱アニールなどによる
活性処理化を施し、特性をより向上させてもよい。続い
てスパッタ法によりＩＴＯ膜を基板温度２２０℃で、厚
さ１４０nm堆積する。

【００２０】このＩＴＯをＨＢｒ液を用いたホトリソグ
ラフィにより画素電極ＩＴＰ，ソースＩＴＳ電極ドレイ
ン電極ＩＴＤ，信号線ＩＴＬの形状に加工する（図１
（ｄ))。続いて各ＩＴＯ電極をマスクとして、Ｍｏ膜を
ＰＡＮ液でエッチング除去する。すなわちＩＴＯで覆わ
れていないＴＦＴのチャネル部分のＭｏを除去する（図
１（ｅ））。

【００２１】続いて酸素のプラズマアッシャー、もしく
は塩素，トリフルオロカーボン等のドライエッチにより
チャネル部のＭｏＳｉを除去する。この場合、酸素アッ
シャーを用いたＴＦＴの特性が良く、これを用いるのが
好ましい。理由は、シリサイド除去と同時に表面に安定
な非常に薄い酸化膜を形成することによりａ−Ｓｉ膜へ
のプラズマダメージ，オーバーエッチを防止し、かつ表
面の捕獲順位を低減できるためるためと考えられる。こ
の際の酸化膜の膜厚は応力の発生を押さえるため、約３
０ｎｍ以下、好ましくは１０ｎｍ以下とするのがよい。
以下図には示していないが、続いてＴＦＴの保護膜とし
てＳｉＮ膜ＰＡＳをプラズマＣＶＤにより堆積する。最
後にこのＳｉＮ膜をゲート絶縁膜同様のホト，エッチン
グし、信号線，ゲート線の端子を露出させ、ＴＦＴを完
成させる。

【００２２】本実施例では、図５の平面図に示されてい
るように、画素電極ＩＴＰと隣接する行のゲート線Ｇ１
を電極として保持容量ＣＡＤを形成している。この保持
容量は、本実施例のアクティブマトリクス基板で液晶を
駆動した場合に、液晶容量と並列接続されリーク電流に
よる電圧効果を防止する効果を持つ。本発明は、作用の
項で述べた様にＴＦＴのリーク電流を低減できるためこ
の保持容量を小さくできる。即ち、不透明なゲート線の
面積を小さくでき基板の開口率を向上できる。通常、ス
パッタ法でシリコン上にＩＴＯ膜を形成するとシリコン
表面が酸化されて絶縁層（ＳｉＯ₂）となりＴＦＴの出
力電流が低下する。しかし本発明ではＭｏＳｉが表面に
あるため絶縁層の形成を抑制でき、特性の劣化は殆ど見
られない。

【００２３】（実施例２）周辺回路をガラス基板上に内
蔵したＴＦＴ基板に本発明を適用した場合の実施例を示
す。図４は周辺回路内蔵の一例として、映像信号側（ド
レイン側）に回路を形成し、信号側ドライバーＩＣの数
を半減する方式の概略を示す。各映像信号線ＤＬ０，Ｄ
Ｌ１の一端に回路ＴＦＴ，Ｔ０，Ｔ１及び保持容量Ｃ
０，Ｃ１が接続され２ｎおよび２ｎ＋１番目の回路ＴＦ
Ｔ，Ｔ０，Ｔ１のソース，ドレイン電極の一方が外部端
子ＤＬＴとなっている。２ｎ番目の回路ＴＦＴ，Ｔ０は
クロック信号Ｆ０、２ｎ＋１番目の回路ＴＦＴ，Ｔ１は
クロック信号Ｆ１で駆動する。画素のＴＦＴの一回の選
択時間内で２つの回路ＴＦＴを前半後半にわけてon／of
f する。これに合わせ、ドライバーは従来の半分の時間
でデータを切替るよう動作させる。これにより、ドライ
バーの一端子の出力で２本の信号線を駆動できる。すな
わち、ドライバーＩＣの数を半減できる。

【００２４】本実施例では、高い駆動能力が要求される
回路ＴＦＴにはレーザアニールによるpoly−ＳｉＴＦ
を、特性の均一性と低いオフ電流が要求される画素ＴＦ
Ｔにはａ−ＳｉＴＦＴを用いる。

【００２５】第１の実施例同様図１を参照して製造方法
を説明する。まず厚さ１２０ｎｍのＣｒ膜をスパッタ成
膜しゲート電極Ｇ形状にホト，エッチングする。続いて
プラズマＣＶＤにより、厚さ３５０ｎｍのＳｉＮのゲー
ト絶縁膜ＳＩＮ，４０ｎｍのａ−Ｓｉの半導体膜ＡＳＩ
を堆積する。続いてＸｅＣｌのエキシマレーザを回路部
分にのみ照射しＳｉ膜を多結晶化する。画素部のＴＦＴ
をａ−ＳｉＴＦＴとしておく場合には、ａ−ＳｉＴＦＴ
の特性劣化を防止するため、加熱脱水素処理は行わな
い。また照射中の基板加熱も同じ理由により行わない。
逆にａ−Ｓｉ堆積の際、膜中の水素濃度を１５％以上と
し、特にシリコン原子と鎖状（ＳｉＨ₂)結合している水
素の濃度を高くしておくと、良好な特性のpoly−ＳｉＴ
ＦＴが得られた。水素の結合状態は赤外吸収スペクトル
により評価できるが、吸収のピーク波数が２０２０／cm
から２０６０／cm好ましくは２０３０から２０５０とす
るのが良い。これによりＴＦＴの移動度を１０cm²／Ｖ
ｓとすることが出来る。このような水素を多量に含む
ａ−Ｓｉをレーザアニールすると表面の凹凸が増加し、
ピンホールなどの膜荒れが生じるが、本発明ではこのよ
うな膜を用いても、ゲート絶縁膜の短絡不良は生じな
い。照射は真空中、エネルギー密度２００ｍＪ／cm²で
実施した。続いてゲートＧを覆うように、ＳｉおよびＳ
ｉＮをホト，ドライエッチし、島状に加工する（図１
（ａ））。続いて厚さ２００ｎｍのＭｏ膜をスパッタ法
により成膜し、ＰＡＮ液を用いたホト，エッチングでソ
ース，ドレイン電極ＳＤＤ，ＳＤＳ，信号線ＳＤＬ，チ
ャネル部のマスクＳＤＣＨを形成する（図１（ｂ））。
続いてイオンドーピング法によりＰをＳｉに打ち込み、
高濃度不純物シリコン層（コンタクト領域）ＮＳＩを形
成する（図１（ｃ））。この際基板温度を例えば３００
℃に加熱しておくと、ａ−Ｓｉ中に打ち込まれたＰは照
射中に活性化される。回路のpoly−Ｓｉ領域は、更にレ
ーザ照射して不純物活性化する。活性化時にはゲートの
金属が一部露出しているので、レーザエネルギーは結晶
化よりも低く例えば１５０ｍＪ／cm²とし、ゲートの損
傷を予防する。活性化後、ＩＴＯ形成，ホトエッチ，チ
ャネル部のシリサイド除去を第１の実施例同様に行う
（図１（ｄ),（ｅ),（ｆ））。

【００２６】本実施例では、水素を多量に含むａ−Ｓｉ
膜をレーザアニールする。膜中の水素が瞬間的に放出さ
れる。電子顕微鏡観察の結果、得られるpoly−Ｓｉ膜表
面には微小なピンホール，面荒れが発生していた。しか
し作用の項で述べたように本発明によればフッ酸系のエ
ッチングが不要であり、ゲート絶縁膜損傷による短絡不
良は防止される。

【００２７】本実施例による駆動回路の部分平面図（表
示部の２列の画素に関する範囲）を図６に示す。ガラス
基板の端部の１本のドレイン端子ＤＬＴから２個のＴＦ
Ｔ，Ｔ０，Ｔ１を介し表示部（画素部）の２本のドレイ
ン線（映像信号線）（偶数列ＤＬ０，奇数列ＤＬ１）に
分岐接続される。ゲート線ＧＣ０，ＧＣ１とドレイン線
の交差部にはＳｉ，ＳｉＮの二層膜からなるパターンＣ
ＲＯＳをはさみ、両配線間を絶縁する。ＴＦＴをスイッ
チングするための２本のゲート線ＧＣ１，GC1がそれぞ
れ偶数列，奇数列のＴＦＴ，Ｔ０，Ｔ１に接続される。

【００２８】上記第１及び第２の実施例において以下に
列挙する変更を加えても本発明の主旨を損なわない。

【００２９】実施例ではソース，ドレイン電極をゲート
電極及び半導体上に設けたが、この形状を変えても本発
明の主旨を損なわない。例えば図７の（ａ）から（ｂ）
に示したように、形成しても良い。

【００３０】実施例ではゲート電極材料としてＣｒを用
いたがその他の金属例えばＡｌ，Ｃｕ，Ｔａ，Ｔｉ等や
その積層膜、または合金等を使用してもよい。Ａｌ，Ｃ
ｕ系を用いた場合には配線抵抗が下がり、これを用いた
ＬＣＤの表示画像の面内均一性を向上できる。

【００３１】実施例ではゲート絶縁膜材料としてＳｉＮ
膜を用いたが、このほかにＳｉＯ₂,ＳｉＯＮなどの膜を
用いてもよい。また、ゲート線材料にＡｌ，Ｔａを用い
た場合にはこれを陽極化成することで得られる酸化膜と
の積層膜とし、絶縁膜の耐圧向上，短絡防止を図っても
よい。

【００３２】実施例は半導体膜をプラズマＣＶＤによる
ａ−Ｓｉ膜またはこれをレーザアニールした多結晶Ｓｉ
膜としたがこれを他の材料または他の製法によってもよ
い。例えばゲルマンガスを材料ガスにプラズマＣＶＤで
堆積したＧｅ膜、またはＧｅとＳｉの混晶膜ないし超構
造膜としてＴＦＴの特性向上を図ってもよい。

【００３３】また、半導体膜の堆積方法はプラズマダメ
ージのない減圧ＣＶＤ法，膜中の水素量を低減できるス
パッタ法、またはＥＣＲ−ＣＶＤ法を用い膜の不安定性
の防止，プロセス温度の低減を図ってもよい。半導体膜
としてＳｉのマイクロクリスタル膜を用いて高移動度化
を図ってもよい。半導体膜をレーザもしくは熱でアニー
ルして多結晶化し、ＴＦＴの高移動度化を図ってもよ
い。この場合、作用の項で述べたように、アニール前の
膜の水素が多くても、結晶化膜のピンホールによるゲー
ト絶縁膜の不良は殆ど生じない。

【００３４】実施例ではソース，ドレイン電極にＭｏを
用いたがその他Ｔｉ，ＴａＭｏ，Ｃｒ，Ｔｉ，Ｐｄ，Ｍ
ｎ，Ｃｏ，Ｎｉ，Ｔａ，Ｐｔ等半導体と反応してシリサ
イドもしくはゲルマニウム化合物を形成する金属材を用
いてもよい。さらにこれらを含む合金及び積層膜を用い
てもよい。

【００３５】本実施例の回路内蔵アクティブマトリクス
基板も、前記第１の実施例同様に液晶ディスプレイ、お
よびそれを組み込んだノート形パソコンなどの機器に搭
載できる。回路内蔵の場合、第１の実施例の効果に加
え、外付けの駆動用ドライバーＩＣの数を削減、もしく
は省略でき、ＬＣＤの製造コスト低減、およびＬＣＤの
表示部のまわりの額縁の幅を削減でき、ディスプレイ、
およびこれを搭載した機器のさらなる小型軽量化が可能
となる。

【００３６】（実施例３）本発明によるアクティブマト
リクス基板を用いた液晶ディスプレイＴＦＴ−ＬＣＤ及
びその製法について説明する。

【００３７】図３はアクティブマトリクス基板をもう一
枚の基板と向き合わせ液晶を封入したセルの一画素分の
断面図である。ＴＦＴ基板ＳＵＢの内側表面には、ＴＦ
Ｔ，画素電極ＩＴＰ，保護膜ＰＡＳなど前記実施例で説
明した方法により形成されている。その上に、液晶の分
子の配列をそろえるための配向膜ＯＲ１１がスピンナー
塗布，ラビング処理により形成されている。また外側表
面には、偏向板POL1を張り付けている。対向基板の内側
表面には画素電極以外の領域から漏れてくる光を遮ぎる
ためＣｒからなるブラックマトリクスＢＭ，有機樹脂を
ロールコート塗布後染色して形成したカラーフイルタＦ
ＩＬ，ＩＴＯの対向電極ＩＴＯ１，配向膜ＯＲＩ２が順
次形成されている。また外側表面には配向膜ＰＯＬ２を
張り付けてある。両基板間にビーズを分散し、約５μｍ
のギャップ長とし、図には示していないが基板の周辺部
を樹脂で接着した後、ネマチック型液晶を充填，封入す
る。偏向板ＰＯＬ１とＰＯＬ２の偏向方向は直交させ、
配向膜ＯＲ１，ＯＲ２のラビング方向を直交させてあ
り、液晶に電圧が印加されないときに光が透過するノー
マリーホワイトモードとした。

【００３８】この液晶セルを用いた液晶ディスプレイの
全体概略を図１１に示す。走査線アクティブマトリクス
基板ＳＵＢすなわち液晶セルのゲート線ＧＬ及びドレイ
ン側ＤＬの端子にそれぞれ駆動用のドライバーＩＣであ
るＧＤＲ，ＤＤＲが複数個接続される。このドライバー
ＩＣを駆動するための信号及び電源はタイミングコンバ
ータ等のＩＣからなる信号処理回路ＴＣＯＮからバスラ
インＧＢＵＳ，DBUSを通って供給される。以上の主たる
構成要素をケースに固定しＬＣＤのモジュールＭＯＤと
なる。なお透過形のＬＣＤの場合には、図示していない
が液晶セルSUBの背面に蛍光燈等からなるバックライト
を配する。

【００３９】図１０の等価回路により駆動を概略説明す
る。対向基板側の共通電極には一定の電位ＶＣＯＭを与
えておく。ゲート線（走査線）に順次ＴＦＴのオン電圧
（ＶＧｎ−１からＶＧｎ、さらに次の行電圧）を加えて
（線順次走査）ＴＦＴを導通状態にし、信号線（ドレイ
ン線）から与えられた映像信号電圧ＶＤをＴＦＴを介し
て液晶ＣＬＣに印加する。液晶はＶＣＯＭとＶＤｎの差
電圧により駆動され、画素の光透過率が変化する。個々
の画素で独立に透過率を制御しＬＣＤ全体で画像表示す
る。

【００４０】（実施例４）図９は本発明のアクティブマ
トリクス基板を用いた液晶ディスプレイを搭載したノー
ト型パソコンを示す。マイクロプロセッサ等からなる半
導体集積回路群ＣＰＵを中心とするパソコン本体ＰＣ内
にシステム全体に電力を供給する充電型電池ＢＡＴ，入
力用キーボードＫＢＤ，データ記録用ディスクＤＩＳＫ
を収めている。液晶ディスプレイＬＣＤは背面にバック
ライトを設けた透過型で、パソコンの蓋部ＬＩＤに設置
され、ＣＰＵからのデータをもとに、電源ＢＡＴにより
駆動される。アクティブマトリクス基板の開口率が向上
したため、バックライト光の利用率が向上し、ＬＣＤの
輝度が向上した。また、低電力のバックライトでも十分
な輝度が得られ、バックライトの薄形化，軽量化、また
これの電源となるバッテリーの小型軽量化が可能となっ
た。これにより直接的および間接的に（これらを格納，
保持する構造部材についても）小型軽量薄形化でき、ノ
ート形パソコンの可搬性を向上できる。また、一回の充
電で使用できる時間が延び使い勝手が向上できた。

【００４１】本発明によるＬＣＤは本実施例に記載のノ
ートパソコンに限らず、他のポータブルな情報処理装置
の小型化，軽量化，電池寿命の向上に効果がある。例え
ば、本発明のＬＣＤを携帯用電話，携帯用ゲーム機、お
よび小売店等で用いられる売上／注文管理用の携帯用情
報処理器など、集積回路を用いた情報処理を電池の電力
をもとに行う機器において有効である。

【００４２】

【発明の効果】本発明によれば、ソース，ドレインの電
極材料をドーピングマスクとし、チャネル部のマスクを
ＩＴＯのホトと一括で除去でき、ホト数が低減でき、製
造コストの低減効果がある。しかも、ホト数を低減して
も配線は低抵抗の金属配線を用いることが可能であり、
配線上の信号遅延による画質劣化を防止できる。

【００４３】また本発明では、工程を増やさずに、レー
ザアニールpoly−ＳｉＴＦＴを用いた周辺回路内蔵ＴＦ
Ｔ−ＬＣＤの製造歩留まりを向上させ、さらなるコスト
低減効果がある。周辺回路のみレーザアニールした高速
poly−ＳｉＴＦＴ、画素部は均一なａ−ＳｉＴＦＴで構
成でき、回路内蔵ＬＣＤの画質向上に効果がある。

【図面の簡単な説明】

【図１】本発明のＴＦＴの製造工程を示す図。

【図２】従来のＴＦＴの製造工程を示す図。

【図３】ＬＣＤセルの断面構造。

【図４】回路内蔵ＴＦＴ−ＬＣＤの概要。

【図５】アクティブマトリクス基板の部分平面図。

【図６】駆動回路の部分平面図。

【図７】ＴＦＴの断面図。

【図８】ＴＦＴの接合部の拡大断面図。

【図９】液晶ディスプレイを用いたノート形パソコン。

【図１０】一画素の等価回路。

【図１１】液晶ディスプレイの構成。

【図１２】従来のＴＦＴの断面構造。

【符号の説明】

ＳＵＢ…基板、Ｇ…ゲート電極、ＡＳＩ…半導体膜、Ｉ
ＮＳ…ゲート絶縁膜、ＳＤＤ…ドレイン電極、ＳＤＳ…
ソース電極、ＳＤＣＨ…チャネル部のドーピングマス
ク、ＳＣ…シリサイド、ＮＳＩ…高濃度不純物半導体膜
(コンタクト領域)、ＩＴＳ，ＩＴＤ，ＩＴＬ…ＩＴＯの
ソース，ドレイン電極及び信号線、ＩＴＰ…画素電極、
ＣＨＰ…絶縁物のチャネル保護膜、ＰＯＬ１，ＰＯＬ２
…偏向板、ＯＲＩ１，ＯＲＩ２…配向膜、ＬＣ…液晶、
ＦＩＬ…カラーフイルタ、ＢＭ…ブラックマトリクス、
ＬＣＤ…液晶ディスプレイ、ＫＢＤ…キーボード、ＢＡ
Ｔ…乾電池、ＣＰＵ…集積回路、ＰＣ…ノート形パソコ
ン。

Claims

【特許請求の範囲】

【請求項１】逆スタガー型薄膜トランジスタの製造方法
において、ソース電極及びドレイン電極を構成する金属膜及び前記
金属膜と同一工程で形成された他の金属膜とをドーピン
グマスクとして前記逆スタガー型薄膜トランジスタを構
成する半導体薄膜に局所的に不純物を導入し、前記半導
体薄膜中に半導体薄膜と前記ソース電極及びドレイン電
極とのコンタクト領域を形成する工程を具備することを
特徴とする薄膜トランジスタの製造方法。
【請求項２】請求項１に記載の薄膜トランジスタの製造
方法において、前記コンタクト領域形成後に、透明導電膜のパターンを
形成し、前記透明導電膜をマスクとして前記他の金属膜
を除去することを特徴とする薄膜トランジスタの製造方
法。
【請求項３】基板上にゲート電極，前記ゲート電極上に
ゲート絶縁膜，前記ゲート絶縁膜上に半導体膜，前記半
導体膜上に金属及び透明導電膜からなるソース電極及び
ドレイン電極とを形成した逆スタガー型の薄膜トランジ
スタにおいて、前記半導体膜の一部の領域が高濃度の不純物を有するコ
ンタクト領域であり、前記透明導電膜は前記コンタクト
領域の上面に接し、かつ、前記ソース電極及びドレイン
電極の金属層の上面を全て覆い、前記透明導電膜の上面
の少なくとも一部とチャネル領域の半導体膜の上面が直
接同一層の絶縁膜で被覆されていることを特徴とする薄
膜トランジスタ。
【請求項４】基板上にゲート電極，前記ゲート電極上に
ゲート絶縁膜，前記ゲート絶縁膜上に半導体膜，前記半
導体膜上に金属及び透明導電膜からなるソース電極及び
ドレイン電極とを形成した逆スタガー型の薄膜トランジ
スタにおいて、前記半導体膜の一部の領域が高濃度の不純物を有するコ
ンタクト領域であり、前記透明導電膜は前記コンタクト
領域の上面に接し、かつ、前記ソース電極及びドレイン
電極の金属層のうち少なくとも一層の上面を全て覆い、
前記透明導電膜の上面の少なくとも一部とチャネル領域
の半導体膜の上面が同一層の絶縁膜で被覆され、かつ前
記チャネル領域上の半導体膜の上面と前記絶縁膜の間
に、前記チャネル領域と同一平面形状の他の絶縁膜を有
し、前記他の絶縁膜の厚さが３０nm以下であることを特
徴とする薄膜トランジスタ。
【請求項５】請求項３において、半導体膜がシリコン、
または水素化シリコンであることを特徴とする薄膜トラ
ンジスタ。
【請求項６】請求項３において、半導体膜が多結晶シリ
コンであり、膜厚が１００ｎｍ以下であることを特徴と
する薄膜トランジスタ。
【請求項７】請求項３において、コンタクト領域の半導
体膜と透明導電膜の界面にソース電極を構成する金属元
素の少なくとも一種類が存在することを特徴とする薄膜
トランジスタ。
【請求項８】請求項２に記載の薄膜トランジスタの製造
方法において、半導体膜の堆積法がプラズマＣＶＤ法で
あり、かつ堆積後にレーザアニールされることを特徴と
する薄膜トランジスタの製造方法。
【請求項９】基板上に複数の走査電極，前記複数の走査
電極と交差する複数の信号電極，前記複数の走査電極と
複数の信号電極との各交差部に薄膜トランジスタ，前記
薄膜トランジスタに接続された画素電極とを形成したア
クティブマトリクス基板であって、前記薄膜トランジスタは前記一方の基板上にゲート電
極，前記ゲート電極上にゲート絶縁膜，前記ゲート絶縁
膜上に半導体膜，前記半導体膜上に金属及び透明導電膜
からなるソース電極及びドレイン電極とを形成した逆ス
タガー型であり、前記半導体膜の一部の領域が高濃度の不純物を有するコ
ンタクト領域であり、前記透明導電膜は前記コンタクト
領域の上面に接し、かつ、前記ソース電極及びドレイン
電極の金属層の上面を全て覆い、前記透明導電膜の上面
の少なくとも一部とチャネル領域の半導体膜の上面が直
接同一層の絶縁膜で被覆されていることを特徴とするア
クティブマトリクス基板。
【請求項１０】請求項９に記載のアクティブマトリクス
基板において、前記基板上の一部領域に同マトリクスを
駆動するための回路を、請求項３に記載の複数の薄膜ト
ランジスタで構成していることを特徴とするアクティブ
マトリクス基板。
【請求項１１】請求項１０に記載のアクティブマトリク
ス基板において、アクティブマトリクスを構成する薄膜
トランジスタの半導体が水素化アモルファスシリコンで
あり、回路を構成する薄膜トランジスタの半導体膜の少
なくとも一部が多結晶シリコンであることを特徴とする
アクティブマトリクス基板。
【請求項１２】複数の走査電極，前記複数の走査電極と
交差する複数の信号電極，前記複数の走査電極と複数の
信号電極との各交差部に薄膜トランジスタ，前記薄膜ト
ランジスタに接続された画素電極とを形成した一方の基
板と，対向電極を形成した他方の基板と，前記一方の基
板と他方の基板との間に挾持された液晶とからなる液晶
表示装置であって、前記薄膜トランジスタは前記一方の基板上にゲート電
極，前記ゲート電極上にゲート絶縁膜，前記ゲート絶縁
膜上に半導体膜，前記半導体膜上に金属及び透明導電膜
からなるソース電極及びドレイン電極とを形成した逆ス
タガー型であり、前記半導体膜の一部の領域が高濃度の不純物を有するコ
ンタクト領域であり、前記透明導電膜は前記コンタクト
領域の上面に接し、かつ、前記ソース電極及びドレイン
電極の金属層の上面を全て覆い、前記透明導電膜の上面
の少なくとも一部とチャネル領域の半導体膜の上面が直
接同一層の絶縁膜で被覆されていることを特徴とする液
晶表示装置。
【請求項１３】請求項３に記載の薄膜トランジスタにお
いて、ソースまたはドレイン電極の少なくとも一方がＭ
ｏ，Ｃｒ，Ｔｉ，Ｐｄ，Ｍｎ，Ｃｏ，Ｎｉ，Ｔａ，Ｐｔ
の何れかを含むことを特徴とする薄膜トランジスタ。
【請求項１４】請求項１２に記載の液晶表示装置と充電
形電池と集積回路を搭載した情報処理装置。