WO2014038501A1 - アクティブマトリクス基板、及び製造方法 - Google Patents

アクティブマトリクス基板、及び製造方法 Download PDF

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WO2014038501A1
WO2014038501A1 PCT/JP2013/073496 JP2013073496W WO2014038501A1 WO 2014038501 A1 WO2014038501 A1 WO 2014038501A1 JP 2013073496 W JP2013073496 W JP 2013073496W WO 2014038501 A1 WO2014038501 A1 WO 2014038501A1
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auxiliary capacitance
active matrix
matrix substrate
semiconductor layer
electrode
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PCT/JP2013/073496
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家根田剛士
勝井宏充
磯村良幸
中森一彰
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シャープ株式会社
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Definitions

  • the present invention relates to an active matrix substrate used for a display panel such as a liquid crystal panel and a manufacturing method thereof.
  • liquid crystal display devices have been widely used in liquid crystal televisions, monitors, mobile phones and the like as flat panel displays having features such as thinness and light weight compared to conventional cathode ray tubes.
  • a plurality of source wirings (data wirings) and a plurality of gate wirings (scanning wirings) are wired in a matrix, and a thin film transistor as a switching element in the vicinity of the intersection of the source wirings and the gate wirings.
  • TFT Thin Film Transistor
  • an active matrix substrate in which pixels having pixel electrodes connected to the thin film transistor are arranged in a matrix are used for a liquid crystal panel as a display panel.
  • the auxiliary capacitance wiring is generally provided in parallel with the gate wiring, and an auxiliary capacitance portion is provided for each pixel to generate a predetermined auxiliary capacitance. ing.
  • each part on the active matrix substrate that is, source wiring, gate wiring, or thin film transistor is formed using five masks.
  • the formed thin film transistor portion or the auxiliary capacitance portion for generating the auxiliary capacitance is formed.
  • each portion of the active matrix substrate such as a thin film transistor portion and an auxiliary capacitance portion is formed using five masks. For this reason, this conventional active matrix substrate has a problem that it is difficult to reduce the number of masks because of the large number of masks required for the production thereof. As a result, with this conventional active matrix substrate, it has been difficult to improve the manufacturing yield, shorten the manufacturing time, and reduce the cost.
  • an object of the present invention is to provide an inexpensive active matrix substrate that can reduce the number of masks and a method for manufacturing the same.
  • an active matrix substrate includes a plurality of pixels, a thin film transistor portion in which a thin film transistor is formed for each of the plurality of pixels, and an auxiliary capacitance portion that generates an auxiliary capacitance.
  • Active matrix substrate comprising: The thin film transistor section includes a base material, a gate electrode provided on the base material, a first gate insulating film provided to cover the base material and the gate electrode, and the first gate insulating film A first semiconductor layer provided on the first semiconductor layer; first and second electrode contact layers provided on the first semiconductor layer; and the first semiconductor layer via the first electrode contact layer.
  • the auxiliary capacitance section includes the base material, an auxiliary capacitance wiring provided on the base material, a second gate insulating film provided so as to cover the base material and the auxiliary capacitance wiring, and the second
  • the semiconductor device includes a second semiconductor layer provided on the gate insulating film and a transparent electrode provided on the second semiconductor layer.
  • the thin film transistor portion includes a base material, a gate electrode sequentially provided on the base material, a first gate insulating film, a first semiconductor layer, a first and a second An electrode contact layer, a source electrode and a drain electrode, a protective layer, and an interlayer insulating film are included.
  • the auxiliary capacitance portion includes a base material, an auxiliary capacity wiring sequentially provided on the base material, a second gate insulating film, a second semiconductor layer, and a transparent electrode.
  • a first metal layer formed on the base material is used for the gate electrode and the auxiliary capacitance wiring.
  • the gate electrode and the auxiliary capacitance wiring can be configured using the same first metal layer, and an active matrix substrate that is easier to manufacture and less expensive can be configured.
  • a second metal layer formed on the first and second electrode contact layers is used for the source electrode and the drain electrode.
  • the source electrode and the drain electrode can be formed using the same second metal layer, and an active matrix substrate that is easier to manufacture and less expensive can be formed.
  • the transparent electrode is connected to the second semiconductor layer in an opening provided in the protective layer and the interlayer insulating film.
  • the auxiliary capacitance portion is provided so that the opening covers the auxiliary capacitance wiring.
  • the opening is provided inside the second semiconductor layer in the auxiliary capacitance unit.
  • the opening portion is provided inside the second semiconductor layer in the auxiliary capacitor portion, the second semiconductor layer can function as an etching stopper, and a contact hole for the gate electrode is formed.
  • the gate insulating film can be prevented from being dry-etched, and leakage of the transparent electrode (pixel electrode) and the auxiliary capacitance wiring can be prevented.
  • the second gate insulating film, the second semiconductor layer, and the transparent electrode are sequentially provided on the thick portion provided in the auxiliary capacitance wiring. It is preferable that
  • a slit is provided in the thick part of the auxiliary capacitance wiring.
  • the auxiliary capacitance wiring is provided with a branch wiring branched to the thin film transistor portion side, In the auxiliary capacitance section, it is preferable that the second gate insulating film, the second semiconductor layer, and the transparent electrode are sequentially provided on the branch wiring.
  • the auxiliary capacitance of the auxiliary capacitance portion can be easily increased, and the influence of each manufacturing variation of the protective layer and the interlayer insulating film in which the opening is provided is affected by the auxiliary capacitance. It is possible to reliably prevent the auxiliary capacitance portion from appearing, and to form the auxiliary capacitance portion with high accuracy, thereby reliably preventing a reduction in the auxiliary capacitance of the auxiliary capacitance portion.
  • the active matrix substrate manufacturing method of the present invention is provided with a plurality of pixels, and an active matrix substrate provided with a thin film transistor portion in which a thin film transistor is formed for each of the plurality of pixels and an auxiliary capacitance portion for generating an auxiliary capacitance.
  • the half-tone mask is used as the second mask, and the portions included in the respective portions of the thin film transistor portion and the auxiliary capacitance portion are formed.
  • an active matrix substrate having a thin film transistor portion and an auxiliary capacitance portion can be appropriately configured using the first to fourth masks.
  • the opening is formed so as to cover the auxiliary capacitance wiring.
  • the opening is formed so as to be provided inside the second semiconductor layer.
  • the opening portion is provided inside the second semiconductor layer in the auxiliary capacitor portion, the second semiconductor layer can function as an etching stopper, and a contact hole for the gate electrode is formed.
  • the gate insulating film can be prevented from being dry-etched, and leakage of the transparent electrode (pixel electrode) and the auxiliary capacitance wiring can be prevented.
  • a thick portion is provided in the auxiliary capacitance wiring of the auxiliary capacitance portion in the first step.
  • a thick portion is provided in the auxiliary capacitance wiring of the auxiliary capacitance portion, and a slit is formed in the thick portion.
  • a branch wiring branched toward the thin film transistor portion is provided in the auxiliary capacitance wiring in the first step.
  • the auxiliary capacitance of the auxiliary capacitance portion can be easily increased, and the influence of each manufacturing variation of the protective layer and the interlayer insulating film in which the opening is provided is affected by the auxiliary capacitance. It is possible to reliably prevent the auxiliary capacitance portion from appearing, and to form the auxiliary capacitance portion with high accuracy, thereby reliably preventing a reduction in the auxiliary capacitance of the auxiliary capacitance portion.
  • the present invention it is possible to provide an inexpensive active matrix substrate capable of reducing the number of masks and a method for manufacturing the active matrix substrate.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is an enlarged plan view for explaining a main configuration of the active matrix substrate shown in FIG. 4 is a cross-sectional view taken along the line IV-IV in FIG. 3, and is a cross-sectional view showing a thin film transistor portion of the active matrix substrate and its vicinity.
  • FIG. 5 is a cross-sectional view showing the auxiliary capacitor portion of the active matrix substrate.
  • FIG. 6 is a flowchart showing main manufacturing steps of the main part configuration of the active matrix substrate.
  • FIG. 7 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, and FIGS.
  • FIG. 7A to 7B show a series of main manufacturing processes.
  • FIG. 8 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG. 7B, and FIG. 8A to FIG. The main manufacturing process is explained.
  • FIG. 9 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 8B, and FIG. 9A to FIG. The main manufacturing process is explained.
  • FIG. 10 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 9B, and FIG. 10A to FIG. The main manufacturing process is explained.
  • FIG. 10 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 9B, and FIG. 10A to FIG. The main manufacturing process is explained.
  • FIG. 10 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG.
  • FIG. 11 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG. 10B, and FIG. 11A to FIG.
  • the main manufacturing process is explained.
  • FIG. 12 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 11 (b).
  • the main manufacturing process is explained.
  • FIG. 13 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG. 12B.
  • the main manufacturing process is explained.
  • FIG. 14 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 13B, and FIG. 14A to FIG.
  • FIG. 15 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG.
  • FIG. 16 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG.
  • FIG. 17 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG.
  • FIG. 18 is a diagram for explaining the main manufacturing process of the main part configuration of the active matrix substrate of the first comparative example, and FIGS. 18 (a) to 18 (b) explain a series of main manufacturing processes. is doing.
  • FIG. 18 (a) to 18 (b) explain a series of main manufacturing processes. is doing.
  • FIG. 19 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 18B, and FIG. 19A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 20 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 19B, and FIG. 20A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 21 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 20B, and FIG. 21A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 20 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 20B, and FIG. 21A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 22 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 21B, and FIG. 22A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 23 is a diagram illustrating a main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 22B.
  • FIG. 24 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG.
  • FIG. 25 is a diagram for explaining main manufacturing steps of the main part configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. FIG.
  • FIG. 26 is a cross-sectional view showing the auxiliary capacitor portion of the active matrix substrate of the first comparative example.
  • FIG. 27 is a diagram for explaining the main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, and FIGS. 27 (a) to 27 (b) explain a series of main manufacturing processes. is doing.
  • FIG. 28 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 27B, and FIG. 28A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 29 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 28 (b).
  • FIG. 30 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 29B, and FIG. 30A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 31 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 30 (b).
  • b) describes a series of main manufacturing steps.
  • FIG. 32 is a diagram for explaining a main manufacturing process of a main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. FIG.
  • FIG. 33 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG.
  • FIG. 34 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG.
  • FIG. 35 is a cross-sectional view showing the auxiliary capacitance portion of the active matrix substrate of the second comparative example.
  • FIG. 36 is a graph showing the relationship between the pixel voltage-auxiliary capacitance wiring voltage and the capacitance ratio.
  • FIG. 37 is a graph showing the relationship between pixel voltage-auxiliary capacitance wiring voltage and capacitance change.
  • FIG. 38 is a graph showing the relationship between the liquid crystal applied voltage and the counter voltage difference from the initial value.
  • FIG. 39 is a graph showing the relationship between applied voltage and capacitance.
  • FIG. 40 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the second embodiment of the present invention.
  • 41 is a cross-sectional view showing an auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • FIG. 42 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the third embodiment of the present invention.
  • 43 (a) to 43 (c) are enlarged plan views showing modified examples of the auxiliary capacity section shown in FIG.
  • FIG. 44 is a cross-sectional view showing an auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • FIG. 45 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the fourth embodiment of the present invention.
  • FIG. 40 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the second embodiment of the present invention.
  • 41 is a cross-sectional view showing an auxiliary capacitor portion of the active matrix substrate shown in FIG
  • FIG. 46A is an enlarged plan view of the auxiliary capacity section shown in FIG. 45
  • FIG. 46B is an enlarged plan view of a modification of the auxiliary capacity section.
  • FIG. 47 is a cross-sectional view showing an auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • FIG. 48 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the fifth embodiment of the present invention.
  • FIG. 49 is a cross-sectional view showing the auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side of FIG. 1 is installed as a viewing side (display surface side), and a non-display surface side of the liquid crystal panel 2 (lower side of FIG. 1). And a backlight device 3 that generates illumination light for illuminating the liquid crystal panel 2.
  • the liquid crystal panel 2 includes a color filter substrate 4 constituting the pair of substrates and the active matrix substrate 5 of the present invention, and polarizing plates 6 and 7 provided on the outer surfaces of the color filter substrate 4 and the active matrix substrate 5, respectively. I have.
  • a liquid crystal layer (not shown) is sandwiched between the color filter substrate 4 and the active matrix substrate 5.
  • the color filter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin.
  • Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the color filter substrate 4 or the active matrix substrate 5.
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • pixel electrodes and thin film transistors thin film transistors (in accordance with a plurality of pixels included in the display surface of the liquid crystal panel 2) are provided.
  • a TFT (Thin Film Transistor) or the like is formed between the liquid crystal layer (details will be described later).
  • the color filter substrate 4 constitutes the other of the pair of substrates, and the color filter substrate 4 is formed with a color filter, a counter electrode, and the like between the liquid crystal layer (not shown). )
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the drive of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels.
  • FPC Flexible Printed Circuit
  • the display surface is driven in units of pixels and a desired image is displayed on the display surface.
  • the liquid crystal mode and pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, any liquid crystal panel that can display information can be used. Therefore, the detailed structure of the liquid crystal panel 2 is not shown in FIG.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9. Further, in the backlight device 3, the light emitting diode 9 and the light guide plate 10 are sandwiched by the bezel 14 having an L-shaped cross section in a state where the liquid crystal panel 2 is installed above the light guide plate 10. A case 11 is placed on the color filter substrate 4. Thus, the backlight device 3 is assembled to the liquid crystal panel 2 and is integrated as a transmissive liquid crystal display device 1 in which illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • liquid crystal panel 2 of the present embodiment will be specifically described with reference to FIG.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • the liquid crystal display device 1 includes a panel control unit 15 that controls driving of the liquid crystal panel 2 (FIG. 1) as the display unit that displays information such as characters and images, and the panel control.
  • a source driver 16 and a gate driver 17 that operate based on an instruction signal from the unit 15 are provided.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the source driver 16 and the gate driver 17, and the input video signal. A frame buffer 15b capable of storing display data for one frame included. Then, the panel control unit 15 performs drive control of the source driver 16 and the gate driver 17 according to the input video signal, so that information according to the video signal is displayed on the liquid crystal panel 2.
  • the source driver 16 and the gate driver 17 are installed on the active matrix substrate 5. Specifically, the source driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 as a display panel. . Further, the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A.
  • the source driver 16 and the gate driver 17 are drive circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel.
  • the source driver 16 and the gate driver 17 include a plurality of source lines S1 to S1.
  • SM is an integer of 2 or more, hereinafter collectively referred to as “S”
  • G gate wirings G1 to GN
  • S source lines
  • G1 to GN gate wirings G1 to GN
  • G is an integer of 2 or more and is hereinafter collectively referred to as “G”.
  • These source wiring S and gate wiring G constitute a data wiring and a scanning wiring, respectively, on a transparent glass material or a transparent synthetic resin substrate (not shown) included in the active matrix substrate 5.
  • the source wiring S is provided on the substrate so as to be parallel to the matrix-like column direction (vertical direction of the liquid crystal panel 2), and the gate wiring G is arranged in the matrix-like row direction (horizontal of the liquid crystal panel 2). Is provided on the substrate so as to be parallel to (direction).
  • the source driver 16 is connected to a storage capacitor line CS for generating the storage capacitor Ccs, and the source driver 16 also functions as a drive unit for generating the storage capacitor. It is configured as follows.
  • the thin film transistor 18 as a switching element and the pixel P having the pixel electrode 19 connected to the thin film transistor 18 are provided.
  • the counter electrode CE is configured to face the pixel electrode 19 with the liquid crystal layer provided on the liquid crystal panel 2 interposed therebetween. That is, in the active matrix substrate 5, at least one thin film transistor 18, at least one pixel electrode 19, and a counter electrode CE are provided for each pixel.
  • regions of a plurality of pixels P are formed in each region partitioned in a matrix by the source wiring S and the gate wiring G.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels. These RGB pixels are sequentially arranged in this order, for example, in parallel with the gate wirings G1 to GN. Further, these RGB pixels can display corresponding colors by a color filter layer (not shown) provided on the color filter substrate 4 side.
  • the gate driver 17 scans the gate wirings G1 to GN with respect to the gate wirings G1 to GN based on the instruction signal from the image processing unit 15a (gate signal). Signal) in sequence. Further, the source driver 16 supplies a data signal (voltage signal (gradation voltage)) corresponding to the luminance (gradation) of the display image to the corresponding source wirings S1 to SM based on the instruction signal from the image processing unit 15a. Output.
  • FIG. 3 is an enlarged plan view for explaining a main configuration of the active matrix substrate shown in FIG. 4 is a cross-sectional view taken along the line IV-IV in FIG. 3, and is a cross-sectional view showing a thin film transistor portion of the active matrix substrate and its vicinity.
  • FIG. 5 is a cross-sectional view showing the auxiliary capacitor portion of the active matrix substrate. Note that FIG. 3 illustrates the two pixels P arranged in parallel in the vertical direction and provided symmetrically in the vertical direction.
  • the thin film transistor 18 is provided in the vicinity of the intersection of the gate wiring G and the source wiring S.
  • the thin film transistor 18 includes a gate electrode 18g integrally formed with the gate line G, a source electrode 18s integrally formed with the source line S, and a drain electrode 18d provided so as to face the source electrode 18s.
  • the first semiconductor layer 21a is provided.
  • the auxiliary capacitance line CS is provided in parallel with the gate line G.
  • the region surrounded by the two source lines S, the gate line G, and the auxiliary capacitance line CS constitutes the area of the pixel P.
  • the pixel P region occupies most of the pixel electrode 19, the thin film transistor portion T 1 in which the thin film transistor 18 is formed, the pixel contact portion T 2 as a connection portion connecting the drain electrode 18 d and the pixel electrode 19, and the pixel electrode 19.
  • a pixel portion (that is, an opening portion of the pixel P) T3 that transmits light from the backlight device 3 substantially in the pixel P and an auxiliary capacitance portion T4 that generates an auxiliary capacitance are provided. .
  • the thin film transistor portion T1 the pixel contact portion T2, the pixel portion T3, the first, second, third, and fourth masks are used.
  • the auxiliary capacitor T4 is formed at the same time.
  • the thin film transistor portion T1 includes a base 5a, a gate electrode 18g provided on the base 5a, and a first gate insulation provided so as to cover the base 5a and the gate electrode 18g.
  • a film 20a and a first semiconductor layer 21a provided on the first gate insulating film 20a are included.
  • the thin film transistor portion T1 includes the first and second electrode contact layers 22a and 22b provided on the first semiconductor layer 21a, and the first semiconductor layer 21a via the first electrode contact layer 22a.
  • a source electrode 18s connected and a drain electrode 18d connected to the first semiconductor layer 21a via the second electrode contact layer 22b are included.
  • the thin film transistor T1 is provided so as to cover the first gate insulating film 20a, the first semiconductor layer 21a, the first and second electrode contact layers 22a and 22b, the source electrode 18s, and the drain electrode 18d.
  • the protective layer 23 and an interlayer insulating film 24 provided on the protective layer 23 are included.
  • the pixel contact portion T2 includes a base material 5a, a first gate insulating film 20a provided on the base material 5a, and a first gate provided on the first gate insulating film 20a.
  • the semiconductor layer 21a, the second electrode contact layer 22b, the drain electrode 18d, and the pixel electrode 19 that are sequentially provided on the first semiconductor layer 21a are included.
  • an opening portion H1 of a contact hole portion is provided in the protective layer 23 and the interlayer insulating film 24.
  • the drain electrode 18d and the pixel electrode are formed in the opening portion H1. 19 is connected.
  • the active matrix substrate 5 of the present embodiment has a high aperture ratio SHA (Super High Aperture) structure in which the interlayer insulating film 24 as an intermediate insulating film is provided in the pixel portion T3.
  • the aperture ratio of the pixel portion T3, that is, the aperture ratio of the pixel P can be increased as compared with the case where the interlayer insulating film 24 is not provided.
  • the auxiliary capacitance unit T4 also includes the base material 5a, the auxiliary capacitance wiring CS provided on the base material 5a, and the second provided so as to cover the base material 5a and the auxiliary capacitance wiring CS. Gate insulating film 20b.
  • the auxiliary capacitor T4 includes a second semiconductor layer 21b provided on the second gate insulating film 20b and a pixel electrode 19 as a transparent electrode provided on the second semiconductor layer 21b. It is. Further, in the auxiliary capacitance portion T4, an opening H2 of the contact hole portion is provided in the protective layer 23 and the interlayer insulating film 24. In the auxiliary capacitance portion T4, the second semiconductor layer 21b is formed in the opening H2. And the pixel electrode 19 are connected.
  • the opening H2 is opened on the auxiliary capacitance line CS with a size smaller than the width of the auxiliary capacitance line CS. Furthermore, as shown in FIG. 3, the opening H2 is provided inside the second semiconductor layer 21b.
  • Ccs ⁇ S / d
  • S the area of the electrodes
  • d the distance between the electrodes
  • ⁇ the dielectric constant of the solvent sandwiched between the electrodes.
  • the area S of the auxiliary capacitance Ccs is determined by the overlapping area of the lowermost pixel electrode 19 and the auxiliary capacitance wiring CS of the auxiliary capacitance portion T4.
  • the area S of the auxiliary capacitance Ccs is equal to that of the opening H2. Equal to the area.
  • the first metal layer includes a plurality of stacked metal films such as a copper film and a titanium film, a copper film and a molybdenum film, or a two-layer metal film such as a copper film and a molybdenum alloy film, or an aluminum film.
  • a metal film having a three-layer structure such as a titanium film and an aluminum film or a molybdenum film, an aluminum film, and a molybdenum film is used.
  • the gate insulating film 20 is formed by integrally forming a first gate insulating film 20a provided in the thin film transistor portion T1 and a second gate insulating film 20b provided in the auxiliary capacitance portion T4. It is provided so as to cover the first metal layer provided on the material 5a and the base material 5a. Further, for example, silicon nitride (SiNx) is used for the gate insulating film 20.
  • an amorphous silicon layer (i layer) is used for the semiconductor layer 21.
  • the semiconductor layer 21 is formed on the gate insulating film 20 so as to cover the entire surface of the gate insulating film 20, and is then etched to perform first etching included in the thin film transistor portion T1 and the pixel contact portion T2.
  • the semiconductor layer 21a and the second semiconductor layer 21b included in the auxiliary capacitor T4 (details will be described later).
  • first and second electrode contact layers 22a and 22b for example, n + amorphous silicon layers (hereinafter also referred to as “n + layers”) are used.
  • the first and second electrode contact layers 22a and 22b are formed as electrode contact layers on the semiconductor layer 21 so as to cover the entire surface of the semiconductor layer 21, and then etched to perform the first and second electrode contact layers 22a and 22b.
  • 2 electrode contact layers 22a and 22b (details will be described later).
  • the second metal layer formed on the first and second electrode contact layers 22a and 22b is used for the source wiring S, the source electrode 18s, and the drain electrode 18d.
  • the second metal layer is a metal film having a two-layer structure such as a copper film and a titanium film, a copper film and a molybdenum film, or a copper film and a molybdenum alloy film, or an aluminum film or titanium.
  • a metal film having a three-layer structure such as a film and an aluminum film or a molybdenum film, an aluminum film, and a molybdenum film is used.
  • the interlayer insulating film 24 is made of a photosensitive interlayer insulating film material obtained by mixing a photosensitive material with an insulating material such as a novolac resin.
  • the pixel electrode 19 is made of a transparent metal oxide film such as ITO or IZO and is formed so as to cover the interlayer insulating film 24.
  • the transparent electrode is configured as the pixel electrode 19 and is included in the auxiliary capacitance unit T4.
  • the second semiconductor layer 21 b is located inside the pixel electrode 19.
  • the present invention is not limited to this, and the second semiconductor layer 21 b may be located outside the pixel electrode 19.
  • the second semiconductor layer 21b is located outside the storage capacitor line CS.
  • the present invention is not limited to this, and the second semiconductor layer 21b may be located inside the storage capacitor line CS. It is sufficient that at least the second semiconductor layer 21b is outside the opening H2.
  • FIG. 6 is a flowchart showing main manufacturing steps of the main part configuration of the active matrix substrate.
  • FIG. 7 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, and FIGS. 7A to 7B show a series of main manufacturing processes.
  • FIG. 8 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG. 7B, and FIG. 8A to FIG. The main manufacturing process is explained.
  • FIG. 9 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 8B, and FIG. 9A to FIG. The main manufacturing process is explained.
  • FIG. 9 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 8B, and FIG. 9A to FIG. The main manufacturing process is explained.
  • FIG. 9 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG
  • FIG. 10 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 9B, and FIG. 10A to FIG.
  • the main manufacturing process is explained.
  • FIG. 11 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG. 10B, and FIG. 11A to FIG.
  • the main manufacturing process is explained.
  • FIG. 12 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 11 (b).
  • the main manufacturing process is explained.
  • FIG. 13 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG. 12B.
  • FIG. 14 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG. 13B, and FIG. 14A to FIG.
  • the main manufacturing process is explained.
  • FIG. 15 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate, which is performed subsequent to FIG.
  • FIG. 16 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG.
  • FIG. 17 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate, which is performed subsequent to FIG.
  • the first metal layer is first formed on the base material 5a, and then the first mask M1 is formed on the first metal layer.
  • the first process of forming the gate electrode 18g of the thin film transistor portion T1 and the auxiliary capacitance line CS of the auxiliary capacitance portion T4 is performed by patterning using (Steps S1 to S4 in FIG. 6).
  • step S1 after depositing the first metal layer FM on the base material 5a by using, for example, a sputtering method (step S1), the first mask is formed. Photolithography is performed using M1 and the resist r1 (step S2).
  • the gate electrode 18g of the thin film transistor portion T1 and the auxiliary capacitance wiring CS of the auxiliary capacitance portion T4 are formed on the substrate 5a by performing wet etching and patterning (Step). S3).
  • step S4 the resist r1 is removed.
  • the semiconductor layer 21, the electrode contact layer 22, and the second metal layer 25 are patterned using the second mask M2 made of a halftone mask, whereby the first semiconductor layer 21a and the first and second electrode contact layers 22a of the thin film transistor portion T1 and A second step of forming 22b, the source electrode 18s, the drain electrode 18d, and the second semiconductor layer 21b of the auxiliary capacitor T4 is performed (steps S5 to S13 in FIG. 6).
  • the gate insulating film 20 is deposited so as to cover the gate electrode 18g, the auxiliary capacitance line CS, and the base material 5a by, for example, the CVD method (step S5).
  • the first gate insulating film 20a of the thin film transistor portion T1 and the pixel contact portion T2 and the second gate insulating film 20b of the auxiliary capacitance portion T4 are provided.
  • the semiconductor layer 21 and the electrode contact layer 22 are sequentially deposited on the gate insulating film 20 by, for example, the CVD method (step S5).
  • the first semiconductor layer 21a of the thin film transistor portion T1 and the pixel contact portion T2 and the second semiconductor layer 21b of the auxiliary capacitance portion T4 are provided.
  • the gate insulating film 20, the semiconductor layer 21, and the electrode contact layer 22 may be continuously formed by the same CVD apparatus, or the gate insulating film 20, the semiconductor layer 21, and the electrode contact layer.
  • the film may be divided into 22 layers.
  • the second metal layer 25 is deposited on the electrode contact layer 22 by using, for example, a sputtering method (step S6).
  • the second mask M2 is a halftone mask that forms a three-tone resist pattern having no resist, a thin resist film (resist half 26b), and a thick resist film (resist full 26a). ing. That is, the second mask M2 is provided with, for example, three portions M2a, M2b, and M2c having different transmittances. On the second metal layer 25, as shown in FIG. Corresponding to these portions M2a, M2b, and M2c, a portion without the resist 26, a portion of the resist full 26a where the resist 26 is thick, and a portion of the resist half 26b where the resist 26 is thin are formed.
  • the active matrix substrate 5 of the present embodiment a halftone mask is used as the second mask M2, and the resist half 26b is formed, and the portion of the auxiliary capacitor T4 is formed by the portion of the resist half 26b. Even when the active matrix substrate 5 is manufactured using the four masks of the first to fourth masks M1 to M4, the active matrix substrate 5 can be appropriately manufactured. Specifically, in the active matrix substrate 5 of the present embodiment, it is possible to prevent the auxiliary capacitance in the auxiliary capacitance portion T4 from fluctuating while preventing the aperture ratio of the pixel P from being lowered. Seizure can be prevented from occurring (details will be described later).
  • a gray tone mask that forms a portion of the resist half 26b by providing a plurality of slits may be used.
  • step S8 wet etching is performed to leave the portion of the second metal layer covered with the resist 26, and the first thin film transistor portion T1 and the first contact portion of the pixel contact portion T2.
  • the second metal layer 25a and the second metal layer 25b of the auxiliary capacitor T4 are formed (step S8).
  • step S9 an island made up of the semiconductor layer 21 and the electrode contact layer 22 is formed (step S9).
  • step S9 the semiconductor layer 21 (second semiconductor layer 21b) and the electrode contact layer 22 covered with the resist 26 are formed (step S9).
  • step S10 the resist half 26b is removed by performing, for example, ashing.
  • wet etching is performed to leave a portion of the first second metal layer 25a covered with the resist full 26a, and the source electrode of the thin film transistor portion T1. 18s and the drain electrode 18d of the thin film transistor portion T1 and the pixel contact portion T2 are formed (step S11). Further, the second metal layer 25b of the auxiliary capacitance unit T4 is completely removed (step S11).
  • GAP drying is performed. That is, for example, by performing dry etching, the channel portion of the electrode contact layer 22 is removed, the first electrode contact layer 22a of the thin film transistor portion T1, and the second electrode contact layer 22b of the thin film transistor portion T1 and the pixel contact portion T2. Is formed (step S12). Further, the electrode contact layer 22 of the auxiliary capacitor T4 is removed (step S12).
  • the auxiliary contact capacitor T4 is reliably removed by removing the electrode contact layer 22 composed of the n + layer in the auxiliary capacitor portion T4.
  • the electrode contact layer 22 in the portion T4 can be removed, and the auxiliary capacitance in the auxiliary capacitance portion T4 can be prevented from fluctuating, so that the liquid crystal panel 2 can be prevented from being seized. (Details will be described later).
  • the electrode contact layer 22 composed of the n + layer can be reliably removed by setting the dry etching time to a predetermined time or more.
  • step S13 the resist full 26a is peeled off.
  • the electrode contact layer 22 and the first semiconductor layer 21a are formed around the source electrode 18s and the drain electrode 18d so as to surround them. Yes.
  • patterning is performed using the third mask M3, whereby the openings H1 and H2 are formed in the protective layer 23 and the interlayer insulating film 24.
  • a third step of forming an opening (not shown) of the terminal portion of the gate wiring G in the gate insulating film 20, the protective layer 23, and the interlayer insulating film 24 is performed (steps S14 to S17 in FIG. 6). .
  • the protective layer 23 is formed by a gate insulating film 20, a semiconductor layer 21, first and second electrode contact layers 22a and 22b, a source electrode, for example, by a CVD method. Deposited so as to cover 18s and the drain electrode 18d (step S14).
  • step S15 after the interlayer insulating film 24 is applied on the protective layer 23 (step S15), photolithography is performed using the third mask M3 (step S16). ). As a result, the contact hole portion opening H1 is formed in the interlayer insulating film 24 in the pixel contact portion T2, and the contact hole portion opening H2 is formed in the interlayer insulating film 24 in the auxiliary capacitor portion T4. Further, the protective layer 23 and the interlayer insulating film 24 of the thin film transistor portion T1 are formed.
  • the openings H1 and H2 are also formed in the protective layer 23, and the openings H1 and H2 are completed (step S17). ).
  • the second semiconductor layer 21b exists on the surface of the auxiliary capacitor T4 and the etching rate of the second semiconductor layer 21b is lower than that of the protective layer 23, it is shown in FIG. 14B. As described above, even after dry etching, the state remains without being removed. That is, the second semiconductor layer 21b of the auxiliary capacitance unit T4 is formed.
  • the gate insulating film and the protective layer are etched to open the terminal portion (not shown).
  • the film thickness management (the film thickness management of the second gate insulating film 20b) in the storage capacitor portion T4 can be easily performed. Therefore, it is possible to easily suppress variation in the auxiliary capacity of the auxiliary capacity unit T4.
  • the pixel electrode 19 as a transparent electrode is formed by using, for example, a sputtering method so that the drain electrode 18 d, the second semiconductor layer 21 b, the protective layer 23, and the interlayer insulating film 24. Deposited upward (step S18). Thereafter, photolithography is performed using the fourth mask M4 and the resist r2 (step S19).
  • the transparent electrode (pixel electrode 19) of the auxiliary capacitor T4 is formed by performing wet etching and patterning (step S20).
  • step S21 the resist r2 is peeled off.
  • the active matrix substrate 5 of the present embodiment is completed through the above first to fourth steps.
  • the thin film transistor unit T1 includes the base material 5a, the gate electrode 18g sequentially provided on the base material 5a, the first gate insulating film 20a, and the first gate electrode.
  • the semiconductor layer 21a includes first and second electrode contact layers 22a and 22b, a source electrode 18s and a drain electrode 18d, a protective layer 23, and an interlayer insulating film 24.
  • the auxiliary capacitance portion T4 includes a base material 5a, an auxiliary capacitance wiring CS sequentially provided on the base material 5a, a second gate insulating film 20b, a second semiconductor layer 21b, and a pixel electrode (transparent electrode) 19. It is comprised including.
  • the active matrix substrate 5 having the thin film transistor portion T1 and the auxiliary capacitance portion T4 can be appropriately configured using four masks.
  • the active matrix substrate 5 of the present embodiment as described above, a halftone mask is used for the second mask M2, and a resist half 26b is formed, and the portion of the auxiliary capacitor T4 is formed by the portion of the resist half 26b.
  • the active matrix substrate 5 can be appropriately manufactured.
  • the active matrix substrate 5 ′ of the first comparative example and the active matrix substrate 5 of the second comparative example in the case where the auxiliary capacitor portion is formed without forming the resist half.
  • the active matrix substrate 5 ′ of the first comparative example does not form the resist in the second mask, that is, the auxiliary capacitor T4 ′ is formed by the portion without the resist in the second mask.
  • the active matrix substrate 5 ′′ of the second comparative example is obtained by forming a portion of the auxiliary capacitance portion T4 ′′ by a resist-full portion in the second mask.
  • the manufacturing process and problems of the active matrix substrate 5 ′ of the first comparative example will be specifically described.
  • the manufacturing process for sequentially forming the gate insulating film, the semiconductor layer, the electrode contact layer, and the second metal layer after the first metal layer is provided on the substrate will be described with reference to FIGS. Since this is the same as that shown in FIG. 9B, the description thereof is omitted (the same applies to the active matrix substrate 5 ′′ of the second comparative example described later).
  • FIG. 18 is a diagram for explaining the main manufacturing process of the main part configuration of the active matrix substrate of the first comparative example, and FIGS. 18 (a) to 18 (b) explain a series of main manufacturing processes. is doing.
  • FIG. 19 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 18B, and FIG. 19A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 20 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 19B, and FIG. 20A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 19 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 19B, and FIG. 20A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 20 is a diagram for explaining the
  • FIG. 21 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 20B, and FIG. 21A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 22 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 21B, and FIG. 22A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 23 is a diagram illustrating a main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG. 22B.
  • FIG. 24 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG.
  • FIG. 25 is a diagram for explaining main manufacturing steps of the main part configuration of the active matrix substrate of the first comparative example, which is performed subsequent to FIG.
  • FIG. 26 is a cross-sectional view showing the auxiliary capacitor portion of the active matrix substrate of the first comparative example.
  • the second mask M2 ′ includes a halftone mask having a three-tone resist pattern having no resist, a thin resist film (resist half 26b ′), and a thick resist film (resist full 26a ′). It is used. That is, the second mask M2 ′ is provided with, for example, three portions M2a ′, M2b ′, and M2c ′ having different transmittances, and the second metal layer 25 ′ has a portion illustrated in FIG. As shown in FIG.
  • a halftone mask is used as the second mask M2 ′, and the auxiliary capacitor T4 ′ is formed without forming the resist 26.
  • wet etching is performed to leave the portion of the second metal layer covered with the resist 26 ′, and the thin film transistor portion T1 ′ and the pixel contact portion T2 ′.
  • the first second metal layer 25a ′ is formed.
  • the second metal layer 25 ′ is removed from the auxiliary capacitor T4 ′.
  • dry etching is performed, for example, to leave portions of the semiconductor layer 21 ′ and the electrode contact layer 22 ′ covered with the resist 26 ′, and the thin film transistor portion T1 ′.
  • the pixel contact portion T2 ′ an island made up of the semiconductor layer 21 ′ and the electrode contact layer 22 ′ is formed.
  • the semiconductor layer 21 ′ and the electrode contact layer 22 ′ are removed from the auxiliary capacitor T4 ′.
  • the resist half 26b ′ is removed by performing, for example, ashing.
  • the portion of the first second metal layer 25a ′ covered with the resist full 26a ′ is left, and the thin film transistor portion T1 ′.
  • Source electrode 18s 'and the drain electrode 18d' of the thin film transistor portion T1 'and the pixel contact portion T2' are formed.
  • GAP dry is performed. That is, for example, by performing dry etching, the channel portion of the electrode contact layer 22 ′ is removed, and the first electrode contact layer 22a ′ of the thin film transistor portion T1 ′ and the second portions of the thin film transistor portion T1 ′ and the pixel contact portion T2 ′.
  • the electrode contact layer 22b ′ is formed.
  • the resist full 26a ′ is peeled off.
  • the protective layer 23 ′ is formed by, for example, a CVD method using a gate insulating film 20 ′, a semiconductor layer 21 ′, first and second electrode contact layers 22a ′ and 22b ′, It is deposited so as to cover the source electrode 18s ′ and the drain electrode 18d ′.
  • the opening H1 ′ is also formed in the protective layer 23 ′, and the opening H1 ′ is completed.
  • a pixel electrode 19 ′ as a transparent electrode is deposited on the drain electrode 18d ′, the protective layer 23 ′, and the interlayer insulating film 24 ′ by using, for example, a sputtering method. Thereafter, photolithography is performed using the fourth mask M4 ′ and the resist r2 ′.
  • the transparent electrode (pixel electrode 19 ′) of the storage capacitor portion T4 ′ is formed by performing wet etching and patterning.
  • the resist r2 ′ is peeled off.
  • the active matrix substrate 5 ′ of the first comparative example is completed.
  • the auxiliary capacitance portion T4 ′ includes a base material 5a ′, an auxiliary capacitance wiring CS ′, a second gate insulating film 20b ′, It includes a protective layer 23 ′, an interlayer insulating film 24 ′, and a pixel electrode 19 ′.
  • the three insulating films (that is, the second gate insulating film 20b ′, the protective layer 23 ′, and the interlayer insulation) are provided between the auxiliary capacitance line CS ′ and the pixel electrode 19 ′.
  • the membrane 24 ') is sandwiched.
  • the active matrix substrate 5 ′ of the first comparative example has a problem in that the aperture ratio of the pixel P ′ is lowered unlike the product of the present embodiment.
  • FIG. 27 is a diagram for explaining the main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, and FIGS. 27 (a) to 27 (b) explain a series of main manufacturing processes. is doing.
  • FIG. 28 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 27B, and FIG. 28A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 29 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 28 (b). b) describes a series of main manufacturing steps.
  • FIG. 28 is a diagram for explaining the main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, and FIGS. 27 (a) to 27 (b) explain a series of main manufacturing processes. is doing.
  • FIG. 28 is a diagram for explaining a main manufacturing process of the main part configuration of the
  • FIG. 30 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 29B, and FIG. 30A to FIG. b) describes a series of main manufacturing steps.
  • FIG. 31 is a diagram for explaining a main manufacturing process of the main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. 30 (b).
  • b) describes a series of main manufacturing steps.
  • FIG. 32 is a diagram for explaining a main manufacturing process of a main part configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG.
  • FIG. 33 is a diagram for explaining a main manufacturing process of the main configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG. FIG.
  • FIG. 34 is a diagram for explaining the main manufacturing process of the main configuration of the active matrix substrate of the second comparative example, which is performed subsequent to FIG.
  • FIG. 35 is a cross-sectional view showing the auxiliary capacitance portion of the active matrix substrate of the second comparative example.
  • the second mask M2 ′′ has no resist and a thin resist film (resist half 26b ′′). ), And a halftone mask having a three-tone resist pattern with a thick resist film (resist full 26a ").
  • the second mask M2 ′′ is provided with, for example, three portions M2a ′′, M2b ′′, and M2c ′′ having different transmittances, and the second metal layer 25 ′′ has a portion illustrated in FIG. As shown in FIG.
  • a halftone mask is used for the second mask M2 ′′, a resist full 26a ′′ is formed, and the auxiliary capacitor T4 ′′ is formed by the resist full 26a ′′. The part of is formed.
  • wet etching is performed to leave the portion of the second metal layer covered with the resist 26 ′′, and the thin film transistor portion T1 ′′ and the pixel contact portion T2 ′′.
  • the resist half 26b is removed by performing, for example, ashing.
  • wet etching is performed to leave a portion of the first second metal layer 25a ′′ covered with the resist full 26a ′′, and the thin film transistor portion T1 ′′.
  • Source electrode 18s "and the drain electrode 18d" of the thin film transistor portion T1 "and the pixel contact portion T2" are formed.
  • the second metal layer 25b" Is covered with the resist full 26a ", so that it is left without being removed.
  • GAP dry is performed. That is, for example, by performing dry etching, the channel portion of the electrode contact layer 22 ′′ is removed, the first electrode contact layer 22a ′′ of the thin film transistor portion T1 ′′, and the second portions of the thin film transistor portion T1 ′′ and the pixel contact portion T2 ′′.
  • the electrode contact layer 22b "is formed. Further, unlike the product of the present embodiment, in the auxiliary capacitor T4 ′′, the second metal layer 25b ′′ and the electrode contact layer 22 ′′ are left without being removed.
  • the protective layer 23 ′′ is formed by, for example, a CVD method using a gate insulating film 20 ′′, a semiconductor layer 21 ′′, first and second electrode contact layers 22a ′′ and 22b ′′, The source electrode 18s ", the drain electrode 18d", the electrode contact layer 22 ", and the second metal layer 25b" are deposited.
  • the interlayer insulating film 24 ′′ is applied on the protective layer 23 ′′, photolithography is performed using the third mask M3 ′′.
  • the contact hole portion opening H1 ′′ is formed in the interlayer insulating film 24 ′′, and in the auxiliary capacitor portion T4 ′′, the contact hole portion opening H2 ′′ is formed in the interlayer insulating film 24 ′′.
  • the protective layer 23 ′′ and the interlayer insulating film 24 ′′ of the thin film transistor portion T1 ′′ are formed.
  • openings H1 "and H2" are also formed in the protective layer 23 ", and the openings H1" and H2 "are completed.
  • the electrode contact layer 22 ′′ and the second metal layer 25b ′′ exist on the second semiconductor layer 21b ′′.
  • the pixel electrode 19 ′′ as a transparent electrode is formed by using, for example, a sputtering method so that the drain electrode 18 d ′′, the second metal layer 25 b ′′, the protective layer 23 ′′, and the interlayer insulating film Then, photolithography is performed using the fourth mask M4 "and the resist r2".
  • the transparent electrode (pixel electrode 19 ") of the auxiliary capacitor T4" is formed by performing wet etching and patterning.
  • the active matrix substrate 5 ′′ of the second comparative example is completed.
  • the auxiliary capacitance portion T4 ′′ includes a base material 5a ", a storage capacitor line CS", a second gate insulating film 20b ", a second semiconductor layer 21b", an electrode contact layer 22 ", a second metal layer 25b", and a pixel electrode 19 ". It is configured to include.
  • the auxiliary capacitance portion T4 ′′ unlike the product of the present embodiment, not only the second semiconductor layer 21b ′′ but also the electrode contact layer 22 ′′ is provided between the auxiliary capacitance wiring CS ′′ and the pixel electrode 19 ′′.
  • the second metal layer 25b ′′ is formed from the pixel electrode 19 ′′ with use of the liquid crystal panel 2 (that is, with aging).
  • the threshold value of the second semiconductor layer 21b “changes, and the auxiliary capacitance of the auxiliary capacitance unit T4" varies.
  • the liquid crystal panel 2 may be seized.
  • FIG. 36 is a graph showing the relationship between the pixel voltage-auxiliary capacitance wiring voltage and the capacitance ratio.
  • FIG. 37 is a graph showing the relationship between pixel voltage-auxiliary capacitance wiring voltage and capacitance change.
  • FIG. 38 is a graph showing the relationship between the liquid crystal applied voltage and the counter voltage difference from the initial value.
  • FIG. 39 is a graph showing the relationship between applied voltage and capacitance.
  • curves 60 and 61 respectively represent the pixel voltage-auxiliary capacitance wiring voltage in the second comparative example before (initial value) and after the change (after aging for which the screen is continuously displayed).
  • the relationship with the (auxiliary) capacity ratio is shown.
  • a value greater than 0 and a value less than 0 of the pixel voltage-auxiliary capacitance wiring voltage correspond to “+ write” and “ ⁇ write” being performed on the pixel, respectively.
  • “+ write” and “ ⁇ write” are larger than the common potential when the source driver 16 is configured to apply a voltage of, for example, 0 V or more and 15 V or less to the source electrode 18s ′′. In this case, a voltage and a small voltage are applied as source voltages, and if the elapsed time of aging is further increased, the curve 61 is further shifted to the left.
  • the source voltage is written on the corresponding pixel electrode 19 ′′.
  • the source voltage is written on the pixel electrode 19 ′′.
  • the voltage to be applied is smaller than the source voltage.
  • the voltage written to the pixel electrode 19 ′′ is when the gate voltage to the gate electrode 18g ′′ is switched from a high voltage (for example, 30V) to a low voltage (for example, ⁇ 15V). Compared with the source voltage, it changes by the following ⁇ Vd (pull-in voltage).
  • Cgd is a capacitance between the gate electrode 18g ′′ and the drain electrode 18d ′′
  • Clc is a capacitance of the liquid crystal layer.
  • Ccs is an auxiliary capacity
  • ⁇ Vg is a voltage difference between the high voltage and the low voltage at the gate voltage. That is, the voltage written to the pixel electrode 19 ′′ is decreased by ⁇ Vd from the source voltage, so that the counter voltage (common potential) Vcom to the counter electrode CE is adjusted by ⁇ Vd and shipped in the liquid crystal panel 2.
  • Common potential Vcom 7.5 + ⁇ Vd.
  • the auxiliary capacitor Ccs varies depending on + write and -write, and specifically, is expressed by the following equations (3) and (4), respectively.
  • dGI and ⁇ GI are the film thickness and dielectric constant of the second gate insulating film 20b ′′, respectively, and di and ⁇ i are the film thickness and dielectric constant of the second semiconductor layer 21b ′′, respectively.
  • S is the area of the auxiliary capacitor Ccs.
  • the ⁇ write auxiliary capacitance Ccs ⁇ is equal to the case where the auxiliary capacitance portion is formed only by the second gate insulating film 20b ′′, and the value thereof is larger than the + write auxiliary capacitance. From the above, the second gate insulating film 20b.
  • the common potential (Vcom_g) in the case where the auxiliary capacitor portion is formed only by “and the common potential (Vcom_i) in the case where the auxiliary capacitor portion is formed by the second semiconductor layer 21b” and the electrode contact layer 22 ” are as follows: It is expressed by equations (5) and (6).
  • the auxiliary capacitance portion is not provided with the second semiconductor layer 21b ′′ and the electrode contact layer 22 ′′, and only the second gate insulating film 20b ′′ is formed on the auxiliary capacitance line CS. Therefore, the common potential Vcom is reduced, and the common potential Vcom is adjusted to be reduced accordingly.
  • the threshold value in the second semiconductor layer 21b ′′ is increased due to the presence of the electrode contact layer 22 ′′ as the liquid crystal panel 2 is used. Changes to the “write” side.
  • the auxiliary capacitance unit T4 ′′ the auxiliary capacitance changes as the liquid crystal panel 2 is used, as will be described later.
  • the threshold value in the second semiconductor layer 21b ′′ changes in the + direction depending on the process conditions of the second semiconductor layer 21b ′′.
  • the auxiliary capacitance Ccs is configured by the second semiconductor layer 21b and the second gate insulating film 20b, there is no capacitance variation of “+ write” and “ ⁇ write”, and the threshold value changes. Will not occur (described later).
  • the threshold value in the second semiconductor layer 21b ′′ becomes “ ⁇ write” side due to the presence of the electrode contact layer 22 ′′ and the second semiconductor layer 21b ′′.
  • the auxiliary capacity changes as shown by a curve 62 in FIG.
  • the change in the auxiliary capacitance of the auxiliary capacitance portion T4 ′′ increases as the pixel is displayed at a lower gradation. In this manner, the auxiliary capacitance of the auxiliary capacitance portion T4 ′′ is increased. Therefore, as shown in the above equation (2), the pull-in voltage ⁇ Vd changes, and the counter voltage (common potential) Vcom also shifts.
  • the inventors of the present application have completely removed the electrode contact layer 22 of the auxiliary capacitor T4 by performing dry etching for 25 seconds or more during the GAP dry shown in FIG. As a result, it was proved that the auxiliary capacity does not vary in the auxiliary capacity T4.
  • Cl2 is used as an etching gas and dry etching is performed for 25 seconds or 50 seconds to completely remove the electrode contact layer 22, and then on the second semiconductor layer 21 b.
  • the pixel electrode 19 is deposited to complete the auxiliary capacitor T4. Even when a voltage in a predetermined voltage range is applied to the auxiliary capacitance line CS, the auxiliary capacitance is constant and does not fluctuate as indicated by the straight line 71 or 72 in FIG.
  • the first metal layer FM formed on the base material 5a is used for the gate electrode 18g and the auxiliary capacitance wiring CS. Accordingly, in the present embodiment, the gate electrode 18g and the auxiliary capacitance wiring CS can be configured using the same first metal layer FM, and the active matrix substrate 5 that is easier to manufacture and less expensive can be configured. it can.
  • the second metal layer 25 formed on the first and second electrode contact layers 22a and 22b is used for the source electrode 18s and the drain electrode 18d. Accordingly, in the present embodiment, the source electrode 18s and the drain electrode 18d can be configured using the same second metal layer 25, and the active matrix substrate 5 that is easier to manufacture and less expensive can be configured. .
  • first and second gate insulating films 20a and 20b are integrally formed, an active matrix substrate 5 that is easier to manufacture and less expensive can be configured.
  • the pixel electrode (transparent electrode) 19 is formed on the second semiconductor layer 21b in the opening H2 provided in the protective layer 23 and the interlayer insulating film 24. It is connected. Thereby, in this embodiment, it is possible to configure the active matrix substrate 5 that is easier to manufacture and less expensive.
  • the opening H2 is provided inside the second semiconductor layer 21b in the auxiliary capacitor T4.
  • the second semiconductor layer 21b can function as an etching stopper, and when the contact hole of the gate electrode 18g is formed, that is, when the protective layer 23 and the gate insulating film 20 are dry-etched. Further, it is possible to prevent the gate insulating film 20 from being dry etched and to prevent the pixel electrode (transparent electrode) 19 and the auxiliary capacitance wiring CS from leaking.
  • FIG. 40 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the second embodiment of the present invention.
  • 41 is a cross-sectional view showing an auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • an auxiliary capacitance portion is provided with an opening and a second semiconductor layer so as to cover the auxiliary capacitance wiring.
  • symbol is attached
  • An electrode 19 is provided so as to cover the storage capacitor line CS.
  • the opening H2 ′ and the second semiconductor layer 21b are provided so as to cover the capacitance forming portion of the auxiliary capacitance wiring CS.
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the opening H2 ′ is provided so as to cover the storage capacitor line CS in the storage capacitor T4.
  • the pixel electrode 19 covers the auxiliary capacitance line CS on the long side of the rectangle forming the auxiliary capacitance Ccs, so that the long side of the area of the auxiliary capacitance Ccs is the third side. Variation occurs depending on the photo accuracy in the process and the dry etching accuracy of the interlayer insulating film 24 and the protective film 23, and the short side varies depending on the photo accuracy in the first step and the wet etching accuracy of the gate electrode 18g.
  • the side shift of the wet etching of the gate electrode 18g is as large as 2 ⁇ m or more, for example, the accuracy of the first step is worse than that of the third step.
  • the side shift is 1 ⁇ m or less, the interlayer insulating film 24 is The etch rate may be faster, and the first process may be more accurate. Therefore, when the first process is a more accurate process, this embodiment can be selected, and the auxiliary capacitance Ccs can be formed with less variation than the first embodiment where all are determined by the accuracy of the third process.
  • the second semiconductor layer 21b is provided so as to cover the auxiliary capacitance line CS in the auxiliary capacitance portion T4.
  • the facing area of the auxiliary capacitance line CS can be used as an auxiliary capacitance generation portion with certainty, and the reduction of the auxiliary capacitance of the auxiliary capacitance unit T4 is reliably prevented. be able to.
  • FIG. 42 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the third embodiment of the present invention.
  • 43 (a) to 43 (c) are enlarged plan views showing modified examples of the auxiliary capacity section shown in FIG.
  • FIG. 44 is a cross-sectional view showing an auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • the main difference between the present embodiment and the first embodiment is that, in the auxiliary capacitance portion, the second gate insulating film and the second semiconductor are formed on the thick portion provided in the auxiliary capacitance wiring. Layers and transparent electrodes are sequentially provided, and the auxiliary capacitor wiring is shared between the upper and lower pixels.
  • symbol is attached
  • the auxiliary capacitance wiring CS of the active matrix substrate 5 of the present embodiment is provided in the main body CS1 and the auxiliary capacitance portion T4 in the first step, and the main body CS1.
  • a thick part CS2 having a larger width dimension is formed.
  • the second gate insulating film 20b, the second semiconductor layer 21b, and the pixel electrode (transparent electrode) 19 are sequentially provided on the wide width portion CS2 provided in the auxiliary capacitance wiring CS. ing.
  • the upper and lower pixels share the storage capacitor line CS with the upper and lower pixels (not shown).
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the second gate insulating film 20b, the second semiconductor layer 21b, and the pixel electrode (transparent electrode) are provided on the thick portion CS2 provided in the auxiliary capacitance line CS. 19 are sequentially provided.
  • the opposing area of the auxiliary capacitance line CS can be increased, and the auxiliary capacitance of the auxiliary capacitance portion T4 can be easily increased.
  • the accuracy of the third step is better than the accuracy of the first step, for example, the configuration shown in FIG. 43A (configuration in which the second semiconductor layer 21b is provided inside the thick portion CS2) is not good.
  • FIG. 43B or 43C the configuration in which the second semiconductor layer 21b is provided outside the thick portion CS2
  • FIG. 45 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the fourth embodiment of the present invention.
  • FIG. 46A is an enlarged plan view of the auxiliary capacity section shown in FIG. 45
  • FIG. 46B is an enlarged plan view of a modification of the auxiliary capacity section.
  • FIG. 47 is a cross-sectional view showing an auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • the main difference between the present embodiment and the third embodiment is that a slit is provided in the thick part of the auxiliary capacitance wiring, and the upper and lower pixels share the auxiliary capacitance wiring.
  • a slit is provided in the thick part of the auxiliary capacitance wiring, and the upper and lower pixels share the auxiliary capacitance wiring.
  • the auxiliary capacitance wiring CS of the active matrix substrate 5 of the present embodiment is provided in the main body CS1 and the auxiliary capacitance portion T4 in the first step, and the main body CS1.
  • a thick part CS2 having a larger width dimension is formed.
  • the slit CS3 is formed at the center in the width direction (vertical direction in FIG. 45) of the thick portion CS2.
  • the upper and lower pixels share the storage capacitor line CS with the upper and lower pixels (not shown).
  • the second semiconductor layer 21b and the opening H2a may be configured to cover the corresponding thick portion CS2.
  • the present embodiment can achieve the same operations and effects as the third embodiment. Further, in this embodiment, when the slit CS3 is provided and the accuracy of the first step is better than the accuracy of the third step, the auxiliary capacitance Ccs is determined by the process accuracy of the first step. Variations in the capacitance Ccs can be reduced. That is, it is possible to reliably prevent the influence of each manufacturing variation of the protective layer 23 provided with the opening H2a and the interlayer insulating film 24 from appearing in the auxiliary capacitance portion T4, and to form the auxiliary capacitance portion T4 with high accuracy. A decrease in the auxiliary capacity Ccs of the auxiliary capacity unit T4 can be reliably prevented.
  • FIG. 48 is an enlarged plan view for explaining a main configuration of an active matrix substrate according to the fifth embodiment of the present invention.
  • FIG. 49 is a cross-sectional view showing the auxiliary capacitor portion of the active matrix substrate shown in FIG.
  • the main difference between the present embodiment and the first embodiment is that a branch wiring branched to the thin film transistor portion side is provided in the auxiliary capacitance wiring, and the second wiring is provided on the branch wiring in the auxiliary capacitance portion.
  • the gate insulating film, the second semiconductor layer, and the transparent electrode are sequentially provided, and the auxiliary capacitor wiring is shared between the upper and lower pixels.
  • symbol is attached
  • each branch wiring CS4 is provided to branch to the thin film transistor portion T1 side.
  • auxiliary capacitance portions T4 are formed corresponding to the two branch wirings CS4, respectively. That is, in each auxiliary capacitance unit T4, the second gate insulating film 20b, the second semiconductor layer 21b, and the pixel electrode (transparent electrode) 19 are sequentially provided on the branch wiring CS4. In FIG. 48, the upper and lower pixels share the storage capacitor line CS with the upper and lower pixels (not shown).
  • the present embodiment can achieve the same operations and effects as the first embodiment. Further, in the present embodiment, by providing two branch lines CS4 in the auxiliary capacity line CS, the total auxiliary capacity of the two auxiliary capacity units T4 (that is, the auxiliary capacity in pixel units) can be easily increased. it can. Further, when the accuracy of the first step is better than the accuracy of the third step, the variation of the auxiliary capacitance Ccs can be reduced by determining the variation of the auxiliary capacitance Ccs by the process accuracy of the first step.
  • the opening H2b is configured to cover the entire branch wiring CS4.
  • the opening H2b may be configured to cover only the branch wiring CS4 in one long side direction. This is because when the structure of such a branch wiring is used, for example, even if the mask is shifted to the left in the third step, the size of the left auxiliary capacitance is increased, but the size of the right auxiliary capacitance is increased. This is because the size of the entire auxiliary capacitor is canceled and does not change, and the variation of the auxiliary capacitor due to the accuracy of photolithography is reduced.
  • the protective layer and the interlayer insulating film are not limited to one layer, and may be two or more layers. Moreover, the shape which further comprises an insulating film on a pixel electrode may be sufficient. Furthermore, in the above description, the case where the present invention is applied to a transmissive liquid crystal display device has been described. However, the active matrix substrate of the present invention is not limited to this, and a transflective or reflective liquid crystal panel is used. Alternatively, the present invention can be applied to various display panels such as an organic EL (Electronic Luminescence) element, an inorganic EL element, and a field emission display.
  • organic EL Electro Luminescence
  • the present invention is not limited to this, and for example, the auxiliary capacitor is used for the gate driver as the driving unit.
  • a configuration may be employed in which the auxiliary capacitance is generated by connecting the wiring or by connecting to a drive unit (driver) dedicated to the auxiliary capacitance wiring.
  • a plurality of thin film transistors may be provided in the thin film transistor portion.
  • the present invention is useful for a low-cost active matrix substrate capable of reducing the number of masks and a manufacturing method thereof.

Abstract

　薄膜トランジスタ部（Ｔ１）及び補助容量部（Ｔ４）が設けられたアクティブマトリクス基板（５）の製造方法において、ゲート電極（１８ｇ）及び補助容量配線（ＣＳ）を覆うようにゲート絶縁膜（２０）、半導体層（２１）、電極コンタクト層（２２）、及び第２金属層（２５）を順次形成した後、ハーフトーンマスクからなる第２のマスク（Ｍ２）を用いてパターニングを行うことにより、薄膜トランジスタ部（Ｔ１）の第１の半導体層（２１ａ）と第１及び第２の電極コンタクト層（２２ａ、２２ｂ）とソース電極（１８ｓ）とドレイン電極（１８ｄ）及び補助容量部（Ｔ４）の第２の半導体層（２１ｂ）を形成する第２工程を行う。

Description

アクティブマトリクス基板、及び製造方法
　本発明は、液晶パネルなどの表示パネルに用いられるアクティブマトリクス基板、及びその製造方法に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のソース配線（データ配線）及び複数のゲート配線（走査配線）をマトリクス状に配線するとともに、ソース配線とゲート配線との交差部の近傍にスイッチング素子としての薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と、この薄膜トランジスタに接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
　また、上記のようなアクティブマトリクス基板では、一般的に、補助容量配線がゲート配線と平行に設けられており、画素毎に補助容量部を設けて、所定の補助容量を発生するように構成されている。
　また、従来のアクティブマトリクス基板では、例えば下記特許文献１に記載されているように、５枚のマスクを使用して、当該アクティブマトリクス基板上の各部、つまりソース配線、ゲート配線、あるいは薄膜トランジスタが形成された薄膜トランジスタ部、または補助容量を発生する補助容量部等を形成していた。
特開２００５－１４１２５５号公報
　しかしながら、上記のような従来のアクティブマトリクス基板では、５枚のマスクを用いて、薄膜トランジスタ部や補助容量部等の当該アクティブマトリクス基板の各部を形成していた。このため、この従来のアクティブマトリクス基板では、その製造に要するマスク枚数が多くて、当該マスク枚数を低減することが難しいという問題点があった。この結果、この従来のアクティブマトリクス基板では、その製造歩留まりの向上を図ったり、製造時間の短縮を図ったり、低コスト化を図ったりするのが困難であった。
　上記の課題を鑑み、本発明は、マスク枚数を低減することができるコスト安価なアクティブマトリクス基板、及びその製造方法を提供することを目的とする。
　上記の目的を達成するために、本発明にかかるアクティブマトリクス基板は、複数の画素が設けられるとともに、前記複数の画素毎に薄膜トランジスタが形成された薄膜トランジスタ部及び補助容量を発生する補助容量部が設けられたアクティブマトリクス基板であって、
　前記薄膜トランジスタ部は、基材と、前記基材上に設けられたゲート電極と、前記基材及び前記ゲート電極を覆うように設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第１及び第２の電極コンタクト層と、前記第１の電極コンタクト層を介して前記第１の半導体層に接続されたソース電極と、前記第２の電極コンタクト層を介して前記第１の半導体層に接続されたドレイン電極と、前記第１のゲート絶縁膜、前記第１の半導体層、前記第１及び第２の電極コンタクト層、前記ソース電極、及び前記ドレイン電極を覆うように設けられた保護層と、前記保護層上に設けられた層間絶縁膜とを含んで構成され、
　前記補助容量部は、前記基材と、前記基材上に設けられた補助容量配線と、前記基材及び前記補助容量配線を覆うように設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２の半導体層と、前記第２の半導体層上に設けられた透明電極とを含んで構成されていることを特徴とするものである。
　上記のように構成されたアクティブマトリクス基板では、上記薄膜トランジスタ部は基材とこの基材上に順次設けられたゲート電極、第１のゲート絶縁膜、第１の半導体層、第１及び第２の電極コンタクト層、ソース電極及びドレイン電極、保護層、及び層間絶縁膜を含んで構成されている。また、上記補助容量部は、基材とこの基材上に順次設けられた補助容量配線、第２のゲート絶縁膜、第２の半導体層、及び透明電極を含んで構成されている。これにより、上記従来例と異なり、４枚のマスクを用いて、薄膜トランジスタ部と補助容量部を有するアクティブマトリクス基板を適切に構成することができる。この結果、上記従来例と異なり、マスク枚数を低減することができるコスト安価なアクティブマトリクス基板を提供することができる。
　また、上記アクティブマトリクス基板において、前記ゲート電極及び前記補助容量配線には、前記基材上に形成された第１金属層が用いられていることが好ましい。
　この場合、同一の第１金属層を用いて、ゲート電極と補助容量配線を構成することができ、より製造簡単でコスト安価なアクティブマトリクス基板を構成することができる。
　また、上記アクティブマトリクス基板において、前記ソース電極及び前記ドレイン電極には、前記第１及び第２の電極コンタクト層上に形成された第２金属層が用いられていることが好ましい。
　この場合、同一の第２金属層を用いて、ソース電極及びドレイン電極を構成することができ、より製造簡単でコスト安価なアクティブマトリクス基板を構成することができる。
　また、上記アクティブマトリクス基板において、前記補助容量部では、前記透明電極は前記保護層と前記層間絶縁膜に設けられた開口部内で前記第２の半導体層に接続されていることが好ましい。
　この場合、より製造簡単でコスト安価なアクティブマトリクス基板を構成することができる。
　また、上記アクティブマトリクス基板において、前記補助容量部では、前記開口部が前記補助容量配線を覆うように設けられていることが好ましい。
　この場合、開口部が設けられる保護層及び層間絶縁膜の各製造バラツキの影響が補助容量部に現れるのを確実に防ぐことができ、補助容量部を高精度に形成して、補助容量部の補助容量の低下を確実に防止することができる。
　また、上記アクティブマトリクス基板において、前記補助容量部では、前記開口部が前記第２の半導体層の内側に設けられていることが好ましい。
　この場合、補助容量部において、開口部が第２の半導体層の内側に設けられていることにより、エッチングストッパとして当該第２の半導体層を機能させることができ、ゲート電極のコンタクトホールを形成するとき、つまり、保護層、ゲート絶縁膜をドライエッチングする時に、ゲート絶縁膜までドライエッチングされることを防ぎ、透明電極（画素電極）と補助容量配線のリークを防ぐことができる。
　また、上記アクティブマトリクス基板において、前記補助容量部では、前記補助容量配線に設けられた幅太部上に、前記第２のゲート絶縁膜、前記第２の半導体層、及び前記透明電極が順次設けられていることが好ましい。
　この場合、補助容量配線の対向面積を大きくして、補助容量部の補助容量を容易に大きくすることができる。
　また、上記アクティブマトリクス基板において、前記補助容量配線の幅太部には、スリットが設けられていることが好ましい。
　この場合、開口部が設けられる保護層及び層間絶縁膜の各製造バラツキの影響が補助容量部に現れるのを確実に防ぐことができ、補助容量部を高精度に形成して、補助容量部の補助容量の低下を確実に防止することができる。
　また、上記アクティブマトリクス基板において、前記補助容量配線には、前記薄膜トランジスタ部側に分岐した分岐配線が設けられ、
　前記補助容量部では、前記分岐配線上に、前記第２のゲート絶縁膜、前記第２の半導体層、及び前記透明電極が順次設けられていることが好ましい。
　この場合、補助容量配線に分岐配線を設けることにより、補助容量部の補助容量を容易に大きくすることができるとともに、開口部が設けられる保護層及び層間絶縁膜の各製造バラツキの影響が補助容量部に現れるのを確実に防ぐことができ、補助容量部を高精度に形成して、補助容量部の補助容量の低下を確実に防止することができる。
　また、本発明のアクティブマトリクス基板の製造方法は、複数の画素が設けられるとともに、前記複数の画素毎に薄膜トランジスタが形成された薄膜トランジスタ部及び補助容量を発生する補助容量部が設けられたアクティブマトリクス基板の製造方法であって、
　第１金属層を基材上に形成した後、当該第１金属層に対して、第１のマスクを用いてパターニングを行うことにより、前記薄膜トランジスタ部のゲート電極及び前記補助容量部の補助容量配線を形成する第１工程と、
　ゲート絶縁膜、半導体層、電極コンタクト層、及び第２金属層を順次形成した後、ハーフトーンマスクからなる第２のマスクを用いてパターニングを行うことにより、前記薄膜トランジスタ部の第１の半導体層と第１及び第２の電極コンタクト層とソース電極とドレイン電極及び前記補助容量部の第２の半導体層を形成する第２工程と、
　保護層及び層間絶縁膜を順次形成した後、第３のマスクを用いてパターニングを行うことにより、開口部を前記保護層と前記層間絶縁膜に形成する第３工程と、
　透明電極を形成した後、第４のマスクを用いてパターニングを行うことにより、前記補助容量部の透明電極を形成する第４工程とを具備していることを特徴とするものである。
　上記のように構成されたアクティブマトリクス基板の製造方法では、第２のマスクにハーフトーンマスクを用いて、薄膜トランジスタ部及び補助容量部の各部に含まれる部分を形成している。これにより、上記従来例と異なり、上記第１～第４のマスクを用いて、薄膜トランジスタ部及び補助容量部を有するアクティブマトリクス基板を適切に構成することができる。この結果、上記従来例と異なり、マスク枚数を低減することができるコスト安価なアクティブマトリクス基板を提供することができる。
　また、上記アクティブマトリクス基板の製造方法において、前記第３工程では、前記開口部が前記補助容量配線を覆うように形成されることが好ましい。
　この場合、開口部が設けられる保護層及び層間絶縁膜の各製造バラツキの影響が補助容量部に現れるのを確実に防ぐことができ、補助容量部を高精度に形成して、補助容量部の補助容量の低下を確実に防止することができる。
　また、上記アクティブマトリクス基板の製造方法において、前記第３工程では、前記開口部が前記第２の半導体層の内側に設けられるように形成されることが好ましい。
　この場合、補助容量部において、開口部が第２の半導体層の内側に設けられていることにより、エッチングストッパとして当該第２の半導体層を機能させることができ、ゲート電極のコンタクトホールを形成するとき、つまり、保護層、ゲート絶縁膜をドライエッチングする時に、ゲート絶縁膜までドライエッチングされることを防ぎ、透明電極（画素電極）と補助容量配線のリークを防ぐことができる。
　また、上記アクティブマトリクス基板の製造方法において、前記第１工程では、前記補助容量部の補助容量配線において、幅太部が設けられることが好ましい。
　この場合、補助容量配線の対向面積を大きくして、補助容量部の補助容量を容易に大きくすることができる。
　また、上記アクティブマトリクス基板の製造方法において、前記第１工程では、前記補助容量部の補助容量配線において、幅太部を設けるとともに、当該幅太部にスリットが形成されることが好ましい。
　この場合、開口部が設けられる保護層及び層間絶縁膜の各製造バラツキの影響が補助容量部に現れるのを確実に防ぐことができ、補助容量部を高精度に形成して、補助容量部の補助容量の低下を確実に防止することができる。
　また、上記アクティブマトリクス基板の製造方法において、前記第１工程では、前記補助容量配線において、前記薄膜トランジスタ部側に分岐した分岐配線が設けられることが好ましい。
　この場合、補助容量配線に分岐配線を設けることにより、補助容量部の補助容量を容易に大きくすることができるとともに、開口部が設けられる保護層及び層間絶縁膜の各製造バラツキの影響が補助容量部に現れるのを確実に防ぐことができ、補助容量部を高精度に形成して、補助容量部の補助容量の低下を確実に防止することができる。
　本発明によれば、マスク枚数を低減することができるコスト安価なアクティブマトリクス基板、及びその製造方法を提供することが可能となる。
図１は、本発明の第１の実施形態にかかる液晶表示装置を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、図１に示したアクティブマトリクス基板の要部構成を説明する拡大平面図である。 図４は、図３のＩＶ－ＩＶ線断面図であり、上記アクティブマトリクス基板の薄膜トランジスタ部とその近傍部分を示す断面図である。 図５は、上記アクティブマトリクス基板の補助容量部を示す断面図である。 図６は、上記アクティブマトリクス基板の要部構成の主な製造工程を示すフローチャートである。 図７は、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図７（ａ）～図７（ｂ）は、一連の主な製造工程を説明している。 図８は、図７（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図８（ａ）～図８（ｂ）は、一連の主な製造工程を説明している。 図９は、図８（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図９（ａ）～図９（ｂ）は、一連の主な製造工程を説明している。 図１０は、図９（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１０（ａ）～図１０（ｂ）は、一連の主な製造工程を説明している。 図１１は、図１０（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１１（ａ）～図１１（ｂ）は、一連の主な製造工程を説明している。 図１２は、図１１（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１２（ａ）～図１２（ｂ）は、一連の主な製造工程を説明している。 図１３は、図１２（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１３（ａ）～図１３（ｂ）は、一連の主な製造工程を説明している。 図１４は、図１３（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１４（ａ）～図１４（ｂ）は、一連の主な製造工程を説明している。 図１５は、図１４（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図１６は、図１５に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図１７は、図１６に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図１８は、第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１８（ａ）～図１８（ｂ）は、一連の主な製造工程を説明している。 図１９は、図１８（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１９（ａ）～図１９（ｂ）は、一連の主な製造工程を説明している。 図２０は、図１９（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２０（ａ）～図２０（ｂ）は、一連の主な製造工程を説明している。 図２１は、図２０（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２１（ａ）～図２１（ｂ）は、一連の主な製造工程を説明している。 図２２は、図２１（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２２（ａ）～図２２（ｂ）は、一連の主な製造工程を説明している。 図２３は、図２２（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図２４は、図２３に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図２５は、図２４に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図２６は、上記第１の比較例のアクティブマトリクス基板の補助容量部を示す断面図である。 図２７は、第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２７（ａ）～図２７（ｂ）は、一連の主な製造工程を説明している。 図２８は、図２７（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２８（ａ）～図２８（ｂ）は、一連の主な製造工程を説明している。 図２９は、図２８（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２９（ａ）～図２９（ｂ）は、一連の主な製造工程を説明している。 図３０は、図２９（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図３０（ａ）～図３０（ｂ）は、一連の主な製造工程を説明している。 図３１は、図３０（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図３１（ａ）～図３１（ｂ）は、一連の主な製造工程を説明している。 図３２は、図３１（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図３３は、図３２に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図３４は、図３３に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。 図３５は、上記第２の比較例のアクティブマトリクス基板の補助容量部を示す断面図である。 図３６は、画素電圧－補助容量配線電圧と容量比との関係を示すグラフである。 図３７は、画素電圧－補助容量配線電圧と容量変化との関係を示すグラフである。 図３８は、液晶印加電圧と初期値からの対向電圧差との関係を示すグラフである。 図３９は、印加電圧と容量との関係を示すグラフである。 図４０は、本発明の第２の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。 図４１は、図４０に示したアクティブマトリクス基板の補助容量部を示す断面図である。 図４２は、本発明の第３の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。 図４３（ａ）～図４３（ｃ）は、各々図４２に示した補助容量部の変形例を示す拡大平面図である。 図４４は、図４２に示したアクティブマトリクス基板の補助容量部を示す断面図である。 図４５は、本発明の第４の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。 図４６（ａ）は、図４５に示した補助容量部の拡大平面図であり、図４６（ｂ）は、同補助容量部の変形例の拡大平面図である。 図４７は、図４５に示したアクティブマトリクス基板の補助容量部を示す断面図である。 図４８は、本発明の第５の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。 図４９は、図４８に示したアクティブマトリクス基板の補助容量部を示す断面図である。
　以下、本発明のアクティブマトリクス基板、及びその製造方法を示す好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　図１は、本発明の第１の実施形態にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
　液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及び本発明のアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、図示を省略した液晶層が狭持されている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　次に、図２も参照して、本実施形態の液晶パネル２について具体的に説明する。
　図２は、図１に示した液晶パネルの構成を説明する図である。
　図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するソースドライバ１６及びゲートドライバ１７が設けられている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、ソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　ソースドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。
　また、ソースドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、ソースドライバ１６及びゲートドライバ１７には、複数のソース配線Ｓ１～ＳＭ（Ｍは、２以上の整数、以下、"Ｓ"にて総称する。）及び複数のゲート配線Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、"Ｇ"にて総称する。）がそれぞれ接続されている。これらのソース配線Ｓ及びゲート配線Ｇは、それぞれデータ配線及び走査配線を構成しており、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の基材（図示せず）上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース配線Ｓは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲート配線Ｇは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、ソースドライバ１６には、補助容量Ｃcsを発生させるための補助容量用配線ＣＳが接続されるようになっており、当該ソースドライバ１６は、補助容量を発生させるための駆動部としても機能するように構成されている。
　また、これらのソース配線Ｓと、ゲート配線Ｇとの交差部の近傍には、スイッチング素子としての薄膜トランジスタ１８と、薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、対向電極ＣＥが液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、少なくとも一つの薄膜トランジスタ１８、少なくとも一つの画素電極１９、及び対向電極ＣＥが画素単位に設けられている。
　また、アクティブマトリクス基板５では、ソース配線Ｓと、ゲート配線Ｇとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲート配線Ｇ１～ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられたカラーフィルタ層（図示せず）により、対応する色の表示を行えるようになっている。
　また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲート配線Ｇ１～ＧＮに対して、対応する薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、ソースドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するソース配線Ｓ１～ＳＭに出力する。
　次に、図３～図５も参照して、本実施形態のアクティブマトリクス基板５の要部構成について具体的に説明する。
　図３は、図１に示したアクティブマトリクス基板の要部構成を説明する拡大平面図である。図４は、図３のＩＶ－ＩＶ線断面図であり、上記アクティブマトリクス基板の薄膜トランジスタ部とその近傍部分を示す断面図である。図５は、上記アクティブマトリクス基板の補助容量部を示す断面図である。尚、図３では、その上下方向で並設されるとともに、上下対称に設けられた、２つの上記画素Ｐを図示している。
　図３に示すように、本実施形態のアクティブマトリクス基板５では、薄膜トランジスタ１８がゲート配線Ｇとソース配線Ｓとの交差部の近傍に設けられている。薄膜トランジスタ１８には、ゲート配線Ｇに一体的に構成されたゲート電極１８ｇと、ソース配線Ｓに一体的に構成されたソース電極１８ｓと、ソース電極１８ｓに対向するように設けられたドレイン電極１８ｄと、第１の半導体層２１ａとが設けられている。
　また、本実施形態のアクティブマトリクス基板５では、上記補助容量配線ＣＳがゲート配線Ｇと平行となるように設けられている。そして、本実施形態のアクティブマトリクス基板５では、２本のソース配線Ｓと、ゲート配線Ｇと、補助容量配線ＣＳとによって、囲まれた領域が、上記画素Ｐの領域を構成している。
　また、この画素Ｐの領域には、薄膜トランジスタ１８が形成された薄膜トランジスタ部Ｔ１と、ドレイン電極１８ｄと画素電極１９とを接続する接続部としての画素コンタクト部Ｔ２と、画素電極１９の大部分を占めるとともに、画素Ｐにおいてバックライト装置３からの光を透過して表示を実質的に行う画素部（つまり、画素Ｐの開口部）Ｔ３と、補助容量を発生する補助容量部Ｔ４が設けられている。
　また、本実施形態のアクティブマトリクス基板５では、後に詳述するように、第１、第２、第３、及び第４のマスクを用いて、薄膜トランジスタ部Ｔ１、画素コンタクト部Ｔ２、画素部Ｔ３、及び補助容量部Ｔ４が同時に形成されるようになっている。
　薄膜トランジスタ部Ｔ１には、図４も参照して、基材５ａと、基材５ａ上に設けられたゲート電極１８ｇと、基材５ａ及びゲート電極１８ｇを覆うように設けられた第１のゲート絶縁膜２０ａと、第１のゲート絶縁膜２０ａ上に設けられた第１の半導体層２１ａとが含まれている。また、薄膜トランジスタ部Ｔ１には、第１の半導体層２１ａ上に設けられた第１及び第２の電極コンタクト層２２ａ及び２２ｂと、第１の電極コンタクト層２２ａを介して第１の半導体層２１ａに接続されたソース電極１８ｓと、第２の電極コンタクト層２２ｂを介して第１の半導体層２１ａに接続されたドレイン電極１８ｄとが含まれている。さらに、薄膜トランジスタ部Ｔ１には、第１のゲート絶縁膜２０ａ、第１の半導体層２１ａ、第１及び第２の電極コンタクト層２２ａ及び２２ｂ、ソース電極１８ｓ、及びドレイン電極１８ｄを覆うように設けられた保護層２３と、保護層２３上に設けられた層間絶縁膜２４とを含んでいる。
　画素コンタクト部Ｔ２には、図４も参照して、基材５ａと、基材５ａ上に設けられた第１のゲート絶縁膜２０ａと、第１のゲート絶縁膜２０ａ上に設けられた第１の半導体層２１ａと、第１の半導体層２１ａ上に順次設けられた第２の電極コンタクト層２２ｂ、ドレイン電極１８ｄ、及び画素電極１９が含まれている。また、画素コンタクト部Ｔ２には、コンタクトホール部の開口部Ｈ１が保護層２３及び層間絶縁膜２４に設けられており、画素コンタクト部Ｔ２では、この開口部Ｈ１内で、ドレイン電極１８ｄと画素電極１９とが接続されている。
　画素部Ｔ３には、図４も参照して、基材５ａと、基材５ａ上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０上に順次設けられた保護層２３、層間絶縁膜２４、及び画素電極１９が含まれている。また、このように本実施形態のアクティブマトリクス基板５では、画素部Ｔ３において、中間絶縁膜としての層間絶縁膜２４が設けられた高開口率のＳＨＡ（Super High Aperture）構造とされているので、層間絶縁膜２４を設けていないものに比べて、画素部Ｔ３の開口率、つまり画素Ｐの開口率を大きくすることができる。
　補助容量部Ｔ４には、図５も参照して、基材５ａと、基材５ａ上に設けられた補助容量配線ＣＳと、基材５ａ及び補助容量配線ＣＳを覆うように設けられた第２のゲート絶縁膜２０ｂとが含まれている。また、補助容量部Ｔ４には、第２のゲート絶縁膜２０ｂ上に設けられた第２の半導体層２１ｂと、第２の半導体層２１ｂ上に設けられた透明電極としての画素電極１９とが含まれている。さらに、補助容量部Ｔ４には、コンタクトホール部の開口部Ｈ２が保護層２３及び層間絶縁膜２４に設けられており、補助容量部Ｔ４では、この開口部Ｈ２内で、第２の半導体層２１ｂと画素電極１９とが接続されている。また、この開口部Ｈ２は、図３に示すように、補助容量配線ＣＳ上で、当該補助容量配線ＣＳの幅寸法よりも小さい寸法で開口されている。さらに、同図３に示すように、開口部Ｈ２が第２の半導体層２１ｂの内側に設けられている。
　ここで、補助容量の大きさＣcsは一般に、電極の面積をＳ、電極の間隔をｄ、電極ではさまれた溶媒の誘電率をεとすると、Ｃcs=εＳ／ｄにより与えられる。本実施形態のように、補助容量配線ＣＳと画素電極１９の間に第２のゲート絶縁膜２０ｂ、第２の半導体層２１ｂが積層されている場合には、第２のゲート絶縁膜２０ｂ、第２の半導体層２１ｂの誘電率をそれぞれεg、εiとし、第２のゲート絶縁膜２０ｂ、第２の半導体層２１ｂの膜厚をそれぞれｄｇ、ｄｉとすると、下記の（１）式にて与えられる。
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 　補助容量Ｃcsの上記面積Ｓは、補助容量部Ｔ４の最下の画素電極１９と補助容量配線ＣＳの重畳面積で定まる。本実施形態においては、図３及び図５に示すように、補助容量部Ｔ４の最下の画素電極１９より補助容量配線ＣＳの方が大きいため、補助容量Ｃcsの面積Ｓは、開口部Ｈ２の面積に等しい。
　また、上記基材５ａには、透明な平板材料、例えばガラス基板が用いられている。また、ゲート配線Ｇ及びゲート電極１８ｇと補助容量配線ＣＳには、基材５ａ上に同時に形成される同一の第１金属層が用いられている。この第１金属層には、互いに積層された複数構造の金属膜、例えば銅膜及びチタン膜、銅膜及びモリブデン膜、あるいは銅膜及びモリブデン合金膜等の２層構造の金属膜、またはアルミニウム膜、チタン膜、及びアルミニウム膜、あるいはモリブデン膜、アルミニウム膜、及びモリブデン膜等の３層構造の金属膜が用いられている。
　また、ゲート絶縁膜２０は、薄膜トランジスタ部Ｔ１に設けられた第１のゲート絶縁膜２０ａと補助容量部Ｔ４に設けられた第２のゲート絶縁膜２０ｂとを一体的に構成したものであり、基材５ａと基材５ａ上に設けられた上記第１金属層を覆うように設けられている。また、このゲート絶縁膜２０には、例えば窒化シリコン（ＳｉＮｘ）が用いられている。
　また、半導体層２１には、例えばアモルファスシリコン層（ｉ層）が用いられている。また、この半導体層２１は、ゲート絶縁膜２０の全面を覆うように当該ゲート絶縁膜２０上に形成された後、エッチングを行うことにより、薄膜トランジスタ部Ｔ１及び画素コンタクト部Ｔ２に含まれた第１の半導体層２１ａと、補助容量部Ｔ４に含まれた第２の半導体層２１ｂに分けられる（詳細は後述。）。
　また、第１及び第２の電極コンタクト層２２ａ及び２２ｂには、例えばｎ＋アモルファスシリコン層（以下、"ｎ＋層"ともいう。）が用いられている。これら第１及び第２の電極コンタクト層２２ａ及び２２ｂは、半導体層２１の全面を覆うように当該半導体層２１上に電極コンタクト層として形成された後、エッチングを行うことにより、当該第１及び第２の電極コンタクト層２２ａ及び２２ｂに分けられる（詳細は後述。）。
　また、ソース配線Ｓ及びソース電極１８ｓとドレイン電極１８ｄには、第１及び第２の電極コンタクト層２２ａ及び２２ｂ上に形成された第２金属層が用いられている。この第２金属層は、上記第１金属層と同様に、例えば銅膜及びチタン膜、銅膜及びモリブデン膜、あるいは銅膜及びモリブデン合金膜等の２層構造の金属膜、またはアルミニウム膜、チタン膜、及びアルミニウム膜、あるいはモリブデン膜、アルミニウム膜、及びモリブデン膜等の３層構造の金属膜が用いられている。
　また、保護層２３には、例えば窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯ2）が用いられている。また、層間絶縁膜２４には、例えばノボラック樹脂等の絶縁材料に感光材を混ぜた感光性層間絶縁膜材料が用いられている。
　また、画素電極１９には、例えばＩＴＯやＩＺＯ等の透明な金属酸化膜が用いられており、層間絶縁膜２４上を覆うように形成されている。つまり、上記透明電極は、画素電極１９として構成されており、補助容量部Ｔ４に含まれるようになっている。なお、図５において、第２の半導体層２１ｂが画素電極１９より内側に位置しているが、これに限られず、第２の半導体層２１ｂが画素電極１９より外側に位置してもよい。また、第２の半導体層２１ｂは補助容量配線ＣＳよりも外側に位置しているが、これに限られず、第２の半導体層２１ｂが補助容量配線ＣＳよりも内側に位置してよい。少なくとも、第２の半導体層２１ｂが開口部Ｈ２より外にあればよい。
　以下、図６～図１７も参照して、上記のように構成された本実施形態のアクティブマトリクス基板５の要部構成の製造方法について具体的に説明する。
　図６は、上記アクティブマトリクス基板の要部構成の主な製造工程を示すフローチャートである。図７は、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図７（ａ）～図７（ｂ）は、一連の主な製造工程を説明している。図８は、図７（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図８（ａ）～図８（ｂ）は、一連の主な製造工程を説明している。図９は、図８（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図９（ａ）～図９（ｂ）は、一連の主な製造工程を説明している。図１０は、図９（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１０（ａ）～図１０（ｂ）は、一連の主な製造工程を説明している。図１１は、図１０（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１１（ａ）～図１１（ｂ）は、一連の主な製造工程を説明している。図１２は、図１１（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１２（ａ）～図１２（ｂ）は、一連の主な製造工程を説明している。図１３は、図１２（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１３（ａ）～図１３（ｂ）は、一連の主な製造工程を説明している。図１４は、図１３（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１４（ａ）～図１４（ｂ）は、一連の主な製造工程を説明している。図１５は、図１４（ｂ）に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図１６は、図１５に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図１７は、図１６に続いて行われる、上記アクティブマトリクス基板の要部構成の主な製造工程を説明する図である。
　図７（ａ）に示すように、本実施形態のアクティブマトリクス基板５では、まず上記第１金属層を基材５ａ上に形成した後、当該第１金属層に対して、第１のマスクＭ１を用いてパターニングを行うことにより、薄膜トランジスタ部Ｔ１のゲート電極１８ｇ及び補助容量部Ｔ４の補助容量配線ＣＳを形成する第１工程が行われる（図６のステップＳ１～Ｓ４）。
　具体的にいえば、図７（ａ）に示すように、基材５ａ上に対して、例えばスパッタ法を用いることにより、第１金属層ＦＭをデポジットした後（ステップＳ１）、第１のマスクＭ１とレジストｒ１を用いて、フォトリソグラフィを行う（ステップＳ２）。
　次に、図７（ｂ）に示すように、ウェットエッチングを行ってパターニングすることにより、薄膜トランジスタ部Ｔ１のゲート電極１８ｇ及び補助容量部Ｔ４の補助容量配線ＣＳを基材５ａ上に形成する（ステップＳ３）。
　続いて、図８（ａ）に示すように、レジストｒ１の剥離を行う（ステップＳ４）。
　次に、ゲート電極１８ｇ及び補助容量配線ＣＳを覆うようにゲート絶縁膜２０、半導体層２１、電極コンタクト層２２、及び第２金属層２５を順次形成した後、半導体層２１、電極コンタクト層２２、及び第２金属層２５に対してハーフトーンマスクからなる第２のマスクＭ２を用いてパターニングを行うことにより、薄膜トランジスタ部Ｔ１の第１の半導体層２１ａと第１及び第２の電極コンタクト層２２ａ及び２２ｂとソース電極１８ｓとドレイン電極１８ｄ及び補助容量部Ｔ４の第２の半導体層２１ｂを形成する第２工程が行われる（図６のステップＳ５～Ｓ１３）。
　具体的にいえば、図８（ｂ）に示すように、ゲート絶縁膜２０が、例えばＣＶＤ法により、ゲート電極１８ｇ、補助容量配線ＣＳ、及び基材５ａを覆うように、デポジットされる（ステップＳ５）。これにより、薄膜トランジスタ部Ｔ１及び画素コンタクト部Ｔ２の第１のゲート絶縁膜２０ａと、補助容量部Ｔ４の第２のゲート絶縁膜２０ｂが設けられる。
　続いて、図９（ａ）に示すように、半導体層２１及び電極コンタクト層２２が、例えばＣＶＤ法により、ゲート絶縁膜２０上に順次デポジットされる（ステップＳ５）。これにより、薄膜トランジスタ部Ｔ１及び画素コンタクト部Ｔ２の第１の半導体層２１ａと、補助容量部Ｔ４の第２の半導体層２１ｂが設けられる。
　尚、上記の説明以外に、ゲート絶縁膜２０、半導体層２１、電極コンタクト層２２は、同じＣＶＤ装置により連続して成膜してもよく、またゲート絶縁膜２０と半導体層２１、電極コンタクト層２２とに分けて成膜してもよい。
　次に、図９（ｂ）に示すように、第２金属層２５が、例えばスパッタ法を用いることにより、電極コンタクト層２２上にデポジットされる（ステップＳ６）。
　続いて、図１０（ａ）に示すように、第２のマスクＭ２を用いて、ハーフフォトリソグラフィが行われる（ステップＳ７）。この第２のマスクＭ２には、レジスト無し、レジスト膜厚が薄い（レジストハーフ２６ｂ）、及びレジスト膜厚が厚い（レジストフル２６ａ）の３階調のレジストパターンを形成するハーフトーンマスクが用いられている。つまり、第２のマスクＭ２には、例えば透過率が互いに異なる３つの部分Ｍ２ａ、Ｍ２ｂ、及びＭ２ｃが設けられており、第２金属層２５上には、図１０（ａ）に示すように、これらの部分Ｍ２ａ、Ｍ２ｂ、及びＭ２ｃにそれぞれ対応して、レジスト２６がない部分、レジスト２６の膜厚が厚いレジストフル２６ａの部分、及びレジスト２６の膜厚が薄いレジストハーフ２６ｂの部分が形成される。
　また、本実施形態のアクティブマトリクス基板５では、第２のマスクＭ２にハーフトーンマスクを用いるとともに、レジストハーフ２６ｂを形成し当該レジストハーフ２６ｂの部分によって、補助容量部Ｔ４の部分を形成することにより、第１～第４のマスクＭ１～Ｍ４の４枚のマスクを使用して、アクティブマトリクス基板５を製造したときでも、当該アクティブマトリクス基板５を適切に製造することができる。具体的には、本実施形態のアクティブマトリクス基板５では、画素Ｐの開口率の低下を防止しつつ、補助容量部Ｔ４での補助容量が変動するのを防ぐことができ、ひいては液晶パネル２に焼付きが生じるのを防止できるようになっている（詳細は後述。）。
　尚、上記の説明以外に、スリットを複数設けることによりレジストハーフ２６ｂの部分を形成するグレートーンマスクを用いる構成でもよい。
　次に、図１０（ｂ）に示すように、例えばウェットエッチングを行うことにより、レジスト２６にて覆われた第２金属層の部分が残されて、薄膜トランジスタ部Ｔ１及び画素コンタクト部Ｔ２の第１の第２金属層２５ａと、補助容量部Ｔ４の第２の金属層２５ｂが形成される（ステップＳ８）。
　続いて、図１１（ａ）に示すように、例えばドライエッチングを行うことにより、レジスト２６にて覆われた半導体層２１及び電極コンタクト層２２の部分が残されて、薄膜トランジスタ部Ｔ１及び画素コンタクト部Ｔ２では、半導体層２１及び電極コンタクト層２２からなる島（アイランド）が形成される（ステップＳ９）。また、補助容量部Ｔ４でも、レジスト２６にて覆われた半導体層２１（第２の半導体層２１ｂ）及び電極コンタクト層２２の部分が形成される（ステップＳ９）。
　次に、図１１（ｂ）に示すように、例えばアッシングを行うことにより、レジストハーフ２６ｂが取り除かれる（ステップＳ１０）。
　続いて、図１２（ａ）に示すように、例えばウェットエッチングを行うことにより、レジストフル２６ａにて覆われた第１の第２金属層２５ａの部分が残されて、薄膜トランジスタ部Ｔ１のソース電極１８ｓと、薄膜トランジスタ部Ｔ１及び画素コンタクト部Ｔ２のドレイン電極１８ｄが形成される（ステップＳ１１）。また、補助容量部Ｔ４の第２の金属層２５ｂは、完全に取り除かれる（ステップＳ１１）。
　次に、図１２（ｂ）に示すように、ＧＡＰドライが行われる。つまり、例えばドライエッチングを行うことにより、電極コンタクト層２２のチャネル部が取り除かれ、薄膜トランジスタ部Ｔ１の第１の電極コンタクト層２２ａと、薄膜トランジスタ部Ｔ１及び画素コンタクト部Ｔ２の第２の電極コンタクト層２２ｂが形成される（ステップＳ１２）。また、補助容量部Ｔ４の電極コンタクト層２２は取り除かれる（ステップＳ１２）。
　すなわち、本実施形態のアクティブマトリクス基板５では、チャネル部の電極コンタクト層２２を取り除くドライエッチングと同時に、補助容量部Ｔ４において、ｎ＋層からなる電極コンタクト層２２を除去することにより、確実に補助容量部Ｔ４における電極コンタクト層２２を除去することができ、かつ、当該補助容量部Ｔ４での補助容量が変動するのを防ぐことができ、ひいては液晶パネル２の焼付きを防止することができるようになっている（詳細は後述。）。また、上記ＧＡＰドライにおいて、後に詳述するように、ドライエッチングの時間を所定の時間以上とすることにより、ｎ＋層からなる電極コンタクト層２２を確実に除去することができる。
　続いて、図１３（ａ）に示すように、レジストフル２６ａが剥離される（ステップＳ１３）。
　なお、この製造工程において、図１３（ａ）からわかるように、ソース電極１８ｓとドレイン電極１８ｄの周囲には、それらを囲むように、電極コンタクト層２２、第１の半導体層２１ａが形成されている。
　次に、第１のゲート絶縁膜２０ａ、第１の半導体層２１ａ、第１及び第２の電極コンタクト層２２ａ及び２２ｂ、ソース電極１８ｓ、ドレイン電極１８ｄ、第２のゲート絶縁膜２０ｂ、及び第２の半導体層２１ｂを覆うように保護層２３及び層間絶縁膜２４を順次形成した後、第３のマスクＭ３を用いてパターニングを行うことにより、開口部Ｈ１及びＨ２を保護層２３と層間絶縁膜２４に形成し、ゲート配線Ｇの端子部の開口部（図示せず）をゲート絶縁膜２０と保護層２３と層間絶縁膜２４に形成する第３工程が行われる（図６のステップＳ１４～Ｓ１７）。
　具体的にいえば、図１３（ｂ）に示すように、保護層２３が、例えばＣＶＤ法により、ゲート絶縁膜２０、半導体層２１、第１及び第２の電極コンタクト層２２ａ及び２２ｂ、ソース電極１８ｓ、及びドレイン電極１８ｄを覆うように、デポジットされる（ステップＳ１４）。
　続いて、図１４（ａ）に示すように、層間絶縁膜２４が、保護層２３上に塗布された後（ステップＳ１５）、第３のマスクＭ３を用いて、フォトリソグラフィが行われる（ステップＳ１６）。これにより、画素コンタクト部Ｔ２には、コンタクトホール部の開口部Ｈ１が層間絶縁膜２４に形成され、補助容量部Ｔ４には、コンタクトホール部の開口部Ｈ２が層間絶縁膜２４に形成される。また、薄膜トランジスタ部Ｔ１の保護層２３及び層間絶縁膜２４が形成される。
　次に、図１４（ｂ）に示すように、例えばドライエッチングを行うことにより、開口部Ｈ１及びＨ２が各々保護層２３にも形成されて、当該開口部Ｈ１及びＨ２が完成される（ステップＳ１７）。尚、補助容量部Ｔ４では、その表面に第２の半導体層２１ｂが存在しており、当該第２の半導体層２１ｂは保護層２３よりもエッチングレートが小さいことから、図１４（ｂ）に示すように、ドライエッチング後にも、除去されずに残された状態となる。すなわち、補助容量部Ｔ４の第２の半導体層２１ｂが形成される。
　また、ゲート配線Ｇの端子部の開口部は、半導体層２１が無いためにゲート絶縁膜、保護層がエッチングされ、端子部が開口する（図示せず）。
　また、補助容量部Ｔ４において、第２の半導体層２１ｂが形成されるので、当該補助容量部Ｔ４での膜厚管理（第２のゲート絶縁膜２０ｂの膜厚管理）を容易に行うことができ、補助容量部Ｔ４の補助容量がばらつくのを容易に抑えることができる。
　続いて、薄膜トランジスタ部Ｔ１の保護層２３と層間絶縁膜２４及び補助容量部Ｔ４の開口部Ｈ２を覆うように透明電極を形成した後、第４のマスクＭ４を用いてパターニングを行うことにより、補助容量部Ｔ４の透明電極を形成する第４工程が行われる（図６のステップＳ１８～Ｓ２１）。
　具体的にいえば、図１５に示すように、透明電極としての画素電極１９が、例えばスパッタ法を用いることにより、ドレイン電極１８ｄ、第２の半導体層２１ｂ、保護層２３、及び層間絶縁膜２４上にデポジットされる（ステップＳ１８）。その後、第４のマスクＭ４とレジストｒ２を用いて、フォトリソグラフィが行われる（ステップＳ１９）。
　次に、図１６に示すように、ウェットエッチングを行ってパターニングすることにより、補助容量部Ｔ４の透明電極（画素電極１９）が形成される（ステップＳ２０）。
　続いて、図１７に示すように、レジストｒ２の剥離を行う（ステップＳ２１）。
　以上の第１工程～第４工程により、本実施形態のアクティブマトリクス基板５は、完成される。
　以上のように構成された本実施形態のアクティブマトリクス基板５では、薄膜トランジスタ部Ｔ１は基材５ａとこの基材５ａ上に順次設けられたゲート電極１８ｇ、第１のゲート絶縁膜２０ａ、第１の半導体層２１ａ、第１及び第２の電極コンタクト層２２ａ及び２２ｂ、ソース電極１８ｓ及びドレイン電極１８ｄ、保護層２３、及び層間絶縁膜２４を含んで構成されている。また、補助容量部Ｔ４は、基材５ａとこの基材５ａ上に順次設けられた補助容量配線ＣＳ、第２のゲート絶縁膜２０ｂ、第２の半導体層２１ｂ、及び画素電極（透明電極）１９を含んで構成されている。これにより、本実施形態では、上記従来例と異なり、４枚のマスクを用いて、薄膜トランジスタ部Ｔ１と補助容量部Ｔ４を有するアクティブマトリクス基板５を適切に構成することができる。この結果、本実施形態では、上記従来例と異なり、マスク枚数を低減することができるコスト安価なアクティブマトリクス基板５を提供することができる。
　また、本実施形態のアクティブマトリクス基板５では、上述したように、第２のマスクＭ２にハーフトーンマスクを用いるとともに、レジストハーフ２６ｂを形成し当該レジストハーフ２６ｂの部分によって、補助容量部Ｔ４の部分を形成することにより、第１～第４のマスクＭ１～Ｍ４の４枚のマスクを使用して、アクティブマトリクス基板５を製造したときでも、当該アクティブマトリクス基板５を適切に製造することができる。具体的には、本実施形態のアクティブマトリクス基板５では、画素Ｐの開口率の低下を防止しつつ、補助容量部Ｔ４での補助容量が変動するのを防ぐことができ、ひいては液晶パネル２に焼付きが生じるのを防止できるようになっている。
　ここで、第２のマスクにおいて、レジストハーフを形成せずに、補助容量部の部分を形成した場合での第１の比較例のアクティブマトリクス基板５'と第２の比較例のアクティブマトリクス基板５"について具体的に説明する。この第１の比較例のアクティブマトリクス基板５'は、第２のマスクにおいて、レジストを形成せず、つまりレジスト無しの部分によって、補助容量部Ｔ４'の部分を形成したものである。また、第２の比較例のアクティブマトリクス基板５"は、第２のマスクにおいて、レジストフルの部分によって、補助容量部Ｔ４"の部分を形成したものである。
　尚、以下の説明では、第１の比較例のアクティブマトリクス基板５'及び第２の比較例のアクティブマトリクス基板５"の各部において、本実施形態品のものと同一の部分の符号に対して、それぞれ「'」及び「"」を付加して示している。
　まず図１８～図２６を参照して、第１の比較例のアクティブマトリクス基板５'の製造工程と問題点について具体的に説明する。尚、以下の説明では、第１金属層を基材上に設けた後、ゲート絶縁膜、半導体層、電極コンタクト層、及び第２金属層を順次形成する製造工程は、図７（ａ）～図９（ｂ）に示したものと同様であるので、その説明を省略する（後掲の第２の比較例のアクティブマトリクス基板５"においても、同様。）。
　図１８は、第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１８（ａ）～図１８（ｂ）は、一連の主な製造工程を説明している。図１９は、図１８（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図１９（ａ）～図１９（ｂ）は、一連の主な製造工程を説明している。図２０は、図１９（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２０（ａ）～図２０（ｂ）は、一連の主な製造工程を説明している。図２１は、図２０（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２１（ａ）～図２１（ｂ）は、一連の主な製造工程を説明している。図２２は、図２１（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２２（ａ）～図２２（ｂ）は、一連の主な製造工程を説明している。図２３は、図２２（ｂ）に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図２４は、図２３に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図２５は、図２４に続いて行われる、上記第１の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図２６は、上記第１の比較例のアクティブマトリクス基板の補助容量部を示す断面図である。
　図１８（ａ）に示すように、第２のマスクＭ２'を用いて、ハーフフォトリソグラフィが行われる。この第２のマスクＭ２'には、レジスト無し、レジスト膜厚が薄い（レジストハーフ２６ｂ'）、及びレジスト膜厚が厚い（レジストフル２６ａ'）の３階調のレジストパターンを有するハーフトーンマスクが用いられている。つまり、第２のマスクＭ２'には、例えば透過率が互いに異なる３つの部分Ｍ２ａ'、Ｍ２ｂ'、及びＭ２ｃ'が設けられており、第２金属層２５'上には、図１８（ａ）に示すように、これらの部分Ｍ２ａ'、Ｍ２ｂ'、及びＭ２ｃ'にそれぞれ対応して、レジスト２６'がない部分、レジスト２６'の膜厚が厚いレジストフル２６ａ'の部分、及びレジスト２６'の膜厚が薄いレジストハーフ２６ｂ'の部分が形成される。
　また、本実施形態のアクティブマトリクス基板５では、第２のマスクＭ２'にハーフトーンマスクを用いるとともに、レジスト２６を形成せずに、補助容量部Ｔ４'の部分を形成している。
　次に、図１８（ｂ）に示すように、例えばウェットエッチングを行うことにより、レジスト２６'にて覆われた第２金属層の部分が残されて、薄膜トランジスタ部Ｔ１'及び画素コンタクト部Ｔ２'の第１の第２金属層２５ａ'が形成される。一方、本実施形態品と異なり、補助容量部Ｔ４'では、第２の金属層２５'は取り除かれる。
　続いて、図１９（ａ）に示すように、例えばドライエッチングを行うことにより、レジスト２６'にて覆われた半導体層２１'及び電極コンタクト層２２'の部分が残されて、薄膜トランジスタ部Ｔ１'及び画素コンタクト部Ｔ２'では、半導体層２１'及び電極コンタクト層２２'からなる島（アイランド）が形成される。一方、本実施形態品と異なり、補助容量部Ｔ４'では、半導体層２１'及び電極コンタクト層２２'は取り除かれる。
　次に、図１９（ｂ）に示すように、例えばアッシングを行うことにより、レジストハーフ２６ｂ'が取り除かれる。
　続いて、図２０（ａ）に示すように、例えばウェットエッチングを行うことにより、レジストフル２６ａ'にて覆われた第１の第２金属層２５ａ'の部分が残されて、薄膜トランジスタ部Ｔ１'のソース電極１８ｓ'と、薄膜トランジスタ部Ｔ１'及び画素コンタクト部Ｔ２'のドレイン電極１８ｄ'が形成される。
　次に、図２０（ｂ）に示すように、ＧＡＰドライが行われる。つまり、例えばドライエッチングを行うことにより、電極コンタクト層２２'のチャネル部が取り除かれ、薄膜トランジスタ部Ｔ１'の第１の電極コンタクト層２２ａ'と、薄膜トランジスタ部Ｔ１'及び画素コンタクト部Ｔ２'の第２の電極コンタクト層２２ｂ'が形成される。
　続いて、図２１（ａ）に示すように、レジストフル２６ａ'が剥離される。
　次に、図２１（ｂ）に示すように、保護層２３'が、例えばＣＶＤ法により、ゲート絶縁膜２０'、半導体層２１'、第１及び第２の電極コンタクト層２２ａ'及び２２ｂ'、ソース電極１８ｓ'、及びドレイン電極１８ｄ'を覆うように、デポジットされる。
　続いて、図２２（ａ）に示すように、層間絶縁膜２４'が、保護層２３'上に塗布された後、第３のマスクＭ３'を用いて、フォトリソグラフィが行われる。これにより、画素コンタクト部Ｔ２'には、コンタクトホール部の開口部Ｈ１'が層間絶縁膜２４'に形成される。一方、本実施形態品と異なり、補助容量部Ｔ４'には、コンタクトホール部の開口部は形成されない。また、薄膜トランジスタ部Ｔ１'の保護層２３'及び層間絶縁膜２４'が形成される。
　次に、図２２（ｂ）に示すように、例えばドライエッチングを行うことにより、開口部Ｈ１'が保護層２３'にも形成されて、当該開口部Ｈ１'が完成される。
　続いて、図２３に示すように、透明電極としての画素電極１９'が、例えばスパッタ法を用いることにより、ドレイン電極１８ｄ'、保護層２３'、及び層間絶縁膜２４'上にデポジットされる。その後、第４のマスクＭ４'とレジストｒ２'を用いて、フォトリソグラフィを行う。
　次に、図２４に示すように、ウェットエッチングを行ってパターニングすることにより、補助容量部Ｔ４'の透明電極（画素電極１９'）が形成される。
　続いて、図２５に示すように、レジストｒ２'の剥離を行う。
　以上の工程により、第１の比較例のアクティブマトリクス基板５'は、完成される。また、図２６に示すように、第１の比較例のアクティブマトリクス基板５'において、その補助容量部Ｔ４'は、基材５ａ'、補助容量配線ＣＳ'、第２のゲート絶縁膜２０ｂ'、保護層２３'、層間絶縁膜２４'、及び画素電極１９'を含んで構成されている。このように、補助容量部Ｔ４'では、補助容量配線ＣＳ'と画素電極１９'との間に、３つの絶縁膜（つまり、第２のゲート絶縁膜２０ｂ'、保護層２３'、及び層間絶縁膜２４'）を挟んでいる。このため、補助容量部Ｔ４'において所定の補助容量を確保するためには、当該補助容量部Ｔ４'の面積を大きくする必要がある。この結果、第１の比較例のアクティブマトリクス基板５'では、本実施形態品と異なり、画素Ｐ'の開口率の低下を招くという問題点を生じる。
　次に、図２７～図３５を参照して、第２の比較例のアクティブマトリクス基板５"の製造工程と問題点について具体的に説明する。
　図２７は、第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２７（ａ）～図２７（ｂ）は、一連の主な製造工程を説明している。図２８は、図２７（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２８（ａ）～図２８（ｂ）は、一連の主な製造工程を説明している。図２９は、図２８（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図２９（ａ）～図２９（ｂ）は、一連の主な製造工程を説明している。図３０は、図２９（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図３０（ａ）～図３０（ｂ）は、一連の主な製造工程を説明している。図３１は、図３０（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図であり、図３１（ａ）～図３１（ｂ）は、一連の主な製造工程を説明している。図３２は、図３１（ｂ）に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図３３は、図３２に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図３４は、図３３に続いて行われる、上記第２の比較例のアクティブマトリクス基板の要部構成の主な製造工程を説明する図である。図３５は、上記第２の比較例のアクティブマトリクス基板の補助容量部を示す断面図である。
　図２７（ａ）に示すように、第２のマスクＭ２"を用いて、ハーフフォトリソグラフィが行われる。この第２のマスクＭ２"には、レジスト無し、レジスト膜厚が薄い（レジストハーフ２６ｂ"）、及びレジスト膜厚が厚い（レジストフル２６ａ"）の３階調のレジストパターンを有するハーフトーンマスクが用いられている。つまり、第２のマスクＭ２"には、例えば透過率が互いに異なる３つの部分Ｍ２ａ"、Ｍ２ｂ"、及びＭ２ｃ"が設けられており、第２金属層２５"上には、図２７（ａ）に示すように、これらの部分Ｍ２ａ"、Ｍ２ｂ"、及びＭ２ｃ"にそれぞれ対応して、レジスト２６"がない部分、レジスト２６"の膜厚が厚いレジストフル２６ａ"の部分、及びレジスト２６"の膜厚が薄いレジストハーフ２６ｂ"の部分が形成される。
　また、第２の比較例のアクティブマトリクス基板５"では、第２のマスクＭ２"にハーフトーンマスクを用いるとともに、レジストフル２６ａ"を形成し当該レジストフル２６ａ"の部分によって、補助容量部Ｔ４"の部分を形成している。
　次に、図２７（ｂ）に示すように、例えばウェットエッチングを行うことにより、レジスト２６"にて覆われた第２金属層の部分が残されて、薄膜トランジスタ部Ｔ１"及び画素コンタクト部Ｔ２"の第１の第２金属層２５ａ"と、補助容量部Ｔ４"の第２の金属層２５ｂ"が形成される。
　続いて、図２８（ａ）に示すように、例えばドライエッチングを行うことにより、レジスト２６"にて覆われた半導体層２１"及び電極コンタクト層２２"の部分が残されて、薄膜トランジスタ部Ｔ１"及び画素コンタクト部Ｔ２"では、半導体層２１"及び電極コンタクト層２２"からなる島（アイランド）が形成される。また、補助容量部Ｔ４"でも、レジスト２６"にて覆われた半導体層２１"（第２の半導体層２１ｂ"）及び電極コンタクト層２２"の部分が形成される。
　次に、図２８（ｂ）に示すように、例えばアッシングを行うことにより、レジストハーフ２６ｂ"が取り除かれる。
　続いて、図２９（ａ）に示すように、例えばウェットエッチングを行うことにより、レジストフル２６ａ"にて覆われた第１の第２金属層２５ａ"の部分が残されて、薄膜トランジスタ部Ｔ１"のソース電極１８ｓ"と、薄膜トランジスタ部Ｔ１"及び画素コンタクト部Ｔ２"のドレイン電極１８ｄ"が形成される。また、本実施形態品と異なり、補助容量部Ｔ４"では、第２の金属層２５ｂ"は、レジストフル２６ａ"にて覆われているので、取り除かれずに、残されている。
　次に、図２９（ｂ）に示すように、ＧＡＰドライが行われる。つまり、例えばドライエッチングを行うことにより、電極コンタクト層２２"のチャネル部が取り除かれ、薄膜トランジスタ部Ｔ１"の第１の電極コンタクト層２２ａ"と、薄膜トランジスタ部Ｔ１"及び画素コンタクト部Ｔ２"の第２の電極コンタクト層２２ｂ"が形成される。また、本実施形態品と異なり、補助容量部Ｔ４"では、第２の金属層２５ｂ"と電極コンタクト層２２"は取り除かれずに、残される。
　続いて、図３０（ａ）に示すように、レジストフル２６ａ"が剥離される。
　次に、図３０（ｂ）に示すように、保護層２３"が、例えばＣＶＤ法により、ゲート絶縁膜２０"、半導体層２１"、第１及び第２の電極コンタクト層２２ａ"及び２２ｂ"、ソース電極１８ｓ"、ドレイン電極１８ｄ"、電極コンタクト層２２"、及び第２の金属層２５ｂ"を覆うように、デポジットされる。
　続いて、図３１（ａ）に示すように、層間絶縁膜２４"が、保護層２３"上に塗布された後、第３のマスクＭ３"を用いて、フォトリソグラフィが行われる。これにより、画素コンタクト部Ｔ２"には、コンタクトホール部の開口部Ｈ１"が層間絶縁膜２４"に形成され、補助容量部Ｔ４"には、コンタクトホール部の開口部Ｈ２"が層間絶縁膜２４"に形成される。また、薄膜トランジスタ部Ｔ１"の保護層２３"及び層間絶縁膜２４"が形成される。
　次に、図３１（ｂ）に示すように、例えばドライエッチングを行うことにより、開口部Ｈ１"及びＨ２"が各々保護層２３"にも形成されて、当該開口部Ｈ１"及びＨ２"が完成される。また、本実施形態品と異なり、補助容量部Ｔ４"では、第２の半導体層２１ｂ"上に、電極コンタクト層２２"及び第２の金属層２５ｂ"が存在している。
　続いて、図３２に示すように、透明電極としての画素電極１９"が、例えばスパッタ法を用いることにより、ドレイン電極１８ｄ"、第２の金属層２５ｂ"、保護層２３"、及び層間絶縁膜２４"上にデポジットされる。その後、第４のマスクＭ４"とレジストｒ２"を用いて、フォトリソグラフィを行う。
　次に、図３３に示すように、ウェットエッチングを行ってパターニングすることにより、補助容量部Ｔ４"の透明電極（画素電極１９"）が形成される。
　続いて、図３４に示すように、レジストｒ２"の剥離を行う。
　以上の工程により、第２の比較例のアクティブマトリクス基板５"は、完成される。また、図３５に示すように、第２の比較例のアクティブマトリクス基板５"において、その補助容量部Ｔ４"は、基材５ａ"、補助容量配線ＣＳ"、第２のゲート絶縁膜２０ｂ"、第２の半導体層２１ｂ"、電極コンタクト層２２"、第２の金属層２５ｂ"、及び画素電極１９"を含んで構成されている。このように、補助容量部Ｔ４"では、本実施形態品と異なり、補助容量配線ＣＳ"と画素電極１９"との間に、第２の半導体層２１ｂ"だけでなく、電極コンタクト層２２"をも挟んでいる。このため、第２の比較例のアクティブマトリクス基板５"では、液晶パネル２の使用に伴う（つまり、経年変化に伴う）、画素電極１９"から第２の金属層２５ｂ"を介して電極コンタクト層２２"及び第２の半導体層２１ｂ"への電圧印加に応じて、当該第２の半導体層２１ｂ"での閾値が変化して、補助容量部Ｔ４"の補助容量に変動が生じ、ひいては当該液晶パネル２に焼付きが生じることがある。
　ここで、図３６～図３９も参照して、第２の比較例のアクティブマトリクス基板５"の上記問題点について、具体的に説明する。
　図３６は、画素電圧－補助容量配線電圧と容量比との関係を示すグラフである。図３７は、画素電圧－補助容量配線電圧と容量変化との関係を示すグラフである。図３８は、液晶印加電圧と初期値からの対向電圧差との関係を示すグラフである。図３９は、印加電圧と容量との関係を示すグラフである。
　図３６において、曲線６０及び６１は、それぞれ上記閾値の変化前（初期値）及び変化後（画面を表示し続けたエージング後）における、第２の比較例での画素電圧－補助容量配線電圧と（補助）容量比との関係を示している。また、図３６において、画素電圧－補助容量配線電圧の０よりも大きい値及び０よりも小さい値は、画素に対して、それぞれ「＋書き込み」及び「－書き込み」が行われたことに対応している。ここでいう、「＋書き込み」及び「－書き込み」とは、ソースドライバ１６がソース電極１８ｓ”に対して、例えば０Ｖ以上１５Ｖ以下の電圧を印加するよう構成されている場合、共通電位よりも大きい電圧及び小さい電圧をソース電圧としてそれぞれ印加する場合をいう。さらに、エージングの経過時間を増やしていけば、曲線６１はさらに左にシフトすることとなる。
　また、ソース電極１８ｓ”に対して、「＋書き込み」及び「－書き込み」が行われた場合、対応する画素電極１９”に対して、そのソース電圧が書き込まれる。但し、画素電極１９”に書き込まれる電圧は、ソース電圧よりも小さい電圧となる。
　具体的にいえば、液晶パネル２では、画素電極１９”に書き込まれる電圧は、ゲート電極１８ｇ”へのゲート電圧がHigh電圧（例えば、３０Ｖ）からLow電圧（例えば、－１５Ｖ）に切り替わるときに、ソース電圧に比べて、下記ΔＶｄ（引き込み電圧）だけ変化する。
Figure JPOXMLDOC01-appb-M000002
 　上記（２）式において、Ｃgdはゲート電極１８ｇ”とドレイン電極１８ｄ”との間の静電容量であり、Ｃlcは上記液晶層の静電容量である。また、Ｃcsは補助容量であり、ΔＶｇはゲート電圧でのHigh電圧とLow電圧との差の電圧である。つまり、画素電極１９”に書き込まれる電圧は、ソース電圧よりもΔＶｄだけ減少するので、液晶パネル２では、対向電極ＣＥへの対向電圧（共通電位）ＶcomはΔＶｄだけ調整されて出荷される。つまり、共通電位Ｖcom＝７．５＋ΔＶｄである。
　図３６に示す通り、補助容量Ｃcsは、＋書き込み、－書き込みによって変動し、具体的には、以下の（３）式及び（４）式にてそれぞれあらわされる。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
 　但し、ｄGI及びεGIは、それぞれ第２のゲート絶縁膜２０ｂ”の膜厚及び誘電率である。また、ｄi及びεiは、それぞれ第２の半導体層２１ｂ”の膜厚及び誘電率である。また、Ｓは、補助容量Ｃcsの上記面積である。
　つまり、－書き込みの補助容量Ｃcs-は第２のゲート絶縁膜２０ｂ”のみで補助容量部を形成した場合に等しく、その値は＋書き込みの補助容量より大きい。上記から第２のゲート絶縁膜２０ｂ”のみで補助容量部を形成した場合の共通電位(Vcom_g)、及び第２の半導体層２１ｂ”、電極コンタクト層２２”により補助容量部を形成した場合の共通電位(Vcom_i)は、それぞれ下記の（５）式及び（６）式にてあらわされる。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
 　上式より、補助容量部が第２の半導体層２１ｂ”、電極コンタクト層２２”が存在せずに、第２のゲート絶縁膜２０ｂ”だけが補助容量配線ＣＳ上に形成されている場合に比べて、共通電位Ｖcomは小さくなり、その分だけ小さく調整されて出荷される。
　また、補助容量部Ｔ４”では、図３６の曲線６１に示すように、液晶パネル２の使用に伴い、第２の半導体層２１ｂ”での閾値が電極コンタクト層２２”の存在により、例えば「－書き込み」側に変化する。この結果、補助容量部Ｔ４”では、後述するように、その補助容量が液晶パネル２の使用に伴って変化する。
　尚、上記の説明以外に、第２の半導体層２１ｂ”のプロセス条件によっては、第２の半導体層２１ｂ”での閾値は＋方向に変化する。また、本実施形態品によれば、補助容量Ｃcsは第２の半導体層２１ｂと第２のゲート絶縁膜２０ｂによって構成するため、「＋書き込み」、「－書き込み」の容量変動が無く、閾値変化も発生しない（後述）。
　また、補助容量部Ｔ４”では、液晶パネル２の使用に伴い、第２の半導体層２１ｂ”での閾値が電極コンタクト層２２”及び第２の半導体層２１ｂ”の存在により、「－書き込み」側に変化すると、補助容量が、図３７の曲線６２に示すように、変化する。また、同曲線６２に示すように、画素が低階調で表示されるときほど、補助容量部Ｔ４”の補助容量の変化が大きくなる。また、このように、補助容量部Ｔ４”の補助容量が変化するために、上記（２）式に示したように、引き込み電圧ΔＶｄが変わり、対向電圧（共通電位）Ｖcomもずれてくる。
　具体的にいえば、図３８の曲線６３に示すように、液晶パネル２での出荷時での対向電圧（共通電位）Ｖcomの初期値から補助容量の変化に起因するずれ、つまり初期値からの対向電圧差を生じることとなる。この結果、この容量変化が発生する書き込み電圧においては、常にこの対向電圧差が液晶層に印加されることとなり、図３７に示す通り、画素が低階調で表示されるときほど、焼付きが発生し易くなる。
　一方、本実施形態品では、電極コンタクト層が補助容量部Ｔ４に存在していないので、そもそも、＋書き込みと－書き込みの補助容量の変化はなく、液晶パネル２に焼付きが生じるのを防止できる。
　また、本願の発明者等は、検証試験により、図１２（ｂ）に示したＧＡＰドライの際に、ドライエッチングを２５秒以上行うことにより、補助容量部Ｔ４の電極コンタクト層２２を完全に取り除くことができ、ひいては補助容量部Ｔ４において、補助容量に変動が生じないことを実証した。
　具体的にいえば、上記ＧＡＰドライの際に、エッチングガスとしてＣｌ2を用い、２５秒または５０秒ドライエッチングを行って、電極コンタクト層２２を完全に取り除いた後、第２の半導体層２１ｂ上に画素電極１９をデポジットして、補助容量部Ｔ４を完成する。そして、補助容量配線ＣＳに対して、所定の電圧範囲の電圧を印加したときでも、図３９の直線７１または７２にそれぞれ示すように、補助容量は一定で変動しなかった。
　同様に、７５秒または１００秒ドライエッチングを行った場合では、図２９の直線７３または７４にそれぞれ示すように、補助容量は一定で変動しなかった。
　一方、ドライエッチングを全く行わずに、電極コンタクト層２２を残した場合、図３９の直線７０に示すように、補助容量は変動した。
　なお、上記、３０Ｖ、１５Ｖ、７．５Ｖは具体例であって、これらに限定されることのないことは言うまでもない。
　また、本実施形態のアクティブマトリクス基板５では、ゲート電極１８ｇ及び補助容量配線ＣＳには、基材５ａ上に形成された第１金属層ＦＭが用いられている。これにより、本実施形態では、同一の第１金属層ＦＭを用いて、ゲート電極１８ｇと補助容量配線ＣＳを構成することができ、より製造簡単でコスト安価なアクティブマトリクス基板５を構成することができる。
　また、本実施形態のアクティブマトリクス基板５では、ソース電極１８ｓ及びドレイン電極１８ｄには、第１及び第２の電極コンタクト層２２ａ及び２２ｂ上に形成された第２金属層２５が用いられている。これにより、本実施形態では、同一の第２金属層２５を用いて、ソース電極１８ｓ及びドレイン電極１８ｄを構成することができ、より製造簡単でコスト安価なアクティブマトリクス基板５を構成することができる。
　また、本実施形態では、第１及び第２のゲート絶縁膜２０ａ及び２０ｂは、一体的に構成されているので、より製造簡単でコスト安価なアクティブマトリクス基板５を構成することができる。
　また、本実施形態のアクティブマトリクス基板５では、補助容量部Ｔ４では、画素電極（透明電極）１９は保護層２３と層間絶縁膜２４に設けられた開口部Ｈ２内で第２の半導体層２１ｂに接続されている。これにより、本実施形態では、より製造簡単でコスト安価なアクティブマトリクス基板５を構成することができる。
　また、本実施形態のアクティブマトリクス基板５では、補助容量部Ｔ４において、開口部Ｈ２が第２の半導体層２１ｂの内側に設けられている。これにより、本実施形態では、エッチングストッパとして第２の半導体層２１ｂを機能させることができ、ゲート電極１８ｇのコンタクトホールを形成するとき、つまり、保護層２３、ゲート絶縁膜２０をドライエッチングする時に、ゲート絶縁膜２０までドライエッチングされることを防ぎ、画素電極（透明電極）１９と補助容量配線ＣＳのリークを防ぐことができる。
　［第２の実施形態］
　図４０は、本発明の第２の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。図４１は、図４０に示したアクティブマトリクス基板の補助容量部を示す断面図である。
　図において、本実施形態と上記第１の実施形態との主な相違点は、補助容量部において、補助容量配線を覆うように、開口部及び第２の半導体層を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　つまり、図４０及び図４１に示すように、本実施形態のアクティブマトリクス基板５の補助容量部Ｔ４では、補助容量配線ＣＳを横切る短辺以外、開口部Ｈ２'、第２の半導体層２１ｂ、画素電極１９が補助容量配線ＣＳを覆うように設けられている。言い換えれば、本実施形態のアクティブマトリクス基板５の補助容量部Ｔ４では、開口部Ｈ２'及び第２の半導体層２１ｂが補助容量配線ＣＳの容量形成部を覆うように設けられている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、補助容量部Ｔ４において、開口部Ｈ２'が補助容量配線ＣＳを覆うように設けられている。これにより、補助容量部Ｔ４では、補助容量Ｃcsを形成する長方形のうち、長辺側において画素電極１９が、補助容量配線ＣＳを覆うことから、補助容量Ｃcsの面積のうち、長辺は第３工程におけるフォト精度、層間絶縁膜２４及び保護膜２３のドライエッチング精度により、ばらつきが発生し、短辺は第１工程におけるフォト精度、ゲート電極１８ｇのウェットエッチング精度によりばらつきが発生する。ゲート電極１８ｇのウェットエッチのサイドシフトが例えば２μｍ以上のように大きければ、第３工程より、第１工程の精度の方が悪くなるが、サイドシフトが１μｍ以下であれば、層間絶縁膜２４は、エッチレートの早いこともあり、第１工程の方が精度のよいことがある。そのため、第１工程の方が精度のよいプロセスの場合、この実施形態を選択でき、すべてが第３工程の精度で定まる第１の実施形態よりも、補助容量Ｃcsをばらつき少なく形成できる。
　また、本実施形態では、補助容量部Ｔ４において、第２の半導体層２１ｂが補助容量配線ＣＳを覆うように設けられている。これにより、本実施形態では、補助容量部Ｔ４において、補助容量配線ＣＳの対向面積を確実に補助容量の発生部分として利用することができ、補助容量部Ｔ４の補助容量の低下を確実に防止することができる。
　［第３の実施形態］
　図４２は、本発明の第３の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。図４３（ａ）～図４３（ｃ）は、各々図４２に示した補助容量部の変形例を示す拡大平面図である。図４４は、図４２に示したアクティブマトリクス基板の補助容量部を示す断面図である。
　図において、本実施形態と上記第１の実施形態との主な相違点は、補助容量部において、補助容量配線に設けられた幅太部上に、第２のゲート絶縁膜、第２の半導体層、及び透明電極を順次設け、上下の画素で、補助容量配線を共用した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　つまり、図４２及び図４４に示すように、本実施形態のアクティブマトリクス基板５の補助容量配線ＣＳでは、上記第１工程の際に、本体ＣＳ１と、補助容量部Ｔ４に設けられるとともに、本体ＣＳ１よりも幅寸法が大きく構成された幅太部ＣＳ２が形成される。また、補助容量部Ｔ４において、補助容量配線ＣＳに設けられた幅太部ＣＳ２上に、第２のゲート絶縁膜２０ｂ、第２の半導体層２１ｂ、及び画素電極（透明電極）１９が順次設けられている。また、図４２において、上側及び下側の画素で、それぞれ図示しない上側及び下側画素と補助容量配線ＣＳを共用している。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、補助容量部Ｔ４において、補助容量配線ＣＳに設けられた幅太部ＣＳ２上に、第２のゲート絶縁膜２０ｂ、第２の半導体層２１ｂ、及び画素電極（透明電極）１９が順次設けられている。これにより、本実施形態では、補助容量配線ＣＳの対向面積を大きくして、補助容量部Ｔ４の補助容量を容易に大きくすることができる。また、第１工程の精度よりも第３工程の精度の方がよければ、例えば図４３（ａ）に示す構成（第２の半導体層２１ｂを幅太部ＣＳ２の内側に設ける構成）を、悪ければ例えば図４３（ｂ）または図４３（ｃ）に示す構成（第２の半導体層２１ｂを幅太部ＣＳ２の外側に設ける構成）を選択することによって、補助容量Ｃcsのばらつきを抑えることができる。
　［第４の実施形態］
　図４５は、本発明の第４の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。図４６（ａ）は、図４５に示した補助容量部の拡大平面図であり、図４６（ｂ）は、同補助容量部の変形例の拡大平面図である。図４７は、図４５に示したアクティブマトリクス基板の補助容量部を示す断面図である。
　図において、本実施形態と上記第３の実施形態との主な相違点は、補助容量配線の幅太部にスリットを設け、上下の画素で、補助容量配線を共用した点である。なお、上記第３の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　つまり、図４５～図４７に示すように、本実施形態のアクティブマトリクス基板５の補助容量配線ＣＳでは、上記第１工程の際に、本体ＣＳ１と、補助容量部Ｔ４に設けられるとともに、本体ＣＳ１よりも幅寸法が大きく構成された幅太部ＣＳ２が形成される。また、この補助容量配線ＣＳでは、スリットＣＳ３が幅太部ＣＳ２の幅方向（図４５の上下方向）の中央部に形成される。また、図４５において、上側及び下側の画素で、それぞれ図示しない上側及び下側画素と補助容量配線ＣＳを共用している。さらに、補助容量部Ｔ４において、図４６（ｂ）に示すように、第２の半導体層２１ｂ及び開口部Ｈ２ａが、対応する幅太部ＣＳ２を覆うように構成してもよい。
　以上の構成により、本実施形態では、上記第３の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、スリットＣＳ３を設けることにより、第３工程の精度よりも第１工程の精度の方がよい場合、補助容量Ｃcsのばらつきが第１工程のプロセス精度で決まることにより、補助容量Ｃcsのばらつきを小さくすることができる。つまり、開口部Ｈ２ａが設けられる保護層２３及び層間絶縁膜２４の各製造バラツキの影響が補助容量部Ｔ４に現れるのを確実に防ぐことができ、補助容量部Ｔ４を高精度に形成して、補助容量部Ｔ４の補助容量Ｃcsの低下を確実に防止することができる。
　［第５の実施形態］
　図４８は、本発明の第５の実施形態に係るアクティブマトリクス基板の要部構成を説明する拡大平面図である。図４９は、図４８に示したアクティブマトリクス基板の補助容量部を示す断面図である。
　図において、本実施形態と上記第１の実施形態との主な相違点は、薄膜トランジスタ部側に分岐した分岐配線を補助容量配線に設けるとともに、補助容量部において、分岐配線上に、第２のゲート絶縁膜、第２の半導体層、及び透明電極を順次設け、上下の画素で、補助容量配線を共用した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　つまり、図４８及び図４９に示すように、本実施形態のアクティブマトリクス基板５の補助容量配線ＣＳでは、上記第１工程の際に、複数、例えば２本の分岐配線ＣＳ４が設けられている。これらの各分岐配線ＣＳ４は、図４８に示すように、薄膜トランジスタ部Ｔ１側に分岐するよう設けられている。
　また、本実施形態のアクティブマトリクス基板５では、２つの補助容量部Ｔ４が、２本の分岐配線ＣＳ４にそれぞれ応じて、形成されている。つまり、各補助容量部Ｔ４では、分岐配線ＣＳ４上に、第２のゲート絶縁膜２０ｂ、第２の半導体層２１ｂ、及び画素電極（透明電極）１９が順次設けられている。また、図４８において、上側及び下側の画素で、それぞれ図示しない上側及び下側画素と補助容量配線ＣＳを共用している。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、補助容量配線ＣＳに２本の分岐配線ＣＳ４を設けることにより、２つの補助容量部Ｔ４の合計の補助容量（つまり、画素単位の補助容量）を容易に大きくすることができる。また、第３工程の精度よりも第１工程の精度の方がよい場合、補助容量Ｃcsのばらつきが第１工程のプロセス精度で決まることにより、補助容量Ｃcsのばらつきを小さくすることができる。つまり、開口部Ｈ２ｂが設けられる保護層２３及び層間絶縁膜２４の各製造バラツキの影響が補助容量部Ｔ４に現れるのを確実に防ぐことができ、補助容量部Ｔ４を高精度に形成して、補助容量部Ｔ４の補助容量Ｃcsの低下を確実に防止することができる。
　ここでは、開口部Ｈ２ｂが分岐配線ＣＳ４をすべて覆う構成をとったが、一方の長辺方向の分岐配線ＣＳ４のみを開口部Ｈ２ｂが覆う構成をとってもよい。これは、このような分岐配線の構造をとる場合、例えば第３工程のときにマスクが左にずれた場合であっても、左の補助容量の大きさは増えるが、右の補助容量の大きさは減るために、全体の補助容量の大きさは相殺されて変わらず、フォトリソグラフィの精度による補助容量のばらつきが小さくなるためである。
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、保護層、層間絶縁膜は１層に限られるわけはなく、それぞれ２層以上であってもよい。また、画素電極の上に絶縁膜がさらに構成される形状であってもよい。さらに、上記の説明では、本発明を透過型の液晶表示装置に適用した場合について説明したが、本発明のアクティブマトリクス基板はこれに限定されるものではなく、半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）などの各種表示パネルに適用することができる。
　また、上記の説明では、補助容量用配線をソースドライバ（駆動部）に接続した構成について説明したが、本発明はこれに限定されるものではなく、例えば駆動部としてのゲートドライバに補助容量用配線を接続したり、補助容量用配線専用の駆動部（ドライバ）に接続したりして、補助容量を発生させる構成でもよい。
　また、上記の説明以外に、薄膜トランジスタ部において、複数の薄膜トランジスタを設ける構成でもよい。
　また、上記の説明以外に、上記第１～第５の各実施形態を適宜組み合わせたものでもよい。
　本発明は、マスク枚数を低減することができるコスト安価なアクティブマトリクス基板、及びその製造方法に対して有用である。
　５　アクティブマトリクス基板
　５ａ　基材
　１８　薄膜トランジスタ
　１８ｇ　ゲート電極（第１金属層）
　１８ｓ　ソース電極（第２金属層）
　１８ｄ　ドレイン電極（第２金属層）
　１９　画素電極（透明電極）
　２０　ゲート絶縁膜
　２０ａ　第１のゲート絶縁膜
　２０ｂ　第２のゲート絶縁膜
　２１　半導体層
　２１ａ　第１の半導体層
　２１ｂ　第２の半導体層
　２２ａ　第１の電極コンタクト層
　２２ｂ　第２の電極コンタクト層
　２３　保護層
　２４　層間絶縁膜
　２５　第２金属層
　Ｐ　画素
　Ｔ１　薄膜トランジスタ部
　Ｔ４　補助容量部
　ＣＳ　補助容量配線
　ＣＳ２　幅太部
　ＣＳ３　スリット
　ＣＳ４　分岐配線
　ＦＭ　第１金属層
　Ｈ２、Ｈ２’、Ｈ２ａ、Ｈ２ｂ　開口部
　Ｍ１　第１のマスク
　Ｍ２　第２のマスク
　Ｍ３　第３のマスク
　Ｍ４　第４のマスク

Claims (15)

  1. 　複数の画素が設けられるとともに、前記複数の画素毎に薄膜トランジスタが形成された薄膜トランジスタ部及び補助容量を発生する補助容量部が設けられたアクティブマトリクス基板であって、
    　前記薄膜トランジスタ部は、基材と、前記基材上に設けられたゲート電極と、前記基材及び前記ゲート電極を覆うように設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第１及び第２の電極コンタクト層と、前記第１の電極コンタクト層を介して前記第１の半導体層に接続されたソース電極と、前記第２の電極コンタクト層を介して前記第１の半導体層に接続されたドレイン電極と、前記第１のゲート絶縁膜、前記第１の半導体層、前記第１及び第２の電極コンタクト層、前記ソース電極、及び前記ドレイン電極を覆うように設けられた保護層と、前記保護層上に設けられた層間絶縁膜とを含んで構成され、
    　前記補助容量部は、前記基材と、前記基材上に設けられた補助容量配線と、前記基材及び前記補助容量配線を覆うように設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２の半導体層と、前記第２の半導体層上に設けられた透明電極とを含んで構成されている、
    　ことを特徴とするアクティブマトリクス基板。
  2. 　前記ゲート電極及び前記補助容量配線には、前記基材上に形成された第１金属層が用いられている請求項１に記載のアクティブマトリクス基板。
  3. 　前記ソース電極及び前記ドレイン電極には、前記第１及び第２の電極コンタクト層上に形成された第２金属層が用いられている請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記補助容量部では、前記透明電極は前記保護層と前記層間絶縁膜に設けられた開口部内で前記第２の半導体層に接続されている請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  5. 　前記補助容量部では、前記開口部が前記補助容量配線を覆うように設けられている請求項４に記載のアクティブマトリクス基板。
  6. 　前記補助容量部では、前記開口部が前記第２の半導体層の内側に設けられている請求項４または５に記載のアクティブマトリクス基板。
  7. 　前記補助容量部では、前記補助容量配線に設けられた幅太部上に、前記第２のゲート絶縁膜、前記第２の半導体層、及び前記透明電極が順次設けられている請求項１～６のいずれか１項に記載のアクティブマトリクス基板。
  8. 　前記補助容量配線の幅太部には、スリットが設けられている請求項７に記載のアクティブマトリクス基板。
  9. 　前記補助容量配線には、前記薄膜トランジスタ部側に分岐した分岐配線が設けられ、
    　前記補助容量部では、前記分岐配線上に、前記第２のゲート絶縁膜、前記第２の半導体層、及び前記透明電極が順次設けられている請求項１～８のいずれか１項に記載のアクティブマトリクス基板。
  10. 　複数の画素が設けられるとともに、前記複数の画素毎に薄膜トランジスタが形成された薄膜トランジスタ部及び補助容量を発生する補助容量部が設けられたアクティブマトリクス基板の製造方法であって、
    　第１金属層を基材上に形成した後、当該第１金属層に対して、第１のマスクを用いてパターニングを行うことにより、前記薄膜トランジスタ部のゲート電極及び前記補助容量部の補助容量配線を形成する第１工程と、
    　ゲート絶縁膜、半導体層、電極コンタクト層、及び第２金属層を順次形成した後、ハーフトーンマスクからなる第２のマスクを用いてパターニングを行うことにより、前記薄膜トランジスタ部の第１の半導体層と第１及び第２の電極コンタクト層とソース電極とドレイン電極及び前記補助容量部の第２の半導体層を形成する第２工程と、
    　保護層及び層間絶縁膜を順次形成した後、第３のマスクを用いてパターニングを行うことにより、開口部を前記保護層と前記層間絶縁膜に形成する第３工程と、
    　透明電極を形成した後、第４のマスクを用いてパターニングを行うことにより、前記補助容量部の透明電極を形成する第４工程と
    　を具備していることを特徴とするアクティブマトリクス基板の製造方法。
  11. 　前記第３工程では、前記開口部が前記補助容量配線を覆うように形成される請求項１０に記載のアクティブマトリクス基板の製造方法。
  12. 　前記第３工程では、前記開口部が前記第２の半導体層の内側に設けられるように形成される請求項１０または１１に記載のアクティブマトリクス基板の製造方法。
  13. 　前記第１工程では、前記補助容量部の補助容量配線において、幅太部が設けられる請求項１０～１２のいずれか１項に記載のアクティブマトリクス基板の製造方法。
  14. 　前記第１工程では、前記補助容量部の補助容量配線において、幅太部を設けるとともに、当該幅太部にスリットが形成される請求項１３に記載のアクティブマトリクス基板の製造方法。
  15. 　前記第１工程では、前記補助容量配線において、前記薄膜トランジスタ部側に分岐した分岐配線が設けられる請求項１０～１４のいずれか１項に記載のアクティブマトリクス基板の製造方法。
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