JP6222919B2 - 半導体装置 - Google Patents

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Description

半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体膜が知られているが、近年では酸化物半導体膜が注目されている。
例えば、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜中の電子移動度が高いため、酸化物半導体膜を用いたトランジスタは、非晶質シリコン膜を用いたトランジスタと比べて動作速度が大幅に向上する。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体膜を用いたトランジスタの特性を応用したメモリが提案されている（特許文献２参照。）。なお、酸化物半導体膜は、スパッタリング法などの薄膜形成技術によって成膜することが可能である。また、酸化物半導体膜を用いたトランジスタは、３５０℃以下程度の低温工程にて作製可能である。そのため、酸化物半導体膜を用いたトランジスタは、他のトランジスタに重畳して作製するための制約が少なく、セル面積を縮小することができる。
酸化物半導体膜を用いたトランジスタは、水素などの不純物および酸素欠損に起因してキャリアが生成され、トランジスタのしきい値電圧（Ｖｔｈ）を負方向へシフトさせてしまうことがある。そこで、フロントゲート電極に対してバックゲート電極を設けた酸化物半導体層の上下にゲート電極を有するトランジスタの構造とすることで、酸化物半導体膜を用いたトランジスタのＶｔｈを制御することが検討されている（特許文献３参照。）。
特開２００６−１６５５２８号公報 特開２０１１−１５１３８３号公報 特開２０１０−２８３３３８号公報
酸化物半導体層の上下にゲート電極を有するトランジスタは、フロントゲート電極（第１のゲート電極ともいう。）およびバックゲート電極（第２のゲート電極ともいう。）を形成するために工程数が増大してしまう。
また、半導体装置において、酸化物半導体膜を用いたトランジスタを複数重畳して設けることでトランジスタ一つ当たりの面積を縮小することが可能であるが、酸化物半導体層の上下にゲート電極を有するトランジスタを、他の酸化物半導体層の上下にゲート電極を有するトランジスタと少なくとも一部を重畳して設ける場合、各トランジスタごとに第２のゲート電極を設けることになる。
そこで、本発明の一態様は、酸化物半導体層の上下にゲート電極を有するトランジスタを、酸化物半導体層の上下にゲート電極を有するトランジスタと重畳する半導体装置において、当該半導体装置の歩留まりを高めることを課題の一とする。また、当該半導体装置を作製するにあたり、工程数の増大を抑制することを課題の一とする。
本発明の一態様は、酸化物半導体層の上下にゲート電極を有する第１のトランジスタと、当該第１のトランジスタに少なくとも一部を重畳して設けられた酸化物半導体層の上下にゲート電極を有する第２のトランジスタと、を有し、第１のトランジスタおよび第２のトランジスタの第２のゲート電極として機能する導電膜を共通化した半導体装置である。
なお、第２のゲート電極は、第１のトランジスタおよび第２のトランジスタのＶｔｈを制御するだけではなく、第１のトランジスタおよび第２のトランジスタそれぞれの第１のゲート電極から印加される電界の干渉を低減する効果も奏する。
また、本発明の一態様は、第２のトランジスタ上に上面が平坦である絶縁膜が設けられ、当該絶縁膜上に第１のトランジスタと同様の構造を有する第３のトランジスタが設けられ、第３のトランジスタに少なくとも一部を重畳して第２のトランジスタと同様の構造を有する第４のトランジスタが設けられ、第３のトランジスタおよび第４のトランジスタの第２のゲート電極として機能する導電膜を共通化した半導体装置である。
前述したように、第１のトランジスタ、第２のトランジスタを一つの構造として、当該構造を複数積層して設けることができる。具体的には、この構造を２段以上１０段以下、好ましくは３段以上２０段以下、さらに好ましくは５段以上５０段以下の範囲で重畳して設けてもよい。もちろん、この範囲を超えて当該構造を積層して設けても構わない。
以上のような構造を複数積層する場合、トランジスタ２個ごとに、第２のゲート電極として機能する導電膜を設けることになる。そのため、第２のゲート電極を設けるための工程数を低減することができる。また、１段につき、第２のゲート電極として機能する導電膜を１層省くことができる。従って、構造を複数積層して設ける場合、半導体装置の作製途中での応力による破損を抑制でき、より多くのトランジスタを有する半導体装置を作製することができる。即ち、半導体装置の高集積化および歩留まりの向上が可能となる。そして、このように構造を複数積層しても、第２のゲート電極の効果で電界の干渉を低減できる。
なお、本発明の一態様である半導体装置は、メモリに好適である。これは、メモリセルを複数重畳して設けることにより、セル面積を縮小できるためである。
または、本発明の一態様は、絶縁表面上に設けられた第１のトランジスタと、第１のトランジスタと少なくとも一部が重畳して設けられた第２のトランジスタと、を有し、第１のトランジスタは、第１の導電膜と、第１の導電膜上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜と少なくとも一部が接して設けられた第２の導電膜および第３の導電膜と、第２の導電膜、第３の導電膜および第１の酸化物半導体膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられた第４の導電膜と、を有し、第２のトランジスタは、第４の導電膜と、第４の導電膜上に設けられた第３の絶縁膜と、第３の絶縁膜上に設けられた第２の酸化物半導体膜と、第２の酸化物半導体膜と少なくとも一部を接して設けられた第５の導電膜および第６の導電膜と、第５の導電膜、第６の導電膜および第２の酸化物半導体膜上に設けられた第４の絶縁膜と、第４の絶縁膜上に設けられた第７の導電膜と、を有し、第１の酸化物半導体膜は、少なくとも一部が第１の導電膜および第４の導電膜と重畳し、第２の酸化物半導体膜は、少なくとも一部が第４の導電膜および第７の導電膜と重畳する半導体装置である。なお、第２のトランジスタの第７の導電膜および第４の絶縁膜上に、上面の平坦である第５の絶縁膜が設けられると好ましい。
または、本発明の一態様は、第１のトランジスタおよび第２のトランジスタを有する第１の構造上に、第１の構造と同様の構造である第２の構造を有する半導体装置である。
ここで、第１の導電膜の少なくとも一部が第１のトランジスタの第１のゲート電極として機能し、第７の導電膜の少なくとも一部が第２のトランジスタの第１のゲート電極として機能し、第４の導電膜の少なくとも一部が第１のトランジスタの第２のゲート電極として機能し、第４の導電膜の少なくとも一部が第２のトランジスタの第２のゲート電極として機能する。
または、本発明の一態様は、絶縁表面上に設けられた第１の導電膜と、第１の導電膜上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられ、第１の導電膜と少なくとも一部が重畳する第１の酸化物半導体膜と、第１の酸化物半導体膜上に設けられた第２の導電膜および第３の導電膜と、第２の導電膜、第３の導電膜および第１の酸化物半導体膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられ、第２の導電膜と少なくとも一部が重畳する第４の導電膜と、第２の絶縁膜上に設けられ、第１の酸化物半導体膜と少なくとも一部が重畳する第５の導電膜と、第２の絶縁膜、第４の導電膜および第５の導電膜上に設けられた第３の絶縁膜と、第３の絶縁膜上に設けられ、第５の導電膜と少なくとも一部が重畳する第２の酸化物半導体膜と、第２の酸化物半導体膜上に設けられた第６の導電膜および第７の導電膜と、第６の導電膜、第７の導電膜および第２の酸化物半導体膜上に設けられた第４の絶縁膜と、第４の絶縁膜上に設けられ、第６の導電膜と少なくとも一部が重畳する第８の導電膜と、第４の絶縁膜上に設けられ、第２の酸化物半導体膜と少なくとも一部が重畳する第９の導電膜と、第４の絶縁膜、第８の導電膜および第９の導電膜上に設けられた第５の絶縁膜と、第５の絶縁膜上に設けられた第１０の導電膜と、を有する半導体装置である。なお、第２の絶縁膜、第３の絶縁膜、第２の酸化物半導体膜、第７の導電膜、第４の絶縁膜および第５の絶縁膜は、第３の導電膜に達する開口部を有し、該開口部を介して、第１０の導電膜が第３の導電膜と接する。なお、第１０の導電膜上に、上面の平坦である第６の絶縁膜が設けられると好ましい。
または、本発明の一態様は、絶縁表面上に設けられた第１の導電膜と、第１の導電膜上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられ、第１の導電膜と少なくとも一部が重畳する第１の酸化物半導体膜と、第１の酸化物半導体膜上に設けられた第２の導電膜および第３の導電膜と、第２の導電膜、第３の導電膜および第１の酸化物半導体膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられ、第２の導電膜と少なくとも一部が重畳する第４の導電膜と、第２の絶縁膜上に設けられ、第１の酸化物半導体膜と少なくとも一部が重畳する第５の導電膜と、第２の絶縁膜、第４の導電膜および第５の導電膜上に設けられた第３の絶縁膜と、第３の絶縁膜上に設けられ、第４の導電膜と少なくとも一部が重畳する第６の導電膜と、第３の絶縁膜上に設けられた第７の導電膜と、第３の絶縁膜、第６の導電膜および第７の導電膜上に設けられ、第５の導電膜と少なくとも一部が重畳する第２の酸化物半導体膜と、第６の導電膜、第７の導電膜および第２の酸化物半導体膜上に設けられた第４の絶縁膜と、第４の絶縁膜上に設けられ、第２の酸化物半導体膜と少なくとも一部が重畳する第８の導電膜と、第８の導電膜上に設けられた第５の絶縁膜と、第５の絶縁膜上に設けられた第９の導電膜と、を有する半導体装置である。なお、第２の絶縁膜、第３の絶縁膜、第２の酸化物半導体膜、第７の導電膜、第４の絶縁膜および第５の絶縁膜は、第３の導電膜に達する開口部を有し、該開口部を介して、第９の導電膜が第３の導電膜と接する。なお、第９の導電膜上に、上面の平坦である第６の絶縁膜が設けられると好ましい。
異なる２個の酸化物半導体層の上下にゲート電極を有するトランジスタ間で第２のゲート電極として機能する導電膜を共通化することで、半導体装置の高集積化および歩留まりの向上が可能となる。また、当該半導体装置を作製するにあたり、工程数の増大を抑制することができる。
本発明の一態様に係る半導体装置の例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の例を示す上面図および断面図。 本発明の一態様に係る半導体装置に対応する回路図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の例を示す断面図。 本発明の一態様に係る半導体装置の例を示す上面図および断面図。 本発明の一態様に係る半導体装置の例を示す断面図。 本発明の一態様に係る電子機器を示す斜視図。 トランジスタの構造を説明する上面図および断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
本明細書において、トランジスタのソースとドレインは、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によってそれらを区別しない。したがって、ソースとされている部分をドレインと読み替えることもできる。
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。また、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤなどのように電位を表記したとしても、厳密に電位ＶＨ、電位ＶＤＤ、電位ＧＮＤとなっていないことがある。よって、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤは、電位ＶＨ近傍、電位ＶＤＤ近傍、電位ＧＮＤ近傍と置き換えることができる。なお、「接地する」と「ＧＮＤに接続する」は同義である。
本明細書においては「接続する」と表現される場合であっても、現実の回路においては物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について、図１乃至図６を用いて説明する。
図１（Ａ）は、本発明の一態様に係る半導体装置の上面図である。なお、図１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂが図１（Ｂ）である。図１（Ａ）では、簡単のため、重畳して隠れている膜および絶縁膜などを省略して示す。
図１（Ｂ）に示す半導体装置は、基板１０１上に設けられた第１の絶縁膜１０２上に設けられた第１の導電膜１０４ａと、第１の導電膜１０４ａおよび第１の絶縁膜１０２上に設けられた第２の絶縁膜１１２ａと、第２の絶縁膜１１２ａ上に設けられ、第１の導電膜１０４ａと少なくとも一部が重畳する第１の酸化物半導体膜１０６ａと、第１の酸化物半導体膜１０６ａ上に設けられた第２の導電膜１１６ａおよび第３の導電膜１２６ａと、第２の導電膜１１６ａ、第３の導電膜１２６ａおよび第１の酸化物半導体膜１０６ａ上に設けられた第３の絶縁膜１１０ａと、第３の絶縁膜１１０ａ上に設けられ、第１の酸化物半導体膜１０６ａおよび第１の導電膜１０４ａと少なくとも一部が重畳する第４の導電膜１１４と、第３の絶縁膜１１０ａ上に設けられ、第４の導電膜１１４と上面の高さが揃っている第４の絶縁膜１２０ａと、第４の導電膜１１４および第４の絶縁膜１２０ａ上に設けられた第５の絶縁膜１１０ｂと、第５の絶縁膜１１０ｂ上に設けられ、第４の導電膜１１４と少なくとも一部が重畳する第２の酸化物半導体膜１０６ｂと、第２の酸化物半導体膜１０６ｂ上に設けられ、第２の導電膜１１６ａの少なくとも一部、および第３の導電膜１２６ａの少なくとも一部とそれぞれ重畳する第５の導電膜１１６ｂおよび第６の導電膜１２６ｂと、第５の導電膜１１６ｂ、第６の導電膜１２６ｂおよび第２の酸化物半導体膜１０６ｂ上に設けられた第６の絶縁膜１１２ｂと、第６の絶縁膜１１２ｂ上に設けられ、第２の酸化物半導体膜１０６ｂおよび第４の導電膜１１４と少なくとも一部が重畳する第７の導電膜１０４ｂと、を有する。なお、第７の導電膜１０４ｂおよび第６の絶縁膜１１２ｂ上に上面が平坦である第７の絶縁膜１２０ｂを設けると好ましい。
なお、図１（Ｂ）では、第１の導電膜１０４ａ、第４の導電膜１１４および第７の導電膜１０４ｂと、第２の導電膜１１６ａ、第３の導電膜１２６ａ、第５の導電膜１１６ｂおよび第６の導電膜１２６ｂとが重畳していないが、これに限定されない。例えば、第１の導電膜１０４ａ、第４の導電膜１１４および第７の導電膜１０４ｂと、第２の導電膜１１６ａ、第３の導電膜１２６ａ、第５の導電膜１１６ｂおよび第６の導電膜１２６ｂとが少なくとも一部において重畳していてもよい。
基板１０１に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
また、基板１０１として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１０１の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１０１として用いる場合、縮みの小さいものを用いることが好ましい。例えば、基板１０１として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１０１として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１０１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
第１の絶縁膜１０２は、基板１０１に起因する不純物が、第１の酸化物半導体膜１０６ａに影響しないようにするために設ける。ただし、基板１０１が不純物を含まない場合は、第１の絶縁膜１０２を設けなくても構わない。
第１の絶縁膜１０２としては、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層で積層で用いればよい。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
第１の導電膜１０４ａの少なくとも一部は、第１の酸化物半導体膜１０６ａを用いたトランジスタにおいて第１のゲート電極として機能する。例えば、第１の導電膜１０４ａとしては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で積層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ化合物などを用いればよい。
第２の絶縁膜１１２ａの少なくとも一部は、ゲート絶縁膜として機能する。例えば、第２の絶縁膜１１２ａとしては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層で積層で用いればよい。
第１の酸化物半導体膜１０６ａは、第１の導電膜１０４ａと重畳する領域にチャネル領域を有する。なお、チャネル領域とは、ゲート電極の電界によりチャネルが形成される領域をいう。チャネルが形成されると、ソースおよびドレイン間に電圧を印加することで電流が流れる。
第１の酸化物半導体膜１０６ａとして、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ化合物から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
第１の酸化物半導体膜１０６ａは、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、第１の酸化物半導体膜１０６ａは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に非晶質部および結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因するキャリア移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、第１の酸化物半導体膜１０６ａの表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜（ここでは第１の酸化物半導体膜１０６ａおよび第２の酸化物半導体膜１０６ｂ）は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが好ましい。トランジスタの作製工程において、これらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜のアルミニウム濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の塩素濃度は、２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からＺｎ放出がすることが抑制される。
酸化物半導体膜は水素などの不純物が十分に除去されることにより、高純度化されたものであることが好ましい。または、十分な酸素が供給されて酸素が過飽和の状態とされたものであることが好ましい。具体的には、酸化物半導体膜の水素濃度は５×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜を包みこむように余剰酸素を含む絶縁膜（ＳｉＯｘなど）を接して設ける。
また、余剰酸素を含む絶縁膜の水素濃度もトランジスタの特性に影響を与えるため重要である。
以下に、トランジスタの特性に与える、余剰酸素を含む絶縁膜中の水素濃度の影響について説明する。
まずは、余剰酸素を含む絶縁膜中に意図的に水素を添加し、その水素濃度をＳＩＭＳにより測定した。
以下に試料の作製方法を示す。
まず、ガラス基板を準備し、当該ガラス基板上に酸化シリコン膜をスパッタリング法にて厚さ３００ｎｍ成膜した。
酸化シリコン膜は、石英ターゲットを用い、圧力を０．４Ｐａ、電力を１．５ｋＷ（１３．５６ＭＨｚ）、成膜時の基板温度を１００℃として成膜した。
試料は４種類用意した。なお、各試料は、酸化シリコン膜の成膜に用いる成膜ガスである酸素ガス（Ｏ２）、重水素ガス（Ｄ２）およびアルゴンガス（Ａｒ）の流量が異なる以外は同様とした。
表１に、試料名と、酸化シリコン膜の成膜に用いた各成膜ガスの流量と、酸化シリコン膜中の３０ｎｍの深さにおけるＤ（重水素原子）濃度およびＨ（水素原子）濃度を示す。なお、各試料の成膜ガス中のＤ２割合（Ｄ２／（Ｏ２＋Ａｒ＋Ｄ２））は、試料１が０体積％、試料２が０．００５体積％、試料３が０．５０体積％、試料４が２．５０体積％とした。
Figure 0006222919
表１より、成膜ガス中のＤ２割合が高いほど酸化シリコン膜中に含まれるＤ濃度が高いことがわかった。
次に、表１で示した試料１乃至試料４を用いて、トランジスタを作製した。
図１９（Ａ）は測定に用いたトランジスタの上面図である。図１９（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１９（Ｂ）に示す。なお、簡単のため、図１９（Ａ）においては、保護絶縁膜２１１８、ゲート絶縁膜２１１２、絶縁膜２１０２などを省略して示す。
図１９（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた余剰酸素を含む絶縁膜２１０２と、絶縁膜２１０２上に設けられた酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられた一対の電極２１１６と、酸化物半導体膜２１０６および一対の電極２１１６を覆って設けられたゲート絶縁膜２１１２と、ゲート絶縁膜２１１２を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１０４と、ゲート電極２１０４およびゲート絶縁膜２１１２上に設けられた保護絶縁膜２１１８と、を有する。
ここで、絶縁膜２１０２は、表１で示した試料１乃至試料４のいずれかを用いた。なお、絶縁膜２１０２の厚さは３００ｎｍとした。
そのほか、基板２１００はガラス、酸化物半導体膜２１０６はＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］ターゲットを用いて成膜したもの）を厚さ２０ｎｍ、一対の電極２１１６はタングステン膜を厚さ１００ｎｍ、ゲート絶縁膜２１１２は酸化窒化シリコン膜を厚さ３０ｎｍ、ゲート電極２１０４は、ゲート絶縁膜２１１２側から窒化タンタル膜を厚さ１５ｎｍおよびタングステン膜を厚さ１３５ｎｍ、保護絶縁膜２１１８は酸化窒化シリコン膜を厚さ３００ｎｍとした。
以上のような構造を有するトランジスタに対し、ＢＴストレス試験を行った。なお、測定には、チャネル長（Ｌ）が１０μｍ、チャネル幅（Ｗ）が１０μｍ、ゲート電極２１０４と一対の電極２１１６のチャネル長方向の重なり（Ｌｏｖ）がそれぞれ１μｍ（合計２μｍ）であるトランジスタを用いた。実施したＢＴストレス試験の方法を以下に示す。
まず、基板温度２５℃において、トランジスタのドレイン電圧（Ｖｄ）を３Ｖとし、ゲート電圧（Ｖｇ）を−６Ｖから６Ｖに掃引したときのドレイン電流（Ｉｄ）を測定した。このときのトランジスタの特性を、ＢＴ試験前のトランジスタの特性と呼ぶ。ここでは、ソース電位を基準とした電圧を示す。
次に、Ｖｄを０．１Ｖとし、Ｖｇを−６Ｖとし、基板温度１５０℃にて１時間保持した。
次に、基板温度２５℃において、Ｖｄを３Ｖとし、Ｖｇを−６Ｖから６Ｖに掃引したときのＩｄを測定した。このときのトランジスタの特性を、ＢＴストレス試験後のトランジスタの特性と呼ぶ。
ＢＴストレス試験前およびＢＴストレス試験後における、しきい値電圧（Ｖｔｈ）および電界効果移動度（μＦＥ）を表２に示す。なお、表２に示す試料名は、表１に示す試料名と対応しており、絶縁膜２１０２の条件は表１の記載を参照する。
Figure 0006222919
表２より、試料４は、ＢＴストレス試験後にμＦＥが大幅に低下していることがわかった。
また、さらにＬが小さいトランジスタについて、トランジスタの特性を測定したところ、試料４は他の試料と比べ、Ｖｔｈのマイナス方向のばらつきが大きくなった。
以上に示すように、酸化シリコン膜が酸化物半導体膜と接する構造のトランジスタにおいて、酸化シリコン膜中のＤ濃度が７．２×１０２０ａｔｏｍｓ／ｃｍ３であるとき、トランジスタに特性異常が生じることがわかった。
このように、余剰酸素を含む絶縁膜の水素濃度が、７．４×１０２０ａｔｏｍｓ／ｃｍ３以上（Ｄ濃度が７．２×１０２０ａｔｏｍｓ／ｃｍ３＋Ｈ濃度１．９×１０１９ａｔｏｍｓ／ｃｍ３以上）である場合には、トランジスタの特性は、バラツキの増大、Ｌ長依存性の増大が見られることがわかる。さらにＢＴストレス試験において、トランジスタの特性が大きく劣化するため、余剰酸素を含む絶縁膜の水素濃度は、７．４×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、余剰酸素を含む絶縁膜の水素濃度は、７．４×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
さらに酸化物半導体膜を包み、かつ、余剰酸素を含む絶縁膜の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング層（ＡｌＯｘなど）を設けると好ましい。
余剰酸素を含む絶縁膜またはブロッキング層で酸化物半導体膜を包み込むことで、酸化物半導体膜において化学量論的組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜が化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］であるＩＧＺＯの場合、ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
酸素を十分含み、高純度化された酸化物半導体膜は、バンドギャップが２．８ｅＶ〜３．２ｅＶ程度であり、少数キャリアが１×１０−９個／ｃｍ３程度と極めて少なく、多数キャリアはトランジスタのソースから来るのみである。そのため、当該酸化物半導体膜を用いたトランジスタはアバランシェブレークダウンがない。
また、当該酸化物半導体膜を用いたトランジスタは、ゲート電極の電界がＦＥＴのチャネル領域を完全空乏化するため、例えばチャネル長が３μｍ、チャネル幅が１μｍのときのオフ電流は、８５℃〜９５℃において１×１０−２３Ａ以下とすることができ、かつ室温では１×１０−２５Ａ以下とすることができる。
第２の導電膜１１６ａの少なくとも一部、および第３の導電膜１２６ａの少なくとも一部は、それぞれ第１の酸化物半導体膜１０６ａを用いたトランジスタのソース電極およびドレイン電極として機能する。第２の導電膜１１６ａおよび第３の導電膜１２６ａは、第１の導電膜１０４ａとして示した導電膜から選択して用いればよい。
第３の絶縁膜１１０ａの少なくとも一部は、ゲート絶縁膜として機能する。第３の絶縁膜１１０ａは、第２の絶縁膜１１２ａとして示した絶縁膜から選択して用いればよい。
第４の導電膜１１４は、第１の酸化物半導体膜１０６ａを用いたトランジスタにおいて第２のゲート電極として機能する。第４の導電膜１１４は、第１の導電膜１０４ａとして示した導電膜から選択して用いればよい。
なお、第４の導電膜１１４および第１の導電膜１０４ａに印加される電圧のバランスによって、第１の酸化物半導体膜１０６ａにチャネルが形成される場合もあり、形成されない場合もある。例えば、第４の導電膜１１４に負の電圧を印加した場合、第１の導電膜１０４ａにトランジスタのＶｔｈに相当する電圧を印加しても第１の酸化物半導体膜１０６ａにチャネルは形成されない。この場合、第１の導電膜１０４ａに、トランジスタのＶｔｈよりも第４の導電膜１１４に印加した負の電圧に相当する分だけ高い電圧を印加するとチャネルが形成される。これは、第４の導電膜１１４と第１の導電膜１０４ａを置き換えても同様である。なお、述べるまでもないが、第１のゲート電極および第２のゲート電極に印加する電圧のバランスは、ゲート絶縁膜の厚さや誘電率によって変化する。
従って、トランジスタがノーマリーオン（Ｖｔｈが負）の特性を有する場合、第１の導電膜１０４ａまたは第４の導電膜１１４に、Ｖｔｈを正にするために十分な負の電圧を印加することでノーマリーオフ（Ｖｔｈが正）の特性を得ることができる。好ましくは、第４の導電膜１１４によって、トランジスタのＶｔｈを制御する。
第４の絶縁膜１２０ａは、平坦化膜として機能する。従って、第４の絶縁膜１２０ａよりも上に設けられる膜が、第４の絶縁膜１２０ａよりも下に設けられる膜によって生じる凹凸の影響を受けにくくなる。そのため、凹凸の影響による耐圧の低下、段切れなどを防止することができる。即ち、第４の絶縁膜１２０ａは、半導体装置の凹凸を軽減する機能を有する絶縁膜である。ただし、第４の絶縁膜１２０ａよりも下に設けられる膜によって生じる凹凸が軽微な場合、第４の絶縁膜１２０ａを設けなくてもよい。
第４の絶縁膜１２０ａは、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁膜から一種以上選択して、単層で積層で用いればよい。
また、第４の絶縁膜１２０ａとして、アクリル、エポキシ、ポリイミドなどの有機樹脂を用いてもよい。有機樹脂はスピンコート法などで形成可能であるため、比較的平坦な上面を得やすい。
第５の絶縁膜１１０ｂの少なくとも一部は、ゲート絶縁膜として機能する。第５の絶縁膜１１０ｂは、第２の絶縁膜１１２ａとして示した絶縁膜から選択して用いればよい。
第２の酸化物半導体膜１０６ｂは、第７の導電膜１０４ｂと重畳する領域にチャネル領域を有する。第２の酸化物半導体膜１０６ｂは、第１の酸化物半導体膜１０６ａとして示した化合物膜から選択して用いればよい。
第５の導電膜１１６ｂの少なくとも一部、および第６の導電膜１２６ｂの少なくとも一部は、それぞれ第２の酸化物半導体膜１０６ｂを用いたトランジスタにおいてソース電極およびドレイン電極として機能する。第５の導電膜１１６ｂおよび第６の導電膜１２６ｂは、第１の導電膜１０４ａとして示した導電膜から選択して用いればよい。
第６の絶縁膜１１２ｂは、ゲート絶縁膜として機能する。第６の絶縁膜１１２ｂは、第２の絶縁膜１１２ａとして示した絶縁膜から選択して用いればよい。
第７の導電膜１０４ｂの少なくとも一部は、第２の酸化物半導体膜１０６ｂを用いたトランジスタにおいて第１のゲート電極として機能する。第７の導電膜１０４ｂは、第１の導電膜１０４ａとして示した導電膜から選択して用いればよい。
なお、第４の導電膜１１４および第７の導電膜１０４ｂに印加される電圧のバランスによって、第２の酸化物半導体膜１０６ｂにチャネルが形成される場合もあり、形成されない場合もある。例えば、第４の導電膜１１４に負の電圧を印加した場合、第７の導電膜１０４ｂにトランジスタのＶｔｈに相当する電圧を印加しても第２の酸化物半導体膜１０６ｂにチャネルは形成されない。この場合、第７の導電膜１０４ｂに、トランジスタのＶｔｈよりも第４の導電膜１１４に印加した負の電圧に相当する分だけ高い電圧を印加するとチャネルが形成される。これは、第４の導電膜１１４と第７の導電膜１０４ｂを置き換えても同様である。
従って、トランジスタがノーマリーオンの特性を有する場合、第７の導電膜１０４ｂまたは第４の導電膜１１４に、Ｖｔｈを正にするために十分な負の電圧を印加することでノーマリーオフの特性を得ることができる。
このように、第４の導電膜１１４によって、第１の酸化物半導体膜１０６ａおよび第２の酸化物半導体膜１０６ｂのＶｔｈを制御することができる。即ち、一つの第２のゲート電極（ここでは第４の導電膜１１４）によって、第１の酸化物半導体膜１０６ａを用いたトランジスタ、第２の酸化物半導体膜１０６ｂを用いたトランジスタごとに第２のゲート電極を設けたことになる。従って、半導体装置において、酸化物半導体層の上下にゲート電極を有するトランジスタの第２のゲート電極を共通化することができる。
第７の絶縁膜１２０ｂは、平坦化膜として機能する。従って、第７の絶縁膜１２０ｂよりも上に設けられる膜が、第７の絶縁膜１２０ｂよりも下に設けられる膜によって生じる凹凸の影響を受けにくくなる。そのため、凹凸の影響による耐圧の低下、段切れなどを防止することができる。即ち、第７の絶縁膜１２０ｂは、半導体装置の凹凸を軽減する機能を有する絶縁膜である。
第７の絶縁膜１２０ｂを有することで、本実施の形態で示した半導体装置の構造（ここでは、第１の絶縁膜１０２から第７の絶縁膜１２０ｂまで）を複数積層して設けることができる。具体的には、この構造を２段以上１０段以下、好ましくは３段以上２０段以下、さらに好ましくは５段以上５０段以下の範囲で積層して設けてもよい。もちろん、この範囲を超えて当該構造を積層して設けても構わない。
本実施の形態で示した半導体装置の構造を複数積層する場合、トランジスタ２個ごとに、第２のゲート電極として機能する導電膜を設けることになる。そのため、第２のゲート電極を設けるための工程を低減することができる。また、１段につき、第２のゲート電極として機能する導電膜を１層省くことができる。従って、構造を複数積層して設ける場合、半導体装置の作製途中での応力による破損を抑制でき、より多くのトランジスタを有する半導体装置を作製することができる。即ち、半導体装置の高集積化および歩留まりの向上が可能となる。
次に、図１（Ｂ）に示した半導体装置の作製方法について、図２乃至図６を用いて説明する。
まず、基板１０１を準備する。
次に、基板１０１上に第１の絶縁膜１０２を成膜する（図２（Ａ）参照。）。第１の絶縁膜１０２は、例えば、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、導電膜を成膜し、当該導電膜を加工して第１の導電膜１０４ａ形成する（図２（Ｂ）参照。）導電膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
なお、本明細書において、単に「加工する」と記載する場合、例えば、フォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。
次に、第２の絶縁膜１１２ａを成膜する（図２（Ｃ）参照。）。第２の絶縁膜１１２ａは、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜を成膜し、当該酸化物半導体膜を加工して第１の酸化物半導体膜１０６ａを形成する（図２（Ｄ）参照。）。酸化物半導体膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜を成膜し、当該導電膜を加工して第２の導電膜１１６ａおよび第３の導電膜１２６ａを形成する（図３（Ａ）参照。）。導電膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第３の絶縁膜１１０ａを成膜する（図３（Ｂ）参照。）。第３の絶縁膜１１０ａは、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜を成膜し、当該導電膜を加工して導電膜１２４を形成する（図３（Ｃ）参照。）。導電膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜１３０ａを成膜する（図４（Ａ）参照。）。絶縁膜１３０ａは、例えば、スピンコート法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜１３０ａおよび導電膜１２４を平坦になるように上面から除去していき、上面の揃った第４の絶縁膜１２０ａおよび第４の導電膜１１４を形成する（図４（Ｂ）参照。）。なお、絶縁膜１３０ａおよび導電膜１２４をあらかじめ十分な厚さで設けることにより、上面の揃った第４の絶縁膜１２０ａおよび第４の導電膜１１４の形成が容易になる。
なお、平坦になるよう上面から除去していく方法としては、例えば、化学的機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いればよい。
次に、第５の絶縁膜１１０ｂを成膜する（図４（Ｃ）参照。）。第５の絶縁膜１１０ｂは、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜を成膜し、当該酸化物半導体膜を加工して第２の酸化物半導体膜１０６ｂを形成する（図５（Ａ）参照。）。酸化物半導体膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜を成膜し、当該導電膜を加工して第５の導電膜１１６ｂおよび第６の導電膜１２６ｂを形成する（図５（Ｂ）参照。）。導電膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第６の絶縁膜１１２ｂを成膜する（図６（Ａ）参照。）。第６の絶縁膜１１２ｂは、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜を成膜し、当該導電膜を加工して第７の導電膜１０４ｂを形成する（図６（Ｂ）参照。）。導電膜は、例えば、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第７の絶縁膜１２０ｂを成膜し、図１（Ｂ）に示す半導体装置を作製する。第７の絶縁膜１２０ｂは、例えば、スピンコート法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
なお、第７の絶縁膜１２０ｂの表面を平坦にするために、ＣＭＰなどで平坦化してもよい。
なお、第１の酸化物半導体膜１０６ａおよび第２の酸化物半導体膜１０６ｂを形成するための加工前後の工程において、１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは２００℃以上３５０℃以下の温度で加熱処理を行ってもよい。また、第１の酸化物半導体膜１０６ａまたは第２の酸化物半導体膜１０６ｂとなる酸化物半導体膜を成膜する際、基板温度を１００℃以上４５０℃以下、好ましくは１５０℃以上４００℃以下、さらに好ましくは２００℃以上３５０℃以下としてもよい。当該加熱処理または／および成膜方法によって、第１の酸化物半導体膜１０６ａおよび第２の酸化物半導体膜１０６ｂ中に含まれる水素、ハロゲン、主成分ではない金属元素、酸素欠損などを低減することができ、特性および信頼性の優れた半導体装置を作製することができる。
以上のようにして作製された半導体装置は、上面が平坦であるため、同様の構造を複数積層して設けることができる。例えば、図１７（Ａ）に示す第１の絶縁膜１０２から第７の絶縁膜１２０ｂまでをＡ構造（図１（Ｂ）に相当）としたとき、図１７（Ｂ）に示すように、Ａ構造を複数積層すればよい。従って、半導体装置の集積度を高めることができる。また、酸化物半導体層の上下にゲート電極を有するトランジスタの第２のゲート電極の層を少なくできるため、同様の構造を複数積層しても応力が高まることを抑制できる。即ち、集積度を高めても半導体装置の歩留まりが低下しない。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造の半導体装置について図７乃至図１５を用いて説明する。
図７（Ａ）は、本発明の一態様に係る半導体装置の上面図である。なお、図７（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂが図７（Ｂ）である。図７（Ａ）では、簡単のため、重畳して隠れている膜および絶縁膜などを省略して示す。
図７（Ｂ）に示す半導体装置は、基板２０１上に設けられた第１の絶縁膜２０２上に設けられた第１の導電膜２０４ａと、第１の導電膜２０４ａおよび第１の絶縁膜２０２上に設けられた第２の絶縁膜２１２ａと、第２の絶縁膜２１２ａ上に設けられ、第１の導電膜２０４ａと少なくとも一部が重畳する第１の酸化物半導体膜２０６ａと、第１の酸化物半導体膜２０６ａ上に設けられた第２の導電膜２１６ａおよび第３の導電膜２２６ａと、第２の導電膜２１６ａ、第３の導電膜２２６ａおよび第１の酸化物半導体膜２０６ａ上に設けられた第３の絶縁膜２１０ａと、第３の絶縁膜２１０ａ上に設けられ、第２の導電膜２１６ａと少なくとも一部が重畳する第４の導電膜２３４ａと、第３の絶縁膜２１０ａ上に設けられ、第１の酸化物半導体膜２０６ａおよび第１の導電膜２０４ａと少なくとも一部が重畳する第５の導電膜２１４と、第３の絶縁膜２１０ａ上に設けられ、第４の導電膜２３４ａおよび第５の導電膜２１４と上面の高さが揃っている第４の絶縁膜２２０ａと、第４の導電膜２３４ａ、第５の導電膜２１４および第４の絶縁膜２２０ａ上に設けられた第５の絶縁膜２１０ｂと、第５の絶縁膜２１０ｂ上に設けられ、第５の導電膜２１４と少なくとも一部が重畳する第２の酸化物半導体膜２０６ｂと、第２の酸化物半導体膜２０６ｂ上に設けられ、第２の導電膜２１６ａの少なくとも一部および第３の導電膜２２６ａの少なくとも一部とそれぞれ重畳する第６の導電膜２１６ｂおよび第７の導電膜２２６ｂと、第６の導電膜２１６ｂ、第７の導電膜２２６ｂおよび第２の酸化物半導体膜２０６ｂ上に設けられた第６の絶縁膜２１２ｂと、第６の絶縁膜２１２ｂ上に設けられ、第６の導電膜２１６ｂと少なくとも一部が重畳する第８の導電膜２３４ｂと、第６の絶縁膜２１２ｂ上に設けられ、第２の酸化物半導体膜２０６ｂおよび第５の導電膜２１４と少なくとも一部が重畳する第９の導電膜２０４ｂと、第８の導電膜２３４ｂ、第９の導電膜２０４ｂおよび第６の絶縁膜２１２ｂ上に設けられた第７の絶縁膜２２０ｂと、第７の絶縁膜２２０ｂ上に設けられた第１０の導電膜２６０と、を有する。なお、第７の絶縁膜２２０ｂ、第６の絶縁膜２１２ｂ、第７の導電膜２２６ｂ、第２の酸化物半導体膜２０６ｂ、第５の絶縁膜２１０ｂ、第４の絶縁膜２２０ａおよび第３の絶縁膜２１０ａには、第３の導電膜２２６ａに達する開口部が設けられており、該開口部を介して第１０の導電膜２６０と第３の導電膜２２６ａとが接する。なお、第１０の導電膜２６０および第７の絶縁膜２２０ｂ上に上面が平坦である第８の絶縁膜２２５を設けると好ましい。
ここで、基板２０１は基板１０１の記載を参照する。また、第１の絶縁膜２０２は第１の絶縁膜１０２の記載を参照する。第１の導電膜２０４ａは第１の導電膜１０４ａの記載を参照する。第２の絶縁膜２１２ａは第２の絶縁膜１１２ａの記載を参照する。第１の酸化物半導体膜２０６ａは第１の酸化物半導体膜１０６ａの記載を参照する。第２の導電膜２１６ａは第２の導電膜１１６ａの記載を参照する。第３の導電膜２２６ａは第３の導電膜１２６ａの記載を参照する。第３の絶縁膜２１０ａは第３の絶縁膜１１０ａの記載を参照する。第５の導電膜２１４は第４の導電膜１１４の記載を参照する。第４の絶縁膜２２０ａは第４の絶縁膜１２０ａの記載を参照する。第５の絶縁膜２１０ｂは第５の絶縁膜１１０ｂの記載を参照する。第２の酸化物半導体膜２０６ｂは第２の酸化物半導体膜１０６ｂの記載を参照する。第６の導電膜２１６ｂは第５の導電膜１１６ｂの記載を参照する。第７の導電膜２２６ｂは第６の導電膜１２６ｂの記載を参照する。第６の絶縁膜２１２ｂは第６の絶縁膜１１２ｂの記載を参照する。第９の導電膜２０４ｂは第７の導電膜１０４ｂの記載を参照する。第７の絶縁膜２２０ｂは第７の絶縁膜１２０ｂの記載を参照する。
第４の導電膜２３４ａは、第５の導電膜２１４と同一層として設けられる。
第８の導電膜２３４ｂは、第９の導電膜２０４ｂと同一層として設けられる。
第１０の導電膜２６０は、メモリのビット線として機能する。第１０の導電膜２６０は第７の導電膜２２６ｂと、側面で接する。第１０の導電膜２６０は、第２の導電膜２１６ａとして示した導電膜から選択して用いればよい。
また、第１の導電膜２０４ａおよび第９の導電膜２０４ｂはメモリのワード線として機能する。
また、第５の導電膜２１４は、第１の酸化物半導体膜２０６ａを用いたトランジスタおよび第２の酸化物半導体膜２０６ｂを用いたトランジスタにおいて第２のゲート電極として機能する。
上記のようにして形成される半導体装置の回路図を図８に示す。図８は、１個のキャパシタにつき１個のトランジスタが設けられるメモリの回路図である。
図７（Ｂ）と図８とを比較すると、第１の導電膜２０４ａの少なくとも一部は第１のワード線ＷＬ１として機能し、第４の導電膜２３４ａの少なくとも一部は第１の容量線ＣＬ１として機能し、第５の導電膜２１４の少なくとも一部はバックゲート線ＢＧとして機能し、第８の導電膜２３４ｂの少なくとも一部は第２の容量線ＣＬ２として機能し、第９の導電膜２０４ｂの少なくとも一部は第２のワード線ＷＬ２として機能し、第１０の導電膜２６０の少なくとも一部はビット線ＢＬとして機能する。
また、図８に示すキャパシタＣ１は、図７（Ｂ）に示すキャパシタ２７０ａに相当する。キャパシタ２７０ａは、第２の導電膜２１６ａの少なくとも一部、第３の絶縁膜２１０ａの少なくとも一部および第４の導電膜２３４ａの少なくとも一部から構成される。また、図８に示すキャパシタＣ２は、図７（Ｂ）に示すキャパシタ２７０ｂに相当する。キャパシタ２７０ｂは、第６の導電膜２１６ｂの少なくとも一部、第６の絶縁膜２１２ｂの少なくとも一部および第８の導電膜２３４ｂの少なくとも一部から構成される。
また、図８に示すトランジスタＴｒ１は、図７（Ｂ）に示すトランジスタ２７１ａに相当する。トランジスタ２７１ａは、第１の導電膜２０４ａの少なくとも一部、第１の酸化物半導体膜２０６ａの少なくとも一部、第２の導電膜２１６ａの少なくとも一部および第３の導電膜２２６ａの少なくとも一部、第５の導電膜２１４の少なくとも一部から構成される。また、図８に示すトランジスタＴｒ２は、図７（Ｂ）に示すトランジスタ２７１ｂに相当する。トランジスタ２７１ｂは、第９の導電膜２０４ｂの少なくとも一部、第２の酸化物半導体膜２０６ｂの少なくとも一部、第６の導電膜２１６ｂの少なくとも一部および第７の導電膜２２６ｂの少なくとも一部、第５の導電膜２１４の少なくとも一部から構成される。
ここで、メモリセルＭＣ１は、トランジスタＴｒ１およびキャパシタＣ１を有する。また、メモリセルＭＣ２は、トランジスタＴｒ２およびキャパシタＣ２を有する。
なお、メモリセルＭＣ１とメモリセルＭＣ２とは少なくとも一部を重畳して設けられる。ここで、図７（Ａ）では、メモリセル２８０のセル面積が２Ｆ×４Ｆであるため８Ｆ２となるが、これはメモリセルＭＣ１およびメモリセルＭＣ２を含む面積である。従って、メモリセルＭＣ１とメモリセルＭＣ２とが完全に重なって設けられる場合、メモリセル１個あたりのセル面積は、８Ｆ２の半分である４Ｆ２と見なせる。
なお、図７（Ｂ）に示す半導体装置は、最上層が上面が平坦な第８の絶縁膜２２５を有する。そのため、図７（Ｂ）に示す半導体装置の構造と同様の構造を複数積層して設けることができる。即ち、図７（Ｂ）に示す半導体装置の構造を２段積層する場合、面積８Ｆ２に対しメモリセルが完全に重なって４個設けられることで、メモリセル１個あたりのセル面積は４分の１である２Ｆ２と見なせる。
このように、図７（Ｂ）に示す半導体装置の構造を複数積層して設けることで、メモリセル１個あたりのセル面積を縮小することができ、単位面積あたりの記憶容量の大きいメモリを作製することができる。また、集積度を高めても半導体装置の歩留まりが低下しない。
なお、図８はメモリの一部を示した回路図であるが、これを拡張し、メモリセルＭＣ１およびメモリセルＭＣ２を同一平面に複数並べたメモリセルアレイを構成することができる。
以下に、メモリセルアレイへのデータの書き込み方法および読み出し方法について説明する。
メモリセルアレイへのデータの書き込み方法について説明する。データの書き込みはメモリセルごとに行う。具体的には、任意に選択した行のワード線の電位をＶＨ（トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤ（電源電位）を加えたよりも高い電位）とし、それ以外の行のワード線の電位をＧＮＤ（またはＧＮＤ以下）とする。次に、任意に選択した列のビット線をＶＤＤとし、それ以外の列のビット線を浮遊電位（フロート）とする。こうすることで、選択した列のビット線と接続する選択した行のメモリセルにあるキャパシタにＶＤＤが充電される。次に、選択した行のワード線の電位をＧＮＤ（またはＧＮＤ以下）とすることで、該当するメモリセルにデータが保持される。その後、メモリセルを変えて、順番にデータを書き込む。以上がメモリセルアレイへのデータの書き込み方法である。
または、データの書き込みは行ごとに行う。例えば、１行目のメモリセルにデータを書き込む場合、１行目のワード線に電位ＶＨを印加した後、データ１を書き込みたいメモリセルのある列のビット線の電位をＶＤＤとし、データ０を書き込みたいメモリセルのある列のビット線の電位をＧＮＤとする。次に、ワード線の電位をＧＮＤ（またはＧＮＤ以下）にすることで、キャパシタにデータが保持される。この動作を行ごとに行えば、全てのメモリセルに対してデータを書き込むことができる。以上がメモリセルアレイへのデータの書き込み方法である。
このようにして書き込まれたデータは、本発明の一態様に係る酸化物半導体膜を用いたトランジスタのオフ電流が小さいため、長い期間に渡って保持することが可能となる。
次に、データの読み出し方法について説明する。データの読み出しはメモリセルごとに行う。まずは、任意に選択した列のビット線を所定の電位（定電位）とする。次に、任意に選択した行のワード線をＶＨとすることで、キャパシタに書き込まれたデータに対応する電位を選択したビット線に与える。その後、与えられた電位をセンスアンプ（図示せず）にて読み出す。なお、データは読み出されると同時に失われる。しかし、センスアンプの動作により増幅されて再度メモリセルにデータが書き込まれる。その後、メモリセルを変えて、順番にデータを読み出す。
または、データの読み出しは行ごとに行う。例えば、１行目のメモリセルのデータを読み出す場合、全ビット線を所定の電位（定電位）とする。次に、１行目のワード線の電位をＶＨとすると、各ビット線の電位がデータに応じて変動する。この動作を行ごとに行うことで、全てのメモリセルのデータを読み出すことができる。以上がメモリセルアレイのデータの読み出し方法である。
次に、図７（Ｂ）に示す半導体装置の作製方法を図９乃至図１５を用いて説明する。
まず、基板２０１を準備する。
次に、基板２０１上に第１の絶縁膜２０２を成膜する（図９（Ａ）参照。）。
次に、導電膜を成膜し、当該導電膜を加工して第１の導電膜２０４ａを形成する（図９（Ｂ）参照。）。
次に、第２の絶縁膜２１２ａを成膜する（図９（Ｃ）参照。）。
次に、酸化物半導体膜を成膜し、当該酸化物半導体膜を加工して第１の酸化物半導体膜２０６ａを形成する（図９（Ｄ）参照。）。
次に、導電膜を成膜し、当該導電膜を加工して第２の導電膜２１６ａおよび第３の導電膜２２６ａを形成する（図１０（Ａ）参照。）。
次に、第３の絶縁膜２１０ａを成膜する（図１０（Ｂ）参照。）。
次に、導電膜を成膜し、当該導電膜を加工して導電膜２４４ａおよび導電膜２５４を形成する（図１０（Ｃ）参照。）。
次に、絶縁膜２５０ａを成膜する（図１１（Ａ）参照。）。
次に、絶縁膜２５０ａ、導電膜２４４ａおよび導電膜２５４を平坦になるように、ＣＭＰなどで上面からエッチングし、上面の揃った第４の絶縁膜２２０ａ、第４の導電膜２３４ａおよび第５の導電膜２１４を形成する（図１１（Ｂ）参照。）。なお、絶縁膜２５０ａ、導電膜２４４ａおよび導電膜２５４をあらかじめ十分な厚さで設けることにより、上面の揃った第４の絶縁膜２２０ａ、第４の導電膜２３４ａおよび第５の導電膜２１４の形成が容易になる。
次に、第５の絶縁膜２１０ｂを成膜する（図１１（Ｃ）参照。）。
次に、酸化物半導体膜を成膜し、当該酸化物半導体膜を加工して第２の酸化物半導体膜２０６ｂを形成する（図１２（Ａ）参照。）。
次に、導電膜を成膜し、当該導電膜を加工して第６の導電膜２１６ｂおよび第７の導電膜２２６ｂを形成する（図１２（Ｂ）参照。）。
次に、第６の絶縁膜２１２ｂを成膜する（図１３（Ａ）参照。）。
次に、導電膜を成膜し、当該導電膜を加工して第８の導電膜２３４ｂおよび第９の導電膜２０４ｂを形成する（図１３（Ｂ）参照。）。
次に、第７の絶縁膜２２０ｂを成膜する（図１４（Ａ）参照。）。
次に、第７の絶縁膜２２０ｂ、第６の絶縁膜２１２ｂ、第７の導電膜２２６ｂ、第２の酸化物半導体膜２０６ｂ、第５の絶縁膜２１０ｂ、第４の絶縁膜２２０ａおよび第３の絶縁膜２１０ａの一部をエッチングし、第３の導電膜２２６ａを露出する開口部を設ける（図１４（Ｂ）参照。）。
次に、導電膜を成膜し、当該導電膜を加工して、第１０の導電膜２６０を形成する（図１５参照。）。
次に、第８の絶縁膜２２５を形成し、図７（Ｂ）に示す半導体装置を作製する。
なお、第８の絶縁膜２２５の表面を平坦にするために、ＣＭＰなどで平坦化してもよい。
以上のようにして作製された半導体装置は、上面が平坦であるため、図１７（Ｂ）に例示したように同様の構造を複数積層して設けることができるため、集積度を高めることができる。また、第２のゲート電極の層を少なくできるため、同様の構造を複数積層しても応力が高まることを抑制できる。即ち、集積度を高めても半導体装置の歩留まりが低下しない。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２と異なる構造の半導体装置について図１６を用いて説明する。
図１６（Ａ）は、本発明の一態様に係る半導体装置の上面図である。なお、図１６（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂが図１６（Ｂ）である。図１６（Ａ）では、簡単のため、重畳して隠れている膜および絶縁膜などを省略して示す。
なお、図１６（Ｂ）に示すトランジスタは、図７（Ｂ）に示すトランジスタと、第５の絶縁膜２１０ｂを含めて、第５の絶縁膜２１０ｂから下の構造が共通している。そのため、基板２０１から第５の絶縁膜２１０ｂまでの説明は実施の形態２を参照する。
図１６（Ｂ）に示す半導体装置は、基板２０１上に設けられた第１の絶縁膜２０２上に設けられた第１の導電膜２０４ａと、第１の導電膜２０４ａおよび第１の絶縁膜２０２上に設けられた第２の絶縁膜２１２ａと、第２の絶縁膜２１２ａ上に設けられ、第１の導電膜２０４ａと少なくとも一部が重畳する第１の酸化物半導体膜２０６ａと、第１の酸化物半導体膜２０６ａ上に設けられた第２の導電膜２１６ａおよび第３の導電膜２２６ａと、第２の導電膜２１６ａ、第３の導電膜２２６ａおよび第１の酸化物半導体膜２０６ａ上に設けられた第３の絶縁膜２１０ａと、第３の絶縁膜２１０ａ上に設けられ、第２の導電膜２１６ａと少なくとも一部が重畳する第４の導電膜２３４ａと、第３の絶縁膜２１０ａ上に設けられ、第１の酸化物半導体膜２０６ａの少なくとも一部および第１の導電膜２０４ａの少なくとも一部と重畳する第５の導電膜２１４と、第３の絶縁膜２１０ａ上に設けられ、第４の導電膜２３４ａおよび第５の導電膜２１４と上面の高さが揃っている第４の絶縁膜２２０ａと、第４の導電膜２３４ａ、第５の導電膜２１４および第４の絶縁膜２２０ａ上に設けられた第５の絶縁膜２１０ｂと、第５の絶縁膜２１０ｂ上に設けられ、第２の導電膜２１６ａの少なくとも一部および第３の導電膜２２６ａの少なくとも一部とそれぞれ重畳する第６の導電膜２１６ｃおよび第７の導電膜２２６ｃと、第６の導電膜２１６ｃ、第７の導電膜２２６ｃおよび第５の絶縁膜２１０ｂ上に設けられ、第５の導電膜２１４と少なくとも一部が重畳する第２の酸化物半導体膜２０６ｃと、第２の酸化物半導体膜２０６ｃ上に設けられた第６の絶縁膜２１２ｃと、第６の絶縁膜２１２ｃ上に設けられ、第２の酸化物半導体膜２０６ｃの少なくとも一部および第５の導電膜２１４の少なくとも一部と重畳する第８の導電膜２０４ｃと、第８の導電膜２０４ｃおよび第６の絶縁膜２１２ｃ上に設けられた第７の絶縁膜２２０ｃと、第７の絶縁膜２２０ｃ上に設けられた第９の導電膜２６１と、を有する。なお、第７の絶縁膜２２０ｃ、第６の絶縁膜２１２ｃ、第７の導電膜２２６ｃ、第２の酸化物半導体膜２０６ｃ、第５の絶縁膜２１０ｂ、第４の絶縁膜２２０ａおよび第３の絶縁膜２１０ａには、第３の導電膜２２６ａに達する開口部が設けられており、該開口部を介して第９の導電膜２６１と第３の導電膜２２６ａとが接する。なお、第９の導電膜２６１および第７の絶縁膜２２０ｃ上に上面が平坦である第８の絶縁膜２２６を設けると好ましい。
ここで、第６の導電膜２１６ｃは第６の導電膜２１６ｂの記載を参照する。また、第７の導電膜２２６ｃは第７の導電膜２２６ｂの記載を参照する。また、第２の酸化物半導体膜２０６ｃは第２の酸化物半導体膜２０６ｂの記載を参照する。また、第６の絶縁膜２１２ｃは第６の絶縁膜２１２ｂの記載を参照する。また、第８の導電膜２０４ｃは第９の導電膜２０４ｂの記載を参照する。また、第７の絶縁膜２２０ｃは第７の絶縁膜２２０ｂの記載を参照する。また、第９の導電膜２６１は第１０の導電膜２６０の記載を参照する。また、第８の絶縁膜２２６は第８の絶縁膜２２５の記載を参照する。
また、図８に示すキャパシタＣ１は、図１６（Ｂ）に示すキャパシタ２７０ａに相当する。キャパシタ２７０ａは、第２の導電膜２１６ａの少なくとも一部、第３の絶縁膜２１０ａの少なくとも一部および第４の導電膜２３４ａの少なくとも一部から構成される。また、図８に示すキャパシタＣ２は、図１６（Ｂ）に示すキャパシタ２７０ｃに相当する。キャパシタ２７０ｃは、第６の導電膜２１６ｃの少なくとも一部、第５の絶縁膜２１０ｂの少なくとも一部および第４の導電膜２３４ａの少なくとも一部から構成される。即ち、図８において、容量線ＣＬ２が設けられず、キャパシタＣ２が容量線ＣＬ１に接続される構成となる。
また、図８に示すトランジスタＴｒ１は、図１６（Ｂ）に示すトランジスタ２７１ａに相当する。トランジスタ２７１ａは、第１の導電膜２０４ａの少なくとも一部、第１の酸化物半導体膜２０６ａの少なくとも一部、第２の導電膜２１６ａの少なくとも一部および第３の導電膜２２６ａの少なくとも一部、第５の導電膜２１４の少なくとも一部から構成される。また、図８に示すトランジスタＴｒ２は、図１６（Ｂ）に示すトランジスタ２７１ｃに相当する。トランジスタ２７１ｃは、第８の導電膜２０４ｃの少なくとも一部、第２の酸化物半導体膜２０６ｃの少なくとも一部、第６の導電膜２１６ｃの少なくとも一部および第７の導電膜２２６ｃの少なくとも一部、第５の導電膜２１４の少なくとも一部から構成される。
即ち、本実施の形態で示す半導体装置の構造では、実施の形態２で示す半導体装置の構造と比べ、導電膜を１層少なくできる。なお、セル面積はメモリセル２８０とメモリセル２８１で同様である。
メモリセルの書き込み方法および読み出し方法については、実施の形態２の記載を参照すればよい。
以上のようにして作製された半導体装置は、上面が平坦であるため、図１７（Ｂ）に例示したように同様の構造を複数積層して設けることができる。従って、半導体装置の集積度を高めることができる。また、酸化物半導体層の上下にゲート電極を有するトランジスタの第２のゲート電極の層を少なくできるため、同様の構造を複数積層しても応力が高まることを抑制できる。即ち、集積度を高めても半導体装置の歩留まりが低下しない。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３の少なくともいずれかを適用した電子機器の例について説明する。
図１８（Ａ）は携帯型情報端末である。図１８（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
図１８（Ｂ）は、デジタルスチルカメラである。図１８（Ｂ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、デジタルスチルカメラ内部に設けられた記憶回路に適用することができる。
図１８（Ｃ）は２つ折り可能な携帯情報端末である。図１８（Ｃ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１０１ 基板
１０２ 第１の絶縁膜
１０４ａ 第１の導電膜
１０４ｂ 第７の導電膜
１０６ａ 第１の酸化物半導体膜
１０６ｂ 第２の酸化物半導体膜
１１０ａ 第３の絶縁膜
１１０ｂ 第５の絶縁膜
１１２ａ 第２の絶縁膜
１１２ｂ 第６の絶縁膜
１１４ 第４の導電膜
１１６ａ 第２の導電膜
１１６ｂ 第５の導電膜
１２０ａ 第４の絶縁膜
１２０ｂ 第７の絶縁膜
１２４ 導電膜
１２６ａ 第３の導電膜
１２６ｂ 第６の導電膜
１３０ａ 絶縁膜
２０１ 基板
２０２ 第１の絶縁膜
２０４ａ 第１の導電膜
２０４ｂ 第９の導電膜
２０４ｃ 第８の導電膜
２０６ａ 第１の酸化物半導体膜
２０６ｂ 第２の酸化物半導体膜
２０６ｃ 第２の酸化物半導体膜
２１０ａ 第３の絶縁膜
２１０ｂ 第５の絶縁膜
２１２ａ 第２の絶縁膜
２１２ｂ 第６の絶縁膜
２１２ｃ 第６の絶縁膜
２１４ 第５の導電膜
２１６ａ 第２の導電膜
２１６ｂ 第６の導電膜
２１６ｃ 第６の導電膜
２２０ａ 第４の絶縁膜
２２０ｂ 第７の絶縁膜
２２０ｃ 第７の絶縁膜
２２５ 第８の絶縁膜
２２６ 第８の絶縁膜
２２６ａ 第３の導電膜
２２６ｂ 第７の導電膜
２２６ｃ 第７の導電膜
２３４ａ 第４の導電膜
２３４ｂ 第８の導電膜
２４４ａ 導電膜
２５０ａ 絶縁膜
２５４ 導電膜
２６０ 第１０の導電膜
２６１ 第９の導電膜
２７０ａ キャパシタ
２７０ｂ キャパシタ
２７０ｃ キャパシタ
２７１ａ トランジスタ
２７１ｂ トランジスタ
２７１ｃ トランジスタ
２８０ メモリセル
２８１ メモリセル
２１００ 基板
２１０２ 絶縁膜
２１０４ ゲート電極
２１０６ 酸化物半導体膜
２１１２ ゲート絶縁膜
２１１６ 一対の電極
２１１８ 保護絶縁膜
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (1)

  1. 第１のトランジスタと、
    前記第１のトランジスタ上の第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの間に位置する絶縁膜とを有し、
    前記第１のトランジスタは、第１の導電膜と、第２の導電膜と、第１の酸化物半導体膜とを有し、
    前記第２のトランジスタは、前記第２の導電膜と、第３の導電膜と、第２の酸化物半導体膜とを有し、
    前記第１の導電膜は、第１のトランジスタの第１のゲート電極となる機能を有し、
    前記第２の導電膜は、前記第１のトランジスタの第２のゲート電極となる機能と、前記第２のトランジスタの第１のゲート電極となる機能と、を有し、
    前記第３の導電膜は、前記第２のトランジスタの第２のゲート電極となる機能を有し、
    前記絶縁膜は、平坦な上面を有し、且つ前記上面は、前記第２の導電膜の上面と高さが揃っており、
    前記第１の酸化物半導体膜は、前記第１のトランジスタのチャネル形成領域を有し、
    前記第２の酸化物半導体膜は、前記第２のトランジスタのチャネル形成領域を有し、
    前記第２の導電膜と同一層に設けられた第４の導電膜と、
    前記第３の導電膜と同一層に設けられた第５の導電膜とを有し、
    前記第１のトランジスタは、第１のソース電極及び第１のドレイン電極を有し、
    前記第２のトランジスタは、第２のソース電極及び第２のドレイン電極を有し、
    前記第１のソース電極及び前記第１のドレイン電極の一方は、第１の容量の一方の電極となる機能を有し、
    前記第４の導電膜は、前記第１の容量の他方の電極となる機能を有し、
    前記第２のソース電極及び前記第２のドレイン電極の一方は、第２の容量の一方の電極となる機能を有し、
    前記第５の導電膜は、前記第２の容量の他方の電極となる機能を有することを特徴とする半導体装置。
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