JP6645160B2 - 表示装置用基板およびその製造方法ならびに表示装置およびその製造方法 - Google Patents

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Description

本発明は、酸化物半導体を用いて形成された膜を有する、表示装置用基板およびその製造方法ならびに表示装置およびその製造方法に関する。
近年、表示装置の一例として液晶表示装置が多く用いられている。液晶表示装置は、一対の透明絶縁性基板の間に液晶層を挟持し、一方の透明絶縁性基板の液晶層側に、間に絶縁膜を介してマトリックス状に配置された複数の走査線および複数の信号線と、走査線と信号線の交点近傍に設けられた薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、以下「ＴＦＴ」という）と、信号線を介して映像信号が与えられる画素電極と、を有するＴＦＴアレイ基板を備えている。
走査線からの走査信号によりＴＦＴのオン、オフが制御されることで、画素電極への映像信号の供給が制御される。そして、ＴＦＴアレイ基板の表示領域の外側の端部に、走査線および信号線に信号を入力するための端子を有している。さらに、端子と走査線または信号線とを結ぶ端子配線を有している。
さらに、液晶表示装置は、他方の透明絶縁性基板として、カラーフィルター（ｃｏｌｏｒ ｆｉｌｔｅｒ、以下「ＣＦ」という）基板を備えている。
表示装置においては、小型化や高精密度化が進む一方で、製造工程での不良発生の低減要求も高まっている。表示装置の不良としては様々な要因に基づいたものがあるが、その一つとして、製造工程での異物混入などにより、信号線、走査線または端子配線などの配線が部分的に断線する断線不良が挙げられる。断線不良が生じると配線を通る電気信号が遮断され、表示画面上で線状などの表示不良が発生する。
例えば、特許文献１には、このような断線不良に対して、配線の断線部を挟む２箇所にレーザー光を照射して、配線を覆う絶縁膜を部分的に除去し、当該絶縁膜を貫通する２つのコンタクトホールを形成して、その断線部を挟む２つのコンタクトホールに渡るように金属膜を形成し断線部を電気的に接続して導通させる、いわゆる「接続リペア」する技術が開示されている。
特開平５−２３２４９６号公報
しかし、上記のような接続リペアにおいては、絶縁膜にコンタクトホールを形成する際に、コンタクトホール内面の形状が乱れるので、上層に形成する金属膜のカバレージ性が低く、接続リペアを行っても十分な電気的導通が得られずに導通不良が発生するという問題があった。
本発明は上記のような問題を解決するためになされたものであり、配線の断線の接続リペアを行う際に発生する導通不良を低減することができる、表示装置用基板およびその製造方法ならびに表示装置およびその製造方法を提供することを目的とする。
本発明に係る表示装置用基板および表示装置は、絶縁性の基板と、基板の上に形成され、酸化ケイ素を主成分とする絶縁膜と、絶縁膜に直接接触して形成され、酸化物半導体を絶縁体化した絶縁体部を有する無機膜と、絶縁体部に直接接触して形成された配線膜と、を備え、前記配線膜は、第１の配線膜と、前記第１の配線膜と断線部を介して離間する第２の配線膜と、を有し、前記無機膜は、前記酸化物半導体を導体化した導体部を有し、前記導体部は、前記断線部に形成されて前記第１の配線膜および前記第２の配線膜と直接接触しており、前記第１の配線膜と前記第２の配線膜とは前記導体部を介して電気的に導通していることを特徴とするものである。
また、本発明に係る表示装置用基板の製造方法および表示装置の製造方法は、絶縁性の基板の上に、酸化ケイ素を主成分とする絶縁膜を形成する工程と、絶縁膜に直接接触する酸化物半導体を絶縁体化した絶縁体部を有する無機膜を形成する工程と、無機膜に直接接触する配線膜を形成する工程と、を備え、前記配線膜を形成する工程では、第１の配線膜および前記第１の配線膜と断線部を介して離間する第２の配線膜を有する前記配線膜を形成し、前記酸化物半導体の膜を導体化して、前記第１の配線膜および前記第２の配線膜と直接接触する導体部を形成する工程を備えており、前記導体部を形成する工程では、前記断線部を囲む領域において前記絶縁膜および前記無機膜に紫外線を照射して前記導体部を形成することを特徴とする表示装置用基板の製造方法。
本発明に係る、表示装置用基板および表示装置によれば、配線膜に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
また、本発明に係る、表示装置用基板の製造方法および表示装置の製造方法によれば、配線膜に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態１のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態１のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態１の液晶表示装置を示す断面図である。 本発明の実施の形態２のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態２のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態２のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態２のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態２のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態２のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態２のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態３のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態４のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態４のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態４のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態４のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態４のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態４のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態４のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態５のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態５のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態５のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態５のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態５のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板の製造工程の一部を示す断面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す上面図である。 本発明の実施の形態６のＴＦＴアレイ基板を示す断面図である。 本発明の実施の形態６による液晶表示装置を示す断面図である。
実施の形態１．
第１に、本発明の実施の形態１の表示装置用基板であるＴＦＴアレイ基板１００ａ、１００ｂの構成を説明する。図１は、本発明の実施の形態１のＴＦＴアレイ基板１００ａを示す上面図である。
図１を用いて、液晶表示装置のＴＦＴアレイ基板１００ａの表示領域を説明する。表示領域には複数の走査線であるゲート配線膜２が、また、複数の信号線であるソース配線膜５が、マトリックス状に配置されている。
さらに、ゲート配線膜２とソース配線膜５の交点近傍にａ-Ｓｉ層４、ゲート電極３、ソース電極６およびドレイン電極７を有するＴＦＴ１２ａが設けられている。また、表示領域には、ドレイン電極７から、コンタクトホール８を介して映像信号が与えられる画素電極９を有する。
図２は、本発明の実施の形態１のＴＦＴアレイ基板１００ｂを示す上面図である。図２は、図１のＴＦＴアレイ基板１００ａにおいて、画素電極９、コンタクトホール８、層間絶縁膜１４、ソース電極６、ドレイン電極７、ソース配線膜５、ａ-Ｓｉ層４およびゲート絶縁膜１３を形成する前の段階に対応している。図３は、本発明の実施の形態１のＴＦＴアレイ基板１００ｂを示す断面図である。図３は、図２におけるゲート配線膜２の長さ方向に平行な断面Ａ-Ａを示す。
図３において、透明絶縁性基板であるガラス基板１の上に絶縁膜１０が形成されている。絶縁膜１０は、ＳｉＯ2などの酸化ケイ素（ＳｉＯＸ）を主成分とする膜である。
例えば、絶縁膜１０の膜厚は１ｎｍ以上、１μｍ以下である。均一な膜を形成できて絶縁膜としての機能を発揮するという観点では、膜厚が１ｎｍ以上が好ましい。一方、生産性の観点では、１μｍ以下が好ましい。１０ｎｍ以上、５００ｎｍ以下が、より好ましい。
絶縁膜１０の上に直接接触して、無機膜１１が形成されている。無機膜１１は、酸化物半導体を絶縁体化した絶縁体部１１ａで形成されている。ここで、絶縁体とは、比抵抗が、１×１０６Ω・ｃｍ以上であることを指す。１×１０７Ω・ｃｍ以上が、絶縁体としてより好ましい。
無機膜１１は、例えば、ＩｎＧａＺｎＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などの酸化物半導体を、絶縁体の性質を示すようになる条件で成膜して形成された膜である。
例えば、無機膜１１の膜厚は５ｎｍ以上、１μｍ以下である。均一な膜を形成できるという観点では、膜厚が５ｎｍ以上が好ましい。一方、生産性の観点では、１μｍ以下が好ましい。１０ｎｍ以上、５００ｎｍ以下が、より好ましい。
酸化物半導体を絶縁体化した絶縁体部１１ａの上に直接接触して、ゲート配線を形成するための配線膜である、ゲート配線膜２が形成されている。
ゲート配線膜２は、例えば、金属であるクロム（Ｃｒ）や、アルミまたはアルミ合金、モリブデンまたはモリブデン合金、銅などである。
例えば、ゲート配線膜２の膜厚は５０ｎｍ以上、１μｍ以下である。抵抗値を低く形成できるという観点では、膜厚が５０ｎｍ以上が好ましい。一方、生産性の観点では、１μｍ以下が好ましい。１００ｎｍ以上、５００ｎｍ以下が、より好ましい。
第２に、本発明の実施の形態１のＴＦＴアレイ基板１００ａ、１００ｂの製造方法を説明する。図４から図８は、それぞれ本発明の実施の形態１のＴＦＴアレイ基板１００ｂの製造工程の一部を示す断面図である。
まず、ＣＶＤ装置を用いて、透明絶縁性基板であるガラス基板１の上の全面にＳｉＯ2膜を膜厚約５０ｎｍ成膜して、絶縁膜１０を形成する（図４）。
次に、スパッタリング装置を用いて、絶縁膜１０の上の全面に酸化物半導体であるＩｎＧａＺｎＯを、絶縁体の性質を示すようになる条件で、膜厚約８０ｎｍ成膜して絶縁体部１１ａで形成された無機膜１１を形成する（図５）。具体的には、例えば、スパッタリング時に、Ａｒ（アルゴン）に対する酸素分圧を２０％程度にして成膜する。
酸化物半導体であるＩｎＧａＺｎＯを、絶縁体の性質を示すようになる条件で成膜する代わりに、ＩｎＧａＺｎＯを半導体の性質を示すようになる条件で成膜して半導体部１１ｂを形成し（図６（ａ））、その後、亜酸化窒素（Ｎ２Ｏ）ガスを用いたプラズマ処理（Ｎ２Ｏプラズマ処理）Ｐを実施することにより、ＩｎＧａＺｎＯを、半導体から絶縁体へ変化させる絶縁体化をおこなって、絶縁体部１１ａで形成された無機膜１１を形成してもよい（図６（ｂ））。ここで、半導体とは、比抵抗が、１×１０−２Ω・ｃｍ超、かつ、１×１０６Ω・ｃｍ未満であることを指す。１×１０２Ω・ｃｍ以上、かつ、１×１０５Ω・ｃｍ以下が、半導体としてより好ましい。
次に、スパッタリング装置を用いて、クロムを膜厚約２００ｎｍ成膜し、絶縁体部１１ａの上に、ゲート配線膜２を形成する（図７）。その後、ゲート配線膜２の上に、レジスト１５で配線パターンなどを形成するための写真製版処理工程を実施し、レジスト１５で覆われていない部分のゲート配線膜２を除去するエッチング処理工程をおこなう（図８）。その後、レジスト１５を剥離すると、図２および図３に示すＴＦＴアレイ基板１００ｂとなる。
この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、図１に示すＴＦＴアレイ基板１００ａとなる。
第３に、本発明の実施の形態１のＴＦＴアレイ基板１００ａ、１００ｂが、ゲート配線膜２に断線部ＯＰを有する場合の構成を説明する。図９は、本発明の実施の形態１のＴＦＴアレイ基板２００ａを示す上面図である。
図９において、本発明の実施の形態１のＴＦＴアレイ基板２００ａは、ゲート配線膜２に断線部ＯＰを有する。図９に示すＴＦＴアレイ基板２００ａは、ゲート配線膜２に断線部ＯＰを有していること以外は、図１と同様の構成である。
図１０は、本発明の実施の形態１のＴＦＴアレイ基板２００ｂを示す上面図である。図１０は、図９のＴＦＴアレイ基板２００ａにおいて、画素電極９、コンタクトホール８、層間絶縁膜１４、ソース電極６、ドレイン電極７、ソース配線膜５、ａ-Ｓｉ層４およびゲート絶縁膜１３を形成する前の段階に対応している。
図１６は、本発明の実施の形態１のＴＦＴアレイ基板２００ｂを示す断面図である。図１６は、図１０におけるゲート配線膜２の長さ方向に平行な断面Ｂ-Ｂを示す。本発明の実施の形態１のＴＦＴアレイ基板の、断線部ＯＰを有する場合の構成においては、図１６に示すように、断線部ＯＰを挟んで、左右にゲート配線膜２が分断され、第１のゲート配線膜２ａと、第１のゲート配線膜２ａと直接接触していない第２のゲート配線膜２ｂと、が形成される。その他の構成は、図３に示す、断線部ＯＰを有しない場合の構成と同様であるため、説明を省略する。
ここで、配線に断線部ＯＰが生じるメカニズムの一例を説明する。基板面上などに異物１６が混入した場合、断線やショート、また絶縁不良など様々な欠陥が生じる。写真製版工程をはじめとするアレイ製造工程は、異物１６をできる限り排除した、いわゆる「クリーンルーム」において製造されている。
しかし、例えば、製造装置から発生する微小な異物１６が基板面上などに混入することがある。図１４および図１５は、それぞれ本発明の実施の形態１のＴＦＴアレイ基板２００ｂの製造工程の一部を示す断面図である。図１４は、図８に示す写真製版工程において、レジスト１５中に異物１６が混入した場合を示す図である。また、図１５は、図１４の異物１６が剥がれ落ちた状態を示す断面図である。
図１５に示すように、レジスト現像工程や、エッチング工程に至る前の洗浄工程などで異物１６が剥がれ落ちると、意図しない、レジスト１５に覆われていない部分が生じる。図１６に示すように、レジスト１５に覆われていない部分は、エッチング工程においてゲート配線膜２がエッチングされて、断線部ＯＰが生じる。異物１６が剥がれ落ちなかった場合でも、ゲート配線膜２とレジスト１５および異物１６との界面にエッチング液が浸み込んで同様の断線部ＯＰを生じさせることが多い。
第４に、本発明の実施の形態１のＴＦＴアレイ基板の、ゲート配線膜２に断線部ＯＰが生じた場合において、接続リペアを実施した構成について説明する。
図１１は、本発明の実施の形態１のＴＦＴアレイ基板３００ａを示す上面図である。
また、図１２は、本発明の実施の形態１のＴＦＴアレイ基板３００ｂを示す上面図である。
図１１は、図９の、ゲート配線膜２の断線部ＯＰに酸化物半導体膜を導体化した導体部１１ｃを形成した状態に対応する図である。図１２は、図１０のゲート配線膜２の断線部ＯＰに酸化物半導体膜を導体化した導体部１１ｃを形成した状態に対応する図である。
図１３は、本発明の実施の形態１のＴＦＴアレイ基板３００ｂを示す断面図である。図１３は、図１２におけるゲート配線膜２の長さ方向に平行な断面Ｃ-Ｃを示す。図１３において、無機膜１１は、酸化物半導体を導体化した導体部１１ｃを有し、導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触している。その他の構成は、図１６に示す構成と同様であるため、説明を省略する。
第５に、本発明の実施の形態１のＴＦＴアレイ基板２００ｂを接続リペアして、ＴＦＴアレイ基板３００ｂを製造する方法について説明する。図１７は、本発明の実施の形態１のＴＦＴアレイ基板３００ｂの製造工程の一部を示す断面図である。図１７は、断線部ＯＰに、紫外線Ｌを照射する工程を示している。
まず、断線部ＯＰを欠陥検査装置などで検出し、断線部ＯＰに、紫外線レーザーを用いて紫外線Ｌを照射する。図１７に示すように、紫外線Ｌは、ガラス基板１から無機膜１１に向かう方向、すなわち、ガラス基板１の裏面方向から断線部ＯＰに向かって照射される。紫外線Ｌはガラス基板１を透過し、絶縁膜１０および無機膜１１の絶縁体部１１ａに照射される。
図１８は、本発明の実施の形態１のＴＦＴアレイ基板２００ｂを示す上面図である。図１８は、本発明の実施の形態１のＴＦＴアレイ基板２００ｂを、接続リペアしてＴＦＴアレイ基板３００ｂを製造する際に、紫外線Ｌを照射する範囲３０を示す。紫外線Ｌを照射する範囲３０は、例えば、図１８に示すように、断線部ＯＰを囲む領域である。
酸化物半導体膜を絶縁体化した絶縁体部１１ａと酸化ケイ素（ＳｉＯ2）膜の絶縁膜１０が直接接触する部分に紫外線Ｌを照射すると、特に効果的に、酸化物半導体膜の電子キャリアが励起されて酸化物半導体膜の比抵抗値が低下し、絶縁体部１１ａが導体化して導体部１１ｃが形成される。酸化物半導体を導体化した導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触しているので、第１のゲート配線膜２ａと第２のゲート配線膜２ｂの間が、導体化された酸化物半導体膜を通じて電気的に導通する。これにより、接続リペアをすることができ、第１のゲート配線膜２ａと第２のゲート配線膜２ｂと導体化された酸化物半導体膜とが密着して直接接触しているので、従来に比べて導通不良を低減することができる（図１２、図１３）。ここで、導体とは、比抵抗が、１×１０−２Ω・ｃｍ以下であることを指す。１×１０−３Ω・ｃｍ以下が、導体としてより好ましい。
このようにして接続リペアされて、図１２および図１３に示すＴＦＴアレイ基板３００ｂとなる。この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、図１１に示すＴＦＴアレイ基板３００ａとなる。
図１９は、本発明の実施の形態１の液晶表示装置４００を示す断面図である。配向膜等が形成された後、図１９に示すように、ＴＦＴアレイ基板３００ａとＣＦ基板２２とがシール材２１によって貼り合わせられ、ＴＦＴアレイ基板３００ａ、ＣＦ基板２２およびシール材２１で形成される領域内に液晶２０が封入され表示装置である液晶表示装置４００となる。
本発明の実施の形態１のＴＦＴアレイ基板および液晶表示装置は、絶縁性のガラス基板１と、ガラス基板１の上に形成され、酸化ケイ素を主成分とする絶縁膜１０と、絶縁膜１０に直接接触して形成され、酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１と、絶縁体部１１ａに直接接触して形成されたゲート配線膜２と、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態１のＴＦＴアレイ基板および液晶表示装置は、絶縁膜１０の上に直接接触して形成された絶縁体部１１ａと、絶縁体部１１ａの上に直接接触して形成されたゲート配線膜２と、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
また、本発明の実施の形態１のＴＦＴアレイ基板および液晶表示装置では、ゲート配線膜２は、第１のゲート配線膜２ａと、第１のゲート配線膜２ａと直接接触していない第２のゲート配線膜２ｂと、を有し、無機膜１１は、酸化物半導体を導体化した導体部１１ｃを有し、導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触しているので、接続リペアの導通不良を低減することができる。
本発明の実施の形態１のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、絶縁性のガラス基板１の上に、酸化ケイ素を主成分とする絶縁膜１０を形成する工程と、絶縁膜１０に直接接触する酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１を形成する工程と、無機膜１１に直接接触するゲート配線膜２を形成する工程と、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態１のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、絶縁膜１０を形成する工程の後に、無機膜１１を形成する工程を実施し、無機膜１１を形成する工程の後に、ゲート配線膜２を形成する工程を実施するので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態１のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、無機膜１１を形成する工程では、酸化物半導体の膜を形成する工程と、酸化物半導体の膜を形成する工程の後に、酸化物半導体の膜を絶縁体化して絶縁体部１１ａを形成する工程と、を有するので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態１のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、ゲート配線膜２を形成する工程では、第１のゲート配線膜２ａおよび第１のゲート配線膜２ａと直接接触しない第２のゲート配線膜２ｂを有するゲート配線膜２を形成し、酸化物半導体の膜を導体化して、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触する導体部１１ｃを形成する工程を備えたので、接続リペアの導通不良を低減することができる。
本発明の実施の形態１のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、導体部１１ｃを形成する工程では、絶縁膜１０および無機膜１１に紫外線Ｌを照射して導体部１１ｃを形成する工程を備えたので、接続リペアの導通不良を低減することができる。
本発明の実施の形態１では、酸化物半導体の例としてＩｎＧａＺｎＯからなる酸化物半導体を示したが、酸化物半導体の例はこれに限られるものではなく、例えば、ＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆ（ハフニウム）ＺｎＯ系、ＩｎＺｒ（ジルコニウム）ＺｎＯ系、ＩｎＭｇ（マグネシウム）ＺｎＯ系またはＩｎＹ（イットリウム）ＺｎＯ系などの酸化物半導体膜が用いられてもよい。これらの酸化物半導体材料が用いられた場合でも、本発明の実施の形態１におけるＩｎＧａＺｎＯ系酸化物半導体膜が用いられた場合と同様の効果を発揮することができる。
本発明の実施の形態１では、絶縁膜１０として酸化ケイ素（ＳｉＯ２）の例を示したが、酸化アルミ、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化タングステンなどの酸化金属を主成分とした絶縁膜でもよく、同様の効果を発揮する。
本発明の実施の形態１では、紫外線Ｌを照射する工程において、紫外線レーザーを用いる場合を示したが、低圧水銀灯、高圧水銀灯または超高圧水銀灯などの紫外線ランプまたは紫外線ＬＥＤでもよく、同様の効果を発揮する。たとえば、４８０ｎｍ以下の紫外光を照射するものであればよい。
本発明の実施の形態１では、図１２に示す、紫外線Ｌを照射する工程で、紫外線Ｌは、ガラス基板１から無機膜１１に向かう方向、すなわち、ガラス基板１の裏面方向から断線部ＯＰに向かって照射される例を示したが、無機膜１１からガラス基板１に向かう方向、すなわち、ガラス基板１の上面方向から断線部ＯＰに向かって照射してもよく、同様の効果を発揮する。
本発明の実施の形態１では、酸化物半導体膜を絶縁体化して絶縁体部１１ａを形成する工程において、Ｎ２Ｏプラズマ処理Ｐをおこなう例を示したが、少なくともＮ２Ｏを含むガスが用いられるものであればよく、同様の効果を発揮する。
本発明の実施の形態１では、絶縁性の基板の例として、ガラス基板１を用いたが、プラスティックなどの樹脂基板などでもよく、同様の効果を発揮する。特に、紫外線の波長領域における透過率が高いものは、紫外線Ｌによって、酸化物半導体の絶縁体部１１ａを導体化して導体部１１ｃを形成する効率が高いので、より好ましい。
本発明の実施の形態１では、配線膜として、ゲート配線膜２に断線が生じた場合の例を示したが、ゲート端子、ゲート電極３、ゲート端子配線に断線が生じた場合でも同様の効果を発揮する。さらに、ソース配線膜５、ソース端子、ソース端子配線、ソース電極６およびドレイン電極７や、横電界方式の液晶表示装置である、Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ方式およびＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式の下部電極や上部電極、などでもよく、同様の効果を発揮する。
本発明の実施の形態１では、透過型構造の液晶表示装置の例を示したが、反射型，半透過型、フィールドシーケンシャル、また、ポリシリコンＴＦＴ、低温ポリシリコンＴＦＴなどの表示装置などでもよく、同様の効果を発揮する。
本発明の実施の形態１では、液晶表示装置の例を示したが、タッチパネル、X線フォトディテクタ，など電気配線を有する電子デバイスであればよく、同様の効果を発揮する。
実施の形態２．
本発明の実施の形態２のＴＦＴアレイ基板は、絶縁膜１０とゲート配線膜２と無機膜１１を積層する順番が、本発明の実施の形態１と異なる。
本発明の実施の形態２のＴＦＴアレイ基板１０１ｂの構成を説明する。図２０は、本発明の実施の形態２のＴＦＴアレイ基板１０１ｂを示す断面図である。図２０において、図３と同一または相当する部分には同一符号を付し、説明を省略する。
図２０において、透明絶縁性基板であるガラス基板１の上に、酸化物半導体を絶縁体化した絶縁体部１１ａで形成された無機膜１１が形成されている。酸化物半導体を絶縁体化した絶縁体部１１ａの上に直接接触して、ゲート配線膜２が形成されている。ゲート配線膜２の上に直接接触して、絶縁膜１０が形成されている。
この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、本発明の実施の形態２のＴＦＴアレイ基板１０１ａとなる。
次に、本発明の実施の形態２のＴＦＴアレイ基板１０１ｂの製造方法を説明する。まず、ガラス基板１の上に、酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１を形成する。無機膜１１を形成した後に、無機膜１１に直接接触して、ゲート配線膜２を形成する。ゲート配線膜２を形成した後に、ゲート配線膜２に直接接触して、酸化ケイ素を主成分とする絶縁膜１０を形成する。
次に、本発明の実施の形態２のＴＦＴアレイ基板が、ゲート配線膜２に断線部ＯＰを有する場合の構成を説明する。図２５は、本発明の実施の形態２のＴＦＴアレイ基板２０１ｂを示す断面図である。本発明の実施の形態２のＴＦＴアレイ基板の、断線部ＯＰを有する場合の構成においては、図２５に示すように、断線部ＯＰを挟んで、左右にゲート配線膜２が分断され、第１のゲート配線膜２ａと、第１のゲート配線膜２ａと直接接触していない第２のゲート配線膜２ｂと、が形成される。その他の構成は、図２０に示す、断線部ＯＰを有しない場合の構成と同様であるため、説明を省略する。
ここで、本発明の実施の形態２における、配線に断線部ＯＰが生じるメカニズムの例を説明する。
図２２から図２４は、それぞれ本発明の実施の形態２のＴＦＴアレイ基板２０１ｂの製造工程の一部を示す断面図である。図２２は、写真製版工程において、レジスト１５中に異物１６が混入した場合を示す図である。また、図２３は、図２２の異物１６が剥がれ落ちた状態を示す断面図である。
図２３に示すように、異物１６が剥がれ落ちると、意図しない、レジスト１５に覆われていない部分が生じる。図２４に示すように、レジスト１５に覆われていない部分は、エッチング工程においてゲート配線膜２がエッチングされて、断線部ＯＰが生じる。
次に、本発明の実施の形態２のＴＦＴアレイ基板の、ゲート配線膜２に断線部ＯＰが生じた場合において、接続リペアを実施した構成について説明する。
図２１は、本発明の実施の形態２のＴＦＴアレイ基板３０１ｂを示す断面図である。図２１は、図２５において、ゲート配線膜２の断線部ＯＰに酸化物半導体膜を導体化した導体部１１ｃを形成した状態を示す図である。
図２５で説明した構成に加えて、図２１に示すように、無機膜１１は、酸化物半導体を導体化した導体部１１ｃを有し、導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触している。その他の構成は、上記の図２５に示す、酸化物半導体膜を導体化した導体部１１ｃを形成する前の状態の構成と同様であるため、説明を省略する。
次に、本発明の実施の形態２のＴＦＴアレイ基板２０１ｂを接続リペアして、ＴＦＴアレイ基板３０１ｂを製造する方法について説明する。図２６は、本発明の実施の形態２のＴＦＴアレイ基板３０１ｂの製造工程の一部を示す断面図である。図２６は、断線部ＯＰに、紫外線Ｌを照射する工程を示している。
断線部ＯＰに、紫外線レーザーを用いて紫外線Ｌを照射する。図２６に示すように、紫外線Ｌは、ガラス基板１から無機膜１１に向かう方向、すなわち、ガラス基板１の裏面方向から断線部ＯＰに向かって照射される。紫外線Ｌはガラス基板１を透過し、絶縁膜１０および無機膜１１の絶縁体部１１ａに照射される。
酸化物半導体膜を絶縁体化した絶縁体部１１ａと酸化ケイ素（ＳｉＯ2）膜の絶縁膜１０が直接接触する部分に紫外線Ｌを照射すると、特に効果的に、酸化物半導体膜の電子キャリアが励起されて酸化物半導体膜の比抵抗値が低下し、絶縁体部１１ａが導体化して導体部１１ｃが形成される。酸化物半導体を導体化した導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触しているので、第１のゲート配線膜２ａと第２のゲート配線膜２ｂの間が、導体化された酸化物半導体膜を通じて電気的に導通する。これにより、接続リペアをすることができ、第１のゲート配線膜２ａと第２のゲート配線膜２ｂと導体化された酸化物半導体膜とが密着して直接接触しているので、従来に比べて導通不良を低減することができる（図２１）。
このようにして接続リペアされて、図２１に示すＴＦＴアレイ基板３０１ｂとなる。この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、ＴＦＴアレイ基板３０１ａとなる。
さらに、配向膜等が形成された後、ＴＦＴアレイ基板３０１ａとＣＦ基板２２とがシール材２１によって貼り合わせられ、ＴＦＴアレイ基板３０１ａ、ＣＦ基板２２およびシール材２１で形成される領域内に液晶２０が封入され表示装置である液晶表示装置５００となる。
本発明の実施の形態２のＴＦＴアレイ基板および液晶表示装置は、絶縁性のガラス基板１と、ガラス基板１の上に形成され、酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１と、絶縁体部１１ａに直接接触して形成されたゲート配線膜２と、ゲート配線膜２に直接接触して形成され、酸化ケイ素または酸化金属を主成分とする絶縁膜１０と、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態２のＴＦＴアレイ基板および液晶表示装置は、絶縁体部１１ａの上に直接接触して形成されたゲート配線膜２と、ゲート配線膜２の上に直接接触して形成された絶縁膜１０と、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態２のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、絶縁性のガラス基板１の上に、酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１を形成する工程と、絶縁体部１１ａに直接接触するゲート配線膜２を形成する工程と、ゲート配線膜２に直接接触する、酸化ケイ素または酸化金属を主成分とする絶縁膜１０を形成する工程と、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態２のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、無機膜１１を形成する工程の後に、ゲート配線膜２を形成する工程を実施し、ゲート配線膜２を形成する工程の後に、絶縁膜１０を形成する工程を実施するので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
実施の形態３．
本発明の実施の形態３のＴＦＴアレイ基板は、絶縁膜１０とゲート配線膜２と無機膜１１を積層する順番が、本発明の実施の形態１と異なる。
本発明の実施の形態３のＴＦＴアレイ基板１０２ｂの構成を説明する。図２７は、本発明の実施の形態３のＴＦＴアレイ基板１０２ｂを示す断面図である。図２７において、図３と同一または相当する部分には同一符号を付し、説明を省略する。
図２７において、透明絶縁性基板であるガラス基板１の上に、ゲート配線膜２が形成されている。ゲート配線膜２の上に直接接触して、酸化物半導体を絶縁体化した絶縁体部１１ａで形成された無機膜１１が形成されている。酸化物半導体を絶縁体化した絶縁体部１１ａの上に直接接触して、絶縁膜１０が形成されている。
この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、本発明の実施の形態３のＴＦＴアレイ基板１０２ａとなる。
次に、本発明の実施の形態３のＴＦＴアレイ基板１０２ｂの製造方法を説明する。まず、ガラス基板１の上に、ゲート配線膜２を形成する。ゲート配線膜２を形成した後に、ゲート配線膜２に直接接触して、酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１を形成する。無機膜１１を形成した後に、無機膜１１に直接接触して、酸化ケイ素を主成分とする絶縁膜１０を形成する。
次に、本発明の実施の形態３のＴＦＴアレイ基板が、ゲート配線膜２に断線部ＯＰを有する場合の構成を説明する。図３３は、本発明の実施の形態３のＴＦＴアレイ基板２０２ｂを示す断面図である。本発明の実施の形態３のＴＦＴアレイ基板の、断線部ＯＰを有する場合の構成においては、図３３に示すように、断線部ＯＰを挟んで、左右にゲート配線膜２が分断され、第１のゲート配線膜２ａと、第１のゲート配線膜２ａと直接接触していない第２のゲート配線膜２ｂと、が形成される。その他の構成は、図２７に示す、断線部ＯＰを有しない場合の構成と同様であるため、説明を省略する。
ここで、本発明の実施の形態３における、配線に断線部ＯＰが生じるメカニズムの例を説明する。
図２９から図３２は、それぞれ本発明の実施の形態３のＴＦＴアレイ基板２０２ｂの製造工程の一部を示す断面図である。図２９は、写真製版工程において、レジスト１５中に異物１６が混入した場合を示す図である。また、図３０は、図２９の異物１６が剥がれ落ちた状態を示す断面図である。
図３０に示すように、異物１６が剥がれ落ちると、意図しない、レジスト１５に覆われていない部分が生じる。図３１に示すように、レジスト１５に覆われていない部分は、エッチング工程においてゲート配線膜２がエッチングされて、断線部ＯＰが生じる。その後、図３２に示すように、ゲート配線膜２に直接接触して、酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１が形成される。
次に、本発明の実施の形態３のＴＦＴアレイ基板の、ゲート配線膜２に断線部ＯＰが生じた場合において、接続リペアを実施した構成について説明する。
図２８は、本発明の実施の形態３のＴＦＴアレイ基板３０２ｂを示す断面図である。図２８は、図３３において、ゲート配線膜２の断線部ＯＰに酸化物半導体膜を導体化した導体部１１ｃを形成した状態を示す図である。
図３３で説明した構成に加えて、図２８に示すように、無機膜１１は、酸化物半導体を導体化した導体部１１ｃを有し、導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触している。その他の構成は、上記の図３３に示す、酸化物半導体膜を導体化した導体部１１ｃを形成する前の状態の構成と同様であるため、説明を省略する。
次に、本発明の実施の形態３のＴＦＴアレイ基板２０２ｂを接続リペアして、ＴＦＴアレイ基板３０２ｂを製造する方法について説明する。図３４は、本発明の実施の形態３のＴＦＴアレイ基板３０２ｂの製造工程の一部を示す断面図である。図３４は、断線部ＯＰに、紫外線Ｌを照射する工程を示している。
断線部ＯＰに、紫外線レーザーを用いて紫外線Ｌを照射する。図３４に示すように、紫外線Ｌは、ガラス基板１から無機膜１１に向かう方向、すなわち、ガラス基板１の裏面方向から断線部ＯＰに向かって照射される。紫外線Ｌはガラス基板１を透過し、絶縁膜１０および無機膜１１の絶縁体部１１ａに照射される。
酸化物半導体膜を絶縁体化した絶縁体部１１ａと酸化ケイ素（ＳｉＯ2）膜の絶縁膜１０が直接接触する部分に紫外線Ｌを照射すると、特に効果的に、酸化物半導体膜の電子キャリアが励起されて酸化物半導体膜の比抵抗値が低下し、絶縁体部１１ａが導体化して導体部１１ｃが形成される。酸化物半導体を導体化した導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触しているので、第１のゲート配線膜２ａと第２のゲート配線膜２ｂの間が、導体化された酸化物半導体膜を通じて電気的に導通する。これにより、接続リペアをすることができ、第１のゲート配線膜２ａと第２のゲート配線膜２ｂと導体化された酸化物半導体膜とが密着して直接接触しているので、従来に比べて導通不良を低減することができる（図２８）。
このようにして接続リペアされて、図２８に示すＴＦＴアレイ基板３０２ｂとなる。この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、ＴＦＴアレイ基板３０２ａとなる。
さらに、配向膜等が形成された後、ＴＦＴアレイ基板３０２ａとＣＦ基板２２とがシール材２１によって貼り合わせられ、ＴＦＴアレイ基板３０２ａ、ＣＦ基板２２およびシール材２１で形成される領域内に液晶２０が封入され表示装置である液晶表示装置６００となる。
本発明の実施の形態３のＴＦＴアレイ基板および液晶表示装置は、ゲート配線膜２の上に直接接触して形成された絶縁体部１１ａと、絶縁体部１１ａの上に直接接触して形成された絶縁膜１０と、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態３のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、ゲート配線膜２を形成する工程の後に、無機膜１１を形成する工程を実施し、無機膜１１を形成する工程の後に、絶縁膜１０を形成する工程を実施するので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
実施の形態４．
本発明の実施の形態４のＴＦＴアレイ基板は、絶縁膜１０とゲート配線膜２と無機膜１１を積層する順番が、本発明の実施の形態１と異なる。
本発明の実施の形態４のＴＦＴアレイ基板１０３ｂの構成を説明する。図３５は、本発明の実施の形態４のＴＦＴアレイ基板１０３ｂを示す断面図である。図３５において、図３と同一または相当する部分には同一符号を付し、説明を省略する。
図３５において、透明絶縁性基板であるガラス基板１の上に、絶縁膜１０が形成されている。絶縁膜１０の上に直接接触して、ゲート配線膜２が形成されている。ゲート配線膜２の上に直接接触して、酸化物半導体を絶縁体化した絶縁体部１１ａで形成された無機膜１１が形成されている。
この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、本発明の実施の形態４のＴＦＴアレイ基板１０３ａとなる。
次に、本発明の実施の形態４のＴＦＴアレイ基板１０３ｂの製造方法を説明する。まず、ガラス基板１の上に、酸化ケイ素を主成分とする絶縁膜１０を形成する。絶縁膜１０を形成した後に、絶縁膜１０に直接接触して、ゲート配線膜２を形成する。ゲート配線膜２を形成した後に、ゲート配線膜２に直接接触して、酸化物半導体を絶縁体化した絶縁体部１１ａを有する無機膜１１を形成する。
次に、本発明の実施の形態４のＴＦＴアレイ基板が、ゲート配線膜２に断線部ＯＰを有する場合の構成を説明する。図４０は、本発明の実施の形態４のＴＦＴアレイ基板２０３ｂを示す断面図である。本発明の実施の形態４のＴＦＴアレイ基板の、断線部ＯＰを有する場合の構成においては、図４０に示すように、断線部ＯＰを挟んで、左右にゲート配線膜２が分断され、第１のゲート配線膜２ａと、第１のゲート配線膜２ａと直接接触していない第２のゲート配線膜２ｂと、が形成される。その他の構成は、図３５に示す、断線部ＯＰを有しない場合の構成と同様であるため、説明を省略する。
ここで、本発明の実施の形態４における、配線に断線部ＯＰが生じるメカニズムの例を説明する。
図３７から図３９は、それぞれ本発明の実施の形態４のＴＦＴアレイ基板２０３ｂの製造工程の一部を示す断面図である。図３７は、写真製版工程において、レジスト１５中に異物１６が混入した場合を示す図である。また、図３８は、図３７の異物１６が剥がれ落ちた状態を示す断面図である。
図３８に示すように、異物１６が剥がれ落ちると、意図しない、レジスト１５に覆われていない部分が生じる。図３９に示すように、レジスト１５に覆われていない部分は、エッチング工程においてゲート配線膜２がエッチングされて、断線部ＯＰが生じる。
次に、本発明の実施の形態４のＴＦＴアレイ基板の、ゲート配線膜２に断線部ＯＰが生じた場合において、接続リペアを実施した構成について説明する。
図３６は、本発明の実施の形態４のＴＦＴアレイ基板３０３ｂを示す断面図である。図３６は、図４０において、ゲート配線膜２の断線部ＯＰに酸化物半導体膜を導体化した導体部１１ｃを形成した状態を示す図である。
図４０で説明した構成に加えて、図３６に示すように、無機膜１１は、酸化物半導体を導体化した導体部１１ｃを有し、導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触している。その他の構成は、上記の図４０に示す、酸化物半導体膜を導体化した導体部１１ｃを形成する前の状態の構成と同様であるため、説明を省略する。
次に、本発明の実施の形態４のＴＦＴアレイ基板２０３ｂを接続リペアして、ＴＦＴアレイ基板３０３ｂを製造する方法について説明する。図４１は、本発明の実施の形態４のＴＦＴアレイ基板３０３ｂの製造工程の一部を示す断面図である。図４１は、断線部ＯＰに、紫外線Ｌを照射する工程を示している。
断線部ＯＰに、紫外線レーザーを用いて紫外線Ｌを照射する。図４１に示すように、紫外線Ｌは、ガラス基板１から無機膜１１に向かう方向、すなわち、ガラス基板１の裏面方向から断線部ＯＰに向かって照射される。紫外線Ｌはガラス基板１を透過し、絶縁膜１０および無機膜１１の絶縁体部１１ａに照射される。
酸化物半導体膜を絶縁体化した絶縁体部１１ａと酸化ケイ素（ＳｉＯ2）膜の絶縁膜１０が直接接触する部分に紫外線Ｌを照射すると、特に効果的に、酸化物半導体膜の電子キャリアが励起されて酸化物半導体膜の比抵抗値が低下し、絶縁体部１１ａが導体化して導体部１１ｃが形成される。酸化物半導体を導体化した導体部１１ｃは、第１のゲート配線膜２ａおよび第２のゲート配線膜２ｂと直接接触しているので、第１のゲート配線膜２ａと第２のゲート配線膜２ｂの間が、導体化された酸化物半導体膜を通じて電気的に導通する。これにより、接続リペアをすることができ、第１のゲート配線膜２ａと第２のゲート配線膜２ｂと導体化された酸化物半導体膜とが密着して直接接触しているので、従来に比べて導通不良を低減することができる（図３６）。
このようにして接続リペアされて、図３６に示すＴＦＴアレイ基板３０３ｂとなる。この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、ＴＦＴアレイ基板３０３ａとなる。
さらに、配向膜等が形成された後、ＴＦＴアレイ基板３０３ａとＣＦ基板２２とがシール材２１によって貼り合わせられ、ＴＦＴアレイ基板３０３ａ、ＣＦ基板２２およびシール材２１で形成される領域内に液晶２０が封入され表示装置である液晶表示装置７００となる。
本発明の実施の形態４のＴＦＴアレイ基板および液晶２０表示装置は、絶縁膜１０の上に直接接触して形成されたゲート配線膜２と、ゲート配線膜２の上に直接接触して形成された絶縁体部１１ａと、を備えたので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
本発明の実施の形態４のＴＦＴアレイ基板の製造方法および液晶２０表示装置の製造方法は、絶縁膜１０を形成する工程の後に、ゲート配線膜２を形成する工程を実施し、ゲート配線膜２を形成する工程の後に、無機膜１１を形成する工程を実施するので、ゲート配線膜２に断線が生じたとしても、接続リペアを行う際の導通不良を低減することができる。
実施の形態５．
本発明の実施の形態５のＴＦＴアレイ基板は、平面視で、絶縁膜１０が、ゲート配線膜２の幅方向においてゲート配線膜２を包含している点で本発明の実施の形態１と異なる。
第１に、本発明の実施の形態５のＴＦＴアレイ基板２０４ｂの構成を説明する。図４５は、本発明の実施の形態５のＴＦＴアレイ基板２０４ｂを示す上面図である。図４５において、図１０と同一または相当する部分には同一符号を付し、説明を省略する。
図４２は、本発明の実施の形態５のＴＦＴアレイ基板２０４ｂを示す断面図である。図４２は、図４５のＴＦＴアレイ基板２０４ｂにおけるゲート配線膜２の幅方向の断面Ｄ-Ｄを示す。
図４２において、絶縁膜１０は、ガラス基板１の上に、パターニングされて形成されている。図４２および図４５に示すように、絶縁膜１０は、平面視で、ゲート配線膜２の幅方向においてゲート配線膜２を包含している。具体的には、ゲート配線膜２の幅方向において約１μｍ広い。
第２に、本発明の実施の形態５のＴＦＴアレイ基板２０４ｂの製造方法を説明する。
まず、ＣＶＤ装置を用いて、ガラス基板１の上に、全面にＳｉＯ2膜を膜厚約５０ｎｍ成膜して、絶縁膜１０を形成する。
その後、絶縁膜１０の上に、平面視で、ゲート配線膜２を形成する予定の領域の幅方向において、ゲート配線膜２を形成する予定の領域を包含するように、レジストパターンを形成する写真製版処理工程を実施する。その後、レジスト１５で覆われていない部分の絶縁膜１０を除去するドライエッチング処理工程をおこなう。
これ以降の工程は、本発明の実施の形態１のＴＦＴアレイ基板の製造方法と同様であるため、説明を省略する。
第３に、本発明の実施の形態５のＴＦＴアレイ基板の、接続リペアを実施した構成について説明する。図４６は、本発明の実施の形態５のＴＦＴアレイ基板３０４ｂを示す上面図である。図４６において、図１２と同一または相当する部分には同一符号を付し、説明を省略する。また、図４３は、本発明の実施の形態５のＴＦＴアレイ基板３０４ｂを示す断面図である。図４３は、図４６のＴＦＴアレイ基板３０４ｂにおけるゲート配線膜２の幅方向の断面Ｅ-Ｅを示す。
図４３において、絶縁膜１０の上に直接接触して、酸化物半導体を絶縁体化した絶縁体部１１ａおよび酸化物半導体で形成された導体部１１ｃを有する無機膜１１が設けられている。さらに、絶縁体部１１ａと導体部１１ｃを有する無機膜１１の上に直接接触して、ゲート配線膜２が形成されている。
ＴＦＴアレイ基板２０４ｂの構成に加えて、図４３に示すように、無機膜１１は、酸化物半導体を導体化した導体部１１ｃを有し、導体部１１ｃは、ゲート配線膜２と直接接触している。その他の構成は、上記の図４２に示す、酸化物半導体膜を導体化した導体部１１ｃを形成する前の状態の構成と同様であるため、説明を省略する。
第４に、本発明の実施の形態５のＴＦＴアレイ基板２０４ｂを接続リペアして、ＴＦＴアレイ基板３０４ｂを製造する方法について説明する。図４４は、本発明の実施の形態５のＴＦＴアレイ基板の製造工程の一部を示す断面図である。図４４は、ＴＦＴアレイ基板に、紫外線Ｌを照射する工程を示している。
図４４および図４６において、ガラス基板１の全面に、紫外線レーザーを用いて紫外線Ｌを照射する。図４４に示すように、紫外線Ｌは、ガラス基板１から無機膜１１に向かう方向、すなわち、ガラス基板１の裏面方向から照射される。紫外線Ｌは、ガラス基板１の全面に、ガラス基板１を透過して照射される。紫外線Ｌを照射すると、ゲート配線膜２を包含して形成された絶縁膜１０と、酸化物半導体を絶縁体化した絶縁体部１１ａが接触している領域のみの、絶縁体部１１ａが導体化して導体部１１ｃが形成される。
このため、本発明の実施の形態５においては、欠陥検査装置などで、断線部ＯＰを検出しなくても、ガラス基板１の全面に、ガラス基板１の裏面方向から紫外線レーザーを用いて紫外線Ｌを照射すればよく、平面視で、ゲート配線膜２の幅方向においてゲート配線膜２を包含している絶縁膜１０の領域の、絶縁体部１１ａが導体化して導体部１１ｃが形成される（図４３、図４６）。
このようにして接続リペアされて、図４３および図４６に示すＴＦＴアレイ基板３０４ｂとなる。この後、ゲート絶縁膜１３、ａ-Ｓｉ層４、ソース配線膜５、ソース電極６、ドレイン電極７、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、ＴＦＴアレイ基板３０４ａとなる。
さらに、配向膜等が形成された後、ＴＦＴアレイ基板３０４ａとＣＦ基板２２とがシール材２１によって貼り合わせられ、ＴＦＴアレイ基板３０４ａ、ＣＦ基板２２およびシール材２１で形成される領域内に液晶２０が封入され表示装置である液晶表示装置８００となる。
本発明の実施の形態５のＴＦＴアレイ基板および液晶表示装置は、平面視で、絶縁膜１０は、ゲート配線膜２の幅方向においてゲート配線膜２を包含するようにしたので、欠陥検査装置などを用いて断線部ＯＰを検出しなくても、ガラス基板１の全面に紫外線Ｌを照射するだけで、絶縁膜１０と直接接触している絶縁体部１１ａが導体化して導体部１１ｃが形成されることで接続リペアでき、工程を簡略化できて、生産性が向上する効果を発揮できる。
本発明の実施の形態５のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、絶縁膜１０を形成する工程では、平面視で、ゲート配線膜２の幅方向において、絶縁膜１０がゲート配線膜２を包含するように絶縁膜１０を形成するので、欠陥検査装置などを用いて断線部ＯＰを検出しなくても、ガラス基板の全面に紫外線Ｌを照射するだけで、絶縁膜１０と直接接触している絶縁体部１１ａが導体化して導体部１１ｃが形成されることで接続リペアでき、工程を簡略化できて、生産性が向上する効果を発揮できる。
本発明の実施の形態５においては、平面視で、絶縁体部１１ａがゲート配線膜２の幅方向においてゲート配線膜２を包含している例を示したが、例えば、絶縁体部１１ａがゲート配線膜２の幅方向においてゲート配線膜２に包含されていても同様の効果を有する。
実施の形態６．
本発明の実施の形態６のＴＦＴアレイ基板は、配線膜の一例としてソース配線膜５に着目した点と、無機膜１１が酸化物半導体で形成された半導体部１１ｂを有する点で、本発明の実施の形態１と異なる。
第１に、本発明の実施の形態６の表示装置用基板であるＴＦＴアレイ基板１０５ａ、１０５ｂの構成を説明する。図４７は、本発明の実施の形態６のＴＦＴアレイ基板１０５ａを示す上面図である。
図４８は、本発明の実施の形態６のＴＦＴアレイ基板１０５ｂを示す上面図である。図４８は、図４７のＴＦＴアレイ基板１０５ａにおいて、絶縁膜１０、層間絶縁膜１４、コンタクトホール８および画素電極９を形成する前の段階に対応している。図４９は、本発明の実施の形態６のＴＦＴアレイ基板１０５ｂを示す断面図である。図４９は、図４８におけるソース配線膜５の長さ方向に平行な断面を含む断面Ｆ-Ｆを示す。
図４９において、ガラス基板１の上に、ゲート電極３およびゲート絶縁膜１３を間に挟んで、絶縁膜１０が形成されている。
絶縁膜１０の上に直接接触して、酸化物半導体を絶縁体化した絶縁体部１１ａおよび、酸化物半導体で形成された半導体部１１ｂを有する無機膜１１が設けられている。
絶縁体部１１ａと半導体部１１ｂを有する無機膜１１の上に直接接触して、ソース配線を形成するための配線膜である、ソース配線膜５が形成されている。
ソース配線膜５は、例えば、金属であるアルミまたはアルミ合金、モリブデンまたはモリブデン合金、銅などである。
例えば、ソース配線膜５の膜厚は５０ｎｍ以上、１μｍ以下である。抵抗値を低く形成できるという観点では、膜厚が５０ｎｍ以上が好ましい。一方、生産性の観点では、１μｍ以下が好ましい。１００ｎｍ以上、５００ｎｍ以下が、より好ましい。
第２に、本発明の実施の形態６のＴＦＴアレイ基板１０５ｂの製造方法を説明する。図５０から図５８は、それぞれ本発明の実施の形態６のＴＦＴアレイ基板１０５ｂの製造工程の一部を示す断面図である。
まず、ガラス基板１の上に、ゲート電極３およびゲート絶縁膜１３を形成する。ゲート電極３の上に、ＣＶＤ装置を用いて、窒化ケイ素（ＳｉＮ）を全面に膜厚４００ｎｍ成膜してゲート絶縁膜１３を形成する（図５０）。
例えば、ゲート絶縁膜１３の膜厚は１ｎｍ以上、１μｍ以下である。均一な膜を形成できてゲート絶縁膜としての機能を発揮するという観点では、膜厚が１ｎｍ以上が好ましい。一方、生産性の観点では、１μｍ以下が好ましい。１０ｎｍ以上、５００ｎｍ以下が、より好ましい。
次に、その上に、ＣＶＤ装置を用いて、全面にＳｉＯ2膜を膜厚約５０ｎｍ成膜して、絶縁膜１０を形成する（図５１）。
次に、スパッタリング装置を用いて、全面に酸化物半導体であるＩｎＧａＺｎＯを、半導体の性質を示すようになる条件で、膜厚約８０ｎｍ成膜して全面に半導体部１１ｂを形成して、無機膜１１を形成する（図５２）。具体的には、例えば、スパッタリング時に、Ａｒ（アルゴン）に対する酸素分圧を９％程度にして成膜する。
次に、ＴＦＴ１２ｂを形成する半導体部１１ｂを残すため、写真製版工程を実施して、ＴＦＴ部にレジスト１５を形成する（図５３）。
次に、亜酸化窒素（Ｎ２Ｏ）ガスを用いたプラズマ処理（Ｎ２Ｏプラズマ処理）Ｐを実施することにより、ＩｎＧａＺｎＯを、半導体から絶縁体へ変化させる絶縁体化をおこなって、レジスト１５で覆われていない部分に絶縁体部１１ａを有する無機膜１１を形成する（図５４）。その後、レジスト１５を剥離する（図５５）。
次に、アルミニッケルネオジム（ＡｌＮｉＮｄ）をスパッタリング装置を用いて膜厚約２００ｎｍ成膜し、ソース配線膜５を形成する（図５６）。その後、ソース配線膜５の上に、レジスト１５で配線パターンなどを形成するための写真製版処理工程を実施し（図５７）、レジスト１５で覆われていない部分のソース配線膜５を除去するエッチング処理工程をおこなう（図５８）。その後、レジスト１５を剥離すると、図４８および図４９に示すＴＦＴアレイ基板１０５ｂとなる。
この後、絶縁膜１０、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、図４７に示すＴＦＴアレイ基板１０５ａとなる。
第３に、本発明の実施の形態６のＴＦＴアレイ基板１０５ａ、１０５ｂが、ソース配線膜５に断線部ＯＰを有する場合の構成を説明する。図５９は、本発明の実施の形態６のソース配線膜５に断線部ＯＰを有するＴＦＴアレイ基板２０５ａを示す上面図である。図５９に示すＴＦＴアレイ基板２０５ａは、ソース配線膜５に断線部ＯＰを有していること以外は、図４７と同様の構成である。
図６０は、本発明の実施の形態６のＴＦＴアレイ基板２０５ｂを示す上面図である。図６０は、図５９のＴＦＴアレイ基板２０５ａにおいて、絶縁膜１０、層間絶縁膜１４、コンタクトホール８および画素電極９を形成する前の段階に対応している。
図６６は、本発明の実施の形態６のＴＦＴアレイ基板２０５ｂを示す断面図である。図６６は、図６０におけるソース配線膜５の長さ方向に平行な断面を含む断面Ｇ-Ｇを示す。本発明の実施の形態６のＴＦＴアレイ基板の、断線部ＯＰを有する場合の構成においては、図６６に示すように、断線部ＯＰを挟んで、左右にソース配線膜５が分断され、第１のソース配線膜５ａと、第１のソース配線膜５ａと直接接触していない第２のソース配線膜５ｂと、が形成される。その他の構成は、上記の図４９に示す、断線部ＯＰを有しない場合の構成と同様であるため、説明を省略する。
図６４および図６５は、それぞれ本発明の実施の形態６のＴＦＴアレイ基板２０５ｂの製造工程の一部を示す断面図である。図６４は、図５７に示す写真製版工程において、レジスト１５中に異物１６が混入した場合を示す図である。また、図６５は、図６４の異物１６が剥がれ落ちた状態を示す断面図である。
図６５に示すように、レジスト現像工程や、エッチング工程に至る前の洗浄工程などで異物１６が剥がれ落ちると、意図しない、レジスト１５に覆われていない部分が生じる。図６６に示すように、レジスト１５に覆われていない部分は、エッチング工程においてソーズ配線膜がエッチングされて、断線部ＯＰが生じる。
第４に、本発明の実施の形態６のＴＦＴアレイ基板の、ソース配線膜５に断線部ＯＰが生じた場合において、接続リペアを実施した構成について説明する。
図６１は、本発明の実施の形態６のＴＦＴアレイ基板３０５ａを示す上面図である。
また、図６２は、本発明の実施の形態６のＴＦＴアレイ基板３０５ｂを示す上面図である。図６１は、図５９において、ソース配線膜５の断線部ＯＰに酸化物半導体膜を導体化した導体部１１ｃを形成した状態を示す図である。図６２は、図６０のソース配線膜５の断線部ＯＰに酸化物半導体膜を導体化した導体部１１ｃを形成した状態に対応する図である。
図６３は、本発明の実施の形態６のＴＦＴアレイ基板３０５ｂを示す断面図である。図６３は、図６２におけるソース配線膜５の長さ方向に平行な断面を含む断面Ｈ-Ｈを示す。図６６で説明した構成に加えて、図６３に示すように、無機膜１１は、酸化物半導体を導体化した導体部１１ｃを有し、導体部１１ｃは、第１のソース配線膜５ａおよび第２のソース配線膜５ｂと直接接触している。その他の構成は、上記の図６６に示す、酸化物半導体膜を導体化した導体部１１ｃを形成する前の状態の構成と同様であるため、説明を省略する。
第５に、本発明の実施の形態６のＴＦＴアレイ基板２０５ｂを接続リペアして、ＴＦＴアレイ基板３０５ｂを製造する方法について説明する。図６７は、本発明の実施の形態６のＴＦＴアレイ基板３０５ｂの製造工程の一部を示す断面図である。図６７は、断線部ＯＰに、紫外線Ｌを照射する工程を示している。
まず、断線部ＯＰを欠陥検査装置などで検出し、断線部ＯＰに、紫外線レーザーを用いて紫外線Ｌを照射する。図６７に示すように、紫外線Ｌは、ガラス基板１から無機膜１１に向かう方向、すなわち、ガラス基板１の裏面方向から断線部ＯＰに向かって照射される。紫外線Ｌはガラス基板１を透過し、絶縁膜１０および無機膜１１の絶縁体部１１ａに照射される。
図６８は、本発明の実施の形態６のＴＦＴアレイ基板２０５ｂを示す上面図である。図６８は、本発明の実施の形態６のＴＦＴアレイ基板２０５ｂを、接続リペアしてＴＦＴアレイ基板３０５ｂを製造する際に、紫外線Ｌを照射する範囲３０を示す。紫外線Ｌを照射する範囲３０は、例えば、図６８に示すように、断線部ＯＰを囲む領域である。
酸化物半導体膜を絶縁体化した絶縁体部１１ａと酸化ケイ素（ＳｉＯ2）膜の絶縁膜１０が直接接触する部分に紫外線Ｌを照射すると、特に効果的に、酸化物半導体膜の電子キャリアが励起されて酸化物半導体膜の比抵抗値が低下し、絶縁体部１１ａが導体化して導体部１１ｃが形成される。酸化物半導体を導体化した導体部１１ｃは、第１のソース配線膜５ａおよび第２のソース配線膜５ｂと直接接触しているので、第１のソース配線膜５ａと第２のソース配線膜５ｂの間が、導体化された酸化物半導体膜を通じて電気的に導通する。これにより、接続リペアをすることができ、第１のソース配線膜５ａと第２のソース配線膜５ｂと導体化された酸化物半導体膜とが密着して直接接触しているので、従来に比べて導通不良を低減することができる（図６２、図６３）。
このようにして接続リペアされて、図６２および図６３に示すＴＦＴアレイ基板３０５ｂとなる。図６９は、本発明の実施の形態６のＴＦＴアレイ基板３０５ａを示す断面図である。この後、絶縁膜１０、層間絶縁膜１４、コンタクトホール８および画素電極９が形成され、図６１および図６９に示すＴＦＴアレイ基板３０５ａとなる。
図７０は、本発明の実施の形態６による液晶表示装置９００を示す図である。配向膜等が形成された後、図７０に示すように、ＴＦＴアレイ基板３０５ａとＣＦ基板２２とがシール材２１によって貼り合わせられ、ＴＦＴアレイ基板３０５ａ、ＣＦ基板２２およびシール材２１で形成される領域内に液晶２０が封入され表示装置である液晶表示装置９００となる。
本発明の実施の形態６のＴＦＴアレイ基板および液晶表示装置は、無機膜１１は、酸化物半導体で形成された半導体部１１ｂを有するので、ＴＦＴ１２ｂを形成する半導体部１１ｂと、ソース配線膜５の接続リペアが可能となる、酸化物半導体を絶縁体化した絶縁体部１１ａと、が酸化物半導体の性質を変化させるだけで形成でき、工程が省略できて生産性が向上する。
本発明の実施の形態６のＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法は、絶縁体部１１ａを形成する工程において、酸化物半導体の膜の一部のみを絶縁体化して絶縁体部１１ａを形成するので、ＴＦＴ１２ｂを形成する半導体部１１ｂと、ソース配線膜５の接続リペアが可能となる、酸化物半導体を絶縁体化した絶縁体部１１ａと、が酸化物半導体の性質を変化させるだけで形成でき、工程が省略できて生産性が向上する。
以上、本発明の実施の形態１から６では、ソース配線膜５の形成後に、紫外線Ｌを照射して、接続リペアする例を示したが、ＴＦＴアレイ基板とＣＦ基板２２とがシール材２１によって貼り合わせられ、ＴＦＴアレイ基板、ＣＦ基板２２およびシール材２１で形成される領域内に液晶２０が封入され表示装置である液晶表示装置となった状態においても、紫外線Ｌを、ＴＦＴアレイ基板から無機膜１１に向かう方向、すなわち、ＴＦＴアレイ基板の裏面方向から断線部ＯＰに向かって照射することで、同様に接続リペアすることが可能である。なお、紫外線Ｌの照射方向は、ＣＦなどで紫外線Ｌの強度が減少するが、ＣＦ基板２２側からでも接続リペアすることが可能である。接続リペアをおこなう工程が広範囲に設定でき、製造工程の効率化が実現できる効果を有する。
本発明の実施の形態１から６では、ＴＦＴアレイ基板の対向基板としてＣＦ基板の例で説明したが、モノクロ表示用のＣＦ基板であってもよい。さらに、カラーフィルターを含まないＣＦ基板であってもよい。
本発明の実施の形態１から６では、配線膜の、製造上および設計上、意図しない断線部ＯＰを接続リペアする例で説明したが、回路修正用の選択配線のように、配線膜の、製造上および設計上、意図して形成された断線部の接続にも利用できる。
４００、５００、６００、７００、８００、９００ 液晶表示装置
１００ａ、１００ｂ、２００ａ、２００ｂ、３００ａ、３００ｂ、１０１ａ、１０１ｂ、２０１ｂ、３０１ａ、３０１ｂ、１０２ａ、１０２ｂ、２０２ｂ、３０２ａ、３０２ｂ、
１０３ａ、１０３ｂ、２０３ｂ、３０３ａ、３０３ｂ、２０４ｂ、３０４ａ、３０４ｂ、
１０５ａ、１０５ｂ、２０５ａ、２０５ｂ、３０５ａ、３０５ｂ ＴＦＴアレイ基板
１ ガラス基板
２ ゲート配線膜
２ａ 第１のゲート配線膜
２ｂ 第２のゲート配線膜
３ ゲート電極
４ ａ-Ｓｉ層
５ ソース配線膜
５ａ 第１のソース配線膜
５ｂ 第２のソース配線膜
６ ソース電極
７ ドレイン電極
８ コンタクトホール
９ 画素電極
１０ 絶縁膜
１１ 無機膜
１１ａ 絶縁体部
１１ｂ 半導体部
１１ｃ 導体部
１２ａ、１２ｂ ＴＦＴ
１３ ゲート絶縁膜
１４ 層間絶縁膜
１５ レジスト
１６ 異物
２０ 液晶
２１ シール材
２２ ＣＦ基板
３０ 紫外線照射範囲
Ｌ 紫外線
Ｐ Ｎ２Ｏプラズマ処理
ＯＰ 断線部

Claims (18)

  1. 絶縁性の基板と、
    前記基板の上に形成され、酸化ケイ素を主成分とする絶縁膜と、
    前記絶縁膜に直接接触して形成され、酸化物半導体を絶縁体化した絶縁体部を有する無機膜と、
    前記絶縁体部に直接接触して形成された配線膜と、
    を備え、
    前記配線膜は、第１の配線膜と、前記第１の配線膜と断線部を介して離間する第２の配線膜と、
    を有し、
    前記無機膜は、前記酸化物半導体を導体化した導体部を有し、
    前記導体部は、前記断線部に形成されて前記第１の配線膜および前記第２の配線膜と直接接触しており、
    前記第１の配線膜と前記第２の配線膜とは前記導体部を介して電気的に導通していることを特徴とする表示装置用基板。
  2. 前記導体部の比抵抗は１×１０ −２ Ω・ｃｍ以下であることを特徴とする請求項１に記載の表示装置用基板。
  3. 前記絶縁体部は、前記絶縁膜の上に直接接触して形成され、
    前記配線膜は、前記絶縁体部の上に直接接触して形成された
    ことを特徴とする請求項１または２に記載の表示装置用基板。
  4. 前記絶縁体部は、前記配線膜の上に直接接触して形成され、
    前記絶縁膜は、前記絶縁体部の上に直接接触して形成された
    ことを特徴とする請求項１または２に記載の表示装置用基板。
  5. 平面視で、前記絶縁膜は、前記配線膜の幅方向において前記配線膜を包含していることを特徴とする請求項１から請求項４のいずれか１項に記載の表示装置用基板。
  6. 前記無機膜は、前記酸化物半導体で形成された半導体部を有することを特徴とする請求項１から請求項５のいずれか１項に記載の表示装置用基板。
  7. 前記酸化物半導体は、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆＺｎＯ系、ＩｎＺｒＺｎＯ系、ＩｎＭｇＺｎＯ系またはＩｎＹＺｎＯ系の酸化物半導体である、ことを特徴とする請求項１から請求項６のいずれか１項に記載の表示装置用基板。
  8. 請求項１から請求項７のいずれか１項に記載の表示装置用基板を備えた表示装置。
  9. 絶縁性の基板の上に、酸化ケイ素を主成分とする絶縁膜を形成する工程と、
    前記絶縁膜に直接接触する酸化物半導体を絶縁体化した絶縁体部を有する無機膜を形成する工程と、
    前記絶縁体部に直接接触する配線膜を形成する工程と、を備え、
    前記配線膜を形成する工程では、第１の配線膜および前記第１の配線膜と断線部を介して離間する第２の配線膜を有する前記配線膜を形成し、
    前記酸化物半導体の膜を導体化して、前記第１の配線膜および前記第２の配線膜と直接接触する導体部を形成する工程を備えており、
    前記導体部を形成する工程では、前記断線部を囲む領域において前記絶縁膜および前記無機膜に紫外線を照射して前記導体部を形成することを特徴とする表示装置用基板の製造方法。
  10. 前記導体部の比抵抗は１×１０ −２ Ω・ｃｍ以下であることを特徴とする請求項９に記載の表示装置用基板の製造方法。
  11. 前記絶縁膜を形成する工程の後に、前記無機膜を形成する工程を実施し、
    前記無機膜を形成する工程の後に、前記配線膜を形成する工程を実施する
    ことを特徴とする請求項９または１０に記載の表示装置用基板の製造方法。
  12. 前記配線膜を形成する工程の後に、前記無機膜を形成する工程を実施し、
    前記無機膜を形成する工程の後に、前記絶縁膜を形成する工程を実施する
    ことを特徴とする請求項９または１０に記載の表示装置用基板の製造方法。
  13. 前記絶縁膜を形成する工程では、平面視で、前記配線膜の幅方向において、前記絶縁膜が前記配線膜を包含するように前記絶縁膜を形成することを特徴とする請求項９から請求項１２のいずれか１項に記載の表示装置用基板の製造方法。
  14. 前記導体部を形成する工程では、前記紫外線を、前記無機膜から前記基板に向かう方向に照射することを特徴とする請求項９から請求項１３のいずれか１項に記載の表示装置用基板の製造方法。
  15. 前記基板は前記紫外線を透過する材料で形成され、
    前記導体部を形成する工程では、前記紫外線を、前記基板から前記無機膜に向かう方向に照射することを特徴とする請求項９から請求項１３のいずれか１項に記載の表示装置用基板の製造方法。
  16. 前記紫外線は、紫外線ランプ、紫外線ＬＥＤまたは紫外線レーザーにより照射されることを特徴とする請求項９から請求項１５のいずれか１項に記載の表示装置用基板の製造方法。
  17. 前記酸化物半導体は、ＩｎＧａＺｎＯ系、ＩｎＺｎＯ系、ＩｎＧａＯ系、ＩｎＳｎＯ系、ＩｎＳｎＺｎＯ系、ＩｎＧａＺｎＳｎＯ系、ＩｎＡｌＺｎＯ系、ＩｎＨｆＺｎＯ系、ＩｎＺｒＺｎＯ系、ＩｎＭｇＺｎＯ系またはＩｎＹＺｎＯ系の酸化物半導体である、ことを特徴とする請求項９から請求項１６のいずれか１項に記載の表示装置用基板の製造方法。
  18. 請求項９から請求項１７のいずれか１項に記載の表示装置用基板の製造方法を使用して表示装置用基板を製造する工程を備えた表示装置の製造方法。
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* Cited by examiner, † Cited by third party
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US10180248B2 (en) 2015-09-02 2019-01-15 ProPhotonix Limited LED lamp with sensing capabilities

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63183482A (ja) * 1987-01-27 1988-07-28 三菱電機株式会社 回路基板およびその修復方法
US5151807A (en) * 1989-01-31 1992-09-29 Sharp Kabushiki Kaisha Active matrix substrate and active matrix display apparatus
US5164565A (en) 1991-04-18 1992-11-17 Photon Dynamics, Inc. Laser-based system for material deposition and removal
JP3227757B2 (ja) 1992-02-20 2001-11-12 セイコーエプソン株式会社 半導体装置の修正方法
JPH07131023A (ja) * 1993-11-04 1995-05-19 Matsushita Electric Ind Co Ltd 液晶表示用ｔｆｔアレイ基板の製造方法
US5475246A (en) * 1993-12-20 1995-12-12 General Electric Company Repair line structure for thin film electronic devices
JPH11190858A (ja) 1997-12-25 1999-07-13 Sharp Corp アクティブマトリクス型表示装置及びその製造方法
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
WO2008105347A1 (en) * 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5331382B2 (ja) * 2008-05-30 2013-10-30 富士フイルム株式会社 半導体素子の製造方法
JP2011187509A (ja) 2010-03-04 2011-09-22 Fujifilm Corp 電子素子基板及びその製造方法
US9246010B2 (en) * 2010-07-14 2016-01-26 Sharp Kabushiki Kaisha Thin film transistor substrate
US8981367B2 (en) * 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102938382B (zh) * 2012-10-22 2015-02-04 京东方科技集团股份有限公司 阵列基板制造方法及阵列基板、显示装置
CN103207482A (zh) * 2012-12-20 2013-07-17 深超光电（深圳）有限公司 可修补数据线之画素电极结构及其制作方法
CN103345093B (zh) * 2013-06-28 2015-12-02 京东方科技集团股份有限公司 像素单元、阵列基板及其制造、修复方法和显示装置
CN103995378B (zh) * 2013-12-31 2016-10-05 深圳市华星光电技术有限公司 制造显示装置的方法和修复方法以及液晶显示面板
CN105097710A (zh) 2014-04-25 2015-11-25 上海和辉光电有限公司 薄膜晶体管阵列基板及其制造方法
CN104035218B (zh) * 2014-05-21 2017-04-19 京东方科技集团股份有限公司 一种阵列基板及数据线断线的修复方法
WO2016068314A1 (ja) 2014-10-30 2016-05-06 株式会社イトーキ 図書取扱装置及び図書返却装置
CN107735724B (zh) 2015-07-01 2020-11-27 三菱电机株式会社 显示装置及显示装置的制造方法

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