KR20080083747A - 액정표시장치와 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치와 그 제조방법에 관한 것으로, 기판 상에 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차영역에 형성되는 박막 트랜지스터와, 상기 화소 영역에 형성되고 상기 박막 트랜지스터와 접속된 화소 전극과, 상기 데이터 라인과 나란하면서 상기 화소 전극의 양측부와 중첩된 제 1 공통 전극 및 제 2 공통 전극과, 상기 각 화소 영역에서 상기 제 1 공통 전극을 분리시키는 제 1 공통 전극의 오픈부와, 오픈된 데이터 라인의 양측부 및 인접한 제 1 화소 전극에 중첩되고 용접 포인트를 통해 상기 오픈된 데이터 라인과 접속된 연결 전극과, 상기 연결 전극과 접속된 제 1 부분과 상기 박막 트랜지스터와 접속된 제 2 부분으로 상기 제 1 화소 전극을 분리하고 상기 제 1 공통 전극의 오픈부를 경유하는 컷팅 라인을 포함하는 것을 특징으로 한다.
리페어, 공통 라인, 노멀리 화이트 모드

Description

액정표시장치와 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 액정표시장치를 나타낸 평면도
도 2는 본 발명의 제 2 실시예에 따른 액정표시장치를 나타낸 평면도
도 3a 내지 도 3d는 도 2의 Ⅰ-Ⅰ＇ 내지 Ⅲ-Ⅲ＇선을 따른 액정표시장치의 공정 단면도
도 4a 및 도 4c는 도 2의 Ⅱ~Ⅱ' 및 Ⅲ~Ⅲ' 선을 따른 본 발명의 액정표시장치의 데이터 라인의 리페어 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
12 : 게이트 전극 14 : 게이트 절연막
18a, 18b : 소스, 드레인 전극 20a, 20b : 공통 전극
22, 26a, 26b : 용접포인트 24 : 반도체층
28 : 연결 전극 30 : 레이저 컷팅 라인
40 : 콘택홀 50 : 화소 전극
본 발명은 액정표시장치에 관한 것으로, 특히 데이터 라인의 오픈 불량을 리페어 할 수 있는 액정표시장치와 그 제조방법에 관한 것이다.
일반적인 액정표시장치는 액정의 전기적 및 광학적 특성을 이용하여 화상을 표시하는 액정 패널과, 액정 패널에 구동 신호를 인가하는 구동부로 구분된다.
액정 패널은 일정 간격을 갖고 합착된 제 1, 제 2 기판과, 상기 제 1, 제 2 기판 사이에 형성된 액정층으로 구성된다. 액정 패널의 제조공정은 크게 제 1 기판에 박막 트랜지스터를 형성하는 박막 트랜지스터 어레이 공정과, 제 2 기판에 컬러필터를 형성하는 컬러 필터 어레이 공정으로 구분된다. 액정 패널은 박막 트랜지스터 어레이가 형성된 제 1 기판과, 컬러 필터 어레이가 형성된 제 2 기판은 셀공정을 거쳐 액정층을 사이에 두고 서로 합착되어 완성된다.
완성된 액정 패널은 검사 공정을 통해 불량여부를 판단하고, 양품으로 선별된 액정 패널은 외측에 각각 편광판을 부착한 후, 구동회로를 연결하면 액정표시장치가 완성된다.
여기서, 액정 패널의 검사 공정은 액정 패널에 테스트 화면을 표시하여 불량화소의 유무를 검출한다. 또한, 박막 트랜지스터 어레이 공정 후 검사 장비를 통해 박막 트랜지스터 기판의 불량 여부를 검출한다. 액정 패널 또는 박막 트랜지스터 기판에서 발생되는 불량으로는 화소 불량과 데이터 라인의 오픈 불량이 대표적이다. 화소 불량은 점 단위로 발생하므로 수개가 발생되더라도 사용자에게 인식되지 않아서 불량품으로 간주되지 않는 반면, 데이터 라인의 오픈 불량은 라인 단위로 발생하므로 한 개가 발생되는 경우에도 불량품으로 간주되기 때문에 액정표시장 치의 제조 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 데이터 라인의 오픈 불량을 리페어 할 수 있는 액정표시장치와 그 제조방법을 제공하는 것에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 액정표시장치는 기판 상에 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차영역에 형성되는 박막 트랜지스터와, 상기 화소 영역에 형성되고 상기 박막 트랜지스터와 접속된 화소 전극과, 상기 데이터 라인과 나란하면서 상기 화소 전극의 양측부와 중첩된 제 1 공통 전극 및 제 2 공통 전극과, 상기 각 화소 영역에서 상기 제 1 공통 전극을 분리시키는 제 1 공통 전극의 오픈부와, 오픈된 데이터 라인의 양측부 및 인접한 제 1 화소 전극에 중첩되고 용접 포인트를 통해 상기 오픈된 데이터 라인과 접속된 연결 전극과, 상기 연결 전극과 접속된 제 1 부분과 상기 박막 트랜지스터와 접속된 제 2 부분으로 상기 제 1 화소 전극을 분리하고 상기 제 1 공통 전극의 오픈부를 경유하는 컷팅 라인을 포함한다.
본 발명의 다른 특징에 따른 액정표시장치의 제조 방법은 기판 상에 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인을 형성하는 단계와, 상기 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터를 형성하는 단계와, 상기 화소 영역에 상기 박막 트랜지스터와 접속되도록 화소 전극을 형성하는 단계와, 상기 데 이터 라인과 나란하면서 상기 화소 전극의 양측부와 중첩된 제 1 공통 전극 및 제 2 공통 전극을 형성하는 단계와, 상기 각 화소 영역에서 상기 제 1 공통 전극을 분리시키는 제 1 공통 전극의 오픈부를 형성하는 단계와, 오픈된 데이터 라인의 양측부 및 인접한 제 1 화소 전극에 중첩되도록 연결 전극을 형성하는 단계와, 상기 오픈된 데이터 라인과 상기 연결 전극을 용접 포인트를 통해 전기적으로 연결하는 단계와, 상기 제 1 화소 전극에 제 1 공통 전극의 오픈부를 경유하는 컷팅 라인을 형성하는 단계와, 상기 컷팅 라인으로 상기 연결 전극과 접속된 제 1 부분과 상기 박막 트랜지스터와 접속된 제 2 부분으로 상기 제 1 화소 전극을 분리하는 단계를 포함한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시예에 따른 액정표시장치와 그 제조방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제 1 실시예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이다.
도 1에 도시된 박막 트랜지스터 기판은 제 1 기판 상에 형성된 복수 개의 게이트 라인(GL), 게이트 절연막을 사이에 두고 게이트 라인(GL)과 교차하게 형성되어 화소 영역을 정의한 복수 개의 데이터 라인(DL), 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부분에 형성된 박막 트랜지스터(TFT), 각 화소 영역에 형성되어 박막 트랜지스터(TFT)와 접속된 화소 전극(50)으로 구성된다.
박막 트랜지스터(TFT)는 게이트 라인(GL)에서 분기된 게이트 전극(12)과, 게 이트 전극(12)이 형성된 제 1 기판의 전면에 형성된 게이트 절연막과, 게이트 절연막 상에 게이트 전극(12)과 중첩되게 형성된 반도체층(16)과, 데이터 라인(DL)에서 분기되어 반도체층(16) 상에 형성되는 소스 전극(18a), 반도체층 상에 소스 전극(18a)과 마주하게 형성된 드레인 전극(18b)으로 구성된다. 여기서 반도체층(16)은 데이터 라인(DL)과도 중첩되면서 연장된다.
화소 전극(50)은 보호막 상에 형성되고, 보호막을 관통하는 콘택홀(40)을 통해 드레인 전극(18a)과 접속된다. 또한, 화소 전극(50)은 게이트 절연막 및 보호막을 사이에 두고 전단 게이트 라인(GL')과 중첩되어 제 1 스토리지 커패시터(Cst1)를 형성한다.
그리고, 박막 트랜지스터 기판은 공통 라인(20)과, 공통 라인(20)으로부터 데이터 라인(DL)의 양측부와 나란하게 신장된 제 1 및 제 2 공통 전극(20a, 20b)을 더 구비한다.
공통 라인(20)은 게이트 절연막 및 보호막을 사이에 두고 화소 전극(50)과 중첩되어 제 2 스토리지 커패시터(Cst2)를 형성한다. 이에 따라, 제 1 및 제 2 커패시터(Cst1, Cst2)가 병렬 접속된 구조로 스토리지 커패시터 용량이 증가되므로 화소 전극(50)의 전압이 안정적으로 유지될 수 있다. 데이터 라인(DL) 양측부에 형성된 제 1 및 제 2 공통 전극(20a, 20b)은 더미 전극(21)으로 연결되고, 화소 전극(50)의 양측부와 중첩되어 데이터 라인(DL)과 화소 전극(50) 사이에서의 빛샘을 방지하여 제 2 기판과의 합착 마진을 증가시킨다.
박막 트랜지스터 기판이 완성되면 액정층을 갖는 검사장비를 이용하여 불량 검사를 수행한다. 박막 트랜지스터 기판의 불량 검사는 완성된 박막 트랜지스터 기판 상에 액정층을 갖는 검사장비, 즉 모듈레이터를 위치시킨 다음, 박막 트랜지스터 기판에 테스트 신호를 공급하여 모듈레이터를 통해 테스트 화상이 표시되게하여 불량 화소 및 불량 라인 유무를 검사한다.
여기서 데이터 라인 오픈 불량이 검출되면 데이터 라인(DL)의 오픈 영역을 사이에 두고, 분리된 데이터 라인과 중첩되도록 레이저 CVD법(Laser Chemical Vapor Deposition)을 이용하여 "ㄷ" 자형 연결 전극(28)을 형성한다. 연결 전극(28)은 인접한 화소 전극(50)과 중첩되게 형성된다.
이어서, 분리된 데이터 라인(DL)과 연결 전극(28)의 제 1 및 제 2 중첩부 각각에 레이저를 조사하여 연결 전극(28) 및 데이터 라인(DL)을 용접시킴으로써 제 1 및 제 2 용접포인트(26a, 26b)를 통해 전기적으로 접속되게 한다. 이에 따라, 분리된 데이터 라인(DL)은 연결 전극(28)을 통해 접속된다.
하지만, 데이터 라인(DL)과 연결된 연결 전극(28)은 화소 전극(50)의 제 1 부분(50a)과 접촉되므로, 데이터 라인(DL)의 신호가 왜곡될 수 있다. 이를 보완하기 위해, 화소 전극(50)과 연결 전극(28)과 접촉된 화소 전극(50)의 제 1 부분(50a)을 레이저 컷팅(Laser Cutting) 라인(30)을 통해 박막 트랜지스터(TFT)와 접속된 제 2 부분(50b)과 분리한다.
또한, 화소 전극(50)의 제 2 부분(50b)은 박막 트랜지스터(TFT)를 통해 구동 가능하지만, 다른 정상 화소 전극들보다 면적이 감소하여 동일 전압 대비 휘도 편차를 유발할 수 있다. 이러한 문제점을 해결하기 위해 화소 전극(50)의 제 2 부 분(50b)과 중첩된 전단 게이트 라인(GL')에 레이저로 조사하여 화소 전극(50)의 제 2 부분(50b)을 전단 게이트 라인(GL')과 용접시킴으로써 용접포인트(22)를 통해 전기적으로 연결한다. 이에 따라, 화소 전극(50)의 제 2 부분(50b)에는 게이트 신호가 인가된다. 게이트 신호는 대부분의 시간 동안 게이트 로우 전압이 인가되므로 화소 전극의 제 2 부분(50b)에도 공통 전압과 전압차가 큰 게이트 로우 전압이 인가되므로, 이 화소는 블랙을 표시하여 암점화된다.
이와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치는 데이터 라인의 오픈 불량을 연결 전극을 이용하여 리페어 할 수 있게 된다.
도면에서는 생략하였으나, 박막 트랜지스터 기판은 컬러 필터 기판과 액정층을 사이에 두고 합착된다. 컬러 필터 기판은 제 2 기판에 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R, G, B 컬러 필터층과, 컬러 필터층 상에 공통 전압을 공급하는 공통 전극을 구비한다.
도 2는 본 발명의 제 2 실시예에 따른 액정표시장치의 박막 트랜지스터 기판을 나타낸 평면도이다. 도 2에 도시된 박막 트랜지스터 기판은 도 1에 도시된 박막 트랜지스터 기판과 대비하여 제 1 공통 전극의 구조를 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 2를 참조하면, 제 1 공통 전극(20a)은 데이터 라인(DL)과 평행하며 소정 부위가 오픈되어 형성된다. 제 1 공통 전극(20a)의 오픈 영역은 화소 전극(50)의 제 1 부분(50a) 및 제 2 부분(50b)을 분리하는 레이저 컷팅 영역(30)과 중첩된다. 이에 따라, 데이터 라인(DL)의 오픈 불량이 발생된 경우 연결 전극(28) 형성 후, 화소 전극(50) 상의 레이저 컷팅시 제 1 공통 전극(20a)과 화소 전극(50)이 쇼트되는 것을 방지할 수 있다.
도 3a 내지 도 3d는 도 2의 Ⅰ-Ⅰ＇ 내지 Ⅲ-Ⅲ＇선에 따른 박막 트랜지스터 기판을 나타낸 공정단면도이다. 도 3a 내지 도 3d에 도시되지 않은 구성 요소들은 도 2를 참조한다.
도 3a를 참조하면, 도시된 게이트 전극(12) 및 제 1 공통 전극(20a)은 도 2에 도시된 게이트 라인(GL), 공통 라인(20), 제 2 공통 전극(20b)과 함께 형성된다.
구체적으로, 제 1 기판 상에 게이트 금속층을 스퍼터링 등과 같은 증착 방법으로 형성한다. 이어서, 제 1 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝되어 게이트 라인(GL) 및 게이트 전극(12), 공통 라인(20)과 제 1 및 제 2 공통 전극(20a, 20b)이 형성된다. 이때, 제 1 공통전극(20a)은 오픈부를 갖도록 분리되어 형성된다.
게이트 금속층의 재료로는 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy), 구리(Cu) 등이 이용된다.
도 3b를 참조하면, 게이트 전극(12) 상에 게이트 절연막(14), 반도체층(16), 소스 및 드레인 전극(18a, 18b)을 순차적으로 형성된다.
구체적으로, 게이트 전극(12)을 포함하는 제 1 기판 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착 방법으로 게이트 절연막(14), 비정 질실리콘(a-Si)층 및 불순물(n+)이 도핑된 비정질실리콘층이 순차적으로 형성된다. 이어서, 소스/드레인 금속층을 스퍼터링 등의 증착 방법으로 형성한 후, 제 2 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 활성층(16b) 및 오믹 콘택층(16a)으로 구성된 반도체층(16)과, 데이터 라인(DL)과, 소스 및 드레인 전극(18a, 18b)이 형성된다.
이때, 소스 전극(18a) 및 드레인 전극(18b)과 오믹 콘택층(16a)의 전기적인 분리를 위해 회절 노광 또는 하프톤 마스크(half-tone mask)가 이용된다.
게이트 절연막(14)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속층(18)의 재료로는 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy), 구리(Cu) 등이 이용된다.
도 3c를 참조하면, 소스 및 드레인 전극(18a, 18b) 상에 콘택홀(40)을 포함하는 보호막(42)이 형성된다.
즉, 소스 및 드레인 전극(18a, 18b) 상에 보호막(42)이 형성된 후, 제 3 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 패터닝되어 드레인 전극(18b)을 노출시키는 콘택홀(40)이 형성된다. 보호막(42)은 게이트 절연막(14)과 같은 무기 절연물질이 PECVD 등의 증착 방법으로 증착되어 형성되거나, 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB(Benzocyclobuten) 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연물질이 스핀 또는 스핀리스 등의 코팅 방법으로 코팅되어 형성된다.
도 3d를 참조하면, 보호막(42) 상에 드레인 전극(18b)과 전기적으로 연결되는 화소 전극(50)이 형성된다.
구체적으로, 보호막(42) 상에 투명 도전 물질을 증착한 후 제 4 마스크를 이용한 포토리쏘그리피 공정 및 식각 공정에 의해 패터닝되어 드레인 전극(18b)과 전기적으로 연결되는 화소 전극(50)이 형성된다. 화소 전극(50)은 게이트 절연막(14)과 보호막(42)을 사이에 두고 공통 라인(20)과, 제 1 공통 전극(20a) 및 제 2 공통 전극(20b)과 중첩되고, 전단 게이트 라인(GL')과도 중첩되어 형성된다. 투명 도전 물질로는 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO) 등이 있다.
이와 같이 완성된 박막 트랜지스터 기판의 불량 검사시, 데이터 라인 오픈 불량이 검출되면 이에 따른 리페어 공정이 필요하다.
도 4a 및 도 4c는 도 2에 도시된 본 발명의 데이터 라인 리페어 공정을 나타낸 단면도이다.
도 2 및 도 4a를 참조하면, 오픈된 데이터 라인(DL)의 양측부와 중첩된 연결 전극(28)이 보호막(42) 상에 레이저 CVD법(Laser Chemical Vapor Deposition)으로 형성된다. 이때, 연결 전극(28)은 인접한 화소 전극(50)쪽으로 돌출되어 그 화소 전극(50) 위에 중첩된 "ㄷ" 자형으로 형성된다. 또한, 연결 전극(28)은 화소 전극(50) 상에 제 1 공통 전극(20a)과 중첩되지만, 제 1 공통 전극(20a)의 오픈부와 는 중첩되지 않게 위치한다.
도 4b를 참조하면, 연결 전극(28)과 데이터 라인(DL)의 중첩부를 레이저로 조사하여 용접시킴으로써, 제 1 및 제 2 용접포인트(26a, 26b)를 통해 데이터 라인(DL)과 연결 전극(28)이 연결된다.
도 4c를 참조하면, 연결 전극(28)과 접촉된 화소 전극의 제 1 부분(50a)과, 박막 트랜지스터(TFT)와 접속된 화소 전극(50)의 제 2 부분(50b)을 레이저 컷팅(Laser Cutting)라인(30)을 통해 분리한다. 레이저 컷팅 라인(30)은 연결 전극(28)의 외곽을 따라 "ㄷ"자 형태로 형성된다. 이때, 레이저 컷팅 라인(30)은 연결 전극(28)의 상부에서는 제 1 공통 전극(20a)과 중첩되지 않은 화소 전극(50)을 경유하고, 연결 전극(28)의 하부에서는 제 1 공통 전극(20a)의 오픈부와 중첩된 화소 전극(50)을 경유한다. 따라서, 제 1 공통 전극(20a)과 화소 전극(50)이 쇼트되는 것을 방지할 수 있게 된다.
또한, 화소 전극(50)의 제 2 부분(50b)은 다른 정상 화소 전극들보다 면적이 작아 동일 전압 대비 휘도 편차가 발생할 수 있다. 이를 방지하기 위해, 화소 전극의 제 2 부분(50b)과 중첩된 전단 게이트 라인(GL')을 레이저로 조사하여 전기적으로 연결함으로써, 화소 전극(50)의 제 2 부분(50b)에 위치한 화소가 블랙을 표시하도록 암점화시킨다. 이와 같은, 암점화는 레이저 용접으로 연결 전극과 데이터 라인을 접속시킨 후 레이저 컷팅 공정을 수행하기 전에도 가능하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명에 의한 액정표시장치 및 이의 리페어 방법은 다음과 같은 효과가 있다.
첫째, 데이터 라인의 오픈 불량시, 오픈 영역을 사이에 두고 분리된 데이터 라인이 연결되도록 연결 전극을 형성함으로써, 단선 불량을 리페어하여 액정표시장치의 수율 및 생산성을 향상시킬 수 있다.
둘째, 제 1 공통 전극을 오픈하여 형성하고, 화소 전극의 레이저 컷팅 라인이 제 1 공통 전극의 오픈부를 경유하게 함으로써 레이저 컷팅시 제 1 공통 전극 및 화소 전극이 쇼트되는 문제점을 방지할 수 있다.
셋째, 레이저 컷팅으로 분리된 화소 전극과, 전단 게이트 라인을 레이저로 조사하여 전기적으로 연결하여 해당 화소를 암점화시킴으로써 데이터 라인의 리페어로 인한 화소 불량을 방지할 수 있다.

Claims (15)

  1. 기판 상에 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인과,
    상기 게이트 라인과 데이터 라인의 교차영역에 형성되는 박막 트랜지스터와,
    상기 화소 영역에 형성되고 상기 박막 트랜지스터와 접속된 화소 전극과,
    상기 데이터 라인과 나란하면서 상기 화소 전극의 양측부와 중첩된 제 1 공통 전극 및 제 2 공통 전극과,
    상기 각 화소 영역에서 상기 제 1 공통 전극을 분리시키는 제 1 공통 전극의 오픈부와,
    오픈된 데이터 라인의 양측부 및 인접한 제 1 화소 전극에 중첩되고 용접 포인트를 통해 상기 오픈된 데이터 라인과 접속된 연결 전극과,
    상기 연결 전극과 접속된 제 1 부분과 상기 박막 트랜지스터와 접속된 제 2 부분으로 상기 제 1 화소 전극을 분리하고 상기 제 1 공통 전극의 오픈부를 경유하는 컷팅 라인을 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 연결 전극은 ㄷ자 형태로 형성되는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 게이트 라인과 나란하게 형성되고 상기 제 1 공통 전극 및 제 2 공통 전극과 접속된 공통 라인을 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 화소 전극은 전단 게이트 라인과 중첩되어 형성되는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 제 1 화소 전극의 제 2 부분과 상기 전단 게이트 라인을 전기적으로 접속시키는 용접포인트를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 컷팅 라인은 상기 연결 전극의 외곽을 따라 형성되는 것을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 컷팅 라인은 상기 제 1 공통 전극과 비중첩된 것을 특징으로 하는 액정표시장치.
  8. 기판 상에 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인을 형성하는 단계와,
    상기 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터를 형성하는 단계와,
    상기 화소 영역에 상기 박막 트랜지스터와 접속되도록 화소 전극을 형성하는 단계와,
    상기 데이터 라인과 나란하면서 상기 화소 전극의 양측부와 중첩된 제 1 공통 전극 및 제 2 공통 전극을 형성하는 단계와,
    상기 각 화소 영역에서 상기 제 1 공통 전극을 분리시키는 제 1 공통 전극의 오픈부를 형성하는 단계와,
    오픈된 데이터 라인의 양측부 및 인접한 제 1 화소 전극에 중첩되도록 연결 전극을 형성하는 단계와,
    상기 오픈된 데이터 라인과 상기 연결 전극을 용접 포인트를 통해 전기적으로 연결하는 단계와,
    상기 제 1 화소 전극에 제 1 공통 전극의 오픈부를 경유하는 컷팅 라인을 형성하는 단계와,
    상기 컷팅 라인으로 상기 연결 전극과 접속된 제 1 부분과 상기 박막 트랜지스터와 접속된 제 2 부분으로 상기 제 1 화소 전극을 분리하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 8 항에 있어서, 상기 화소 전극은 전단 게이트 라인과 중첩되어 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 제 1 화소 전극의 제 2 부분과 상기 전단 게이트 라인을 전기적으로 접속시키는 용접포인트를 추가로 구비하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1화소 전극의 제 2 부분과 상기 전단 게이트 라인을 전기적으로 접속시키는 단계는 상기 레이저 커팅 전 또는 후에 수행되는 것을 특징으로 하는 징으로 하는 액정표시장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 연결 전극은 ㄷ자 형태로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 연결 전극은 레이저 CVD(Chemical Vapor Deposition)법에 의해 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 8 항에 있어서,
    상기 컷팅 라인은 상기 연결 전극의 외곽을 따라 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 컷팅 라인은 상기 제 1 공통 전극과 비중첩된 것을 특징으로 하는 액정표시장치의 제조방법.
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