JP4491205B2 - スイッチング素子アレイ基板の修復方法 - Google Patents

Description

本発明は、スイッチング素子アレイ基板の修復方法に関し、特に、薄膜トランジスタを用いたスイッチング素子アレイ基板の修復方法に関するものである。

アクティブマトリクス型表示装置、例えば、アクティブマトリクス型液晶表示装置は、通常、多数の走査用配線と、絶縁層を介して走査用配線と交差する多数の信号用配線と、それらの各交差点に配置されたスイッチング素子と、各スイッチング素子に接続された画素電極とを有するスイッチング素子アレイ基板を用いて作製されている。走査用配線には、各走査用配線毎に選択的に各スイッチング素子をオン状態にする走査電圧が入力され、オン状態になった各スイッチング素子を介して、信号用配線に入力された信号電圧が画素電極に入力される。これらの配線に断線が生じると、断線を生じた配線の一端から入力された電圧は、その断線部を境に、その配線の他端側に伝わらず、その結果、表示装置に組み込んだ際に線状の表示欠陥（以下、「線欠陥」という）を生じる。

図１は、そのような不良箇所を修復するリペア配線が形成された、従来の薄膜トランジスタを用いたスイッチング素子アレイ基板の平面図である。複数の走査用配線であるゲート配線１０１と、複数の信号用配線であるドレイン配線（またはソース配線）１０５とが、層間絶縁膜を挟んで、互いに直交するように配置されている。ドレイン配線１０５と、透明電極よりなる画素電極１０６_１、１０６_２、１０６_３とは、同一平面上に形成されている。リペア配線１０２_１、１０２_２が、ゲート配線１０１から分岐して形成されている。リペア配線１０２_１、１０２_２は、それぞれ、画素電極１０６_１と１０６_２、１０６_２と１０６_３と対向するように、層間絶縁膜を介して配置されている。ゲート配線１０１に断線部１１２が存在した場合、画素電極１０６_２のリペア配線１０２_１、１０２_２と対向している部分にレーザビームを照射して、その部分の層間絶縁膜を破壊し、リペア配線１０２_１と画素電極１０６_２、リペア配線１０２_２と画素電極１０６_２とを短絡させることによって、画素電極１０６_２がバイパス通路となって、ゲート配線１０１の左端から入力された走査電圧が、断線部１１２を迂回して、リペア配線１０２_２よりも右側のゲート配線１０１に伝達されていくようになり、線欠陥の発生を防止することができる。
特開平３−２５７９７１号公報

解決しようとする問題点は、従来のスイッチング素子アレイ基板の修復方法では、線欠陥を防止することはできるが、そのために画素電極をバイパス通路として使用するために、その画素部は表示に使用することができなくなり、表示の際に画素単位で適切な表示が行えなくなる点欠陥が残るということと、信号用配線と画素電極とが同一平面上に形成されるため、信号用配線の不良箇所の修復が実現できていないということである。

本発明は、画素電極の周縁部に形成される補助電極の一部を用いて配線の不良箇所を代替するバイパス配線を形成するスイッチング素子アレイ基板の修復方法を最も主要な特徴とする。

本発明のスイッチング素子アレイ基板の修復方法は、画素電極の周縁部に形成される補助電極の一部を画素電極から切り離して配線の不良箇所を代替するバイパス配線を形成するものであるから、どのような部位の機能も損なわずに不良箇所の修復が可能であり、したがって、表示に当たって点欠陥が残ることがない。また、その不良箇所が、配線と画素電極との電荷干渉によって発生する点欠陥を生じさせる不良箇所である場合にも、さらにその不良箇所を配線から切断することによって、点欠陥を生じさせなくすることが可能である。さらに、本発明のスイッチング素子アレイ基板は、画素電極から切り離された補助電極の一部と配線とをブリッジするためのリペア配線を、基板内にフローティング状態で埋め込んでおくものであるから、補助電極と配線とが同一平面にある場合においても、補助電極の一部を配線の不良箇所の修復に用いることを可能にする。
アクティブマトリクス型液晶表示装置の不良のうち、これらの線欠陥を生じる不良が５％、点欠陥を生じる不良が１０〜１５％であり、したがって、本発明のスイッチング素子アレイ基板およびその修復方法を用いることによって、必然的にアクティブマトリクス型液晶表示装置の１５〜２０％の歩留向上が可能であり、また、それによって、４〜５％のコスト低減が期待できる。

スイッチング素子アレイ基板の配線部に何らかの不良箇所が発生した際、第１に、本来は表示品質の向上を目的として画素の周縁部を囲むように配置される補助電極の、不良箇所の近くの一部をレーザーを用いて切り離して、バイパス配線として加工し使用する。第２に、配線部と補助電極とに層間絶縁膜を介して、それぞれ、一端部ずつが重なり合うように、あらかじめ基板内にフローティング状態でリペア配線を埋め込んでおき、レーザーで層間絶縁膜を打ち抜くと同時に配線部および補助電極とリペア配線とを溶接することによって、不良箇所を迂回するバイパス通路を形成する。

図２（ａ）は、本発明の実施例１に係るスイッチング素子アレイ基板の平面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線に沿う断面図である。ガラス等よりなる透明基板１０の１主面に接して、複数の走査用配線であるゲート配線１、および、リペア配線２が形成されている。また、それらの配線を覆って、透明基板１の全面上に層間絶縁膜１１が形成されている。層間絶縁膜１１上には、複数のゲート配線１に直交するように、複数の信号用配線であるドレイン配線５が形成されている。ゲート配線１とドレイン配線５との交差部には、ゲート配線１のゲート電極部１Ａの上に、ドレイン領域をドレイン配線５のドレイン電極部５Ａにオーミックに接続して、ＴＦＴ３が形成されている。ＴＦＴ３のソース領域は、画素電極２０のソース電極部４Ａにオーミックに接続されている。画素電極２０は、ＩＴＯ（Indium Tin Oxide）等よりなる透明電極６と、画素電極２０の総抵抗を低下させるために透明電極６の周縁部に形成された、金属等よりなる補助電極４とを有している。ソース電極部４Ａは、補助電極４の一部である。ＴＦＴ３の形成されている領域には、ＴＦＴ３を覆って保護絶縁膜（図示せず）が形成されている。リペア配線２は、隣接し合う２本のゲート配線１の間（同一画素内）に、少なくとも、それぞれのゲート配線１に近い位置に１個ずつ、層間絶縁膜１１を介して、その１端部がドレイン配線５と、他端部が補助電極４と重なり合うように形成されている。後に説明するように、ドレイン配線５に断線が生じていた場合、補助電極４の一部を切り離して、リペア配線２の１端をドレイン配線５と、他端を切り離された補助電極４と電気的に接続して、リペア配線２をブリッジ、切り離された補助電極４をバイパス配線として、ドレイン配線５の断線部を迂回するバイパス通路を設けることによって、ドレイン配線５の断線を修復する。

次に、図３〜図５を用いて、本実施例に係るスイッチング素子アレイ基板の製造方法を説明する。図３〜図５において、図２の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。
まず、透明基板１０の１主面上に、膜厚３０００ÅのＣｒ薄膜層を堆積した後、所望の形状にパターニングすることによって、複数のゲート配線１、および、リペア配線２を形成する（図３）。ゲート配線１には、後の工程において形成されるＴＦＴのゲート電極となるゲート電極部１Ａが形成されている。次に、それらのゲート配線１およびリペア配線２を覆うように、透明基板１０の前記１主面の全面に渡って、例えばシリコン窒化膜（ＳｉＮ_ｘ）よりなる膜厚５０００Åの層間絶縁膜をＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。次いで、その上に、アモルファスシリコン（ａ−Ｓｉ）層とn^＋型ａ−Ｓｉ層とを堆積した後パターニングして、ゲート電極部１Ａの上に層間絶縁膜を介して、ａ−Ｓｉ層とn^＋型ａ−Ｓｉオーミック層とが積層されたａ−Ｓｉの島３Ａを形成する（図４）。続いて、膜厚３０００ÅのＣｒ薄膜層を堆積した後パターニングして、ドレイン配線５および補助電極４を同時に形成する。ドレイン配線５のドレイン電極部５Ａおよび補助電極４のソース電極部４Ａは、ａ−Ｓｉの島３Ａの一部とオーバーラップして形成される。また、パターニングの際に、ドレイン電極部５Ａとソース電極部４Ａとの間に露出したオーミック層も、同時に取り除かれ、それによって、ａ−Ｓｉの島３ＡはＴＦＴ３となる（図５）。次に、補助電極４の内側を埋めるように１０００Å厚の透明電極６を、ＴＦＴ３の形成されている領域にＴＦＴ３を覆って２０００Å厚の保護絶縁膜を、それぞれ、透明電極層、ＳｉＮ_ｘ薄膜層を堆積した後パターニングすることによって形成して、図２に示す本実施例に係るスイッチング素子アレイ基板の製造工程を完了する。

本発明のスイッチング素子アレイ基板の構造として注意しなければならないのは、第一に、不良箇所の修復時にブリッジとして用いるリペア配線２は、層間絶縁膜１１を間に挟んで、その一端部がドレイン配線５と、他端部が補助電極４と、それぞれ、重なり合っていなければならないという点である。第二に、このリペア配線２は、不良箇所の存在しない領域において他の部位に影響を与えてはならないので、フローティング状態であるか、あるいは、その上層の配線や画素電極との間に十分な絶縁性を持ち、ＴＦＴをオン状態としてドレイン配線に信号電圧を印加した際に画素電極に誘起される電荷量に干渉を与えない構造でなければならない。第三に、同一画素内のリペア配線２間の間隔を極力広くした方が修復可能なドレイン配線範囲が広がるが、その間隔を広げすぎると、修復する画素領域のＴＦＴおよび／または修復する画素領域に隣接する行〔図２（ａ）では下の行〕の画素領域のゲート配線と、リペア配線との間隔が狭くなりすぎて、修復失敗が多発したり、修復に用いられるレーザーショットの位置の精度が過度に要求されて作業能率が低下したりするので、これらを防止するため、それらの間隔を、レーザーのカットスリット幅以上とする必要がある。本実施例においては、レーザーのカットスリット幅２〜３μｍに対して、それらの間隔を、その２倍の４〜６μｍ程度にした。第四に、同様の理由で、ＴＦＴの紙面下方にある補助電極部分も、ＴＦＴから同程度の間隔を有している必要がある。第五に、修復の際に切り離される補助電極は、信号電圧が印加される信号配線であるドレイン配線の代替配線となるものであるが、代替配線を使用した際に配線抵抗が変化することは望ましくないので、修復の際に切り離される部分の補助電極は、極力、ドレイン配線と同程度の線幅になるようにするのが望ましい。本実施例においては、ドレイン配線の線幅を５μｍとし、修復の際に切り離されて代替（バイパス）配線に使用される補助電極部分の線幅は、５〜６μｍとしている。

図６は、図２（ｂ）のスイッチング素子アレイ基板を用いたアクテイブマトリクス型液晶表示装置の断面図である。図６において、図２（ｂ）の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。図２（ｂ）に示すスイッチング素子アレイ基板と、透明基板８と透明基板８の上に形成された透明電極からなる共通電極２１と各画素毎に形成されたカラーフィルタ９とを有する対向基板と、の間に液晶７が挟持されている。透明基板１０の上方から、バックライトが照射される。ゲート配線に走査電圧が入力されてＴＦＴがオン状態になると、ドレイン配線５に印加された信号電圧が、そのＴＦＴを介して画素電極２０に入力され、画素電極２０と対向基板８の共通電極２１との間に電圧がかかり、液晶の配向状態が変化して、カラーフィルタ９を通過したバックライトが、透明基板８を透過して外部に出射される。

図２に示す実施例１に係るスイッチング素子アレイ基板の製造が完了すると、その動作が検査され、配線に不良がある場合には、その不良箇所の特定が行われる。不良箇所が特定されると、まず、その不良が線欠陥を生じる断線なのか、点欠陥を生じる画素部の電荷漏れなのかが判断され処置される。

図７（ａ）は、図２（ａ）に示す実施例１に係るスイッチング素子アレイ基板のドレイン配線に断線による不良箇所１２が存在するときの修復を説明するための平面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ線に沿う断面図である。図７において、図２の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。最初に、不良箇所１２を挟んで、不良箇所１２と同一画素領域に形成されている２個のリペア配線２の一端部が層間絶縁膜１１を介して重なり合っている補助電極４の領域を含む補助電極の一部４ａと透明電極の一部６ａとを有する画素電極の一部（以後、「バイパス配線」という）２０ａを、切断部１４で切断して、他の画素電極２０から電気的に切断する。切断部１４の形成には、２０〜３０ｋＶ程度の出力が可能で、且つ、１〜３μｍのスリット幅でショット可能な実体顕微鏡付きＹＡＧレーザーを使用するのが望ましい。このとき、切断部１４の近傍あるいは下層部には、金属層や金属配線などの導電性配線が通っていない方が望ましい。特に金属配線が近傍や下層部を通っている場合には、通常の実体顕微鏡でその金属配線と画素電極とがショートしているかどうかを確認することは不可能な場合があり、したがって、他の不良の誘発の疑いが発生する。

次に、リペア配線２とバイパス配線２０ａとの、層間絶縁膜１１を介して重なった部分をスポット的に上述のレーザーでショットし、層間絶縁膜１１を打ち抜くと同時にリペア配線２とバイパス配線２０ａとを溶接する。その際、ショット数は、修復後にショット部分の抵抗が少なくなるように、ショット可能な面積に極力多くショットする方が望ましい。また、レーザーショットの熱が蓄積してショット箇所が剥がれることを防止するため、同一箇所を２度ショットしないでよいようにレーザー出力を強めにした方がよい。同様に、リペア配線２とドレイン配線５との、層間絶縁膜１１を介して重なった部分をスポット的に上述のレーザーでショットして、リペア配線２とドレイン配線５とを溶接する。

以上によって、不良箇所１２を挟む２個のリペア配線２と補助電極から形成されたバイパス配線２０ａとで構成される、断線による不良箇所１２を迂回するドレイン配線５のバイパス通路が形成されたことになる。断線を生じたドレイン配線の一端から入力された信号電圧は、不良箇所１２を迂回して、このバイパス通路を通り、そのドレイン配線の他端側にも伝達されていく。

不良箇所が、完全かつ単純な断線によって生じたものであれば、図７に示す実施例２の処置によって、不良箇所の修復が完全なものになる。しかしながら、不良箇所が、完全かつ単純な断線によって生じたものではなく、例えば半導体の破片などの異物によって生じたものであり、その不良箇所をまたいで不安定なリーク電流が流れていたり、隣接する画素領域の画素電極との間に電荷干渉が発生していると、上述の処置だけでは、表示装置に組み込んだときに点欠陥を生じてしまう危険性がある。例えば、液晶は交流で駆動されなければならないため、信号電圧の何らかの極性反転が必要であり、また、フリッカの防止や表示の一様性も考慮して、通常、隣接し合う画素にチャージされる電荷の極性が互いに反転する画素反転駆動が用いられるが、上記のような不良箇所がドレイン配線に存在すると、その不良箇所から隣接する画素領域の画素電極に、その画素電極にチャージされている電荷と逆極性の電荷が流れ込み、その画素電極が本来の電荷を保持できなくなって、点欠陥を生じてしまう可能性がある。

図８は、図２（ａ）に示す実施例１に係るスイッチング素子アレイ基板のドレイン配線にそのような不良箇所１２’が存在するときの修復を説明するための平面図である。図８において、図７（ａ）の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。不良箇所を挟む２個のリペア配線２と補助電極から形成されたバイパス配線２０ａとで構成されるバイパス通路を形成するところまでは、図７（ａ）に示す実施例２の処置と同様である。図８の本実施例の場合においては、さらに、ドレイン配線５の不良箇所１２’を挟む両側に切断部２４を形成して、不良箇所１２’の存在する領域をドレイン配線５から完全に分離させる。これによって、不良箇所１２’から隣接する画素の画素電極に電荷が流れ込むことはなく、点欠陥の発生が防止される。また、不良箇所１２’を迂回するバイパス通路が形成されているから、ドレイン配線の一端から入力された信号電圧は、不良箇所１２’を迂回して、このバイパス通路を通り、そのドレイン配線の他端側にも伝達されていく。

図９は、本発明の実施例４に係るスイッチング素子アレイ基板の平面図である。図９において、図２（ａ）の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。本実施の形態に係るスイッチング素子アレイ基板が図２（ａ）に示す第１の実施の形態に係るスイッチング素子アレイ基板と異なる点は、隣接し合う画素領域のドレイン配線と補助電極とにそれぞれ一端部ずつを層間絶縁層を介して重ね合わせるように、リペア配線２’が、１画素当り少なくとも２個、透明基板上に形成されているという点である。

ここで、例えば、同一画素領域のドレイン配線と補助電極との間で、それらの配線や電極の下に、半導体の破片などの異物が挟まったような場合には、そのドレイン配線と補助電極との間は、不安定な導通状態となる。このような状態になると、ゲート配線の走査の度毎にドレイン電極に印加された信号電圧によって、ドレイン電極から補助電極に電荷が流れ込み、本来１フレームの間、一定でなければならない画素電極上の電荷が変化してしまい、このスイッチング素子アレイ基板を表示装置に組み込んだとき、点欠陥を生じてしまう危険性がある。

図１０（ａ）は、図９に示す本実施例に係るスイッチング素子アレイ基板のドレイン配線、補助電極にそのような不良箇所１２’ ’が存在するときの修復を説明するための平面図であり、図１０（ｂ）は、図１０（ａ）のＢ−Ｂ線に沿う断面図である。図１０において、図７の部分と同等の部分には同一の参照符号を付し重複する説明を適宜省略する。
まず、ドレイン配線５の不良箇所１２’ ’を挟む両側に切断部２４を形成して、不良箇所１２’ ’の存在する領域をドレイン配線５から完全に分離させる。次に、実施例２と同様の修復手順を用いて、不良箇所１２’ ’の存在する画素領域に隣接する画素領域の補助電極を加工してバイパス配線２０ａを形成した後、リペア配線２’と、バイパス配線２０ａおよびドレイン配線５との、層間絶縁膜１１を介して重なった部分をスポット的にレーザーでショットして、リペア配線２’と、バイパス配線２０ａおよびドレイン配線５とを溶接することによって、ドレイン配線５のバイパス通路を形成する。不良箇所１２’ ’がドレイン配線５から分離されたので、ゲート配線の走査の度毎にドレイン配線から補助電極に電荷が流れ込むことはなく、したがって、点欠陥を生ずることもない。また、不良箇所１２’ ’を迂回するバイパス通路が、隣接する画素領域の補助電極を用いて形成されているから、ドレイン配線の一端から入力された信号電圧は、不良箇所１２’ ’を迂回して、このバイパス通路を通り、そのドレイン配線の他端側にも伝達されていく。

なお、図９の実施例に係るスイッチング素子アレイ基板の隣接し合う画素領域間のドレイン配線と画素電極の補助電極との間に上述のような不良箇所が生じた場合には、実施例３と同様の修復処置を、ドレイン配線に完全な断線が生じた場合には、実施例２と同様の修復処置を取ればよい。後者の不良の場合には、リペア配線２’を用いて、隣接し合う画素領域間にバイパス通路を形成してもよい。

本発明の修復方法を、ドレイン配線に不良箇所が存在する場合について説明してきたが、本発明の修復方法は、ゲート配線に不良箇所の存在する場合にも同様に適用可能である。この場合には、リペア配線は、ゲート配線または補助電極から分岐して、層間絶縁膜を挟んで、その先端部が画素電極またはゲート配線に重なり合うように形成される。あるいは、ゲート配線と補助電極の一部とを層間絶縁膜を挟んで重なり合うように形成すれば、リペア配線は不用になり、不良箇所が生じたときに、不良箇所の前後の絶縁膜を破って、補助電極から形成されたバイパス配線を直接ゲート配線に溶接可能である。また、本発明のスイッチング素子アレイ基板は、１枚の基板上に互いに直交するように配置された複数の走査用配線と複数の信号用配線と、それらの交点に配置されたＴＦＴなどのスイッチング素子と、スイッチング素子に接続された画素電極を備えて構成されるスイッチング素子アレイ基板だけではなく、例えばＭＩＭ方式アクティブマトリクス型液晶表示装置のスイッチング素子アレイ基板のように、マトリクス状に二次元配置された複数のスイッチング素子と、１方向に並んだ複数の走査用配線または信号用配線と、スイッチング素子に接続された画素電極を備えて構成されるスイッチング素子アレイ基板であってもよい。例えばＭＩＭ方式アクティブマトリクス型液晶表示装置のスイッチング素子アレイ基板の場合には、例えばＴａでできた走査用配線（または信号用配線）の上にＴａ_２Ｏ_５陽極酸化膜が形成されているから、画素電極の補助電極から分岐して、Ｔａ_２Ｏ_５陽極酸化膜を挟んで、先端部が走査用配線（または信号用配線）に重なり合うリペア配線を形成すれば、上述のゲート配線に不良箇所が存在する場合と同様に、不良箇所の修復が可能である。走査用配線または信号用配線と画素電極とが同一平面に配置されている場合には、本発明の実施例１〜４と同様に、走査用配線または信号用配線に生じた不良箇所を修復することが可能である。

従来のスイッチング素子アレイ基板の平面図。 本発明のスイッチング素子アレイ基板の平面図および断面図。（実施例１） 図２のスイッチング素子アレイ基板の製造方法を説明するための製造の一工程における平面図。（実施例１） 図３に続く製造の一工程における平面図。（実施例１） 図４に続く製造の一工程における平面図。（実施例１） 本発明のアクティブマトリクス型表示装置の断面図。（実施例１） 本発明のスイッチング素子アレイ基板の修復方法を説明するための平面図および断面図。（実施例２） 本発明のスイッチング素子アレイ基板の修復方法を説明するための平面図および断面図。（実施例３） 本発明のスイッチング素子アレイ基板の平面図。（実施例４） 図９のスイッチング素子アレイ基板の修復方法を説明するための平面図および断面図。（実施例４）

符号の説明

１ ゲート配線
１Ａ ゲート電極部
２、２’ リペア配線
３ ＴＦＴ
３Ａ ａ−Ｓｉの島
４ 補助電極
４Ａ ソース電極部
４ａ 補助電極の一部
５ ドレイン配線
５Ａ ドレイン電極部
６ 透明電極
６ａ 透明電極の一部
７ 液晶
８、１０ 透明基板
９ カラーフィルタ
１１ 層間絶縁膜
１２、１２’、１２’ ’ 不良箇所
１４、２４ 切断部
２０ 画素電極
２０ａ バイパス配線
２１ 共通電極

Claims (9)

1. 第１の方向と該第１の方向に直交する第２の方向とにマトリクス状に二次元配置された複数のスイッチング素子と、前記複数のスイッチング素子に電気信号を印加するための、少なくとも前記第２の方向に並んだ、前記第１の方向に延びる複数の配線と、前記複数のスイッチング素子の各々に１個ずつ接続された、透明電極と該透明電極の周縁部に形成された補助電極との２層を有する画素電極と、を有するスイッチング素子アレイ基板の前記第１の方向に延びる配線に生じた不良箇所を迂回して、前記不良箇所の前後をつなぐ迂回路を形成するスイッチング素子アレイ基板の修復方法であって、前記補助電極の一部を、前記画素電極から切断して、前記迂回路の一部を形成する配線（以後、「バイパス配線」という）として用いることを特徴とするスイッチング素子アレイ基板の修復方法。
   
   
2. 前記スイッチング素子アレイ基板は、さらに、１対のリペア配線が、前記第１の方向に延びる配線および前記補助電極との間に形成されている絶縁膜を挟んで、前記第１の方向および第２の方向に直交する第３の方向に一方の端部を同一の補助電極と、他方の端部を同一の第１の方向に延びる配線と重ね合わせて形成されているスイッチング素子アレイ基板であって、前記バイパス配線が、前記１対のリペア配線の前記一方の端部が重ね合わされている前記同一の補助電極の２つの領域を含むように、前記画素電極から切断されて形成されるバイパス配線形成過程を有することを特徴とする請求項１に記載のスイッチング素子アレイ基板の修復方法。
3. 前記１対のリペア配線の前記一方の端部および他方の端部が配置されている領域の前記絶縁膜を破壊して、前記１対のリペア配線の前記一方の端部と前記バイパス配線とを、また、前記他方の端部と前記第１の方向に延びる配線とを、電気的に接続する迂回路形成過程を有することを特徴とする請求項２に記載のスイッチング素子アレイ基板の修復方法。
4. 前記スイッチング素子アレイ基板は、前記第１の方向に延びる配線と、前記画素電極とが、絶縁膜を挟んで形成されており、また、１対のリペア配線が、その端部を、前記絶縁膜を挟んで、前記第１の方向および第２の方向に直交する第３の方向に同一の補助電極または同一の第１の方向に延びる配線と重ね合わせて、同一の第２の方向に延びる配線または同一の補助電極から分岐して形成されているスイッチング素子アレイ基板であって、前記バイパス配線が、前記１対のリペア配線の前記端部が重ね合わされている前記同一の補助電極の２つの領域を含むように、または、前記１対のリペア配線が分岐している同一の補助電極の２つの領域を含むように、前記画素電極から切断されて形成されるバイパス配線形成過程を有することを特徴とする請求項１に記載のスイッチング素子アレイ基板の修復方法。
5. 前記１対のリペア配線の前記端部が配置されている領域の前記絶縁膜を破壊して、前記１対のリペア配線の前記端部を、前記バイパス配線または前記第１の方向に延びる配線に、電気的に接続する迂回路形成過程を有することを特徴とする請求項４に記載のスイッチング素子アレイ基板の修復方法。
6. 前記スイッチング素子アレイ基板は、前記補助電極が、絶縁膜を挟んで、前記第１の方向および第２の方向に直交する第３の方向に、前記第１の方向に延びる配線と重なり合う重なり部分を有するスイッチング素子アレイ基板であって、前記バイパス配線が、前記重なり部分の前記補助電極の少なくとも一部を用いて形成され、前記第１の方向に延びる配線の前記不良箇所を挟む２つの領域にある前記絶縁膜が破壊されて、前記２つの領域において前記第１の方向に延びる配線と前記バイパス配線とが電気的に接続されるバイパス配線形成過程を有することを特徴とする請求項１に記載のスイッチング素子アレイ基板の修復方法。
7. 前記スイッチング素子アレイ基板は、前記１対のリペア配線が、前記第１の方向に向かって、前記第１の方向に延びる配線の左右両側に形成されているスイッチング素子アレイ基板であって、前記第１の方向に延びる配線の左右両側に形成されている前記１対のリペア配線のうちのいずれか一方の１対のリペア配線に対して、前記バイパス配線形成過程が行われることを特徴とする請求項２から５のいずれかに記載のスイッチング素子アレイ基板の修復方法。
8. 前記第１の方向に延びる配線が、前記第３の方向に前記１対のリペア配線の端部と重なり合っている２つの領域の間で、または前記バイパス配線と重なり合っている領域において、前記不良箇所の領域を切断される不良箇所切断過程を有することを特徴とする請求項２から７のいずれかに記載のスイッチング素子アレイ基板の修復方法。
9. 前記絶縁膜を破壊する手段および／または前記不良箇所の領域を切断する手段としてレーザーが用いられることを特徴とする請求項３、５から８のいずれかに記載のスイッチング素子アレイ基板の修復方法。

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