KR102333563B1

KR102333563B1 - 유기발광 디스플레이 장치와 픽셀의 리페어 방법

Info

Publication number: KR102333563B1
Application number: KR1020140195538A
Authority: KR
Inventors: 박해진; 최영준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-12-31
Filing date: 2014-12-31
Publication date: 2021-12-01
Also published as: KR20160083532A

Abstract

본 발명은 유기발광 디스플레이 장치와 픽셀의 리페어 방법에 관한 것이다.
본 발명의 실시 예에 따른 유기발광 디스플레이 장치는 수직 방향으로 배열된 데이터 라인과 수평 방향을 배열된 스캔신호 라인 및 센스 신호 라인에 의해서 정의된 픽셀을 포함한다. 픽셀에는 유기발광 다이오드 및 유기발광 다이오드를 발광시키는 픽셀 회로가 배치되어 있다. N번째 게이트 라인과 접속된 제1 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제1 브리지 라인 및 N+1번째 게이트 라인과 접속된 제2 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제2 브리지 라인을 포함한다. 상기 제1 브리지 라인 및 상기 제2 브리지 라인과 중첩된 브리지 패턴을 포함한다. 상기 제1 브리지 라인과 상기 브리지 패턴을 접속시키는 제1 웰딩부 및 상기 제2 브리지 라인과 상기 브리지 패턴을 접속시키는 제2 웰딩부를 포함한다.

Description

유기발광 디스플레이 장치와 픽셀의 리페어 방법{Organic Light Emitting Display Device and Method For Repairing Of Pixel}

본 발명은 유기발광 디스플레이 장치와 픽셀의 리페어 방법에 관한 것이다.

유기발광 다이오드(OLED)를 발광시켜 화상을 표시하는 유기발광 디스플레이 장치는 구동방식에 따라 수동 매트릭스(Passive Matrix) 방식과 능동 매트릭스(Active Matrix) 방식으로 나눌 수 있다.

수동 매트릭스 방식은 별도의 박막 트랜지스터(thin film transistor, 이하, 'TFT'라 함)를 구비하지 않으면서 매트릭스 형태로 픽셀이 배열된 구성을 포함하며, 소비전력이 높아지게 되고 해상도 면에서도 한계가 있다.

반면에, 상기 능동 매트릭스 방식은 매트릭스 형태로 배열된 픽셀 각각에 TFT가 형성된 구성을 포함하며, TFT의 스위칭 구동과 스토리지 커패시터(Cst)의 전압 충전에 의해 각각의 픽셀을 구동한다.

따라서, 소비전력이 낮고 해상도 면에서도 수동 매트릭스 방식과 대비하여 이점이 있다. 고해상도 및 대면적을 요구하는 표시소자에는 능동 매트릭스 방식의 유기발광소자가 적합하다. 참고로, 이하 본 명세서에서는 '능동 매트릭스 방식의 유기발광 디스플레이 장치를 간략하게 '유기발광 디스플레이 장치'로 칭하도록 한다.

도 1은 유기발광 디스플레이 장치의 픽셀 구조를 설명하기 위한 도면이고, 도 2는 도 1의 A부분을 확대하여 나타내는 도면이다. 도 1에서는 유기발광 디스플레이 장치의 전체 픽셀들 중에서 n번째 라인에 배치된 하나의 단위 픽셀 및 n+1번째 라인에 배치된 하나의 단위 픽셀을 도시하고 있다. 도 1에서는 하나의 단위 픽셀이 4색의 RWBG픽셀로 구성된 것을 일 예로 도시하고 있다.

이하, 설명에서 n번째 라인에 배치된 픽셀의 의미는 OLED 패널 내에서 픽셀이 배치된 위치를 설명하기 위한 것으로, n번째 게이트 라인에 접속되어 배치된 픽셀을 의미한다. 마찬가지로, n+1번째 라인에 배치된 픽셀의 의미는 OLED 패널 내에서 픽셀이 배치된 위치를 설명하기 위한 것으로, n+1번째 게이트 라인에 접속되어 배치된 픽셀을 의미한다.

도 1 및 도 2를 참조하면, 디스플레이 패널의 각 픽셀은 입력되는 데이터 전류(Ioled)에 의해 발광하는 유기발광 다이오드(OLED)가 배치된 발광부 및 상기 유기발광 다이오드(OLED)를 구동시키기 위한 픽셀 회로가 배치된 구동 회로부를 포함한다.

디스플레이 패널에는 상기 유기발광 다이오드(OLED)와 픽셀 회로에 구동 전원 및 신호를 공급하기 위한 복수의 라인들이 형성되어 있다. 복수의 라인들은 VDD 라인(11, 구동전압 라인), 기준전압 라인(12), 데이터 라인(13R, 13W, 13G, 13B), 스캔신호 라인(14), 센스신호 라인(15)을 포함한다. 도 1 및 도 2에서는 3Tr-1Cap으로 구성된 내부 보상 방식의 픽셀 회로를 도시하고 있다. 픽셀 회로는 드라이빙 TFT(16), 스캔 TFT(18), 센스 TFT(19) 및 스토리지 커패시터(17)를 포함한다.

픽셀의 유기발광 다이오드(OLED) 및 픽셀 회로를 제조하는 과정에서 각 TFT들의 특성이 저하 및 편차가 발생할 수 있다. 또한, 라인들 및 메탈층 간의 쇼트 발생으로 인해 각 픽셀이 정상적으로 구동되지 않는 불량이 발생될 수 있다.

픽셀 영역에 형성된 드라이빙 TFT(16), 스캔 TFT(18) 및 센스 TFT(19)가 정상적으로 구동되지 않을 경우, 유기발광 다이오드로 전류가 인가되지 않아 암점화 불량이 발생할 수 있다. 또한, 드라이빙 TFT(16)의 소스 전극과 드레인 전극이 쇼트되는 경우, 드라이빙 TFT(16)가 정상적으로 구동되지 않고 소스 전극으로 인가된 전압이 바로 드레인 전극으로 직접 인가될 수 있다. 이 경우, 드라이빙 TFT(16)가 오프(off)되지 않고 계속 온(on) 상태가 유지되어 유기발광 다이오드(OLED)가 계속 점등하는 휘점화 불량이 발생할 수 있다.

도 3은 픽셀의 리페어 구조를 적용 시 리페어 패턴에 의해 커패시턴스가 생기는 것을 나타내는 도면이다. 도 3에서는 도 2의 B부분을 확대하여 도시하고 있다.

도 3을 참조하면, 특정 픽셀에 암점화 또는 휘점화 불량이 발생하는 경우, 위 라인에 배치된 픽셀과 아래 라인에 배치된 픽셀의 신호를 공유하도록 리페어를 수행하게 된다.

예를 들어, N번째 라인에 배치된 제1 픽셀에 암점화 또는 휘점화 불량이 발생하는 경우, 제1 픽셀의 드라이빙 TFT에서 제1 유기발광 다이오드로 입력되는 신호를 차단한다. 그리고, N+1번째 라인에 배치된 제2 픽셀의 제2 유기발광 다이오드에 입력되는 신호를 제1 픽셀 제1 유기발광 다이오드에 입력되도록 한다. 이를 통해, N번째 라인에 배치된 제1 픽셀의 암점화 또는 휘점화 불량을 리페어 한다.

여기서, 수직하게 인접한 2개의 픽셀의 순차적으로 구동될 때, 즉, N번째 라인에 배치된 제1 픽셀이 구동된 이후 N+1번째 라인에 배치된 제2 픽셀이 구동될 때, 제1 픽셀의 드라이빙 TFT의 애노드 전극의 ITO 패턴이 제2 픽셀의 영역으로 넘어오면서 3가지 오버랩 커패시턴스(①, ②, ③)가 생기게 된다.

제1 오버랩 커패시턴스(①, C_SOSO)는 N+1번째 라인에 배치된 제2 픽셀의 드라이빙 TFT의 소스 노드(소스/드레인 메탈)와 N번째 라인에 배치된 제1 픽셀의 드라이빙 TFT의 소스 노드(애노드 전극에서 연장된 ITO 패턴)의 오버랩에 의해서 발생한다.

제2 오버랩 커패시턴스(②, C_SOSC)는 N+1번째 라인에 배치된 제2 픽셀의 스캔신호 라인(14, 게이트 메탈)과 N번째 라인에 배치된 제1 픽셀의 드라이빙 TFT의 소스 노드(애노드 전극에서 연장된 ITO 패턴)의 오버랩에 의해서 발생한다.

제3 오버랩 커패시턴스(③, C_SOSC)는 N+1번째 라인에 배치된 제2 픽셀의 센스신호 라인(15, 게이트 메탈)과 N번째 라인에 배치된 제1 픽셀의 드라이빙 TFT의 소스 노드(애노드 전극에서 연장된 ITO 패턴)의 오버랩에 의해서 발생한다.

도 4는 리페어 패턴에 의한 커패시턴스의 영향으로 픽셀들 간에 휘도 편차가 발생하는 문제점을 나타내는 도면이다.

도 4를 참조하면, 1~8번째 라인 블록 내에서 휘도 편차가 발생하지 않지만, 9번째 라인에서 휘도 편차가 발생할 때, 세 번째 오버랩 커패시턴스(③, SOSC)에 의해서 휘도 편차가 가장 크게 발생하는 것을 확인할 수 있다. 또한, 9번째 라인에서 휘도 편차가 발생할 때, 저 계조로 갈수록 네거티브(-) 방향으로 휘도 편차가 심화되는 것을 확인할 수 있다.

이와 같이, 3Tr-1Cap으로 구성된 내부보상 픽셀 회로에서 발생하는 3가지 오버랩 커패시턴스(①, ②, ③)으로 인해서 리페어 구조가 적용된 픽셀과 리페어 구조가 적용되지 않은 픽셀들 간에 휘도 편차가 발생하는 문제점이 있다.

픽셀의 리페어를 통해 암점화 및 휘점화 불량을 개선하는 효과가 있지만, 리페어 구조의 적용 여부에 따라서 첫 번째 라인부터 마지막 라인까지 픽셀들 간의 휘도 편차가 발생하여 표시 품질이 떨어지는 문제점이 있다. 이러한, 표시 품질의 저하로 인해서 내부보상 방식의 픽셀에 리페어 구조를 적용할 수 없는 문제점이 있다.

본 발명은 앞에서 설명한 문제점들을 해결하기 위한 것으로서, 내부보상 방식의 픽셀 회로를 포함하는 픽셀의 리페어 방법을 제공하는 것을 기술적 과제로 한다.

본 발명은 앞에서 설명한 문제점들을 해결하기 위한 것으로서, 내부보상 방식의 픽셀 회로를 포함하는 픽셀에서 리페어 구조의 적용에 따른 오버랩 커패시턴스의 발생을 방지할 수 있는 유기발광 디스플레이 장치와 픽셀의 리페어 방법을 제공하는 것을 기술적 과제로 한다.

위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

앞에서 설명한 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 유기발광 디스플레이 장치는 수직 방향으로 배열된 데이터 라인과 수평 방향을 배열된 스캔신호 라인 및 센스 신호 라인에 의해서 정의된 픽셀을 포함한다. 픽셀에는 유기발광 다이오드 및 유기발광 다이오드를 발광시키는 픽셀 회로가 배치되어 있다. N번째 게이트 라인과 접속된 제1 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제1 브리지 라인 및 N+1번째 게이트 라인과 접속된 제2 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제2 브리지 라인을 포함한다. 상기 제1 브리지 라인 및 상기 제2 브리지 라인과 중첩된 브리지 패턴을 포함한다. 상기 제1 브리지 라인과 상기 브리지 패턴을 접속시키는 제1 웰딩부 및 상기 제2 브리지 라인과 상기 브리지 패턴을 접속시키는 제2 웰딩부를 포함한다.

본 발명의 실시 예에 따른 픽셀의 리페어 방법은 스캔신호 라인과 센스 신호 라인 사이에 브리지 패턴을 형성하고, N번째 게이트 라인에 접속된 제1 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제1 브리지 라인을 상기 브리지 패턴의 제1 측과 중첩되도록 형성한다. N+1번째 게이트 라인에 접속된 제2 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제2 브리지 라인을 상기 브리지 패턴의 제2 측과 중첩되도록 형성한다. 상기 브리지 패턴에 웰딩 공정을 수행하여 상기 제1 브리지 라인과 상기 브리지 패턴을 접속시키는 제1 웰딩부를 형성한다. 상기 제2 브리지 라인과 상기 브리지 패턴을 접속시키는 제2 웰딩부를 형성한다.

본 발명은 내부보상 방식의 픽셀 회로를 포함하는 픽셀의 리페어 방법을 제공한다.

본 발명의 유기발광 디스플레이 장치와 픽셀의 리페어 방법은 내부보상 방식의 픽셀 회로를 포함하는 픽셀에서 리페어 구조의 적용에 따른 오버랩 커패시턴스의 발생을 방지 또는 감소시킬 수 있다.

본 발명의 유기발광 디스플레이 장치와 픽셀의 리페어 방법은 리페어 구조의 적용에 따른 휘도 편차를 방지 또는 감소시킬 수 있다.

본 발명의 픽셀의 리페어 방법은 암점화 불량 및 휘점화 불량 픽셀을 리페어함으로써 유기발광 디스플레이 장치의 표시 품질을 향상시킬 수 있다.

본 발명의 픽셀의 리페어 방법은 암점화 불량 및 휘점화 불량 픽셀을 리페어 함으로써 유기발광 디스플레이 장치의 생산 수율을 높이고, 제조 비용을 절감시킬 수 있다.

위에서 언급 된 본 발명의 특징 및 효과들 이외에도 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 효과들이 새롭게 파악 될 수도 있을 것이다.

도 1은 유기발광 디스플레이 장치의 픽셀 구조를 설명하기 위한 도면이다.
도 2는 도 1의 A부분을 확대하여 나타내는 도면이다.
도 3은 픽셀의 리페어 구조를 적용 시 리페어 패턴에 의해 커패시턴스가 생기는 것을 나타내는 도면이다.
도 4는 리페어 패턴에 의한 커패시턴스의 영향으로 픽셀들 간에 휘도 편차가 발생하는 문제점을 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 유기발광 디스플레이 장치의 픽셀 구조를 설명하기 위한 도면이다.
도 6은 도 5의 C 및 D부분을 확대하여 나타내는 것으로, 본 발명의 제1 실시 예에 따른 픽셀의 리페어 방법을 나타내는 도면이다.
도 7은 도 6의 A1-A2 선에 따른 단면도이다.
도 8은 도 5의 C 및 D부분을 확대하여 나타내는 것으로, 본 발명의 제2 실시 예에 따른 픽셀의 리페어 방법을 나타내는 도면이다.
도 9는 본 발명의 실시 예에 따른 픽셀의 리페어 방법을 적용함으로써 유기발광 디스플레이 장치의 휘도 편차가 감소된 효과를 나타내는 도면이다.

명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, '제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나'의 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

도면을 참조한 설명에 앞서, 본 발명의 실시 예에 따른 유기 발광 디스플레이 장치는 디스플레이 패널 및 구동 회로부를 포함하여 구성된다.

구동 회로부는 데이터 드라이버, 게이트 드라이버, 타이밍 컨트롤러, 메모리 및 전원 공급부를 포함하며, 복수의 구동집적회로(Drive IC)가 실장된 인쇄회로기판 및 COF(Chip on Film)에 형성된다. FOG(Film on Glass)를 이용하여 디스플레이 패널에 전원 및 구동신호를 공급한다.

디스플레이 패널은 복수의 픽셀이 매트릭스 형태로 배열되어 화상이 표시되는 액티브 영역(active area)과, 복수의 링크 라인 및 로그 라인들이 형성된 비 표시 영역(non-display area)을 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 유기발광 디스플레이 장치와 픽셀의 리페어 방법에 대하여 설명하기로 한다.

도 5는 본 발명의 실시 예에 따른 유기발광 디스플레이 장치의 픽셀 구조를 설명하기 위한 도면이고, 도 6은 도 5의 C 및 D부분을 확대하여 나타내는 것으로, 본 발명의 제1 실시 예에 따른 픽셀의 리페어 방법을 나타내는 도면이다.

도 5에서는 본 발명의 실시 예에 따른 유기발광 디스플레이 장치의 전체 픽셀들 중에서 n번째 라인에 배치된 하나의 단위 픽셀 및 n+1번째 라인에 배치된 하나의 단위 픽셀을 도시하고 있다. 도 5 및 도 6에서는 하나의 단위 픽셀이 4색의 RWBG픽셀로 구성된 것을 일 예로 도시하고 있다.

도 5 및 도 6을 참조하면, 디스플레이 패널(100)의 각 픽셀은 입력되는 데이터 전류(Ioled)에 의해 발광하는 유기발광 다이오드(OLED)가 배치된 발광부 및 상기 유기발광 다이오드(OLED)를 구동시키기 위한 픽셀 회로가 배치된 구동 회로부를 포함한다.

디스플레이 패널(100)에는 상기 유기발광 다이오드(OLED)와 픽셀 회로에 구동 전원 및 신호를 공급하기 위한 복수의 라인들이 형성되어 있다. 복수의 라인들은 데이터 라인(110R, 110W, 110B, 110G), VDD 라인(120, 구동전압 라인), 기준전압 라인(130), 스캔신호 라인(140a, 140b), 센스신호 라인(150a, 150b)을 포함한다.

여기서, 데이터 라인(110R, 110W, 110B, 110G), 스캔신호 라인(140a, 140b) 및 센스신호 라인(150a, 150b)은 픽셀마다 형성될 수 있다. 반면, VDD 라인(120) 및 기준전압 라인(130)은 하나의 단위 픽셀 또는 복수의 단위 픽셀마다 형성될 수 있다.

하나의 단위 픽셀이 4색의 레드, 화이트, 블루 및 그린(RWBG) 픽셀로 구성되고, 레드 픽셀의 데이터 라인(110R), 화이트 픽셀의 데이터 라인(110W), 블루 픽셀의 데이터 라인(110B) 및 그린 픽셀의 데이터 라인(110G)이 수직 방향으로 배치되어 있다.

레드 픽셀과 화이트 픽셀 사이에 레드 픽셀의 데이터 라인(110R)과 화이트 픽셀의 데이터 라인(110W)이 나란히 배치되어 있다. 그리고, 블루 픽셀과 그린 픽셀 사이에 블루 픽셀의 데이터 라인(110B)과 그린 픽셀의 데이터 라인(110G)이 나란히 배치되어 있다.

VDD 라인(120)은 수직 방향으로 배치되어 있고, 2개의 픽셀 사이에 공통으로 배치되어 있다. 도 5 및 도 6에서는 하나의 단위 픽셀을 도시하고 있어, 단위 픽셀의 좌측에 VDD 라인(120)이 배치된 것을 도시하고 있다. 수직으로 형성된 VDD 라인(120)이 수평방향으로 분기되어 드라이빙 TFT(160a, 160b)와 접속되고, 드라이빙 TFT(160a, 160b)에 구동전원(VDD)이 공급된다.

기준전압 라인(130)은 수직 방향으로 배치되어 있고, 하나의 단위 픽셀에 공통으로 기준전압 라인(130)이 배치되어 있다. 기준전압 라인(130)은 단위 픽셀의 중앙부, 즉, 화이트 픽셀과 블루 픽셀 사이에 배치되어 있다.

스캔신호 라인(140a, 140b)은 수평 방향으로 배치되고, 스토리지 커패시터(170a, 170b)의 아래에 배치되어 있다. 센스신호 라인(150a, 150b)은 수평 방향으로 배치되고, 스캔신호 라인(140a, 140b)의 아래에 배치되어 있다.

데이터 라인(110R, 110W, 110B, 110G)에는 데이터 드라이버로부터 데이터 전압이 인가된다. 데이터 전압(Vdata)은 픽셀의 드라이빙 TFT(160a, 160b)의 문턱전압(Vth) 및 이동도(k)의 변화를 보상하기 위한 보상 전압이 포함될 수 있다.

기준전압 라인(130)에는 데이터 드라이버로부터 디스플레이 기준전압 또는 센싱 기준전압이 선택적으로 공급될 수 있다. 디스플레이 기준전압은 각 픽셀의 데이터 충전 기간 동안 각 기준전압 라인(130)에 공급된다.

센싱 기준전압은 각 픽셀의 드라이빙 TFT(160a, 160b)의 문턱전압(Vth) 및 이동도(k)를 센싱하는 센싱 기간에 기준전압 라인(130)에 공급될 수 있다.

스캔신호 라인(140a, 140b)에는 게이트 드라이버로부터 스캔 신호(게이트 구동 신호)가 인가된다. 그리고, 센스신호 라인(150a, 150b)에는 게이트 드라이버로부터 센스신호(sense)가 인가된다.

도 5 및 도 6에서는 3Tr-1Cap으로 구성된 내부 보상 방식의 픽셀 회로를 도시하고 있다. 픽셀 회로는 드라이빙 TFT(160a, 160b), 스캔 TFT(180a, 180b), 센스 TFT(190a, 190b) 및 스토리지 커패시터(170a, 170b)를 포함한다.

여기서, 드라이빙 TFT(160a, 160b), 스캔 TFT(180a, 180b) 및 센스 TFT(190a, 190b)는 비정질 실리콘(a-Si), 저온다결정 실리콘(LTPSL: Low-Temperature Poly-Silicon) 또는 산화물(oxide)을 액티브(active)의 재료로 이용하여 N타입(N-type) 또는 P타입(P-type)으로 제조될 수 있다.

스캔 TFT(180a, 180b)는 스캔신호 라인(140a, 140b)에 공급되는 스캔 신호(게이트 구동 신호)에 따라 스위칭 된다. 스캔 신호에 의해 스캔 TFT(180a, 180b)가 턴온되어 데이터 라인(110R, 110W, 110B, 110G)에 공급되는 데이터 전압(Vdata)이 드라이빙 TFT(160a, 160b)에 공급된다.

드라이빙 TFT(160a, 160b)는 스캔 TFT(180a, 180b)로부터 공급되는 데이터 전압(Vdata)에 따라 스위칭되어, 유기발광 다이오드(OLED)로 흐르는 데이터 전류(Ioled)를 제어한다. 드라이빙 TFT(160a, 160b)가 턴온되면 VDD 라인(120)을 통해 인가된 구동 전류가 유기발광 다이오드(OLED)에 입력되어 유기발광 다이오드(OLED)가 발광하게 된다.

센스 TFT(190a, 190b)의 드레인 전극은 드라이빙 TFT(160a, 160b)의 드레인 전극에 연결된다. 센스 TFT(140)의 소스 전극은 기준전압 라인(130)에 연결된다. 센스신호 라인(150a, 150b)에 인가되는 센스신호(sense)에 의해서 센스 TFT(190a, 190b)가 스위칭 된다. 센스 TFT(190a, 190b)의 스위칭에 의해 유기발광 다이오드(OLED)의 애노드 전극의 전압이 기준전압으로 초기화 된다.

그러나, 이에 한정되지 않고, 외부보상 방식의 경우에는 센스 TFT(190a, 190b)의 스위칭에 의해 유기발광 다이오드(OLED)의 애노드 전극으로 공급되는 데이터 전류(Ioled)를 센싱하고, 각 픽셀의 센싱 값에 따라 각 픽셀에 공급되는 데이터 전압을 보상하여 드라이빙 TFT(160a, 160b)의 문턱전압(Vth) 및 이동도(mobility) 특성의 변화를 보상할 수 있다.

이하, 도 6을 참조하여, 액티브 영역에 형성된 전체 픽셀들 중에서 N번째 라인에 배치된 복수의 픽셀들 중에서 하나의 픽셀을 리페어 하는 것을 예로 설명한다. 도 6에서는 N번째 라인에 배치된 화이트(W) 픽셀을 리페어한 것을 도시하고 있다.

본 발명의 실시 예에 따른 유기발광 디스플레이 장치 및 픽셀의 리페어 방법은 특정 픽셀에 불량이 발생하면, 불량이 발생된 픽셀의 하부에 배치된 픽셀의 애노드 전극에 인가되는 신호를 공유하도록 리페어 구조를 형성한다. 즉, 상/하로 인접한 2개의 픽셀의 애노드 전극에 인가되는 신호를 공유하도록 리페어 구조를 형성한다.

여기서, 픽셀의 불량은 암점화 불량 및 휘점화 불량을 포함한다. 본 발명의 유기발광 디스플레이 장치와 픽셀의 리페어 방법은 픽셀의 암점화 불량 및 휘점화 불량을 모두 리페어 할 수 있다.

불량이 없는 제2 픽셀에 배치된 드라이빙 TFT의 출력 신호를 불량이 있는 제1 픽셀의 애노드 전극과 불량이 없는 제2 픽셀의 애노드 전극이 공유한다.

예를 들어, N번째 라인에 위치하는 제1 화이트(W) 픽셀에 불량이 발생하면 제1 화이트(W) 픽셀의 애노드 전극과 N+1번째 라인에 위치하는 제2 화이트(W) 픽셀의 애노드 전극을 연결시킨다. 제2 화이트(W) 픽셀의 애노드 전극에 인가되는 신호를 제1 화이트(W) 픽셀의 애노드 전극과 공유하여 불량이 발생한 제1 화이트(W) 픽셀의 유기발광 다이오드를 발광시킬 수 있다.

여기서, 불량이 발생된 제1 화이트(W) 픽셀의 애노드 전극에 신호가 입력되는 것을 차단하고, 상기 제1 화이트(W) 픽셀 상부에 형성된 제2 화이트(W) 픽셀의 애노드 전극에 인가되는 신호가 제1 픽셀의 제1 화이트(W) 픽셀에 인가되도록 한다. 이를 위해, 컷팅(cutting) 및 웰딩(welding) 공정을 수행하여 불량이 발생된 제1 화이트(W) 픽셀을 리페어 한다.

이를 위해, 각 픽셀의 유기발광 다이오드의 애노드 전극(ITO)은 길이가 아래쪽 및 위쪽으로 연장되어 있다. N번째 라인에 위치하는 제1 RGBW픽셀들의 애노드 전극(ITO)은 길이가 아래쪽으로 연장되어, 제1 제1 RGBW픽셀의 스캔신호 라인과 센스신호 라인 사이까지 배치되어 있다. 또한, N번째 라인에 위치하는 제1 RGBW픽셀들의 애노드 전극(ITO)은 길이가 위쪽으로 연장되어, N+1번째 라인에 위치하는 제2 RGBW픽셀의 스캔신호 라인과 센스신호 라인 사이까지 배치되어 있다. 즉, 각 픽셀의 애노드 전극의 길이를 연장하여 위쪽에 위치한 픽셀의 애노드 전극과 아래쪽에 위치한 픽셀의 애노드 전극을 연결하는 브리지 라인으로 이용한다. 이하, 애노드 전극(ITO)의 길이가 연장된 ITO 패턴을 '브리지 라이'으로 명칭 한다.

N번째 라인에 배치된 제1 화이트(W) 픽셀에 불량이 발생된 경우, N번째 라인에 배치된 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)의 출력단과 상기 제1 화이트(W) 픽셀의 유기발광 다이오드의 애노드 전극의 입력단(①)이 연결된 부분이 컷팅되어 있다. 즉, 드라이빙 TFT(160a)의 출력단 애노드 전극의 입력단이 전기적으로 단선되어 있다.

여기서, 백 플레이트 기판의 상면 또는 배면에서 드라이빙 TFT(160a)의 출력단과 애노드 전극이 연결된 부분에 레이저를 조사하여 애노드 전극의 입력단을 컷팅한다.

이와 같이, 드라이빙 TFT(160a)의 출력단과 애노드 전극의 입력단이 연결된 부분이 컷팅되어, 드라이빙 TFT(160a)의 출력이 애노드 전극으로 입력되지 않게 한다.

한편, 스캔신호 라인(180a, 180b)과 센스신호 라인(190a, 190b)의 사이 공간에 복수의 브리지 패턴(220)이 배치되어 있다. 복수의 브리지 패턴(220)은 전도성의 메탈 재질의 형성되어 있다. 이러한, 브리지 패턴(220)은 스캔신호 라인(180a, 180b) 및 센스신호 라인(190a, 190b)과 접속되지 않도록 아일랜드(island) 형태로 배치되어 있다. 각 픽셀 영역마다 브리지 패턴(220)이 형성되어 있다. 전도성의 메탈은 TFT의 소스 컨택부 및 드레인 컨택부와 동일 물질로 함께 형성된다.

복수의 브리지 패턴(220) 각각의 일측과 중첩되도록 제1 RGBW픽셀 각각의 애노드 전극에서 길이가 연장된 제1 브리지 라인이 배치되어 있다. 그리고, 브리지 패턴(220) 각각의 타측과 중첩되도록 제2 RGBW픽셀 각각의 애노드 전극에서 길이가 연장된 제2 브리지 라인이 배치되어 있다.

여기서, 브리지 패턴(220)은 불량이 발생된 픽셀의 리페어에 이용되는 것이다. 제1 화이트(W) 픽셀에 불량이 발생한 경우, 불량이 발생한 제1 화이트(W) 픽셀의 애노드 전극이 제2 화이트(W) 픽셀에 배치된 브리지 패턴(220)과 중첩되어 있고, 제2 화이트(W) 픽셀 영역의 브리지 패턴(220)의 영역에(②)에 웰딩을 수행한다.

이를 통해, 제1 화이트(W) 픽셀의 애노드 전극의 브리지 라인과 브리지 패턴(220)을 전기적으로 연결하는 제1 웰딩부(230b)가 형성된다. 그리고, 제2 화이트(W) 픽셀의 애노드 전극의 브리지 라인과 브리지 패턴(220)을 전기적으로 제2 웰딩부(230a)가 형성된다. 이러한, 제1 웰딩부(230b) 및 제2 웰딩부(230a)에 의해 브리지 패턴(220)을 사이에 두고 제1 화이트(W) 픽셀의 애노드 전극과 제2 화이트(W) 픽셀의 애노드 전극이 전기적으로 연결된다.

한편, 불량이 발생되지 않은 픽셀들은 전극 브리지 패턴(220)이 형성된 부분에 웰딩 공정을 수행하지 않아, 상하로 인접한 픽셀들의 애노드 전극들이 전기적으로 연결되지 않는다.

이와 같이, 불량이 발생한 제1 화이트(W) 픽셀의 드라이빙 TFT의 출력단과 애노드 전극 입력단(①)을 컷팅하여 드라이빙 TFT출력단과 애노드 전극 입력단을 전기적으로 단선 시킨다. 그리고, 제2 화이트(W) 픽셀 영역에 배치된 브리지 패턴(220)의 영역(②)에 웰딩을 공정을 수행하여 제1 화이트(W) 픽셀의 애노드 전극과 제2 화이트(W) 픽셀의 애노드 전극이 연결되도록 한다. 이를 통해, 불량이 발생된 제1 화이트(W) 픽셀의 유기발광 다이오드가 발광할 수 있도록 리페어 한다. 즉, 정상적인 제2 화이트(W) 픽셀의 애노드 전극의 신호를 불량이 발생한 제1 화이트(W) 픽셀의 애노드 전극이 함께 공유하여 불량이 발생된 제1 화이트(W) 픽셀도 정상적으로 발광되도록 한다.

도 7은 도 6의 A1-A2 선에 따른 단면도이다. 도 7에서는 코플라너(Coplanar) 타입의 드라이빙 TFT와 스토리지 커패시터(170a, 170b) 및 픽셀의 컷팅 구조와 웰딩 구조를 도시하고 있다.

도 7(a)에서는 픽셀에 불량이 없어 리페어 구조를 적용하지 않은 픽셀의 구조를 도시하고 있다. 여기서, 불량이 발생하지 않은 픽셀은 RWBG픽셀이 모두 적용될 수 있다. 그리고, 도 7(b)에서는 N번째 라인에 배치된 픽셀에 불량이 발생했을 때, 불량이 발생한 픽셀의 리페어 구조를 도시하고 있다. 여기서, 불량이 발생한 않은 픽셀은 RWBG픽셀이 모두 적용될 수 있다.

이하, 도 7(a), 7(b)를 참조하여, 불량이 발생한 픽셀에 컷팅 및 웰딩 구조가 적용된 구체적인 실시 예를 설명하도록 한다. 도 7의 단면도에서는 N번째 라인의 픽셀 영역이 좌측에 배치되고 N+1번째 라인의 픽셀 영역이 우측에 배치되어 있으나, N번째 라인의 픽셀 영역과 N+1번째 라인의 픽셀 영역은 도 6에 도시된 바와 같이 상하로 인접하게 배치되어 있다.

도 7(a), 도 7(b)를 참조하면, 기판(201) 상의 N번째 라인의 픽셀 영역 및 N+1번째 라인의 픽셀 영역에 차광층(202, light shield layer)가 배치되어 있다. 차광층(202)은 드라이빙 TFT의 액티브층(204)에 빛이 입사되는 것을 방지하기 위한 것으로 빛이 투과되지 않는 불투명한 안료 또는 메탈 물질로 형성된다. 차광층(202)은 스토리지 커패시터(170a, 170b)에 제1 전극으로 이용된다.

차광층(202)을 덮도록 버퍼층(203)이 배치되어 있고, 버피층(203) 상에 드라이빙 TFT의 액티브층(204)이 배치되어 있다. 액티브층(204)에 선택적으로 불순물이 도핑되어 일측에 소스 전극이 형성되고, 타측에 드레인 전극이 형성되어 있다. 소스 전극과 드레인 전극 사이는 채널이 된다.

액티브층(204)은 차광층(202)과 중첩되도록 배치되어 있다. 액티브층(204)은 ITO(indium-Tin oxide), IGO(indium-gallium oxide), IZO (indium-zinc oxide) 또는 IGZO(amorphous indium-gallium zinc oxide)와 투명한 전도성 산화물로 형성된다.

액티브층(204) 상에 게이트 절연막(205)이 배치되어 있다. 게이트 절연막(205)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)의 단일막으로 형성될 수 있고, 산화 실리콘(SiO2)으로 형성된 제1 막과 질화 실리콘(SiNx)으로 형성된 제2 막으로 형성될 수도 있다.

게이트 절연막(205) 상에 게이트 전극(206)이 배치되어 있다. 게이트 전극(206)은 액티브층(204)의 채널과 중첩되도록 배치되어 있다. 일 예로서, 게이트 전극(206)은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)를 재료로 이용하여 단일층(single layer) 구조로 형성될 수 있다. 다른 예로서, 게이트 전극(206)은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)의 재료 중 적어도 2개의 재료를 이용한 복층(multi layer) 구조로 형성될 수도 있다. 이때, 게이트 전극(206)과 도 6에 도시된 스캔신호 라인(180a, 180b) 및 센스신호 라인(190a, 190b)과 동일 메탈로 형성될 수 있다.

게이트 전극(206)을 덮도록 층간 절연막(207, ILD: Inter Layer Dielectric)이 배치되어 있다. 층간 절연막(207) 중에서 액티브층(204)의 소스 전극 및 드레인 전극과 대응되는 부분이 제거되어 복수의 제1 컨택홀이 형성되고, 차광층(202)과 중첩되는 부분의 버퍼층(203) 및 층간 절연막(207)이 제거되어 제2 컨택홀이 형성된다.

복수의 제1 컨택홀에 전도성 메탈이 매립되어 드라이빙 TFT의 소스 전극과 접속된 소스 컨택부(208) 및 드라이빙 TFT의 드레인 전극과 접속된 드레인 컨택부(208)가 형성되어 있다. 그리고, 제2 컨택홀에 전도성 메탈이 매립되어 차광층(202)과 드라이빙 TFT의 드레인 컨택부(208)를 전기적으로 접속시킨다.

소스/드레인 컨택부(208)는 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)를 재료로 이용하여 단일층(single layer) 구조로 형성될 수 있다. 다른 예로서, 소스/드레인 컨택부(208)는 복층(multi layer) 구조로 형성될 수 있다. 제1 층은 몰리브덴-티타늄(MoTi)의 합금을 재료로 이용하여 형성되고, 제2 층은 구리(Cu)를 재료로 이용하여 형성될 수 있다. 이때, 소스/드레인 컨택부(208)는 데이터 라인과 동일 메탈을 재료로 이용한 동일 마스크 공정으로 함께 형성될 수 있다.

도 7에서는 픽셀 회로의 드라이빙 TFT, 스캔 TFT 및 센스 TFT 중에서 드라이빙 TFT만 도시되어 드라이빙 TFT의 구조를 설명하였다. 그러나, 이에 한정되지 않고 스캔 TFT 및 센스 TFT도 드라이빙 TFT와 유사 또는 동일한 구조로 형성될 수 있다.

도 6 및 도 7을 결부하여 설명하면, 층간 절연막(207)의 상부 중에서 스캔신호 라인(180a, 180b)과 센스신호 라인(190a, 190b)의 사이 공간에 복수의 브리지 패턴(220)이 배치되어 있다.

드라이빙 TFT와 브리지 패턴(220)을 덮도록 보호막(209)이 배치되어 있다. 보호막(209)은 산화 실리콘(SiO₂) 또는 질화 실리콘(SiNx) 물질로 형성된다.

보호막(209) 상부 중에서 개구부에 컬러필터(210)가 배치되어 있고, 컬러필터(210)를 덮도록 평탄화층(211)이 배치되어 있다. 평탄화층(211) 상부에 유기발광 다이오드의 애노드 전극(212a, 212b)이 배치되어 있다.

드라이빙 TFT의 드레인 컨택부(208)와 중첩되는 부분의 평탄화층(211)이 제거되어 복수의 제3 컨택홀이 형성된다. 제3 컨택홀에 애노드 전극(212a, 212b)이 배치되어 드라이빙 TFT의 드레인 전극과 애노드 전극(212a, 212b)이 전기적으로 접속된다.

여기서, 각 픽셀의 애노드 전극(212a, 212b)의 길이가 연장되어 브리지 라인(212c, 212d)이 형성되어 있다. 제1 픽셀의 애노드 전극(212a)에서 길이가 연장된 부분이 제1 브리지 라인(212d)이고, 제2 픽셀의 애노드 전극(212b)에서 길이가 연장된 부분이 제2 브리지 라인(212c)이다.

각 픽셀의 애노드 전극(212a, 212b)의 길이가 연장되어 아래쪽에 위치한 N번째 라인의 제1 픽셀의 애노드 전극(212a)과 위쪽에 위치한 N+1번째 라인의 제2 픽셀의 애노드 전극(212b)을 연결하는 제1 브리지 라인(212d)과 제2 브리지 라인(212c)이 배치되어 있다.

제1 화이트(W) 픽셀의 애노드 전극(212a)에서 길이가 연장된 제1 브리지 라인(212d)이 복수의 브리지 패턴(220) 의 일측과 중첩되도록 배치되어 있다. 그리고, 제2 화이트(W) 픽셀의 애노드 전극(212b)에서 길이가 연장된 제2 브리지 라인(212c)이 브리지 패턴(220) 의 타측과 중첩되도록 배치되어 있다.

N번째 라인에 배치된 제1 화이트(W) 픽셀에는 불량이 발생되고, N+1번째 라인에 배치된 제2 화이트(W) 픽셀에는 불량이 발생되지 않은 경우를 예를 들어 설명한다.

먼저, 불량이 발생된 제1 화이트(W) 픽셀의 컷팅 구조를 설명하면, N번째 라인에 배치된 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)의 드레인 전극(출력단)과 상기 제1 화이트(W) 픽셀의 유기발광 다이오드의 애노드 전극(212a)이 연결된 부분이 컷팅(240)되어 있다.

여기서, 기판(201)의 상면 또는 배면에서 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)의 드레인 전극(출력단)과 애노드 전극(212a)이 연결된 부분에 레이저를 조사하여 애노드 전극(212a)의 입력단이 컷팅(240)되어 있다. 즉, 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)의 드레인 전극과 애노드 전극(212a)이 전기적으로 단선되어 있다.

이와 같이, 불량이 발생된 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)의 드레인 전극(출력단)과 애노드 전극(212a의 입력단이 연결된 부분이 컷팅되어, 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)의 출력이 애노드 전극(212a)으로 입력되지 않는다.

이어서, 불량이 발생된 제1 화이트(W) 픽셀의 웰딩 구조를 설명하면, 스캔신호 라인(180a, 180b)과 센스신호 라인(190a, 190b)의 사이 공간에 배치된 브리지 패턴(220)이 배치되어 있다. 그리고, 브리지 패턴(220)의 영역에 웰딩 공정이 수행되어 제1 웰딩부(230b) 및 제1 웰딩부(230a)가 배치되어 있다.

제1 웰딩부(230b)는 제1 화이트(W) 픽셀의 애노드 전극(212a)의 브리지 라인(212d)과 브리지 패턴(220)을 전기적으로 접속시킨다. 그리고, 제2 웰딩부(230a)는 제2 화이트(W) 픽셀의 애노드 전극(212b)의 브리지 라인(212c)과 브리지 패턴(220)을 전기적으로 접속시킨다.

이러한, 제1 웰딩부(230b) 및 제2 웰딩부(230a)에 의해 브리지 패턴(220)을 사이에 두고 제1 화이트(W) 픽셀의 애노드 전극(212a)과 제2 화이트(W) 픽셀의 애노드 전극(212b)이 전기적으로 연결된다.

한편, 도 7(a)에 도시된 바와 같이, 불량이 발생되지 않은 픽셀 영역에는 애노드 전극의 컷팅 및 웰딩부가 형성되지 않는다. 따라서, 상하로 인접한 픽셀들의 애노드 전극들이 전기적으로 연결되지 않고, 각 픽셀의 드라이빙 TFT과 애노드 전극이 접속되어 있다.

각 픽셀 영역을 구분시키기 위해서 픽셀 영역의 개구부를 제외한 부분에 뱅크(213)가 형성되어 있다. 개구부에 의해 노출된 애노드 전극(212a, 212b) 상에 발광층(214, EML)이 형성되어 있다. 그리고, 전체 픽셀에 공통으로 캐소드 전극(215)이 형성되어 있다.

이와 같이, 불량이 발생한 제1 화이트(W) 픽셀의 애노드 전극 입력단(①)을 컷팅함과 아울러, 제2 화이트(W) 픽셀 영역에 배치된 브리지 패턴(220)의 영역(②)에 제1 웰딩부(230b) 및 제2 웰딩부(230a)를 형성함으로써 제1 화이트(W) 픽셀의 애노드 전극과 제2 화이트(W) 픽셀의 애노드 전극을 접속시킬 수 있다.

이를 통해, 본 발명의 제1 실시 예에 따른 픽셀의 리페어 방법은 정상적인 제2 화이트(W) 픽셀의 애노드 전극의 신호를 불량이 발생한 제1 화이트(W) 픽셀의 애노드 전극이 함께 공유하여 불량이 발생된 제1 화이트(W) 픽셀도 정상적으로 발광되도록 리페어 할 수 있다.

제2 화이트(W) 픽셀의 신호를 공유하여 제1 화이트(W) 픽셀이 발광하지만, 제1 화이트(W) 픽셀과 제2 화이트 픽셀(W)은 상하로 인접하게 배치되어 있기 때문에 발광 휘도에 큰 차이가 없다.

따라서, 유기발광 디스플레이 장치의 표시 품질에는 큰 영향을 주지 않으며, 오히려 암점화 불량 및 휘점화 불량 픽셀을 리페어 함으로써 픽셀들 간의 휘도 편차를 줄여 표시 품질을 향상시키는 효과가 있다. 또한, 암점화 불량 및 휘점화 불량 픽셀을 리페어 함으로써 유기발광 디스플레이 장치의 생산 수율을 높이고, 제조 비용을 절감시킬 수 있다.

도 6 및 7에서는 코플라너 타입의 드라이빙 TFT의 구조를 도시하고 설명하였다. 그러나, 이에 한정되지 않고 드라이빙 TFT가 BCE(Back Channel Etching) 타입 및 ESL(Etch Stop Layer) 타입으로 형성된 경우에도 본 발명의 리페어 방법을 적용할 수 있다.

도 8은 도 5의 C 및 D부분을 확대하여 나타내는 것으로, 본 발명의 제2 실시 예에 따른 픽셀의 리페어 방법을 나타내는 도면이다. 도 8에서는 본 발명의 실시 예에 따른 유기발광 디스플레이 장치의 전체 픽셀들 중에서 n번째 라인에 배치된 하나의 단위 픽셀 및 n+1번째 라인에 배치된 하나의 단위 픽셀을 도시하고 있다. 도 5 및 도 8에서는 하나의 단위 픽셀이 4색의 RWBG픽셀로 구성된 것을 일 예로 도시하고 있다.

이하, 도 5 및 8을 참조하여, 액티브 영역에 형성된 전체 픽셀들 중에서 N번째 라인에 배치된 복수의 픽셀들 중에서 하나의 픽셀을 리페어 하는 것을 예로 설명한다. 도 8에서는 N번째 라인에 배치된 화이트(W) 픽셀을 리페어한 것을 도시하고 있다.

즉, 불량이 없는 제2 픽셀에 배치된 드라이빙 TFT의 출력 신호를 불량이 있는 제1 픽셀의 애노드 전극과 불량이 없는 제2 픽셀의 애노드 전극이 공유하도록 리페어 구조를 형성한다.

이를 위해, 각 픽셀의 유기발광 다이오드의 애노드 전극(ITO)은 길이가 아래쪽 및 위쪽으로 연장되어 있다. N번째 라인에 위치하는 제1 RGBW픽셀들의 애노드 전극(ITO)은 길이가 아래쪽으로 연장되어, 제1 제1 RGBW픽셀의 스캔신호 라인과 센스신호 라인 사이까지 배치되어 있다. 또한, N번째 라인에 위치하는 제1 RGBW픽셀들의 애노드 전극(ITO)은 길이가 위쪽으로 연장되어, N+1번째 라인에 위치하는 제2 RGBW픽셀의 스캔신호 라인과 센스신호 라인 사이까지 배치되어 있다. 즉, 각 픽셀의 애노드 전극의 길이를 연장하여 위쪽에 위치한 픽셀의 애노드 전극과 아래쪽에 위치한 픽셀의 애노드 전극을 연결하는 브리지 라인으로 이용한다. 이하, 애노드 전극(ITO)의 길이가 연장된 것을 '브리지 라인'으로 명칭 한다.

N번째 라인에 배치된 제1 화이트(W) 픽셀에 불량이 발생된 경우, N번째 라인에 배치된 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)의 출력단과 상기 제1 화이트(W) 픽셀의 유기발광 다이오드의 애노드 전극의 입력단(①)이 연결된 부분이 컷팅(340)되어 있다. 즉, 제1 화이트(W) 픽셀의 드라이빙 TFT의 드레인 전극과 애노드 전극이 전기적으로 단선되어 있다.

이와 같이, 드라이빙 TFT(160a)의 출력단과 애노드 전극의 입력단이 연결된 부분이 컷팅(340)되어, 드라이빙 TFT(160a)의 출력이 애노드 전극으로 입력되지 않게 한다.

복수의 브리지 패턴(220) 각각의 일측과 중첩되도록 제1 RGBW픽셀 각각의 애노드 전극에서 길이가 연장된 제1 브리지 라인이 배치되어 있다. 그리고, 브리지 패턴(220) 각각의 타측과 중첩되도록 제2 RGBW픽셀 각각의 애노드 전극에서 길이가 연장된 제2 브리지 라인이 배치되어 있다. 여기서, 제1 브리지 라인과 제2 브리지 라인은 도 7에 도시된 것과 동일하다.

이를 통해, 제1 화이트(W) 픽셀의 애노드 전극의 브리지 라인과 브리지 패턴(220)을 전기적으로 연결하는 제1 웰딩부(330b)가 형성된다. 그리고, 제2 화이트(W) 픽셀의 애노드 전극의 브리지 라인과 브리지 패턴(220)을 전기적으로 제2 웰딩부(330a)가 형성된다. 이러한, 제1 웰딩부(330b) 및 제2 웰딩부(330a)에 의해 브리지 패턴(220)을 사이에 두고 제1 화이트(W) 픽셀의 애노드 전극과 제2 화이트(W) 픽셀의 애노드 전극이 전기적으로 연결된다.

추가로, VDD 라인(120)과 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)가 연결되는 부분(③)이 컷팅(350)되어 있다. 즉, 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)와 VDD 라인(120)이 전기적으로 단선되어 있다. 이에 따라서, VDD 라인(120)으로부터의 VDD 전압이 제1 화이트(W) 픽셀의 드라이빙 TFT(160a)에 공급되지 않는다.

또한, 화이트 픽셀의 데이터 라인(110W)과 제1 화이트(W) 픽셀의 스캔 TFT(180a)가 연결되는 부분(④)이 컷팅(360)되어 있다. 즉, 화이트 픽셀의 데이터 라인(110W)과 제1 화이트(W) 픽셀의 스캔 TFT(180a)가 전기적으로 단선되어 있다. 이에 따라서, 화이트 픽셀의 데이터 라인(110W)으로부터의 데이터 전압이 제1 화이트(W) 픽셀의 스캔 TFT(180a)에 공급되지 않는다.

또한, 기준전압 라인(130)과 제1 화이트(W) 픽셀의 센스 TFT(190a)가 연결되는 부분(⑤)이 컷팅(370)되어 있다. 즉, 기준전압 라인(130)과 제1 화이트(W) 픽셀의 센스 TFT(190a)가 전기적으로 단선되어 있다. 이에 따라서, 기준전압 라인(130)으로부터의 기준전압이 제1 화이트(W) 픽셀의 센스 TFT(190a)에 공급되지 않는다.

이와 같이, 불량이 발생된 제1 화이트(W)의 드라이빙 TFT(160a)의 출력단을 컷팅(340)하고, 드라이빙 TFT(160a)의 입력단을 컷팅(350)하고, 스캔 TFT(180a)의 입력단을 컷팅(360)하고, 센스 TFT(190a)의 입력단을 컷팅(370)함으로써, 불량이 발생된 제1 화이트(W)의 픽셀 회로가 동작하지 않도록 한다.

한편, 불량이 발생되지 않은 제2 화이트(W)의 드라이빙 TFT(160a)의 입력단, 스캔 TFT(180a)의 입력단 및 센스 TFT(190a)의 입력단은 컷팅하지 않아 각 TFT에 정상적으로 신호가 입력되도록 한다. 즉, 제2 픽셀의 픽셀 회로는 정상적으로 동작하도록 한다.

이와 같이, 불량이 발생한 제1 화이트(W) 픽셀 영역에 배치된 픽셀 회로의 드라이빙 TFT이 출력단을 컷팅(①)하고, 드라이빙 TFT이 입력단을 컷팅(③)하고, 스캔 TFT의 입력단을 컷팅(④)하고, 센스 TFT의 입력단을 컷팅(⑤)한다. 그리고, 제2 화이트(W) 픽셀 영역에 배치된 브리지 패턴(220)의 영역(②)에 웰딩을 공정을 수행하여 제1 화이트(W) 픽셀의 애노드 전극과 제2 화이트(W) 픽셀의 애노드 전극을 연결시킨다.

이를 통해, 불량이 발생된 제1 화이트(W) 픽셀의 유기발광 다이오드가 발광할 수 있도록 리페어 한다. 즉, 정상적인 제2 화이트(W) 픽셀의 애노드 전극의 신호를 불량이 발생한 제1 화이트(W) 픽셀의 애노드 전극이 함께 공유하여 불량이 발생된 제1 화이트(W) 픽셀도 정상적으로 발광되도록 한다.

본 발명의 제2 실시 예에 따른 픽셀의 리페어 방법은 정상적인 제2 화이트(W) 픽셀의 애노드 전극의 신호를 불량이 발생한 제1 화이트(W) 픽셀의 애노드 전극이 함께 공유하여 불량이 발생된 제1 화이트(W) 픽셀도 정상적으로 발광되도록 리페어 할 수 있다.

도 9는 본 발명의 실시 예에 따른 픽셀의 리페어 방법을 적용함으로써 유기발광 디스플레이 장치의 휘도 편차가 감소된 효과를 나타내는 도면이다.

도 9를 참조하면, 본 발명의 유기발광 디스플레이 장치와 픽셀의 리페어 방법은 내부보상 방식의 픽셀 회로를 포함하는 픽셀에서 리페어 구조의 적용에 따른 제1 내지 제3 오버랩 커패시턴스의 발생을 방지 또는 감소시킬 수 있다.

예로서, 1번째 라인의 픽셀의 휘도와 9번째 라인의 휘도를 비교하여 살펴보면, 픽셀들의 휘도 편차를 0.3% 이하 수준으로 낮아진 것을 확인할 수 있다. 이를 통해, 픽셀의 리페어 구조를 적용함으로 인해 발생하던 픽셀들 간의 휘도 편차를 방지 또는 감소시킬 수 있다.

본 발명의 실시 예에 따른 유기발광 디스플레이 장치는 제1 웰딩부(230b)와 제2 웰딩부(230a)를 연결시키는 브리지 패턴(220)이 스캔신호 라인(180a, 180b)과 센스신호 라인(190a, 190b)의 사이 공간에 아일랜드(island) 형태로 배치되어 있다. 또한, 제1 웰딩부(230b)와 제2 웰딩부(230a)도 스캔신호 라인(180a, 180b)과 센스신호 라인(190a, 190b)의 사이 공간에 배치되어 있다.

이와 같이, 하측에 배치된 제1 픽셀의 애노드 전극과 상측에 배치된 제2 픽셀의 애노드 전극을 접속시키는 웰딩 구조가 스캔신호 라인(180a, 180b)과 센스신호 라인(190a, 190b)의 사이 공간에 배치되어 있어, 상기 표 1에 기재된 바와 같이 제2 오버랩 커패시턴스(②, C_SOSC)가 발생하지 않는다.

그리고, 브리지 패턴(220)이 아일랜드 형태로 스캔신호 라인(180a, 180b)과 센스신호 라인(190a, 190b)의 사이 공간에 배치되어 제1 오버랩 커패시턴스(①, C_SOSO)를 1/2로 감소시킬 수 있다. 또한, 제3 제1 오버랩 커패시턴스(①, C_SOSE)도 1/2로 감소시킬 수 있다. 이를 통해, 리페어 구조가 적용되지 않은 픽셀들과 리페어 구조가 적용된 픽셀들 간에 휘도 편차를 줄여 유기발광 디스플레이 장치의 표시품질을 높일 수 있다.

본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 디스플레이 패널
110R: 레드 픽셀의 데이터 라인
110W: 화이트 픽셀의 데이터 라인
110B: 블루 픽셀의 데이터 라인
110G: 그린 픽셀의 데이터 라인
120: VDD 라인
130: 기준전압 라인
140a, 140b: 스캔신호 라인
150a, 150b: 센스신호 라인
160a, 160b: 드라이빙 TFT
170a, 170b: 스토리지 커패시터
180a, 180b: 스캔 TFT
190a, 190b: 센스 TFT
201: 기판
202: 차광층
203: 버퍼층
204: 액티브층
205: 절연막
206: 게이트 전극
207: 층간 절연막
208: 소스/드레인 컨택부
209: 보호막
210: 컬러필터
211: 평탄화층
212a: 제1 픽셀의 애노드 전극
212b: 제2 픽셀의 애노드 전극
212c: 제2 브리지 라인
212d: 제1 브리지 라인
213: 뱅크
214: 발광층
215: 캐소드 전극
220: 브리지 패턴
230a, 330a: 제2 웰딩부
230b, 330b: 제1 웰딩부

Claims

수직 방향으로 배열된 데이터 라인과, 수평 방향으로 배열된 스캔신호 라인 및 센스 신호 라인에 의해 정의된 픽셀;
상기 픽셀에 배치된 유기발광 다이오드 및 상기 유기발광 다이오드를 발광시키는 픽셀 회로;
N번째 게이트 라인과 접속된 제1 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제1 브리지 라인;
N+1번째 게이트 라인과 접속된 제2 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제2 브리지 라인;
상기 제1 브리지 라인 및 상기 제2 브리지 라인과 중첩된 브리지 패턴;
상기 제1 브리지 라인과 상기 브리지 패턴을 접속시키는 제1 웰딩부; 및
상기 제2 브리지 라인과 상기 브리지 패턴을 접속시키는 제2 웰딩부;를 포함하며,
상기 제1 픽셀과 상기 제2 픽셀이 상하로 인접하게 배치되고, 상기 브리지 패턴이 상기 스캔신호 라인과 상기 센스 신호 라인 사이에 배치된, 유기발광 디스플레이 장치.
삭제
제1 항에 있어서,
상기 제1 웰딩부 및 상기 제2 웰딩부가 상기 스캔신호 라인과 상기 센스 신호 라인 사이에 배치된 유기발광 디스플레이 장치.
제1 항에 있어서,
상기 제1 픽셀의 애노드 전극과 상기 제2 픽셀의 애노드 전극이 전기적으로 접속된 유기발광 디스플레이 장치.
제4 항에 있어서,
상기 제2 픽셀에 배치된 픽셀 회로 중에서, 드라이빙 TFT(thin film transistor)의 출력 신호를 상기 제1 픽셀의 애노드 전극과 상기 제2 픽셀의 애노드 전극이 공유하는 유기발광 디스플레이 장치.
제1 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 드라이빙 TFT(thin film transistor)의 출력단과 상기 제1 픽셀의 애노드 전극이 전기적으로 단선된 유기발광 디스플레이 장치.
제6 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 드라이빙 TFT의 입력단과 상기 제1 픽셀의 구동전압 라인이 전기적으로 단선된 유기발광 디스플레이 장치.
제6 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 스캔 TFT의 입력단과 상기 제1 픽셀의 데이터 라인이 전기적으로 단선된 유기발광 디스플레이 장치.
제6 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 센스 TFT의 입력단과 상기 제1 픽셀의 기준전압 라인이 전기적으로 단선된 유기발광 디스플레이 장치.
제1 항에 있어서,
수직 방향으로 배열된 구동전압 라인 및 기준전압 라인을 더 포함하는 유기발광 디스플레이 장치.
유기발광 디스플레이 장치에 배열된 복수의 픽셀을 리페어 하는 방법에 있어서,
스캔신호 라인과 센스 신호 라인 사이에 브리지 패턴을 형성하는 단계;
N번째 게이트 라인에 접속된 제1 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제1 브리지 라인을 상기 브리지 패턴의 제1 측과 중첩되도록 형성하는 단계;
N+1번째 게이트 라인에 접속된 제2 픽셀의 유기발광 다이오드의 애노드 전극에서 연장된 제2 브리지 라인을 상기 브리지 패턴의 제2 측과 중첩되도록 형성하는 단계; 및
상기 브리지 패턴에 웰딩 공정을 수행하여 상기 제1 브리지 라인과 상기 브리지 패턴을 접속시키는 제1 웰딩부를 형성하고, 상기 제2 브리지 라인과 상기 브리지 패턴을 접속시키는 제2 웰딩부를 형성하는 단계;를 포함하는 픽셀의 리페어 방법.
제11 항에 있어서,
상기 제1 픽셀의 애노드 전극과 상기 제2 픽셀의 애노드 전극을 전기적으로 접속시켜, 상기 제2 픽셀에 배치된 픽셀 회로 중에서 드라이빙 TFT의 출력 신호를 상기 제1 픽셀의 애노드 전극과 상기 제2 픽셀의 애노드 전극이 공유하는 픽셀의 리페어 방법.
제11 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 드라이빙 TFT의 출력단과 상기 제1 픽셀의 애노드 전극이 연결된 부분을 컷팅하는 픽셀의 리페어 방법.
제13 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 드라이빙 TFT의 입력단과 상기 제1 픽셀의 구동전압 라인이 연결된 부분을 컷팅하는 픽셀의 리페어 방법.
제13 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 스캔 TFT의 입력단과 상기 제1 픽셀의 데이터 라인이 연결된 부분을 컷팅하는 픽셀의 리페어 방법.
제13 항에 있어서,
상기 제1 픽셀에 배치된 픽셀 회로 중에서, 센스 TFT의 입력단과 상기 제1 픽셀의 기준전압 라인이 연결된 부분을 컷팅하는 픽셀의 리페어 방법.