KR20220015829A - 화소 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 명세서의 다양한 예에 따른 화소는, 게이트 라인과 데이터 라인 및 픽셀 전원 라인에 의해 정의되는 픽셀 영역에 배치되고 발광부와 화소 회로를 포함하며, 상기 화소 회로는, 상기 데이터 라인의 길이 방향을 따라 상기 게이트 라인으로부터 돌출된 돌출 전극, 및 상기 발광부와 상기 게이트 라인 사이에 나란히 배치되고 상기 돌출 전극을 게이트 전극으로 사용하는 제1 및 제2 스위칭 박막 트랜지스터를 포함할 수 있다.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 명세서는 화소 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정 표시 장치(liquid crystal display; LCD), 플라즈마 표시 장치(plasma display panel; PDP), 유기 발광 표시 장치(organic light emitting display; OLED)와 같은 여러가지 표시 장치가 활용되고 있다.
이러한 표시 장치 중에서 유기 발광 표시 장치는 자체발광형(self-luminance)으로서, 정공(hole) 주입을 위한 전극(anode)과 전자(electron) 주입을 위한 전극(cathode)으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하는 유기 발광 소자를 이용한 표시 장치이다.
유기 발광 표시 장치는 빛이 방출되는 방향에 따라서 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식 및 양면 발광(dual emission) 방식 등으로 나누어지고, 구동 방식에 따라서는 수동 매트릭스형(passive matrix)과 능동 매트릭스형(active matrix) 등으로 나누어질 수 있다.
유기 발광 표시 장치는 액정 표시 장치(liquid crystal display; LCD)와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 유기 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암비(contrast ratio; CR)도 우수하며, 차세대 디스플레이 장치로서 연구되고 있다.
이러한 유기 발광 표시 장치는 대면적 및/또는 초고 해상도 구조로 개발됨에 따라 화소의 크기가 줄어들고 있으며, 화소 내에서 개구 영역의 비율을 높이는 고 개구율 구조가 요구되고 있다. 초고 해상도에서는 화소의 개구사 많아짐에 따라 화소의 불량 발생 확률이 높아지고 있다. 화소에 불량이 발생한 경우, 인접한 동일 색상의 다른 화소와 연결함으로써, 불량 화소가 사용자에게 인지되지 않도록 할 수 있다. 이러한 여러 상황을 고려했을 때, 대면적 및/또는 초고 해상도에서 고 개구율을 확보할 수 있으며, 불량 화소에 대한 리페어 구조를 갖는 표시 장치의 구조 개발이 필요하다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 서브 픽셀의 한정된 공간 내에서 개구율을 향상시키고, 구조를 단순화할 수 있으며, 향상된 리페어 구조를 갖는 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 다양한 예에 따른 화소는, 게이트 라인과 데이터 라인 및 픽셀 전원 라인에 의해 정의되는 픽셀 영역에 배치되고 발광부와 화소 회로를 포함하며, 상기 화소 회로는, 상기 데이터 라인의 길이 방향을 따라 상기 게이트 라인으로부터 돌출된 돌출 전극, 및 상기 발광부와 상기 게이트 라인 사이에 나란히 배치되고 상기 돌출 전극을 게이트 전극으로 사용하는 제1 및 제2 스위칭 박막 트랜지스터를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치는, 상기 화소를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치는, 게이트 라인과 데이터 라인 및 픽셀 전원 라인에 의해 정의되는 픽셀 영역에 배치되고 발광부와 화소 회로를 갖는 복수의 서브 픽셀을 포함하며, 상기 화소 회로는, 제1 노드와 제2 노드 및 상기 픽셀 전원 라인에 연결된 구동 박막 트랜지스터, 상기 발광부와 상기 게이트 라인 사이에서 상기 게이트 라인과 상기 데이터 라인 및 상기 제1 노드에 연결된 제1 스위칭 박막 트랜지스터, 상기 발광부와 상기 게이트 라인 사이에 상기 제1 스위칭 박막 트랜지스터와 나란히 배치되고 레퍼런스 라인과 상기 제2 노드에 연결된 제2 스위칭 박막 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이의 커패시터, 및 상기 제1 및 제2 스위칭 박막 트랜지스터 각각과 중첩되도록 상기 게이트 라인으로부터 돌출된 돌출 전극을 포함하며, 상기 돌출 전극은 상기 제1 및 제2 스위칭 박막 트랜지스터 각각의 게이트 전극일 수 있다.
본 명세서에 따른 표시 장치는 각 서브 픽셀의 개구 영역을 중심으로 하측에 센싱 박막 트랜지스터와 스위칭 박막 트랜지스터가 배치되고, 센싱 및 스위칭 박막 트랜지스터들의 게이트 전극을 공유하여, 데이터 라인과 센싱 라인을 동시에 리페어 커팅할 수 있도록 함으로써, 서브 픽셀의 한정된 공간 내에서 개구율을 향상시키고, 구조를 단순화할 수 있으며, 향상된 리페어 구조를 구현할 수 있다. 이를 통해, 개구율 향상에 따른 휘도 증가에 의해 디스플레이 성능을 향상시킬 수 있고, 발광 소자의 수명을 향상시킬 수 있는 효과가 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 다양한 예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 표시 장치의 서브 픽셀의 개략적인 회로 구동도이다.
도 3은 도 1에 도시된 표시 장치의 서브 픽셀의 일 예를 나타낸 등가 회로도이다.
도 4는 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀을 개략적으로 나타낸 평면도이다.
도 5는 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀을 나타낸 평면도이다.
도 6은 도 5의 A 부분의 확대도이다.
도 7은 도 6의 Ⅰ-Ⅰ'의 단면도이다.
도 8은 본 명세서의 다양한 예에 따른 표시 장치의 리페어 공정을 설명하기 위한 도면이다.
도 9는 도 8의 B 부분의 확대도이다.
도 10은 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀을 나타낸 평면도이다.
도 11은 도 10의 Ⅱ-Ⅱ'의 단면도이다.
도 12는 도 10의 Ⅲ-Ⅲ'의 단면도이다.
도 13은 도 10의 Ⅳ-Ⅳ'의 단면도이다.
도 14는 도 10의 C 부분의 서브 픽셀들의 스토리지 커패시터를 나타낸 등가 회로도이다.
도 15 내지 도 19는 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀의 일부 단층 구조를 나타낸 평면도들이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 다양한 예에 따른 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 다양한 예에 따른 표시 장치를 개략적으로 도시한 블록도이다. 도 2는 도 1에 도시된 표시 장치의 서브 픽셀의 개략적인 회로 구성도이다. 도 3은 도 1에 도시된 표시 장치의 서브 픽셀의 일 예를 도시한 등가 회로도이다.
도 1 내지 도 3을 참조하면, 본 명세서의 다양한 예에 따른 표시 장치(100)는 표시 패널(110), 영상 처리부(120), 타이밍 제어부(130), 데이터 구동부(140) 및 스캔 구동부(150)를 포함할 수 있다.
표시 패널(110)은 데이터 구동부(140) 및 스캔 구동부(150)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시할 수 있다. 표시 패널(110)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함할 수 있다.
서브 픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성될 수 있다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 적색 서브 픽셀, 청색 서브 픽셀, 백색 서브 픽셀 및 녹색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수 있다.
영상 처리부(120)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(120)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(130)는 영상 처리부(120)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받을 수 있다. 타이밍 제어부(130)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 스캔 구동부(150)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 출력할 수 있다.
데이터 구동부(140)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(130)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터 라인들(DL1~DLn)을 통해 데이터신호(DATA)를 출력할 수 있다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 구현될 수 있다.
스캔 구동부(150)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 게이트 라인들(GL1~GLm)을 통해 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 IC(Integrated Circuit) 형태로 구현되거나 표시 패널(110)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.
도 2에 도시된 바와 같이, 단위 픽셀을 구성하는 하나의 서브 픽셀(SP)은 스위칭 박막 트랜지스터(SW), 구동 박막 트랜지스터(DR), 스토리지 커패시터(Cst), 보상회로(CC) 및 발광 소자(EL)를 포함할 수 있다.
스위칭 박막 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 스토리지 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다. 구동 박막 트랜지스터(DR)는 스토리지 커패시터(Cst)에 저장된 데이터 전압에 따라 제1 전원 라인(EVDD)(예: 고전위전압)과 제2 전원 라인(EVSS)(예: 저전위전압) 사이로 구동 전류가 흐르도록 동작할 수 있다. 발광 소자(EL)는 구동 박막 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작할 수 있다.
보상회로(CC)는 구동 박막 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 박막 트랜지스터를 포함할 수 있다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 박막 트랜지스터(ST)와 센싱 라인(VREF)을 포함할 수 있다.
센싱 박막 트랜지스터(ST)는 구동 박막 트랜지스터(DR)의 드레인 전극과 발광 소자(EL)의 애노드 전극 사이(이하, 센싱 노드)에 접속될 수 있다. 센싱 박막 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화 전압(또는 센싱 전압)을 구동 박막 트랜지스터(DR)의 센싱 노드에 공급하거나, 구동 박막 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작할 수 있다.
스위칭 박막 트랜지스터(SW)는 제1 데이터 라인(DL1)에 제1 전극(예: 소스 전극)이 연결되고, 구동 박막 트랜지스터(DR)의 게이트 전극에 제2 전극(예: 드레인 전극)이 연결될 수 있다.
구동 박막 트랜지스터(DR)는 제1 전원 라인(EVDD)에 제1 전극(예: 소스 전극)이 연결되고, 발광 소자(EL)의 애노드 전극에 제2 전극(예: 드레인 전극)이 연결될 수 있다.
스토리지 커패시터(Cst)는 구동 박막 트랜지스터(DR)의 게이트 전극에 연결되는 제1 전극과, 발광 소자(EL)의 애노드 전극에 연결되는 제2 전극을 포함할 수 있다. 본 명세서의 다양한 예에 따른 표시 장치에서 스토리지 커패시터(Cst)는 구동 박막 트랜지스터(DR)의 게이트 전극에 연결된 제1 전극 패턴(DTG)과 구동 박막 트랜지스터(DR)의 소스 전극에 연결된 제2 전극 패턴(DTS)을 포함할 수 있다. 제1 및 제2 전극 패턴(DTG, DTS)은 액티브층을 도체화하여 형성될 수 있다. 또한, 스토리지 커패시터(Cst)는 제1 전극 패턴(DTG)과 제2 전극 패턴(DTS)의 다양한 변형에 의해 수평 방향으로 형성된 제1 커패시터와 수직 방향으로 형성된 제2 커패시터를 포함할 수 있다. 예를 들어, 제1 및 제2 전극 패턴(DTG, DTS) 각각은 동일 평면 상에 나란하게 배치된 핑거 패턴 구조를 포함할 수 있고, 이러한 수평 방향으로 이격 배치된 구조에 의해 수평 커패시터를 형성할 수 있다. 이러한 스토리지 커패시터(Cst)에 대한 보다 자세한 설명은 이하에서 후술한다.
발광 소자(EL)는 구동 박막 트랜지스터(DR)의 제2 전극에 애노드 전극이 연결되고, 제2 전원 라인(EVSS)에 캐소드 전극이 연결될 수 있다. 예를 들어, 발광 소자(EL)는 유기 발광다이오드(Organic Light Emitting Diode; OLED)일 수 있다.
센싱 박막 트랜지스터(ST)는 센싱 라인(VREF)에 제1 전극(예: 소스 전극)이 연결되고, 센싱 노드인 발광 소자(EL)의 애노드 전극 및 구동 박막 트랜지스터(DR)의 제2 전극에 제2 전극(예: 드레인 전극)이 연결될 수 있다.
센싱 박막 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 박막 트랜지스터(SW)와 유사, 동일, 또는 다를 수 있다. 일 예로, 스위칭 박막 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 박막 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달될 수 있다. 다른 예로, 스위칭 박막 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 박막 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부(140)에 연결될 수 있다. 이 경우, 데이터 구동부(140)는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있다. 한편, 스위칭 박막 트랜지스터(SW)와 센싱 박막 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부(140)의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 될 수 있다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부(140)의 내부, 타이밍 제어부(130)의 내부 또는 별도의 회로로 구현될 수 있다.
또한, 도 3의 예에서는 스위칭 박막 트랜지스터(SW), 구동 박막 트랜지스터(DR), 스토리지 커패시터(Cst), 발광 소자(EL), 센싱 박막 트랜지스터(ST)를 포함하는 3T(Transistor) 1C(Capacitor) 구조의 서브 픽셀을 일 예로 설명하였지만, 보상회로(CC)가 추가된 경우 각 서브 픽셀은 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4는 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀을 개략적으로 나타낸 평면도이다. 도 4는 도 3의 서브 픽셀들로 구성되는 단위 픽셀을 개략적으로 나타낸 것이다.
도 4를 참조하면, 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀은 적색 서브 픽셀(R), 청색 서브 픽셀(B), 백색 서브 픽셀(W) 및 녹색 서브 픽셀(G)을 포함한 4개의 제1 내지 제4 서브 픽셀들(R, B, W, G)로 구성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 단위 픽셀에 적색 서브 픽셀(R), 녹색 서브 픽셀(G) 및 청색 서브 픽셀(B)를 포함한 3개의 제1 내지 제3 서브 픽셀들(R, G, B)로 구성될 수도 있다. 또한, 단위 픽셀에 포함된 적어도 3개 또는 4개의 서브 픽셀들의 배열은 다양하게 변경될 수 있음은 물론이다. 이하의 설명에서는 편의상 3T1C 서브 픽셀을 예로 들어 설명한다.
제1 내지 제4 서브 픽셀들(R, B, W, G) 각각은 발광 영역이 위치한 개구 영역(LE)과, 개구 영역(또는 발광 영역)(LE)의 양측(즉, 도면의 상측 및 하측)에 각각 배치되는 제1 회로 영역(C1) 및 제2 회로 영역(C2)을 포함할 수 있다. 즉, 본 명세서의 다양한 예에 따른 표시 장치에서는 각 서브 픽셀(R, B, W, G)이 개구 영역(LE)을 중심으로 제1 회로 영역(C1)과 제2 회로 영역(C2)이 분리되어 있을 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에서, 제1 내지 제4 서브 픽셀들(R, B, W, G)에 포함된 구동 박막 트랜지스터들(DR)은 제1 회로 영역들(RC1, BC1, WC1, GC1)에 각각 배치되고, 스위칭 박막 트랜지스터들(SW) 및 센싱 박막 트랜지스터들(ST)은 제2 회로 영역들(RC2, BC2, WC2, GC2)에 각각 배치되며, 스토리지 커패시터들(Cst)은 개구 영역들(RLE, BLE, WLE, GLE)에 각각 중첩되고 제1 회로 영역들(RC1, BC1, WC1, GC1) 및 제2 회로 영역들(RC2, BC2, WC2, GC2) 사이에 배치될 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에서는 서브 픽셀들(R, B, W, G)의 개구 영역(LE)을 중심으로 상하 양측에 제1 회로 영역(C1)과 제2 회로 영역(C2)을 포함하고 있으므로, 인접한 다른 행의 서브 픽셀들(R, B, W, G)이 거울상으로 배치되는 것에 의하여 서로 인접한 다른 행의 서브 픽셀들 간에 공통되는 배선을 공유할 수 있고, 이에 의해 개구율이 증가되는 효과를 얻을 수 있다.
도 5는 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀을 나타낸 평면도이다. 도 5는 도 4의 표시 장치의 단위 픽셀을 보다 구체적으로 나타낸 것이다.
도 5를 참조하면, 본 명세서의 다양한 예에 따른 표시 장치는 1개의 단위 픽셀을 구성하는 제1 내지 제4 서브 픽셀들(R, B, W, G)을 포함할 수 있다.
각 서브 픽셀들(R, B, W, G)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차에 의해 정의되고, 발광 소자(PXL), 구동 박막 트랜지스터(DR), 센싱 박막 트랜지스터(ST), 스위칭 박막 트랜지스터(ST), 제1 스토리지 커패시터(Cst1), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
개구 영역(또는 발광 영역)에는 발광 소자(PXL)의 제1 전극(ANO)과 제1 스토리지 커패시터(Cst1)가 배치될 수 있다.
개구 영역의 일측(예를 들면, 개구 영역의 상측)에 배치된 제1 회로 영역에는 구동 박막 트랜지스터(DR)가 배치될 수 있고, 개구 영역의 타측(예를 들면, 개구 영역의 하측)에 배치된 제2 회로 영역에는 센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지스터(SW) 및 제2 스토리지 커패시터(Cst2)가 배치될 수 있다.
제1 스토리지 커패시터(Cst1), 컬러 필터(CF) 및 발광 소자(PXL)가 배치되는 개구 영역(또는 발광 영역)과, 개구 영역의 일측(예를 들면, 개구 영역의 상측)에 배치되며, 구동 박막 트랜지스터(DR)를 포함하는 제1 회로 영역과, 개구 영역의 타측(예를 들면, 개구 영역의 하측)에 배치되며, 센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지스터(SW) 및 제2 스토리지 커패시터(Cst2)를 포함하는 제2 회로 영역을 포함할 수 있다.
1개의 단위 픽셀을 구성하는 4개의 제1 내지 제4 서브 픽셀들(R, B, W, G)은 전원 라인들(EVDD)에 의해 이웃하는 단위 픽셀과 경계가 구분될 수 있다. 예를 들어, 열 방향(예: 세로 방향)으로 배열된 제1 서브 픽셀들(R)의 좌측과 제4 서브 픽셀들(G)의 우측에는 각각 전원 라인들(EVDD)이 배치될 수 있다. 이들 전원 라인들(EVDD) 사이에는 수평 방향으로 연장되어 좌측 및 우측의 전원 라인들(EVDD)과 전기적으로 연결된 수평 전원 라인(EVDD_H)을 포함할 수 있다. 전원 라인(EVDD)은 수평 전원 라인(EVDD_H)을 통해 제1 내지 제4 서브 픽셀들(R, B, W, G)의 제1 회로 영역에 배치된 구동 박막 트랜지스터들(DR)에 연결될 수 있다.
열 방향으로 배열된 제1 서브 픽셀들(R)과 제2 서브 픽셀들(B) 및 제3 서브 픽셀들(W)과 제4 서브 픽셀들(G) 사이에는 데이터 라인들(DL)이 서로 나란하게 배치될 수 있다. 데이터 라인들(DL)은 각각 인접한 서브 픽셀들(R, B, W, G)의 제2 회로 영역에 배치된 스위칭 박막 트랜지스터들(SW)에 데이터 신호를 공급할 수 있다.
열 방향으로 배열된 제2 서브 픽셀들(B)과 제3 서브 픽셀들(W) 사이에는 레퍼런스 라인(VREF)이 열 방향을 따라 연장되도록 배치될 수 있다. 레퍼런스 라인(VREF)은 좌측 및 우측을 향해 수평 방향으로 연장된 수평 레퍼런스 라인(VREF_H)을 포함할 수 있다. 레퍼런스 라인(VREF)은 수평 레퍼런스 라인(VREF_H)을 통해 제1 내지 제4 서브 픽셀들(R, B, W, G)의 제2 회로 영역에 배치된 센싱 박막 트랜지스터(ST)에 연결될 수 있다.
도 5는 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀을 나타낸 평면도이다. 도 5는 도 4의 표시 장치의 단위 픽셀을 보다 구체적으로 나타낸 것이다.
도 5를 참조하면, 본 명세서의 다양한 예에 따른 표시 장치는 1개의 단위 픽셀을 구성하는 제1 내지 제4 서브 픽셀들(R, B, W, G)을 포함할 수 있다.
각 서브 픽셀들(R, B, W, G)은 게이트 라인들(GL1)과 데이터 라인들(DL1~DL4)의 교차에 의해 정의되고, 발광 소자(PXL), 구동 박막 트랜지스터(DR), 센싱 박막 트랜지스터(ST), 스위칭 박막 트랜지스터(SW), 제1 스토리지 커패시터(Cst1), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
개구 영역(또는 발광 영역)에는 발광 소자(PXL)의 제1 전극(ANO)과 제1 스토리지 커패시터(Cst1)가 배치될 수 있다.
개구 영역의 일측(예를 들면, 개구 영역의 상측)에 배치된 제1 회로 영역에는 구동 박막 트랜지스터(DR)가 배치될 수 있고, 개구 영역의 타측(예를 들면, 개구 영역의 하측)에 배치된 제2 회로 영역에는 센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지스터(SW) 및 제2 스토리지 커패시터(Cst2)가 배치될 수 있다.
제1 스토리지 커패시터(Cst1), 컬러 필터(CF) 및 발광 소자(PXL)가 배치되는 개구 영역(또는 발광 영역)과, 개구 영역의 일측(예를 들면, 개구 영역의 상측)에 배치되며 구동 박막 트랜지스터(DR)를 포함하는 제1 회로 영역과, 개구 영역의 타측(예를 들면, 개구 영역의 하측)에 배치되며 센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지스터(SW) 및 제2 스토리지 커패시터(Cst2)를 포함하는 제2 회로 영역을 포함할 수 있다.
1개의 단위 픽셀을 구성하는 4개의 제1 내지 제4 서브 픽셀들(R, B, W, G)은 복수의 픽셀 전원 라인들(EVDD1, EVDD2)에 의해 이웃하는 단위 픽셀과 경계가 구분될 수 있다. 예를 들어, 제2 방향(예: 세로 방향)으로 배열된 제1 서브 픽셀들(R)의 좌측과 제4 서브 픽셀들(G)의 우측에는 각각 복수의 전원 라인들(EVDD1, EVDD2)이 배치될 수 있다. 이들 복수의 픽셀 전원 라인들(EVDD1, EVDD2) 사이에는 제1 방향으로 연장되어 좌측 및 우측의 픽셀 전원 라인들(EVDD1, EVDD2)과 각각 전기적으로 연결된 픽셀 전원 공유 라인(EVDD_H)을 포함할 수 있다. 픽셀 전원 공유 라인(EVDD_H)은 복수의 픽셀 전원 라인들(EVDD1, EVDD2) 사이에서 직선 형태로 형성될 수 있다. 복수의 픽셀 전원 라인(EVDD1, EVDD2)은 픽셀 전원 공유 라인(EVDD_H)을 통해 제1 내지 제4 서브 픽셀들(R, B, W, G)의 제1 회로 영역에 배치된 구동 박막 트랜지스터(DR)에 연결될 수 있다.
제2 방향으로 배열된 제1 및 제2 서브 픽셀들(R, B) 사이와 제3 및 제4 서브 픽셀들(W, G) 사이에는 데이터 라인들(DL1~DL4)이 서로 나란하게 배치될 수 있다. 데이터 라인들(DL1~DL4)은 각각 인접한 서브 픽셀들(R, B, W, G)의 제2 회로 영역에 배치된 스위칭 박막 트랜지스터들(SW)에 데이터 신호를 공급할 수 있다.
각 서브 픽셀들(R, B, W, G)의 제2 회로 영역에 대응하는 위치에는 제1 방향을 따라 연장되게 배치된 게이트 라인들(GL1, GL2)을 포함할 수 있다.
제2 방향으로 배열된 제2 서브 픽셀들(B)과 제3 서브 픽셀들(W) 사이에는 레퍼런스 라인(VREF)이 복수의 픽셀 전원 라인들(EVDD1, EVDD2)과 나란하게 배치될 수 있다. 레퍼런스 라인(VREF)에는 좌측 및 우측을 향해 수평 방향으로 연장된 제2 전원 공유 라인(VREF_H)을 포함할 수 있다. 제2 전원 공유 라인(VREF_H)은 레퍼런스 라인과 연결된 중심을 기준으로 좌측과 우측으로 연장되어 형성될 수 있다. 레퍼런스 라인(VREF)은 제2 전원 공유 라인(VREF_H)을 통해 제1 내지 제4 서브 픽셀들(R, B, W, G)의 제2 회로 영역에 배치된 센싱 박막 트랜지스터들(ST)에 연결될 수 있다.
도 6은 도 5의 A 부분의 확대도이다. 도 7은 도 6의 Ⅰ-Ⅰ'의 단면도이다. 이는 본 명세서의 다양한 예에 따른 표시 장치에서 센싱 및 스위칭 박막 트랜지스터에 대해 구체적으로 설명하기 위한 도면이다.
도 6 및 도 7을 도 5와 결부하여 참조하면, 본 명세서의 다양한 예에 따른 표시 장치에서 각 서브 픽셀들(R, B, W, G)의 제2 회로 영역에는 데이터 라인(DL)의 길이 방향을 따라 게이트 라인(GL)로부터 돌출된 돌출 전극(ST_SW_GAT)이 형성될 수 있다. 돌출 전극(ST_SW_GAT)은 센싱 박막 트랜지스터(ST) 및 스위칭 박막 트랜지스터(SW)에 공용으로 사용되는 게이트 전극일 수 있다.
센싱 박막 트랜지스터(ST) 및 스위칭 박막 트랜지스터(SW)는 돌출 전극(ST_SW_GAT)에 교차하는 수평 방향으로 나란하게 배치될 수 있다.
센싱 박막 트랜지스터(ST)는 게이트 라인(GL)과 레퍼런스 라인(VREF) 및 구동 박막 트랜지스터(DR)의 소스 전극에 연결될 수 있다. 센싱 박막 트랜지스터(ST)는 상기 돌출 전극(ST_SW_GAT)에 교차하는 수평 방향으로 연장되어 레퍼런스 공유 라인(VREF_H)에 연결된 레퍼런스 라인 연결 패턴(VREF_H_b)을 포함할 수 있다. 레퍼런스 라인 연결 패턴(VREF_H_b)은 센싱 박막 트랜지스터(ST)로부터 연장된 액티브층(ST_ACT)으로 형성될 수 있다. 예를 들어, 액티브층이 도체화되어 레퍼런스 라인 연결 패턴(VREF_H_b)의 역할을 할 수 있다.
스위칭 박막 트랜지스터(SW)는 게이트 라인(GL)과 데이터 라인(DL) 및 구동 박막 트랜지스터(DR)의 게이트 전극에 연결될 수 있다. 스위칭 박막 트랜지스터(SW)는 상기 돌출 전극(ST_SW_GAT)에 교차하는 수평 방향으로 연장되어 데이터 라인(DL)에 연결된 데이터 라인 연결 패턴(DL_b)을 포함할 수 있다. 데이터 라인 연결 패턴(DL_b)은 스위칭 박막 트랜지스터(SW)로부터 연장된 액티브층(SW_ACT)으로 형성될 수 있다. 예를 들어, 액티브층이 도체화되어 데이터 라인 연결 패턴(DL_b)의 역할을 할 수 있다. 한편, 도 5 및 도 6에는 센싱 박막 트랜지스터(ST)가 상부에 배치되고, 스위칭 박막 트랜지스터(SW)가 하부에 배치되는 것으로 도시되었지만, 본 명세서의 다양한 예가 이에 한정되는 것은 아니며, 상부에 스위칭 박막 트랜지스터(SW)가 배치되고, 하부에 센싱 박막 트랜지스터(ST)가 배치될 수도 있다.
각 서브 픽셀들(R, B, W, G)의 제2 회로 영역에는 보조 커패시터(Cst2)가 형성될 수 있다. 보조 커패시터(Cst2)는 구동 박막 트랜지스터(DR)의 게이트 전극과 센싱 박막 트랜지스터(ST) 및 스위칭 박막 트랜지스터(SW) 중 어느 하나의 소스 전극 사이에 형성될 수 있다.
도 7을 참조하면, 기판(SUB) 상에 버퍼층(BUF), 센싱 박막 트랜지스터(ST)의 액티브층(ST_ACT), 스위칭 박막 트랜지스터(SW)의 액티브층(SW_ACT), 돌출 전극(ST_SW_GAT), 층간 절연막(ILD) 및 소스/드레인 전극(SD)이 배치될 수 있다.
센싱 박막 트랜지스터(ST)의 액티브층(ST_ACT)은 게이트 라인(GL)과 나란하게 형성되어 레퍼런스 공유 라인(VREF_H)과 연결될 수 있고, 스위칭 박막 트랜지스터(SW)의 액티브층(SW_ACT)은 센싱 박막 트랜지스터(ST)의 액티브층(ST_ACT)과 나란하게 형성되어 데이터 라인(DL)과 연결될 수 있다. 단면상에서 액티브층(ST_ACT)과 액티브층(SW_ACT)은 버퍼층(BUF) 상에서 서로 이격되어 나란하게 배치될 수 있다.
돌출 전극(ST_SW_GAT)은 데이터 라인(DL)의 길이 방향을 따라 게이트 라인(GL)으로부터 돌출되게 형성될 수 있다. 돌출 전극(ST_SW_GAT)은 센싱 박막 트랜지스터(ST)의 액티브층(ST_ACT) 및 스위칭 박막 트랜지스터(SW)의 액티브층(SW_ACT)에 중첩되게 형성되고, 컨택홀(ST_SW_GAT_CNT)을 통해 게이트 라인(GL)과 접속될 수 있다.
돌출 전극(ST_SW_GAT)은 센싱 박막 트랜지스터(ST)의 액티브층(ST_ACT) 및 스위칭 박막 트랜지스터(SW)의 액티브층(SW_ACT)에 공통적으로 연결되어 게이트 전극(GL)의 신호를 센싱 박막 트랜지스터(ST) 및 스위칭 박막 트랜지스터(SW)에 공통적으로 전달할 수 있는 게이트 전극의 역할을 할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에서는 게이트 라인(GL)로부터 연장된 돌출 전극(ST_SW_GAT)을 게이트 전극으로 사용하여 센싱 박막 트랜지스터(ST) 및 스위칭 박막 트랜지스터(SW)을 구성할 수 있으므로, 센싱 및 스위칭 박막 트랜지스터(ST, SW)의 구조를 단순화시킬 수 있고, 또한, 센싱 박막 트랜지스터(ST) 및 레퍼런스 라인(VREF) 사이의 레퍼런스 라인 연결 패턴(VREF_H_b)과 스위칭 박막 트랜지스터(SW) 및 데이터 라인(DL) 사이의 데이터 라인 연결 패턴(DL_b)이 서로 나란하게 배치되어 있어 암전 불량 발생 시 돌출 전극(ST_SW_GAT)의 길이 방향으로 동시에 리퍼어 커팅시킬 수 있으므로, 향상된 리페어 구조를 구현할 수 있는 효과를 얻을 수 있다.
도 8은 본 명세서의 다양한 예에 따른 표시 장치의 리페어 공정을 설명하기 위한 도면이다. 도 9는 도 8의 B 부분의 확대도이다.
도 8 및 도 9를 참조하면, 1개의 단위 픽셀을 구성하는 제1 내지 제4 서브 픽셀들(R, B, W, G)을 포함할 수 있다. 예를 들어, 각 서브 픽셀들(R, B, W, G) 중에서 제1 서브 픽셀(R)의 적색광이 정상적으로 표현되지 않는 암점 불량 시, 제1 서브 픽셀(R)을 다른 서브 픽셀들(B, W, G)로부터 분리시킴으로써 불량을 리페어할 수 있다. 이를 위해, 제1 서브 픽셀(R)의 구동 트랜지스터(DR)와 픽셀 전원 라인(EVDD) 사이를 리페어 커팅(EVDD_CT)할 수 있고, 구동 트랜지스터(DR)와 레퍼런스 라인(VREF) 사이를 리페어 커팅(VREF_CT)할 수 있다. 또한, 센싱 박막 트랜지스터(ST) 및 레퍼런스 라인(VREF) 사이와 스위칭 박막 트랜지스터(SW) 및 데이터 라인(DL) 사이를 리페어 커팅(VREF_DL_CT)할 수 있다. 또한, 발광 소자의 제1 전극(ANO)을 레이저로 용접(WC)을 수행할 수 있다.
도 9에 도시된 바와 같이, 본 명세서의 다양한 예에 따른 리페어 공정에서는 센싱 박막 트랜지스터(ST) 및 레퍼런스 라인(VREF) 사이의 레퍼런스 라인 연결 패턴(VREF_H_b)과 스위칭 박막 트랜지스터(SW) 및 데이터 라인(DL) 사이의 데이터 라인 연결 패턴(DL_b)을 돌출 전극(ST_SW_GAT)의 길이 방향으로 동시에 리페어 커팅(VREF_DL_CT)하여 분리할 수 있다. 이는 단 한번의 리페어 커팅(VREF_DL_CT)으로 레퍼런스 라인 연결 패턴(VREF_H_b)과 상기 데이터 라인 연결 패턴(DL_b)을 동시에 분리시킬 수 있다. 예를 들어, 레퍼런스 라인 연결 패턴(VREF_H_b)과 데이터 라인 연결 패턴(DL_b)은 액티브층으로 형성될 수 있다. 또는, 레퍼런스 라인 연결 패턴(VREF_H_b)과 데이터 라인 연결 패턴(DL_b)은 액티브층과 금속 물질층이 다중 적층된 액티브 다중막 구조로 형성될 수 있다. 예를 들면, 액티브 다중막은 액티브층/MoTi/Cu의 3중층으로 이루어지거나, 액티브/MoTi의 2중층으로 이루어질 수 있다. 다양한 예에 따르면, 센싱 박막 트랜지스터(ST) 및 스위칭 박막 트랜지스터(SW)의 리페어 커팅(VREF_DL_CT) 시 구동 트랜지스터(DR)와 레퍼런스 라인(VREF) 사이의 리페어 커팅(VREF_CT)도 함께 수행할 수 있다. 예를 들어, 리페어 커팅은 1064nm 파장대의 레이저 커팅 장치를 이용하여 수행할 수 있다.
도 10은 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀을 나타낸 평면도이다. 도 11은 도 10의 Ⅱ-Ⅱ'의 단면도이다. 도 12는 도 10의 Ⅲ-Ⅲ'의 단면도이다. 도 13은 도 10의 Ⅳ-Ⅳ'의 단면도이다. 도 14는 도 10의 C 부분의 서브 픽셀들의 스토리지 커패시터를 나타낸 등가 회로도이다. 이는 본 명세서의 다양한 예에 따른 표시 장치에서 스토리지 커패시터(Cst)에 대해 설명하기 위한 도면이다. 이에 따라, 이하의 설명에서는 스토리지 커패시터(Cst)에 대한 설명을 제외한 나머지 동일한 구성에 대한 중복 설명은 생략하기로 한다.
도 10에 도시된 바와 같이, 각 서브 픽셀들(R, B, W, G)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차에 의해 정의되고, 발광 소자(PXL), 구동 박막 트랜지스터(DR), 센싱 박막 트랜지스터(ST), 스위칭 박막 트랜지스터(ST), 제1 스토리지 커패시터(Cst1), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
개구 영역(또는 발광 영역)에는 발광 소자(PXL)의 제1 전극(ANO)과 제1 스토리지 커패시터(Cst1)가 배치될 수 있다.
개구 영역의 일측(예를 들면, 개구 영역의 상측)에 배치된 제1 회로 영역에는 구동 박막 트랜지스터(DR)가 배치될 수 있고, 개구 영역의 타측(예를 들면, 개구 영역의 하측)에 배치된 제2 회로 영역에는 제2 스토리지 커패시터(Cst2)가 배치될 수 있다.
도 11에 도시된 바와 같이, 각 서브 픽셀들(R, B, W, G)의 개구 영역에는, 기판(SUB) 상에 버퍼층(BUF), 액티브층(ACT), 층간 절연막(ILD), 컬러 필터(CF), 오버 코트층(OC) 및 발광 소자(PXL)가 배치될 수 있다.
버퍼층(BUF)은 기판(SUB) 전면에 형성될 수 있고, 버퍼층(BUF) 상의 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 게이트 전극과 소스 전극 중 어느 하나에 연결될 수 있다. 예를 들어, 도 11에서 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 게이트 전극에 연결되어 도체화된 제1 전극 패턴(DTG)일 수 있다. 또는, 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 소스 전극에 연결되어 도체화된 제2 전극 패턴(DTS)일 수 있다.
액티브층(ACT) 상에는 층간 절연막(ILD), 컬러 필터(CF), 오버 코트층(OC), 발광 소자(PXL)가 형성될 수 있다.
액티브층(ACT)이 도체화된 제1 전극 패턴(DTG)과 발광 소자(PXL)의 제1 전극(ANO)은 층간 절연막(ILD), 컬러 필터(CF), 오버 코트층(OC)을 사이에 두고 이격되어 수직 방향으로 수직 커패시터(Cst_V1)가 형성될 수 있다. 또는, 액티브층(ACT)이 도체화된 제2 전극 패턴(DTS)과 발광 소자(PXL)의 제1 전극(ANO) 사이에도 수직 방향으로 수직 커패시터(Cst_V1)가 형성될 수 있다.
도 12에 도시된 바와 같이, 각 서브 픽셀들(R, B, W, G)의 개구 영역에는, 기판(SUB) 상에 버퍼층(BUF), 액티브층(ACT), 층간 절연막(ILD), 컬러 필터(CF), 오버 코트층(OC) 및 발광 소자(PXL)가 배치될 수 있다.
버퍼층(BUF)은 기판(SUB) 전면에 형성될 수 있고, 버퍼층(BUF) 상의 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 게이트 전극과 소스 전극 중 어느 하나에 연결될 수 있다. 예를 들어, 도 12에서 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 게이트 전극에 연결되어 도체화된 복수의 제1 전극 패턴(DTG)과 구동 박막 트랜지스터(DR)의 소스 전극에 연결되어 도체화된 복수의 제2 전극 패턴(DTS) 각각이 동일 평면 상에 나란하게 배치된 핑거 패턴 구조일 수 있다. 복수의 제1 및 제2 전극 패턴들(DTG, DTS) 각각의 폭(h1)은 복수의 제1 및 제2 전극 패턴들(DTG, DTS) 사이의 폭(h2)보다 작을 수 있으다.
액티브층(ACT)이 도체화된 복수의 제1 전극 패턴들(DTG)과 복수의 제2 전극 패턴들(DTS)은 서로 교대로 배치되어 서로 간의 수평 방향으로 수평 커패시터(Cst_H)가 형성될 수 있다.
도 11 및 도 12을 참조하면, 각 서브 픽셀들(R, B, W, G)의 개구 영역에는, 도 11에 도시된 수직 커패시터(Cst_V1)와 도 12에 도시된 수평 커패시터(Cst_H)를 포함하는 제1 스토리지 커패시터(Cst1)가 형성될 수 있다. 예를 들어, 적색 서브 픽셀(R)을 기준으로 볼 때, 개구 영역의 제1 스토리지 커패시터(Cst1)는 수직 커패시터(Cst_V1)와 수평 커패시터(Cst_H)가 합산된 커패시터일 수 있다.
도 13에 도시된 바와 같이, 각 서브 픽셀들(R, B, W, G)의 제2 회로 영역에는, 기판(SUB) 상에 광차단층(LS), 버퍼층(BUF), 액티브층(ACT), 층간 절연막(ILD), 소스/드레인 전극(SD)이 배치될 수 있다.
광차단층(LS)은 기판(SUB) 상에 배치되어 액티브층(ACT) 및 소스/드레인 전극(SD)과 중첩될 수 있고, 버퍼층(BUF) 상의 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 게이트 전극과 소스 전극 중 어느 하나에 연결될 수 있다. 예들 들어, 도 13에서 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 게이트 전극에 연결되어 도체화된 제1 전극 패턴(DTG)일 수 있다. 또는, 액티브층(ACT)은 구동 박막 트랜지스터(DR)의 소스 전극에 연결되어 도체화된 제2 전극 패턴(DTS)일 수 있다.
액티브층(ACT) 상에는 층간 절연막(ILD) 및 소스/드레인 전극(SD)가 형성될 수 있다. 즉, 액티브층(ACT)은 하부에 버퍼층(BUF)을 사이에 두고 광차단층(LS)이 배치되고, 상부에 층간 절연막(ILD)을 사이에 두고 소스/드레인 전극(SD)이 배치될 수 있다.
액티브층(ACT)이 도체화된 제1 전극 패턴(DTG)은 하부에 버퍼층(BUF)을 사이에 두고 이격된 광차단층(LS)와 상부에 층간 절연막(ILD)을 사이에 두고 이격된 소스/드레인 전극(SD) 각각과 수직 방향으로 2중 수직 커패시터(Cst_V2)가 형성될 수 있다.
도 14를 참조하면, 본 명세서의 다양한 예에 따른 표시 장치에서 스토리지 커패시터(Cst)는 서브 픽셀들(R, B)의 개구 영역에 중첩되고 제1 회로 영역의 구동 박막 트랜지스터(DR)와 제2 회로 영역의 센싱 박막 트랜지스터(ST) 사이에 형성될 수 있다. 예를 들어, 적색 서브 픽셀(R)을 기준으로 볼 때, 개구 영역의 제1 스토리지 커패시터(Cst1)인 수직 커패시터(Cst_V1)와 수평 커패시터(Cst_H)가 합산된 커패시터와 비 개구 영역(또는 제2 회로 영역)의 2중 수직 커패시터(Cst_V2)가 모두 합산되어 스토리지 커패시터(Cst)가 형성될 수 있다.
도 15 내지 도 19는 본 명세서의 다양한 예에 따른 표시 장치의 단위 픽셀의 일부 단층 구조를 나타낸 평면도들이다.
도 15 내지 도 19를 참조하면, 본 명세서의 다양한 예에 따른 표시 장치에서 단위 픽셀을 이루는 서브 픽셀들을 보다 구체적으로 살펴보면 다음과 같다.
도 15에 도시된 바와 같이, 기판 상에는 제1 방향(예를 들면, 수평 방향)을 따라 서로 나란하게 배열되며 제1 방향과 교차하는 제2 방향(예를 들면, 세로 방향)으로 연장되는 복수의 픽셀 전원 라인들(EVDD1, EVDD2)과, 이들 복수의 픽셀 전원 라인들(EVDD1, EVDD2) 사이에서 이들과 나란하게 서로 인접하게 배치되는 제1 및 제2 데이터 라인(DL1, DL2)과, 제3 및 제4 데이터 라인(DL3, DL4)과, 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에서 이들과 나란하게 배치되는 레퍼런스 라인(VREF)이 형성될 수 있다. 복수의 픽셀 전원 라인들(EVDD1, EVDD2), 데이터 라인들(DL1~DL4) 및 레퍼런스 라인(VREF)은 광차단층(LS)에 의해 형성될 수 있다.
제1 내지 제4 서브 픽셀들(R, B, W, G)의 제2 회로 영역들에 형성되는 센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지스터(SW)에 대응하며, 제2 스토리지 커패시터(Cst2)를 형성하기 위한 차광 패턴(Cst2_LS)이 배치될 수 있다.
도 15에 도시된 구성요소들이 형성된 기판 상에는 이들을 커버하도록 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 광차단층(LS)이나 기판에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 할 수 있다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
도 16에 도시된 바와 같이, 버퍼층(BUF) 상에는 액티브층(ACT)이 배치될 수 있다.
액티브층(ACT)은 각 서브 픽셀들(R, B, W, G)의 제1 회로 영역(RC1, BC1, WC1, GC1)에 배치되는 구동 박막 트랜지스터(DR)의 액티브층(DR_ACT)과, 제2 회로 영역(RC2, BC2, WC2, GC2)에 배치되는 센싱 박막 트랜지스터(ST)의 액티브층(ST_ACT) 및 스위칭 박막 트랜지스터(SW)의 액티브층(SW_ACT)을 포함할 수 있다. 또한, 액티브층(ACT)은 각 서브 픽셀들(R, B, W, G)의 개구 영역 내에 배치되는 제1 전극 패턴(DTG)와 제2 전극 패턴(DTS)을 이루는 액티브층을 포함할 수 있다. 액티브층(ACT)은 제1 회로 영역의 구동 박막 트랜지스터(DR)의 게이트 전극과 연결되는 부분과, 개구 영역 내의 제1 전극 패턴(DTG)을 이루는 부분과, 제2 회로 영역의 스위칭 박막 트랜지스터(SW)를 이루는 부분이 일체로 형성될 수 있다. 또한, 액티브층(ACT)은 제1 회로 영역의 구동 박막 트랜지스터(DR)의 소스 전극과 연결되는 부분과, 개구 영역 내의 제2 전극 패턴(DTS)을 이루는 부분과, 제2 회로 영역의 센싱 박막 트랜지스터(ST)를 이루는 부분이 일체로 형성될 수 있다. 또한, 액티브층(ACT)은 복수의 픽셀 전원 라인들(EVDD1, EVDD2) 사이에 형성될 픽셀 전원 공유 라인(EVDD_H)과 중첩되면서 픽셀 전원 라인들(EVDD1, EVDD2)과 일부 중첩되도록 형성된 공통 액티브층을 포함할 수 있다.
개구 영역에서 액티브층(ACT)의 제1 전극 패턴(DTG) 및 제2 전극 패턴(DTS) 각각은 제1 공통 패턴 및 제2 공통 패턴과, 이에 공통적으로 연결되고 핑거 패턴 구조이고 서로 나란하게 배치된 복수의 제1 및 제2 전극 패턴으로 형성될 수 있다.
도 17에 도시된 바와 같이, 제1 내지 제4 서브 픽셀들(R, B, W, G)의 제1 회로 영역들에는 구동 박막 트랜지스터(DR)를 구성하기 위한 게이트 전극(DR_GAT)이 형성되고, 제2 회로 영역들에는 센싱 박막 트랜지스터(ST) 및 스위칭 박막 트랜지스터(SW)에 공통적으로 이용하기 위한 돌출 전극(ST_SW_GAT)이 배치될 수 있다. 돌출 전극(ST_SW_GAT)은 게이트 라인(GL)로부터 데이터 라인(DL)의 길이 방향으로 연장되게 형성될 수 있다.
도 17에 도시된 구성요소들이 형성된 기판 상에는 이들을 커버하도록 층간 절연막(ILD)이 배치될 수 있다. 층간 절연막(ILD)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
도 18에 도시된 바와 같이, 층간 절연막(ILD) 상에는 제1 복수의 전원 라인(EVDD1, EVDD2), 픽셀 전원 공유 라인(EVDD_H), 제2 전원 공유 라인(VREF_H), 게이트 라인(GL)이 형성될 수 있다. 또한, 제1 내지 제4 서브 픽셀들(R, B, W, G)의 제1 회로 영역들에 형성되는 구동 박막 트랜지스터(DR)의 소스/드레인 전극(SD) 및 제2 회로 영역들에 형성되는 센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지스터(SW)의 소스/드레인 전극(SD)이 형성될 수 있다.
도 18에 도시된 구성요소들은 동일한 물질로 형성될 수 있으며, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 이들은 Cu/MoTi의 2중층으로 이루어질 수 있다.
또한, 도 18에 도시된 전체 구성요소들을 커버하도록 패시베이션막(PAS)이 배치될 수 있다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
패시베이션막(PAS) 상에는 각 서브 픽셀들(R, B, W, G)의 개구 영역에 대응하여, 적색, 청색, 백색 및 녹색의 컬러 필터들(CF)이 배치될 수 있다. 컬러 필터들(CF)은 발광 소자(PXL)에서 발광된 백색 광을 통과시켜 각각 적색, 청색, 백색 및 녹색을 나타내는 광을 출사할 수 있다.
컬러 필터들(CF) 상에는 이들을 커버하는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 하부 구조의 단차를 완화하는 평탄화막일 수 있다.
도 19에 도시된 바와 같이, 오버 코트층(OC) 상에는 각 서브 픽셀들(R, B, W, G)의 개구 영역에 대응하여 발광 소자들(PXL)이 배치될 수 있다. 발광 소자들(PXL)은 제1 전극(예: 애노드 전극(ANO)), 발광층 및 제2 전극(예: 캐소드 전극)을 포함할 수 있다. 예를 들어, 발광 소자(PXL)는 유기 발광 다이오드(OLED)일 수 있다.
본 명세서의 다양한 예에 따른 화소 및 이를 포함하는 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 다양한 예에 따른 화소는, 게이트 라인과 데이터 라인 및 픽셀 전원 라인에 의해 정의되는 픽셀 영역에 배치되고 발광부와 화소 회로를 포함하며, 상기 화소 회로는, 상기 데이터 라인의 길이 방향을 따라 상기 게이트 라인으로부터 돌출된 돌출 전극, 및 상기 발광부와 상기 게이트 라인 사이에 나란히 배치되고 상기 돌출 전극을 게이트 전극으로 사용하는 제1 및 제2 스위칭 박막 트랜지스터를 포함할 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 나란히 배치될 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 화소 회로는, 제1 노드와 제2 노드 및 상기 픽셀 전원 라인에 연결된 구동 박막 트랜지스터, 및 상기 제1 노드와 상기 제2 노드 사이의 제1 스토리지 커패시터를 더 포함할 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 화소 회로는 상기 발광부를 사이에 두고 배치된 제1 및 제2 회로 영역을 포함하고, 상기 구동 박막 트랜지스터는 상기 제1 회로 영역에 배치되고, 상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 제2 회로 영역에 배치되며, 상기 제1 스토리지 커패시터는 상기 발광부와 중첩되고 상기 제1 회로 영역과 상기 제2 회로 영역 사이에 배치될 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 제2 회로 영역에는, 상기 구동 박막 트랜지스터의 게이트 전극과 상기 제1 및 제2 스위칭 박막 트랜지스터 중 어느 하나의 소스 전극 사이에 형성된 제2 스토리지 커패시터를 더 포함할 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 레퍼런스 전압이 공급되는 레퍼런스 라인을 더 포함하며, 상기 제1 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 레퍼런스 라인 및 상기 구동 박막 트랜지스터의 소스 전극에 연결되고, 상기 제2 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인 및 상기 구동 박막 트랜지스터의 게이트 전극에 연결될 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 제1 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 연장되어 상기 레퍼런스 라인에 연결된 레퍼런스 라인 연결 패턴을 포함하고, 상기 제2 스위칭 박막 트랜지스터는 상기 레퍼런스 연결 패턴과 나란하게 연장되어 상기 데이터 라인에 연결된 데이터 라인 연결 패턴을 포함할 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 액티브층으로 형성될 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 상기 액티브층과 적어도 하나의 금속 물질층이 다중 적층된 액티브 다중막 구조로 형성될 수 있다.
본 명세서의 다양한 예에 따른 화소에 따르면, 상기 레퍼런스 라인 연결 패턴과 상기 데이터 라인 연결 패턴은 암전 불량 발생 시 상기 돌출 전극의 길이 방향으로 동시에 리페어 커팅되어 분리가 가능할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치는, 상기 화소를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치는, 게이트 라인과 데이터 라인 및 픽셀 전원 라인에 의해 정의되는 픽셀 영역에 배치되고 발광부와 화소 회로를 갖는 복수의 서브 픽셀을 포함하며, 상기 화소 회로는, 제1 노드와 제2 노드 및 상기 픽셀 전원 라인에 연결된 구동 박막 트랜지스터, 상기 발광부와 상기 게이트 라인 사이에서 상기 게이트 라인과 상기 데이터 라인 및 상기 제1 노드에 연결된 제1 스위칭 박막 트랜지스터, 상기 발광부와 상기 게이트 라인 사이에 상기 제1 스위칭 박막 트랜지스터와 나란히 배치되고 레퍼런스 라인과 상기 제2 노드에 연결된 제2 스위칭 박막 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이의 커패시터, 및 상기 제1 및 제2 스위칭 박막 트랜지스터 각각과 중첩되도록 상기 게이트 라인으로부터 돌출된 돌출 전극을 포함하며, 상기 돌출 전극은 상기 제1 및 제2 스위칭 박막 트랜지스터 각각의 게이트 전극일 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 돌출 전극은 상기 데이터 라인의 길이 방향을 따라 상기 게이트 라인으로부터 돌출되고, 상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 나란히 배치될 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 화소 회로는 상기 발광부를 사이에 두고 배치된 제1 및 제2 회로 영역을 포함하고, 상기 구동 박막 트랜지스터는 상기 제1 회로 영역에 배치되고, 상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 제2 회로 영역에 배치되며, 상기 커패시터는 상기 발광부와 중첩되고 상기 제1 회로 영역과 상기 제2 회로 영역 사이에 배치될 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 제2 회로 영역에는, 상기 구동 박막 트랜지스터의 게이트 전극과 상기 제1 및 제2 스위칭 박막 트랜지스터 중 어느 하나의 소스 전극 사이에 형성된 보조 커패시터를 더 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 제1 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 레퍼런스 라인 및 상기 구동 박막 트랜지스터의 소스 전극에 연결되고, 상기 제2 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인 및 상기 구동 박막 트랜지스터의 게이트 전극에 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 제1 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 연장되어 상기 레퍼런스 라인에 연결된 레퍼런스 라인 연결 패턴을 포함하고, 상기 제2 스위칭 박막 트랜지스터는 상기 레퍼런스 라인 연결 패턴과 나란하게 연장되어 상기 데이터 라인에 연결된 데이터 라인 연결 패턴을 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 액티브층으로 형성될 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 상기 액티브층과 적어도 하나의 금속 물질층이 다중 적층된 액티브 다중막 구조로 형성될 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에 따르면, 상기 레퍼런스 라인 연결 패턴과 상기 데이터 라인 연결 패턴은 암전 불량 발생 시 상기 돌출 전극의 길이 방향으로 동시에 리페어 커팅되어 분리가 가능할 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치
EVDD1, EVDD2: 복수의 픽셀 전원 라인
EVDD_H: 픽셀 전원 공유 라인
VREF: 레퍼런스 라인
VREF_H: 레퍼런스 공유 라인
DL1, DL2, DL3, DL4: 데이터 라인들
GL1, GL2: 게이트 라인들

Claims (20)

  1. 게이트 라인과 데이터 라인 및 픽셀 전원 라인에 의해 정의되는 픽셀 영역에 배치되고 발광부와 화소 회로를 포함하며,
    상기 화소 회로는,
    상기 데이터 라인의 길이 방향을 따라 상기 게이트 라인으로부터 돌출된 돌출 전극; 및
    상기 발광부와 상기 게이트 라인 사이에 나란히 배치되고 상기 돌출 전극을 게이트 전극으로 사용하는 제1 및 제2 스위칭 박막 트랜지스터를 포함하는, 화소.
  2. 제1항에 있어서,
    상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 나란히 배치된, 화소.
  3. 제2항에 있어서,
    상기 화소 회로는,
    제1 노드와 제2 노드 및 상기 픽셀 전원 라인에 연결된 구동 박막 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이의 제1 스토리지 커패시터를 더 포함하는, 화소.
  4. 제3항에 있어서,
    상기 화소 회로는 상기 발광부를 사이에 두고 배치된 제1 및 제2 회로 영역을 포함하고,
    상기 구동 박막 트랜지스터는 상기 제1 회로 영역에 배치되고,
    상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 제2 회로 영역에 배치되며,
    상기 제1 스토리지 커패시터는 상기 발광부와 중첩되고 상기 제1 회로 영역과 상기 제2 회로 영역 사이에 배치된, 화소.
  5. 제4항에 있어서,
    상기 제2 회로 영역에는,
    상기 구동 박막 트랜지스터의 게이트 전극과 상기 제1 및 제2 스위칭 박막 트랜지스터 중 어느 하나의 소스 전극 사이에 형성된 제2 스토리지 커패시터를 더 포함하는, 화소.
  6. 제4항에 있어서,
    레퍼런스 전압이 공급되는 레퍼런스 라인을 더 포함하며,
    상기 제1 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 레퍼런스 라인 및 상기 구동 박막 트랜지스터의 소스 전극에 연결되고,
    상기 제2 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인 및 상기 구동 박막 트랜지스터의 게이트 전극에 연결된, 화소.
  7. 제6항에 있어서,
    상기 제1 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 연장되어 상기 레퍼런스 라인에 연결된 레퍼런스 라인 연결 패턴을 포함하고,
    상기 제2 스위칭 박막 트랜지스터는 상기 레퍼런스 연결 패턴과 나란하게 연장되어 상기 데이터 라인에 연결된 데이터 라인 연결 패턴을 포함하는, 화소.
  8. 제7항에 있어서,
    상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 액티브층으로 형성된, 화소.
  9. 제8항에 있어서,
    상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 상기 액티브층과 적어도 하나의 금속 물질층이 다중 적층된 액티브 다중막 구조로 형성된, 화소.
  10. 제9항에 있어서,
    상기 레퍼런스 라인 연결 패턴과 상기 데이터 라인 연결 패턴은 암전 불량 발생 시 상기 돌출 전극의 길이 방향으로 동시에 리페어 커팅되어 분리가 가능한, 화소.
  11. 제1항 내지 제10항 중 어느 한 항의 화소를 포함하는, 표시 장치.
  12. 게이트 라인과 데이터 라인 및 픽셀 전원 라인에 의해 정의되는 픽셀 영역에 배치되고 발광부와 화소 회로를 갖는 복수의 서브 픽셀을 포함하며,
    상기 화소 회로는,
    제1 노드와 제2 노드 및 상기 픽셀 전원 라인에 연결된 구동 박막 트랜지스터;
    상기 발광부와 상기 게이트 라인 사이에서 상기 게이트 라인과 상기 데이터 라인 및 상기 제1 노드에 연결된 제1 스위칭 박막 트랜지스터;
    상기 발광부와 상기 게이트 라인 사이에 상기 제1 스위칭 박막 트랜지스터와 나란히 배치되고 레퍼런스 라인과 상기 제2 노드에 연결된 제2 스위칭 박막 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이의 커패시터; 및
    상기 제1 및 제2 스위칭 박막 트랜지스터 각각과 중첩되도록 상기 게이트 라인으로부터 돌출된 돌출 전극을 포함하며,
    상기 돌출 전극은 상기 제1 및 제2 스위칭 박막 트랜지스터 각각의 게이트 전극인, 표시 장치.
  13. 제12항에 있어서,
    상기 돌출 전극은 상기 데이터 라인의 길이 방향을 따라 상기 게이트 라인으로부터 돌출되고,
    상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 나란히 배치된, 표시 장치.
  14. 제13항에 있어서,
    상기 화소 회로는 상기 발광부를 사이에 두고 배치된 제1 및 제2 회로 영역을 포함하고,
    상기 구동 박막 트랜지스터는 상기 제1 회로 영역에 배치되고,
    상기 제1 및 제2 스위칭 박막 트랜지스터는 상기 제2 회로 영역에 배치되며,
    상기 커패시터는 상기 발광부와 중첩되고 상기 제1 회로 영역과 상기 제2 회로 영역 사이에 배치된, 표시 장치.
  15. 제14항에 있어서,
    상기 제2 회로 영역에는,
    상기 구동 박막 트랜지스터의 게이트 전극과 상기 제1 및 제2 스위칭 박막 트랜지스터 중 어느 하나의 소스 전극 사이에 형성된 보조 커패시터를 더 포함하는, 표시 장치.
  16. 제14항에 있어서,
    상기 제1 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 레퍼런스 라인 및 상기 구동 박막 트랜지스터의 소스 전극에 연결되고,
    상기 제2 스위칭 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인 및 상기 구동 박막 트랜지스터의 게이트 전극에 연결된, 표시 장치.
  17. 제16항에 있어서,
    상기 제1 스위칭 박막 트랜지스터는 상기 돌출 전극에 교차하는 수평 방향으로 연장되어 상기 레퍼런스 라인에 연결된 레퍼런스 라인 연결 패턴을 포함하고,
    상기 제2 스위칭 박막 트랜지스터는 상기 레퍼런스 라인 연결 패턴과 나란하게 연장되어 상기 데이터 라인에 연결된 데이터 라인 연결 패턴을 포함하는, 표시 장치.
  18. 제17항에 있어서,
    상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 액티브층으로 형성된, 표시 장치.
  19. 제17항에 있어서,
    상기 레퍼런스 라인 연결 패턴 및 데이터 라인 연결 패턴은 상기 액티브층과적어도 하나의 금속 물질층이 다중 적층된 액티브 다중막 구조로 형성된, 표시 장치.
  20. 제19항에 있어서,
    상기 레퍼런스 라인 연결 패턴과 상기 데이터 라인 연결 패턴은 암전 불량 발생 시 상기 돌출 전극의 길이 방향으로 동시에 리페어 커팅되어 분리가 가능한, 표시 장치.
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