KR102542808B1

KR102542808B1 - 표시장치

Info

Publication number: KR102542808B1
Application number: KR1020180122796A
Authority: KR
Inventors: 박재희
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-10-15
Filing date: 2018-10-15
Publication date: 2023-06-12
Also published as: KR20200042332A

Abstract

본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 반도체층, 상기 반도체층 상에 배치되며, 상기 반도체층을 노출시키는 복수의 게이트 절연패턴들, 상기 게이트 절연패턴 상에 각각 배치되며, 상기 반도체층 상면에 각각 컨택하는 소스 전극과 드레인 전극, 및 상기 반도체층과 이격된 게이트 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극 상에 배치된 패시베이션막, 상기 패시베이션막 상에 배치된 오버코트층, 상기 오버코트층 상에 배치되며 상기 소스 전극과 연결된 제1 전극, 상기 제1 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 제2 전극을 포함하며, 상기 소스 전극 또는 상기 드레인 전극의 적어도 일 끝단은 상기 게이트 절연패턴의 일 끝단과 상기 반도체층의 일 끝단에 일치할 수 있다.

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것으로, 보다 자세하게는 마스크 개수를 줄이고 화질 불량을 방지할 수 있는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.

이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.

유기발광표시장치는 크게 복수의 박막트랜지스터들과 빛을 발광하는 유기발광 다이오드로 구성될 수 있다. 박막트랜지스터와 유기발광 다이오드는 복수의 마스크를 이용한 포토리소그래피 공정 등을 통해 제조될 수 있다. 박막트랜지스터와 유기발광 다이오드를 제조하기 위해 많은 마스크가 소비되므로, 생산성이 저하되고 제조비용이 증가되는 문제가 있다.

유기발광표시장치의 박막트랜지스터와 유기발광 다이오드를 제조하기 위해 많은 마스크가 소비되므로, 생산성이 저하되고 제조비용이 증가되는 문제가 있다.

따라서, 본 발명은 마스크 개수를 줄이고 화질 불량을 방지할 수 있는 표시장치를 제공한다.

일례로, 상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나는 상기 게이트 절연패턴 및 상기 반도체층과 중첩될 수 있다.

일례로, 상기 기판과 상기 버퍼층 사이에 광차단층을 더 포함하며, 상기 소스 전극은 상기 게이트 절연패턴, 상기 반도체층 및 상기 버퍼층을 관통하여 상기 광차단층에 컨택할 수 있다.

일례로, 상기 버퍼층은 상기 기판을 노출시키는 버퍼홀들을 더 포함할 수 있다.

일례로, 상기 게이트 전극은 상기 게이트 절연패턴과 상기 반도체층의 상부와 측부를 덮으며 상기 버퍼홀을 통해 상기 기판과 컨택할 수 있다.

일례로, 상기 게이트 전극은 상기 반도체층의 양 끝단과 이격될 수 있다.

일례로, 상기 게이트 절연패턴은 상기 반도체층 상부에서 언더컷 구조를 이룰 수 있다.

일례로, 상기 반도체층의 폭은 상기 게이트 절연패턴의 폭보다 좁고 상기 버퍼홀들 사이에 배치된 상기 버퍼층의 폭보다 좁을 수 있다.

또한, 본 발명의 일 실시예에 따른 표시장치의 제조방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 반도체 물질층을 형성하는 단계, 상기 반도체 물질층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 식각하면서 상기 반도체 물질층의 일부 영역을 도체화하는 단계, 상기 게이트 절연막 상에 게이트 물질층을 형성하는 단계, 상기 게이트 물질층, 상기 반도체 물질층 및 상기 게이트 절연막을 식각하여, 소스 전극, 드레인 전극, 게이트 전극, 반도체층 및 게이트 절연패턴을 형성하고 상기 소스 전극 또는 상기 드레인 전극의 적어도 일 끝단은 상기 게이트 절연패턴의 일 끝단과 상기 반도체층의 일 끝단에 일치하도록 형성하는 단계, 상기 소스 전극, 드레인 전극, 게이트 전극, 반도체층 및 게이트 절연패턴 상에 패시베이션막을 형성하는 단계, 상기 패시베이션막 상에 오버코트층을 형성하는 단계, 상기 오버코트층 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 발광층을 형성하는 단계, 및 상기 발광층 상에 제2 전극을 형성하는 단계를 포함할 수 있다.

일례로, 상기 소스 전극, 드레인 전극, 게이트 전극, 반도체층 및 게이트 절연패턴을 형성하는 단계는, 포토레지스트를 기판 상에 도포하고 하프톤 마스크를 이용하여 제1 및 제2 포토레지스트를 형성하는 단계, 및 상기 제1 및 제2 포토레지스트 외의 상기 반도체 물질층 및 상기 게이트 절연막을 식각하여, 상기 반도체층 및 상기 게이트 절연패턴을 형성할 수 있다.

일례로, 상기 제2 포토레지스트를 애싱하여 제거한 후, 상기 제1 포토레지스트를 이용하여 상기 게이트 물질층을 식각하여 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극을 형성할 수 있다.

본 발명의 실시예에 따른 유기발광표시장치는 반도체층, 게이트 절연패턴, 소스 전극, 드레인 전극 및 게이트 전극을 하나의 마스크 공정으로 형성함으로써, 마스크 개수를 줄여 생산성을 향상시킬 수 있는 이점이 있다.

또한, 본 발명의 실시예에 따른 유기발광표시장치는 게이트 전극 또는 게이트 라인 하부의 반도체 물질층을 도체화 또는 제거함으로써, 반도체 물질층이 가변 커패시터로 작용하여 크로스토크가 발생하는 것을 방지할 수 있다. 따라서, 유기발광표시장치의 화질 불량을 개선할 수 있는 이점이 있다.

도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로도.
도 3은 서브픽셀의 구체 회로도.
도 4는 본 발명에 따른 유기발광표시장치를 나타낸 평면도.
도 5는 표시장치의 구조를 개략적으로 나타낸 단면도.
도 6은 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면.
도 7은 유기발광표시장치의 서브픽셀과 패드부를 나타낸 단면도.
도 8은 본 발명의 제1 실시예에 따른 표시장치의 서브픽셀의 평면 구조를 나타낸 도면.
도 9는 도 8의 절취선 I-I'에 따른 단면도.
도 10a 내지 도 10d는 본 발명의 실시예에 따른 표시장치의 서브픽셀의 제조방법을 공정별로 나타낸 단면도.
도 11은 본 발명의 제2 실시예에 따른 유기발광표시장치의 단면도.
도 12a 내지 도 12g는 본 발명의 제2 실시예에 따른 유기발광표시장치의 제조방법을 공정별로 나타낸 단면도.
도 13은 본 발명의 제3 실시예에 따른 유기발광표시장치의 서브픽셀을 나타낸 평면도.
도 14는 도 13의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 15a 내지 도 15e는 본 발명의 제3 실시예에 따른 유기발광표시장치의 제조방법을 공정별로 나타낸 단면도.
도 16은 제1 실시예에 따른 스위칭 트랜지스터의 단면도.
도 17은 도 8의 절취선 A-A'에 따른 단면도.
도 18은 도 13의 B-B'에 따른 단면도.
도 19는 전술한 비교예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 상승 시간을 나타낸 그래프.
도 20은 전술한 비교예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 하강 시간을 나타낸 그래프.
도 21은 전술한 실험예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 상승 시간을 나타낸 그래프.
도 22는 전술한 실험예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 하강 시간을 나타낸 그래프.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.

본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.

도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로도이며, 도 3은 서브픽셀의 구체 회로도이다.

도 1에 도시된 바와 같이, 유기발광표시장치(100)에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.

영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.

데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel; GIP) 방식으로 형성된다.

표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.

서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.

도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.

스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔 신호에 응답하여, 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.

도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광 다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.

스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 제2 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 제1 전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 제1 전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 제2 전극이 연결된다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)의 제2 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 제1 전극이 연결되고 센싱 노드인 유기발광 다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 제2 전극에 제2 전극이 연결된다.

센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.

센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.

이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.

광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.

기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광 다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.

도 4는 본 발명에 따른 유기발광표시장치를 나타낸 평면도이고, 도 5는 표시장치의 구조를 개략적으로 나타낸 단면도이고, 도 6은 본 발명에 따른 서브픽셀의 평면 레이아웃을 개략적으로 나타낸 도면이다.

도 4를 참조하면, 유기발광표시장치는 기판(SUB1) 상에 표시영역(AA) 및 비표시영역(NA)을 포함한다. 비표시영역(NA)은 기판(SUB1)의 좌우측에 각각 배치된 GIP 구동부(GIP), 및 기판(SUB1)의 하측에 배치된 패드부(PD)를 포함한다. 표시영역(AA)은 복수의 서브픽셀(SP)이 배치되어, R, G, B 또는 R, G, B, W를 발광하여 풀컬러를 구현한다. GIP 구동부(GIP)는 표시영역(AA)에 게이트 구동신호를 인가한다. 패드부(PD)는 표시영역(AA)의 일측 예를 들어 하측에 배치되고, 패드부(PD)에 칩온필름(COF)들이 부착된다. 표시영역(AA)으로부터 연결된 복수의 신호선들(미도시)에 칩온필름(COF)을 통해 인가되는 데이터 신호 및 전원이 인가된다. 도면에서는 게이트 구동부로서 표시 패널에 직접 형성된 GIP 구동부(GIP)를 예로 설명하였으나, 게이트 구동부는 칩온필름의 형태로 FPCB에 형성될 수도 있다.

도 5에 도시된 바와 같이, 기판(또는 박막 트랜지스터 기판)(SUB1)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브픽셀들은 보호필름(또는 보호기판)(SUB2)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 기판(SUB1)은 유리나 연성을 갖는 재료로 선택될 수 있다.

서브픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.

도 5 및 도 6에 도시된 바와 같이, 기판(SUB1)의 표시영역(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기발광 다이오드(발광소자)가 형성되고, 회로영역(DRA)에는 유기발광 다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기발광 다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 배선영역으로서, 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)이 배치된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)을 가로지르며 배치된다.

전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비어홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 센싱 라인(VREF)은 센싱 연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(미도시)에 연결된다. 전원 라인(EVDD)은 전원 연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(미도시)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(미도시)에 연결된다.

도 7은 유기발광표시장치의 서브픽셀과 패드부를 나타낸 단면도이다.

도 7을 참조하면, 기판(SUB1) 상에 광차단층(LS)이 배치되고, 버퍼층(BUF)은 광차단층(LS)을 포함한 기판(SUB1) 전면에 배치된다.

버퍼층(BUF) 상에 일부에는 제1 반도체층(SACT), 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)을 포함하는 스위칭 트랜지스터(SW)가 배치된다. 제1 반도체층(SACT)과 제1 게이트 전극(SGAT) 사이에는 게이트 절연막(GI)이 배치되어 이들을 절연시킨다. 제1 게이트 전극(SGAT) 상에 층간 절연막(ILD)이 배치되고, 층간 절연막(ILD) 상에 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)이 배치된다. 층간 절연막(ILD)은 제1 반도체층(SACT)의 일부를 노출시키는 콘택홀들(CH)이 형성된다. 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 콘택홀들(CH)을 통해 제1 반도체층(SACT)에 컨택하여 연결된다.

상기 버퍼층(BUF) 상의 다른 일부에는 제2 반도체층(DACT), 제2 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)이 배치되어 구동 트랜지스터(DR)를 구성한다. 제2 반도체층(DACT)과 제2 게이트 전극(DGAT) 사이에는 게이트 절연막(GI)이 배치되어 이들을 절연시킨다. 제2 게이트 전극(DGAT) 상에 층간 절연막(ILD)이 배치되고, 층간 절연막(ILD) 상에 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)이 배치된다. 층간 절연막(ILD)은 제2 반도체층(DACT)의 일부를 노출시키는 콘택홀들(CH)이 형성된다.

한편, 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에는 커패시터(Cst)가 배치된다. 커패시터(Cst)는 광차단층(LS)과 중간 전극(CACT) 사이에 버퍼층(BUF)이 배치되어 정전용량을 형성한다. 중간 전극(CACT)은 전술한 제1 반도체층(SACT)과 일체로 이루어질 수 있다. 또한, 커패시터(Cst)는 중간 전극(CACT)과 센싱 트랜지스터(미도시)에 연결된 상부 전극(CSTD) 사이에 층간 절연막(ILD)이 배치되어 정전용량을 형성한다. 따라서, 커패시터(Cst)는 2중 커패시터로서 작용한다.

스위칭 트랜지스터(SW), 구동 트랜지스터(DR) 및 커패시터(Cst) 상에 패시베이션막(PAS)이 배치되고, 패시베이션막(PAS) 상에 적색, 녹색 및 청색의 컬러필터(CF)가 배치되며, 이들을 평탄화를 위한 오버코트층(OC)이 배치된다. 오버코트층(OC)과 패시베이션막(PAS)은 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)을 노출시키는 패시홀(PASH)이 배치된다. 오버코트층(OC) 상에 제1 전극(ANO)이 배치되어 오버홀(OCH)을 통해 제2 소스 전극(DSD1)과 연결된다. 제1 전극(ANO) 상에는 화소를 정의하기 위한 개구부(OP)가 형성된 뱅크층(BNK)이 위치한다. 뱅크층(BNK) 상에는 광을 발광하는 발광층(EML)과 제2 전극(CAT)이 배치되어, 제1 전극(ANO), 발광층(EML) 및 제2 전극(CAT)을 포함하는 유기발광 다이오드(ED)가 구비된다.

패드부(PAD)에는 제1 게이트 전극(SGAT)과 동일한 물질로 이루어진 제1 패드전극(PA1)이 배치되고, 제1 패드전극(PA1) 상에 제1 패드전극(PA1)을 노출하는 패드홀(PH)이 구비된 층간 절연막(ILD)이 배치된다. 층간 절연막(ILD) 상에 제1 패드전극(PA1)과 연결되며 제2 소스 전극(DSD1)과 동일한 물질로 이루어진 제2 패드전극(PA2)이 배치된다.

전술한 도 7의 구조에 따른 표시장치를 제조하기 위해, 광차단층, 반도체층, 게이트 전극, 콘택홀, 소스/드레인 전극, 적색 컬러필터, 녹색 컬러필터, 청색 컬러필터, 패시홀과 오버홀(패시홀과 오버홀은 1매의 마스크), 제1 전극 및 뱅크층의 총 11매의 마스크가 필요하다.

이하 개시하는 본 발명의 실시예에서는 마스크의 개수를 줄일 수 있는 표시장치를 개시한다.

<제1 실시예>

도 8은 본 발명의 제1 실시예에 따른 표시장치의 서브픽셀의 평면 구조를 나타낸 도면이고, 도 9는 도 8의 절취선 I-I'에 따른 단면도이다.

전술한 도 6과 함께 도 8을 참조하면, 제1 서브픽셀(SPn1)은, 제1 및 제2 게이트 라인들(GL1, GL2)과 제1 데이터 라인(DL1)이 교차하여 정의된다. 제1 서브픽셀(SPn1)은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광 다이오드(ED)를 포함한다.

발광영역(EMA)에는 유기발광 다이오드(ED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 본 발명의 제1 및 제2 게이트 라인(GL1, GL2), 센싱 연결라인(VREFC) 및 전원 연결라인(EVDDC)은 게이트 전극물질로 이루어진다. 그리고 세로 방향으로 배열된 라인들 예를 들어, 제1 데이터 라인(DL1)과 전원 라인(EVDD)은 광차단층 물질로 이루어진다.

도 9를 참조하여 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기발광 다이오드(ED)의 단면 구조를 살펴보면 다음과 같다.

기판(SUB1) 상에 스위칭 트랜지스터(SW), 커패시터(Cst), 구동 트랜지스터(DR) 및 유기발광 다이오드(ED)가 배치된다. 광차단층(LS)은 기판(SUB1) 상에 배치되어 커패시터(Cst) 및 구동 트랜지스터(DR)의 채널과 중첩된다. 버퍼층(BUF)은 광차단층(LS)을 포함한 기판(SUB1) 전면에 배치된다.

버퍼층(BUF) 상에 일부에는 제1 반도체층(SACT), 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)이 배치되어 스위칭 트랜지스터(SW)를 구성한다. 제1 반도체층(SACT)과 제1 게이트 전극(SGAT) 사이에는 게이트 절연패턴(GI)이 배치되어 이들을 절연시킨다. 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 제1 반도체층(SACT)에 직접 컨택하여 연결된다. 그리고 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 모두 동일한 물질로 이루어진다. 즉, 제1 게이트 전극(SGAT)을 형성하는 물질로 제1 게이트 전극(SGAT) 형성 시 동시에 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)을 형성한다. 게이트 절연패턴(GI)은 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)과 함께 패터닝되어 하부에 각각 배치된다.

상기 버퍼층(BUF) 상의 다른 일부에는 제2 반도체층(DACT), 제2 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)이 배치되어 구동 트랜지스터(DR)를 구성한다. 제2 반도체층(DACT)과 제2 게이트 전극(DGAT) 사이에는 게이트 절연패턴(GI)이 배치되어 이들을 절연시킨다. 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 제2 반도체층(DACT)에 직접 컨택하여 연결된다. 또한, 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 상기 게이트 절연패턴(GI)의 측면과 상면에 직접 컨택한다. 스위칭 트랜지스터(SW)와 마찬가지로 제1 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 모두 동일한 물질로 이루어진다.

한편, 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에는 커패시터(Cst)가 배치된다. 커패시터(Cst)는 광차단층(LS)과 중간 전극(CACT) 사이에 버퍼층(BUF)이 배치되어 정전용량을 형성한다. 중간 전극(CACT)은 전술한 제1 반도체층(SACT)과 일체로 이루어질 수 있다. 또한, 커패시터(Cst)는 스위칭 트랜지스터(SW)의 제1 반도체층(SACT)과 유기발광 다이오드(ED)의 제1 전극(ANO) 사이에 패시베이션막(PAS)이 배치되어 정전용량을 형성한다. 따라서, 커패시터(Cst)는 2중 커패시터로서 작용한다.

스위칭 트랜지스터(ST), 구동 트랜지스터(DR) 및 커패시터(Cst) 상에 패시베이션막(PAS)이 배치되고, 패시베이션막(PAS) 상에 컬러필터(CF)가 배치된다. 패시베이션막(PAS)은 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)을 노출시키는 패시홀(PASH)이 배치된다. 하부막들을 평탄화를 위한 오버코트층(OC)이 배치된다. 오버코트층(OC)은 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)을 노출시키는 오버홀(OCH)이 배치된다. 오버코트층(OC) 상에 제1 전극(ANO)이 배치되어 오버홀(OCH)과 패시홀(PASH)을 통해 제2 소스 전극(DSD1)과 연결된다. 제1 전극(ANO) 상에는 화소를 정의하기 위한 개구부(OP)가 구비된 뱅크층(BNK)이 위치한다. 뱅크층(BNK) 상에는 광을 발광하는 발광층(EML)과 제2 전극(CAT)이 배치되어, 제1 전극(PXL), 발광층(EML) 및 제2 전극(CAT)을 포함하는 유기발광 다이오드(ED)가 구비된다.

패드부(PAD)에는 제1 게이트 전극(SGAT)과 동일한 물질로 이루어진 제1 패드전극(PA1)이 배치되고, 제1 패드전극(PA1) 상에 제1 전극(ANO)과 동일한 물질로 이루어진 제2 패드전극(PA2)이 배치된다.

이하, 도 10a 내지 도 10d를 참조하여, 전술한 서브픽셀의 제조 공정에 대해 설명하기로 한다. 도 10a 내지 도 10d는 본 발명의 실시예에 따른 표시장치의 서브픽셀의 제조방법을 공정별로 나타낸 단면도이다. 하기에서는 패드부와 서브픽셀을 구획하여 도시하였다.

도 10a를 참조하면, 기판(SUB1) 상에 제1 마스크를 이용하여 광차단층(LS)을 형성한다. 광차단층(LS)은 외부의 광이 입사되는 것을 차단하여 박막 트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다.

이어, 광차단층(LS)이 형성된 기판(SUB1) 전면에 버퍼층(BUF)을 형성한다. 버퍼층(BUF)은 기판(SUB1)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 이어, 버퍼층(BUF) 상에 제2 마스크를 이용하여 제1 반도체층(SACT)과 제2 반도체층(DACT)을 형성한다. 제1 반도체층(SACT)과 제2 반도체층(DACT)은 산화물 반도체로 이루어질 수 있다.

도 10b를 참조하면, 기판(SUB1) 전면에 게이트 절연막(GIL)을 증착한다. 그리고, 제3 마스크인 하프톤 마스크를 이용하여 제1 반도체층(SACT) 및 제2 반도체층(DACT)을 노출하는 콘택홀들(CH)을 형성하고 광차단층(LS)을 노출하는 비아홀(VIA)을 형성한다. 콘택홀들(CH)을 형성하는 건식 식각 공정에서 플라즈마에 의해 불순물들이 제1 반도체층(SACT) 및 제2 반도체층(DACT)에 도핑되어 제1 도체화영역(AD1)이 형성된다.

이어, 도 10c를 참조하면, 게이트 절연막(GIL)이 형성된 기판(SUB1) 상에 게이트 전극 물질을 증착한 후 제4 마스크를 이용하여 패터닝하여 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1), 제1 드레인 전극(SSD2), 제2 게이트 전극(DGAT), 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2) 및 제1 패드전극(PA1)을 형성한다. 제1 소스 전극(SSD1)과 제1 드레인 전극(SSD2)은 제1 반도체층(SACT)에 컨택한다. 제2 소스 전극(DSD1)과 제2 드레인 전극(DSD2)은 제2 반도체층(DACT)에 컨택한다. 제2 소스 전극(DSD1)은 비어홀(VIA)을 통해 광차단층(LS)과 컨택한다.

이후 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1), 제1 드레인 전극(SSD2), 제2 게이트 전극(DGAT), 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2) 및 제1 패드전극(PA1)을 마스크로 하여 게이트 절연막(GIL)을 건식 식각하여 게이트 절연패턴들(GI)을 형성한다. 이에 따라, 게이트 절연패턴(GI)은 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1), 제1 드레인 전극(SSD2), 제2 게이트 전극(DGAT), 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2) 및 제1 패드전극(PA1)의 하부에만 배치된다.

이때, 건식 식각 공정에서 플라즈마에 의해 불순물들이 제1 반도체층(SACT) 및 제2 반도체층(DACT)에 도핑된다. 따라서, 제1 반도체층(SACT) 및 제2 반도체층(DACT)은 2번의 건식 식각 공정에 의해 불순물이 도핑되어 도체화된 제2 도체화영역(AD2)과, 1번의 건식 식각 공정에 의해 불순물이 도핑되어 도체화된 제1 도체화영역(AD1)이 형성된다. 그리고 제1 반도체층(SACT) 및 제2 반도체층(DACT)과 각각 대응하는 채널(CHA)이 제1 반도체층(SACT) 및 제2 반도체층(DACT)에 형성된다. 따라서, 기판(SUB1) 상에 스위칭 트랜지스터(SW), 구동 트랜지스터(DR)와 제1 패드전극(PA1)이 형성된다.

상기 게이트 전극 물질은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극 물질은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

이어, 도 10d를 참조하면, 스위칭 및 구동 트랜지스터(SW, DR)가 형성된 기판(SUB1) 상에 패시베이션막(PAS)을 증착한다. 그리고 제5 내지 제7 마스크를 각각 이용하여 적색, 녹색 및 청색 컬러필터(CF)를 형성한 다음에 오버코트층(OC)을 형성한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 하프톤 마스크인 제8 마스크를 이용하여 패시베이션막(PAS)의 패시홀(PASH)과 오버코트층(OC)의 오버홀(OCH)을 동시에 형성한다. 오버홀(OCH)은 제2 소스 전극(DSD1)을 노출한다.

오버코트층(OC) 상에 제9 마스크를 이용하여 제1 전극(ANO)을 형성한다. 제1 전극(ANO)은 오버홀(OCH) 및 패시홀(PASH)을 통해 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)에 연결된다. 또한, 제1 전극(ANO)의 일부는 스위칭 트랜지스터(SW)의 제1 반도체층(SACT)과 함께 커패시터(Cst)로 작용한다. 또한, 제1 전극(ANO)은 패드부(PAD)의 제1 패드전극(PA1) 상에 제2 패드전극(PA2)으로 형성된다. 제1 전극(ANO) 상에 뱅크층(BNK)을 형성하고 제10 마스크를 이용하여 서브픽셀의 개구부(OP)를 형성한다. 그리고 뱅크층(BNK) 상에 발광층(EML)과 제2 전극(CAT)을 각각 적층한다.

이상과 같이 제조된 본 발명의 실시예에 따른 표시장치는 산화물로 이루어진 반도체층을 도체화하여 산화물 박막트랜지스터를 제조할 수 있고, 총 10매의 마스크로 제조되기 때문에 전술한 도 7의 표시장치에 비해 1매의 마스크를 줄일 수 있는 이점이 있다.

<제2 실시예>

본 발명의 제2 실시예는 전술한 도 8의 서브픽셀의 평면도에서 동일한 절취선으로 절취한 단면을 개시하고, 전술한 제1 실시예와 중복되는 설명은 간략히 하기로 한다.

도 11은 본 발명의 제2 실시예에 따른 유기발광표시장치의 단면도이고, 도 12a 내지 도 12g는 본 발명의 제2 실시예에 따른 유기발광표시장치의 제조방법을 공정별로 나타낸 단면도이다.

도 11을 참조하여 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기발광 다이오드(ED)의 단면 구조를 살펴보면 다음과 같다.

버퍼층(BUF) 상에 일부에는 제1 반도체층(SACT), 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)이 배치되어 스위칭 트랜지스터(SW)를 구성한다. 제1 반도체층(SACT)과 제1 게이트 전극(SGAT) 사이에는 게이트 절연패턴(GI)이 배치되어 이들을 절연시킨다. 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 제1 반도체층(SACT)에 직접 컨택하여 연결된다. 그리고 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 모두 동일한 물질로 이루어진다. 즉, 제1 게이트 전극(SGAT)을 형성하는 물질로 제1 게이트 전극(SGAT) 형성 시 동시에 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)을 형성한다. 게이트 절연패턴(GI)은 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)과 함께 패터닝되어 이들 하부에 각각 배치된다.

또한, 본 실시예에서 제1 반도체층(SACT)은 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)의 패터닝 공정 시 별도로 습식 식각됨으로써, 이들 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)의 하부에 각각 배치되고 일 끝단이 일치되는 구조를 가진다.

또한, 스위칭 트랜지스터(SW)와 마찬가지로, 제2 반도체층(DACT)은 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)의 패터닝 공정 시 별도로 습식 식각됨으로써, 이들 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)의 하부에 각각 배치되고 일 끝단이 일치되는 구조를 가진다.

패드부(PAD)에는 제1 반도체층(SACT)과 동일한 물질로 이루어진 보조패드(PACT)가 배치되고, 보조패드(PACT) 상에 제1 게이트 전극(SGAT)과 동일한 물질로 이루어진 제1 패드전극(PA1)이 배치된다.

본 발명의 제2 실시예에서는 게이트 전극들, 소스 전극들 및 드레인 전극들의 식각 공정에서 하부의 반도체층들과 게이트 절연패턴이 식각됨으로써, 반도체층 및 게이트 절연패턴의 일 끝단은 소스 전극들 및 드레인 전극들의 일 끝단과 일치되는 구조로 이루어진다.

이하, 도 12a 내지 도 12d를 참조하여, 전술한 제2 실시예에 대한 제조 공정에 대해 설명하기로 한다. 도 12a 내지 도 12d는 본 발명의 제2 실시예에 따른 표시장치의 서브픽셀의 제조방법을 공정별로 나타낸 단면도이다. 하기에서는 전술한 제1 실시예와 중복되는 설명은 생략한다.

도 12a를 참조하면, 기판(SUB1) 상에 제1 마스크를 이용하여 광차단층(LS)을 형성한다. 이어, 광차단층(LS)이 형성된 기판(SUB1) 전면에 버퍼층(BUF)을 형성한다. 그리고, 버퍼층(BUF) 상에 반도체 물질층(ACTM)을 형성한다.

이어, 도 12b를 참조하면, 반도체 물질층(ACTM) 상에 게이트 절연막(GIL)을 형성한다. 제2 마스크로 하프톤 마스크를 이용하여 게이트 절연막(GIL)을 패터닝하여 하부의 반도체 물질층(ACTM)의 일부를 노출하는 절연홀(GIH)을 형성한다. 이 공정에서 버퍼층(BUF)을 식각하여 광차단층(LS)을 노출하는 비아홀(VIA)을 형성한다.

게이트 절연막(GIL)의 절연홀(GIH)을 형성하는 건식 식각 공정 시, 플라즈마에 의해 불순물들이 절연홀(GIH)이 형성되는 영역의 반도체 물질층(ACTM)에 도핑되어 제1 도체화영역(AD1)이 형성된다.

다음, 도 12c를 참조하면, 게이트 절연막(GIL)이 형성된 기판(SUB1) 상에 게이트 물질층(GATM)을 적층한다.

이어, 도 12d를 참조하면, 포토레지스트를 도포하고 제3 마스크인 하프톤 마스크를 이용하여 노광 및 현상하여, 제1 포토레지스트(PR1)과 제2 포토레지스트(PR2)을 형성한다. 제1 포토레지스트(PR1)는 게이트 물질층(GATM)을 남기는 영역이고, 제2 포토레지스트(PR2)는 게이트 물질층(GATM)을 완전히 식각하는 영역이다. 포토레지스트(PR)를 이용하여 포토레지스트(PR)에 의해 마스킹 되지 않는 영역의 게이트 물질층(GATM), 게이트 절연막(GIL) 및 반도체 물질층(ACTM)을 식각하여 제1 반도체층(SACT), 제2 반도체층(DACT) 및 게이트 절연패턴(GI)을 형성한다. 또한, 패드부(PAD)에 보조패드(PACT)와 제1 패드전극(PA1)을 형성한다.

다음, 도 12e를 참조하면, 포토레지스트(PR)를 애싱하여 제2 포토레지스트(PR2)를 제거하고 높이가 낮아진 제1 포토레지스트(PR1)를 남겨둔다. 제1 포토레지스트(PR1)는 후속 식각 공정에서 제1 소스 전극(SSD1), 제1 드레인 전극(SSD2), 제1 게이트 전극(SGAT), 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2) 및 제2 게이트 전극(DGAT)이 형성될 영역이다.

이어, 도 12f를 참조하면, 제1 포토레지스트(PR1)를 통해 게이트 물질층을 식각하여, 스위칭 트랜지스터(SW)의 제1 소스 전극(SSD1), 제1 드레인 전극(SSD2) 및 제1 게이트 전극(SGAT)을 형성하고 구동 트랜지스터(DR)의 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2) 및 제2 게이트 전극(DGAT)을 형성한다.

다음, 도 12g를 참조하면, 스위칭 및 구동 트랜지스터(SW, DR)가 형성된 기판(SUB1) 상에 패시베이션막(PAS)을 증착한다. 그리고 제4 내지 제6 마스크를 각각 이용하여 적색, 녹색 및 청색 컬러필터(CF)를 형성한다. 다음에 오버코트층(OC)을 형성하고 하프톤 마스크인 제7 마스크를 이용하여 패시베이션막(PAS)의 패시홀(PASH)과 오버코트층(OC)의 오버홀(OCH)을 동시에 형성한다. 오버홀(OCH)은 제2 소스 전극(DSD1)을 노출한다

이어, 오버코트층(OC) 상에 제8 마스크를 이용하여 제1 전극(ANO)을 형성한다. 제1 전극(ANO)은 오버홀(OCH) 및 패시홀((PASH)을 통해 구동 트랜지스터(DR)의 제2 소스 전극(DSD1)에 연결된다. 또한, 제1 전극(ANO)의 일부는 스위칭 트랜지스터(SW)의 제1 반도체층(SACT)과 함께 커패시터(Cst)로 작용한다. 제1 전극(PXL) 상에 뱅크층(BNK)을 형성하고 제9 마스크를 이용하여 서브픽셀의 개구부(OP)를 형성한다. 그리고 뱅크층(BNK) 상에 발광층(EML)과 제2 전극(CAT)을 각각 형성한다.

이상과 같이 제조된 본 발명의 실시예에 따른 표시장치는 산화물로 이루어진 반도체층을 도체화하여 산화물 박막트랜지스터를 제조할 수 있고, 총 9매의 마스크로 제조되기 때문에 전술한 도 9의 표시장치에 비해 1매의 마스크를 줄일 수 있는 이점이 있다.

<제3 실시예>

본 발명의 제3 실시예에서는 전술한 제1 및 제2 실시예와는 달리, 게이트 라인을 광차단층 물질로 형성하고, 데이터 라인과 전원 라인을 게이트 전극 물질로 형성한다. 본 발명의 제3 실시예는 전술한 도 8의 서브픽셀의 평면도에서 동일한 절취선으로 절취한 단면을 개시하고, 전술한 제1 및 제2 실시예와 중복되는 설명은 간략히 하기로 한다.

도 13은 본 발명의 제3 실시예에 따른 유기발광표시장치의 서브픽셀을 나타낸 평면도이고, 도 14는 도 13의 절취선 Ⅱ-Ⅱ'에 따라 절취한 단면도이고, 도 15a 내지 도 15e는 본 발명의 제3 실시예에 따른 유기발광표시장치의 제조방법을 공정별로 나타낸 단면도이다.

도 6과 함께 도 13을 참조하면, 제1 및 제2 게이트 라인들(GL1, GL2)과 제1 데이터 라인(DL1)이 교차하여 서브픽셀이 정의된다. 서브픽셀은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광 다이오드(ED)를 포함한다.

발광영역(EMA)에는 유기발광 다이오드(ED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(DRA)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 본 발명의 제3 실시예에서는 제1 및 제2 게이트 라인(GL1, GL2), 센싱 연결라인(VREFC) 및 전원 연결라인(EVDDC)은 광차단층 물질로 이루어지고, 세로 방향으로 배열된 라인들 예를 들어, 제1 데이터 라인(DL1)과 전원 라인(EVDD)은 게이트 전극 물질로 이루어진다. 따라서, 제1 및 제2 게이트 라인(GL1, GL2) 상에 배치된 게이트 전극들은 각각 제1 및 제2 게이트 라인(GL1, GL2)과 일체로 이루어지지 않고 별도의 섬 패턴으로 구비되어 제1 및 제2 게이트 라인(GL1, GL2)에 연결된다.

도 14를 참조하여 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기발광 다이오드(ED)의 단면 구조를 살펴보면 다음과 같다.

버퍼층(BUF) 상에 일부에는 제1 반도체층(SACT), 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)이 배치되어 스위칭 트랜지스터(SW)를 구성한다. 제1 반도체층(SACT)과 제1 게이트 전극(SGAT) 사이에는 게이트 절연패턴들(GI)이 배치되어 이들을 절연시킨다. 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 제1 반도체층(SACT)에 직접 컨택하여 연결된다. 그리고 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)은 모두 동일한 물질로 이루어진다. 즉, 제1 게이트 전극(SGAT)을 형성하는 물질로 제1 게이트 전극(SGAT) 형성 시 동시에 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)을 형성한다. 게이트 절연패턴(GI)은 제1 게이트 전극(SGAT), 제1 소스 전극(SSD1) 및 제1 드레인 전극(SSD2)과 함께 패터닝되어 이들 하부에 각각 배치된다.

상기 버퍼층(BUF) 상의 다른 일부에는 제2 반도체층(DACT), 제2 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)이 배치되어 구동 트랜지스터(DR)를 구성한다. 제2 반도체층(DACT)과 제2 게이트 전극(DGAT) 사이에는 게이트 절연패턴들(GI)이 배치되어 이들을 절연시킨다. 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 제2 반도체층(DACT)에 직접 컨택하여 연결된다. 또한, 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 상기 게이트 절연패턴들(GI)의 측면과 상면에 직접 컨택한다. 스위칭 트랜지스터(SW)와 마찬가지로 제1 게이트 전극(DGAT), 제2 소스 전극(DSD1) 및 제2 드레인 전극(DSD2)은 모두 동일한 물질로 이루어진다.

본 발명의 제3 실시예에서는 패드부(PAD)에는 전술한 제2 실시예의 제1 반도체층(SACT)과 동일한 물질로 이루어진 보조패드(PACT)이 생략된 구조이다. 따라서, 패드부(PAD)에는 제1 게이트 전극(SGAT)과 동일한 물질로 이루어진 제1 패드전극(PA1)이 버퍼층(BUF)에 컨택하여 배치된다.

이하, 도 15a 내지 도 15e를 참조하여, 전술한 제3 실시예에 대한 제조 공정에 대해 설명하기로 한다. 제3 실시예에서는 제2 실시예에서 패드부의 공정만 다르기 때문에 그 외 중복되는 설명을 간략히 한다.

도 15a를 참조하면, 기판(SUB1) 상에 제1 마스크를 이용하여 광차단층(LS)을 형성한다. 이어, 광차단층(LS)이 형성된 기판(SUB1) 전면에 버퍼층(BUF)을 형성한다. 그리고, 버퍼층(BUF) 상에 반도체 물질층(ACTM)을 형성한다.

이어, 반도체 물질층(ACTM) 상에 게이트 절연막(GIL)을 형성한다. 제2 마스크로 하프톤 마스크를 이용하여 게이트 절연막(GIL)을 패터닝하여 하부의 반도체 물질층(ACTM)의 일부를 노출하는 절연홀들(GIH)을 형성한다. 또한 버퍼층(BUF)을 식각하여 광차단층(LS)을 노출하는 비아홀(VIA)을 형성한다. 패드부(PAD)에서는 게이트 절연막(GIL)과 반도체 물질층(ACTM)을 일부 제거하여 하부의 버퍼층(BUF)을 노출시킨다.

다음, 도 15b를 참조하면, 게이트 절연막(GIL)이 형성된 기판(SUB1) 상에 게이트 물질층(GATM)을 적층한다.

이어, 도 15c를 참조하면, 포토레지스트를 도포하고 제3 마스크인 하프톤 마스크를 이용하여 노광 및 현상하여, 제1 포토레지스트(PR1)와 제2 포토레지스트(PR2)를 형성한다. 제1 포토레지스트(PR1)는 게이트 물질층(GATM)을 남기는 영역이고, 제2 포토레지스트(PR2)는 게이트 물질층(GATM)을 완전히 식각하는 영역이다. 포토레지스트(PR)를 이용하여 포토레지스트(PR)에 의해 마스킹 되지 않는 영역의 게이트 물질층(GATM), 게이트 절연막(GIL) 및 반도체 물질층(ACTM)을 식각하여 제1 반도체층(SACT), 제2 반도체층(DACT) 및 게이트 절연패턴들(GI)을 형성한다. 또한, 패드부(PAD)에서는 남아있는 게이트 절연막과 반도체 물질층(ACTM)을 모두 식각하여 제거하고, 버퍼층(BUF) 상에 게이트 물질층(GATM)을 패터닝하여 제1 패드전극(PA1)만을 형성한다.

다음, 도 15d를 참조하면, 포토레지스트(PR)를 애싱하여 제2 포토레지스트(PR2)를 제거하고 높이가 낮아진 제1 포토레지스트(PR1)를 남겨둔다. 제1 포토레지스트(PR1)는 후속 식각 공정에서 제1 소스 전극(SSD1), 제1 드레인 전극(SSD2), 제1 게이트 전극(SGAT), 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2), 제2 게이트 전극(DGAT) 및 제1 패드전극(PA1)이 형성될 영역이다.

이어, 도 15e를 참조하면, 제1 포토레지스트(PR1)를 통해 게이트 물질층(GATM)을 식각하여, 스위칭 트랜지스터(SW)의 제1 소스 전극(SSD1), 제1 드레인 전극(SSD2) 및 제1 게이트 전극(SGAT)을 형성하고 구동 트랜지스터(DR)의 제2 소스 전극(DSD1), 제2 드레인 전극(DSD2) 및 제2 게이트 전극(DGAT)을 형성한다. 그리고, 제1 포토레지스트(PR1)를 제거하여 패드부(PAD)에 제1 패드전극(PA1)을 형성한다.

다음, 스위칭 및 구동 트랜지스터(SW, DR)가 형성된 기판(SUB1) 상에 패시베이션막(PAS)을 증착한다. 그리고 제4 내지 제6 마스크를 각각 이용하여 적색, 녹색 및 청색 컬러필터(CF)를 형성한다. 다음에 오버코트층(OC)을 형성하고 하프톤 마스크인 제7 마스크를 이용하여 패시베이션막(PAS)의 패시홀(PASH)과 오버코트층(OC)의 오버홀(OCH)을 동시에 형성한다. 오버홀(OCH)은 제2 소스 전극(DSD1)을 노출한다

전술한 제1 실시예와 달리, 제2 및 제3 실시예에 따른 유기발광표시장치는 게이트 라인과 중첩되는 스위칭 트랜지스터의 단면 구조가 서로 상이하다. 하기에서는 공정 차이에 따른 스위칭 트랜지스터의 단면이 다른 구조를 설명하기로 한다.

도 16은 제1 실시예에 따른 스위칭 트랜지스터의 단면도이고, 도 17은 도 8의 절취선 A-A'에 따른 단면도이며, 도 18은 도 13의 B-B'에 따른 단면도이다.

도 16을 참조하면, 제1 실시예에 따른 스위칭 트랜지스터는 기판(SUB1) 상에 버퍼층(BUF)이 배치되고, 버퍼층(BUF) 상에 제1 반도체층(SACT)이 배치된다. 제1 반도체층(SACT) 상에 게이트 절연막(GIL)이 기판(SUB1) 전체에 배치되고, 게이트 전극(SGAT)이 게이트 라인과 일체로 배치된다.

반면, 도 17을 참조하면, 제2 실시예에 따른 스위칭 트랜지스터는 기판(SUB1) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF)은 하부의 기판(SUB1)을 노출하는 버퍼홀들(BH)이 구비된다. 버퍼층(BUF) 상에 버퍼홀들(BH) 사이에 제1 반도체층(SACT)이 배치되고, 제1 반도체층(SACT)과 버퍼홀들(BH) 사이의 버퍼층(BUF) 상에는 반도체 패턴들(SACTP)이 각각 배치된다. 그리고, 상기 제1 반도체층(SACT)과 반도체 패턴들(SACTP) 상에 게이트 절연패턴들(GI)이 배치된다. 게이트 절연패턴들(GI)은 하부의 버퍼홀들(BH)과 대응되는 영역에서 서로 이격되어 배치된다.

여기서, 제1 반도체층(SACT)의 양 끝단은 버퍼홀들(BH)에 인접한 게이트 절연패턴(GI)의 양 끝단 및 버퍼홀들(BH)에 인접한 버퍼층(BUF)의 양 끝단으로부터 이격되어 배치된다. 구체적으로, 제1 반도체층(SACT)의 양 끝단은 각각 버퍼홀들(BH)에 인접한 게이트 절연패턴(GI)의 양 끝단으로부터 제1 반도체층(SACT)의 중심 방향으로 이격되어 배치된다. 또한, 제1 반도체층(SACT)의 양 끝단은 버퍼홀(BH)에 인접한 버퍼층(BUF)의 양 끝단으로부터 제1 반도체층(SACT)의 중심 방향으로 이격되어 배치된다.

또한, 반도체 패턴들(SACTP)도 버퍼홀들(BH)에 인접한 게이트 절연패턴들(GI)의 일 끝단 및 버퍼홀들(BH)에 인접한 버퍼층(BUF)의 일 끝단으로부터 이격되어 배치된다. 구체적으로, 반도체 패턴들(SACTP)의 일 끝단은 각각 버퍼홀들(BH)에 인접한 게이트 절연패턴들(GI)의 일 끝단으로부터 제1 반도체층(SACT)과 멀어지는 방향으로 이격되어 배치된다. 또한, 반도체 패턴들(SACTP)의 일 끝단은 버퍼홀(BH)에 인접한 버퍼층(BUF)의 일 끝단으로부터 제1 반도체층(SACT)과 멀어지는 방향으로 이격되어 배치된다. 반면, 반도체 패턴들(SACTP)의 타 끝단은 게이트 절연막(GI)의 타 끝단 및 버퍼층(BUF)의 타 끝단과 일치된다.

일례로, 제1 반도체층(SACT)의 폭(W1)은 버퍼홀들(BH) 사이에 배치된 버퍼층(BUF)의 폭(W2)보다 작고, 버퍼홀들(BH) 사이에 배치된 게이트 절연패턴(GI)의 폭(W3)보다 작다.

위와 같은 구조는 전술한 제조공정에서 게이트 절연막의 게이트 절연홀을 형성한 후, 반도체 물질층을 습식 식각하기 때문에 반도체 물질층이 게이트 절연막 및 버퍼층(BUF)의 버퍼홀(BH)보다 안쪽으로 과식각됨으로써 형성된다. 최종 구조적으로, 게이트 절연패턴(GI)과 제1 반도체층(SACT) 사이 및 게이트 절연패턴들(GI)과 반도체 패턴들(SACTP) 사이에 언더컷(under cut) 구조가 형성된다. 이 언더컷 구조는 제1 반도체층(SACT)과 후속 공정에서 형성되는 게이트 전극(SGAT) 간의 컨택을 방지할 수 있다.

한편, 게이트 절연패턴(GI) 상에 제1 게이트 전극(SGAT)이 배치된다. 제1 게이트 전극(SGAT)은 게이트 라인과 일체로 이루어진다. 제1 게이트 전극(SGAT)은 게이트 절연패턴(GI) 상에 배치되어 게이트 절연패턴들(GI)과 버퍼홀들(BH)을 따라 기판(SUB1)에 컨택하여 연속적으로 배치된다.

제1 게이트 전극(SGAT)은 게이트 절연패턴(GI)과 제1 반도체층(SACT) 사이의 언더컷 구조에 의해 제1 반도체층(SACT)과 이격됨으로써, 제1 게이트 전극(SGAT)이 제1 반도체층(SACT)에 대해 게이트 전극으로 작용할 수 있게 된다. 도면에서는 나타나지 않지만, 제1 게이트 전극(SGAT)의 두께가 제1 반도체층(SACT)의 두께에 대해 약 20배 이상 두껍기 때문에 제1 게이트 전극(SGAT)이 제1 반도체층(SACT)에 컨택되지 않는다. 따라서, 제1 반도체층(SACT)과 제1 게이트 전극(SGAT) 사이에는 중공 영역(R1)이 형성된다. 중공 영역(R1)은 제1 반도체층(SACT)과 제1 게이트 전극(SGAT)이 서로 마주보는 일측면들 사이에 배치된다.

한편, 도 18을 참조하면, 본 발명의 제3 실시예에 따른 스위칭 트랜지스터는 기판(SUB1) 상에 광차단층(LS)이 배치된다. 광차단층(LS)은 게이트 라인으로 작용한다. 광차단층(LS) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF)은 하부의 광차단층(LS)을 노출하는 버퍼홀들(BH)이 구비된다. 버퍼층(BUF) 상에 버퍼홀들(BH) 사이에 제1 반도체층(SACT)이 배치되고, 제1 반도체층(SACT)과 버퍼홀들(BH) 사이의 버퍼층(BUF) 상에는 반도체 패턴들(SACTP)이 각각 배치된다. 그리고, 상기 제1 반도체층(SACT)과 반도체 패턴들(SACTP) 상에 게이트 절연패턴들(GI)이 배치된다. 게이트 절연패턴들(GI)은 하부의 버퍼홀들(BH)과 대응되는 영역에서 서로 이격되어 배치된다.

제2 실시예와 마찬가지로, 제1 반도체층(SACT)의 양 끝단은 버퍼홀들(BH)에 인접한 게이트 절연패턴(GI)의 양 끝단 및 버퍼홀들(BH)에 인접한 버퍼층(BUF)의 양 끝단으로부터 이격되어 배치된다. 구체적으로, 제1 반도체층(SACT)의 양 끝단은 각각 버퍼홀들(BH)에 인접한 게이트 절연패턴(GI)의 양 끝단으로부터 제1 반도체층(SACT)의 중심 방향으로 이격되어 배치된다. 또한, 제1 반도체층(SACT)의 양 끝단은 버퍼홀(BH)에 인접한 버퍼층(BUF)의 양 끝단으로부터 제1 반도체층(SACT)의 중심 방향으로 이격되어 배치된다.

또한, 반도체 패턴들(SACTP)도 버퍼홀들(BH)에 인접한 게이트 절연패턴들(GI)의 일 끝단 및 버퍼홀들(BH)에 인접한 버퍼층(BUF)의 일 끝단으로부터 이격되어 배치된다. 구체적으로, 반도체 패턴들(SACTP)의 일 끝단은 각각 버퍼홀들(BH)에 인접한 게이트 절연패턴들(GI)의 일 끝단으로부터 제1 반도체층(SACT)과 멀어지는 방향으로 이격되어 배치된다. 또한, 반도체 패턴들(SACTP)의 일 끝단은 버퍼홀(BH)에 인접한 버퍼층(BUF)의 일 끝단으로부터 제1 반도체층(SACT)과 멀어지는 방향으로 이격되어 배치된다. 반면, 반도체 패턴들(SACTP)의 타 끝단은 게이트 절연패턴들(GI)의 타 끝단 및 버퍼층(BUF)의 타 끝단과 일치된다.

위와 같은 구조는 도 17에서 설명한 바와 같이, 반도체 물질층을 습식 식각하기 때문에 반도체 물질층이 게이트 절연막 및 버퍼층(BUF)의 버퍼홀(BH)보다 안쪽으로 과식각됨으로써 형성된다. 최종 구조적으로, 게이트 절연패턴(GI)과 제1 반도체층(SACT) 사이 및 게이트 절연패턴(GI)과 반도체 패턴들(SACTP) 사이에 언더컷(under cut) 구조가 형성된다. 이 언더컷 구조는 제1 반도체층(SACT)과 후속 공정에서 형성되는 게이트 전극(SGAT) 간의 컨택을 방지할 수 있다.

한편, 게이트 절연패턴(GI) 상에 제1 게이트 전극(SGAT)이 배치된다. 제1 게이트 전극(SGAT)은 전술한 제2 실시예와는 달리 섬 패턴(island pattern)으로 이루어진다. 따라서, 제1 게이트 전극(SGAT)은 게이트 절연패턴(GI) 상에 배치되어 게이트 절연패턴들(GI)과 버퍼홀들(BH)을 따라 광차단층(LS)에 컨택하여, 게이트 라인인 광차단층(LS)으로부터 전기적으로 연결된다.

제1 게이트 전극(SGAT)은 게이트 절연패턴(GI)과 제1 반도체층(SACT) 사이의 언더컷 구조에 의해 제1 반도체층(SACT)과 이격됨으로써, 제1 게이트 전극(SGAT)이 제1 반도체층(SACT)에 대해 게이트 전극으로 작용할 수 있게 된다. 제1 반도체층(SACT)과 제1 게이트 전극(SGAT) 사이에는 중공 영역(R2)이 형성된다. 중공 영역(R2)은 제1 반도체층(SACT)과 제1 게이트 전극(SGAT)이 서로 마주보는 일측면들 사이에 배치된다.

이상, 본 발명의 제1 내지 제3 실시예에 따른 스위칭 박막트랜지스터의 구조적인 차이에 대해 설명하였다. 하기에서는 제2 실시예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 상승 및 하강 시간의 변화량에 대해 살펴본다.

<비교예>

전술한 도 8에 나타난 제2 실시예에 따른 유기발광표시장치에서 게이트 라인의 하부에 박막트랜지스터의 반도체층으로 작용하지 않고 남아 있는 반도체층에 도체화를 하지 않고 유기발광표시장치를 제조하였다.

<실험예>

전술한 도 8에 나타난 제2 실시예에 따른 유기발광표시장치와 같이, 게이트 라인의 하부에 박막트랜지스터의 반도체층으로 작용하지 않고 남아 있는 반도체층에 도체화를 수행하여 유기발광표시장치를 제조하였다.

도 19는 전술한 비교예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 상승 시간을 나타낸 그래프이고, 도 20은 전술한 비교예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 하강 시간을 나타낸 그래프이며, 도 21은 전술한 실험예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 상승 시간을 나타낸 그래프이고, 도 22는 전술한 실험예에 따른 유기발광표시장치의 게이트 전압에 따른 커패시터 전압의 하강 시간을 나타낸 그래프이다.

도 19 및 도 20을 참조하면, 전술한 비교예에 따른 유기발광표시장치는 커패시터 전압의 상승 시간이 45.931ns(nano second)이고 하강 시간이 30.447ns로 서로 다르게 나타났다.

반면, 도 21 및 도 22를 참조하면, 전술한 실험예에 따른 유기발광표시장치는 커패시터 전압의 상승 시간이 32.968ns(nano second)이고 하강 시간이 32.968ns로 서로 동일하게 나타났다.

전술한 비교예에 따른 유기발광표시장치는 게이트 라인 하부에 배치된 도체화되지 않은 반도체층이 게이트 라인과 교차하는 데이터 라인 및 전원 라인 사이에서 커패시터로 작용하게 된다. 즉, 반도체층이 게이트 라인에 인가되는 전압에 따라 가변 커패시터로 작용하게 된다. 따라서, 커패시터 전압의 상승 시간과 하강 시간이 다르게 되면, 동일 데이터 전압에서 서로 다른 휘도 값을 나타내기 때문에 크로스토크(crosstalk)가 발생하여 화질 불량이 나타난다.

반면, 실험예에 따른 유기발광표시장치는 게이트 라인 하부에 배치된 반도체층을 도체화함으로써, 게이트 라인 하부에 배치된 도체화된 반도체층이 게이트 라인과 교차하는 데이터 라인 및 전원 라인 사이에서 커패시터로 작용하지 않게 된다. 따라서, 커패시터 전압의 상승 시간과 하강 시간이 동일하게 나타나, 크로스토크가 발생하는 것을 방지할 수 있다.

상기와 같이, 본 발명의 실시예에 따른 유기발광표시장치는 반도체층, 게이트 절연패턴, 소스 전극, 드레인 전극 및 게이트 전극을 하나의 마스크 공정으로 형성함으로써, 마스크 개수를 줄여 생산성을 향상시킬 수 있는 이점이 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

SUB1 : 기판 LS : 광차단층
SW : 스위칭 트랜지스터 DR : 구동 트랜지스터
Cst : 커패시터 ED : 유기발광 다이오드
PAD : 패드부

Claims

기판;
상기 기판 상에 배치된 버퍼층;
상기 버퍼층 상에 배치된 반도체층;
상기 반도체층 상에 배치되며, 상기 반도체층을 노출시키는 복수의 게이트 절연패턴들;
상기 게이트 절연패턴 상에 각각 배치되며, 상기 반도체층 상면에 각각 컨택하는 소스 전극과 드레인 전극, 및 상기 반도체층과 이격된 게이트 전극;
상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극 상에 배치된 패시베이션막;
상기 패시베이션막 상에 배치된 오버코트층;
상기 오버코트층 상에 배치되며 상기 소스 전극과 연결된 제1 전극;
상기 제1 전극 상에 배치된 발광층; 및
상기 발광층 상에 배치된 제2 전극;을 포함하며,
상기 소스 전극 또는 상기 드레인 전극의 적어도 일 끝단은 상기 게이트 절연패턴의 일 끝단과 상기 반도체층의 일 끝단에 일치하는 표시장치.
제1 항에 있어서,
상기 소스 전극 또는 상기 드레인 전극 중 적어도 하나는 상기 게이트 절연패턴 및 상기 반도체층과 중첩되는 표시장치.
제1 항에 있어서,
상기 기판과 상기 버퍼층 사이에 광차단층을 더 포함하며,
상기 소스 전극은 상기 게이트 절연패턴, 상기 반도체층 및 상기 버퍼층을 관통하여 상기 광차단층에 컨택하는 표시장치.
제1 항에 있어서,
상기 버퍼층은 상기 기판을 노출시키는 버퍼홀들을 더 포함하는 표시장치.
제4 항에 있어서,
상기 게이트 전극은 상기 게이트 절연패턴과 상기 반도체층의 상부와 측부를 덮으며 상기 버퍼홀을 통해 상기 기판과 컨택하는 표시장치.
제5 항에 있어서,
상기 게이트 전극은 상기 반도체층의 양 끝단과 이격되는 표시장치.
제5 항에 있어서,
상기 게이트 절연패턴은 상기 반도체층 상부에서 언더컷 구조를 이루는 표시장치.
제7 항에 있어서,
상기 반도체층의 폭은 상기 게이트 절연패턴의 폭보다 좁고 상기 버퍼홀들 사이에 배치된 상기 버퍼층의 폭보다 좁은 표시장치.
기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 반도체 물질층을 형성하는 단계;
상기 반도체 물질층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 식각하면서 상기 반도체 물질층의 일부 영역을 도체화하는 단계;
상기 게이트 절연막 상에 게이트 물질층을 형성하는 단계;
상기 게이트 물질층, 상기 반도체 물질층 및 상기 게이트 절연막을 식각하여, 소스 전극, 드레인 전극, 게이트 전극, 반도체층 및 게이트 절연패턴을 형성하고 상기 소스 전극 또는 상기 드레인 전극의 적어도 일 끝단은 상기 게이트 절연패턴의 일 끝단과 상기 반도체층의 일 끝단에 일치하도록 형성하는 단계;
상기 소스 전극, 드레인 전극, 게이트 전극, 반도체층 및 게이트 절연패턴 상에 패시베이션막을 형성하는 단계;
상기 패시베이션막 상에 오버코트층을 형성하는 단계;
상기 오버코트층 상에 제1 전극을 형성하는 단계;
상기 제1 전극 상에 발광층을 형성하는 단계; 및
상기 발광층 상에 제2 전극을 형성하는 단계를 포함하는 표시장치의 제조방법.
제9 항에 있어서,
상기 소스 전극, 드레인 전극, 게이트 전극, 반도체층 및 게이트 절연패턴을 형성하는 단계는,
포토레지스트를 기판 상에 도포하고 하프톤 마스크를 이용하여 제1 및 제2 포토레지스트를 형성하는 단계; 및
상기 제1 및 제2 포토레지스트 외의 상기 반도체 물질층 및 상기 게이트 절연막을 식각하여, 상기 반도체층 및 상기 게이트 절연패턴을 형성하는 표시장치의 제조방법.
제10 항에 있어서,
상기 제2 포토레지스트를 애싱하여 제거한 후, 상기 제1 포토레지스트를 이용하여 상기 게이트 물질층을 식각하여 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극을 형성하는 표시장치의 제조방법.