KR20200078246A

KR20200078246A - 표시장치

Info

Publication number: KR20200078246A
Application number: KR1020180167958A
Authority: KR
Inventors: 윤재웅; 이동윤; 손기민
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-21
Filing date: 2018-12-21
Publication date: 2020-07-01
Also published as: KR102638207B1

Abstract

본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 배치된 전원 라인, 상기 전원 라인 상에 배치된 제1 버퍼층, 상기 제1 버퍼층 상에 배치된 광차단층, 상기 광차단층 상에 배치된 제2 버퍼층, 상기 제2 버퍼층 상에 배치된 반도체층, 상기 반도체층 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치되며, 상기 반도체층과 중첩하는 게이트 전극, 상기 게이트 전극 상에 배치된 층간 절연막, 상기 층간 절연막 상에 배치되며, 상기 반도체층에 각각 컨택하는 소스 전극 및 드레인 전극, 및 상기 소스 전극 상에서 상기 소스 전극과 연결된 유기발광 다이오드를 포함할 수 있다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 구체적으로 유기발광표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.

이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.

유기발광표시장치는 적색, 녹색 및 청색의 3개의 서브픽셀이 하나의 단위 픽셀을 구성하거나, 백색을 더하여 4개의 서브픽셀이 하나의 단위 픽셀을 구성한다. 각 서브픽셀에는 하나 이상의 박막트랜지스터와 이에 연결된 유기발광 다이오드를 포함한다. 상기 박막트랜지스터 및 유기발광 다이오드를 구동하기 위한 복수의 배선들이 서브픽셀 주변에 배치된다. 복수의 배선들 중 서로 다른 신호가 인가되나 동일층에 배치되는 일부 배선들이 존재한다. 이들 배선들은 패터닝 공정의 마스크 마진으로 인해 일정 간격 이상 이격되어야 한다. 이로 인해, 서브픽셀의 크기가 커져 고해상도의 유기발광표시장치를 구현하기 어려운 문제가 있다.

본 발명은 고해상도의 유기발광표시장치를 구현할 수 있는 표시장치를 제공한다.

상기 반도체층은 상기 제1 버퍼층 및 상기 제2 버퍼층에 구비된 제1 콘택홀을 통해 상기 전원 라인에 컨택할 수 있다.

상기 층간 절연막은 상기 제1 콘택홀과 중첩하며 상기 반도체층을 노출하는 제2 콘택홀을 구비하며, 상기 드레인 전극은 상기 제2 콘택홀을 통해 상기 반도체층과 컨택하여 상기 전원 라인에 전기적으로 연결될 수 있다.

상기 반도체층은 상기 제2 버퍼층에 구비된 제3 콘택홀을 통해 상기 광차단층에 컨택할 수 있다.

상기 층간 절연막은 상기 제3 콘택홀과 중첩하며 상기 반도체층을 노출하는 제4 콘택홀을 구비하며, 상기 소스 전극은 상기 제4 콘택홀을 통해 상기 반도체층과 컨택하여 상기 광차단층에 전기적으로 연결될 수 있다.

상기 전원 라인 및 상기 광차단층은 동일한 물질로 이루어질 수 있다.

상기 유기발광 다이오드는 상기 소스 전극에 연결된 제1 전극, 상기 제1 전극 상에 배치된 유기막층, 및 상기 유기막층 상에 배치된 제2 전극을 포함할 수 있다.

본 발명의 실시예에 따른 표시장치는 추가의 버퍼층을 사이에 두고 전원 라인 및 데이터 라인과, 광차단층을 형성함으로써, 전원 라인과 광차단층 사이 및 데이터 라인과 광차단층 사이의 이격 간격을 감소시킬 수 있다. 따라서, 전원 라인과 데이터 라인 사이에 감소된 이격 간격만큼 설계 영역을 확보할 수 있다. 또한, 전원 라인과 데이터 라인 사이에 감소된 이격 간격만큼 서브픽셀의 폭을 줄여 고해상도의 서브픽셀을 구현할 수 있는 이점이 있다.

도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로 구성도.
도 3은 서브픽셀의 상세 회로 구성도.
도 4는 다른 예의 서브픽셀의 상세 회로 구성도.
도 5는 표시 패널의 단면도.
도 6은 본 발명에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면.
도 7은 본 발명에 따른 서브픽셀을 나타낸 단면도.
도 8은 서브픽셀에서 전원 라인, 제1 데이터 라인 및 광차단층을 나타낸 평면도.
도 9는 본 발명에 따른 서브픽셀을 나타낸 단면도.
도 10은 서브픽셀에서 전원 라인, 제1 데이터 라인 및 광차단층을 나타낸 평면도.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.

본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.

도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로 구성도이며, 도 3은 서브픽셀의 상세 회로 구성도이고, 도 4는 다른 예의 서브픽셀의 상세 회로 구성도이며, 도 5는 표시 패널의 단면도이다.

도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.

영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.

데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.

표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.

서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.

도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.

스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 내부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.

도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.

스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 상부전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 하부전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다.

센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.

센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.

이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.

광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.

또한, 도 4를 참조하여 다른 예의 서브픽셀을 설명하면 다음과 같다.

도 4를 참조하면, 제1 스위칭 트랜지스터(SW1)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극과 유기발광 다이오드(OLED)의 애노드 전극 사이에 연결된다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 이전 서브픽셀의 제2 게이트 라인(n-1 GL2)에 게이트 전극이 연결되고, 센싱라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광 다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다.

제2 스위칭 트랜지스터(SW2)는 이니셜 라인(INIT)에 드레인 전극이 연결되고, 제2 게이트 라인(GL2)에 게이트 전극이 연결되고 커패시터(Cst)에 소스 전극이 연결된다. 제2 스위칭 트랜지스터(SW2)는 이니셜 라인(INIT)을 통해 전달되는 초기화전압(또는 이니셜전압)을 구동 트랜지스터(DR)의 게이트 전극을 초기화시킨다. 또한, 제2 게이트 라인(GL2)은 다음 서브픽셀의 센싱 트랜지스터(n+1 ST)의 게이트 전극에 연결되어 센싱 신호가 전달된다. 즉, 제2 게이트 라인(GL2)은 제2 스위칭 트랜지스터(SW2)의 게이트 전극과 다음 서브픽셀의 센싱 트랜지스터(n+1 ST)의 게이트 전극에 공통으로 공유되도록 연결될 수 있다.

기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였고, 도 4에서는 제2 스위칭 트랜지스터(SW2)를 더 포함하는 4T1C 구조를 일례로 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.

도 5에 도시된 바와 같이, 기판(또는 박막 트랜지스터 기판)(SUB1)의 표시영역(AA) 상에는 도 4에서 설명된 회로를 기반으로 서브픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브픽셀들은 보호필름(또는 보호기판)(SUB2)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 기판(SUB1)은 유리나 연성을 갖는 재료로 선택될 수 있다.

서브픽셀들은 표시영역(AA) 상에서 적색(R), 녹색(G) 및 청색(B)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브픽셀들은 적색(R), 녹색(G) 및 청색(B)이 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.

도 6은 본 발명에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다.

도 5 및 도 6에 도시된 바와 같이, 기판(SUB1)의 표시영역(AA) 상에는 발광영역(E)과 회로영역(D)을 갖는 제1 서브픽셀(SPn1) 내지 제3 서브픽셀(SPn3)이 형성된다. 발광영역(E)에는 유기발광 다이오드(발광소자)가 형성되고, 회로영역(D)에는 유기발광 다이오드를 구동하는 제1 스위칭, 제2 스위칭, 센싱 및 구동 트랜지스터와 커패시터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제3 서브픽셀(SPn3)은 회로영역(D)에 위치하는 제1 스위칭, 제2 스위칭, 센싱 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(E)에 위치하는 유기발광 다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제3 서브픽셀(SPn3) 사이에 위치하는 "WA"는 배선영역으로서, 전원 라인(EVDD), 센싱라인(VREF), 제1 내지 제3 데이터 라인들(DL1 ~ DL3)이 배치된다. 제1 및 제2 게이트 라인들(GL1, GL2)과, 이니셜라인(INIT)은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn3)을 가로지르며 배치된다.

전원 라인(EVDD), 센싱라인(VREF), 이니셜라인(INIT), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 배선들은 물론 박막트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비아홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 센싱라인(VREF)은 센싱 연결라인(VREFC)을 통해 제1 내지 제3 서브픽셀(SPn1~SPn3)의 각 센싱 트랜지스터(미도시)에 연결된다. 전원 라인(EVDD)은 전원 연결라인(EVDDC)을 통해 제1 내지 제3 서브픽셀(SPn1~SPn3)의 각 구동 트랜지스터(미도시)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제3 서브픽셀(SPn1~SPn3)의 각 센싱, 제1 및 제2 스위칭 트랜지스터(미도시)에 연결된다. 이니셜라인(INIT)은 제1 내지 제3 서브픽셀(SPn1~SPn3)의 각 제2 스위칭 트랜지스터(미도시)에 연결된다.

도 7은 본 발명의 서브픽셀을 나타낸 단면도이며, 도 8은 서브픽셀에서 전원 라인, 제1 데이터 라인 및 광차단층을 나타낸 평면도이다.

도 7을 참조하여 도 6에 도시된 서브픽셀(SPn1)의 단면을 참조하면, 기판(SUB1) 상에 기판(SUB1) 상에 광차단층(205)과 전원 라인(EVDD)이 배치된다. 광차단층(205)과 전원 라인(EVDD)은 동일한 물질로 형성된다. 버퍼층(210)은 광차단층(205)과 전원 라인(EVDD)을 포함한 기판(SUB1) 전면에 배치된다. 버퍼층(210) 상에 일부에는 반도체층(220), 게이트 전극(240), 소스 전극(270S) 및 드레인 전극(270D)을 포함하는 구동 트랜지스터(DR)와, 커패시터 제1 전극(225)과 커패시터 제2 전극(255)을 포함하는 커패시터(Cst)가 배치된다.

반도체층(220)과 이격되어 커패시터 제1 전극(225)이 배치된다. 반도체층(220)과 게이트 전극(240) 사이에는 게이트 절연막(235)이 배치되어 이들을 절연시킨다. 게이트 전극(240) 상에 제1 층간 절연막(250)이 배치된다. 제1 층간 절연막(250) 상에서 구동 트랜지스터(DR)와 이격되어 커패시터 제2 전극(255)이 배치된다. 커패시터 제2 전극(255) 상에 제2 층간 절연막(260)이 배치된다. 제2 층간 절연막(260) 상에 소스 전극(270S) 및 드레인 전극(270D)이 배치된다. 제1 및 제2 층간 절연막(250, 260)은 반도체층(220)의 일부를 노출시키는 제1 콘택홀(275)들이 형성된다. 소스 전극(270S) 및 드레인 전극(270D)은 제1 콘택홀(275)들을 통해 반도체층(220)에 컨택하여 연결된다.

버퍼층(210), 제1 및 제2 층간 절연막(250, 260)은 광차단층(205)을 노출하는 제2 콘택홀(277)이 형성된다. 소스 전극(270S)은 제2 콘택홀(277)을 통해 광차단층(205)에 컨택하여 연결된다. 또한, 제2 층간 절연막(260)은 커패시터 제2 전극(255)을 노출하는 제3 콘택홀(279)이 형성된다. 소스 전극(270S)은 제3 콘택홀(279)을 통해 커패시터 제2 전극(255)에 컨택하여 연결된다. 또한, 버퍼층(210), 제1 층간 절연막(250) 및 제2 층간 절연막(260)은 전원 라인(EVDD)을 노출하는 제4 콘택홀(278)이 형성된다. 드레인 전극(270D)은 제4 콘택홀(278)을 통해 전원 라인(EVDD)에 컨택하여 연결된다.

구동 트랜지스터(DR)와 커패시터(Cst) 상에 패시베이션막(280)이 배치되고, 패시베이션막(280) 상에 하부의 단차를 평탄화하는 오버코트층(290)이 배치된다. 오버코트층(290)은 하부의 소스 전극(270S)을 노출하는 비아홀(295)이 형성된다.

오버코트층(290) 상에 제1 전극(ANO), 유기막층(EML) 및 제2 전극(CAT)을 포함하는 유기발광 다이오드(OLED)가 배치된다. 구체적으로, 오버코트층(290) 상에 제1 전극(ANO)이 배치된다. 제1 전극(ANO)은 비아홀(295)을 통해 소스 전극(270S)과 컨택하여 연결된다. 제1 전극(ANO) 상에 발광부를 정의하기 위한 개구부(305)가 형성된 뱅크층(300)이 위치한다. 개구부((305)는 제1 전극(ANO)을 노출시킨다. 뱅크층(300) 상에 광을 발광하는 유기막층(EML)과 제2 전극(CAT)이 순차적으로 배치되어, 제1 전극(ANO), 유기막층(EML) 및 제2 전극(CAT)을 포함하는 유기발광 다이오드(OLED)가 구비된다.

도 8을 참조하면, 전술한 서브픽셀의 구조에서 전원 라인(EVDD), 제1 데이터 라인(DL1) 및 광차단층(205)은 모두 기판 상에서 동일 평면 상에 동일한 물질로 형성된다. 이들을 제조하기 위해서는 마스크를 이용한 패터닝 공정이 수행되나, 이들 패턴들이 설계대로 형성되기 위해서는 최소한의 이격 간격(d1)이 요구된다. 이로 인해, 전원 라인과 광차단층 간의 줄일 수 없는 이격 간격이 존재하기 때문에 고해상도의 서브픽셀을 구현하기 위한 설계영역을 확보하기가 어렵다.

이하 개시하는 본 발명의 실시예에서는 고해상도의 서브픽셀을 구현할 수 있는 표시장치를 개시한다.

<실시예>

도 9는 본 발명의 실시예에 따른 서브픽셀을 나타낸 단면도이며, 도 10은 서브픽셀에서 전원 라인, 제1 데이터 라인 및 광차단층을 나타낸 평면도이다.

도 9에 도시된 서브픽셀의 단면을 참조하면, 기판(SUB1) 상에 기판(SUB1) 상에 전원 라인(EVDD)이 배치된다. 전원 라인(EVDD) 상에 제1 버퍼층(403)이 배치되고, 제1 버퍼층(403) 상에 광차단층(405)이 배치된다. 전원 라인(EVDD)과 광차단층(405)은 동일한 물질로 형성된다. 제1 버퍼층(403)은 전원 라인(EVDD)과 광차단층(405) 사이를 절연시킨다. 광차단층(405) 상에 제2 버퍼층(410)이 배치된다.

제2 버퍼층(410) 상에 일부에는 반도체층(420), 게이트 전극(440), 소스 전극(470S) 및 드레인 전극(470D)을 포함하는 구동 트랜지스터(DR)와, 커패시터 제1 전극(425)과 소스 전극(470S)을 포함하는 커패시터(Cst)가 배치된다.

구체적으로, 제2 버퍼층(410) 상에서 반도체층(420)과 이격되어 커패시터 제1 전극(425)이 배치된다. 반도체층(420)과 게이트 전극(440) 사이에는 게이트 절연막(435)이 배치되어 이들을 절연시킨다. 게이트 전극(440) 상에 층간 절연막(450)이 배치된다. 층간 절연막(450) 상에 소스 전극(470S) 및 드레인 전극(470D)이 배치된다.

층간 절연막(450)은 반도체층(420)의 일부를 노출시키는 제1 콘택홀(475)들이 형성된다. 소스 전극(470S) 및 드레인 전극(470D)은 제1 콘택홀(475)들을 통해 반도체층(420)에 컨택하여 연결된다. 제1 버퍼층(403)과 제2 버퍼층(410)은 전원 라인(EVDD)을 노출하는 제2 콘택홀(478)이 형성된다. 반도체층(420)은 제2 콘택홀(478)을 통해 전원 라인(EVDD)에 컨택하여 연결된다. 또한, 제2 버퍼층(410)은 광차단층(405)을 노출하는 제3 콘택홀(477)이 형성된다. 반도체층(420)은 제3 콘택홀(477)을 통해 광차단층(405)에 컨택하여 연결된다. 전술한 소스 전극(470S)이 반도체층(420)과 연결되는 제1 콘택홀(475)은 제3 콘택홀(477)과 중첩되어, 소스 전극(470S)이 반도체층(420)을 통해 광차단층(405)에 전기적으로 연결된다.

소스 전극(470S)의 연장된 부분 즉, 커패시터 제1 전극(425)과 중첩되는 소스 전극(470S) 부분은 커패시터 제2 전극으로 작용하여 커패시터(Cst)가 구성된다.

또한, 층간 절연막(450)은 제2 콘택홀(478)과 중첩하여 전원 라인(EVDD)에 컨택하는 반도체층(420)을 노출하는 제4 콘택홀(452)가 형성된다. 드레인 전극(470D)은 제4 콘택홀(452)을 통해 반도체층(420)과 컨택하여 연결됨으로써, 전원 라인(EVDD)에 전기적으로 연결된다.

구동 트랜지스터(DR)와 커패시터(Cst) 상에 패시베이션막(480)이 배치되고, 패시베이션막(480) 상에 하부의 단차를 평탄화하는 오버코트층(490)이 배치된다. 오버코트층(490)은 하부의 소스 전극(470S)을 노출하는 비아홀(495)이 형성된다.

오버코트층(490) 상에 제1 전극(ANO), 유기막층(EML) 및 제2 전극(CAT)을 포함하는 유기발광 다이오드(OLED)가 배치된다. 구체적으로, 오버코트층(490) 상에 제1 전극(ANO)이 배치된다. 제1 전극(ANO)은 비아홀(495)을 통해 소스 전극(470S)과 컨택하여 연결된다. 제1 전극(ANO) 상에 발광부를 정의하기 위한 개구부(505)가 형성된 뱅크층(500)이 위치한다. 개구부(505)는 제1 전극(ANO)을 노출시킨다. 뱅크층(500) 상에 광을 발광하는 유기막층(EML)과 제2 전극(CAT)이 순차적으로 배치되어, 제1 전극(ANO), 유기막층(EML) 및 제2 전극(CAT)을 포함하는 유기발광 다이오드(OLED)가 구비된다.

도 9와 10을 참조하면, 전술한 서브픽셀의 구조에서 전원 라인(EVDD) 및 제1 데이터 라인(DL1)은 모두 기판(SUB1) 상에서 동일 평면 상에 동일한 물질로 형성된다. 그리고, 전원 라인(EVDD) 및 제1 데이터 라인(DL1)은 제1 버퍼층(403)으로 절연되고, 제1 버퍼층(403) 상에 광차단층(405)이 배치된다.

전술한 도 8에서는 전원 라인(EVDD), 제1 데이터 라인(DL1) 및 광차단층(405)이 모두 기판 상에서 동일 평면 상에 동일 물질로 형성되었다. 그러나, 본 실시예에서는 전원 라인(EVDD)과 제1 데이터 라인(DL1)은 제1 버퍼층(403) 하부에 배치되고 광차단층(405)은 제1 버퍼층(403) 상부에 배치된다. 전원 라인(EVDD)과 제1 데이터 라인(DL1)은 동일한 마스크로 형성되고, 광차단층(405)은 별도의 마스크로 형성된다.

따라서, 전원 라인(EVDD)과 제1 데이터 라인(DL1) 사이에 배치되는 광차단층(405)은 서로의 간격이 더 좁게 배치될 수 있다. 구체적으로, 전원 라인(EVDD)과 광차단층(405) 사이의 이격 간격(d2)은 더 좁아질 수 있고, 제1 데이터 라인(DL1)과 광차단층(405) 사이의 이격 간격(d2) 또한 더 좁아질 수 있다. 따라서, 이격 간격(d2)이 좁아진 만큼 전원 라인(EVDD)과 광차단층(405) 사이에서 추가적인 설계 영역을 확보할 수 있다. 또한, 이격 간격(d2)이 좁아진 만큼 서브픽셀을 더 조밀하게 형성하여 고해상도의 서브픽셀을 구현할 수 있다.

또한, 도 7에 도시된 바와 같이, 드레인 전극(270D)이 전원 라인(EVDD)과 컨택하는 제4 콘택홀(278)과 드레인 전극(270D)이 반도체층(220)과 컨택하는 제1 콘택홀(275) 사이에는 이격 거리(L1)가 존재한다. 즉, 제4 콘택홀(278)과 제1 콘택홀(275) 간의 이격 거리(L1)가 존재한다. 그리고, 도 9에 도시된 바와 같이, 드레인 전극(470D)이 전원 라인(EVDD)과 컨택하는 제2 콘택홀(478)과 드레인 전극(470D)이 반도체층(420)과 컨택하는 제1 콘택홀(475) 사이에는 이격 거리(L3)가 존재한다. 즉, 제2 콘택홀(478)과 제1 콘택홀(475) 간의 이격 거리(L3)가 존재한다.

전술한 바와 같이, 본 실시예에서는 전원 라인(EVDD)과 제1 데이터 라인(DL1)은 제1 버퍼층(403) 하부에 배치되고 광차단층(405)은 제1 버퍼층(403) 상부에 배치된다. 따라서, 본 실시예의 제2 콘택홀(478)과 제1 콘택홀(475) 간의 이격 거리(L3)는 도 7에 도시된 제4 콘택홀(278)과 제1 콘택홀(275) 간의 이격 거리(L1)보다 현저하게 감소시킬 수 있다.

또한, 도 7에 도시된 바와 같이, 소스 전극(270S)이 광차단층(205)과 컨택하는 제2 콘택홀(277)과 소스 전극(270S)이 반도체층(220)과 컨택하는 제1 콘택홀(275) 사이에는 이격 거리(L2)가 존재한다. 즉, 제2 콘택홀(277)과 제1 콘택홀(275) 간의 이격 거리(L2)가 존재한다. 그리고, 도 9에 도시된 바와 같이, 소스 전극(470S)이 반도체층(420) 및 광차단층(405)에 컨택하는 제1 콘택홀(475)은 일정 직경(L4)이 존재한다.

전술한 바와 같이, 본 실시예에서는 제1 콘택홀(475)에서 소스 전극(470S)이 반도체층(420)을 통해 광차단층(405)에 연결된다. 따라서, 본 발명의 제1 콘택홀(475)의 직경(L4)이 도 7에 도시된 제2 콘택홀(277)과 제1 콘택홀(275) 간의 이격 거리(L1)보다 약 50% 정도 감소될 수 있다.

상기와 같이, 본 발명의 실시예에 따른 표시장치는 추가의 버퍼층을 사이에 두고 전원 라인 및 데이터 라인과, 광차단층을 형성함으로써, 전원 라인과 광차단층 사이 및 데이터 라인과 광차단층 사이의 이격 간격을 감소시킬 수 있다. 따라서, 전원 라인과 데이터 라인 사이에 감소된 이격 간격만큼 설계 영역을 확보할 수 있다. 또한, 전원 라인과 데이터 라인 사이에 감소된 이격 간격만큼 서브픽셀의 폭을 줄여 고해상도의 서브픽셀을 구현할 수 있는 이점이 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

205 : 제1 버퍼층 DR : 구동 트랜지스터
SUB1 : 기판 EVDD : 전원 라인
Cst : 커패시터 OLED : 유기발광 다이오드

Claims

기판;
상기 기판 상에 배치된 전원 라인;
상기 전원 라인 상에 배치된 제1 버퍼층;
상기 제1 버퍼층 상에 배치된 광차단층;
상기 광차단층 상에 배치된 제2 버퍼층;
상기 제2 버퍼층 상에 배치된 반도체층;
상기 반도체층 상에 배치된 게이트 절연막;
상기 게이트 절연막 상에 배치되며, 상기 반도체층과 중첩하는 게이트 전극;
상기 게이트 전극 상에 배치된 층간 절연막;
상기 층간 절연막 상에 배치되며, 상기 반도체층에 각각 컨택하는 소스 전극 및 드레인 전극; 및
상기 소스 전극 상에서 상기 소스 전극과 연결된 유기발광 다이오드를 포함하는 표시장치.
제1 항에 있어서,
상기 반도체층은 상기 제1 버퍼층 및 상기 제2 버퍼층에 구비된 제1 콘택홀을 통해 상기 전원 라인에 컨택하는 표시장치.
제2 항에 있어서,
상기 층간 절연막은 상기 제1 콘택홀과 중첩하며 상기 반도체층을 노출하는 제2 콘택홀을 구비하며,
상기 드레인 전극은 상기 제2 콘택홀을 통해 상기 반도체층과 컨택하여 상기 전원 라인에 전기적으로 연결된 표시장치.
제1 항에 있어서,
상기 반도체층은 상기 제2 버퍼층에 구비된 제3 콘택홀을 통해 상기 광차단층에 컨택하는 표시장치.
제4 항에 있어서,
상기 층간 절연막은 상기 제3 콘택홀과 중첩하며 상기 반도체층을 노출하는 제4 콘택홀을 구비하며,
상기 소스 전극은 상기 제4 콘택홀을 통해 상기 반도체층과 컨택하여 상기 광차단층에 전기적으로 연결된 표시장치.
제1 항에 있어서,
상기 전원 라인 및 상기 광차단층은 동일한 물질로 이루어진 표시장치.
제1 항에 있어서,
상기 유기발광 다이오드는 상기 소스 전극에 연결된 제1 전극;
상기 제1 전극 상에 배치된 유기막층; 및
상기 유기막층 상에 배치된 제2 전극을 포함하는 표시장치.