KR20220034330A - 발광 표시 장치 - Google Patents

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KR20220034330A
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film transistor
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장훈
서대영
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Abstract

본 명세서의 다양한 예에 따른 발광 표시 장치는 기판, 및 상기 기판 상의 발광 영역과 비발광 영역을 갖는 화소 영역, 상기 화소 영역에 배치된 발광 소자, 및 상기 발광 소자에 전기적으로 연결되고 상기 발광 영역에 배치된 구동 박막 트랜지스터를 갖는 픽셀 구동 회로를 포함하며, 상기 발광 소자로부터 방출되는 광을 상기 기판을 통과하여 상기 기판 외부로 방출될 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 명세서는 발광 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정 표시 장치(liquid crystal display; LCD), 플라즈마 표시 장치(plasma display panel; PDP), 유기 발광 표시 장치(organic light emitting display; OLED)와 같은 여러가지 표시 장치가 활용되고 있다.
이러한 표시 장치 중에서 유기 발광 표시 장치는 자체발광형(self-luminance)으로서, 정공(hole) 주입을 위한 전극(anode)과 전자(electron) 주입을 위한 전극(cathode)으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하는 유기 발광 소자를 이용한 표시 장치이다.
유기 발광 표시 장치는 빛이 방출되는 방향에 따라서 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식 및 양면 발광(dual emission) 방식 등으로 나누어지고, 구동 방식에 따라서는 수동 매트릭스형(passive matrix)과 능동 매트릭스형(active matrix) 등으로 나누어질 수 있다.
유기 발광 표시 장치는 액정 표시 장치(liquid crystal display; LCD)와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 유기 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암비(contrast ratio; CR)도 우수하며, 차세대 디스플레이 장치로서 연구되고 있다.
이러한 유기 발광 표시 장치는 발광시 일정한 전류를 유지하기 위해 스토리지 커패시터를 포함한다. 스토리지 커패시터는 매 화소마다 구비되어 일정 영역을 차지하므로 개구율이 감소된다. 개구율은 최근 표시 장치의 고해상도 추세에 따라 중요한 이슈가 되고 있다. 개구율을 높임으로써 발광소자의 전류밀도를 낮추어 발광소자의 수명을 증가시킬 수 있고, 고해상도 표시 장치에 적응성이 높아지므로, 높은 개구율을 갖는 유기 발광 표시 장치의 구현이 필수적이다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 개구율을 향상시키고 구조를 단순화할 수 있으며, 커패시터의 균일도를 향상시킬 수 있는 발광 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 다양한 예에 따른 발광 표시 장치는 기판, 및 상기 기판 상의 발광 영역과 비발광 영역을 갖는 화소 영역, 상기 화소 영역에 배치된 발광 소자, 및 상기 발광 소자에 전기적으로 연결되고 상기 발광 영역에 배치된 구동 박막 트랜지스터를 갖는 픽셀 구동 회로를 포함하며, 상기 발광 소자로부터 방출되는 광을 상기 기판을 통과하여 상기 기판 외부로 방출될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치는 발광 영역과 비발광 영역을 갖는 화소 영역을 포함하는 기판, 상기 발광 영역에 배치된 제1 전극을 갖는 발광 소자, 및 상기 발광 소자의 상기 제1 전극에 전기적으로 연결된 픽셀 구동 회로를 포함하며, 상기 픽셀 구동 회로는, 상기 비발광 영역에 배치된 스위칭 회로, 상기 발광 영역에 중첩되고 상기 스위칭 회로와 상기 발광 소자에 연결된 구동 박막 트랜지스터, 및 상기 발광 영역 내에 배치되고 상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성된 커패시터를 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치는 기판, 및 상기 기판 상의 게이트 라인들과 데이터 라인들에 각각 연결된 화소들을 포함하며, 상기 화소들 각각은, 제1 전극을 포함하는 발광 소자, 상기 제1 전극 아래에 배치되고 상기 발광 소자에 연결된 구동 박막 트랜지스터, 인접한 게이트 라인과 데이터 라인 및 상기 구동 박막 트랜지스터에 연결되고 상기 제1 전극과 비중첩된 스위칭 회로, 및 상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성된 커패시터를 포함할 수 있다.
본 명세서에 따른 발광 표시 장치는 각 서브픽셀의 개구영역 내에 구동 박막 트랜지스터와 스토리지 커패시터가 배치되도록 구현됨으로써, 개구율을 향상시키고 구조를 단순화할 수 있으며, 커패시터의 균일도를 향상시킬 수 있다. 이를 통해, 개구율 향상에 따른 휘도 증가에 의해 디스플레이 성능을 향상시킬 수 있고, 발광 소자의 수명을 향상시킬 수 있으며, 커패시터의 균일도 향상에 따른 편차 감소에 의해 표시 영상의 화질을 향상시킬 수 있는 효과가 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 다양한 예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 명세서의 다양한 예에 따른 발광 표시 장치의 서브 픽셀의 일 예를 나타낸 등가 회로도이다.
도 3은 본 명세서의 다양한 예에 따른 발광 표시 장치의 표시 패널의 일 예를 나타낸 단면도이다.
도 4는 본 명세서의 다양한 예에 따른 발광 표시 장치의 서브 픽셀의 발광 영역을 개략적으로 나타낸 도면이다.
도 5는 본 명세서의 다양한 예에 따른 발광 표시 장치의 단위 픽셀을 구체적으로 나타낸 평면도이다.
도 6은 도 5의 A 부분의 확대도이다.
도 7은 도 6의 I-I'의 단면도이다.
도 8은 도 5의 B 부분의 확대도이다.
도 9는 본 명세서의 다양한 예에 따른 발광 표시 장치의 발광 영역을 나타낸 도면이다.
도 10은 본 명세서의 다양한 예에 따른 발광 표시 장치와 비교예를 함께 나타낸 도면이다.
도 11은 본 명세서의 다양한 예에 따른 발광 표시 장치의 복수의 서브 픽셀의 발광 영역을 개략적으로 나타낸 도면이다.
도 12는 본 명세서의 다양한 예에 따른 발광 표시 장치의 복수의 단위 픽셀을 구체적으로 나타낸 평면도이다.
도 13은 도 12의 C 부분의 확대도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 다양한 예에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 다양한 예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다. 도 2는 본 명세서의 다양한 예에 따른 발광 표시 장치의 서브 픽셀의 일 예를 나타낸 등가 회로도이다. 도 3은 본 명세서의 다양한 예에 따른 발광 표시 장치의 표시 패널의 일 예를 나타낸 단면도이다.
도 1 내지 도 3을 참조하면, 본 명세서의 다양한 예에 따른 발광 표시 장치(100)는 표시 패널(110), 영상 처리부(120), 타이밍 제어부(130), 데이터 구동부(140) 및 스캔 구동부(150)를 포함할 수 있다.
표시 패널(110)은 데이터 구동부(140) 및 스캔 구동부(150)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시할 수 있다. 표시 패널(110)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함할 수 있다.
표시 패널(110)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차 영역마다 서브 픽셀(SP)이 배치될 수 있으며, 서브 픽셀(SP)의 구조는 표시 장치(100)의 종류에 따라 다양하게 변경될 수 있다.
예를 들어, 서브 픽셀(SP)은 구조에 따라 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식 또는 양면 발광(dual emission) 방식으로 형성될 수 있다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 적색 서브 픽셀, 청색 서브 픽셀, 백색 서브 픽셀 및 녹색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수 있다.
하나 이상의 서브 픽셀들(SP)은 하나의 단위 픽셀(pixel)을 이룰 수 있다. 예들 들면, 하나의 단위 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함할 수 있고, 적색, 녹색, 청색 및 백색 서브 픽셀들이 반복 배치되거나, 적색, 녹색, 청색 및 백색 서브 픽셀들이 쿼드(quad) 타입으로 배치될 수 있다. 예를 들어, 쿼드 타입의 배치로 첫 번째 스캔 라인에는 청색 및 적색 서브 픽셀이 각각 배치되고, 두 번째 스캔 라인에는 녹색 및 백색 서브 픽셀이 각각 배치될 수 있다. 하지만, 본 명세서에 따른 다양한 예에서 서브 픽셀들의 컬러 타입, 배치 타입, 배치 순서 등은 발광 특성, 소자의 수명, 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있는 바 이에 한정되지 않는다.
표시 패널(110)은 서브 픽셀(SP)이 배치되어 영상을 표시하는 표시 영역(AA)과 표시 영역(AA) 주변의 비표시 영역(NA)으로 구분할 수 있으며, 스캔 구동부(150)는 표시 패널(110)의 비표시 영역(NA)에 실장될 수 있다.
영상 처리부(120)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(120)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(130)는 영상 처리부(120)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받을 수 있다. 타이밍 제어부(130)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 스캔 구동부(150)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 출력할 수 있다.
데이터 구동부(140)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(130)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터 라인들(DL)을 통해 데이터신호(DATA)를 출력할 수 있다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 구현될 수 있다.
스캔 구동부(150)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 게이트 라인들(GL)을 통해 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 IC(Integrated Circuit) 형태로 구현되거나 표시 패널(110)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.
도 2에 도시된 바와 같이, 단위 픽셀을 구성하는 하나의 서브 픽셀(SP)은 픽셀 구동 회로로서, 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터), 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터), 구동 박막 트랜지스터(DR), 커패시터(Cst), 및 발광 소자(EL)를 포함할 수 있다.
스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터)는 게이트 라인(GL)에 게이트 전극이 연결되고 데이터 라인(DL)에 제1 전극(예: 소스 전극)이 연결되고 구동 박막 트랜지스터(DR)의 게이트 전극에 제2 전극(예: 드레인 전극)이 연결될 수 있다. 스위칭 박막 트랜지스터(SW)는 게이트 라인(GL)을 통해 공급된 스캔신호에 응답하여 데이터 라인(DL)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작을 할 수 있다.
구동 박막 트랜지스터(DR)는 커패시터(Cst)에 게이트 전극이 연결되고 제1 구동 전원 라인(EVDD)에 제1 전극(예: 제2 소스/드레인 전극)이 연결되고 발광 소자(EL)의 제1 전극(예: 애노드 전극 또는 픽셀 전극)에 제2 전극(예: 제1 소스/드레인 전극)이 연결될 수 있다. 구동 박막 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 제1 구동 전원 라인(EVDD)(예: 고전위전압)과 제2 구동 전원 라인(EVSS)(예: 저전위전압) 사이로 구동 전류가 흐르도록 동작을 할 수 있다.
커패시터(Cst)는 구동 박막 트랜지스터(DR)의 게이트 전극에 제1 전극(예: 제2 커패시터 전극)이 연결되고 발광 소자(EL)의 제1 전극(예: 애노드 전극 또는 픽셀 전극)에 제2 전극(예: 제1 커패시터 전극)이 연결될 수 있다.
발광 소자(EL)는 구동 박막 트랜지스터(DR)의 제2 전극(예: 제1 소스/드레인 전극)에 제1 전극(예: 애노드 전극 또는 픽셀 전극)이 연결되고 제2 구동 전원 라인(EVSS)에 제2 전극(예: 캐소드 전극 또는 공통 전극)이 연결될 수 있다. 예를 들어, 발광 소자(EL)는 유기 발광다이오드(Organic Light Emitting Diodel OLED)일 수 있다.
센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)는 게이트 라인(GL)에 게이트 전극이 연결되고 레퍼런스 라인(VREF)에 제1 전극(예: 소스 전극)이 연결되고 센싱 노드인 발광 소자(EL)의 제1 전극(예: 애노드 전극 또는 픽셀 전극)에 제2 전극(예: 드레인 전극)이 연결될 수 있다.
센싱 박막 트랜지스터(ST)는 구동 박막 트랜지스터(DR)와 발광 소자(EL)의 열화나 문턱전압 등을 보상하기 위해 추가된 보상 회로이다. 센싱 박막 트랜지스터(ST)는 보상을 위한 센싱값을 획득할 수 있다. 센싱 박막 트랜지스터(ST)로부터 획득된 센싱값은 레퍼런스 라인(VREF)을 통해 서브 픽셀의 외부에 마련된 외부 보상 회로로 전달될 수 있다.
센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지스터(SW)의 게이트 전극은 게이트 라인(GL)에 공통으로 연결되어 있어 동시에 턴온 및 턴오프될 수 있다. 즉, 센싱 박막 트랜지스터(ST)와 스위칭 박막 트랜지트서(SW)는 게이트 전극이 공통 접속 구조를 가질 수 있다. 게이트 전극의 공통 접속 구조는 게이트 라인의 개수를 줄일 수 있고, 그 결과 보상 회로의 추가에 따른 개구율의 감소를 방지할 수 있다.
또한, 도 2의 예에서는 스위칭 박막 트랜지스터(SW), 구동 박막 트랜지스터(DR), 커패시터(Cst), 발광 소자(EL), 센싱 박막 트랜지스터(ST)를 포함하는 3T(Transistor) 1C(Capacitor) 구조의 서브 픽셀을 일 예로 설명하였지만, 보상 회로가 추가된 경우 각 서브 픽셀은 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수 있다.
도 3에 도시된 바와 같이, 표시 패널(110)은 제1 기판(110a) 방향 즉, 하측 방향으로 빛을 출사(영상 표시)하는 하부 발광(bottom emission) 방식으로 제작될 수 있다. 표시 패널(110)은 제1 기판(110a)(또는 박막 트랜지스터 기판), 표시 영역(AA), 비표시 영역(NA), 제2 기판(110b)(또는 보호기판, 보호 필름) 및 제1 기판(110a)와 제2 기판(110b) 사이의 봉지층(110c)을 포함할 수 있다.
표시 영역(AA)에는 도 2에서 설명된 픽셀 구동 회로를 기반으로 형성된 서브 픽셀들이 배치될 수 있다. 표시 영역(AA) 상에 배치된 서브 픽셀들은 제1 기판(110a)과 제2 기판(110b) 및 봉지층(110c)에 의해 밀봉될 수 있다.
서브 픽셀들은 표시 영역(AA) 상에 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치될 수 있다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)으로 하나의 단위 픽셀(P)을 구성할 수 있다. 하지만, 본 명세서에 따른 다양한 예에서 서브 픽셀들의 컬러 타입, 배치 타입, 배치 순서 등은 발광 특성, 소자의 수명, 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있는 바 이에 한정되지 않는다.
도 4는 본 명세서의 다양한 예에 따른 발광 표시 장치의 서브 픽셀의 발광 영역을 개략적으로 나타낸 도면이다.
도 4를 참조하면, 본 명세서의 다양한 예에 따른 발광 표시 장치의 서브 픽셀(SP)은 발광 영역(EA)과 비발광 영역(NEA)을 갖는 화소 영역(PA)을 포함할 수 있다. 서브 픽셀(SP)의 발광 영역(EA)은 뱅크(BA)에 의해 정의된 개구 영역일 수 있고, 비발광 영역(NEA)은 뱅크(BA)에 의해 커버되는 커버 영역일 수 있다. 서브 픽셀(SP)의 화소 영역(PA)에는 도 2에서 설명된 픽셀 구동 회로가 배치될 수 있다. 예를 들어, 서브 픽셀(SP)은 발광 영역(EA)을 통해 출사(영상 표시)하는 빛의 색상에 따라 적색 서브 픽셀(R), 청색 서브 픽셀(B), 백색 서브 픽셀(W) 또는 녹색 서브 픽셀(G) 중 어느 하나일 수 있으며, 서로 다른 색상의 3개 또는 4개의 서브 픽셀들로 하나의 단위 픽셀로 구성될 수 있다.
서브 픽셀(SP)은 도 3에 도시된 제1 기판(110a) 상에 발광 영역(EA)과 비발광 영역(NEA)을 갖는 화소 영역(PA)을 포함할 수 있다. 서브 픽셀(SP)의 화소 영역(PA)에는 발광 소자(EL)의 제1 전극(PXL)(예: 애노드 전극 또는 픽셀 전극), 발광층(예: 유기 발광층) 및 제2 전극(예: 캐소드 전극 또는 공통 전극)이 배치될 수 있다. 본 명세서의 다양한 예에 따르면, 서브 픽셀(SP)의 발광 영역(EA)은 발광 소자(EL)로부터 방출되는 광을 기판(110a)을 통과하여 기판(110a)로 방출될 수 있다. 예를 들어, 서브 픽셀(SP)의 발광 영역(EA)은 제1 기판(110a) 방향 즉, 하측 방향으로 빛을 출사(영상 표시)하는 하부 발광(bottom emission) 방식으로 구성될 수 있다.
통상의 하부 발광 방식의 발광 표시 장치는 하측 방향으로 빛을 발광하는 이유로, 발광 영역(EA)에 해당하지 않는 비발광 영역(NEA)에만 픽셀 구동 회로가 배치되었기 때문에, 전체 화소 영역(PA)에서 픽셀 구동 회로가 배치된 비발광 영역(NEA)이 차지하는 비율이 증가되고, 실제 빛을 발광하는 발광 영역(EA)의 비율이 감소될 수 있다. 서브 픽셀의 발광면적은 표시 패널의 휘도, 수명, 공정 마진, 신뢰성 등을 크게 좌우하는 중요한 요소이나, 발광 영역(EA)의 축소는 발광 소자에 흐르는 전류 밀도가 높아지게 되고 이로 인하여 신뢰성 불량(예: 잔상 등)이 발생될 수 있다.
본 명세서의 발명자들은 서브 픽셀(SP)의 비발광 영역(NEA)에만 배치되던 픽셀 구동 회로의 일부를 발광 영역(EA)에 배치될 수 있도록 함으로써, 서브 픽셀(SP)의 전체 화소 영역(PA)에서 발광 영역(EA)의 비율을 증가시키고, 비발광 영역(NEA)의 비율을 축소시킬 수 있는 새로운 구조의 하부 발광 방식의 발광 표시 장치를 제안한다.
본 명세서의 다양한 예에 따른 발광 표시 장치에서, 서브 픽셀(SP)의 발광 영역(EA)에는 픽셀 구동 회로에 포함된 구동 박막 트랜지스터(DR)가 배치될 수 있다. 서브 픽셀(SP)의 비발광 영역(NEA)에는 픽셀 구동 회로에 포함된 스위칭 회로로서, 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터) 및 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)가 배치될 수 있다. 서브 픽셀(SP)의 발광 영역(EA)에는 구동 박막 트랜지스터(DR)와 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)를 포함하는 스위칭 회로 사이에 커패시터(Cst)가 배치될 수 있다.
이하에서는, 도 5 내지 도 10을 참조하여 본 명세서의 일 예에 따라 서브 픽셀(SP)의 화소 영역(PA)에서 발광 영역(EA)의 비율을 증가시킬 수 있도록 하는 발광 표시 장치에 대해서 구체적으로 살펴본다.
도 5는 본 명세서의 다양한 예에 따른 발광 표시 장치의 단위 픽셀을 구체적으로 나타낸 평면도이다. 도 6은 도 5의 A 부분의 확대도이다. 도 7은 도 6의 I-I'의 단면도이다. 도 8은 도 5의 B 부분의 확대도이다. 도 9는 본 명세서의 다양한 예에 따른 발광 표시 장치의 발광 영역을 나타낸 도면이다. 도 10은 본 명세서의 다양한 예에 따른 발광 표시 장치와 비교예를 함께 나타낸 도면이다.
도 5를 참조하면, 본 명세서의 다양한 예에 따른 발광 표시 장치는 발광 영역(EA)과 비발광 영역(NEA)을 갖는 화소 영역(PA)을 포함하는 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)이 배치될 수 있다. 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)은 하나의 단위 픽셀을 구성할 수 있다. 예를 들어, 하나의 단위 픽셀을 구성하는 제1 서브 픽셀(SP1)은 적색 서브 픽셀(R)일 수 있고, 제2 서브 픽셀(SP2)은 백색 서브 픽셀(W)일 수 있고, 제3 서브 픽셀(SP3)은 청색 서브 픽셀(B)일 수 있고, 제4 서브 픽셀(SP4)은 녹색 서브 픽셀(G)일 수 있다. 하지만, 본 명세서의 실시예가 이에 한정되는 것은 아니며, 단위 픽셀에 적색 서브 픽셀(R), 녹색 서브 픽셀(G) 및 청색 서브 픽셀(B)를 포함하는 3개의 서브 픽셀(SP1, SP2, SP3)로 구성될 수도 있다. 또한, 단위 픽셀에 포함된 적어도 3개 또는 4개의 서브 픽셀들의 배열은 다양하게 변경될 수 있음은 물론이다. 이하의 설명세서는 편의상 3T1C의 서브 픽셀들을 예로 들어 설명한다.
각 서브 픽셀들(SP1, SP2, SP3, SP4)의 화소 영역(PA) 내에는 게이트 라인들(GL)과 데이터 라인들(DL1, DL2, DL3, DL4)이 배치되고, 발광 소자의 제1 전극(PXL)(예: 애노드 전극 또는 픽셀 전극), 구동 박막 트랜지스터(DR), 커패시터(Cst), 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터), 및 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)를 포함할 수 있다.
각 서브 픽셀들(SP1, SP2, SP3, SP4)의 발광 영역(EA)에는 발광 소자의 제1 전극(PXL)과, 구동 박막 트랜지스터(DR)와, 커패시터(Cst)가 배치될 수 있고, 비발광 영역(NEA)에는 스위칭 박막 트랜지스터(SW)와 센싱 박막 트랜지스터(ST)가 배치될 수 있다. 각 서브 픽셀들(SP1, SP2, SP3, SP4)의 발광 영역(EA)은 뱅크(BA)에 의해 정의된 개구 영역일 수 있고, 비발광 영역(NEA)은 뱅크(BA)에 의해 커버되는 커버 영역일 수 있다. 발광 영역(EA)에는 발광 소자의 제1 전극(PXL)이 뱅크(BA)의 개구 영역을 통해 노출되고, 제1 전극(PXL) 상에 발광 소자의 발광층(예: 유기 발광층)과 제2 전극(예: 캐소드 전극 또는 공통 전극)이 배치되어 빛을 발광하게 된다.
발광 영역(EA) 내의 일 부분(예를 들어, 발광 영역 내의 상측 부분)에는 구동 박막 트랜지스터(DR)가 배치될 수 있고, 발광 영역(EA) 내의 다른 부분(예를 들어, 발광 영역 내의 중심 부분)에는 커패시터(Cst)가 배치될 수 있다.
구동 박막 트랜지스터(DR)는 발광 영역(EA)에 중첩되는 발광 소자의 제1 전극(PXL) 아래에 배치될 수 있고, 발광 영역(EA) 내에서 발광 소자의 제1 전극(PXL)과 연결될 수 있고, 또한 비발광 영역(NEA)에 배치된 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)을 포함하는 스위칭 회로에 연결될 수 있다.
커패시터(Cst)는 발광 영역(EA)에 중첩되는 발광 소자의 제1 전극(PXL) 아래에 배치될 수 있고, 발광 영역(EA) 내에서 발광 소자의 제1 전극(PXL)과 연결될 수 있고, 또한 발광 영역(EA) 내에서 구동 박막 트랜지스터(DR)와 비발광 영역(NEA)에 배치된 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)을 포함하는 스위칭 회로 사이에 형성될 수 있다.
발광 영역(EA)의 일측(예를 들면, 발광 영역의 하측)에 위치한 비발광 영역(NEA)에는 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터) 및 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)를 포함하는 스위칭 회로가 배치될 수 있다. 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)는 발광 소자의 제1 전극(PXL)과 중첩되지 않는 비발광 영역(NEA)에 배치될 수 있다. 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)는 게이트 라인(GL)을 따라 나란하게 배치될 수 있고, 게이트 라인(GL)을 공용의 게이트 전극으로 사용할 수 있다.
스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터)는 비발광 영역(NEA)에서 인접한 데이터 라인(DL1, DL2, DL3, DL4)과 연결될 수 있고, 또한 발광 영역(EA) 내에 배치된 구동 박막 트랜지스터(DR)에 연결될 수 있다.
센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)는 비발광 영역(NEA)에서 레퍼런스 공유 라인(VREF_H)을 통해 레퍼런스 라인(VREF)과 연결될 수 있고, 또한, 발광 영역(EA) 내에 배치된 구동 박막 트랜지스터(DR)에 연결될 수 있다.
1개의 단위 픽셀을 구성하는 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)은 복수의 구동 전원 라인들(EVDD1, EVDD2) 사이에 배치될 수 있고, 복수의 구동 전원 라인(EVDD1, EVDD2)에 의해 이웃하는 단위 픽셀과 경계가 구분될 수 있다. 예를 들어, 제1 서브 픽셀(SP1)의 좌측에는 제1 구동 전원 라인(EVDD1)이 위치하고, 제4 서브 픽셀(SP4)의 우측에는 제2 구동 전원 라인(EVDD2)이 배치될 수 있다. 제1 구동 전원 라인(EVDD1)에는 수평 방향으로 연장되어 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)에 연결되는 제1 전원 공유 라인(EVDD_H1)을 포함할 수 있고, 제2 구동 전원 라인(EVDD1)에는 수평 방향으로 연장되어 제4 서브 픽셀(SP4)과 제3 서브 픽셀(SP3)에 연결되는 제2 전원 공유 라인(EVDD_H2)을 포함할 수 있다. 제1 구동 전원 라인(EVDD1)은 제1 전원 공유 라인(EVDD_H1)을 통해 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)에 배치된 구동 박막 트랜지스터(DR)에 연결될 수 있고, 제2 구동 전원 라인(EVDD2)은 제2 전원 공유 라인(EVDD_H2)을 통해 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)에 배치된 구동 박막 트랜지스터(DR)에 연결될 수 있다.
제1 전원 공유 라인(EVDD_H1)과 제2 전원 공유 라인(EVDD_H2)은 발광 영역(EA)의 타측(예를 들면, 발광 영역의 상측)에 위치한 비발광 영역(NEA)에 배치될 수 있다. 즉, 제1 전원 공유 라인(EVDD_H1)과 제2 전원 공유 라인(EVDD_H2)은 뱅크(BA)에 의해 커버될 수 있다. 본 명세서의 다양한 예에 따르면, 제1 전원 공유 라인(EVDD_H1)과 제2 전원 공유 라인(EVDD_H2)은 서로 이격된 별도의 구성이 아니라, 일체로 연결된 구성일 수 있다. 이 경우, 제1 구동 전원 라인(EVDD1)과 제2 구동 전원 라인(EVDD2) 사이에는 수평 방향으로 연장되어 좌측의 제1 구동 전원 라인(EVDD1)과 우측의 제2 구동 전원 라인(EVDD2)을 서로 연결하는 하나의 전원 공유 라인을 포함할 수 있다.
복수의 서브 픽셀들(SP1, SP2, SP3, SP4)에서 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 사이와 제3 서브 픽셀(SP3) 및 제4 서브 픽셀(SP4) 사이에는 복수의 데이터 라인들(DL1, DL2, DL3, DL4)이 서로 나란하게 배치될 수 있다. 복수의 데이터 라인들(DL1, DL2, DL3, DL4) 각각은 인접한 서브 픽셀들 각각의 비발광 영역(NEA)에 배치된 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터)에 데이터 신호를 공급할 수 있다.
복수의 서브 픽셀들(SP1, SP2, SP3, SP4)에서 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3) 사이에는 레퍼런스 라인(VREF)이 복수의 구동 전원 라인들(EVDD1, EVDD2)과 나란하게 배치될 수 있다. 레퍼런스 라인(VREF)은 좌측 및 우측을 향해 수평 방향으로 연장된 레퍼런스 공유 라인(VREF_H)을 포함할 수 있다. 레퍼런스 라인(VREF)은 레퍼런스 공유 라인(VREF_H)을 통해 서브 픽셀들 각각의 비발광 영역(NEA)에 배치된 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)에 연결될 수 있다.
복수의 서브 픽셀들(SP1, SP2, SP3, SP4)에서 비발광 영역(NEA)에는 수평 방향을 따라 게이트 라인(GL)이 배치될 수 있다. 게이트 라인(GL)은 복수의 서브 픽셀들(SP1, SP2, SP3, SP4)의 비발광 영역(NEA)을 모두 가로지르도록 배치될 수 있다. 게이트 라인(GL)은 발광 영역(EA)의 경계와 인접한 비발광 영역(NEA)에 배치될 수 있다. 게이트 라인(GL)은 비발광 영역(NEA)에 배치된 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST) 각각의 게이트 전극에 연결되거나, 게이트 전극의 역할을 수행할 수 있다.
도 6 및 도 7을 도 5와 결부하여 본 명세서의 다양한 예에 따른 발광 표시 장치에서 발광 영역(EA)에 배치된 구동 박막 트랜지스터(DR)와 커패시터(Cst)를 구체적으로 살펴보면 다음과 같다.
도 6에 도시된 바와 같이, 발광 영역(EA)에는 발광 소자의 제1 전극(PXL)과, 구동 박막 트랜지스터(DR)와, 커패시터(Cst)가 배치될 수 있다. 발광 영역(EA)은 뱅크(BA)에 의해 정의된 개구 영역일 수 있다.
구동 박막 트랜지스터(DR)는 발광 영역(EA)에 중첩되는 발광 소자의 제1 전극(PXL)(예: 애노드 전극 또는 픽셀 전극) 아래에 배치될 수 있다. 구동 박막 트랜지스터(DR)는 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터) 및 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)를 포함하는 스위칭 회로에 연결되는 게이트 전극(DR_GAT)과, 발광 소자의 제1 전극(PXL)에 연결되는 제1 소스/드레인 전극(DR_SD1)과, 제1 전원 공유 라인(EVDD_H1)을 통해 제1 구동 전원 라인(EVDD1)에 연결되는 제2 소스/드레인 전극(DR_SD2)을 포함할 수 있다.
구동 박막 트랜지스터(DR)의 게이트 전극(DR_GAT)은 제1 구동 전원 라인(EVDD1)과 나란한 방향으로 연장될 수 있다. 구동 박막 트랜지스터(DR)의 제1 소스/드레인 전극(DR_SD1) 및 제2 소스/드레인 전극(DR_SD2)은 구동 박막 트랜지스터(DR)의 액티브층이 도체화되어 형성될 수 있다. 구동 박막 트랜지스터(DR)의 액티브층은 투명 액티브층으로서 산화물 반도체(예: IGZO)를 포함할 수 있다. 예를 들어, 구동 박막 트랜지스터(DR)의 액티브층은 채널 영역에 해당하는 부분을 제외한 제1 소스/드레인 전극(DR_SD1) 및 제2 소스/드레인 전극(DR_SD2)에 해당하는 부분이 도체화되어 금속 전극이 될 수 있고, 도체화 공정은 플라즈마나 식각 공정을 이용할 수 있으나 이에 한정되는 것은 아니다.
구동 박막 트랜지스터(DR)의 아래에는 광차단층(DR_LS)이 배치될 수 있다. 구동 박막 트랜지스터(DR)의 광차단층(DR_LS)은 구동 박막 트랜지스터(DR)의 채널 영역에 대응하여 형성될 수 있다.
커패시터(Cst)는 발광 영역(EA)에 중첩되는 발광 소자의 제1 전극(PXL)(예: 애노드 전극 또는 픽셀 전극) 아래에 배치될 수 있다. 커패시터(Cst)는 발광 영역(EA)에 배치된 구동 박막 트랜지스터(DR)의 게이트 전극(DR_GAT)과 제1 소스/드레인 전극(DR_SD1) 사이에 형성될 수 있다.
커패시터(Cst)는 구동 박막 트랜지스터(DR)의 제1 소스/드레인 전극(DR_SD1)과 비발광 영역(NEA)에 배치된 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터) 사이에 연결된 제1 커패시터 전극(DTS)과, 구동 박막 트랜지스터(DR)의 게이트 전극(DR_GAT)과 비발광 영역(NEA)에 배치된 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터) 사이에 연결되고 제1 커패시터 전극(DTS)과 중첩된 제2 커패시터 전극(DTG)을 포함할 수 있다.
커패시터(Cst)의 제1 커패시터 전극(DTS)은 구동 박막 트랜지스터(DR)의 제1 소스/드레인 전극(DR_SD1)과 센싱 박막 트랜지스터(ST) 사이에 연결된 제1 액티브 라인(ACT_L1)과, 제1 액티브 라인(ACT_L1)으로부터 돌출된 돌출부(DTS_P)를 포함할 수 있다. 제1 커패시터 전극(DTS)은 구동 박막 트랜지스터(DR)의 제1 소스/드레인 전극(DR_SD1)과 동일층에 배치될 수 있고, 동일한 물질로 이루어질 수 있다. 제1 커패시터 전극(DTS)은 구동 박막 트랜지스터(DR)로부터 연장된 액티브층이 도체화되어 형성될 수 있다. 예를 들어, 제1 커패시터 전극(DTS)은 구동 박막 트랜지스터(DR)의 제1 소스/드레인 전극(DR_SD1)과 센싱 박막 트랜지스터(ST) 사이를 연결하는 제1 액티브 라인(ACT_L1)과 제1 액티브 라인(ACT_L1)으로부터 돌출된 돌출부(DTS_P)가 구동 박막 트랜지스터(DR)의 제1 소스/드레인 전극(DR_SD1)과 동일층에 배치된 액티브층이 도체화되어 형성될 수 있다.
제1 커패시터 전극(DTS)은 발광 영역(EA) 내에서 발광 소자의 제1 전극(PXL)과 전기적으로 연결되는 픽셀 연결부(PXL_CNT)를 포함할 수 있다. 도 7에 도시된 바와 같이, 액티브층(ACT)인 제1 커패시터 전극(DTS)과 발광 소자의 제1 전극(PXL)(예: 애노드 전극 또는 픽셀 전극) 사이에는 적어도 하나의 절연층으로서, 층간 절연층(ILD), 패시베이션층(PAS), 컬러필터층(CF) 및 오버코트층(OC)이 배치될 수 있고, 층간 절연층(ILD), 패시베이션층(PAS), 컬러필터층(CF) 및 오버코트층(OC)을 관통하는 컨택홀(PXL_CH)을 통해 제1 커패시터 전극(DTS)과 제1 전극(PXL)이 서로 전기적으로 연결될 수 있다.
커패시터(Cst)의 제2 커패시터 전극(DTG)은 구동 박막 트랜지스터(DR)의 게이트 전극(DR_GAT)과 스위칭 박막 트랜지스터(SW) 사이에 연결된 제2 액티브 라인(ACT_L2)과, 제1 커패시터 전극(DTS)의 돌출부(DTS_P)와 중첩되는 전극 패턴(DTG_P)과, 전극 패턴(DTG_P)과 제2 액티브 라인(ACT_L2)을 연결하는 전극 연결부(DTG_CNT)를 포함할 수 있다. 제2 커패시터 전극(DTG)의 제2 액티브 라인(ACT_L2)은 제1 커패시터 전극(DTS)의 제1 액티브 라인(ACT_L1)과 서로 병렬로 배치될 수 있다. 제1 커패시터 전극(DTS)의 돌출부(DTS_P)는 제1 액티브 라인(ACT_L1)과 제2 액티브 라인(ACT_L2) 사이에 배치될 수 있다.
제2 커패시터 전극(DTG)의 제2 액티브 라인(ACT_L2)은 구동 박막 트랜지스터(DR)의 게이트 전극(DR_GAT)과 스위칭 박막 트랜지스터(SW) 사이를 연결하며, 스위칭 박막 트랜지스터(SW)로부터 연장된 액티브층이 도체화되어 형성될 수 있다. 이때, 구동 박막 트랜지스터(DR), 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)의 액티브층은 모두 동일한 층에 배치될 수 있고, 모두 동일한 물질로 이루어질 수 있다. 예컨대, 액티브층(ACT)은 투명 액티브층으로서 산화물 반도체(예: IGZO)를 포함할 수 있다.
제2 커패시터 전극(DTG)은 광차단 금속 물질로 이루어진 광차단층(LS)을 포함할 수 있다. 제2 커패시터 전극(DTG)의 전극 패턴(DTG_P)은 제1 커패시터 전극(DTS)의 돌출부(DTS_P) 아래에 중첩되게 배치될 수 있다. 제2 커패시터 전극(DTG)의 전극 패턴(DTG_P)은 구동 박막 트랜지스터(DT)의 광차단층(DR_LS)과 동일층에 배치될 수 있고, 동일한 물질로 이루어질 수 있다. 커패시터(Cst)는 제1 커패시터 전극(DTS)의 돌출부(DTS_P)와 제2 커패시터 전극(DTG)의 전극 패턴(DTG_P) 사이에 형성될 수 있다. 도 7에 도시된 바와 같이, 광차단층(LS)인 제2 커패시터 전극(DTG)과 액티브층(ACT)인 제1 커패시터 전극(DTS) 사이에는 절연층(예: 버퍼층)이 배치될 수 있고, 절연층을 사이에 두고 배치된 제1 커패시터 전극(DTS)과 제2 커패시터 전극(DTG) 사이에 커패시터(Cst)가 형성될 수 있다.
제2 커패시터 전극(DTG)의 전극 연결부(DTG_CNT)는 전극 패턴(DTG_P)의 일측과 제2 액티브 라인(ACT_L2)의 일측을 노출시키는 컨택홀(DTG_CH)과, 컨택홀(DTG_CH) 상에 배치되고 전극 패턴(DTG_P)의 일측과 제2 액티브 라인(ACT_L2)의 일측에 전기적으로 연결된 연결 패턴(DTG_GAT)을 포함할 수 있다. 연결 패턴(DTG_GAT)은 구동 박막 트랜지스터(DR)의 게이트 전극(DR_GAT)과 동일층에 배치될 수 있고, 동일한 물질로 이루어질 수 있다.
도 8을 도 5와 결부하여 본 명세서의 다양한 예에 따른 발광 표시 장치에서 비발광 영역(NEA)에 배치된 스위칭 박막 트랜지스터(SW)와 센싱 박막 트랜지스터(ST)를 구체적으로 살펴보면 다음과 같다.
도 8에 도시된 바와 같이, 비발광 영역(NEA)에는 게이트 라인(GL)과, 데이터 라인(DL)과, 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터) 및 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)가 배치될 수 있다. 비발광 영역(NEA)은 뱅크(BA)에 의해 커버되는 커버 영역일 수 있다.
게이트 라인(GL)은 비발광 영역(NEA)에서 수평 방향을 따라 연장되게 배치될 수 있다. 게이트 라인(GL)은 비발광 영역(NEA)을 가로지도록 배치될 수 있다. 게이트 라인(GL)은 발광 영역(EA)의 경계와 인접한 비발광 영역(NEA)에 배치될 수 있다. 게이트 라인(GL)은 비발광 영역(NEA)에 배치된 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST) 각각의 게이트 전극에 연결되거나, 게이트 전극의 역할을 수행할 수 있다.
데이터 라인(DL)은 게이트 라인(GL)과 교차하는 수직 방향을 따라 연장되게 배치될 수 있다. 데이터 라인(DL)에는 게이트 라인(GL)을 통해 전달되는 스캔 신호에 의한 영향을 보상하기 위해 보상 패턴(DL_PTN)이 배치될 수 있다. 데이터 라인(DL)의 보상 패턴(DL_PTN)은 게이트 라인(GL)의 패턴부(GL_P)를 사이에 두고, 게이트 라인(GL)과 동일한 거리로 이격되도록 배치될 수 있다. 예를 들어, 보상 패턴(DL_PTN)과 게이트 라인(GL)의 패턴부(GL_P) 사이의 거리 L1과 게이트 라인(GL)과 게이트 라인(GL)의 패턴부(GL_P) 사이의 거리 L2는 실질적으로 동일한 거리일 수 있다.
스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터)는 데이터 라인(DL)과 연결될 수 있고, 또한 발광 영역(EA) 내에 배치된 구동 박막 트랜지스터(DR)에 연결될 수 있다. 스위칭 박막 트랜지스터(SW)는 구동 박막 트랜지스터(DR)의 게이트 전극(DR_GAT)으로부터 연장된 제2 액티브 라인(ACT_L2)과 연결될 수 있다. 스위칭 박막 트랜지스터(SW)의 액티브층은 일측이 데이터 라인(DL)과 연결되고, 게이트 라인(GL)을 교차하여 가로질러 타측이 제2 액티브 라인(ACT_L2)과 연결될 수 있다. 스위칭 박막 트랜지스터(SW)는 액티브층과 교차하는 게이트 라인(GL)을 게이트 전극으로 사용할 수 있다.
센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)는 레퍼런스 공유 라인(VREF_H)을 통해 레퍼런스 라인(VREF)과 연결될 수 있고, 또한 발광 영역(EA) 내에 배치된 구동 박막 트랜지스터(DR)에 연결될 수 있다. 센싱 박막 트랜지스터(ST)는 구동 박막 트랜지스터(DR)의 제1 소스/드레인 전극(DR_SD1)으로부터 연장된 제1 액티브 라인(ACT_L1)과 연결될 수 있다. 센싱 박막 트랜지스터(ST)의 액티브층은 일측이 레퍼런스 공유 라인(VREF_H)과 연결되고, 게이트 라인(GL)을 교차하여 가로질러 타측이 제1 액티브 라인(ACT_L1)과 연결될 수 있다. 센싱 박막 트랜지스터(ST)는 액티브층과 교차하는 게이트 라인(GL)을 게이트 전극으로 사용할 수 있다.
스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)는 게이트 라인(GL)을 따라 나란하게 배치될 수 있고, 게이트 라인(GL)을 공용의 게이트 전극으로 사용할 수 있다. 스위칭 박막 트랜지스터(SW) 및 센싱 박막 트랜지스터(ST)의 액티브층은 구동 박막 트랜지스터(DR)의 액티브층과 동일한 층에 배치될 수 있고, 모두 동일한 물질로 이루어질 수 있다. 예컨대, 액티브층(ACT)은 투명 액티브층으로서 산화물 반도체(예: IGZO)를 포함할 수 있다.
도 9를 참조하면, 본 명세서의 다양한 예에 따른 발광 표시 장치의 발광 영역(EA)에는 구동 박막 트랜지스터(DR)와 커패시터(Cst)가 내부에 배치됨에 따라, 구동 박막 트랜지스터(DR)의 광차단층(DR_LS)과 커패시터(Cst)의 전극 패턴(DTG_P)에 대응하는 영역에 빛이 출사되지 않는 NOPN을 포함하게 되지만, 비발광 영역(NEA)이 축소되기 때문에 실제 빛이 출사되는 OPN이 확장될 수 있으며, 도 9를 통해 알 수 있듯이, 본 명세서의 다양한 예를 기반으로 서브 픽셀들을 설계하면, 발광 영역(EA)의 확장으로 발광면적이 획기적으로 증가시킬 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치의 발광면적의 증가에 대해서는 도 10을 참조하면 더욱 명확해 질 수 있다. 도 10의 좌측은 통상의 하부 발광 방식의 발광 표시 장치로서, 비발광 영역(NEA)에 구동 박막 트랜지스터, 커패시터, 스위칭 박막 트랜지스터 및 센싱 박막 트랜지스터가 모두 포함된 비교예를 나타낸 것이고, 도 10의 우측은 본 명세서의 다양한 예에 따른 발광 표시 장치를 나타낸 것이다. 즉, 비교예의 경우, 서브 픽셀들의 평균 개구율이 36.7%을 가지게 되지만, 본 명세서의 다양한 예의 경우, 서브 픽셀들의 평균 개구율이 53.9%로 획기적으로 증가될 수 있음을 알 수 있다.
도 11은 본 명세서의 다양한 예에 따른 발광 표시 장치의 복수의 서브 픽셀의 발광 영역을 개략적으로 나타낸 도면이다. 도 12는 본 명세서의 다양한 예에 따른 발광 표시 장치의 복수의 단위 픽셀을 구체적으로 나타낸 평면도이다. 도 13은 도 12의 C 부분의 확대도이다. 도 11은 도 4에서 설명된 단일의 서브 픽셀이 상하로 인접한 복수의 서브 픽셀로 구성된 것을 나타낸 것이고, 도 12 및 도 13은 도 5 내지 도 8에서 설명된 단일의 단위 픽셀이 상하로 인접한 복수의 단위 픽셀로 구성된 것을 나타낸 것이다. 이에 따라, 이하의 설명에서는 도 4 내지 도 8의 발광 표시 장치에서 설명되지 않은 구성에 대해서만 구체적으로 설명하기로 하고, 나머지 동일한 구성에 대한 중복 설명은 생략하거나, 간략하게 설명하기로 한다.
도 11을 참조하면, 본 명세서의 다양한 예에 따른 발광 표시 장치의 복수의 서브 픽셀들(SPs)은 상부 서브 픽셀과 하부 서브 픽셀을 포함할 수 있다. 복수의 서브 픽셀들(SPs)은 데이터 라인(DL)의 길이 방향을 따라 인접한 상부 서브 픽셀과 하부 서브 픽셀을 포함할 수 있다. 상부 서브 픽셀과 하부 서브 픽셀은 서로 거울상으로 대칭되게 배치될 수 있다. 예를 들어, 상부 서브 픽셀은 도 4에서 설명된 서브 픽셀(SP)이 상하 반전되게 배치될 수 있고, 하부 서브 픽셀은 도 4에서 설명된 서브 픽셀(SP)과 동일하게 배치될 수 있다.
복수의 서브 픽셀들(SPs)에서 상부 서브 픽셀에는 상부 발광 영역(EA_U)과 비발광 영역(NEA)을 갖는 상부 화소 영역(PA_U)을 포함할 수 있고, 하부 서브 픽셀에는 하부 발광 영역(EA_L)과 비발광 영역(NEA)을 갖는 하부 화소 영역(PA_L)을 포함할 수 있다. 복수의 서브 픽셀들(SPs)에서 상부 발광 영역(EA_U)과 하부 발광 영역(EA_L)은 공통의 뱅크(BA)에 의해 정의된 개구 영역일 수 있다. 예를 들어, 뱅크(BA)는 상부 서브 픽셀과 하부 서브 픽셀의 경계를 구분하지 않고, 상부 발광 영역(EA_U)과 하부 발광 영역(EA_L)가 서로 연통된 개구 영역을 갖도록 정의할 수 있다. 복수의 서브 픽셀들(SPs)에서 비발광 영역(NEA)은 뱅크(BA)에 의해 커버되는 커버 영역일 수 있다. 예를 들어, 상부 서브 픽셀의 비발광 영역(NEA)는 상부에 위치될 수 있고, 하부 서브 픽셀의 비발광 영역(NEA)는 하부에 위치될 수 있다.
복수의 서브 픽셀들(SPs)은 상부 발광 영역(EA_U)과 하부 발광 영역(EA_L)을 통해 출사(영상 표시)하는 빛의 색상에 따라 적색 서브 픽셀(R), 청색 서브 픽셀(B), 백색 서브 픽셀(W) 또는 녹색 서브 픽셀(G) 중 어느 하나일 수 있다. 상부 발광 영역(EA_U)과 하부 발광 영역(EA_L)을 통해 출사하는 빛의 색상은 서로 동일 색상일 수 있다.
도 12를 참조하면, 본 명세서의 다양한 예에 따른 발광 표시 장치는 상부에 배치된 1개의 단위 픽셀을 구성하는 4개의 상부 서브 픽셀들(SP1_U, SP2_U, SP3_U, SP4_U)과, 하부에 배치된 1개의 단위 픽셀을 구성하는 4개의 하부 서브 픽셀들(SP1_L, SP2_L, SP3_L, SP4_L)을 포함하는 픽셀 어레이를 포함할 수 있다.
상부 서브 픽셀들(SP1_U, SP2_U, SP3_U, SP4_U)의 상부 화소 영역(PA_U)과 하부 서브 픽셀들(SP1_L, SP2_L, SP3_L, SP4_L)의 하부 화소 영역(PA_L) 각각에는 게이트 라인(GL)과 데이터 라인들(DL1, DL2, DL3, DL4)이 배치되고, 발광 소자의 제1 전극(PXL_U), 구동 박막 트랜지스터(DR), 커패시터(Cst), 스위칭 박막 트랜지스터(SW)(또는 제1 스위칭 박막 트랜지스터), 및 센싱 박막 트랜지스터(ST)(또는 제2 스위칭 박막 트랜지스터)를 포함할 수 있다.
상부 서브 픽셀들(SP1_U, SP2_U, SP3_U, SP4_U)의 상부 발광 영역(EA_U)에는 발광 소자의 제1 전극(PXL_U)과, 구동 박막 트랜지스터(DR)와, 커패시터(Cst)가 배치될 수 있고, 상부 비발광 영역(NEA_U)에는 스위칭 박막 트랜지스터(SW)와 센싱 박막 트랜지스터(ST)가 배치될 수 있다. 또한, 하부 서브 픽셀들(SP1_L, SP2_L, SP3_L, SP4_L)의 하부 발광 영역(EA_L)에는 발광 소자의 제1 전극(PXL_L)과, 구동 박막 트랜지스터(DR)와, 커패시터(Cst)가 배치될 수 있고, 하부 비발광 영역(NEA_L)에는 스위칭 박막 트랜지스터(SW)와 센싱 박막 트랜지스터(ST)가 배치될 수 있다. 데이터 라인(DL)의 길이 방향을 따라 인접한 상부 발광 영역(EA_U)과 하부 발광 영역(EA_L)은 공통의 뱅크(BA)에 의해 서로 연통되게 정의된 개구 영역일 수 있고, 상부 발광 영역(EA_U)과 하부 발광 영역(EA_L)을 사이에 두고 상부 및 하부에 각각 배치된 상부 비발광 영역(NEA_U)과 하부 비발광 영역(NEA_L)은 뱅크(BA)에 의해 커버되는 커버 영역일 수 있다. 상부 서브 픽셀들(SP1_U, SP2_U, SP3_U, SP4_U)과 하부 서브 픽셀들(SP1_L, SP2_L, SP3_L, SP4_L) 사이에는 전원 공유 라인(EVDD_H)이 배치될 수 있다.
도 13에 도시된 바와 같이, 데이터 라인(DL)의 길이 방향을 따라 인접한 상부 서브 픽셀과 하부 서브 픽셀의 발광 영역들(EA_U, EA_L)은 서로 연통될 수 있다. 상부 서브 픽셀에 배치된 제1 전극(PXL_U)의 일측과 하부 서브 픽셀에 배치된 제1 전극(PXL_L)의 타측은 발광 영역(EA)에서 노출되거나, 배치될 수 있다. 예를 들어, 상부의 제1 전극(PXL_U)의 일측(예: 상부 서브 픽셀의 하측)과 하부의 제1 전극(PXL_L)의 타측(예: 하부 서브 픽셀의 상측)은 뱅크(BA)에 의해 커버되지 않고, 뱅크(BA)에 의해 정의된 개구 영역을 통해 노출될 수 있다.
상부 서브 픽셀들(SP1_U, SP2_U, SP3_U, SP4_U)과 하부 서브 픽셀들(SP1_L, SP2_L, SP3_L, SP4_L) 사이에는 전원 공유 라인(EVDD_H)이 배치될 수 있다. 전원 공유 라인(EVDD_H)은 데이터 라인(DL)과 나란한 구동 전원 라인(EVDD)에 연결될 수 있고, 구동 전원 라인(EVDD)로부터 수평 방향으로 연장될 수 있다. 전원 공유 라인(EVDD_H)은 상부의 제1 전극(PXL_U)의 일측(예: 상부 서브 픽셀의 하측)과 하부의 제1 전극(PXL_L)의 타측(예: 하부 서브 픽셀의 상측) 사이에 배치될 수 있다. 전원 공유 라인(EVDD_H)은 상부 서브 픽셀의 구동 박막 트랜지스터(DR_U)에 연결되는 상부 브랜치 전원 패턴(EVDD_H_BU)과 하부 서브 픽셀의 구동 박막 트랜지스터(DR_L)에 연결되는 하부 브랜치 전원 패턴(EVDD_H_BL)을 포함할 수 있다. 예를 들어, 전원 공유 라인(EVDD_H)은 상부 브랜치 전원 패턴(EVDD_H_BU)을 통해 상부 구동 박막 트랜지스터(DR_U)의 제2 소스/드레인 전극과 하부 브랜치 전원 패턴(EVDD_H_BL)을 통해 하부 구동 박막 트랜지스터(DR_L)의 제2 소스/드레인 전극에 공통적으로 연결될 수 있다. 전원 공유 라인(EVDD_H)과 상부 브랜치 전원 패턴(EVDD_H_BU) 및 하부 브랜치 전원 패턴(EVDD_H_BL)은 구동 박막 트랜지스터(DR)의 액티브층으로부터 연장된 액티브층이 도체화되어 형성될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에서는 상부 서브 픽셀들(SP1_U, SP2_U, SP3_U, SP4_U)과 하부 서브 픽셀들(SP1_L, SP2_L, SP3_L, SP4_L) 각각의 발광 영역들(EA_U, EA_L)이 서로 연통되어 있고, 상부 서브 픽셀들(SP1_U, SP2_U, SP3_U, SP4_U)과 하부 서브 픽셀들(SP1_L, SP2_L, SP3_L, SP4_L) 간에 투명 액티브층이 도체화된 전원 공유 라인(EVDD_H)을 공유할 수 있고, 이에 의해 개구율이 증가되는 효과를 얻을 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치는 기판, 및 상기 기판 상의 발광 영역과 비발광 영역을 갖는 화소 영역, 상기 화소 영역에 배치된 발광 소자, 및 상기 발광 소자에 전기적으로 연결되고 상기 발광 영역에 배치된 구동 박막 트랜지스터를 갖는 픽셀 구동 회로를 포함하며, 상기 발광 소자로부터 방출되는 광을 상기 기판을 통과하여 상기 기판 외부로 방출될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 픽셀 구동 회로는, 상기 비발광 영역에 배치된 스위칭 회로, 및 상기 구동 박막 트랜지스터와 상기 스위칭 회로 사이에 형성된 커패시터를 더 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 구동 박막 트랜지스터는, 상기 스위칭 회로에 연결된 게이트 전극, 상기 발광 소자에 연결된 제1 소스/드레인 전극, 및 구동 전원 라인에 연결된 제2 소스/드레인 전극을 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 게이트 전극은 상기 구동 전원 라인과 나란한 방향으로 연장될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극은 투명 액티브층으로 이루어질 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치는 발광 영역과 비발광 영역을 갖는 화소 영역을 포함하는 기판, 상기 발광 영역에 배치된 제1 전극을 갖는 발광 소자, 및 상기 발광 소자의 상기 제1 전극에 전기적으로 연결된 픽셀 구동 회로를 포함하며, 상기 픽셀 구동 회로는, 상기 비발광 영역에 배치된 스위칭 회로, 상기 발광 영역에 중첩되고 상기 스위칭 회로와 상기 발광 소자에 연결된 구동 박막 트랜지스터, 및 상기 발광 영역 내에 배치되고 상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성된 커패시터를 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 기판은 상기 스위칭 회로에 연결된 게이트 라인과 데이터 라인 및 레퍼런스 라인을 더 포함하며, 상기 스위칭 회로는, 상기 구동 박막 트랜지스터의 게이트 전극과 상기 데이터 라인에 연결된 제1 스위칭 박막 트랜지스터, 및 상기 구동 박막 트랜지스터의 제1 소스/드레인 전극과 상기 레퍼런스 라인에 연결된 제2 스위칭 박막 트랜지스터를 포함하며, 상기 게이트 라인은 상기 제1 스위칭 박막 트랜지스터와 상기 제2 스위칭 박막 트랜지스터 각각의 게이트 전극일 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 커패시터는, 상기 구동 박막 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 스위칭 박막 트랜지스터 사이에 연결된 제1 커패시터 전극, 및 상기 구동 박막 트랜지스터의 상기 게이트 전극과 상기 제1 스위칭 박막 트랜지스터 사이에 연결되고 상기 제1 커패시터 전극과 중첩된 제2 커패시터 전극을 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 제1 커패시터 전극은 상기 구동 박막 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 스위칭 박막 트랜지스터 사이에 연결된 제1 액티브 라인, 및 상기 제1 액티브 라인으로부터 돌출된 돌출부를 포함하며, 상기 제2 커패시터 전극은 상기 구동 박막 트랜지스터의 상기 게이트 전극과 상기 제1 스위칭 박막 트랜지스터 사이에 연결된 제2 액티브 라인, 상기 제1 커패시터 전극의 돌출부와 중첩되는 전극 패턴, 및 상기 전극 패턴과 상기 제2 액티브 라인을 연결하는 전극 연결부를 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 전극 연결부는, 상기 전극 패턴의 일측과 상기 제2 액티브 라인의 일측을 노출시키는 컨택홀, 및 상기 컨택홀 상에 배치되고 상기 전극 패턴의 일측과 상기 제2 액티브 라인의 일측에 전기적으로 연결된 연결 패턴을 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 제1 액티브 라인과 상기 제2 액티브 라인은 서로 병렬로 배치되고, 상기 제1 커패시터 전극의 돌출부는 상기 제1 액티브 라인과 상기 제2 액티브 라인 사이에 배치될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 제1 커패시터 전극은 상기 구동 박막 트랜지스터의 상기 제1 소스/드레인 전극과 동일층에 배치되거나, 동일한 물질로 이루어질 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 배치된 적어도 하나의 제1 절연층, 및 상기 제1 커패시터 전극과 상기 발광 소자의 상기 제1 전극 사이에 배치된 적어도 하나의 제2 절연층을 더 포함하며, 상기 제1 커패시터 전극은 상기 발광 영역 내에서 상기 적어도 하나의 제2 절연층에 배치된 컨택홀을 통해 상기 제1 전극과 전기적으로 연결될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 제2 커패시터 전극은 광차단 금속 물질을 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치는 기판, 및 상기 기판 상의 게이트 라인들과 데이터 라인들에 각각 연결된 화소들을 포함하며, 상기 화소들 각각은, 제1 전극을 포함하는 발광 소자, 상기 제1 전극 아래에 배치되고 상기 발광 소자에 연결된 구동 박막 트랜지스터, 인접한 게이트 라인과 데이터 라인 및 상기 구동 박막 트랜지스터에 연결되고 상기 제1 전극과 비중첩된 스위칭 회로, 및 상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성된 커패시터를 포함할 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 화소들 각각은 발광 영역과 발광 영역 주변의 비발광 영역을 포함하고, 상기 스위칭 회로는 상기 비발광 영역에 배치되며, 상기 구동 박막 트랜지스터는 상기 발광 영역 내에 배치될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 커패시터는 상기 발광 영역 내에 배치되고 상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 데이터 라인들의 길이 방향을 따라 인접한 2개의 화소들의 발광 영역들은 서로 연통되고, 상기 인접한 2개의 화소들은 적색 화소, 녹색 화소, 청색 화소, 또는 백색 화소 중 어느 하나일 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 인접한 2개의 화소들 중 어느 하나의 제1 화소에 배치된 제1 전극의 일측과 상기 인접한 2개의 화소들 중 다른 하나의 제2 화소에 배치된 제1 전극의 타측은 상기 발광 영역에 노출되거나 배치될 수 있다.
본 명세서의 다양한 예에 따른 발광 표시 장치에 따르면, 상기 데이터 라인들과 나란한 구동 전원 라인, 및 상기 제1 화소에 배치된 제1 전극의 일측과 상기 제2 화소에 배치된 제1 전극의 타측 사이에 배치되고 상기 구동 전원 라인에 연결된 전원 공유 라인을 더 포함하며, 상기 전원 공유 라인은 상기 제1 화소에 배치된 구동 박막 트랜지스터의 제2 소스/드레인 전극과 상기 제2 화소에 배치된 구동 박막 트랜지스터의 제2 소스/드레인 전극에 공통적으로 연결될 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치
SP1, SP2, SP3, SP4: 복수의 서브 픽셀
EA: 발광 영역
NEA: 비발광 영역
PA: 화소 영역
DR: 구동 박막 트랜지스터
Cst: 커패시터
SW: 스위칭 박막 트랜지스터
ST: 센싱 박막 트랜지스터
EVDD1, EVDD2: 복수의 구동 전원 라인
DL1, DL2, DL3, DL4: 복수의 데이터 라인
GL: 게이트 라인

Claims (20)

  1. 기판;
    상기 기판 상의 발광 영역과 비발광 영역을 갖는 화소 영역;
    상기 화소 영역에 배치된 발광 소자; 및
    상기 발광 소자에 전기적으로 연결되고 상기 발광 영역에 배치된 구동 박막 트랜지스터를 갖는 픽셀 구동 회로를 포함하며,
    상기 발광 소자로부터 방출되는 광을 상기 기판을 통과하여 상기 기판 외부로 방출되는, 발광 표시 장치.
  2. 제1항에 있어서,
    상기 픽셀 구동 회로는,
    상기 비발광 영역에 배치된 스위칭 회로; 및
    상기 구동 박막 트랜지스터와 상기 스위칭 회로 사이에 형성된 커패시터를 더 포함하는, 발광 표시 장치.
  3. 제2항에 있어서,
    상기 구동 박막 트랜지스터는,
    상기 스위칭 회로에 연결된 게이트 전극;
    상기 발광 소자에 연결된 제1 소스/드레인 전극; 및
    구동 전원 라인에 연결된 제2 소스/드레인 전극을 포함하는, 발광 표시 장치.
  4. 제3항에 있어서,
    상기 게이트 전극은 상기 구동 전원 라인과 나란한 방향으로 연장된, 발광 표시 장치.
  5. 제3항에 있어서,
    상기 제1 소스/드레인 전극 및 상기 제2 소스/드레인 전극은 투명 액티브층으로 이루어진, 발광 표시 장치.
  6. 발광 영역과 비발광 영역을 갖는 화소 영역을 포함하는 기판;
    상기 발광 영역에 배치된 제1 전극을 갖는 발광 소자; 및
    상기 발광 소자의 상기 제1 전극에 전기적으로 연결된 픽셀 구동 회로를 포함하며,
    상기 픽셀 구동 회로는,
    상기 비발광 영역에 배치된 스위칭 회로;
    상기 발광 영역에 중첩되고 상기 스위칭 회로와 상기 발광 소자에 연결된 구동 박막 트랜지스터; 및
    상기 발광 영역 내에 배치되고 상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성된 커패시터를 포함하는, 발광 표시 장치.
  7. 제6항에 있어서,
    상기 기판은 상기 스위칭 회로에 연결된 게이트 라인과 데이터 라인 및 레퍼런스 라인을 더 포함하며,
    상기 스위칭 회로는,
    상기 구동 박막 트랜지스터의 게이트 전극과 상기 데이터 라인에 연결된 제1 스위칭 박막 트랜지스터; 및
    상기 구동 박막 트랜지스터의 제1 소스/드레인 전극과 상기 레퍼런스 라인에 연결된 제2 스위칭 박막 트랜지스터를 포함하며,
    상기 게이트 라인은 상기 제1 스위칭 박막 트랜지스터와 상기 제2 스위칭 박막 트랜지스터 각각의 게이트 전극인, 발광 표시 장치.
  8. 제7항에 있어서,
    상기 커패시터는,
    상기 구동 박막 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 스위칭 박막 트랜지스터 사이에 연결된 제1 커패시터 전극; 및
    상기 구동 박막 트랜지스터의 상기 게이트 전극과 상기 제1 스위칭 박막 트랜지스터 사이에 연결되고 상기 제1 커패시터 전극과 중첩된 제2 커패시터 전극을 포함하는, 발광 표시 장치.
  9. 제8항에 있어서,
    상기 제1 커패시터 전극은 상기 구동 박막 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 스위칭 박막 트랜지스터 사이에 연결된 제1 액티브 라인, 및 상기 제1 액티브 라인으로부터 돌출된 돌출부를 포함하며,
    상기 제2 커패시터 전극은 상기 구동 박막 트랜지스터의 상기 게이트 전극과 상기 제1 스위칭 박막 트랜지스터 사이에 연결된 제2 액티브 라인, 상기 제1 커패시터 전극의 돌출부와 중첩되는 전극 패턴, 및 상기 전극 패턴과 상기 제2 액티브 라인을 연결하는 전극 연결부를 포함하는, 발광 표시 장치.
  10. 제9항에 있어서,
    상기 전극 연결부는,
    상기 전극 패턴의 일측과 상기 제2 액티브 라인의 일측을 노출시키는 컨택홀; 및
    상기 컨택홀 상에 배치되고 상기 전극 패턴의 일측과 상기 제2 액티브 라인의 일측에 전기적으로 연결된 연결 패턴을 포함하는, 발광 표시 장치.
  11. 제9항에 있어서,
    상기 제1 액티브 라인과 상기 제2 액티브 라인은 서로 병렬로 배치되고,
    상기 제1 커패시터 전극의 돌출부는 상기 제1 액티브 라인과 상기 제2 액티브 라인 사이에 배치된, 발광 표시 장치.
  12. 제8항에 있어서,
    상기 제1 커패시터 전극은 상기 구동 박막 트랜지스터의 상기 제1 소스/드레인 전극과 동일층에 배치되거나, 동일한 물질로 이루어진, 발광 표시 장치.
  13. 제12항에 있어서,
    상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에 배치된 적어도 하나의 제1 절연층; 및
    상기 제1 커패시터 전극과 상기 발광 소자의 상기 제1 전극 사이에 배치된 적어도 하나의 제2 절연층을 더 포함하며,
    상기 제1 커패시터 전극은 상기 발광 영역 내에서 상기 적어도 하나의 제2 절연층에 배치된 컨택홀을 통해 상기 제1 전극과 전기적으로 연결된, 발광 표시 장치.
  14. 제13항에 있어서,
    상기 제2 커패시터 전극은 광차단 금속 물질을 포함하는, 발광 표시 장치.
  15. 기판; 및
    상기 기판 상의 게이트 라인들과 데이터 라인들에 각각 연결된 화소들을 포함하며,
    상기 화소들 각각은,
    제1 전극을 포함하는 발광 소자;
    상기 제1 전극 아래에 배치되고 상기 발광 소자에 연결된 구동 박막 트랜지스터;
    인접한 게이트 라인과 데이터 라인 및 상기 구동 박막 트랜지스터에 연결되고 상기 제1 전극과 비중첩된 스위칭 회로; 및
    상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성된 커패시터를 포함하는, 발광 표시 장치.
  16. 제15항에 있어서,
    상기 화소들 각각은 발광 영역과 발광 영역 주변의 비발광 영역을 포함하고,
    상기 스위칭 회로는 상기 비발광 영역에 배치되며,
    상기 구동 박막 트랜지스터는 상기 발광 영역 내에 배치된, 발광 표시 장치.
  17. 제16항에 있어서,
    상기 커패시터는 상기 발광 영역 내에 배치되고 상기 스위칭 회로와 상기 구동 박막 트랜지스터 사이에 형성된, 발광 표시 장치.
  18. 제15항에 있어서,
    상기 데이터 라인들의 길이 방향을 따라 인접한 2개의 화소들의 발광 영역들은 서로 연통되고,
    상기 인접한 2개의 화소들은 적색 화소, 녹색 화소, 청색 화소, 또는 백색 화소 중 어느 하나인, 발광 표시 장치.
  19. 제18항에 있어서,
    상기 인접한 2개의 화소들 중 어느 하나의 제1 화소에 배치된 제1 전극의 일측과 상기 인접한 2개의 화소들 중 다른 하나의 제2 화소에 배치된 제1 전극의 타측은 상기 발광 영역에 노출되거나 배치된, 발광 표시 장치.
  20. 제19항에 있어서,
    상기 데이터 라인들과 나란한 구동 전원 라인; 및
    상기 제1 화소에 배치된 제1 전극의 일측과 상기 제2 화소에 배치된 제1 전극의 타측 사이에 배치되고 상기 구동 전원 라인에 연결된 전원 공유 라인을 더 포함하며,
    상기 전원 공유 라인은 상기 제1 화소에 배치된 구동 박막 트랜지스터의 제2 소스/드레인 전극과 상기 제2 화소에 배치된 구동 박막 트랜지스터의 제2 소스/드레인 전극에 공통적으로 연결된, 발광 표시 장치.
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