KR20190143443A - 반도체 장치 - Google Patents

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세이이치 요네다
타쿠로 오마루
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터를 다른 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터와 적어도 일부를 중첩하는 반도체 장치에 있어서 상기 반도체 장치의 수율을 높이는 것을 과제로 한다.
산화물 반도체층의 상하에 게이트 전극을 가지는 제 1 트랜지스터와, 이 제 1 트랜지스터에 적어도 일부를 중첩하여 형성된 산화물 반도체층의 상하에 게이트 전극을 가지는 제 2 트랜지스터를 가지고, 제 1 트랜지스터 및 제 2 트랜지스터의 제 2 게이트 전극으로서 기능하는 도전막을 공통화한 반도체 장치이다. 또한, 제 2 게이트 전극은, 제 1 트랜지스터 및 제 2 트랜지스터의 Vth를 제어할 뿐만 아니라 제 1 트랜지스터 및 제 2 트랜지스터 각각의 제 1 게이트 전극으로부터 인가된 전계의 간섭을 저감하는 효과를 얻는다.

Description

반도체 장치{SMICONDUCTOR DEVICE}
반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치라는 것은, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하며, 전기 광학 장치, 반도체 회로 및 전자기기 등은 모두 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체막을 이용하여, 트랜지스터를 구성하는 기술이 주목되고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 반도체 장치에 넓게 응용되고 있다. 트랜지스터에 적용 가능한 반도체막으로서 실리콘계 반도체막이 알려져 있지만, 근년에는 산화물 반도체막이 주목되고 있다.
예를 들면, 전자 캐리어 농도가 1018/cm3 미만인 인듐, 갈륨 및 아연을 포함한 비정질 산화물 반도체막을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
산화물 반도체막 안의 전자 이동도가 높기 때문에, 산화물 반도체막을 이용한 트랜지스터는, 비정질 실리콘막을 이용한 트랜지스터와 비교해서 동작 속도가 큰폭으로 향상된다. 또, 비정질 실리콘막을 이용한 트랜지스터의 생산 설비의 일부를 개량해서 이용하는 것이 가능하기 때문에, 설비 투자를 억제할 수 있는 장점도 있다.
또, 산화물 반도체막을 이용한 트랜지스터의 특성을 응용한 메모리가 제안되고 있다(특허문헌 2 참조). 또한, 산화물 반도체막은 스퍼터링법 등의 박막 형성 기술에 의해서 성막하는 것이 가능하다. 또, 산화물 반도체막을 이용한 트랜지스터는 350℃ 이하 정도의 저온 공정으로 제작할 수 있다. 이 때문에, 산화물 반도체막을 이용한 트랜지스터는 다른 트랜지스터에 중첩하여 제작하기 위한 제약이 적고, 셀 면적을 축소하는 것이 가능하다.
산화물 반도체막을 이용한 트랜지스터는 수소 등의 불순물 및 산소 결손에 기인하여 캐리어가 생성되어, 트랜지스터 스레숄드 전압(Vth)을 부(負) 방향으로 시프트시켜 버리는 경우가 있다. 그러므로, 프론트 게이트 전극에 대해서 백 게이트 전극을 형성한, 이른바, 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터 구조로 함으로써, 산화물 반도체막을 이용한 트랜지스터의 Vth을 제어하는 것이 검토되고 있다(특허문헌 3 참조).
일본국 특개 2006-165528호 공보 일본국 특개 2011-151383호 공보 일본국 특개 2010-283338호 공보
산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터는 프론트 게이트 전극(제 1 게이트 전극이라고도 한다) 및 백 게이트 전극(제 2 게이트 전극이라고도 한다)을 형성하기 때문에 공정수가 증대한다.
또, 반도체 장치에 있어서, 산화물 반도체막을 이용한 트랜지스터를 복수 중첩하여 형성함으로써 트랜지스터 하나당 면적을 축소하는 것이 가능하지만, 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터를 다른 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터와 적어도 일부를 중첩하여 형성하는 경우, 각 트랜지스터마다 제 2 게이트 전극을 형성하게 된다.
그래서, 본 발명의 한 형태는, 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터를 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터와 중첩하는 반도체 장치에 있어서, 상기 반도체 장치의 수율을 높이는 것을 과제의 하나로 한다. 또, 상기 반도체 장치를 제작할 때, 공정수의 증대를 억제하는 것을 과제의 하나로 한다.
본 발명의 한 형태는, 산화물 반도체층의 상하에 게이트 전극을 가지는 제 1 트랜지스터와, 이 제 1 트랜지스터에 적어도 일부를 중첩하여 형성된 산화물 반도체층의 상하에 게이트 전극을 가지는 제 2 트랜지스터를 가지고, 제 1 트랜지스터 및 제 2 트랜지스터의 제 2 게이트 전극으로서 기능하는 도전막을 공통화한 반도체 장치이다.
또한, 제 2 게이트 전극은, 제 1 트랜지스터 및 제 2 트랜지스터의 Vth을 제어할 뿐만 아니라, 제 1 트랜지스터 및 제 2 트랜지스터 각각의 제 1 게이트 전극으로부터 인가된 전계의 간섭을 저감하는 효과도 나타낸다.
또, 본 발명의 한 형태는, 제 2 트랜지스터 위에 상면이 평탄한 절연막이 형성되고, 이 절연막 위에 제 1 트랜지스터와 같은 구조를 가지는 제 3 트랜지스터가 형성되고, 제 3 트랜지스터에 적어도 일부를 중첩하여 제 2 트랜지스터와 같은 구조를 가지는 제 4 트랜지스터가 형성되고, 제 3 트랜지스터 및 제 4 트랜지스터의 제 2 게이트 전극으로서 기능하는 도전막을 공통화한 반도체 장치이다.
상기한 바와 같이, 제 1 트랜지스터, 제 2 트랜지스터를 하나의 구조로서, 이 구조를 복수 적층하여 형성하는 것이 가능하다. 구체적으로는, 이 구조를 2단 이상 10단 이하, 바람직하게는 3단 이상, 20단 이하, 더욱 더 바람직하게는 5단 이상 50단 이하의 범위로 적층하여 형성해도 좋다. 물론, 이 범위를 넘어서 이 구조를 적층하여 형성해도 상관없다.
이상과 같은 구조를 복수 적층하는 경우, 트랜지스터 2개마다, 제 2 게이트 전극으로서 기능하는 도전막을 형성하는 것이 된다. 이 때문에, 제 2 게이트 전극을 형성하기 위한 공정수를 저감하는 것이 가능하다. 또, 1단에 대해서, 제 2 게이트 전극으로서 기능하는 도전막을 1층 줄이는 것이 가능하다. 따라서, 구조를 복수 적층하여 형성하는 경우, 반도체 장치의 제작 도중의 응력에 의한 파손을 억제할 수 있고, 보다 많은 트랜지스터를 가지는 반도체 장치를 제작하는 것이 가능하다. 즉, 반도체 장치의 고집적화 및 수율의 향상이 가능하게 된다. 그리고, 이와 같이 복수 구조를 적층하더라도, 제 2 게이트 전극의 효과로 전계의 간섭을 저감할 수 있다.
또한, 본 발명의 한 형태인 반도체 장치는 메모리에 적합하다. 이것은 메모리셀을 복수 중첩하여 형성함으로써, 셀 면적을 축소할 수 있기 때문이다.
또는, 본 발명의 한 형태는, 절연 표면 위에 형성된 제 1 트랜지스터와, 제 1 트랜지스터와 적어도 일부가 중첩하여 형성된 제 2 트랜지스터를 가지고, 제 1 트랜지스터는 제 1 도전막과, 제 1 도전막 위에 형성된 제 1 절연막과, 제 1 절연막 위에 형성된 제 1 산화물 반도체막과, 제 1 산화물 반도체막과 적어도 일부가 접하여 형성된 제 2 도전막 및 제 3 도전막과, 제 2 도전막, 제 3 도전막 및 제 1 산화물 반도체막 위에 형성된 제 2 절연막과, 제 2 절연막 위에 형성된 제 4 도전막을 가지고, 제 2 트랜지스터는 제 4 도전막과, 제 4 도전막 위에 형성된 제 3 절연막과, 제 3 절연막 위에 형성된 제 2 산화물 반도체막과, 제 2 산화물 반도체막과 적어도 일부를 접하여 형성된 제 5 도전막 및 제 6 도전막과, 제 5 도전막, 제 6 도전막 및 제 2 산화물 반도체막 위에 형성된 제 4 절연막과, 제 4 절연막 위에 형성된 제 7 도전막을 가지고, 제 1 산화물 반도체막은 적어도 일부가 제 1 도전막 및 제 4 도전막과 중첩하고, 제 2 산화물 반도체막은 적어도 일부가 제 4 도전막 및 제 7 도전막과 중첩하는 반도체 장치이다. 또한, 제 2 트랜지스터의 제 7 도전막 및 제 4 절연막 위에 상면의 평탄한 제 5 절연막이 형성되면 바람직하다.
또는, 본 발명의 한 형태는, 제 1 트랜지스터 및 제 2 트랜지스터를 가지는 제 1 구조 위에 제 1 구조와 같은 구조인 제 2 구조를 가지는 반도체 장치이다.
여기에서, 제 1 도전막의 적어도 일부가 제 1 트랜지스터의 제 1 게이트 전극으로서 기능하고, 제 7 도전막의 적어도 일부가 제 2 트랜지스터의 제 1 게이트 전극으로서 기능하고, 제 4 도전막의 적어도 일부가 제 1 트랜지스터의 제 2 게이트 전극으로서 기능하고, 제 4 도전막의 적어도 일부가 제 2 트랜지스터의 제 2 게이트 전극으로서 기능한다.
또는, 본 발명의 한 형태는, 절연 표면 위에 형성된 제 1 도전막과, 제 1 도전막 위에 형성된 제 1 절연막과, 제 1 절연막 위에 형성되고 제 1 도전막과 적어도 일부가 중첩하는 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 도전막 및 제 3 도전막과, 제 2 도전막, 제 3 도전막 및 제 1 산화물 반도체막 위에 형성된 제 2 절연막과, 제 2 절연막 위에 형성되고 제 2 도전막과 적어도 일부가 중첩하는 제 4 도전막과, 제 2 절연막 위에 형성되고 제 1 산화물 반도체막과 적어도 일부가 중첩하는 제 5 도전막과, 제 2 절연막, 제 4 도전막 및 제 5 도전막 위에 형성된 제 3 절연막과, 제 3 절연막 위에 형성되고 제 5 도전막과 적어도 일부가 중첩하는 제 2 산화물 반도체막과, 제 2 산화물 반도체막 위에 형성된 제 6 도전막 및 제 7 도전막과, 제 6 도전막, 제 7 도전막 및 제 2 산화물 반도체막 위에 형성된 제 4 절연막과, 제 4 절연막 위에 형성되고 제 6 도전막과 적어도 일부가 중첩하는 제 8 도전막과, 제 4 절연막 위에 형성되고 제 2 산화물 반도체막과 적어도 일부가 중첩하는 제 9 도전막과, 제 4 절연막, 제 8 도전막 및 제 9 도전막 위에 형성된 제 5 절연막과, 제 5 절연막 위에 형성된 제 10 도전막을 가지는 반도체 장치이다. 또한, 제 2 절연막, 제 3 절연막, 제 2 산화물 반도체막, 제 7 도전막, 제 4 절연막 및 제 5 절연막은 제 3 도전막에 달하는 개구부를 가지며, 이 개구부를 통하여 제 10 도전막이 제 3 도전막과 접한다. 또한, 제 10 도전막 위에 상면이 평탄한 제 6 절연막이 형성되면 바람직하다.
또는, 본 발명의 한 형태는, 절연 표면 위에 형성된 제 1 도전막과, 제 1 도전막 위에 형성된 제 1 절연막과, 제 1 절연막 위에 형성되고 제 1 도전막과 적어도 일부가 중첩하는 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위에 형성된 제 2 도전막 및 제 3 도전막과, 제 2 도전막, 제 3 도전막 및 제 1 산화물 반도체막 위에 형성된 제 2 절연막과, 제 2 절연막 위에 형성되고 제 2 도전막과 적어도 일부가 중첩하는 제 4 도전막과, 제 2 절연막 위에 형성되고 제 1 산화물 반도체막과 적어도 일부가 중첩하는 제 5 도전막과, 제 2 절연막, 제 4 도전막 및 제 5 도전막 위에 형성된 제 3 절연막과, 제 3 절연막 위에 형성되고 제 4 도전막과 적어도 일부가 중첩하는 제 6 도전막과, 제 3 절연막 위에 형성된 제 7 도전막과, 제 3 절연막, 제 6 도전막 및 제 7 도전막 위에 형성되고 제 5 도전막과 적어도 일부가 중첩하는 제 2 산화물 반도체막과, 제 6 도전막, 제 7 도전막 및 제 2 산화물 반도체막 위에 형성된 제 4 절연막과, 제 4 절연막 위에 형성되고 제 2 산화물 반도체막과 적어도 일부가 중첩하는 제 8 도전막과, 제 8 도전막 위에 형성된 제 5 절연막과, 제 5 절연막 위에 형성된 제 9 도전막을 가지는 반도체 장치이다. 또한, 제 2 절연막, 제 3 절연막, 제 2 산화물 반도체막, 제 7 도전막, 제 4 절연막 및 제 5 절연막은 제 3 도전막에 달하는 개구부를 가지고, 이 개구부를 통하여 제 9 도전막이 제 3 도전막과 접한다. 또한, 제 9 도전막 위에 상면이 평탄한 제 6 절연막이 형성되면 바람직하다.
서로 다른 두 개의 화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터 사이에서 제 2 게이트 전극으로서 기능하는 도전막을 공통화함으로써, 반도체 장치의 고집적화 및 수율의 향상이 가능하게 된다. 또, 상기 반도체 장치를 제작할 때, 공정수의 증대를 억제하는 것이 가능하다.
도 1은 본 발명의 한 형태에 관한 반도체 장치의 예를 나타낸 상면도 및 단면도이다.
도 2는 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 3은 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 4는 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 5는 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 6은 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 7은 본 발명의 한 형태에 관한 반도체 장치의 예를 나타낸 상면도 및 단면도이다.
도 8은 본 발명의 한 형태에 관한 반도체 장치에 대응하는 회로도이다.
도 9는 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 10은 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 11은 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 12는 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 13은 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 14는 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 15는 본 발명의 한 형태에 관한 반도체 장치의 제작 방법예를 나타낸 단면도이다.
도 16은 본 발명의 한 형태에 관한 반도체 장치의 예를 나타낸 상면도 및 단면도이다.
도 17은 본 발명의 한 형태에 관한 반도체 장치의 예를 나타낸 단면도이다.
도 18은 본 발명의 한 형태에 관한 전자기기를 나타낸 사시도이다.
도 19는 트랜지스터의 구조를 설명하는 상면도 및 단면도이다.
이하에서는, 본 발명의 실시형태에 대해서 도면을 이용해서 상세하게 설명한다. 단, 본 발명이 이하의 설명에 한정되지 않고 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 또, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 이용해서 발명의 구성을 설명할 때에, 같은 것을 가리키는 부호는 다른 도면간에서도 공통해서 이용한다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
본 명세서에 있어서, 트랜지스터의 소스와 드레인은 한쪽을 드레인이라고 부를 때 다른 쪽을 소스라고 한다. 즉, 전위의 고저(高低)에 따라 이들을 구별하지 않는다. 따라서, 소스라고 되어 있는 부분을 드레인이라고 바꿔 읽는 것이 가능하다.
또, 전압은 어느 전위와 기준 전위(예를 들면 그라운드 전위 또는 소스 전위)와의 전위차를 나타내는 경우가 많다. 따라서 전압을 전위라고 바꿔 말하는 것이 가능하다. 또, 전위(VH), 전위(VDD), 전위(GND)등과 같이 전위를 표기했더라도, 엄밀히 전위(VH), 전위(VDD), 전위(GND)라고 되어있지 않은 경우가 있다. 따라서, 전위(VH), 전위(VDD), 전위(GND)는 전위(VH)근방, 전위(VDD)근방, 전위(GND)근방으로 바꿔 놓는 것이 가능하다. 또한, 「접지(接地)한다」와「GND에 접속한다」는 같은 뜻이다.
본 명세서에서는 「접속한다」라고 표현된 경우라도, 현실의 회로에서는 물리적인 접속 부분이 없고, 배선이 단지 연장되어 있는 경우도 있다.
또한, 제 1, 제 2로서 붙여진 서수사는 편의상 이용한 것으로 공정순 또는 적층순을 나타내는 것이 아니다. 또, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 한 형태에 관한 반도체 장치에 대해서, 도 1 내지 도 6을 이용하여 설명한다.
도 1(A)은, 본 발명의 한 형태에 관한 반도체 장치의 상면도이다. 또한, 도 1(A)에 나타낸 일점 쇄선 A-B에 대응하는 단면 A-B가 도 1(B)이다. 도 1(A)에서는, 간단하게 하기 위해 중첩하여 숨겨져 있는 막 및 절연막 등을 생략하여 나타낸다.
도 1(B)에 도시한 반도체 장치는 기판(101) 위에 형성된 제 1 절연막(102) 위에 형성된 제 1 도전막(104a)과, 제 1 도전막(104a) 및 제 1 절연막(102) 위에 형성된 제 2 절연막(112a)과, 제 2 절연막(112a) 위에 형성되고 제 1 도전막(104a)과 적어도 일부가 중첩하는 제 1 산화물 반도체막(106a)과, 제 1 산화물 반도체막(106a) 위에 형성된 제 2 도전막(116a) 및 제 3 도전막(126a)과, 제 2 도전막(116a), 제 3 도전막(126a) 및 제 1 산화물 반도체막(106a) 위에 형성된 제 3 절연막(110a)과, 제 3 절연막(110a) 위에 형성되고 제 1 산화물 반도체막(106a) 및 제 1 도전막(104a)과 적어도 일부가 중첩하는 제 4 도전막(114)과, 제 3 절연막(110a) 위에 형성되고 제 4 도전막(114)과 상면의 높이가 맞는 제 4 절연막(120a)과, 제 4 도전막(114) 및 제 4 절연막(120a) 위에 형성된 제 5 절연막(110b)과, 제 5 절연막(110b) 위에 형성되고, 제 4 도전막(114)과 적어도 일부가 중첩하는 제 2 산화물 반도체막(106b)과, 제 2 산화물 반도체막(106b) 위에 형성되고 제 2 도전막(116a)의 적어도 일부 및 제 3 도전막(126a)의 적어도 일부와 각각 중첩하는 제 5 도전막(116b) 및 제 6 도전막(126b)과, 제 5 도전막(116b), 제 6 도전막(126b) 및 제 2 산화물 반도체막(106b) 위에 형성된 제 6 절연막(112b)과, 제 6 절연막(112b) 위에 형성되고 제 2 산화물 반도체막(106b) 및 제 4 도전막(114)과 적어도 일부가 중첩하는 제 7 도전막(104b)을 가진다. 또한, 제 7 도전막(104b) 및 제 6 절연막(112b) 위에 상면이 평탄한 제 7 절연막(120b)을 형성하면 바람직하다.
또한, 도 1(B)에서는, 제 1 도전막(104a), 제 4 도전막(114) 및 제 7 도전막(104b)과, 제 2 도전막(116a), 제 3 도전막(126a), 제 5 도전막(116b) 및 제 6 도전막(126b)이 중첩하고 있지 않지만, 이에 한정되지 않는다. 예를 들면, 제 1 도전막(104a), 제 4 도전막(114) 및 제 7 도전막(104b)과, 제 2 도전막(116a), 제 3 도전막(126a), 제 5 도전막(116b) 및 제 6 도전막(126b)이 적어도 일부에서 중첩하고 있어도 좋다.
기판(101)에 큰 제한은 없지만, 적어도 후의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(101)으로서 이용해도 좋다. 또, 실리콘이나 탄화 실리콘등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator)기판 등을 적용하는 것도 가능하며, 이들의 기판 위에 반도체 소자가 형성된 것을 기판(101)으로서 이용해도 좋다.
또, 기판(101)으로서, 제 5 세대(1000mm×1200mm 또는 1300mm×1500mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2500mm), 제 9 세대(2400mm×2800mm), 제 1 0 세대(2880×3130mm) 등의 대형 유리 기판을 이용할 경우, 반도체 장치의 제작 공정에 있어서 가열 처리 등으로 발생하는 기판(101)의 수축에 의해서 미세한 가공이 곤란해지는 경우가 있다. 이 때문에 상기한 바와 같은 대형 유리 기판을 기판(101)으로서 이용하는 경우, 수축이 작은 것을 이용하는 것이 바람직하다. 예를 들면, 기판(101)으로서, 400℃, 바람직하게는 450℃, 더욱 더 바람직하게는 500℃의 온도로 1시간 가열처리를 행한 후의 수축량이 10ppm 이하, 바람직하게는 5ppm 이하, 더욱 더 바람직하게는 3ppm 이하인 대형 유리 기판을 이용하면 좋다.
또, 기판(101)으로서, 가요성 기판을 이용해도 좋다. 또한, 가요성 기판 위에 트랜지스터를 설치하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리(剝離)하고, 가요성 기판인 기판(101)에 전치하는 방법도 있다. 이 경우에는, 비가요성 기판과 트랜지스터의 사이에 박리층을 형성하면 좋다.
제 1 절연막(102)은 기판(101)에 기인하는 불순물이 제 1 산화물 반도체막(106a)에 영향을 주지 않도록 하기 위해서 형성한다. 단, 기판(101)이 불순물을 포함하지 않는 경우는 제 1 절연막(102)을 형성하지 않아도 상관없다.
제 1 절연막(102)으로서는 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함하는 절연막으로부터 일종 이상 선택하고, 단층 혹은 적층해서 이용하면 좋다.
산화 질화 실리콘은 그 조성에 있어서 질소보다도 산소의 함유량이 많은 것을 나타내며, 예를 들어, 산소가 50 원자% 이상 70 원자% 이하, 질소가 0.5 원자% 이상 15 원자% 이하, 실리콘이 25 원자% 이상 35 원자% 이하, 수소가 0 원자% 이상 10 원자% 이하의 범위로 포함되는 것을 말한다. 또, 질화 산화 실리콘이라는 것은, 그 조성에 있어서, 산소보다도 질소의 함유량이 많은 것을 나타내며, 예를 들면, 산소가 5 원자% 이상 30 원자% 이하, 질소가 20 원자% 이상 55 원자% 이하, 실리콘이 25 원자% 이상 35 원자% 이하, 수소가 10 원자% 이상 25 원자% 이하의 범위로 포함되는 것을 말한다. 단, 상기 범위는, 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS：Hydrogen Forward scattering Spectrometry)을 이용해서 측정한 경우의 것이다. 또, 구성 원소의 조성은 그 합계가 100 원자%를 넘지 않는 값을 취한다.
제 1 도전막(104a)의 적어도 일부는, 제 1 산화물 반도체막(106a)을 이용한 트랜지스터에 있어서 제 1 게이트 전극으로서 기능한다. 예를 들면, 제 1 도전막(104a)으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W를 일종 이상 포함하는 단체(單體), 질화물, 산화물 또는 합금을 단층 혹은 적층해서 이용하면 좋다. 또는, 적어도 In 및 Zn을 포함하는 산화물 또는 산질화물을 이용해도 상관없다. 예를 들면, In-Ga-Zn-O-N 화합물 등을 이용하면 좋다.
제 2 절연막(112a)의 적어도 일부는, 게이트 절연막으로서 기능한다. 예를 들면, 제 2 절연막(112a)으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함하는 절연막으로부터 일종 이상 선택하여 단층 혹은 적층해서 이용하면 좋다.
제 1 산화물 반도체막(106a)은, 제 1 도전막(104a)과 중첩하는 영역에 채널 영역을 가진다. 또한, 채널 영역은 게이트 전극의 전계에 의해 채널이 형성되는 영역을 말한다. 채널이 형성되면 소스 및 드레인 간에 전압을 인가함으로써 전류가 흐른다.
제 1 산화물 반도체막(106a)으로서, 예를 들면, In-M-Zn-O 화합물을 이용하면 좋다. 여기에서 금속 원소 M은 산소와의 결합 에너지가 In 및 Zn보다도 높은 원소이다. 또는, In-M-Zn-O 화합물로부터 산소가 이탈하는 것을 억제하는 기능을 가지는 원소이다. 금속 원소 M의 작용에 의해서, 산화물 반도체막의 산소 결손의 생성이 억제된다. 이 때문에, 산소 결손에 기인하는 트랜지스터 특성의 변동을 저감하는 것이 가능하고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
금속 원소 M은, 구체적으로는 Al, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Ga, Y, Zr, Nb, Mo, Sn, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta 또는 W로 하면 좋고, 바람직하게는 Al, Ti, Ga, Y, Zr, Ce 또는 Hf로 한다. 금속 원소 M은 상기 원소로부터 일종 또는 이종 이상 선택하면 좋다. 또, 금속 원소 M 대신에 Si 또는 Ge를 이용해도 상관없다.
제 1 산화물 반도체막(106a)은 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다.
바람직하게는, 제 1 산화물 반도체막(106a)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상(相)에 비정질부 및 결정부를 가지는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 이 결정부는, 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 것이 많다. 또, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상으로는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또, TEM에 의해서 CAAC-OS막에는 입계(grain boundary라고도 한다)는 확인할 수 없다. 이 때문에, CAAC-OS막은 입계로 기인하는 캐리어 이동도의 저하가 억제된다.
CAAC-OS막에 포함된 결정부는 c축이 CAAC-OS막의 피형성면 또는 표면에 수직 방향으로 맞춰지고, 또 ab면에 수직인 방향에서 볼 때, 삼각 형상 또는 육각 형상의 원자어레이를 가지고, c축으로 수직인 방향에서 볼 때, 금속 원자가 층상(層狀) 또는 금속 원자와 산소 원자가 층상으로 어레이하고 있다. 또한, 서로 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 다르더라도 좋다. 본 명세서에 있어서, 간단히 수직이라고 기재한 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 제 1 산화물 반도체막(106a)의 표면측으로부터 결정 성장시킨 경우, 피형성면의 근방에 대한 표면의 근방으로는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또, CAAC-OS막으로 불순물을 첨가하는 것에 의해 이 불순물 첨가 영역에 있어서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 맞춰지기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때에 피형성면의 법선 벡터 또는 표면 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
또, CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사(照射)에 의한 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막(여기에서는 제 1 산화물 반도체막(106a) 및 제 2 산화물 반도체막(106b))은 구리, 알루미늄, 염소 등의 불순물이 거의 포함되어 있지 않은 고순도화된 것이 바람직하다. 트랜지스터의 제작 공정에 있어서 이들의 불순물이 혼입 또는 산화물 반도체막 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체막 표면에 부착된 경우에는 옥살산이나 희불화 수소산 등에 노출시키거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)을 행함으로써, 산화물 반도체막 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 산화물 반도체막의 구리 농도는, 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또, 산화물 반도체막 알루미늄 농도는, 1×1018atoms/cm3 이하로 한다. 또, 산화물 반도체막의 염소 농도는 2×1018atoms/cm3 이하로 한다.
또, 산화물 반도체막은 성막 직후에 있어서, 화학양론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체막을 성막하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하고, 특히 산소 분위기에서 성막을 행하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히, 산소 분위기에서 성막하면, 예를 들어 성막 온도를 300℃ 이상으로 하더라도 막 안으로부터 Zn 방출이 억제된다.
산화물 반도체막은 수소 등의 불순물이 충분히 제거됨으로써 고순도화된 것이 바람직하다. 또는, 충분한 산소가 공급되어 산소가 과포화인 상태로 된 것이 바람직하다. 구체적으로는 산화물 반도체막의 수소 농도는 5×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는5×1018atoms/cm3 이하, 더욱 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상기한 산화물 반도체막 안의 수소 농도는 이차 이온 질량 분절법(SIMS：Secondary Ion Mass Spectrometry)으로 측정된 것이다. 또, 충분한 산소가 공급되어 산소가 과포화인 상태로 하기 위해, 산화물 반도체막을 감싸도록 잉여 산소를 포함하는 절연막(SiOx 등)을 접하여 형성한다.
또, 잉여 산소를 포함하는 절연막 수소 농도도 트랜지스터의 특성에 영향을 주기 때문에 중요하다.
이하에 트랜지스터의 특성에 부여하는 잉여 산소를 포함한 절연막 안의 수소 농도의 영향에 대해서 설명한다.
우선, 잉여 산소를 포함하는 절연막 안으로 의도적으로 수소를 첨가하고, 그 수소 농도를 SIMS으로 측정했다.
이하에 시료의 제작 방법을 나타낸다.
우선, 유리 기판을 준비하고 상기 유리 기판 위에 산화 실리콘막을 스퍼터링법으로 두께 300nm 성막했다.
산화 실리콘막은 석영 타겟을 이용하고, 압력을 0.4Pa, 전력을 1.5kW(13.56MHz), 성막시의 기판 온도를 100℃로서 성막했다.
시료는 4종류를 준비했다. 또한, 각 시료는, 산화 실리콘막의 성막에 이용하는 성막 가스인 산소 가스(O2), 중수소 가스(D2) 및 아르곤 가스(Ar)의 유량이 다르다는 것 이외는 같게 했다.
표 1에 시료명과, 산화 실리콘막의 성막에 이용한 각 성막 가스의 유량과, 산화 실리콘막 중의 30nm의 깊이에 있는 D(중수소 원자) 농도 및 H(수소 원자) 농도를 나타낸다. 또한, 각 시료의 성막 가스 중의 D2 비율(D2/(O2＋Ar＋D2))은, 시료 1이 0 체적%, 시료 2가 0.005 체적%, 시료 3이 0.50 체적%, 시료 4가 2.50 체적%로 했다.
Figure pat00001
표 1로부터, 성막 가스 중의 D2 비율이 높을수록 산화 실리콘막 중에 포함된 D 농도가 높다는 것을 알 수 있었다.
다음으로, 표 1에서 도시된 시료 1 내지 시료 4를 이용해서 트랜지스터를 제작했다.
도 19(A)는 측정에 이용한 트랜지스터의 상면도이다. 도 19(A)에 도시하는 일점 쇄선 A-B에 대응하는 단면도를 도 19(B)에 도시한다. 또한, 간단하게 하기 위해 도 19(A)에서는 보호 절연막(2118), 게이트 절연막(2112), 절연막(2102) 등을 생략해서 도시했다.
도 19(B)에 도시한 트랜지스터는 기판(2100)과, 기판(2100) 위에 형성된 잉여 산소를 포함하는 절연막(2102)과, 절연막(2102) 위에 형성된 산화물 반도체막(2106)과, 산화물 반도체막(2106) 위에 형성된 한쌍의 전극(2116)과, 산화물 반도체막(2106) 및 한쌍의 전극(2116)을 덮어 형성된 게이트 절연막(2112)과, 게이트 절연막(2112)을 통하여 산화물 반도체막(2106)과 중첩하여 형성된 게이트 전극(2104)과, 게이트 전극(2104) 및 게이트 절연막(2112) 위에 형성된 보호 절연막(2118)을 가진다.
여기에서 절연막(2102)은, 표 1에서 도시한 시료 1 내지 시료 4중 어느 것을 이용했다. 또한, 절연막(2102)의 두께는 300nm로 했다.
그 외, 기판(2100)은 유리, 산화물 반도체막(2106)은 IGZO막(In：Ga：Zn＝1：1：1[원자수비]타겟을 이용해서 성막한 것)을 두께 20nm, 한쌍의 전극(2116)은 텅스텐 막을 두께 100nm, 게이트 절연막(2112)은 산화 질화 실리콘막을 두께 30nm, 게이트 전극(2104)은, 게이트 절연막(2112)측으로부터 질화 탄탈막을 두께 15nm 및 텅스텐막을 두께 135nm, 보호 절연막(2118)은 산화 질화 실리콘막을 두께 300nm로 했다.
이상과 같은 구조를 가지는 트랜지스터에 대해서, BT 스트레스 시험을 행했다. 또한, 측정에는 채널 길이(L)가 10μm, 채널 폭(W)이 10μm, 게이트 전극(2104)과 한쌍의 전극(2116) 채널길이 방향의 양단(Lov)이 각각 1μm(합계 2μm)인 트랜지스터를 이용했다. 실시한 BT 스트레스 시험의 방법을 이하에 나타낸다.
우선, 기판 온도 25℃에서, 트랜지스터의 드레인 전압(Vd)을 3V로 하고, 게이트 전압(Vg)을 -6V에서 6V로 스위프한 때의 드레인 전류(Id)를 측정했다. 이 때 트랜지스터의 특성을, BT 시험 전의 트랜지스터 특성이라고 부른다. 여기에서는, 소스 전위를 기준으로 한 전압을 나타낸다.
다음으로, Vd를 0.1V로 하고, Vg를 -6V로 하고, 기판 온도 150℃에서 1시간 유지했다.
다음으로, 기판 온도 25℃에서, Vd를 3V로 하고, Vg를 -6V에서 6V로 스위프했을 때의 Id를 측정했다. 이 때의 트랜지스터의 특성을 BT 스트레스 시험 후의 트랜지스터 특성이라고 부른다.
BT 스트레스 시험 전 및 BT 스트레스 시험 후에 있어서의 스레숄드 전압(Vth) 및 전계 효과 이동도(μFE)를 표 2에 나타낸다. 또한, 표 2에 나타낸 시료명은, 표 1에 나타낸 시료명과 대응하고 있고, 절연막(2102)의 조건은 표 1의 기재를 참조한다.
Figure pat00002
표 2로부터, 시료 4는, BT 스트레스 시험 후에 μFE가 대폭으로 저하되고 있다는 것을 알 수 있었다.
또, 게다가 L이 작은 트랜지스터에 대해서 트랜지스터의 특성을 측정한 결과, 시료 4는 다른 시료와 비교하여 Vth의 마이너스 방향의 격차가 커지게 되었다.
이상에 나타낸 바와 같이, 산화 실리콘막이 산화물 반도체막과 접하는 구조의 트랜지스터에 있어서 산화 실리콘막 중의 D 농도가 7.2×1020atoms/cm3일 때, 트랜지스터에 특성 이상이 발생한다는 것을 알 수 있었다.
이와 같이, 잉여 산소를 포함하는 절연막의 수소 농도가 7.4×1020atoms/cm3이상(D 농도가 7.2×1020atoms/cm3＋H 농도 1.9×1019atoms/cm3이상)인 경우에 트랜지스터의 특성은, 편차의 증대와 L 길이 의존성의 증대가 보인다는 것을 알 수 있다. 게다가 BT 스트레스 시험에 있어서, 트랜지스터의 특성이 커져 열화하기 때문에, 잉여 산소를 포함하는 절연막의 수소 농도는 7.4×1020atoms/cm3 미만으로 하는 것이 바람직하다. 구체적으로는 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하이며, 잉여 산소를 포함하는 절연막의 수소 농도는 7.4×1020atoms/cm3 미만으로 하는 것이 바람직하다.
게다가 산화물 반도체막을 감싸고, 또 잉여 산소를 포함하는 절연막의 외측에 배치된 바와 같이, 산화물 반도체막의 산소의 방출을 억제하는 블로킹층(AlOx 등)을 형성하면 바람직하다.
잉여 산소를 포함하는 절연막 또는 블로킹층에서 산화물 반도체막을 감싸는 것에 의해, 산화물 반도체막에서 화학양론적 조성과 거의 일치하는 상태, 또는 화학양론적 조성보다 산소가 많은 과포화 상태로 하는 것이 가능하다. 예를 들면, 산화물 반도체막이 화학양론적 조성이 In：Ga：Zn：O＝1：1：1：4[원자수비]인 IGZO의 경우, IGZO에 포함되는 산소의 원자수비는 4보다 많은 상태가 된다.
산소를 충분히 포함하고, 고순도화된 산화물 반도체막은 밴드 갭이 2.8eV~3.2eV 정도이며, 소수 캐리어가 1×10-9개/cm3 정도로 극히 적으며, 다수 캐리어는 트랜지스터의 소스로부터 올 뿐이다. 이 때문에, 상기 산화물 반도체막을 이용한 트랜지스터는 애벌란시 브레이크다운(avalanche breakdown)이 없다.
또, 상기 산화물 반도체막을 이용한 트랜지스터는 게이트 전극의 전계가 FET의 채널 영역을 완전 공핍화(空乏化)하기 때문에, 예를 들어 채널 길이가 3μm, 채널 폭이 1μm일 때의 오프 전류는, 85℃~95℃에 있어서 1×10-23A 이하로 하는 것이 가능하고, 또 실온에서는 1×10-25A 이하로 하는 것이 가능하다.
제 2 도전막(116a)의 적어도 일부, 및 제 3 도전막(126a)의 적어도 일부는 각각 제 1 산화물 반도체막(106a)을 이용한 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다. 제 2 도전막(116a) 및 제 3 도전막(126a)은, 제 1 도전막(104a)으로서 나타낸 도전막에서 선택하여 이용하면 좋다.
제 3 절연막(110a)의 적어도 일부는 게이트 절연막으로서 기능한다. 제 3 절연막(110a)은 제 2 절연막(112a)으로서 나타낸 절연막에서 선택하여 이용하면 좋다.
제 4 도전막(114)은 제 1 산화물 반도체막(106a)을 이용한 트랜지스터에서 제 2 게이트 전극으로서 기능한다. 제 4 도전막(114)은 제 1 도전막(104a)으로서 나타낸 도전막에서 선택하여 이용하면 좋다.
또한, 제 4 도전막(114) 및 제 1 도전막(104a)에 인가된 전압의 밸런스에 의해서, 제 1 산화물 반도체막(106a)에 채널이 형성된 경우도 있고, 형성되지 않는 경우도 있다. 예를 들면, 제 4 도전막(114)에 부의 전압을 인가한 경우, 제 1 도전막(104a)에 트랜지스터의 Vth에 상당하는 전압을 인가해도 제 1 산화물 반도체막(106a)에 채널이 형성되지 않는다. 이 경우, 제 1 도전막(104a)에 트랜지스터의 Vth보다도 제 4 도전막(114)에 인가한 부의 전압에 상당하는 부분만 높은 전압을 인가하면 채널이 형성된다. 이것은 제 4 도전막(114)과 제 1 도전막(104a)을 바꾸어 놓아도 마찬가지이다. 말할 것도 없이, 제 1 게이트 전극 및 제 2 게이트 전극에 인가한 전압의 밸런스는 게이트 절연막의 두께나 유전율에 따라 변화한다.
따라서, 트랜지스터가 노멀리 온(normally-on)(Vth이 부)인 특성을 가진 경우, 제 1 도전막(104a) 또는 제 4 도전막(114)에, Vth을 정(正)으로 하기 위해 충분한 부의 전압을 인가함으로써, 노멀리 오프(normally off)(Vth가 정)인 특성을 얻는 것이 가능하다. 바람직하게는, 제 4 도전막(114)에 의해서 트랜지스터의 Vth를 제어한다.
제 4 절연막(120a)은, 평탄화막으로서 기능한다. 따라서, 제 4 절연막(120a)보다 위에 형성된 막이 제 4 절연막(120a)보다 아래에 형성된 막에 의해서 생기는 요철의 영향을 받기가 어려워 진다. 이 때문에 요철의 영향에 의한 내압의 저하와 단절 등을 방지할 수 있다. 즉, 제 4 절연막(120a)은, 반도체 장치의 요철을 경감하는 기능을 가지는 절연막이다. 단, 제 4 절연막(120a)보다 아래에 형성된 막에 의해서 생기는 요철이 경미한 경우, 제 4 절연막(120a)을 형성하지 않아도 좋다.
제 4 절연막(120a)은, 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 포함하는 절연막으로부터 일종 이상 선택하고, 단층 혹은 적층해서 이용하면 좋다.
또, 제 4 절연막(120a)으로서, 아크릴, 에폭시, 폴리이미드 등의 유기 수지를 이용해도 좋다. 유기 수지는 스핀 코트법 등으로 형성 가능하기 때문에 비교적 평탄한 상면을 얻기 쉽다.
제 5 절연막(110b)의 적어도 일부는, 게이트 절연막으로서 기능한다. 제 5 절연막(110b)은 제 2 절연막(112a)으로서 나타낸 절연막에서 선택하여 이용하면 좋다.
제 2 산화물 반도체막(106b)은 제 7 도전막(104b)과 중첩한 영역에 채널 영역을 가진다. 제 2 산화물 반도체막(106b)은 제 1 산화물 반도체막(106a)으로서 나타낸 화합물막에서 선택하여 이용하면 좋다.
제 5 도전막(116b)의 적어도 일부, 및 제 6 도전막(126b)의 적어도 일부는, 각각 제 2 산화물 반도체막(106b)을 이용한 트랜지스터에서 소스 전극 및 드레인 전극으로서 기능한다. 제 5 도전막(116b) 및 제 6 도전막(126b)은 제 1 도전막(104a)으로서 나타낸 도전막에서 선택하여 이용하면 좋다.
제 6 절연막(112b)은 게이트 절연막으로서 기능한다. 제 6 절연막(112b)은 제 2 절연막(112a)으로서 나타낸 절연막에서 선택하여 이용하면 좋다.
제 7 도전막(104b)의 적어도 일부는 제 2 산화물 반도체막(106b)을 이용한 트랜지스터에서 제 1 게이트 전극으로서 기능한다. 제 7 도전막(104b)은 제 1 도전막(104a)로서 나타낸 도전막에서 선택하여 이용하면 좋다.
또한, 제 4 도전막(114) 및 제 7 도전막(104b)에 인가된 전압의 밸런스에 따라서 제 2 산화물 반도체막(106b)에 채널이 형성된 경우도 있고, 형성되지 않는 경우도 있다. 예를 들면, 제 4 도전막(114)에 부의 전압을 인가한 경우, 제 7 도전막(104b)에 트랜지스터의 Vth에 상당하는 전압을 인가하여도 제 2 산화물 반도체막(106b)에 채널은 형성되지 않는다. 이 경우, 제 7 도전막(104b)에 트랜지스터의 Vth보다도 제 4 도전막(114)에 인가한 부의 전압에 상당하는 부분만 높은 전압을 인가하면 채널이 형성된다. 이것은 제 4 도전막(114)과 제 7 도전막(104b)을 바꾸어 놓아도 마찬가지이다.
따라서, 트랜지스터가 노멀리 온 특성을 가진 경우, 제 7 도전막(104b) 또는 제 4 도전막(114)에 Vth을 정으로 하기 위해 충분한 부의 전압을 인가함으로써 노멀리 오프 특성을 얻는 것이 가능하다.
이와 같이, 제 4 도전막(114)에 의해서 제 1 산화물 반도체막(106a) 및 제 2 산화물 반도체막(106b)의 Vth를 제어 하는 것이 가능하다. 즉, 하나의 제 2 게이트 전극(여기에서는 제 4 도전막(114))에 의해서, 제 1 산화물 반도체막(106a)을 이용한 트랜지스터와 제 2 산화물 반도체막(106b)을 이용한 트랜지스터마다 제 2 게이트 전극을 형성한 것이 된다. 따라서, 반도체 장치에 있어서 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터의 제 2 게이트 전극을 공통화하는 것이 가능하다.
제 7 절연막(120b)은 평탄화막으로서 기능한다. 따라서, 제 7 절연막(120b)보다 위에 형성된 막이 제 7 절연막(120b)보다 아래에 형성된 막에 의해 생기는 요철의 영향을 받기 어려워진다. 이 때문에 요철의 영향에 의한 내압의 저하, 단 끊김 등을 방지하는 것이 가능하다. 즉, 제 7 절연막(120b)은 반도체 장치의 요철을 경감하는 기능을 가지는 절연막이다.
제 7 절연막(120b)을 가짐으로써 본 실시형태에서 나타낸 반도체 장치의 구조(여기에서는 제 1 절연막(102)부터 제 7 절연막(120b)까지)를 복수 적층하여 형성하는 것이 가능하다. 구체적으로는 이 구조를 2단 이상 10단 이하, 바람직하게는 3단 이상 20단 이하, 더욱 더 바람직하게는 5단 이상, 50단 이하의 범위로 적층하여 형성하면 좋다. 물론 이 범위를 넘어서 상기 구조를 적층하여 형성해도 상관 없다.
본 실시형태에서 나타낸 반도체 장치의 구조를 복수 적층하는 경우, 트랜지스터 2개마다 제 2 게이트 전극으로서 기능하는 도전막을 형성하는 것이 된다. 이 때문에 제 2 게이트 전극을 형성하기 위한 공정을 저감하는 것이 가능하다. 또, 1 단에 대해서 제 2 게이트 전극으로서 기능하는 도전막을 1층 줄이는 것이 가능하다. 따라서, 구조를 복수 적층하여 형성하는 경우, 반도체 장치의 제작 도중에서의 응력으로 인한 파손을 억제할 수 있고, 보다 많은 트랜지스터를 가지는 반도체 장치를 제작하는 것이 가능하다. 즉, 반도체 장치의 고집적화 및 수율의 향상이 가능하게 된다.
다음으로, 도 1(B)에 도시한 반도체 장치의 제작 방법에 대해서 도 2 내지 도 6을 이용하여 설명한다.
우선, 기판(101)을 준비한다.
다음으로 기판(101) 상에 제 1 절연막(102)을 성막한다(도 2(A) 참조). 제 1 절연막(102)은 예를 들면, 스퍼터링법, 화학 기상 성장(CVD：Chemical Vapor Deposition)법, 분자선 에피택시(MBE：Molecular Beam Epitaxy)법, 원자층 퇴적(ALD：Atomic Layer Deposition)법 또는 펄스 레이저 퇴적(PLD：Pulse Laser Deposition)법을 이용하여 성막하면 좋다.
다음으로 도전막을 성막하고, 이 도전막을 가공하여 제 1 도전막(104a)을 형성한다(도 2(B) 참조). 도전막은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
또한, 본 명세서에 있어서, 간단히「가공한다」라고 기재한 경우, 예를 들면, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용해서, 막을 소망하는 형상으로 하는 것을 나타낸다.
다음으로, 제 2 절연막(112a)을 성막한다(도 2(C) 참조). 제 2 절연막(112a)은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로 산화물 반도체막을 성막하고 이 산화물 반도체막을 가공하여 제 1 산화물 반도체막(106a)을 형성한다(도 2(D) 참조). 산화물 반도체막은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 2 도전막(116a) 및 제 3 도전막(126a)을 형성한다(도 3(A) 참조). 도전막은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 제 3 절연막(110a)을 성막한다(도 3(B) 참조). 제 3 절연막(110a)은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 도전막(124)을 형성한다(도 3(C) 참조). 도전막은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 절연막(130a)을 성막한다(도 4(A) 참조). 절연막(130a)은 예를 들면, 스핀 코팅법, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 절연막(130a) 및 도전막(124)을 평탄하게 되도록 상면부터 제거하여 가고, 상면과 맞는 제 4 절연막(120a) 및 제 4 도전막(114)을 형성한다(도 4(B) 참조). 또한, 절연막(130a) 및 도전막(124)을 미리 충분한 두께로 형성함으로써, 상면과 맞는 제 4 절연막(120a) 및 제 4 도전막(114)의 형성이 용이하게 된다.
또한, 평탄하게 되도록 상면부터 제거해 나가는 방법으로서는 예를 들면, 화학적 기계 연마법(CMP：Chemical Mechanical Polishing)을 이용하면 좋다.
다음으로, 제 5 절연막(110b)을 성막한다(도 4(C) 참조). 제 5 절연막(110b)은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 산화물 반도체막을 성막하고, 이 산화물 반도체막을 가공해서 제 2 산화물 반도체막(106b)을 형성한다(도 5(A) 참조). 산화물 반도체막은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 5 도전막(116b) 및 제 6 도전막(126b)을 형성한다(도 5(B) 참조). 도전막은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 제 6 절연막(112b)을 성막한다(도 6(A) 참조). 제 6 절연막(112b)은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 7 도전막(104b)을 형성한다(도 6(B) 참조). 도전막은 예를 들면, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
다음으로, 제 7 절연막(120b)을 성막하고, 도 1(B)에 나타낸 반도체 장치를 제작한다. 제 7 절연막(120b)은 예를 들면, 스핀 코팅법, 스퍼터링법, CVD법, MBE법, ALD법 또는 PLD법을 이용하여 성막하면 좋다.
또한, 제 7 절연막(120b)의 표면을 평탄하게 하기 위해 CMP등으로 평탄화해도 좋다.
또한, 제 1 산화물 반도체막(106a) 및 제 2 산화물 반도체막(106b)을 형성하기 위한 가공 전후의 공정에 있어서, 100℃ 이상, 450℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하, 더욱 더 바람직하게는 200℃ 이상, 350℃ 이하의 온도로 가열 처리를 행해도 좋다. 또, 제 1 산화물 반도체막(106a) 또는 제 2 산화물 반도체막(106b)이 되는 산화물 반도체막을 성막할 때, 기판 온도를 100℃ 이상, 450℃ 이하, 바람직하게는 150℃ 이상, 400℃ 이하, 더욱 더 바람직하게는 200℃ 이상, 350℃ 이하로 해도 좋다. 이 가열 처리 또는 / 및 성막 방법에 의해서 제 1 산화물 반도체막(106a) 및 제 2 산화물 반도체막(106b) 중에 포함된 수소, 할로겐, 주성분이 아닌 금속 원소, 산소 결손 등을 저감하는 것이 가능하고, 특성 및 신뢰성이 우수한 반도체 장치를 제작하는 것이 가능하다.
이상과 같이 하여 제작된 반도체 장치는 상면이 평탄하기 때문에, 같은 구조를 복수 적층하여 형성하는 것이 가능하다. 예를 들면, 도 17(A)에 도시한 제 1 절연막(102)부터 제 7 절연막(120b)까지를 A 구조(도 1(B)에 상당)로 했을 때, 도 17(B)에 도시한 바와 같이 A 구조를 복수 적층하면 좋다. 따라서, 반도체 장치의 집적도를 높이는 것이 가능하다. 또, 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터의 제 2 게이트 전극의 층을 적게 할 수 있기 때문에, 같은 구조를 복수 적층해도 응력이 높아지는 것을 억제할 수 있다. 즉, 집적도를 높여도 반도체 장치의 수율이 저하되지 않는다.
본 실시형태는 다른 실시형태와 적절히 조합하여 이용하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 다른 구조의 반도체 장치에 대해서 도 7 내지 도 15를 이용하여 설명한다.
도 7(A)은, 본 발명의 한 형태에 관한 반도체 장치의 상면도이다. 또한, 도 7(A)에 도시한 일점 쇄선 A-B에 대응하는 단면 A-B가 도 7(B)이다. 도 7(A)에서는 간단히 하기 위해 중첩하여 숨겨져 있는 막 및 절연막 등을 생략하여 나타낸다.
도 7(B)에 도시한 반도체 장치는 기판(201) 위에 형성된 제 1 절연막(202) 위에 형성된 제 1 도전막(204a)과, 제 1 도전막(204a) 및 제 1 절연막(202) 위에 형성된 제 2 절연막(212a)과, 제 2 절연막(212a) 위에 형성되고 제 1 도전막(204a)과 적어도 일부가 중첩하는 제 1 산화물 반도체막(206a)과, 제 1 산화물 반도체막(206a) 위에 형성된 제 2 도전막(216a) 및 제 3 도전막(226a)과, 제 2 도전막(216a), 제 3 도전막(226a) 및 제 1 산화물 반도체막(206a) 위에 형성된 제 3 절연막(210a)과, 제 3 절연막(210a) 위에 형성되고 제 2 도전막(216a)과 적어도 일부가 중첩하는 제 4 도전막(234a)과, 제 3 절연막(210a) 위에 형성되고 제 1 산화물 반도체막(206a) 및 제 1 도전막(204a)과 적어도 일부가 중첩하는 제 5 도전막(214)과, 제 3 절연막(210a) 위에 형성되고 제 4 도전막(234a) 및 제 5 도전막(214)과 상면의 높이가 일치하고 있는 제 4 절연막(220a)과, 제 4 도전막(234a), 제 5 도전막(214) 및 제 4 절연막(220a) 위에 형성된 제 5 절연막(210b)과, 제 5 절연막(210b) 위에 형성되고 제 5 도전막(214)과 적어도 일부가 중첩하는 제 2 산화물 반도체막(206b)과, 제 2 산화물 반도체막(206b) 위에 형성되고 제 2 도전막(216a)의 적어도 일부 및 제 3 도전막(226a)의 적어도 일부와 각각 중첩하는 제 6 도전막(216b) 및 제 7 도전막(226b)과, 제 6 도전막(216b), 제 7 도전막(226b) 및 제 2 산화물 반도체막(206b) 위에 형성된 제 6 절연막(212b)과, 제 6 절연막(212b) 위에 형성되고 제 6 도전막(216b)과 적어도 일부가 중첩하는 제 8 도전막(234b)과, 제 6 절연막(212b) 위에 형성되고 제 2 산화물 반도체막(206b) 및 제 5 도전막(214)과 적어도 일부가 중첩하는 제 9 도전막(204b)과, 제 8 도전막(234b), 제 9 도전막(204b) 및 제 6 절연막(212b) 위에 형성된 제 7 절연막(220b)과, 제 7 절연막(220b) 위에 형성된 제 10 도전막(260)을 가진다. 또한, 제 7 절연막(220b), 제 6 절연막(212b), 제 7 도전막(226b), 제 2 산화물 반도체막(206b), 제 5 절연막(210b), 제 4 절연막(220a) 및 제 3 절연막(210a)에는 제 3 도전막(226a)에 달하는 개구부가 형성되어 있고, 이 개구부를 통하여 제 10 도전막(260)과 제 3 도전막(226a)이 접한다. 또한, 제 10 도전막(260) 및 제 7 절연막(220b) 위에 상면이 평탄한 제 8 절연막(225)을 형성하면 바람직하다.
여기에서, 기판(201)은 기판(101)의 기재를 참조한다. 또, 제 1 절연막(202)은 제 1 절연막(102)의 기재를 참조한다. 제 1 도전막(204a)은 제 1 도전막(104a)의 기재를 참조한다. 제 2 절연막(212a)은 제 2 절연막(112a)의 기재를 참조한다. 제 1 산화물 반도체막(206a)은 제 1 산화물 반도체막(106a)의 기재를 참조한다. 제 2 도전막(216a)은 제 2 도전막(116a)의 기재를 참조한다. 제 3 도전막(226a)은 제 3 도전막(126a)의 기재를 참조한다. 제 3 절연막(210a)은 제 3 절연막(110a)의 기재를 참조한다. 제 5 도전막(214)은 제 4 도전막(114)의 기재를 참조한다. 제 4 절연막(220a)은 제 4 절연막(120a)의 기재를 참조한다. 제 5 절연막(210b)은 제 5 절연막(110b)의 기재를 참조한다. 제 2 산화물 반도체막(206b)은 제 2 산화물 반도체막(106b)의 기재를 참조한다. 제 6 도전막(216b)은 제 5 도전막(116b)의 기재를 참조한다. 제 7 도전막(226b)은 제 6 도전막(126b)의 기재를 참조한다. 제 6 절연막(212b)은 제 6 절연막(112b)의 기재를 참조한다. 제 9 도전막(204b)은 제 7 도전막(104b)의 기재를 참조한다. 제 7 절연막(220b)은 제 7 절연막(120b)의 기재를 참조한다.
제 4 도전막(234a)은 제 5 도전막(214)과 동일층으로서 형성된다.
제 8 도전막(234b)은 제 9 도전막(204b)과 동일층으로서 형성된다.
제 10 도전막(260)은 메모리의 비트선으로서 기능한다. 제 10 도전막(260)은 제 7 도전막(226b)과 측면에서 접한다. 제 10 도전막(260)은 제 2 도전막(216a)으로서 나타낸 도전막에서 선택하여 이용하면 좋다.
또, 제 1 도전막(204a) 및 제 9 도전막(204b)은 메모리의 워드선(word line)으로서 기능한다.
또, 제 5 도전막(214)은 제 1 산화물 반도체막(206a)을 이용한 트랜지스터 및 제 2 산화물 반도체막(206b)을 이용한 트랜지스터에 있어서 제 2 게이트 전극으로서 기능한다.
상기와 같이 하여 형성된 반도체 장치의 회로도를 도 8에 도시한다. 도 8은 1개의 커패시터당 1개의 트랜지스터가 형성되는 메모리의 회로도이다.
도 7(B)와 도 8을 비교하면 제 1 도전 기판(201)의 적어도 일부는 제 1 워드선(WL1)으로서 기능하고, 제 4 도전막(234a)의 적어도 일부는 제 1 용량선 (CL1)으로서 기능하고, 제 5 도전막(214)의 적어도 일부는 백 게이트선(BG)으로서 기능하고, 제 8 도전막(234b)의 적어도 일부는 제 2 용량선(CL2)으로서 기능하고, 제 9 도전막(204b)의 적어도 일부는 제 2 워드선(WL2)으로서 기능하고, 제 10 도전막(260)의 적어도 일부는 비트선(BL)으로서 기능한다.
또, 도 8에 도시한 커패시터(C1)는 도 7(B)에 도시한 커패시터(270a)에 상당한다. 커패시터(270a)는 제 2 도전막(216a)의 적어도 일부, 제 3 절연막(210a)의 적어도 일부 및 제 4 도전막(234a)의 적어도 일부로 구성된다. 또, 도 8에 도시한 커패시터(C2)는 도 7(B)에 도시한 커패시터(270b)에 상당한다. 커패시터(270b)는 제 6 도전막(216b)의 적어도 일부, 제 6 절연막(212b)의 적어도 일부 및 제 8 도전막(234b)의 적어도 일부로 구성된다.
또, 도 8에 도시한 트랜지스터(Tr1)는, 도 7(B)에 나타낸 트랜지스터(271a)에 상당한다. 트랜지스터(271a)는 제 1 도전막(204a)의 적어도 일부, 제 1 산화물 반도체막(206a)의 적어도 일부, 제 2 도전막(216a)의 적어도 일부 및 제 3 도전막(226a)의 적어도 일부, 제 5 도전막(214)의 적어도 일부로 구성된다. 또, 도 8에 도시한 트랜지스터(Tr2)는 도 7(B)에 도시한 트랜지스터(271b)에 상당한다. 트랜지스터(271b)는 제 9 도전막(204b)의 적어도 일부, 제 2 산화물 반도체막(206b)의 적어도 일부, 제 6 도전막(216b)의 적어도 일부 및 제 7 도전막(226b)의 적어도 일부, 제 5 도전막(214)의 적어도 일부로 구성된다.
여기에서 메모리셀(MC1)은, 트랜지스터(Tr1) 및 커패시터(C1)를 가진다. 또, 메모리셀(MC2)은, 트랜지스터(Tr2) 및 커패시터(C2)를 가진다.
또한, 메모리셀(MC1)과 메모리셀(MC2)과는 적어도 일부를 중첩하여 형성된다. 여기에서, 도 7(A)에서는 메모리셀(280)의 셀 면적이 2F×4F이기 때문에 8F2가 되지만, 이것은 메모리셀(MC1) 및 메모리셀(MC2)을 포함하는 면적이다. 따라서, 메모리셀(MC1)과 메모리셀(MC2)이 완전히 중첩되어 형성되는 경우, 메모리셀 1개당 셀 면적은, 8F2의 반인 4F2로 간주된다.
또한, 도 7(B)에 도시한 반도체 장치는 최상층이 상면이 평탄한 제 8 절연막(225)을 가진다. 이 때문에 도 7(B)에 나타낸 반도체 장치의 구조와 같은 구조를 복수 적층하여 형성하는 것이 가능하다. 즉, 도 7(B)에 나타낸 반도체 장치의 구조를 2단 적층하는 경우, 면적 8F2에 대하여 메모리셀이 완전히 중첩되어 4개가 설치됨으로써, 메모리셀 1개당 셀 면적은 4분의 1인 2F2로 간주된다.
이와 같이, 도 7(B)에 나타낸 반도체 장치의 구조를 복수 적층하여 형성함으로써, 메모리셀 1개당 셀 면적을 축소하는 것이 가능하고, 단위 면적당 기억 용량이 큰 메모리를 제작하는 것이 가능하다. 또, 집적도를 높여도 반도체 장치의 수율이 저하되지 않는다.
또한, 도 8은 메모리의 일부를 나타낸 회로도이지만, 이것을 확장해서 메모리셀(MC1) 및 메모리셀(MC2)을 동일 평면에 복수로 나열한 메모리셀 어레이를 구성하는 것이 가능하다.
이하에 메모리셀 어레이로의 데이터의 쓰기 방법 및 읽기 방법에 대해서 설명한다.
메모리셀 어레이로의 데이터의 쓰기 방법에 대해서 설명한다. 데이터의 쓰기는 메모리셀마다 행한다. 구체적으로는, 임의로 선택한 행의 워드선의 전위를 VH(트랜지스터의 스레숄드 전압(Vth)에 VDD(전원 전위)를 더한 것보다도 높은 전위)로 하고, 그 이외의 행의 워드선의 전위를 GND(또는 GND 이하)로 한다. 다음으로, 임의로 선택한 열의 비트선을 VDD로 하고 그 이외의 열의 비트선을 부유(浮遊)전위(float)로 한다. 이렇게 함으로써, 선택한 열의 비트선과 접속하는 선택한 행의 메모리셀에 있는 커패시터에 VDD가 충전된다. 다음으로, 선택한 행의 워드선의 전위를 GND(또는 GND 이하)로 함으로써, 해당하는 메모리셀에 데이터가 유지된다. 그 후, 메모리셀을 바꿔서, 순서대로 데이터를 써넣는다. 이상이 메모리셀 어레이의 데이터의 쓰기 방법이다.
또는, 데이터의 쓰기는 행마다 행한다. 예를 들면, 1번째 행의 메모리셀에 데이터를 써넣는 경우, 1행째의 워드선으로 전위(VH)를 인가한 후, 데이터 1을 쓰고자 하는 메모리셀의 어느 열의 비트선의 전위를 VDD로 하고, 데이터 0을 쓰고 싶은 메모리셀의 어느 열의 비트선의 전위를 GND로 한다. 다음으로, 워드선의 전위를 GND(또는 GND 이하)로 함으로써, 커패시터에 데이터가 유지된다. 이 동작을 행마다 행하면, 모든 메모리셀에 대해서 데이터를 쓰는 것이 가능하다. 이상이 메모리셀 어레이로의 데이터 쓰기 방법이다.
이와 같이 하여 쓰여진 데이터는, 본 발명의 한 형태에 관한 산화물 반도체막을 이용한 트랜지스터의 오프 전류가 작기 때문에, 오랜 기간에 걸쳐 유지하는 것이 가능하게 된다.
다음으로, 데이터의 읽기 방법에 대해서 설명한다. 데이터의 읽기는 메모리셀마다 행한다. 우선, 임의로 선택한 열의 비트선을 소정의 전위(정전위)로 한다. 다음으로, 임의로 선택한 행의 워드선을 VH로 함으로써, 커패시터에 쓰여진 데이터에 대응하는 전위를 선택한 비트선에 부여한다. 그 후, 부여된 전위를 센스 증폭기(도시하지 않음)에서 읽는다. 또한, 데이터는 읽혀짐과 동시에 잃는다. 그러나, 센스 증폭기의 동작에 의해서 증폭되어 재차 메모리셀에 데이터가 쓰여진다. 그 후, 메모리셀을 바꿔 순서대로 데이터를 읽어낸다.
또는, 데이터 읽기는 행마다 행한다. 예를 들면, 1행째 메모리셀의 데이터를 읽은 경우, 전(全)비트선을 소정의 전위(정전위)로 한다. 다음으로, 1행째의 워드선의 전위를 VH로 하면, 각 비트선의 전위가 데이터에 따라서 변동한다. 이 동작을 행마다 행함으로써, 모든 메모리셀의 데이터를 읽는 것이 가능하다. 이상이 메모리셀 어레이의 데이터 읽기 방법이다.
다음으로, 도 7(B)에 도시한 반도체 장치의 제작 방법을 도 9 내지 도 15를 이용하여 설명한다.
우선, 기판(201)을 준비한다.
다음으로, 기판(201) 위에 제 1 절연막(202)을 성막한다(도 9(A) 참조).
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 1 도전막(204a)을 형성한다(도 9(B) 참조).
다음으로, 제 2 절연막(212a)을 성막한다(도 9(C) 참조).
다음으로, 산화물 반도체막을 성막하고, 이 산화물 반도체막을 가공하여 제 1 산화물 반도체막(206a)을 형성한다(도 9(D) 참조).
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 2 도전막(216a) 및 제 3 도전막(226a)을 형성한다(도 10(A) 참조).
다음으로, 제 3 절연막(210a)을 성막한다(도 10(B) 참조).
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 도전막(244a) 및 도전막(254)을 형성한다(도 10(C) 참조).
다음으로, 절연막(250a)을 성막한다(도 11(A) 참조).
다음으로, 절연막(250a), 도전막(244a) 및 도전막(254)을 평탄하게 되도록 CMP등으로 상면부터 에칭하고, 상면에 맞는 제 4 절연막(220a), 제 4 도전막(234a) 및 제 5 도전막(214)을 형성한다(도 11(B) 참조). 또한, 절연막(250a), 도전막(244a) 및 도전막(254)을 미리 충분한 두께로 형성함으로써, 상면에 맞는 제 4 절연막(220a), 제 4 도전막(234a) 및 제 5 도전막(214)의 형성이 용이하게 된다.
다음으로, 제 5 절연막(210b)을 성막한다(도 11(C) 참조).
다음으로, 산화물 반도체막을 성막하고, 이 산화물 반도체막을 가공하여 제 2 산화물 반도체막(206b)을 형성한다(도 12(A) 참조).
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 6 도전막(216b) 및 제 7 도전막(226b)을 형성한다(도 12(B) 참조).
다음으로, 제 6 절연막(212b)을 성막한다(도 13(A) 참조).
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 8 도전막(234b) 및 제 9 도전막(204b)을 형성한다(도 13(B) 참조).
다음으로, 제 7 절연막(220b)을 성막한다(도 14(A) 참조).
다음으로, 제 7 절연막(220b), 제 6 절연막(212b), 제 7 도전막(226b), 제 2 산화물 반도체막(206b), 제 5 절연막(210b), 제 4 절연막(220a) 및 제 3 절연막(210a)의 일부를 에칭하고, 제 3 도전막(226a)을 노출하는 개구부를 형성한다(도 14(B) 참조).
다음으로, 도전막을 성막하고, 이 도전막을 가공하여 제 10 도전막(260)을 형성한다(도 15참조).
다음으로, 제 8 절연막(225)을 형성하고, 도 7(B)에 도시한 반도체 장치를 제작한다.
또한, 제 8 절연막(225)의 표면을 평탄하게 하기 위해, CMP 등으로 평탄화해도 좋다.
이상과 같이 하여 제작된 반도체 장치는 상면이 평탄하여, 도 17(B)에 예시한 바와 같이 같은 구조를 복수 적층하여 형성하는 것이 가능하기 때문에, 집적도를 높이는 것이 가능하다. 또, 제 2 게이트 전극의 층을 적게 할 수 있기 때문에, 같은 구조를 복수 적층해도 응력이 높아지는 것을 억제할 수 있다. 즉, 집적도를 높여도 반도체 장치의 수율이 저하되지 않는다.
본 실시형태는 다른 실시형태와 적절히 조합하여 이용하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와 다른 구조의 반도체 장치에 대해서 도 16을 이용하여 설명한다.
도 16(A)은 본 발명의 한 형태에 관한 반도체 장치의 상면도이다. 또한, 도 16(A)에 도시한 일점 쇄선 A-B에 대응하는 단면 A-B가 도 16(B)이다. 도 16(A)에서는, 간단하게 하기 위해 중첩하여 숨겨져 있는 막 및 절연막 등을 생략하여 나타낸다.
또한, 도 16(B)에 도시한 트랜지스터는 도 7(B)에 도시한 트랜지스터와 제 5 절연막(210b)을 포함하여, 제 5 절연막(210b)으로부터 아래의 구조가 공통하고 있다. 그러므로 기판(201)부터 제 5 절연막(210b)까지의 설명은 실시형태 2를 참조한다.
도 16(B)에 도시한 반도체 장치는 기판(201) 위에 형성된 제 1 절연막(202) 위에 형성된 제 1 도전막(204a)과, 제 1 도전막(204a) 및 제 1 절연막(202) 위에 형성된 제 2 절연막(212a)과, 제 2 절연막(212a) 위에 형성되고 제 1 도전막(204a)과 적어도 일부가 중첩하는 제 1 산화물 반도체막(206a)과, 제 1 산화물 반도체막(206a) 위에 형성된 제 2 도전막(216a) 및 제 3 도전막(226a)과, 제 2 도전막(216a), 제 3 도전막(226a) 및 제 1 산화물 반도체막(206a) 위에 형성된 제 3 절연막(210a)과, 제 3 절연막(210a) 위에 형성되고 제 2 도전막(216a)과 적어도 일부가 중첩하는 제 4 도전막(234a)과, 제 3 절연막(210a) 위에 형성되고 제 1 산화물 반도체막(206a)의 적어도 일부 및 제 1 도전막(204a)의 적어도 일부와 중첩하는 제 5 도전막(214)과, 제 3 절연막(210a) 위에 형성되고 제 4 도전막(234a) 및 제 5 도전막(214)과 상면의 높이가 일치하고 있는 제 4 절연막(220a)과, 제 4 도전막(234a), 제 5 도전막(214) 및 제 4 절연막(220a) 위에 형성된 제 5 절연막(210b)과, 제 5 절연막(210b) 위에 형성되고 제 2 도전막(216a)의 적어도 일부 및 제 3 도전막(226a)의 적어도 일부와 각각 중첩하는 제 6 도전막(216c) 및 제 7 도전막(226c) 과, 제 6 도전막(216c), 제 7 도전막(226c) 및 제 5 절연막(210b) 위에 형성되고 제 5 도전막(214)과 적어도 일부가 중첩하는 제 2 산화물 반도체막(206c)과, 제 2 산화물 반도체막(206c) 위에 형성된 제 6 절연막(212c)과, 제 6 절연막(212c) 위에 형성되고 제 2 산화물 반도체막(206c)의 적어도 일부 및 제 5 도전막(214)의 적어도 일부와 중첩하는 제 8 도전막(204c)과, 제 8 도전막(204c) 및 제 6 절연막(212c) 위에 형성된 제 7 절연막(220c)과, 제 7 절연막(220c) 위에 형성된 제 9 도전막(261)을 가진다. 또한, 제 7 절연막(220c), 제 6 절연막(212c), 제 7 도전막(226c), 제 2 산화물 반도체막(206c), 제 5 절연막(210b), 제 4 절연막(220a) 및 제 3 절연막(210a)에는 제 3 도전막(226a)에 달하는 개구부가 형성되어 있고, 이 개구부를 통하여 제 9 도전막(261)과 제 3 도전막(226a)이 접한다. 또한, 제 9 도전막(261) 및 제 7 절연막(220c) 위에 상면이 평탄한 제 8 절연막(226)을 형성하면 바람직하다.
여기에서 제 6 도전막(216c)은 제 6 도전막(216b)의 기재를 참조한다. 또, 제 7 도전막(226c)은 제 7 도전막(226b)의 기재를 참조한다. 또, 제 2 산화물 반도체막(206c)은 제 2 산화물 반도체막(206b)의 기재를 참조한다. 또, 제 6 절연막(212c)은 제 6 절연막(212b)의 기재를 참조한다. 또, 제 8 도전막(204c)은 제 9 도전막(204b)의 기재를 참조한다. 또, 제 7 절연막(220c)은 제 7 절연막(220b)의 기재를 참조한다. 또, 제 9 도전막(261)은 제 10 도전막(260)의 기재를 참조한다. 또, 제 8 절연막(226)은 제 8 절연막(225)의 기재를 참조한다.
또, 도 8에 도시한 커패시터(C1)는 도 16(B)에 도시한 커패시터(270a)에 상당한다. 커패시터(270a)는 제 2 도전막(216a)의 적어도 일부, 제 3 절연막(210a)의 적어도 일부 및 제 4 도전막(234a)의 적어도 일부로 구성된다. 또, 도 8에 도시한 커패시터(C2)는 도 16(B)에 도시한 커패시터(270c)에 상당한다. 커패시터(270c)는 제 6 도전막(216c)의 적어도 일부, 제 5 절연막(210b)의 적어도 일부 및 제 4 도전막(234a)의 적어도 일부로 구성된다. 즉, 도 8에 있어서, 용량선(CL2)이 형성되지 않고, 커패시터(C2)가 용량선(CL1)에 접속되는 구성이 된다.
또, 도 8에 도시한 트랜지스터(Tr1)는, 도 16(B)에 도시한 트랜지스터(271a)에 상당한다. 트랜지스터(271a)는 제 1 도전막(204a)의 적어도 일부, 제 1 산화물 반도체막(206a)의 적어도 일부, 제 2 도전막(216a)의 적어도 일부 및 제 3 도전막(226a)의 적어도 일부, 제 5 도전막(214)의 적어도 일부로 구성된다. 또, 도 8에 도시한 트랜지스터(Tr2)는 도 16(B)에 도시한 트랜지스터(271c)에 상당한다. 트랜지스터(271c)는 제 8 도전막(204c)의 적어도 일부, 제 2 산화물 반도체막(206c)의 적어도 일부, 제 6 도전막(216c)의 적어도 일부 및 제 7 도전막(226c)의 적어도 일부, 제 5 도전막(214)의 적어도 일부로 구성된다.
즉, 본 실시형태에서 나타낸 반도체 장치의 구조에서는, 실시형태 2에서 나타낸 반도체 장치의 구조와 비교하여, 도전막을 1층 적게 할 수 있다. 또한, 셀 면적은 메모리셀(280)과 메모리셀(281)로 같다.
메모리셀의 쓰기 방법 및 읽기 방법에 대해서는 실시형태 2의 기재를 참조하면 좋다.
이상과 같이 하여 제작된 반도체 장치는 상면이 평탄하기 때문에, 도 17(B)에 예시한 바와 같이 같은 구조를 복수 적층해서 형성하는 것이 가능하다. 따라서, 반도체 장치의 집적도를 높이는 것이 가능하다. 또, 산화물 반도체층의 상하에 게이트 전극을 가지는 트랜지스터의 제 2 게이트 전극층을 적게 할 수 있기 때문에 같은 구조를 복수 적층하더라도 응력이 높이지는 것을 억제할 수 있다. 즉, 집적도를 높여도 반도체 장치의 수율이 저하되지 않는다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 내지 실시형태 3의 적어도 어느 형태를 적용한 전자기기의 예에 대해서 설명한다.
도 18(A)는 휴대형 정보 단말기이다. 도 18(A)에 도시한 휴대용 정보 단말기는, 케이스(9300)와, 버튼(9301)과, 마이크로폰(9302)과, 표시부(9303)와, 스피커(9304)와, 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 가진다. 본 발명의 한 형태는, 표시부(9303) 및 카메라(9305)에 적용하는 것이 가능하다. 또, 도시하지는 않았지만, 본체 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에 본 발명의 한 형태를 적용하는 것이 가능하다.
도 18(B)는 디지털 스틸 카메라이다. 도 18(B)에 도시한 디지털 스틸 카메라는, 케이스(9320)와, 버튼(9321)과, 마이크로폰(9322)과, 표시부(9323)를 구비한다. 본 발명의 한 형태는, 디지털 스틸 카메라 내부에 형성된 기억 회로에 적용하는 것이 가능하다.
도 18(C)는 반으로 접기가 가능한 휴대 정보 단말기이다. 도 18(C)에 도시한 반으로 접기가 가능한 휴대 정보 단말기는 케이스(9630), 표시부(9631a), 표시부(9631b), 힌지(9633), 조작 스위치(9638)를 가진다.
또한, 표시부(9631a) 또는/및 표시부(9631b)는 일부 또는 전부를 터치 패널로 하는 것이 가능하며, 표시된 조작 키를 터치함으로써 데이터 입력 등을 행할 수 있다.
본 발명의 한 형태에 관한 반도체 장치를 이용함으로써, 전자기기의 성능을 높이고, 신뢰성을 높이는 것이 가능하다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
101 : 기판
102 : 제 1 절연막
104a : 제 1 도전막
104b : 제 7 도전막
106a : 제 1 산화물 반도체막
106b : 제 2 산화물 반도체막
110a : 제 3 절연막
110b : 제 5 절연막
112a : 제 2 절연막
112b : 제 6 절연막
114 : 제 4 도전막
116a : 제 2 도전막
116b : 제 5 도전막
120a : 제 4 절연막
120b : 제 7 절연막
124 : 도전막
126a : 제 3 도전막
126b : 제 6 도전막
130a : 절연막
201 : 기판
202 : 제 1 절연막
204a : 제 1 도전막
204b : 제 9 도전막
204c : 제 8 도전막
206a : 제 1 산화물 반도체막
206b : 제 2 산화물 반도체막
206c : 제 2 산화물 반도체막
210a : 제 3 절연막
210b : 제 5 절연막
210c : 제 5 절연막
212a : 제 2 절연막
212b : 제 6 절연막
212c : 제 6 절연막
214 : 제 5 도전막
216a : 제 2 도전막
216b : 제 6 도전막
216c : 제 6 도전막
220a : 제 4 절연막
220b : 제 7 절연막
220c : 제 7 절연막
225 : 제 8 절연막
226 : 제 8 절연막
226a : 제 3 도전막
226b : 제 7 도전막
226c : 제 7 도전막
234a : 제 4 도전막
234b : 제 8 도전막
244a : 도전막
250a : 절연막
254 : 도전막
260 : 제 10 도전막
261 : 제 9 도전막
270a : 커패시터
270b : 커패시터
270c : 커패시터
271a : 트랜지스터
271b : 트랜지스터
271c : 트랜지스터
280 : 메모리셀
281 : 메모리셀
2100 : 기판
2102 : 절연막
2104 : 게이트 전극
2106 : 산화물 반도체막
2112 : 게이트 절연막
2116 : 한쌍의 전극
2118 : 보호 절연막
9300 : 케이스
9301 : 버튼
9302 : 마이크로폰
9303 : 표시부
9304 : 스피커
9305 : 카메라
9320 : 케이스
9321 : 버튼
9322 : 마이크로폰
9323 : 표시부
9630 : 케이스
9631a : 표시부
9631b : 표시부
9633 : 힌지
9638 : 조작 스위치

Claims (17)

  1. 반도체 장치로서,
    제1 산화물 반도체막을 포함하는 제1 트랜지스터로서, 상기 제1 트랜지스터는,
    제1 게이트 전극; 및
    백(back) 게이트 전극
    을 포함하는, 상기 제1 트랜지스터; 및
    제2 산화물 반도체막을 포함하는 제2 트랜지스터로서, 상기 제2 트랜지스터는,
    상기 백 게이트 전극; 및
    제2 게이트 전극
    을 포함하는, 상기 제2 트랜지스터
    를 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 백 게이트 전극은 상기 제1 게이트 전극과 적어도 부분적으로 중첩하고,
    상기 제2 게이트 전극은 상기 백 게이트 전극과 적어도 부분적으로 중첩하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 게이트 전극에 인가되는 전압과 상기 제2 게이트 전극에 인가되는 전압은 상기 백 게이트 전극에 인가되는 전압보다 높은, 반도체 장치.
  4. 반도체 장치로서,
    제1 워드선(word line);
    제2 워드선;
    백 게이트선;
    절연 표면 상의 제1 트랜지스터로서, 상기 제1 트랜지스터는,
    상기 제1 워드선에 전기적으로 접속된 제1 도전막;
    상기 제1 도전막 위의 제1 절연막;
    상기 제1 절연막 위의 제1 산화물 반도체막;
    상기 제1 산화물 반도체막과 적어도 부분적으로 접촉하는 제2 도전막;
    상기 제1 산화물 반도체막과 적어도 부분적으로 접촉하는 제3 도전막;
    상기 제1 산화물 반도체막, 상기 제2 도전막, 및 상기 제3 도전막 위의 제2 절연막; 및
    상기 제2 절연막 위의 제4 도전막으로서, 상기 백 게이트선에 전기적으로 접속된 상기 제4 도전막
    을 포함하는, 상기 제1 트랜지스터; 및
    상기 제1 트랜지스터와 적어도 부분적으로 중첩하는 제2 트랜지스터로서, 상기 제2 트랜지스터는,
    상기 제4 도전막;
    상기 제4 도전막 위의 제3 절연막;
    상기 제3 절연막 위의 제2 산화물 반도체막;
    상기 제2 산화물 반도체막과 적어도 부분적으로 중첩하는 제5 도전막;
    상기 제2 산화물 반도체막과 적어도 부분적으로 중첩하는 제6 도전막;
    상기 제2 산화물 반도체막, 상기 제5 도전막, 및 상기 제6 도전막 위의 제4 절연막; 및
    상기 제4 절연막 위의 제7 도전막으로서, 상기 제2 워드선에 전기적으로 접속된 상기 제7 도전막
    을 포함하는, 상기 제2 트랜지스터
    를 포함하고,
    상기 제1 산화물 반도체막은 상기 제1 도전막 및 상기 제4 도전막과 적어도 부분적으로 중첩하며,
    상기 제2 산화물 반도체막은 상기 제4 도전막 및 상기 제7 도전막과 적어도 부분적으로 중첩하는, 반도체 장치.
  5. 제4항에 있어서, 상기 제1 워드선에 인가되는 전압과 상기 제2 워드선에 인가되는 전압은 상기 백 게이트선에 인가되는 전압보다 높은, 반도체 장치.
  6. 제4항에 있어서, 상기 제7 도전막과 상기 제4 절연막 위의 제5 절연막을 더 포함하고,
    상기 제5 절연막은 평탄한 상면을 갖는, 반도체 장치.
  7. 제4항에 있어서,
    상기 제2 절연막은 상기 제2 도전막의 측면, 상기 제3 도전막의 측면, 및 상기 제1 산화물 반도체막의 측면과 접촉하고,
    상기 제4 절연막은 상기 제5 도전막의 측면, 상기 제6 도전막의 측면, 및 상기 제2 산화물 반도체막의 측면과 접촉하는, 반도체 장치.
  8. 반도체 장치로서,
    제1 워드선;
    제2 워드선;
    백 게이트선;
    절연 표면 상의 제1 도전막으로서, 상기 제1 워드선에 전기적으로 접속된 상기 제1 도전막;
    상기 제1 도전막 위의 제1 절연막;
    상기 제1 절연막을 사이에 두고, 상기 제1 도전막과 적어도 부분적으로 중첩하는 제1 산화물 반도체막;
    상기 제1 산화물 반도체막 위의 제2 도전막;
    상기 제1 산화물 반도체막 위의 제3 도전막;
    상기 제1 산화물 반도체막, 상기 제2 도전막, 및 상기 제3 도전막 위의 제2 절연막;
    상기 제2 절연막 위의 제4 도전막으로서, 상기 제1 산화물 반도체막과 적어도 부분적으로 중첩하며, 상기 백 게이트선에 전기적으로 접속된 상기 제4 도전막;
    상기 제2 절연막 위의 제5 도전막으로서, 상기 제2 도전막과 적어도 부분적으로 중첩하는, 상기 제5 도전막;
    상기 제2 절연막, 상기 제4 도전막, 및 상기 제5 도전막 위의 제3 절연막;
    상기 제3 절연막 위의 제2 산화물 반도체막으로서, 상기 제4 도전막과 적어도 부분적으로 중첩하는, 상기 제2 산화물 반도체막;
    상기 제2 산화물 반도체막에 인접한 제6 도전막;
    상기 제2 산화물 반도체막에 인접한 제7 도전막;
    상기 제2 산화물 반도체막, 상기 제6 도전막, 및 상기 제7 도전막 위의 제4 절연막;
    상기 제4 절연막 위의 제8 도전막으로서, 상기 제2 산화물 반도체막과 적어도 부분적으로 중첩하고, 상기 제2 워드선에 전기적으로 접속된 상기 제8 도전막;
    상기 제4 절연막 및 상기 제8 도전막 위의 제5 절연막;
    상기 제5 절연막 위의 제9 도전막; 및
    상기 제2 절연막, 상기 제3 절연막, 상기 제2 산화물 반도체막, 상기 제7 도전막, 상기 제4 절연막, 및 상기 제5 절연막에 제공되고 상기 제3 도전막에 도달하는 개구부
    를 포함하고,
    상기 제9 도전막은 상기 개구부를 통해 상기 제3 도전막에 접촉하는, 반도체 장치.
  9. 제8항에 있어서, 상기 제1 워드선에 인가되는 전압과 상기 제2 워드선에 인가되는 전압은 상기 백 게이트선에 인가되는 전압보다 높은, 반도체 장치.
  10. 제8항에 있어서, 상기 제4 절연막과 상기 제5 절연막 사이의 제10 도전막을 더 포함하고, 상기 제10 도전막은 상기 제6 도전막과 적어도 부분적으로 중첩하는, 반도체 장치.
  11. 제8항에 있어서, 상기 제6 도전막과 상기 제7 도전막 각각은 상기 제2 산화물 반도체막 위에 위치하는, 반도체 장치.
  12. 제8항에 있어서, 상기 제6 도전막과 상기 제7 도전막 각각은 상기 제2 산화물 반도체막 아래에 위치하는, 반도체 장치.
  13. 제8항에 있어서, 상기 제9 도전막 위의 제6 절연막을 더 포함하고, 상기 제6 절연막은 평탄한 상면을 갖는, 반도체 장치.
  14. 제8항에 있어서,
    상기 제1 도전막의 일부, 상기 제1 절연막의 일부, 상기 제1 산화물 반도체막의 일부, 상기 제2 도전막의 일부, 상기 제3 도전막의 일부, 상기 제2 절연막의 일부, 및 상기 제4 도전막의 일부는 제1 트랜지스터에 포함되고,
    상기 제4 도전막의 일부, 상기 제3 절연막의 일부, 상기 제2 산화물 반도체막의 일부, 상기 제6 도전막의 일부, 상기 제7 도전막의 일부, 및 상기 제8 도전막의 일부는 제2 트랜지스터에 포함되는, 반도체 장치.
  15. 제1항, 제4항 및 제14항 중 어느 한 항에 있어서,
    제1 구조와, 상기 제1 구조 위에 적어도 부분적으로 적층된 제2 구조를 더 포함하고,
    상기 제1 구조 및 상기 제2 구조 각각은, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 포함하는, 반도체 장치.
  16. 제1항, 제4항 및 제8항 중 어느 한 항에 있어서,
    상기 제1 산화물 반도체막은 c축 정렬된 결정성 산화물 반도체를 포함하고,
    상기 제2 산화물 반도체막은 c축 정렬된 결정성 산화물 반도체를 포함하는, 반도체 장치.
  17. 제8항에 있어서,
    상기 제2 절연막은 상기 제2 도전막의 측면, 상기 제3 도전막의 측면, 및 상기 제1 산화물 반도체막의 측면과 접촉하고,
    상기 제4 절연막은 상기 제6 도전막의 측면, 상기 제7 도전막의 측면, 및 상기 제2 산화물 반도체막의 측면과 접촉하는, 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105190902B (zh) 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US10529740B2 (en) 2013-07-25 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including semiconductor layer and conductive layer
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP6506545B2 (ja) * 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
KR102529174B1 (ko) * 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6607681B2 (ja) 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
TWI767772B (zh) 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
CN105097793B (zh) * 2014-04-22 2018-03-16 中芯国际集成电路制造(北京)有限公司 一种集成电路的设计方法和集成电路
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
CN105097805B (zh) * 2014-05-19 2018-04-27 群创光电股份有限公司 半导体结构及显示面板
TWI595669B (zh) * 2014-05-19 2017-08-11 群創光電股份有限公司 半導體結構、顯示面板及其控制方法
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
KR102259172B1 (ko) * 2014-05-30 2021-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
US9455337B2 (en) * 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI683365B (zh) 2015-02-06 2020-01-21 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2016225614A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
JP6583812B2 (ja) * 2015-06-24 2019-10-02 国立研究開発法人物質・材料研究機構 多層構成の薄膜トランジスタの製造方法
US10985278B2 (en) 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP6645160B2 (ja) * 2015-12-11 2020-02-12 三菱電機株式会社 表示装置用基板およびその製造方法ならびに表示装置およびその製造方法
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
KR102687427B1 (ko) 2015-12-28 2024-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 포함하는 표시 장치
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
US9905579B2 (en) 2016-03-18 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US10333004B2 (en) * 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
CN105633101A (zh) * 2016-04-01 2016-06-01 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置
US10043858B2 (en) 2016-04-27 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR102480052B1 (ko) * 2016-06-09 2022-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
US9847428B1 (en) 2016-08-08 2017-12-19 United Microelectronics Corp. Oxide semiconductor device
US10475869B2 (en) 2016-08-23 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device including display element and transistor
US20190273168A1 (en) * 2016-09-20 2019-09-05 Sharp Kabushiki Kaisha Semiconductor device and display device
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201836020A (zh) 2017-02-17 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101905717B1 (ko) 2017-03-02 2018-11-21 포항공과대학교 산학협력단 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로
KR102447148B1 (ko) 2017-03-13 2022-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US10008614B1 (en) 2017-03-21 2018-06-26 United Microelectronics Corp. Dual channel transistor
GB2561004B (en) * 2017-03-31 2022-06-01 Pragmatic Printing Ltd Electronic structures and their methods of manufacture
KR102434199B1 (ko) 2017-10-13 2022-08-19 삼성디스플레이 주식회사 표시장치
KR102586225B1 (ko) * 2017-12-28 2023-10-06 엘지디스플레이 주식회사 유기발광 표시 장치 및 이의 제조방법
CN110890428B (zh) * 2018-09-07 2023-03-24 联华电子股份有限公司 氧化物半导体场效晶体管及其形成方法
CN110581142A (zh) * 2019-08-23 2019-12-17 武汉华星光电技术有限公司 阵列基板及其制造方法、显示面板
JP7153354B2 (ja) 2019-12-24 2022-10-14 株式会社辰巳菱機 情報取得システム
WO2024154026A1 (ja) * 2023-01-19 2024-07-25 株式会社半導体エネルギー研究所 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291269A (ja) * 1993-04-06 1994-10-18 Sony Corp 電界効果トランジスタ
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010283338A (ja) 2009-05-01 2010-12-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011151383A (ja) 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (164)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4555721A (en) 1981-05-19 1985-11-26 International Business Machines Corporation Structure of stacked, complementary MOS field effect transistor circuits
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS63102264A (ja) 1986-10-20 1988-05-07 Nissan Motor Co Ltd 薄膜半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01246863A (ja) 1988-03-29 1989-10-02 Seiko Epson Corp 半導体装置及び製造方法
EP0469217B1 (en) 1990-07-31 1996-04-10 International Business Machines Corporation Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom
US5095347A (en) 1990-08-01 1992-03-10 Motorola, Inc. Plural transistor silicon on insulator structure with shared electrodes
US5930608A (en) 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
JP3015186B2 (ja) 1991-03-28 2000-03-06 三菱電機株式会社 半導体記憶装置とそのデータの読み出しおよび書き込み方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0613606A (ja) 1992-06-25 1994-01-21 Victor Co Of Japan Ltd 半導体装置
JPH0794743A (ja) 1993-09-20 1995-04-07 Fujitsu Ltd 半導体装置
JP2734962B2 (ja) 1993-12-27 1998-04-02 日本電気株式会社 薄膜トランジスタ及びその製造方法
KR0128826B1 (ko) 1993-12-31 1998-04-08 김주용 디램셀 제조방법
JP3126630B2 (ja) 1994-06-20 2001-01-22 キヤノン株式会社 ディスプレイ
JPH08148693A (ja) 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
KR0179799B1 (ko) 1995-12-29 1999-03-20 문정환 반도체 소자 구조 및 그 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5770483A (en) 1996-10-08 1998-06-23 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with high performance drain-to-gate connection
JPH1140772A (ja) 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5949092A (en) 1997-08-01 1999-09-07 Advanced Micro Devices, Inc. Ultra-high-density pass gate using dual stacked transistors having a gate structure with planarized upper surface in relation to interlayer insulator
JPH11145431A (ja) * 1997-11-12 1999-05-28 Hitachi Ltd 半導体装置及びその製造方法
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000124418A (ja) 1998-10-16 2000-04-28 Sony Corp 半導体記憶装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP2002050704A (ja) * 2000-08-01 2002-02-15 Sony Corp メモリ素子およびその製造方法並びに集積回路
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002184993A (ja) 2000-12-11 2002-06-28 Sony Corp 半導体装置
JP2002280558A (ja) * 2001-03-15 2002-09-27 Toshiba Corp 相補型スイッチ回路
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5544715B2 (ja) * 2006-08-23 2014-07-09 日本電気株式会社 半導体装置及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8049253B2 (en) 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
FR2932005B1 (fr) * 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5500907B2 (ja) 2009-08-21 2014-05-21 株式会社日立製作所 半導体装置およびその製造方法
EP2491586B1 (en) 2009-10-21 2019-11-20 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101824124B1 (ko) * 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR101343293B1 (ko) 2010-04-30 2013-12-18 샤프 가부시키가이샤 회로 기판 및 표시 장치
KR101806271B1 (ko) * 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5676945B2 (ja) * 2010-07-08 2015-02-25 キヤノン株式会社 電子装置、電子装置の素子分離方法、電子装置の製造方法、及び電子装置を備えた表示装置
JP5806043B2 (ja) * 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
US8785923B2 (en) 2011-04-29 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291269A (ja) * 1993-04-06 1994-10-18 Sony Corp 電界効果トランジスタ
JP2006165528A (ja) 2004-11-10 2006-06-22 Canon Inc 画像表示装置
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010283338A (ja) 2009-05-01 2010-12-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011151383A (ja) 2009-12-25 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置

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