JP2010283338A - 半導体装置の作製方法 - Google Patents

Abstract

【課題】薄膜トランジスタのしきい値電圧を制御するため、薄膜トランジスタのチャネル形成領域の上下にゲート絶縁膜を介してゲート電極を設けた際に、プロセス数の増加を招くことなく、電気特性の優れた薄膜トランジスタを備えた半導体装置を得ることを課題の一つとする。
【解決手段】酸化物半導体層の上方に設けるゲート電極を形成するとき、酸化物半導体層のパターニングと同時に形成することで、第２のゲート電極の作製に要するプロセス数の増加を削減する。
【選択図】図１

Description

薄膜トランジスタ（以下、ＴＦＴともいう）で構成された回路を有する半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。

金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１乃至４、非特許文献１）。

ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（非特許文献２乃至４）。

そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル層として適用可能であることが確認されている（特許文献５、非特許文献５及び６）。

特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報

Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０―３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８―３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０―１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７―３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８―４９２

酸化物半導体を薄膜トランジスタのチャネル層に用いた場合、製造工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。そのため、チャネル層に酸化物半導体を用いた薄膜トランジスタでは、しきい値電圧の制御を行うことのできる構成が必要となる。

薄膜トランジスタのしきい値電圧は、薄膜トランジスタのチャネル形成領域の上下にゲート絶縁膜を介してゲート電極を設け、上部及び／または下部のゲート電極の電位を制御することにより所望の値に制御することができる。チャネル形成領域の上下にゲート電極を配することはプロセス数の増加を招いてしまう。そのため、プロセス数の増加を招くことなく、且つ、より確実にしきい値電圧の制御を行える構成とすることが求められている。

本発明の一態様は、チャネル層に酸化物半導体を用い、且つしきい値電圧を制御することにより、電気特性の優れた薄膜トランジスタを備えた半導体装置を、プロセス数の増加を招くことなく、得るための作製方法を提供することを課題の一つとする。

しきい値電圧を所望の値に制御するため、酸化物半導体膜の上下にゲート電極を設ける。具体的には酸化物半導体膜の下方に設けるゲート電極（第１のゲート電極とも呼べる）、及び酸化物半導体膜の上方に設けるゲート電極（第２のゲート電極、或いはバックゲート電極とも呼べる）を形成する。このとき、第２のゲート電極は、酸化物半導体膜のパターニングと同時に形成することで、第２のゲート電極の作製に要するプロセス数の増加を削減する。

本明細書で開示する本発明の一態様は、絶縁表面上に第１の導電層を形成し、第１のパターニングにより第１のゲート電極を形成し、第１のゲート電極上に第１の絶縁膜を形成し、第１の絶縁膜上に第２の導電層を形成し、第２のパターニングにより配線層を形成し、第１の絶縁膜上及び配線層上に、酸化物半導体膜と、第２の絶縁膜と、第３の導電層を形成し、第３のパターニングにより、島状の酸化物半導体膜、島状の酸化物半導体膜上の島状の第２の絶縁膜、及び島状の第２の絶縁膜上の第２のゲート電極を形成し、第１の絶縁膜、配線層、島状の酸化物半導体膜、島状の第２の絶縁膜、及び第２のゲート電極を覆う層間絶縁層を形成し、第４のパターニングにより第２のゲート電極及び配線層に達する開口を形成し、層間絶縁層上に導電性材料を形成し、第５のパターニングにより、第２のゲート電極に接続される引き回し配線、及び配線層に接続される画素電極を形成する半導体装置の作製方法である。

本明細書で開示する本発明の一態様は、絶縁表面上に第１の導電層を形成し、第１のパターニングにより第１のゲート電極を形成し、第１のゲート電極上に第１の絶縁膜を形成し、第１の絶縁膜上に第２の導電層を形成し、第２のパターニングにより配線層を形成し、第１の絶縁膜上及び配線層上に、酸化物半導体膜と、チャネル保護膜と、第２の絶縁膜と、第３の導電層を形成し、第３のパターニングにより、島状の酸化物半導体膜、島状の酸化物半導体膜上の島状のチャネル保護膜、島状のチャネル保護膜上の島状の第２の絶縁膜、及び島状の第２の絶縁膜上の第２のゲート電極を形成し、第１の絶縁膜、配線層、島状の酸化物半導体膜、島状のチャネル保護膜、島状の第２の絶縁膜、及び第２のゲート電極を覆う層間絶縁層を形成し、第４のパターニングにより第２のゲート電極及び配線層に達する開口を形成し、層間絶縁層上に導電性材料を形成し、第５のパターニングにより、第２のゲート電極に接続される引き回し配線、及び配線層に接続される画素電極を形成する半導体装置の作製方法である。

また半導体装置の作製方法において、第２のパターニングによって、配線層上に第２の酸化物半導体膜を形成し、第３のパターニングによって、酸化物半導体膜と、配線層とが重畳する領域に、第２の酸化物半導体膜でなるバッファ層を形成してもよい。

また半導体装置の作製方法において、第２のパターニングによって、配線層の下に第２の酸化物半導体膜を形成することを特徴とする半導体装置の作製方法である。

また半導体装置の作製方法において、引き回し配線は、第２のゲート電極に重畳して設けられていてもよい。

また半導体装置の作製方法において、層間絶縁層は、ポリイミドであってもよい。

また半導体装置の作製方法において、チャネル保護膜は、アモルファスシリコンであってもよい。

また半導体装置の作製方法において、酸化物半導体膜は、酸化珪素を含んで形成されていてもよい。

また半導体装置の作製方法において、引き回し配線は、第１のゲート電極に接続されて形成されていてもよい。

また半導体装置の作製方法において、第２の絶縁膜の膜厚は、５０ｎｍ以上５００ｎｍ以下に作製されてもよい。

本発明の一態様により、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法において、プロセス数の増加を招くことなく、且つしきい値電圧の制御を行える構成とすることができる。

本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 表示装置のブロック図、ＴＦＴについて説明するための図。 表示装置のブロック図を示す図。 電位変化の波形を示す図。 画素のレイアウトについて示す図。 表示装置のブロック図を説明するための図。 電位変化の波形を示す図。 画素のレイアウトについて示す図。 本発明の一態様を示す半導体装置の画素等価回路を説明する図である。 本発明の一態様を示す半導体装置を説明する断面図である。 本発明の一態様を示す半導体装置を説明する上面図及び断面図である。 本発明の一態様を示す半導体装置を説明する上面図及び断面図である。 本発明の一態様を示す半導体装置を説明する断面図である。 本発明の一態様を示す半導体装置を説明する断面図及び電子機器の外観図である。 本発明の一態様を示す電子機器を示す図である。 本発明の一態様を示す電子機器を示す図である。 実施例を説明するための図である。 実施例を説明するための図である。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、実施の形態及び実施例は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形のなまり、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。

なお、本明細書にて用いる「第１」、「第２」、「第３」等などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、上下を２つのゲート電極に挟まれた酸化物半導体膜を用いた薄膜トランジスタを含む半導体装置の作製方法について断面図を用いて説明する。

まず、絶縁表面を有する基板１００上に第１の導電層を形成し、第１のフォトマスクを用いてパターニング（第１のパターニング）を行い、第１のゲート電極１０１を含むゲート配線、容量配線、及び端子電極等を形成する（図１（Ａ）参照）。絶縁表面を有する基板１００は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。基板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。

また、第１のゲート電極１０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して導電層を形成することができる。本実施の形態では、一例として、膜厚１００ｎｍのタングステンの単層を用いる。

第１のゲート電極１０１を積層構造とする場合、例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また、Ｃａを含む銅層上にバリア層となるＣａを含む酸化銅層の積層や、Ｍｇを含む銅層上にバリア層となるＭｇを含む酸化銅層の積層もある。また、３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。

なお、パターニングとは、膜（層）を形状加工することをいい、フォトレジストの形成、露光、現像、エッチング工程、レジスト剥離工程、洗浄、及び検査などの一連の処理を伴う、フォトリソグラフィー工程によって膜のマスクパターン（遮光パターンともいう）を形成することをいう。すなわち、基板上に形成した層の不要な部分を除去し、所望の形状に加工することをいう。

なおフォトレジストの塗布は、形状加工する膜の全面に塗布するのではなく、予め形状加工するマスクパターンよりも大きい形状のパターンをスクリーン印刷法、またはインクジェット法により形成してもよい。フォトレジストを予め形状加工するマスクパターンよりも大きい形状のパターンとし、その後フォトレジストにフォトリソグラフィー工程等で所望の形状加工を施すことで、現像により剥離するフォトレジストの量を削減することができる。そのため、半導体装置を作製するコストの低コスト化を図ることができる。

なお、基板１００上のゲート電極１０１との間に、絶縁膜を形成してもよい。絶縁膜は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。この絶縁膜は、形成しなくても良いが、基板１００からの汚染物質の拡散などを遮断する効果がある。

次いで、第１のゲート電極１０１を覆う第１のゲート絶縁膜１１１（第１の絶縁膜ともいう）を形成する。第１のゲート絶縁膜１１１はスパッタ法、ＰＣＶＤ法などを用い、膜厚を５０〜４００ｎｍとする。第１のゲート絶縁膜１１１は一例として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。本実施の形態では、一例として、膜厚１００ｎｍの酸化窒化珪素膜を用いる。なお、ゲート絶縁膜は単層とせず、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜のいずれか２層で形成することができるし、また、３層のゲート絶縁膜を形成してもよい。他にも、第１のゲート絶縁膜１１１としては、一例として、酸化アルミニウム、酸化マグネシウム、窒化アルミニウム、酸化イットリウム、酸化ハフニウム等の金属化合物で形成することができる。

ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５５〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪素及び水素の含有比率が上記の範囲内に含まれるものとする。

次いで、第１のゲート絶縁膜１１１上に金属材料からなる導電層（第２の導電層ともいう）をスパッタ法や真空蒸着法で形成し、第２のフォトマスクを用いてパターニング（第２のパターニング）を行い、ソース電極またはドレイン電極となる配線層１１２を含む信号線、容量配線、及び端子電極等を形成する（図１（Ｂ）参照）。本実施の形態では、一例として、膜厚１００ｎｍのチタンを用いる。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。

ここでは、導電膜としてＡｌ膜とＴｉ膜を積層した導電膜とする。また、導電膜は、チタン膜の単層構造としてもよい。また、導電膜としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単層構造としてもよい。

次いで、第１のゲート絶縁膜１１１及び配線層１１２上に酸化物半導体膜１２１（第１の酸化物半導体膜ともいう）を形成する。酸化物半導体膜１２１の膜厚は、５ｎｍ以上２００ｎｍ以下とし、好ましくは５ｎｍ以上５０ｎｍ以下、更に好ましくは１０ｎｍ以上３０ｎｍ以下とする。酸化物半導体膜１２１の膜厚を小さくすることによって、ＴＦＴ特性（しきい値電圧等）のばらつきを低減することができる。本実施の形態では酸化物半導体膜１２１として第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜（または、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜ともいう）を１００ｎｍ成膜する。直径８インチのＩｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。

スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜１２１を形成する場合において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットに、酸化シリコンなどの絶縁性の不純物を含ませておいても良い。酸化物半導体に絶縁性の不純物を含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体膜１２１が後のプロセスで熱処理される場合に、その熱処理によって結晶化してしまうのを抑制することができる。

なお酸化物半導体膜１２１としては、１族元素（例えば、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、ルビジウム（Ｒｂ）、セシウム（Ｃｓ））、１３族元素（例えば、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ））、１４族元素（例えば、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ））、１５族元素（例えば、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ））又は１７族元素（例えば、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ））等の不純物元素のうち一種、又は複数種が添加された酸化亜鉛（ＺｎＯ）の非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶（マイクロクリスタルとも呼ばれる。）状態のもの、又は何も不純物元素が添加されていないものを用いることができる。具体的な一例としては、ＩｎＧａＯ_３（ＺｎＯ）_５、酸化マグネシウム亜鉛（Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ）又は酸化カドミウム亜鉛（Ｃｄ_ｘＺｎ_{（１−ｘ）}Ｏ）、酸化カドミウム（ＣｄＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物半導体（ａ−ＩＧＺＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、又はＧａ−Ｚｎ−Ｏ系の酸化物半導体のうちいずれかを用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜で代表される酸化物半導体は、エネルギーギャップ（Ｅｇ）が広い材料であるため、酸化物半導体膜の上下に２つのゲート電極を設けてもオフ電流の増大を抑えることができ、好適である。

また酸化物半導体膜として、ＳｉＯｘを含む酸化物半導体ターゲットを用いてスパッタ法により得られる酸化シリコンを含む酸化物半導体膜を用いてもよく、代表的にはＳｉＯ_２を０．１重量％以上２０重量％以下、好ましくは１重量％以上６重量％以下含む酸化物半導体ターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませることで、薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成される薄膜トランジスタを実現することができる。

次いで、酸化物半導体膜１２１上に第２の絶縁膜１２２を形成する。第２の絶縁膜１２２はスパッタ法、ＰＣＶＤ法などを用い、膜厚を５ｎｍ以上３０００ｎｍ以下とする。第２の絶縁膜１２２は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。本実施の形態では、一例として、膜厚１００ｎｍの酸化窒化珪素膜を用いる。なお、第２の絶縁膜１２２は単層とせず、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜のいずれか２層で形成することができるし、また、３層のゲート絶縁膜を形成してもよい。他にも、第２の絶縁膜１２２としては、一例として、酸化アルミニウム、酸化マグネシウム、窒化アルミニウム、酸化イットリウム、酸化ハフニウム等の金属化合物で形成することができる。なお、第２の絶縁膜１２２の材料は、第１のゲート絶縁膜１１１と同じ材料で形成することで、同じ成膜装置を使って形成することができ、低コスト化を図ることができる。なお、第２の絶縁膜１２２はＴＦＴ特性のばらつきを低減する上で、５ｎｍ以上２００ｎｍ以下に形成することが好ましい。

次いで、第２の絶縁膜１２２上に第３の導電層１２３を形成する（図１（Ｃ）参照）。第３の導電層１２３はスパッタ法、真空蒸着法等を用い、膜厚を５ｎｍ以上１０００ｎｍ以下とする。本実施の形態では、一例として、膜厚１００ｎｍのチタンを用いる。第３の導電層１２３の材料としては、配線層１１２と同様の導電膜が挙げられる。

次いで、第３の導電層１２３上にレジストを形成し、第３のフォトマスクを用いて露光、現像の処理を行う。そして、第３のフォトマスクによる露光、現像の処理で得られたレジストマスクにより、前述の酸化物半導体膜１２１、第２の絶縁膜１２２、第３の導電層１２３のエッチング工程を行う（図１（Ｄ）参照）。ここでのエッチング工程は、ウェットエッチングに限定されず、ドライエッチングを用いてもよい。なおドライエッチングを用いることにより酸化物半導体膜１２１、第２の絶縁膜１２２、第３の導電層１２３の断面を、テーパーを有する形状とすることが可能である。そして、島状の酸化物半導体膜１３１（第１の島状の酸化物半導体膜ともいう）、島状の酸化物半導体膜１３１上の島状の第２のゲート絶縁膜１３２（島状の第２の絶縁膜ともいう）、島状の第２のゲート絶縁膜１３２上の第２のゲート電極１３３が得られ、第２のゲート電極１３３上にレジストマスク１３４が残存する（図１（Ｄ）参照）。なお、第２のゲート電極１３３上のレジストマスク１３４は、後でレジスト剥離工程、洗浄等の工程を経て除去されるものである。なお島状の酸化物半導体膜１３１、島状の第２のゲート絶縁膜１３２、及び第２のゲート電極１３３は、エッチングを同一工程で行うことにより、図１（Ｄ）に示すように端部が一致し、連続的な構造となっている。なお、レジストマスク１３４の断面を、テーパーを有する形状とすることにより、段差形状による配線の段切れ、短絡等を防ぐことができる。

なお本明細書で説明する「島状の」とは、パターニングによって形成される膜が、外部との電気的な接続をとる端子に対し、当該膜により基板上を延設して当該端子との接続をとらない形状を指す。一例としては、画素内に設けられるＴＦＴの半導体層が該当する。

図１（Ｄ）では、酸化物半導体膜１２１上に第２の絶縁膜１２２、第２の絶縁膜１２２上に第３の導電層１２３を成膜した後に、島状の酸化物半導体膜１３１、島状の第２のゲート絶縁膜１３２、及び第２のゲート電極１３３をパターニング（第３のパターニング）により形成する。図１（Ｄ）の作製方法をとることにより、次のような利点がある。まず、酸化物半導体膜を島状の酸化物半導体膜にパターニングした際に残存するレジストマスクを剥離する際に、レジストの剥離液による処理、またはアッシング処理を行うことによる島状の酸化物半導体表面へのダメージを軽減することができる。

また図１（Ｄ）の断面における第２のゲート電極１３３の幅は、島状の酸化物半導体膜１３１の下面の配線層１１２（ソース電極及びドレイン電極）の間隔よりも広くなるように形成することが好ましい。第２のゲート電極１３３の形状を、島状の酸化物半導体膜１３１の下面の配線層１１２（ソース及びドレイン電極）の間隔よりも広くなる形状とすることで、島状の酸化物半導体膜１３１への遮光の効果を高めることができる。スパッタ法で成膜したＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は波長４５０ｎｍ以下に光感度を有する。そのため、波長４５０ｎｍ以下の光を遮断する遮光層となる第２のゲート電極１３３を設けることは、酸化物半導体膜１３１を有する薄膜トランジスタの電気特性の変動を低減する効果を得ることができ好適である。

なおレジストマスク１３４を除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜後であれば特に限定されない。本実施の形態においては、島状の酸化物半導体膜１３１上を島状の第２のゲート絶縁膜１３２で覆う構成とすることが出来るため、熱処理後の第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の劣化を低減することができるため好適である。

以上の工程を経て、薄膜トランジスタ１４１を作製し、薄膜トランジスタ１４１を覆って、層間絶縁層となる樹脂層１４２を形成する。そして、樹脂層１４２に第４のパターニングを行って、第２のゲート電極１３３、配線層１１２に達する開口を形成する。そして層間絶縁層となる樹脂層１４２上に導電性材料を形成し、第５のパターニングにより、第２のゲート電極１３３に接続される引き回し配線１４３、配線層１１２に接続される画素電極１４４を形成する（図１（Ｅ）参照）。

なお樹脂層１４２は、膜厚０．５μｍ〜３μｍの範囲で形成する。樹脂層１４２に用いる感光性または非感光性の有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、またはベンゾシクロブテン、またはこれらの積層などを用いる。ここでは、感光性のポリイミドを塗布法により形成し、露光及び現像及び焼成を行って、表面が平坦な１．５μｍの厚さのポリイミドからなる樹脂層１４２を形成する。ポリイミドを、塗布法を用いて形成することにより、工程数を削減することができる。また、島状の酸化物半導体膜１３１への水分や水素などの侵入をブロックする保護絶縁層としても機能する。

なお樹脂層１４２には、第４のフォトマスクにより、引き回し配線１４３及び画素電極１４４と、第２のゲート電極１３３と配線層１１２との電気的な接続をとるための開口（コンタクトホール）が形成される。そして導電性材料が、樹脂層１４２上及びコンタクトホール内に形成され、第５のフォトマスクを用いてパターニングを行うことで引き回し配線１４３、画素電極１４４が形成される。

なお、引き回し配線１４３は、第２のゲート電極１３３の電位を制御するための配線に接続するための配線である。そのため、引き回し配線１４３を固定電位が入力される端子まで引き回す構成としてもよいし、第１のゲート電極に達するコンタクトホールを設けて第１のゲート電極と第２のゲート電極を電気的に接続するために引き回す構成としてもよい。第２のゲート電極１３３を第１のゲート電極１０１と異なる電位とする場合には、第２のゲート電極１３３と第１のゲート電極１０１を電気的に接続するための開口は形成する必要はない。なお引き回し配線１４３及び画素電極１４４を形成するための導電性材料は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いて形成することができる。なお、引き回し配線１４３及び画素電極１４４として配線層１１２と同じ材料との積層構造としてもよい。

以上説明したように、本実施の形態で説明した半導体装置の作製方法は、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法に関し、積層する層の数の増加に関わらずプロセス数の増加を招くことがない。そのため、製造工程の短縮化、低コスト化を図ることが出来る。そして、第２のゲート電極による電位の制御により、しきい値電圧の制御を行える構成とすることができる。本実施の形態の半導体装置の作製方法では、酸化物半導体膜上に、酸化物半導体膜のパターニング前に、第２の絶縁膜を形成することができる。従って、第２の絶縁膜には、酸化物半導体膜の膜厚による段差形状をなくすことができる。その結果、第２の絶縁膜の膜厚を薄膜化することが容易な構成を取ることができる。そのため、第２のゲート電極の電位を制御することにより、薄膜トランジスタのしきい値電圧の制御に必要な電位を小さく設定することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、上下を２つのゲート電極に挟まれた酸化物半導体膜を用いた薄膜トランジスタを含む半導体装置の作製方法について実施の形態１とは異なる断面図を用いて説明する。

図２（Ａ）乃至（Ｅ）は、図１（Ａ）乃至（Ｅ）と、一部異なる構造を示している。図２（Ａ）乃至（Ｅ）において、図１（Ａ）乃至（Ｅ）と異なる部分以外は、同一の符号を用いて説明し、詳細な説明については上記実施の形態での説明を援用するものとする。

図２（Ａ）乃至（Ｅ）は、図１（Ｂ）の配線層１１２上にバッファ層となる第２の酸化物半導体膜を形成した例である。図２（Ａ）については、図１（Ａ）と同様の説明となる。

図２（Ｂ）では、第１のゲート絶縁膜１１１上に金属材料からなる導電層（第２の導電層）をスパッタ法や真空蒸着法で形成し、導電層上に酸化物半導体膜をスパッタ法にて形成し、第２のフォトマスクを用いてパターニング（第２のパターニング）を行い、ソース電極またはドレイン電極となる配線層１１２、酸化物半導体膜１１３（第２の酸化物半導体膜、低抵抗酸化物半導体膜ともいう）、容量配線、及び端子電極等を形成する（図２（Ｂ）参照）。本実施の形態では酸化物半導体膜１１３となる第２の酸化物半導体膜としては、窒素ガスを含む雰囲気中でスパッタ法によりＩｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１）を用いて得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うことによって、前述の第１の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜よりも低抵抗の酸化物半導体膜（または第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜という）となる。

また、低抵抗の酸化物半導体膜は、縮退した酸化物半導体を用いることが好ましい。また、縮退した酸化物半導体は透光性を有することが好ましい。低抵抗の酸化物半導体膜は、一例として、窒素を含ませたＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、即ちＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜（ＩＧＺＯＮ膜とも呼ぶ）を用いればよい。また、低抵抗の酸化物半導体膜は、Ｇａ−Ｚｎ−Ｏ系非単結晶膜、または窒素を含ませたＧａ−Ｚｎ−Ｏ系非単結晶膜、即ちＧａ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。また、低抵抗の酸化物半導体膜は、Ａｌ−Ｚｎ−Ｏ系非単結晶膜、又は窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。なお、Ｇａ−Ｚｎ−Ｏ系酸化物半導体又はＧａ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるガリウムは、１重量％以上１０重量％以下であることが好ましく、Ａｌ−Ｚｎ−Ｏ系酸化物半導体又はＡｌ−Ｚｎ−Ｏ−Ｎ系酸化物半導体に含まれるアルミニウムは、１重量％以上１０重量％以下であることが好ましい。また、窒素を含ませたＺｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ−Ｎ系非単結晶膜を用いてもよい。

次いで、図１（Ｃ）と同様に、第１のゲート絶縁膜１１１及び酸化物半導体膜１１３上に酸化物半導体膜１２１、第２の絶縁膜１２２、及び第３の導電層１２３を順次積層して形成する（図２（Ｃ）参照）。

次いで、図１（Ｄ）と同様に、第３の導電層１２３上にレジストを形成し、第３のフォトマスクを用いて露光、現像の処理を行う。そして、第３のフォトマスクによる露光、現像の処理で得られたレジストマスクにより、前述の酸化物半導体膜１１３（第２の酸化物半導体膜）、酸化物半導体膜１２１（第１の酸化物半導体膜）、第２の絶縁膜１２２、第３の導電層１２３のエッチング工程を行う（図２（Ｄ）参照）。そして、島状の酸化物半導体膜１３１、島状の酸化物半導体膜１３１の下のバッファ層１３５（低抵抗領域、Ｎ^＋型領域、ｎ^＋層、ともいう）、島状の酸化物半導体膜１３１上の島状の第２のゲート絶縁膜１３２（第２の絶縁膜ともいう）、島状の第２のゲート絶縁膜１３２上の第２のゲート電極１３３が得られ、第２のゲート電極１３３上にレジストマスク１３４が残存する（図２（Ｄ）参照）。なおバッファ層１３５、島状の酸化物半導体膜１３１、島状の第２のゲート絶縁膜１３２、及び第２のゲート電極１３３は、エッチングを同一工程で行うことにより、図２（Ｄ）に示すように端部が一致し、連続的な構造となっている。なお、レジストマスク１３４の断面を、テーパーを有する形状とすることにより、段差形状による配線の段切れ、短絡等を防ぐことができる。

なおレジストマスク１３４を除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により第１の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜および第２の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、第１の酸化物半導体膜及び第２の酸化物半導体膜の成膜後であれば特に限定されない。

以上の工程を経て、薄膜トランジスタ１４１を作製し、薄膜トランジスタ１４１を覆って、層間絶縁層となる樹脂層１４２を形成する。なお、図１（Ｅ）と同様に第４及び第５のフォトマスクを用いて、薄膜トランジスタ１４１を覆って層間絶縁層となる樹脂層１４２を形成し、次いで層間絶縁層となる樹脂層１４２に第２のゲート電極１３３、配線層１１２に達する開口を形成し、そして層間絶縁層となる樹脂層１４２上に導電性材料を形成し、第２のゲート電極１３３に接続される引き回し配線１４３、配線層１１２に接続される画素電極１４４を作製する（図２（Ｅ）参照）。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。そのため、上記実施の形態と同様に、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法に関し、積層する層の数の増加に関わらずプロセス数の増加を招くことがない。そのため、製造工程の短縮化、低コスト化を図ることが出来る。そして、第２のゲート電極による電位の制御により、しきい値電圧の制御を行える構成とすることができる。本実施の形態の半導体装置の作製方法では、酸化物半導体膜上に、酸化物半導体膜のパターニング前に、第２の絶縁膜を形成することができる。従って、第２の絶縁膜には、酸化物半導体膜の膜厚による段差形状をなくすことができる。その結果、第２の絶縁膜の膜厚を薄膜化することが容易な構成を取ることができる。そのため、第２のゲート電極の電位を制御することにより、薄膜トランジスタのしきい値電圧の制御に必要な電位を小さく設定することができる。

（実施の形態３）
本実施の形態では、上下を２つのゲート電極に挟まれた酸化物半導体膜を用いた薄膜トランジスタを含む半導体装置の作製方法について実施の形態１、実施の形態２とは異なる断面図を用いて説明する。

図３（Ａ）乃至（Ｅ）は、図１（Ａ）乃至（Ｅ）、図２（Ａ）乃至（Ｅ）と、一部異なる構造を示している。図３（Ａ）乃至（Ｅ）において、図１（Ａ）乃至（Ｅ）、図２（Ａ）乃至（Ｅ）と異なる部分以外は、同一の符号を用いて説明し、詳細な説明については上記実施の形態での説明を援用するものとする。

図３（Ａ）乃至（Ｅ）は、図１（Ｂ）の配線層１１２の下にバッファ層となる第２の酸化物半導体膜を形成した例である。図３（Ａ）については、図１（Ａ）と同様の説明となる。

図３（Ｂ）では、第１のゲート絶縁膜１１１上に酸化物半導体膜をスパッタ法にて形成し、酸化物半導体膜上に金属材料からなる導電層（第２の導電層）をスパッタ法や真空蒸着法で形成し、第２のフォトマスクを用いてパターニング（第２のパターニング）を行い、ソース電極またはドレイン電極となる配線層１１２、酸化物半導体膜１１３（第２の酸化物半導体膜、低抵抗酸化物半導体膜、バッファ層ともいう）、容量配線、及び端子電極等を形成する（図３（Ｂ）参照）。本実施の形態では酸化物半導体膜１１３となる第２の酸化物半導体膜としては、窒素ガスを含む雰囲気中でスパッタ法によりＩｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１）を用いて得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜を成膜する。この酸窒化物膜は、後に行う熱処理を行うことによって、前述の第１の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜よりも低抵抗の酸化物半導体膜（または第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜という）となる。

次いで、図１（Ｃ）と同様に、第１のゲート絶縁膜１１１及び配線層１１２上に酸化物半導体膜１２１（第１の酸化物半導体膜）、第２の絶縁膜１２２、及び第３の導電層１２３を順次積層して形成する（図３（Ｃ）参照）。

次いで、図１（Ｄ）と同様に、第３の導電層１２３上にレジストを形成し、第３のフォトマスクを用いて露光、現像の処理を行う。そして、第３のフォトマスクによる露光、現像の処理で得られたレジストマスクにより、酸化物半導体膜１２１、第２の絶縁膜１２２、第３の導電層１２３のエッチング工程を行う（図３（Ｄ）参照）。そして、島状の酸化物半導体膜１３１、島状の酸化物半導体膜１３１上の島状の第２のゲート絶縁膜１３２、島状の第２のゲート絶縁膜１３２上の第２のゲート電極１３３が得られ、第２のゲート電極１３３上にレジストマスク１３４が残存する（図３（Ｄ）参照）。なお島状の酸化物半導体膜１３１、島状の第２のゲート絶縁膜１３２、及び第２のゲート電極１３３は、エッチングを同一工程で行うことにより、図３（Ｄ）に示すように端部が一致し、連続的な構造となっている。なお、レジストマスク１３４の断面を、テーパーを有する形状とすることにより、段差形状による配線の段切れ、短絡等を防ぐことができる。

なおレジストマスク１３４を除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により第１の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜および第２の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、第１の酸化物半導体膜及び第２の酸化物半導体膜の成膜後であれば特に限定されない。

以上の工程を経て、薄膜トランジスタ１４１を作製する。なお、図１（Ｅ）と同様に第４及び第５のフォトマスクを用いて、薄膜トランジスタ１４１を覆って層間絶縁層となる樹脂層１４２を形成し、次いで層間絶縁層となる樹脂層１４２にコンタクトホールを開口して、そして層間絶縁層となる樹脂層１４２上に導電性材料を形成し、第２のゲート電極１３３に接続される引き回し配線１４３、配線層１１２に接続される画素電極１４４を作製する（図３（Ｅ）参照）。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。そのため、上記実施の形態と同様に、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法に関し、積層する層の数の増加に関わらずプロセス数の増加を招くことがない。そのため、製造工程の短縮化、低コスト化を図ることが出来る。そして、第２のゲート電極による電位の制御により、しきい値電圧の制御を行える構成とすることができる。本実施の形態の半導体装置の作製方法では、酸化物半導体膜上に、酸化物半導体膜のパターニング前に、第２の絶縁膜を形成することができる。従って、第２の絶縁膜には、酸化物半導体膜の膜厚による段差形状をなくすことができる。その結果、第２の絶縁膜の膜厚を薄膜化することが容易な構成を取ることができる。そのため、第２のゲート電極の電位を制御することにより、薄膜トランジスタのしきい値電圧の制御に必要な電位を小さく設定することができる。

（実施の形態４）
本実施の形態では、上下を２つのゲート電極に挟まれた酸化物半導体膜を用いた薄膜トランジスタを含む半導体装置の作製方法について実施の形態１とは異なる断面図を用いて説明する。

また、図４（Ａ）乃至（Ｅ）は、図１（Ａ）乃至（Ｅ）と一部異なる構造を示している。図４（Ａ）乃至（Ｅ）において、図１（Ａ）乃至（Ｅ）と異なる部分以外は、同一の符号を用いて説明し、詳細な説明については上記実施の形態での説明を援用するものとする。

図４（Ａ）乃至（Ｅ）は、図１（Ｂ）の酸化物半導体膜１２１と第２の絶縁膜１２２との間にチャネル保護膜を形成した例である。図４（Ａ）、図４（Ｂ）については、図１（Ａ）、図１（Ｂ）と同様の説明となる。

図４（Ｃ）では、第１のゲート絶縁膜１１１及び配線層１１２上に酸化物半導体膜１２１、チャネル保護膜１２４、第２の絶縁膜１２２、及び第３の導電層１２３を順次積層して形成する。本実施の形態ではチャネル保護膜１２４となる材料としては一例として無機絶縁材料、また無機絶縁材料に限らずにスパッタ法で得られる非晶質半導体膜またはその化合物、代表的にはアモルファスシリコン膜を用いて形成すればよい。また、チャネル保護膜１２４に用いる非晶質シリコン膜の化合物とは、スパッタ法で形成されるボロンなどのｐ型の不純物元素を含むｐ型非晶質シリコン膜、或いはスパッタ法で形成されるリンなどのｎ型の不純物元素を含むｎ型非晶質シリコン膜を指している。中でも、チャネル保護膜１２４にｐ型非晶質シリコン膜を用いる場合、オフ時のリーク電流を低減し、ｐ型非晶質シリコン膜に接して設けられた酸化物半導体膜のバックチャネルで発生したキャリア（電子）を打ち消す効果がある。また、チャネル保護膜１２４に非晶質シリコン膜を用いた場合、非晶質シリコン膜は、水分や、水素イオンや、ＯＨ−などをブロックする機能を有する。また、非晶質シリコン膜は、酸化物半導体への光の入射を遮る遮光層としても機能する。

本実施の形態では、チャネル保護膜１２４として、ボロンを含むターゲットを用いたスパッタ法で得られるボロンを含むアモルファスシリコン膜を用いる。また、ボロンを含むアモルファスシリコン膜の成膜条件は低パワー条件、または基板温度を２００℃未満とする。チャネル保護膜１２４は酸化物半導体膜１２１と接して形成されるため、チャネル保護膜１２４の成膜時及びエッチング時における酸化物半導体膜１２１へのダメージを極力低減することが好ましい。

次いで、図１（Ｄ）と同様に、第３の導電層１２３上にレジストを形成し、第３のフォトマスクを用いて露光、現像の処理を行う。そして、第３のフォトマスクによる露光、現像の処理で得られたレジストマスクにより、酸化物半導体膜１２１、チャネル保護膜１２４、第２の絶縁膜１２２、第３の導電層１２３のエッチング工程を行う（図４（Ｄ）参照）。そして、島状の酸化物半導体膜１３１（第１の島状の酸化物半導体膜ともいう）、島状の酸化物半導体膜１３１上の島状のチャネル保護膜１３６、島状のチャネル保護膜１３６上の島状の第２のゲート絶縁膜１３２（島状の第２の絶縁膜ともいう）、島状の第２のゲート絶縁膜１３２上の第２のゲート電極１３３が得られ、第２のゲート電極１３３上にレジストマスク１３４が残存する（図４（Ｄ）参照）。なお島状の酸化物半導体膜１３１、島状のチャネル保護膜１３６、島状の第２のゲート絶縁膜１３２、及び第２のゲート電極１３３は、エッチングを同一工程で行うことにより、図４（Ｄ）に示すように端部が一致し、連続的な構造となっている。なお、レジストマスク１３４の断面を、テーパーを有する形状とすることにより、段差形状による配線の段切れ、短絡等を防ぐことができる。

なおレジストマスク１３４を除去した後、図１（Ｄ）と同様に、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。

以上の工程を経て、薄膜トランジスタ１４１を作製する。なお、図１（Ｅ）と同様に第４及び第５のフォトマスクを用いて、薄膜トランジスタ１４１を覆って層間絶縁層となる樹脂層１４２を形成し、次いで層間絶縁層となる樹脂層１４２にコンタクトホールを開口して、層間絶縁層となる樹脂層１４２上に導電性材料を形成し、第２のゲート電極１３３に接続される引き回し配線１４３、配線層１１２に接続される画素電極１４４を作製する（図４（Ｅ）参照）。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。そのため、上記実施の形態と同様に、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法に関し、積層する層の数の増加に関わらずプロセス数の増加を招くことがない。そのため、製造工程の短縮化、低コスト化を図ることが出来る。そして、第２のゲート電極による電位の制御により、しきい値電圧の制御を行える構成とすることができる。本実施の形態の半導体装置の作製方法では、酸化物半導体膜上に、酸化物半導体膜のパターニング前に、第２の絶縁膜を形成することができる。従って、第２の絶縁膜には、酸化物半導体膜の膜厚による段差形状をなくすことができる。その結果、第２の絶縁膜の膜厚を薄膜化することが容易な構成を取ることができる。そのため、第２のゲート電極の電位を制御することにより、薄膜トランジスタのしきい値電圧の制御に必要な電位を小さく設定することができる。

（実施の形態５）
本実施の形態では、上下を２つのゲート電極に挟まれた酸化物半導体膜を用いた薄膜トランジスタを含む半導体装置の作製方法について実施の形態２とは異なる断面図を用いて説明する。

また、図５（Ａ）乃至（Ｅ）は、図２（Ａ）乃至（Ｅ）、図４（Ａ）乃至（Ｅ）と、一部異なる構造を示している。図５（Ａ）乃至（Ｅ）において、図２（Ａ）乃至（Ｅ）、図４（Ａ）乃至（Ｅ）と異なる部分以外は、同一の符号を用いて説明し、詳細な説明については上記実施の形態での説明を援用するものとする。

図５（Ａ）乃至（Ｅ）は、図１（Ｂ）の配線層１１２上にバッファ層となる第２の酸化物半導体膜を形成した例である。図５（Ａ）、図５（Ｂ）については、図２（Ａ）、図２（Ｂ）と同様の説明となる。

次いで、第１のゲート絶縁膜１１１及び酸化物半導体膜１１３上に、図４（Ｃ）と同様にして、酸化物半導体膜１２１、チャネル保護膜１２４、第２の絶縁膜１２２、及び第３の導電層１２３を順次積層して形成する（図５（Ｃ）参照）。

次いで、図２（Ｄ）と同様に、第３の導電層１２３上にレジストを形成し、第３のフォトマスクを用いて露光、現像の処理を行う。そして、第３のフォトマスクによる露光、現像の処理で得られたレジストマスクにより、前述の酸化物半導体膜１１３（第２の酸化物半導体膜）、酸化物半導体膜１２１（第１の酸化物半導体膜）、チャネル保護膜１２４、第２の絶縁膜１２２、第３の導電層１２３のエッチング工程を行う（図５（Ｄ）参照）。そして、島状の酸化物半導体膜１３１、島状の酸化物半導体膜１３１の下のバッファ層１３５（低抵抗領域、Ｎ^＋型領域、ｎ^＋層、ともいう）、島状の酸化物半導体膜１３１上の島状のチャネル保護膜１３６、島状のチャネル保護膜１３６上の島状の第２のゲート絶縁膜１３２、島状の第２のゲート絶縁膜１３２上の第２のゲート電極１３３が得られ、第２のゲート電極１３３上にレジストマスク１３４が残存する（図５（Ｄ）参照）。なおバッファ層１３５、島状の酸化物半導体膜１３１、島状のチャネル保護膜１３６、島状の第２のゲート絶縁膜１３２、及び第２のゲート電極１３３は、エッチングを同一工程で行うことにより、図５（Ｄ）に示すように端部が一致し、連続的な構造となっている。なお、レジストマスク１３４の断面を、テーパーを有する形状とすることにより、段差形状による配線の段切れ、短絡等を防ぐことができる。

なおレジストマスク１３４を除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜および第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜及び第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜後であれば特に限定されない。

以上の工程を経て、薄膜トランジスタ１４１を作製する。なお、図２（Ｅ）と同様に第４及び第５のフォトマスクを用いて、薄膜トランジスタ１４１を覆って層間絶縁層となる樹脂層１４２を形成し、次いで層間絶縁層となる樹脂層１４２に第２のゲート電極１３３、配線層１１２に達する開口を形成し、そして層間絶縁層となる樹脂層１４２上に導電性材料を形成し、第２のゲート電極１３３に接続される引き回し配線１４３、配線層１１２に接続される画素電極１４４を作製する（図５（Ｅ）参照）。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。そのため、上記実施の形態と同様に、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法に関し、積層する層の数の増加に関わらずプロセス数の増加を招くことがない。そのため、製造工程の短縮化、低コスト化を図ることが出来る。そして、第２のゲート電極による電位の制御により、しきい値電圧の制御を行える構成とすることができる。本実施の形態の半導体装置の作製方法では、酸化物半導体膜上に、酸化物半導体膜のパターニング前に、第２の絶縁膜を形成することができる。従って、第２の絶縁膜には、酸化物半導体膜の膜厚による段差形状をなくすことができる。その結果、第２の絶縁膜の膜厚を薄膜化することが容易な構成を取ることができる。そのため、第２のゲート電極の電位を制御することにより、薄膜トランジスタのしきい値電圧の制御に必要な電位を小さく設定することができる。

（実施の形態６）
本実施の形態では、上下を２つのゲート電極に挟まれた酸化物半導体膜を用いた薄膜トランジスタを含む半導体装置の作製方法について実施の形態３とは異なる断面図を用いて説明する。

また、図６（Ａ）乃至（Ｅ）は、図３（Ａ）乃至（Ｅ）、図４（Ａ）乃至（Ｅ）と、一部異なる構造を示している。図６（Ａ）乃至（Ｅ）において、図３（Ａ）乃至（Ｅ）、図４（Ａ）乃至（Ｅ）と異なる部分以外は、同一の符号を用いて説明し、詳細な説明については上記実施の形態での説明を援用するものとする。

図６（Ａ）乃至（Ｅ）は、図３（Ｂ）の配線層１１２の下に第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜である酸化物半導体膜１１３（低抵抗領域、バッファ層ともいう）を形成した例である。図６（Ａ）、図６（Ｂ）については、図３（Ａ）、図３（Ｂ）と同様の説明となる。

次いで、第１のゲート絶縁膜１１１及び配線層１１２上に、図４（Ｃ）と同様にして、酸化物半導体膜１２１、チャネル保護膜１２４、第２の絶縁膜１２２、及び第３の導電層１２３を順次積層して形成する（図６（Ｃ）参照）。

次いで、図３（Ｄ）と同様に、第３の導電層１２３上にレジストを形成し、第３のフォトマスクを用いて露光、現像の処理を行う。そして、第３のフォトマスクによる露光、現像の処理で得られたレジストマスクにより、酸化物半導体膜１２１、チャネル保護膜１２４、第２の絶縁膜１２２、第３の導電層１２３のエッチング工程を行う（図６（Ｄ）参照）。そして、島状の酸化物半導体膜１３１、島状の酸化物半導体膜１３１上の島状のチャネル保護膜１３６、島状のチャネル保護膜１３６上の島状の第２のゲート絶縁膜１３２、島状の第２のゲート絶縁膜１３２上の第２のゲート電極１３３が得られ、第２のゲート電極１３３上にレジストマスク１３４が残存する（図６（Ｄ）参照）。なお島状の酸化物半導体膜１３１、島状のチャネル保護膜１３６、島状の第２のゲート絶縁膜１３２、及び第２のゲート電極１３３は、エッチングを同一工程で行うことにより、図６（Ｄ）に示すように端部が一致し、連続的な構造となっている。なお、レジストマスク１３４の断面を、テーパーを有する形状とすることにより、段差形状による配線の段切れ、短絡等を防ぐことができる。

なおレジストマスク１３４を除去した後、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ましい。ここでは炉に入れ、酸素を含む窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により第１の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜および第２の酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、第１の酸化物半導体膜及び第２の酸化物半導体膜の成膜後であれば特に限定されない。

以上の工程を経て、薄膜トランジスタ１４１を作製する。なお、図３（Ｅ）と同様に第４及び第５のフォトマスクを用いて、薄膜トランジスタ１４１を覆って層間絶縁層となる樹脂層１４２を形成し、次いで層間絶縁層となる樹脂層１４２にコンタクトホールを開口して、そして層間絶縁層となる樹脂層１４２上に導電性材料を形成し、第２のゲート電極１３３に接続される引き回し配線１４３、配線層１１２に接続される画素電極１４４を作製する（図６（Ｅ）参照）。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。そのため、上記実施の形態と同様に、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法に関し、積層する層の数の増加に関わらずプロセス数の増加を招くことがない。そのため、製造工程の短縮化、低コスト化を図ることが出来る。そして、第２のゲート電極による電位の制御により、しきい値電圧の制御を行える構成とすることができる。本実施の形態の半導体装置の作製方法では、酸化物半導体膜上に、酸化物半導体膜のパターニング前に、第２の絶縁膜を形成することができる。従って、第２の絶縁膜には、酸化物半導体膜の膜厚による段差形状をなくすことができる。その結果、第２の絶縁膜の膜厚を薄膜化することが容易な構成を取ることができる。そのため、第２のゲート電極の電位を制御することにより、薄膜トランジスタのしきい値電圧の制御に必要な電位を小さく設定することができる。

（実施の形態７）
本実施の形態では、表示装置について、ブロック図、回路図、各信号等の電位変化を示す波形図、上面図（レイアウト図）等を参照して説明する。

図７（Ａ）は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図７（Ａ）に示す液晶表示装置は、基板８００上に表示素子を備えた画素を複数有する画素部８０１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路８０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路８０３と、を有する。各画素には、図７（Ｂ）に示す薄膜トランジスタ８０４（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）が設けられている。薄膜トランジスタ８０４は、第１の制御信号Ｇ１及び第２の制御信号Ｇ２によって、Ｉｎ端子とＯｕｔ端子間の電気的な制御を行う素子である。なお、図７（Ｂ）に示す薄膜トランジスタ８０４のシンボルは、上記実施の形態１乃至６のいずれか一で説明した４端子によって制御される薄膜トランジスタを意味し、図面等で以下用いることとする。

なお、ここでは、走査線駆動回路８０２及び信号線駆動回路８０３を表示装置に作製する形態を示したが、走査線駆動回路８０２の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路８０３の一部をＩＣ等の半導体装置で実装してもよい。走査線駆動回路８０２を基板８００上に複数設ける構成としてもよい。

図８は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回路、及び画素部の位置関係を説明する図である。絶縁表面を有する基板８２０上には走査線８２３Ａ及び制御線８２３Ｂと信号線８２４が交差して配置され、画素部８２７が構成されている。なお、画素部８２７は、図７に示す画素部８０１に相当する。なお制御線８２３Ｂを信号線８２４と平行になるように配置する構成としてもよい。

画素部８２７は複数の画素８２８がマトリクス状に配列して構成されている。画素８２８は、走査線８２３Ａ、制御線８２３Ｂ、信号線８２４に接続される画素ＴＦＴ８２９（薄膜トランジスタともいう）、保持容量部８３０、画素電極８３１を含んで構成されている。

ここで示す画素構成において、保持容量部８３０では、一方の電極と画素ＴＦＴ８２９が接続され、他方の電極と容量線８３２が接続される場合を示している。また、画素電極８３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動する一方の電極を構成する。これらの表示素子の他方の電極（対向電極ともいう）はコモン端子８３３に接続されている。コモン端子からは共通電位（コモン電位とも呼ぶ）が表示素子の他方の電極に供給される。

保護回路８３５は、画素部８２７から延びて設けられた配線と、信号線入力端子８２２との間に配設されている。また保護回路８３５は、走査線駆動回路８０２と、画素部８２７の間に配設されている。本実施の形態では、複数の保護回路８３５を配設して、走査線８２３Ａ、制御線８２３Ｂ、信号線８２４、及び容量線８３２に静電気等によりサージ電圧が印加され、画素ＴＦＴ８２９等が破壊されないように構成されている。そのため、保護回路８３５にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成されている。

本実施の形態では、信号線入力端子８２２の近傍に保護回路８３５を配設する例を示している。ただし、保護回路８３５の配設位置、保護回路８３５の有無はこれに限定されない。

図８の画素ＴＦＴ８２９に、実施の形態１乃至６のいずれか一に示した薄膜トランジスタを用いることで、以下の利点がある。

実施の形態１乃至６のいずれか一に示した作製方法で作製される薄膜トランジスタを有する画素を設けることで、プロセス数の増加を招くことなく、薄膜トランジスタの閾値電圧の制御、及び／または薄膜トランジスタのオン電流を大きくすることが可能となる。

次に図９で、画素８２８に供給される信号の電位変化の概略を表す波形図について示し、画素８２８の動作について説明する。図９では、任意の画素の接続された走査線８２３Ａ、制御線８２３Ｂ、信号線８２４、及び容量線８３２のそれぞれの電位についての波形について示すものである。図９は、走査線８２３Ａの電位変化の概略を表す波形Ｇ１、制御線８２３Ｂの電位変化の概略を表す波形Ｇ２、信号線８２４の電位変化の概略を表す波形Ｄ、及び容量線８３２の電位変化を表す波形ＣＯＭ、の時間変化について横軸を時間、縦軸を電位として表したものである。なお、波形Ｇ１の高電源電位はＶ_１と表し、波形Ｇ１の低電源電位はＶ_２と表し、波形Ｇ２の電位はＶ_Ｃと表し、波形Ｄの高電源電位はＶ_Ｄ１と表し、波形Ｄの低電源電位はＶ_Ｄ２と表し、波形ＣＯＭの電位はＶ_ＣＯＭと表す。なお、図示するように、波形Ｇ１がＶ_１になってからＶ_２になり、次にＶ_１になるまでの期間が、１フレーム期間の長さに対応するものである。また、図示するように、波形Ｇ１がＶ_１になってからＶ_２になるまでの期間が、１ゲート選択期間の長さに対応するものである。

図９で１フレーム期間の１ゲート選択期間、すなわち走査線８２３ＡがＶ_１になったとき、Ｖ_Ｄ１からＶ_Ｄ２の範囲にある信号線８２４の電位が画素８２８内の保持容量部８３０で保持される。また図９で１フレーム期間の１ゲート選択期間以外の期間、すなわち走査線８２３ＡがＶ_２になったとき、Ｖ_Ｄ１からＶ_Ｄ２の範囲にある信号線８２４の電位に関わらず、画素８２８内の保持容量部８３０は１ゲート選択期間に入力された電位を保持する。なお制御線８２３Ｂの電位変化の概略を表す波形Ｇ２は、走査線８２３Ａによる画素ＴＦＴ８２９の導通または非導通の制御が誤動作しない範囲の固定電位にすることが好ましい。制御線８２３Ｂの電位Ｖ_ｃをＶ_Ｄ２以下、好ましくはＶ_２からＶ_Ｄ２の範囲とすることで、走査線８２３Ａによる画素ＴＦＴ８２９の導通または非導通の制御の誤差を低減することができる。

図９に示すように、制御線８２３Ｂを設けることにより、実施の形態１乃至６のいずれか一に示した作製方法で作製される画素ＴＦＴを設けることで、プロセス数の増加を招くことなく、薄膜トランジスタの閾値電圧の制御、及び／または薄膜トランジスタのオン電流を大きくすることが可能となる。特に制御線８２３Ｂの波形Ｇ２を固定電位にすることにより、しきい値電圧の安定した薄膜トランジスタを得ることができ好適である。

なお図９に示す画素８２８に供給される信号の電位変化の概略を表す波形図は、一例であって、他の駆動方法を組み合わせて用いてもよい。一例としては、一定期間毎、１フレーム毎、または１画素毎に、共通電極の共通電位（コモン電位）に対して、画素電極に印加される電圧の極性を反転させる、反転駆動のような駆動方法を用いてもよい。反転駆動を行うことによって、画像のちらつき（フリッカ）などの表示ムラ、及び表示素子、例えば液晶素子の劣化を抑制することができる。なお、反転駆動の例としては、フレーム反転駆動をはじめ、ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動などが挙げられる。なお表示方式として、プログレッシブ方式、インターレース方式等を用いることができる。また画素に複数のサブ画素（副画素ともいう）を設ける構成としてもよい。

次に、図８に示した画素８２８のレイアウト図の一例を図１０（Ａ）、また図１０（Ａ）中の鎖線Ａ−Ｂで切断した断面を図１０（Ｂ）に示す。なお図１０（Ａ）に示す画素のレイアウト図は、走査線８２３Ａの延伸する方向にＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青）の３色に対応した画素を並べて配設した、いわゆるストライプ配置する例について示している。画素８２８の配置としては、他にもデルタ配置、またはベイヤー配置したレイアウトとしてもよい。なお、ＲＧＢの三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）、又はＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある。なお、ＲＧＢの各色要素の画素毎にその表示領域の大きさが異なっていてもよい。

図１０（Ａ）の画素の回路は、走査線８２３Ａとなる配線（第１のゲート電極層）及び容量線８３２の一方の電極となる配線として機能する第１の導電層１１０１、画素ＴＦＴ８２９のチャネル領域を形成する酸化物半導体膜１１０２、信号線８２４となる配線及び容量線８３２の他方の電極となる配線として機能する第２の導電層１１０３、第２のゲート電極層として機能する第３の導電層１１０４、制御線８２３Ｂとなる配線及び画素電極８３１として機能する第４の導電層１１０５（画素電極層ともいう）、及び第２の導電層１１０３と画素電極８３１とのコンタクト、及び第４の導電層と制御線８２３Ｂとのコンタクト、をとるための開口部１１０６（コンタクト穴ともいう）について示すものである。

なお、図１０（Ａ）に示すレイアウト図において、薄膜トランジスタのソース領域及びドレイン領域の対向部分を、Ｕ字状、またはＣ字状の形状とする構成でもよい。また、ゲート電極層として機能する第１の導電層１１０１を、Ｕ字状またはＣ字状の形状とする構成でもよい。また、第１のゲート電極層として機能する第１の導電層１１０１のチャネル長方向の幅は、酸化物半導体膜１１０２の幅よりも広い。また、第２のゲート電極として機能する第３の導電層１１０４の幅は、第１の導電層１１０１の幅より狭く、酸化物半導体膜１１０２の幅よりも狭い。

また、画素ＴＦＴと走査線との接続が図８とは異なる例について、図１１に示す。図１１では、実施の形態１乃至６のいずれか一に示した薄膜トランジスタにおいて、酸化物半導体膜を挟んで設けられる、走査線である第１のゲート電極１０１と制御線である第２のゲート電極１３３とが同電位となった例について示している。なお図１１では、図８での説明と同じ箇所に関しては、繰り返しの説明を省略する。

図１１は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回路、及び画素部の位置関係を説明する図である。図１１が図８と異なる点は、制御線８２３Ｂがなく、図８での走査線８２３Ａに対応する走査線８２３を有する点にある。図１１に示すように走査線８２３で画素ＴＦＴを制御することにより、制御線を省略することができ、配線数、及び信号線入力端子８２２の数を削減することができる。

次に図１２で、図１１に示す画素８２８に供給される信号の電位変化の概略を表す波形図について示し、図１１での画素８２８の動作について説明する。図１２では、任意の画素の接続された走査線８２３、信号線８２４、及び容量線８３２のそれぞれの電位についての波形について示すものである。なお図１２では図９との違いを明瞭化するため、走査線８２３の電位を、薄膜トランジスタの酸化物半導体膜を挟んで設けられる、第１のゲート電極１０１と第２のゲート電極１３３とで分けて示すことにする。図１２は、第１のゲート電極１０１の電位変化の概略を表す波形Ｇ１、第２のゲート電極１３３の電位変化の概略を表す波形Ｇ２、信号線８２４の電位変化の概略を表す波形Ｄ、及び容量線８３２の電位変化を表す波形ＣＯＭ、の時間変化について横軸を時間、縦軸を電位として表したものである。なお、波形Ｇ１及び波形Ｇ２の高電源電位はＶ_１と表し、波形Ｇ１及び波形Ｇ２の低電源電位はＶ_２と表し、波形Ｄの高電源電位はＶ_Ｄ１と表し、波形Ｄの低電源電位はＶ_Ｄ２と表し、波形ＣＯＭの電位はＶ_ＣＯＭと表す。なお、図示するように、波形Ｇ１がＶ_１になってからＶ_２になり、次にＶ_１になるまでの期間が、１フレーム期間の長さに対応するものである。また、図示するように、波形Ｇ１がＶ_１になってからＶ_２になるまでの期間が、１ゲート選択期間の長さに対応するものである。

図１２で１フレーム期間の１ゲート選択期間、すなわち波形Ｇ１及び波形Ｇ２がＶ_１になったとき、Ｖ_Ｄ１からＶ_Ｄ２の範囲にある信号線８２４の電位が画素８２８内の保持容量部８３０で保持される。また図１２で１フレーム期間の１ゲート選択期間以外の期間、すなわち波形Ｇ１及び波形Ｇ２がＶ_２になったとき、Ｖ_Ｄ１からＶ_Ｄ２の範囲にある信号線８２４の電位に関わらず、画素８２８内の保持容量部８３０は１ゲート選択期間に入力された電位を保持する。なお図１２中、波形Ｇ１と波形Ｇ２は同じ電位となるが、明瞭化のためにずらして示している。

図１２に示すように、波形Ｇ１及び波形Ｇ２を同じ電位で駆動することで、画素ＴＦＴ８２９のチャネルとなる領域を増やすことができ、画素ＴＦＴ８２９を流れる電流量を増やすことになるため、表示素子の高速応答を図ることができる。

なお図１２に示す電位変化の概略を表す波形図は、図９と同様に一例であって、他の駆動方法を組み合わせて用いてもよい。一例としては、一定期間毎、１フレーム毎、または１画素毎に、共通電極の共通電位（コモン電位）に対して、画素電極に印加される電圧の極性を反転させる、反転駆動のような駆動方法を用いてもよい。反転駆動を行うことによって、画像のちらつき（フリッカ）などの表示ムラ、及び表示素子、例えば液晶素子の劣化を抑制することができる。なお、反転駆動の例としては、フレーム反転駆動をはじめ、ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動などが挙げられる。なお表示方式として、プログレッシブ方式、インターレース方式等を用いることができる。また画素に複数のサブ画素（副画素ともいう）を設ける構成としてもよい。

次に、図１１に示した画素８２８のレイアウト図の一例を図１３に示す。なお図１３に示す画素のレイアウト図は、走査線８２３の延伸する方向にＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青）の３色に対応した画素を並べて配設した、いわゆるストライプ配置する例について示している。画素８２８の配置としては、他にもデルタ配置、またはベイヤー配置したレイアウトとしてもよい。なお、ＲＧＢの三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）、又はＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある。なお、ＲＧＢの各色要素の画素毎にその表示領域の大きさが異なっていてもよい。なお図１３中の鎖線Ａ−Ｂで切断した断面は、図１０（Ｂ）と同じ断面となる。

図１３の画素の回路は、走査線８２３となる配線（第１のゲート電極層）及び容量線８３２の一方の電極となる配線として機能する第１の導電層１１０１、画素ＴＦＴ８２９のチャネル領域を形成する酸化物半導体膜１１０２、信号線８２４となる配線及び容量線８３２の他方の電極となる配線として機能する第２の導電層１１０３、第２のゲート電極層として機能する第３の導電層１１０４、第１の導電層１１０１に接続される配線及び画素電極８３１となる第４の導電層１１０５、及び第２の導電層１１０３と画素電極８３１とのコンタクトをとるため、または第１の導電層１１０１と第４の導電層１１０５とのコンタクトをとるための開口部１１０６（コンタクト穴ともいう）について示すものである。

なお、図１３に示すレイアウト図において、薄膜トランジスタのソース領域及びドレイン領域の対向部分を、Ｕ字状、またはＣ字状の形状とする構成でもよい。また、第１のゲート電極層として機能する第１の導電層１１０１を、Ｕ字状またはＣ字状の形状とする構成でもよい。また、図１３においては、第１のゲート電極層として機能する第１の導電層１１０１のチャネル長方向の幅は、酸化物半導体膜１１０２の幅よりも広い。また、第２のゲート電極層として機能する第３の導電層１１０４の幅（チャネル長方向の幅）は、第１の導電層１１０１の幅より狭く、酸化物半導体膜１１０２の幅よりも広い。

以上説明したように、上記実施の形態１乃至６のいずれか一に示した作製方法で作製される薄膜トランジスタを有する画素を設けることで、プロセス数の増加を招くことなく、薄膜トランジスタの閾値電圧の制御、及び／または薄膜トランジスタのオン電流を大きくすることが可能となる。

なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。

（実施の形態８）
本実施の形態では、上記実施の形態１乃至６のいずれか一で述べた薄膜トランジスタを具備する表示装置として発光表示装置の一例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

図１４は、上記実施の形態１乃至６のいずれか一で述べた薄膜トランジスタを具備する発光表示装置の画素の一例を示す図である。

発光表示装置が具備する画素の構成及び画素の動作について説明する。ここでは酸化物半導体膜（代表的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用いるｎチャネル型の薄膜トランジスタを１つの画素に２つ用いる例を示す。

画素６４００は、スイッチング用トランジスタ６４０１（第１のトランジスタともいう）、駆動用トランジスタ６４０２（第２のトランジスタともいう）、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は第１のゲート電極が走査線６４０６Ａに接続され、第２のゲート電極が制御線６４０６Ｂに接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２の第１のゲート電極に接続されている。駆動用トランジスタ６４０２は、第１のゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第２のゲート電極が制御線６４０６Ｂに接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部とすればよい。

なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。

なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。

アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のしきい値電圧以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。電源線６４０７の電位は、駆動用トランジスタ６４０２を飽和領域で動作させるため、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログ値とすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

図１４に示すように、制御線６４０６Ｂを設けることにより、実施の形態１乃至６のいずれか一に示した薄膜トランジスタと同様に、スイッチング用トランジスタ６４０１及び駆動用トランジスタ６４０２のしきい値電圧の制御を行うことができる。特に駆動用トランジスタ６４０２では、飽和領域で動作するようにビデオ信号を入力することとなる。そのため、制御線６４０６Ｂの電位によってしきい値電圧の制御を行う構成とすることにより、しきい値電圧のシフトによる入力するビデオ信号と発光素子の輝度とのずれを小さくすることができる。その結果、表示装置の表示品質の向上を図ることが出来る。

なお、スイッチング用トランジスタ６４０１は、スイッチと動作させるトランジスタであり、制御線６４０６Ｂによる第２のゲートの電位の制御を省略することもできる。

なお、図１４に示す画素構成は、これに限定されない。例えば、図１４に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。

なお、アナログ階調駆動に代えて、デジタル階調駆動を行う場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。図１４と同じ画素構成を用いることができる。

次に、発光素子の構成について、図１５を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１５（Ａ）、図１５（Ｂ）、及び図１５（Ｃ）の半導体装置に用いられる駆動用ＴＦＴである薄膜トランジスタ７００１、７０１１、７０２１は、実施の形態１で示す薄膜トランジスタ１４１と同様に作製でき、酸化物半導体膜をチャネル形成領域に用いる薄膜トランジスタである。

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。

上面射出構造の発光素子について図１５（Ａ）を用いて説明する。

図１５（Ａ）には、実施の形態１に示す薄膜トランジスタの作製方法により形成される薄膜トランジスタ７００１を画素に配置する駆動ＴＦＴとし、薄膜トランジスタ７００１と電気的に接続する発光素子７００２から発せられる光が陽極７００５側に抜ける場合の画素の断面図を示す。薄膜トランジスタ７００１は、層間絶縁層７０１７で覆われ、さらに層間絶縁層７０１７上に引き回し配線７００９を有し、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。図１５（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴである薄膜トランジスタ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。

また、図１５（Ａ）では、陰極７００３と同じ材料で酸化物半導体膜を引き回し配線７００９が覆い、遮光している。引き回し配線７００９に接続される第２のゲート電極の電位によって、薄膜トランジスタ７００１のしきい値を制御することができる。陰極７００３と引き回し配線７００９とを同じ材料とすることで、工程数を低減することができる。

また、引き回し配線７００９と陰極７００３の短絡を防止するための絶縁材料からなる隔壁７００６を有している。この隔壁７００６の一部と露呈している陰極の一部の両方に重なるように発光層７００４が設けられる。

そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。

陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図１５（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。

次に、下面射出構造の発光素子について図１５（Ｂ）を用いて説明する。実施の形態１に示す薄膜トランジスタの作製方法により形成される薄膜トランジスタ７０１１を画素に配置する駆動ＴＦＴとし、薄膜トランジスタ７０１１と電気的に接続する発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。薄膜トランジスタ７０１１は層間絶縁層７０１７で覆われ、さらに層間絶縁層７０１７上に引き回し配線７０１９を有し、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。図１５（Ｂ）では、薄膜トランジスタ７０１１と電気的に接続された透光性を有する導電膜７０１０上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図１５（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図１５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図１５（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。

また、図１５（Ｂ）では、透光性を有する導電膜７０１０と同じ透光性を有する導電性材料で引き回し配線７０１９が酸化物半導体膜を覆う構成としている。本実施の形態では、引き回し配線７０１９の材料として、ＳｉＯｘを含むインジウム錫酸化物を用いる。また、引き回し配線７０１９に接続される第２のゲート電極によって薄膜トランジスタ７０１１のしきい値を制御する。透光性を有する導電膜７０１０と引き回し配線７０１９とを同じ材料とすることで、工程数を低減することができる。また、薄膜トランジスタ７０１１の酸化物半導体膜は、引き回し配線７０１９下方に形成される第２のゲート電極によって遮光される構成となっている。

陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図１５（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。

次に、両面射出構造の発光素子について、図１５（Ｃ）を用いて説明する。図１５（Ｃ）には、実施の形態１に示す薄膜トランジスタの作製方法により形成される薄膜トランジスタ７０２１を画素に配置する駆動ＴＦＴとし、薄膜トランジスタ７０２１と電気的に接続する発光素子７０２２から発せられる光が陽極７０２５側と陰極７０２３側の両方に抜ける場合の画素の断面図を示す。薄膜トランジスタ７０２１は、層間絶縁層７０１７で覆われ、さらに層間絶縁層７０１７上に引き回し配線７０２９を有し、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。

また、薄膜トランジスタ７０２１と電気的に接続された透光性を有する導電膜７０２８上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図１５（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図１５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図１５（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。

陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図１５（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。

また、図１５（Ｃ）では、引き回し配線７０２９が酸化物半導体膜上を覆う構成としている。引き回し配線７０２９の材料としては、遮光性を有する導電性材料、チタン、窒化チタン、アルミニウム、タンタングステンなどが好ましい。本実施の形態では、引き回し配線７０２９の材料として、Ｔｉ膜を用いる。また、引き回し配線７０２９に接続される第２のゲート電極によって薄膜トランジスタ７０２１のしきい値を制御する。また、薄膜トランジスタ７０２１の酸化物半導体膜は、引き回し配線７０２９によって遮光する構成となっている。また、薄膜トランジスタ７０２１と電気的に接続する透光性を有する導電膜７０２８は、引き回し配線７０２９と同じＴｉ膜を用いる。

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。

なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。

次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図１６を用いて説明する。図１６は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１６（Ａ）のＨ−Ｉにおける断面図に相当する。

第１の基板４５００上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５００とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

また第１の基板４５００上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。

薄膜トランジスタ４５０９、４５１０は、一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。薄膜トランジスタ４５０９、４５１０は酸化物半導体膜と接する層間絶縁層４５０８で覆われている。なお、層間絶縁層４５０８の上面及び側面を窒化シリコン膜からなる保護絶縁層で覆う構成としてもよい。また、薄膜トランジスタ４５０９の上方には、引き回し配線として機能する導電層４５２２が設けられる。また、薄膜トランジスタ４５１０の上方にも引き回し配線として機能する導電層４５２１が設けられる。導電層４５２１、及び導電層４５２２は、引き回し配線として薄膜トランジスタの第２のゲート電極に接続されており、薄膜トランジスタのしきい値制御を行う。

導電層４５２２として遮光性の導電膜を用いる場合、薄膜トランジスタ４５０９の酸化物半導体膜への光を遮断することができる。第２のゲート電極に接続される引き回し配線として機能する導電層４５２２を、遮光性を有する材料で形成する場合、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し安定化する効果がある。

また、導電層４５２１の幅は、導電層４５２２の幅と異ならせて設けてもよい。導電層４５２１の幅は、薄膜トランジスタ４５１０のゲート電極の幅よりも狭い。導電層４５２１の幅を薄膜トランジスタ４５１０のゲート電極の幅よりも狭くすることで、配線層と重なる面積を縮小して寄生容量を小さくすることができる。図１６に示すように導電層４５２１、導電層４５２２の幅を選択的に異ならせることで、第２のゲート電極による遮光に加えて薄膜トランジスタを遮光する効果を高めることが出来る。

また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。

隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。

また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。

本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。

接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。

発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素を用いた。

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１６の構成に限定されない。

以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態９）
実施の形態１乃至６のいずれか一に示した酸化物半導体膜を用いた薄膜トランジスタを作製し、該薄膜トランジスタを駆動回路、さらには画素部に用いて表示機能を有する液晶表示装置を作製することができる。また、薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

液晶表示装置は表示素子として液晶素子（液晶表示素子ともいう）を含む。

また、液晶表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該液晶表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。

なお、本明細書中における液晶表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て液晶表示装置に含むものとする。

液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図１７を用いて説明する。図１７（Ａ１）（Ａ２）は、液晶素子４０１３を第１の基板４００１第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図１７（Ｂ）は、図１７（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。本実施の形態において液晶層４００８は、特に限定されないが、ブルー相を示す液晶材料を用いる。ブルー相を示す液晶材料は、電圧無印加状態から電圧印加状態においては、応答速度が１ｍｓｅｃ以下と短く、高速応答が可能である。ブルー相を示す液晶材料として液晶及びカイラル剤を含む。カイラル剤は、液晶を螺旋構造に配向させ、ブルー相を発現させるために用いる。例えば、５重量％以上のカイラル剤を混合させた液晶材料を液晶層に用いればよい。液晶は、サーモトロピック液晶、低分子液晶、高分子液晶、強誘電性液晶、反強誘電性液晶等を用いる。

また、図１７（Ａ１）は第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお、図１７（Ａ２）は信号線駆動回路の一部を第１の基板４００１上に形成する例であり、第１の基板４００１上に信号線駆動回路４００３ｂが形成され、かつ別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３ａが実装されている。

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１７（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１７（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３ａを実装する例である。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１７（Ｂ）では、下地膜となる絶縁膜４００７上に画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には層間絶縁層４０２１が設けられている。薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至６のいずれか一に示した薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１は酸化物半導体膜をチャネル形成領域に用いるｎチャネル型薄膜トランジスタである。

薄膜トランジスタ４０１０、４０１１は層間絶縁層４０２１で覆われる。層間絶縁層４０２１は、薄膜トランジスタ４０１０、４０１１の酸化物半導体膜及び第１のゲート絶縁膜４０２０上に接して設けられる。

また、平坦化絶縁膜として用いる層間絶縁層４０２１は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。なお、層間絶縁層４０２１は、透光性樹脂層であり、本実施の形態では感光性ポリイミド樹脂を用いる。

積層する絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

また、薄膜トランジスタ４０１１の酸化物半導体膜と重なる位置に第２のゲート電極に接続される引き回し配線４０２８が層間絶縁層４０２１上に形成される。また、薄膜トランジスタ４０１０の酸化物半導体膜と重なる位置に第２のゲート電極に接続される引き回し配線４０２９が層間絶縁層４０２１上に形成される。

また、第１の基板４００１上に画素電極層４０３０及び共通電極層４０３１が設けられ、画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。また、引き回し配線４０２８、４０２９は、共通電極層４０３１と共通の電位とすることができる。また、引き回し配線４０２８、４０２９は、共通電極層４０３１と同一工程で形成することができる。また、引き回し配線４０２８、４０２９は、遮光性の導電膜を用いれば、薄膜トランジスタ４０１１、４０１０の酸化物半導体膜を遮光する遮光層としても機能させることができる。

また、引き回し配線４０２８、４０２９は、共通電極層４０３１と異なる電位とすることができ、その場合には引き回し配線４０２８、４０２９と電気的に接続される制御線を設け、制御線の電位によって薄膜トランジスタ４０１１、４０１０のしきい値電圧の制御を行う構成とする。

液晶素子４０１３は、画素電極層４０３０、共通電極層４０３１、及び液晶層４００８を含む。本実施の形態では、基板に概略平行（すなわち水平な方向）な電界を生じさせて、基板と平行な面内で液晶分子を動かして、階調を制御する方式、を用いる。このような方式として、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構成や、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構成が適用できる。なお、第１の基板４００１、第２の基板４００６の外側にはそれぞれ偏光板４０３２、４０３３が設けられている。

なお、第１の基板４００１、第２の基板４００６としては、透光性を有するガラス、プラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。

また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。柱状のスペーサ４０３５は、引き回し配線４０２９と重なる位置に配置する。

また、図１７の液晶表示装置では、基板の外側（視認側）に偏光板を設ける例を示すが、偏光板は基板の内側に設けてもよい。偏光板の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。

図１７においては、薄膜トランジスタ４０１０、４０１１上方を覆うように遮光層４０３４が第２の基板４００６側に設けられている。遮光層４０３４を設けることにより、さらにコントラスト向上や薄膜トランジスタの安定化の効果を高めることができる。

遮光層４０３４を設けると、薄膜トランジスタの酸化物半導体膜へ入射する光の強度を減衰させることができ、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し安定化する効果を得られる。

画素電極層４０３０、共通電極層４０３１、引き回し配線４０２８、４０２９は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、画素電極層４０３０、共通電極層４０３１、引き回し配線４０２８、４０２９として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。

また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。

図１７では、接続端子電極４０１５が、画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。

接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

また図１７においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

図１８は液晶表示装置の断面構造の一例であり、素子基板２６００と対向基板２６０１がシール材２６０２により固着され、その間に薄膜トランジスタ等を含む素子層２６０３、液晶層２６０４が設けられる。

カラー表示を行う場合、バックライト部に複数種の発光色を射出する発光ダイオードを配置する。ＲＧＢ方式の場合は、赤の発光ダイオード２９１０Ｒ、緑の発光ダイオード２９１０Ｇ、青の発光ダイオード２９１０Ｂを液晶表示装置の表示エリアを複数に分割した分割領域にそれぞれ配置する。

対向基板２６０１の外側には偏光板２６０６が設けられ、素子基板２６００の外側には偏光板２６０７、及び光学シート２６１３が配設されている。光源は赤の発光ダイオード２９１０Ｒ、緑の発光ダイオード２９１０Ｇ、青の発光ダイオード２９１０Ｂと反射板２６１１により構成され、回路基板２６１２に設けられたＬＥＤ制御回路２９１２は、フレキシブル配線基板２６０９により素子基板２６００の配線回路部２６０８と接続され、さらにコントロール回路や電源回路などの外部回路が組みこまれている。

本実施の形態は、このＬＥＤ制御回路２９１２によって個別にＬＥＤを発光させることによって、フィールドシーケンシャル方式の液晶表示装置とする例を示したが特に限定されず、バックライトの光源として冷陰極管または白色ＬＥＤを用い、カラーフィルタを設けてもよい。

また、本実施の形態では、ＩＰＳモードで用いる電極構成の例を示したが特に限定されず、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１０）
本実施の形態では、酸化物半導体膜を有する薄膜トランジスタを複数有する半導体装置として電子ペーパーの一例を示す。

図１９（Ａ）は、アクティブマトリクス型の電子ペーパーを示す断面図である。半導体装置に用いられる表示部に配置される薄膜トランジスタ５８１としては、実施の形態１乃至６のいずれか一に示す薄膜トランジスタを用いる。

図１９（Ａ）の電子ペーパーは、正または負に帯電させた白い微粒子及び黒い微粒子をマイクロカプセル内に充填した電気泳動材料（マイクロカプセル方式の電気泳動方式表示素子）を用いた電気泳動方式の表示装置の例である。マイクロカプセル方式の電気泳動方式表示素子は、直径１０μｍ〜２００μｍμｍ程度のマイクロカプセルの中に透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とによって表示を行う。マイクロカプセルを挟持する電極により電場を与えると、白い微粒子と、黒い微粒子が逆の方向に移動する。白い微粒子は黒い微粒子に比べ外光の反射率が高く、外光の反射量を可変することで、白または黒を表示することができる。なおこの原理を応用した電気泳動素子を具備する表示装置は、電子ペーパーともよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。

基板５８０上に形成される薄膜トランジスタ５８１は実施の形態１乃至６のいずれか一に示す工程により作製される薄膜トランジスタであり、第１の電極層５８７Ａは、層間絶縁層５８５Ａに形成された開口を介してソース電極層又はドレイン電極層と電気的に接続している。薄膜トランジスタ５８１を覆う層間絶縁層５８５Ａ上には第２のゲート電極に接続される引き回し配線５８２が形成される。そして、引き回し配線５８２及び第１の電極層５８７Ａを覆う層間絶縁層５８５Ｂが形成されている。第２の電極層５８７Ｂは、層間絶縁層５８５Ｂに形成された開口を介して第１の電極層５８７Ａと電気的に接続している。

第２の電極層５８７Ｂと第３の電極層５８８との間には黒色微粒子５９０Ａ及び白色微粒子５９０Ｂを有する球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１９（Ａ）参照。）。本実施の形態においては、第２の電極層５８７Ｂが画素電極に相当し、基板５９６に設けられる第３の電極層５８８が共通電極に相当する。第３の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部において、一対の基板間に配置される導電性粒子を介して第３の電極層５８８と共通電位線とを電気的に接続することができる。

また、マイクロカプセル方式の電気泳動方式表示素子の代わりに、ツイストボール表示方式を用いることも可能である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。

実施の形態１乃至６のいずれか一に示す工程により作製される薄膜トランジスタをスイッチング素子に用いることで、半導体装置として製造コストが低減された電子ペーパーを作製することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１９（Ｂ）に示す。

図１９（Ｂ）は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、綴じ部２７１１により一体とされており、該綴じ部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１９（Ｂ）では表示部２７０５）に文章を表示し、左側の表示部（図１９（Ｂ）では表示部２７０７）に画像を表示することができる。

また、図１９（Ｂ）では、筐体２７０３に操作部などを備えた例を示している。例えば、筐体２７０３において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１１）
実施の形態１乃至６のいずれか一に示す工程により作製される薄膜トランジスタを含む半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。

図２０（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することができる。図２０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共有する機能、等を有することができる。なお、図２０（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。

図２０（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７、等を有することができる。図２０（Ｂ）に示すテレビ受像機能付きデジタルカメラは、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得した情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示する機能、等を有することができる。なお、図２０（Ｂ）に示すテレビ受像機能付きデジタルカメラが有する機能はこれに限定されず、様々な機能を有することができる。

図２０（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、等を有することができる。図２０（Ｃ）に示すテレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有することができる。なお、図２０（Ｃ）に示すテレビ受像機が有する機能はこれに限定されず、様々な機能を有することができる。

図２１（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポート９６８０等を有することができる。図２１（Ａ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデータの送信又は受信を行う機能、等を有することができる。なお、図２１（Ａ）に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。

次に、図２１（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、マイクロフォン９６３８、外部接続ポート９６８０等を有することができる。図２１（Ｂ）に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。なお、図２１（Ｂ）に示した携帯電話が有する機能はこれに限定されず、様々な機能を有することができる。

本実施の形態において述べた電子機器は、情報を表示するための表示部の薄膜トランジスタを、上記実施の形態で説明した半導体装置の作製方法で形成することができるものである。すなわち、酸化物半導体を用いたチャネル形成領域の上下にゲート電極を配する半導体装置の作製方法においてプロセス数の増加を招くことなく、且つしきい値電圧の制御を行える構成とすることができる。従って、低コストで電気特性の高い半導体装置を作製することができる。

なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。

本実施例では、上記実施の形態に示す半導体装置の作製方法で作製される薄膜トランジスタにおいて、第２のゲート電極によるしきい値電圧の制御の効果を確認するためのシミュレーションした結果を示す。なおシミュレーションには、Ｓｉｌｖａｃｏ社製デバイスシミュレータ”ＡＴＬＡＳ”を用いて行った。

まず、シミュレーションを行ったデバイス構造を図２２に示す。図２２に示すデバイス構造は、上記実施の形態で説明した構造（ボトムゲート・ボトムコンタクト型）のトランジスタをモデル化しており、第１のゲート電極２２０１、第１の絶縁膜２２０２、ソース電極２２０３Ａ、ドレイン電極２２０３Ｂ、酸化物半導体膜２２０４、第２の絶縁膜２２０５、第２のゲート電極２２０６である。

図２２では、第１のゲート電極２２０１の電位を−２０Ｖ乃至２０Ｖ、ソース電極２２０３Ａの電位を０Ｖ、ドレイン電極２２０３Ｂの電位を１０Ｖ、第２のゲート電極２２０６の電位を−５Ｖ乃至５Ｖとし、酸化物半導体膜２２０４の膜厚を５０ｎｍ、チャネル長Ｌを５μｍ、チャネル幅Ｗを５０μｍとし、第１の絶縁膜２２０２の膜厚を０．２μｍ、比誘電率εを４．１（酸化窒化珪素膜（ＳｉＯＮ）を想定）とし、第２の絶縁膜２２０５の膜厚を０．１μｍ乃至１５００ｎｍ、比誘電率εを３．１（ポリイミド（ＰＩ）を想定）または４．１としてシミュレーションを行った。なお、酸化物半導体膜のパラメータとしては、バンドギャップを３．０５ｅＶとし、電子移動度を１５ｃｍ^２／Ｖｓとし、正孔移動度を０．１ｃｍ^２／Ｖｓとし、電子親和力を４．３ｅＶとし、比誘電率を１０としてシミュレーションを行った。

図２２に示すＭＯＳ構造は容量素子の直列接続に近似的にモデル化できる。このとき成り立つ式を式（１）に示す。式（１）において、Ｃ_ｆは第１のゲート電極２２０１と酸化物半導体膜２２０４との間の静電容量、Ｃｂは第２のゲート電極２２０６と酸化物半導体膜２２０４との間の静電容量、Ｖ_ｓは酸化物半導体膜２２０４の電位、Ｖ_ｇは第１のゲート電極２２０１の電位、Ｖ_ｂは第２のゲート電極２２０６の電位、に相当する。式（１）は、第１のゲート電極２２０１と酸化物半導体膜２２０４との間に蓄積される電荷と、第２のゲート電極２２０６と酸化物半導体膜２２０４との間に蓄積される電荷の和が一定であることを示している。

ここで図２２に示すＭＯＳ構造のしきい値電圧をＶ_ｔｈ、酸化物半導体膜２２０４の電位をＶ_ｓ０とすると、式（１）は第１のゲート電極２２０１とソース電極２２０３Ａとの電位差が、しきい値電圧に等しいときにも成り立つ。このとき式（２）が成り立つ。

このとき、第２のゲート電極２２０６の電位Ｖ_ｂを変化させたときのしきい値電圧Ｖ_ｔｈの変化量を考える。Ｖ_ｓ０はソース電極２２０３Ａの電位との関係によって決まるものであり、第２のゲート電極２２０６の電位Ｖ_ｂによらず一定でなければならないので、式（２）をＶ_ｂで微分すると式（３）が成り立つ。

式（３）を整理すると、第２のゲート電極２２０６の電位の変化量に対するしきい値電圧の変化量を表す式（４）が得られる。なお式（４）において、ε_ｆは第１の絶縁膜２２０２の比誘電率であり、ε_ｂは第２の絶縁膜２２０５の比誘電率であり、ｔ_ｆは第１の絶縁膜２２０２の膜厚であり、ｔ_ｂは第２の絶縁膜２２０５の膜厚を表す。

図２３に、第２のゲート電極２２０６の電位の変化量ΔＶ_ｂによるしきい値の変化量ΔＶ_ｔｈと、バックゲート側絶縁膜の膜厚との関係について、図２２に示したデバイスシミュレーションの結果、及び式（４）に変数を入力することで得られる曲線を重ねて示す。図２３に示すグラフが、横軸は第２の絶縁膜２２０５の膜厚、縦軸が−ΔＶ_ｔｈ／ΔＶ_ｂを表している。また図２３中、三角印が第２の絶縁膜２２０５として比誘電率εを３．１とした際のデバイスシミュレーションの結果、曲線２３０１が第２の絶縁膜２２０５として比誘電率εを３．１とし式（４）に変数を入力することで得られる結果、丸印が第２の絶縁膜２２０５として比誘電率εを４．１とした際のデバイスシミュレーションの結果、曲線２３０２が第２の絶縁膜２２０５として比誘電率εを４．１とし式（４）に変数を入力することで得られる結果、である。

図２３中に示すいずれの結果についても、第２の絶縁膜２２０５を厚くするほど，バックゲートバイアスに対するＶｔｈの変動が小さくなるようすが確認された。また、図２３中に示すいずれの結果についても、第２の絶縁膜２２０５を０．５μｍ（５００ｎｍ）より厚くすると，バックゲートバイアスの影響をほとんど受けないことがわかった。そのため、第２の絶縁膜２２０５の膜厚としては、第２のゲート電極の電位の変動に応じてしきい値電圧の変化を大きくとれるように、５０ｎｍ以上５００ｎｍ以下とすることが好ましいことがわかった。

上記実施の形態で述べた半導体装置の作製方法では、酸化物半導体膜上に、酸化物半導体層のパターニング前に、第２の絶縁膜を形成する構成である。従って、第２の絶縁膜には、酸化物半導体膜の膜厚による段差形状をなくすことができる。その結果、第２の絶縁膜の膜厚を薄膜化することが容易な構成を取り得る。そのため、第２のゲート電極の電位を制御することにより、薄膜トランジスタのしきい値電圧の制御に必要な電位を小さく設定することができる。

１００ 基板
１０１ ゲート電極
１１１ ゲート絶縁膜
１１２ 配線層
１１３ 酸化物半導体膜
１２１ 酸化物半導体膜
１２２ 絶縁膜
１２３ 導電層
１２４ チャネル保護膜
１３１ 酸化物半導体膜
１３２ ゲート絶縁膜
１３３ ゲート電極
１３４ レジストマスク
１３５ バッファ層
１３６ チャネル保護膜
１４１ 薄膜トランジスタ
１４２ 樹脂層
１４３ 引き回し配線
１４４ 画素電極
５８０ 基板
５８１ 薄膜トランジスタ
５８２ 引き回し配線
５８８ 電極層
５８９ 球形粒子
５９５ 充填材
５９６ 基板
８００ 基板
８０１ 画素部
８０２ 走査線駆動回路
８０３ 信号線駆動回路
８０４ 薄膜トランジスタ
８２０ 基板
８２２ 信号線入力端子
８２３ 走査線
８２４ 信号線
８２７ 画素部
８２８ 画素
８２９ 画素ＴＦＴ
８３０ 保持容量部
８３１ 画素電極
８３２ 容量線
８３３ コモン端子
８３５ 保護回路
１１０１ 導電層
１１０２ 酸化物半導体膜
１１０３ 導電層
１１０４ 導電層
１１０５ 導電層
１１０６ 開口部
２２０１ ゲート電極
２２０２ 絶縁膜
２２０３Ａ ソース電極
２２０３Ｂ ドレイン電極
２２０４ 酸化物半導体膜
２２０５ 絶縁膜
２２０６ ゲート電極
２３０１ 曲線
２３０２ 曲線
２６００ 素子基板
２６０１ 対向基板
２６０２ シール材
２６０３ 素子層
２６０４ 液晶層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１１ 反射板
２６１２ 回路基板
２６１３ 光学シート
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 綴じ部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
２９１２ ＬＥＤ制御回路
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ ゲート絶縁膜
４０２１ 層間絶縁層
４０２８ 引き回し配線
４０２９ 引き回し配線
４０３０ 画素電極層
４０３１ 共通電極層
４０３２ 偏光板
４０３４ 遮光層
４０３５ スペーサ
４５００ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０８ 層間絶縁層
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電膜
４５２０ 隔壁
４５２１ 導電層
４５２２ 導電層
５８５Ａ 層間絶縁層
５８５Ｂ 層間絶縁層
５８７Ａ 電極層
５８７Ｂ 電極層
５９０Ａ 黒色微粒子
５９０Ｂ 白色微粒子
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０７ 電源線
６４０８ 共通電極
７００１ 薄膜トランジスタ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７００６ 隔壁
７００９ 引き回し配線
７０１０ 導電膜
７０１１ 薄膜トランジスタ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 層間絶縁層
７０１９ 引き回し配線
７０２１ 薄膜トランジスタ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２８ 導電膜
７０２９ 引き回し配線
８２３Ａ 走査線
８２３Ｂ 制御線
９６３０ 筐体
９６３１ 表示部
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス
２９１０Ｂ 発光ダイオード
２９１０Ｇ 発光ダイオード
２９１０Ｒ 発光ダイオード
４００３ａ 信号線駆動回路
４００３ｂ 信号線駆動回路
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５１８ａ ＦＰＣ
６４０６Ａ 走査線
６４０６Ｂ 制御線

Claims (10)

1. 絶縁表面上に第１の導電層を形成し、第１のパターニングにより第１のゲート電極を形成し、
   前記第１のゲート電極上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に第２の導電層を形成し、第２のパターニングにより配線層を形成し、
   前記第１の絶縁膜上及び前記配線層上に、酸化物半導体膜と、第２の絶縁膜と、第３の導電層を形成し、第３のパターニングにより、島状の酸化物半導体膜、前記島状の酸化物半導体膜上の島状の第２の絶縁膜、及び前記第２の絶縁膜上の第２のゲート電極を形成し、
   前記第１の絶縁膜、前記配線層、前記島状の酸化物半導体膜、前記島状の第２の絶縁膜、及び前記第２のゲート電極を覆う層間絶縁層を形成し、第４のパターニングにより前記第２のゲート電極及び前記配線層に達する開口を形成し、
   前記層間絶縁層上に導電性材料を形成し、第５のパターニングにより、前記第２のゲート電極に接続される引き回し配線、及び前記配線層に接続される画素電極を形成することを特徴とする半導体装置の作製方法。
2. 絶縁表面上に第１の導電層を形成し、第１のパターニングにより第１のゲート電極を形成し、
   前記第１のゲート電極上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に第２の導電層を形成し、第２のパターニングにより配線層を形成し、
   前記第１の絶縁膜上及び前記配線層上に、酸化物半導体膜と、チャネル保護膜と、第２の絶縁膜と、第３の導電層を形成し、第３のパターニングにより、島状の酸化物半導体膜、前記島状の酸化物半導体膜上の島状のチャネル保護膜、前記島状のチャネル保護膜上の島状の第２の絶縁膜、及び前記島状の第２の絶縁膜上の第２のゲート電極を形成し、
   前記第１の絶縁膜、前記配線層、前記島状の酸化物半導体膜、前記島状のチャネル保護膜、前記島状の第２の絶縁膜、及び前記第２のゲート電極を覆う層間絶縁層を形成し、第４のパターニングにより前記第２のゲート電極及び前記配線層に達する開口を形成し、
   前記層間絶縁層上に導電性材料を形成し、第５のパターニングにより、前記第２のゲート電極に接続される引き回し配線、及び前記配線層に接続される画素電極を形成することを特徴とする半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記酸化物半導体膜は第１の酸化物半導体膜であり、
   前記第２のパターニングによって、前記配線層上に第２の酸化物半導体膜を形成し、
   前記第３のパターニングによって、前記酸化物半導体膜と、前記配線層とが重畳する領域に、第２の酸化物半導体膜でなるバッファ層を形成することを特徴とする半導体装置の作製方法。
4. 請求項１または請求項２において、
   前記酸化物半導体膜は第１の酸化物半導体膜であり、
   前記第２のパターニングによって、前記配線層の下に第２の酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
5. 請求項１乃至請求項４のいずれか一において、前記引き回し配線は、前記第２のゲート電極に重畳して設けられていることを特徴とする半導体装置の作製方法。
6. 請求項１乃至請求項５のいずれか一において、前記層間絶縁層は、ポリイミドであることを特徴とする半導体装置の作製方法。
7. 請求項２乃至請求項６のいずれか一において、前記チャネル保護膜は、アモルファスシリコンであることを特徴とする半導体装置の作製方法。
8. 請求項１乃至請求項７のいずれか一において、前記酸化物半導体膜は、酸化珪素を含んで形成されることを特徴とする半導体装置の作製方法。
9. 請求項１乃至請求項８のいずれか一において、前記引き回し配線は、前記第１のゲート電極に接続されて形成されることを特徴とする半導体装置の作製方法。
10. 請求項１乃至請求項９のいずれか一において、前記第２の絶縁膜の膜厚は、５０ｎｍ以上５００ｎｍ以下に作製することを特徴とする半導体装置の作製方法。

Images