KR20140049934A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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데츠히로 다나카
도시히코 다케우치
히데오미 스자와
스구루 혼도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 사용한 미세한 반도체 장치에 있어서, 안정된 전기 특성을 부여하고 신뢰성을 향상시킨다. 상기 반도체 장치를 제작한다.
베이스 절연층과, 베이스 절연층 위의 산화물 반도체층을 포함하는 산화물 적층과, 산화물 적층 위의 소스 전극층 및 드레인 전극층과, 산화물 적층, 소스 전극층 및 드레인 전극층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 게이트 전극층 위의 층간 절연층을 갖는 반도체 장치에 있어서, 산화물 반도체층 내의 결함 밀도를 저감시킨다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 전기 광학 장치, 표시 장치, 기억 장치, 반도체 회로, 및 전자 기기는 반도체 장치에 포함되는 경우와, 반도체 장치를 갖는 경우가 있다.
반도체층을 사용하여 트랜지스터(박막 트랜지스터(TFT라고도 함))를 구성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체층으로서 실리콘계 반도체층이 널리 알려져 있지만, 기타 재료로서 산화물 반도체층이 주목을 받고 있다.
예를 들어, 트랜지스터의 채널 형성 영역에 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물 반도체층을 사용한 트랜지스터가 기재되어 있다(특허 문헌 1 참조).
또한 산화물 반도체층을 채널 형성 영역에 사용한 트랜지스터는, 산화물 반도체층으로부터 산소가 이탈되어 생기는 산소 결손(산소 결함이라고도 함)에 의하여 캐리어가 발생한다. 그래서 산소를 과잉으로 포함하는 산화 실리콘막으로부터 방출된 산소를 산화물 반도체층에 공급하고 산화물 반도체층의 산소 결손에 산소를 보전함으로써 전기 특성의 변동이 작고 신뢰성이 높은 반도체 장치를 제공할 수 있는 것이 알려져 있다(특허 문헌 2 참조).
일본국 특개2006-165528호 공보 일본국 특개2012-19207호 공보
산화물 반도체층을 사용한 트랜지스터에 있어서 동작의 고속화, 저소비 전력화, 고집적화를 달성시키기 위하여 트랜지스터의 미세화가 필수적이다. 예를 들어 트랜지스터의 고속화를 위해서는 채널 길이를 짧게 하면 좋다.
그러나 트랜지스터의 채널 길이를 짧게 함으로써 문턱 전압의 저하나 누설 전류의 증대 등이 발생한다. 이것은 채널 길이가 짧게 됨으로써 드레인의 전계가 소스 근방까지 이르는 것에 기인하는 것이다.
이러한 문제를 감안하여, 산화물 반도체층을 사용한 미세한 반도체 장치 등에 있어서 안정된 전기 특성을 부여하고, 신뢰성을 향상시키는 것을 목적 중 하나로 한다. 또는, 미세한 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는, 안정된 전기 특성을 갖는 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는 신뢰성이 높은 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는 상기 반도체 장치 등의 제작 방법을 제공하는 것을 목적 중 하나로 한다. 또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 전부를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태에 관한 반도체 장치는 베이스 절연층과, 베이스 절연층 위의, 산화물층과 산화물층보다 전자 친화력이 0.1eV 이상 큰 산화물 반도체층을 포함하는 산화물 적층과, 산화물 적층에 접하는 소스 전극층 및 드레인 전극층과, 산화물 적층, 소스 전극층 및 드레인 전극층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 게이트 전극층 위의 층간 절연층을 갖고, 산화물 반도체층은 결함 밀도가 낮다.
예를 들어 산화물 반도체층은, 전자 스핀 공명법(ESR법)에 의하여 계측되는 신호에 있어서 g값이 1.93의 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 이하, 바람직하게는 1×1017spins/cm3 이하인 반도체 장치이다. 또한 전자 스핀 공명법에 의하여 계측되는 g값이 1.93의 신호에 대응하는 스핀 밀도는 산화물 반도체층 내에 포함되는 산소 결손의 존재량에 대응한다. 또한 산화물 반도체층의 조성 등에 따라 산소 결손에 대응하는 g값이 상이하기 때문에 여기서 검출되는 g값은 예를 들어 ±5% 정도 오차 있게 신호가 나타나도 좋고 바람직하게는 1.90 이상 1.95 이하 정도의 값이라면 좋다.
또한 게이트 절연층의 전자 스핀 공명법에 의하여 계측되는 신호에 있어서 g값이 2.001의 신호에 대응하는 스핀 밀도가 2×1018spins/cm3 이상, 바람직하게는 2×1019spins/cm3 이상이면 좋다. 또한 전자 스핀 공명법에 의하여 계측되는 g값이 2.001에 나타나는 신호에 대응하는 스핀 밀도는 게이트 절연층에 포함되는 댕글링 본드의 존재량에 대응한다. 다만 절연층의 조성이나 종류에 따라 g값이 상이하기 때문에 여기서 검출되는 g값은 ±5% 정도 오차 있게 신호가 나타나도 좋고 바람직하게는 2.00 이상 2.01 이하 정도의 값이라면 좋다.
따라서 본 발명의 일 형태는 베이스 절연층과, 베이스 절연층 위의, 산화물층과 산화물층보다 전자 친화력이 0.1eV 이상 큰 산화물 반도체층을 포함하는 산화물 적층과, 산화물 적층에 접하는 소스 전극층 및 드레인 전극층과, 산화물 적층, 소스 전극층 및 드레인 전극층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 게이트 전극층 위의 층간 절연층을 갖고, 산화물 반도체층은 전자 스핀 공명법에 의하여 계측되는 신호에 있어서 g값이 1.90 이상 1.95 이하의 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 이하이고, 게이트 절연층은 전자 스핀 공명법에 의하여 계측되는 신호에 있어서 g값이 2.00 이상 2.01 이하의 신호에 대응하는 스핀 밀도가 2×1018spins/cm3 이상의 반도체 장치이다.
또한 상술한 반도체 장치는 적어도 산화물 적층 및 게이트 절연층을 포함하는 영역에서, g값이 1.90 이상 1.95 이하의 신호에 대응하는 1.5×1012spins/cm2 이하의 스핀 밀도와, g값이 2.00 이상 2.01 이하의 신호에 대응하는 2×1012spins/cm2 이상의 스핀 밀도가 전자 스핀 공명법에 의하여 계측된다.
또는 본 발명의 일 형태는 산화물층과, 산화물층 위의, 산화물층보다 전자 친화력이 0.1eV 이상 큰 산화물 반도체층을 포함하는 산화물 적층과, 산화물 적층에 접하도록 제공된 게이트 절연층과, 게이트 절연층을 개재(介在)하여 산화물 적층과 중첩되도록 제공된 게이트 전극층을 갖고, 전자 스핀 공명법에 의하여 계측되는 g값이 1.90 이상 1.95 이하의 신호에 대응하는 스핀 밀도가 1.5×1012spins/cm2 이하이고 g값이 2.00 이상 2.01 이하의 신호에 대응하는 스핀 밀도가 2×1012spins/cm2 이상의 반도체 장치이다.
상기 산화물층 및 산화물 반도체층은 적어도 인듐을 포함하고, 산화물 반도체층은 산화물층보다 높은 원자수비율을 갖는 인듐을 포함하면 좋다. 또한 산화물층 및 산화물 반도체층은 적어도 인듐 및 아연을 포함하면 좋다. 또한 산화물층 및 산화물 반도체층은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나 이상의 원소를 포함하면 좋다.
또한 산화물 반도체층은, 산화물 반도체층의 상면에 대략 수직인 방향으로 c축이 배향된 결정을 가지면 좋다.
또한 산화물 반도체층에 포함되는 실리콘의 농도는 2×1018atoms/cm3 미만, 바람직하게는 2×1017atoms/cm3 미만이라면 좋다.
또한 본 발명의 다른 일 형태는 베이스 절연층을 형성하고, 베이스 절연층 위에 산화물 반도체층을 포함하는 산화물 적층을 형성하고, 산화물 적층 위에 소스 전극층 및 드레인 전극층을 형성하고, 산화물 적층, 소스 전극층 및 드레인 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 층간 절연층을 형성하고, 층간 절연층을 형성한 후에 300℃ 이상 450℃ 미만의 가열 처리를 실시하고, 게이트 절연층은 처리실 내의 압력을 100Pa 이상 300Pa 이하로 하는 플라즈마 CVD법을 이용하여 형성되는, 반도체 장치의 제작 방법이다.
또한 산화물 적층을 형성한 후에 가열 처리를 실시하여도 좋다. 또한 베이스 절연층에 이온 주입법으로 산소를 주입하여도 좋다.
본 발명의 일 형태에 의하여 산화물 반도체를 사용한 미세한 트랜지스터를 형성할 수 있고, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 형태의 반도체 장치의 단면도 및 상면도.
도 2는 본 발명의 일 형태의 반도체 장치가 갖는 밴드 구조에 대하여 설명한 도면.
도 3은 본 발명의 일 형태의 반도체 장치의 제작 방법을 설명한 도면.
도 4는 본 발명의 일 형태의 반도체 장치의 제작 방법을 설명한 도면.
도 5는 본 발명의 일 형태의 반도체 장치의 단면도.
도 6은 본 발명의 일 형태의 반도체 장치를 설명한 회로도.
도 7은 본 발명의 일 형태의 반도체 장치를 설명한 회로도 및 개념도.
도 8은 본 발명의 일 형태의 반도체 장치를 설명한 단면도.
도 9는 본 발명의 일 형태의 반도체 장치를 설명한 블록도.
도 10은 본 발명의 일 형태의 반도체 장치를 설명한 블록도.
도 11은 본 발명의 일 형태의 반도체 장치를 설명한 블록도.
도 12는 본 발명의 일 형태의 반도체 장치를 사용하는 전자 기기를 설명한 도면.
도 13은 승온 이탈 가스(TDS) 분석에 의하여 계측되는 산소 방출량을 나타낸 도면.
도 14는 산화질화 실리콘막의 산소 방출량을 나타낸 도면.
도 15는 산화물 반도체층의 ESR측정 결과를 나타낸 도면.
도 16은 산화물 반도체층의 스핀 밀도를 나타낸 도면.
도 17은 산회질화 실리콘막의 ESR측정 결과를 나타낸 도면.
도 18은 산회질화 실리콘막의 스핀 밀도를 나타낸 도면.
도 19는 산화질화 실리콘막의 에칭률을 설명한 도면.
도 20은 산화질화 실리콘막 내의 질소(N) 농도의 SIMS측정 결과를 나타낸 도면.
도 21은 TDS분석에 의하여 계측되는 수소 방출량을 나타낸 도면.
도 22는 TDS분석에 의하여 계측되는 물 방출량을 나타낸 도면.
도 23은 TDS분석에 의하여 계측되는 질소 방출량을 나타낸 도면.
도 24는 TDS분석에 의하여 계측되는 산소 방출량을 나타낸 도면.
도 25는 산화질화 실리콘막의 XPS 스펙트럼을 나타낸 도면.
도 26은 산화질화 실리콘막의 XPS 스펙트럼을 나타낸 도면.
도 27은 산화질화 실리콘막의 XPS 스펙트럼을 나타낸 도면.
도 28은 산화질화 실리콘막의 XPS 스펙트럼을 나타낸 도면.
도 29는 산화물 반도체층의 ESR측정 결과를 나타낸 도면.
도 30은 산화물 반도체층의 스핀 밀도를 나타낸 도면.
도 31은 산회질화 실리콘막 내의 인듐(In) 농도의 SIMS측정 결과를 나타낸 도면.
도 32는 산화물 반도체층 내의 수소 농도 및 탄소 농도의 SIMS측정 결과를 나타낸 도면.
도 33은 산화물 반도체층 내의 질소 농도 및 불소 농도의 SIMS측정 결과를 나타낸 도면.
도 34는 게이트 절연층의 성막 압력의 차이에 따른 트랜지스터의 특성을 설명한 도면.
도 35는 트랜지스터의 전기 특성을 나타낸 도면.
도 36은 트랜지스터의 게이트 바이어스 온도(BT) 스트레스 시험의 결과를 나타낸 도면.
도 37은 트랜지스터의 게이트 BT 스트레스 시험 전후의 Vg-Id특성을 나타낸 도면.
도 38은 트랜지스터의 게이트 BT 스트레스 시험 전후의 Vg-Id특성을 나타낸 도면.
도 39는 트랜지스터의 게이트 BT 스트레스 시험 전후의 Vg-Id특성을 나타낸 도면.
도 40은 트랜지스터의 게이트 BT 스트레스 시험의 결과를 나타낸 도면.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만 본 발명은 이하의 설명에 한정되는 것이 아니고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에서 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
이하에서 설명하는 실시형태에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서 공통으로 사용하는 경우가 있다. 또한, 도면에 나타낸 구성 요소, 즉 말하자면 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은 실시형태에서 설명하는 데 명확성을 위하여 과장하여 나타내는 경우가 있다.
또한, 본 명세서 등에 있어서, "위"라는 용어는, 구성 요소의 위치 관계가 "바로 위"인 것을 한정하는 것이 아니다. 예를 들어, "절연층 위의 게이트 전극층"이라는 표현은, 절연층과 게이트 전극층 사이에 다른 구성 요소가 포함된 것을 제외하지 않는다. 이것은 "아래"에 대해서도 마찬가지이다.
또한, 본 명세서 등에 있어서 "전극층"이나 "배선층"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극층"은 "배선층"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극층"이나 "배선층"이라는 용어는 복수의 "전극층"이나 "배선층"이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, "소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우, 또한 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서에 있어서는, "소스"나 "드레인"이라는 용어는 교체시켜 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 "전기적으로 접속"이라는 표현에는 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은 접속 대상간에서 전기 신호를 주고받고 할 수 있는 것이라면 특별히 제한되지 않는다.
예를 들어, "어떤 전기적 작용을 갖는 것"에는 전극이나 배선 등이 포함된다.
또한 본 명세서에 있어서, "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우 육방정계로서 나타낸다.
<트랜지스터의 구조>
본 발명의 일 형태의 반도체 장치인 트랜지스터(420)에 대하여 도 1에 도시하였다. 도 1의 (B)는 트랜지스터(420)의 상면도이고, 도 1의 (A)는 도 1의 (B)에 도시된 일점 쇄선 A-B부분의 단면도이다.
트랜지스터(420)는 기판(400) 위의 베이스 절연층(402)과, 베이스 절연층(402) 위의 산화물층(404a), 산화물층(404a) 위의 산화물 반도체층(404b), 및 산화물 반도체층(404b) 위의 산화물층(404c)이 적층된 산화물 적층(404)과, 산화물 적층(404) 위의 소스 전극층(406a) 및 드레인 전극층(406b)과, 산화물 적층(404), 소스 전극층(406a) 및 드레인 전극층(406b) 위의 게이트 절연층(408)과, 게이트 절연층(408) 위의 게이트 전극층(410)과, 게이트 전극층(410) 위의 층간 절연층(412) 및 층간 절연층(414)과, 게이트 절연층(408), 층간 절연층(412) 및 층간 절연층(414)에 형성된 개구에서 소스 전극층(406a) 및 드레인 전극층(406b) 각각에 접속하는 소스 배선층(416a) 및 드레인 배선층(416b)을 갖는다. 또한 트랜지스터를 동작시키기 위해서는 적어도 채널 형성 영역이 되는 반도체층과, 게이트 절연층과, 게이트 절연층을 개재하여 반도체층과 중첩되는 게이트 전극층을 가지면 좋다. 따라서 트랜지스터(420)는 산화물 적층(404)과, 게이트 절연층(408)과, 게이트 전극층(410)이 필수의 구성이고 베이스 절연층(402), 소스 전극층(406a), 드레인 전극층(406b), 층간 절연층(412), 소스 배선층(416a), 드레인 배선층(416b) 중 어느 하나 이상을 포함하지 않는 구성이라도 좋다.
<산화물 적층에 대하여>
산화물 적층(404)은 산화물층(404a)과, 산화물층(404a) 위의 산화물 반도체층(404b)과, 산화물 반도체층(404b) 위의 산화물층(404c)을 갖는다. 여기서는 산화물 적층(404)이 3층 구조인 경우를 제시하지만, 산화물 적층은 적어도 산화물 반도체층을 갖는 복수의 산화물층의 적층이라면 좋으므로 2층 구조라도 좋고 4층 이상의 구조라도 상관없다. 예를 들어 산화물 반도체층과, 산화물 반도체층과 게이트 절연층 사이에 형성된 산화물층의 2층 구조라도 좋고, 베이스 절연층 위에 산화물층이 형성되고 그 위에 산화물 반도체층이 형성된 2층 구조라도 좋다.
산화물 적층(404)의 재료는 게이트 전극층(410)의 전계에 의하여 산화물 반도체층(404b)에 채널이 형성되도록 적절히 선택한다. 이러한 구조로 함으로써 베이스 절연층(402) 및 게이트 절연층(408)에서 이격(離隔)하여 채널이 형성된다. 따라서 베이스 절연층(402) 및 게이트 절연층(408)으로부터 채널에 불순물이 들어가는 것을 저감할 수 있다. 예를 들어 베이스 절연층(402) 및 게이트 절연층(408)에 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막 또는 질화 실리콘막 등 실리콘을 포함한 절연층(이하 실리콘 절연층이라고도 부름)을 사용하는 경우 베이스 절연층(402) 및 게이트 절연층(408)에 포함되는 실리콘이 산화물 반도체층(404b)에 들어가는 것을 방지할 수 있다.
또한 여기서 산화질화 실리콘이란 그 조성에 있어서 질소보다 산소의 함유량이 많은 것을 가리키고, 예로 들어 적어도 산소가 50atomic% 이상 70atomic% 이하, 질소가 0.5atomic% 이상 15atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하의 범위에서 포함되는 것을 말한다. 다만 상기 범위는 러더퍼드 후방 산란법이나, 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 이용하여 측정한 경우의 것이다. 또한 구성 원소의 함유 비율은 그 합계가 100atomic%를 초과하지 않는 값을 취한다.
산화물 반도체층(404b)에 채널을 형성하기 위해서는, 산화물 반도체층(404b)에서 진공 준위에서 전도대 하단까지의 깊이(전자 친화력)가 산화물 적층 내에서 가장 깊게 되는 구성으로 하면 좋다. 따라서 트랜지스터(420)에서는 산화물 반도체층(404b)의 전자 친화력이 산화물층(404a) 및 산화물층(404c)의 전자 친화력보다 크게 되도록 적절히 재료를 선택한다. 또한 산화물 반도체층(404b)과 산화물층(404a) 및 산화물층(404c)의 전자 친화력의 차이는 0.1eV 이상, 바람직하게는 0.15eV 이상이라면 좋다. 이러한 구성으로 함으로써 산화물 반도체층(404b)은 산화물층(404a) 및 산화물층(404c)보다 전도대 하단이 낮은 에너지 준위를 나타내고 트랜지스터(420)의 전류 경로는 산화물 반도체층(404b)에 형성된다.
<산화물 적층의 밴드 구조>
산화물 적층(404)의 밴드 구조에 대하여 도 2를 사용하여 설명한다. 도 2에 도시된 밴드 구조는 산화물층(404a)에 에너지 갭이 3.15eV인 In-Ga-Zn산화물을 사용하고, 산화물 반도체층(404b)에 에너지 갭이 2.8eV인 In-Ga-Zn산화물을 사용하고, 산화물층(404c)에 산화물층(404a)과 같은 물성을 갖는 산화물층을 사용하였다. 또한 산화물층(404a)과 산화물 반도체층(404b)의 계면 근방의 에너지 갭을 3eV로 하고 산화물층(404c)과 산화물 반도체층(404b)의 계면 근방의 에너지 갭을 3eV로 하였다. 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사제 UT-300)를 사용하여 측정하였다. 또한 산화물층(404a)의 두께를 10nm, 산화물 반도체층(404b)의 두께를 10nm, 산화물층(404c)의 두께를 10nm로 하였다.
도 2에 베이스 절연층(402), 산화물 적층(404), 및 게이트 절연층(408)의 밴드도를 모식적으로 도시하였다. 도 2에서는 산화물층(404a) 및 산화물층(404c)으로서 산화 실리콘막을 제공한 경우에 대하여 설명한다. 여기서는 Evac는 진공 준위의 에너지를 나타내고 Ec는 베이스 절연층(402), 산화물 적층(404), 및 게이트 절연층(408)의 전도대 하단의 에너지를 나타낸다.
도 2에 도시된 바와 같이, 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)에서 전도대 하단의 에너지가 연속적으로 변화한다. 이것은 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c) 사이에서 산소가 상호적으로 확산되기 때문이다.
또한 도 2에서는 산화물층(404a) 및 산화물층(404c)이 같은 물성을 갖는 산화물층인 경우에 대하여 도시하였으나 산화물층(404a) 및 산화물층(404c)이 각각 다른 물성을 갖는 산화물층이라도 상관없다.
도 2에 도시된 바와 같이 산화물 적층(404)의 산화물 반도체층(404b)이 웰(우물)로 되고 산화물 적층(404)을 사용한 트랜지스터에서 채널이 산화물 반도체층(404b)에 형성되는 것을 알 수 있다.
다만 산화물층(404a)과 산화물 반도체층(404b)의 에너지 차이 또는 산화물층(404c)과 산화물 반도체층(404b)의 에너지 차이가 작은 경우 산화물 반도체층(404b)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달할 경우가 있다. 트랩 준위에 전자가 포획됨으로써 음의 고정 전하가 발생하고, 트랜지스터의 문턱 전압은 양 방향으로 시프트된다.
따라서 산화물층(404a)과 산화물 반도체층(404b)의 에너지 차이, 및 산화물층(404c)과 산화물 반도체층(404b)의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면 트랜지스터의 문턱 전압의 변동이 저감되고 안정된 전기 특성이 되므로 바람직하다.
산화물층(404a) 및 산화물층(404c)은 산화물 반도체층(404b)보다 전자 친화력이 작은 막이라면 절연성을 갖는 막이라도 좋고 반도체 특성을 갖는 막이라도 좋다. 다만 산화물 반도체층(404b)에 접하도록 형성되는 산화물층(404a) 및 산화물층(404c)과의 계면에서 트랩 준위가 형성되지 않기 위하여 산화물층(404a) 및 산화물층(404c)은 실리콘, 수소 등의 불순물을 주된 구성 원소로서 포함하지 않는 산화물층으로 한다. 특히 산화물층(404a) 및 산화물층(404c)과, 산화물 반도체층(404b)의 주된 구성 원소가 동일한 것이라면 산화물층(404a)과 산화물 반도체층(404b) 사이의 계면, 및 산화물층(404c)과 산화물 반도체층(404b) 사이의 계면의 산란을 억제하여 트랩 준위를 저감할 수 있다.
예를 들어 산화물 반도체층(404b)을 원자수비율이 In:Ga:Zn=1:1:1의 In-Ga-Zn산화물인 타깃을 사용하여 형성한 경우, 산화물층(404a) 및 산화물층(404c)을 원자수비율이 In:Ga:Zn=1:3:2의 In-Ga-Zn산화물인 타깃을 사용하여 형성하면 좋다.
<산화물 반도체층 내의 불순물>
산화물 적층(404)을 사용한 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체층(404b)을 고순도 진성화하는 것이 유효하다. 구체적으로 말하면 산화물 반도체층(404b)의 캐리어 밀도를 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만으로 하면 좋다. 산화물 반도체층(404b)에 있어서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이 된다. 산화물 반도체층(404b) 내의 불순물 농도를 저감하기 위해서는 근접하는 산화물층(404a) 내 및 산화물층(404c) 내의 불순물 농도도 산화물 반도체층(404b)과 비슷한 정도까지 저감하는 것이 바람직하다.
특히 산화물 반도체층(404b)에 실리콘(Si), 게르마늄(Ge), 탄소(C), 하프늄(Hf), 티타늄(Ti) 등이 높은 농도로 포함됨으로써 산화물 반도체층(404b)에 이들 원소에 기인하는 불순물 준위가 형성된다. 상기 불순물 준위는 트랩이 되며 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 트랜지스터의 전기 특성의 열화를 작게 하기 위해서는 산화물 반도체층(404b)의 상기 원소의 농도를 1×1019atoms/cm3 미만, 바람직하게는 2×1018atoms/cm3 미만, 더 바람직하게는 2×1017atoms/cm3 미만으로 하면 좋다. 또한 산화물층(404a)과 산화물 반도체층(404b)과의 계면의 상기 원소 농도 및 산화물층(404c)과 산화물 반도체층(404b)과의 계면의 상기 원소 농도도 각각 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
또한 산화물 반도체층(404b) 내에서 수소 및 질소는 도너 준위를 형성하고 캐리어 밀도를 증대시킨다. 산화물 반도체층(404b)을 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS(Secondary Ion Mass Spectrometry)에 의하여 측정되는 산화물 반도체층(404b) 내의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한 SIMS에 의하여 측정되는 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체층(404b)에 실리콘 및 탄소가 높은 농도로 포함됨으로써 산화물 반도체층(404b)의 결정성을 저하시키는 경우가 있다. 산화물 반도체층(404b)의 결정성을 저하시키지 않기 위해서는 산화물 반도체층(404b)의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다. 또한 산화물 반도체층(404b)의 결정성을 저하시키지 않기 위해서는 산화물 반도체층(404b)의 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다. 산화물 반도체층(404b)의 결정성에 대해서는 후술한다.
또한 산화물 반도체층(404b)에 수소가 포함되면, 수소가 도너가 되어 트랜지스터의 특성을 변동시킨다. 그래서 산화물 반도체층 내에 포함되는 수소 농도는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하면 좋다.
<산화물 반도체층의 스핀 밀도>
산화물 반도체층(404b)에 형성되는 산소 결손은 도너를 형성하고 캐리어가 되므로 산화물 반도체층 내에 산소 결손이 형성되면, 트랜지스터의 특성이 변화하고 신뢰성이 저하된다. 그러므로 산화물 반도체층 내에 포함되는 산소 결손은 저감되어 있는 것이 바람직하다. 예를 들어 자기장의 방향을 막 표면에 대하여 평행한 방향으로 되도록 인가한, 전자 스핀 공명법에 의하여 계측되는 g값이 1.93(1.90 이상 1.95 이하)의 신호에 대응하는 스핀 밀도는 1.5×1018spins/cm3 이하, 바람직하게는 1×1017spins/cm3 이하이면 좋다. 또한 g값이 1.93의 신호에 대응하는 단위 면적당의 스핀 밀도가 1.5×1012spins/cm2 이하, 바람직하게는 1×1011spins/cm2 이하이면 좋다. 또한 전자 스핀 공명법에 의하여 계측되는 g값이 1.93의 신호에 대응하는 스핀 밀도는 산화물 반도체층 내에 포함되는 산소 결손의 존재량에 대응한다. 또한 산화물 반도체층의 조성 등에 따라 산소 결손에 대응하는 g값은 상이하기 때문에 검출되는 g값에는 예를 들어 ±5% 정도 오차 있게 신호가 나타나도 좋고, 여기서는 1.90 이상 1.95 이하 정도의 값이라면 좋다. 산화물 반도체층에 포함되는 산소 결손을 가능한 한 저감함으로써 캐리어의 생성을 저감할 수 있다. 그러므로 트랜지스터가 노멀리 온 특성이 되는 것을 억제할 수 있고 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
<게이트 절연층>
게이트 절연층(408)의 전자 스핀 공명법에 의하여 계측되는 신호에 있어서, g값이 2.001(2.00 이상 2.01 이하)의 신호에 대응하는 스핀 밀도는 2×1018spins/cm3 이상, 바람직하게는 2×1019spins/cm3 이상이면 좋다. 또한 g값이 2.001의 신호에 대응하는 단위 면적당의 스핀 밀도가 2×1012spins/cm2 이상, 바람직하게는 2×1013spins/cm2 이상이면 좋다. g값이 2.001의 신호에 대응하는 스핀 밀도는 게이트 절연층(408) 내에 포함되는 댕글링 본드에 대응한다. 다만 절연층의 조성이나 종류에 따라 g값이 상이하기 때문에 여기서 검출되는 g값에는 예를 들어 ±5% 정도 오차 있게 신호가 나타나도 좋고 여기서는 2.00 이상 2.01 이하 정도의 값이라면 좋다. 상기 댕글링 본드를 많이 포함하는 게이트 절연층(408)에서는, 가열 처리 등에 의하여 산소가 방출되는 양이 많다. 따라서 댕글링 본드를 많이 포함하는 게이트 절연층(408)을 산화물 반도체층(404b) 위에 제공함으로써 게이트 절연층(408)으로부터 방출되는 산소에 의하여, 산화물 반도체층(404b) 내의 산소 결손을 보전하고 전기 특성이 안정된 트랜지스터로 할 수 있다.
또한 댕글링 본드의 함유량이 많은 게이트 절연층을 사용하면 상기 댕글링 본드의 영향으로 인하여 트랜지스터의 전기 특성이 불안정하게 되는 경우가 있으나, 본 발명의 일 형태의 반도체 장치는 산화물 반도체층(404b)과 게이트 절연층(408) 사이에 산화물층(404c)이 제공되어 있으므로 댕글링 본드의 함유량이 많은 게이트 절연층(408)을 사용하여도 전기 특성이 안정된 것으로 할 수 있다.
또한 산화물 반도체층(404b) 위에 형성되는 게이트 절연층(408)을 치밀한 막으로 함으로써 산화물 반도체층 내의 구성 원소의 일부가 외부로 방출되는 것을 방지할 수 있다. 치밀한 막인지 아닌지는, 예를 들어 게이트 절연층의 웨트 에칭률을 측정함으로써 조사할 수 있다. 치밀한 막일수록 웨트 에칭률이 저하하고 에칭되기 어려운 막이 된다.
본 발명의 일 형태의 반도체 장치는 산화물 반도체층 내의 결함 밀도가 저감되고 전기적 안정성이 우수하다. 예를 들어 본 발명의 일 형태의 반도체 장치는 게이트 BT 스트레스 시험에서의 문턱 전압의 변동량이 작다.
또한, 게이트 BT 스트레스 시험은 가속 시험의 일종이고 오랫동안 사용한 것으로 인하여 발생하는 트랜지스터의 특성 변화(즉 말하자면 "시간에 따른 변화")를 짧은 시간 안에서 평가할 수 있다. 게이트 BT 스트레스 시험 전후에서의 트랜지스터의 특성의 변동량을 조사하는 것은 신뢰성을 조사하기 위한 중요한 지표가 된다.
구체적인 게이트 BT 스트레스 시험의 방법은, 먼저 트랜지스터의 전기 특성을 측정하고, 그 다음에 트랜지스터가 형성되어 있는 기판의 온도(기판 온도)를 일정하게 유지하고, 트랜지스터의 소스 및 드레인으로서 기능하는 한 쌍의 전극을 동전위로 하며, 소스 및 드레인으로서 기능하는 한 쌍의 전극과는 상이한 전위를 게이트 전극에 일정 시간 동안 인가한다. 기판 온도는 시험의 목적에 따라 적절히 설정하면 좋다. 이어서, 기판 온도를 전기 특성을 측정하였을 때와 마찬가지의 온도로 하고, 트랜지스터의 전기 특성을 측정한다. 결과적으로 게이트 BT 스트레스 시험 전후의 전기 특성에서의 문턱 전압 및 시프트값의 차이를 변동량으로서 얻을 수 있다.
또한 본 명세서 중에 있어서 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 높은 경우를 플러스 게이트 BT 스트레스 시험이라고 부르고, 게이트 전극에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우를 마이너스 게이트 BT 스트레스 시험이라고 부른다.
또한 본 명세서 중에서 시프트값이란, 게이트 전압(Vg, 소스와 게이트 사이의 전압)을 가로 축, 드레인 전류(Id)의 대수를 세로 축에 플롯한 곡선에 있어서 최대의 기울기인 Id의 접선을 외부 삽입하였을 때의 직선 Id=1×10-12[A]와의 교점의 게이트 전압으로 정의한다. 또한 본 명세서 중에서는 드레인 전압(소스와 드레인 사이의 전압)을 10V로 하여 시프트값을 산출하였다.
본 발명의 일 형태의 반도체 장치는 산화물 반도체층 내의 산소 결손이 충분히 저감되어 있으므로 채널 길이가 작은 미세한 구조를 갖는 트랜지스터로 하여도 전기적 안정성이 우수한 반도체 장치로 할 수 있다.
<트랜지스터의 제작 방법>
다음에, 트랜지스터(420)의 제작 방법에 대하여 설명한다.
<베이스 절연층>
우선, 기판(400) 위에 베이스 절연층(402)을 형성한다. 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
또한, 기판(400)으로서 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 및 다결정 반도체 기판, 또는 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판 등을 사용하여도 좋다. 또한, SOI 기판, 반도체 기판 위에 반도체 소자가 제공된 것 등을 사용할 수 있다.
베이스 절연층(402)은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 펄스 레이저 퇴적법(Pulsed Laser Deposition: PLD법), ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다.
베이스 절연층(402)에는 무기 절연층을 사용하면 좋다. 예를 들어, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등을 사용하면 좋다. 또한, 이들 화합물을 단층 구조 또는 2층 이상의 적층 구조로 형성하여 사용할 수 있다.
베이스 절연층(402)으로서, 플라즈마 CVD 장치를 사용하여 진공 배기된 처리실 내를 180℃ 이상 450℃ 이하, 더 바람직하게는 180℃ 이상 350℃ 이하에서 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 1.48W/cm2 이상 2.46W/cm2 이하, 더 바람직하게는 1.48W/cm2 이상 1.97W/cm2 이하의 고주파 전력을 공급하는 조건에 따라 산화 실리콘막 또는 산화질화 실리콘막을 형성하여도 좋다.
원료 가스로서는, 실리콘을 포함한 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 기체의 대표예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화 이질소, 이산화 질소, 건조 공기 등이 있다.
성막 조건으로서는, 상기 압력의 처리실에서 상술한 바와 같은 높은 파워 밀도를 사용함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하며, 실리콘을 포함한 퇴적성 기체의 산화가 진행되기 때문에 베이스 절연층(402) 중에서의 산소 함유량이 화학양론적 조성보다 많아진다. 그러나 기판 온도가 상기 온도인 경우 실리콘과 산소의 결합력이 약해진다. 결과적으로 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의하여 산소의 일부가 이탈되는 산화물 절연층을 형성할 수 있다.
또한 베이스 절연층(402)의 원료 가스로서, 산화성 기체에 대한 실리콘을 포함한 퇴적성 기체의 비율을 많게 하며, 고주파 전력을 상기 파워 밀도로 함으로써 퇴적 속도를 빠르게 할 수 있음과 함께 베이스 절연층(402)에 포함되는 산소 함유량을 증가시킬 수 있다.
또한 베이스 절연층(402)을 형성한 후에 베이스 절연층(402)에 산소를 주입하여도 좋다.
여기서 산화질화 실리콘막에 이온 주입법으로 산소 원자를 주입한 경우의, 승온 이탈 가스 분석에 의한 m/z(m: 질량, z: 전하)=32(O2)로 검출되는 가스의 결과를 제시한다.
먼저, 시료의 제작 방법에 대하여 설명한다. 실리콘 기판을 HCl 분위기하에서 열산화하고 기판 표면에 100nm의 두께의 열산화막을 형성하였다. 열산화의 조건은, 950℃로 4시간이고, 열산화의 분위기는 HCl이 산소에 대하여 3vol%의 비율로 포함되는 것으로 하였다.
다음에 열산화막 위에 300nm의 산화질화 실리콘막을 형성하였다. 산화질화 실리콘막은 원료 가스인 유량 2.3sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 50W의 전력을 공급하여 형성하였다. 또한 산화질화 실리콘막의 형성시의 실리콘 기판의 온도를 400℃로 하였다. 또한 성막 후 450℃로 1시간 동안 가열 처리를 실시하였다.
다음에 이온 주입법에 의하여, 각 시료에 산소 원자를 주입하였다. 산소의 주입 조건을 가속 전압을 60kV로 하고, 도즈량을 2×1016ions/cm2로 한 시료1과, 1×1016ions/cm2로 한 시료2와, 5×1015ions/cm2로 한 시료3을 제작하였다. 각 시료에 대하여 TDS분석을 수행한 결과를 도 13에 나타내었다. 도 13에서 가로 축은 기판 온도를 나타낸 것이고, 세로 축은 검출 강도를 나타낸 것이다. 도 13의 일점 쇄선은 산소의 도즈량이 2×1016ions/cm2(시료1), 파선은 산소의 도즈량이 1×1016ions/cm2(시료2), 실선은 산소의 도즈량이 5×1015ions/cm2(시료3)를 나타낸다.
산소의 도즈량이 2×1016ions/cm2인 시료1은, 100℃ 부근에서 산소의 방출이 시작하고 300℃ 부근 및 450℃ 부근에 피크를 갖는다. 또한 산소의 도즈량이 1×1016ions/cm2인 시료2는, 200℃ 부근에서 산소의 방출이 시작하고 300℃ 부근 및 400℃ 부근에 피크를 갖지만 300℃ 부근의 피크에서의 산소의 방출량은 도즈량이 2×1016ions/cm2인 시료1과 비교하여 2분의 1 이하이다. 또한 산소의 도즈량이 5×1015ions/cm2인 시료3은, 200℃ 부근에서 산소의 방출이 시작하고 300℃ 부근 및 400℃ 부근에 피크를 갖지만, 300℃ 부근의 피크에서의 산소의 방출량은, 산소의 도즈량이 1×1016ions/cm2인 시료2의 2분의 1 이하(시료1의 4분의 1 이하)이다. 도 13을 보면 알다시피, 산소의 도즈량이 많을 수록, 가열 처리를 실시하였을 때의 산소의 방출량이 많으며, 산소를 방출하기 시작하는 온도가 낮다. 그러므로 베이스 절연층(402)에 많은 산소를 주입해둠으로써 보다 많은 산소를 낮은 온도로 방출시킬 수 있다.
또한 기판(400)과 나중에 제공되는 산화물 반도체층(404b)과의 절연성을 확보할 수 있으면 베이스 절연층(402)을 제공하지 않는 구성으로 할 수도 있다. 즉 말하자면 기판(400)이 충분히 절연성을 갖는 경우 베이스 절연층(402)을 제공하지 않는 구성으로 하여도 좋은 경우가 있다.
<산화물 적층>
다음에 베이스 절연층(402) 위에 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)이 적층된 산화물 적층(404)을 형성한다(도 3의 (A) 참조). 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)에 적용할 수 있는 산화물층은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는, In과 Zn의 양쪽 모두를 포함하는 것이 바람직하다. 또한, 이 산화물층을 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 이들과 함께 하나 또는 복수의 스테빌라이저를 갖는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)으로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn산화물이란 In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
다만 산화물층(404a) 및 산화물층(404c)보다 산화물 반도체층(404b)의 전자 친화력이 크게 되도록, 구체적으로는 0.1eV 이상, 바람직하게는 0.15eV 이상 크게 되도록 적절히 재료를 선택한다. 이와 같이 재료를 선택함으로써 산화물층(404a) 및 산화물층(404c)의 전도대의 하단보다 산화물 반도체층(404b)의 전도대 하단이 진공 준위로부터 깊게 되고 게이트 전극층(410)의 전계에 의하여 산화물 반도체층(404b)에 채널이 형성된다.
산화물층(404a) 및 산화물층(404c)에는, 알루미늄, 갈륨, 게르마늄, 이트륨, 주석, 란타넘, 또는 세륨을 산화물 반도체층(404b)보다 높은 원자수비율로 포함하는 산화물을 사용하면 좋다. 구체적으로는 산화물층(404a) 및 산화물층(404c)으로서 산화물 반도체층(404b)보다 상술한 원소가 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 포함되는 산화물을 사용한다. 상술한 원소는 산소와 강하게 결합하고 산소 결손의 형성 에너지가 커 산소 결손이 생기기 어렵다. 그러므로 상술한 원소를 높은 원자수비율로 갖는 산화물층(404a) 및 산화물층(404c)은 산화물 반도체층(404b)보다 산소 결손이 생기기 어렵고 안정된 특성을 구비한 산화물층이다. 따라서 산화물층(404a) 및 산화물층(404c)에 포함되는 상술한 원소의 원자수비율을 높게 함으로써, 베이스 절연층(402) 및 게이트 절연층(408) 각각과의 사이에서 안정된 계면이 형성될 수 있고 신뢰성이 높은 반도체 장치로 할 수 있다.
또한 산화물층(404a)이 In-M-Zn산화물인 경우 In과 M의 원자수비율은 바람직하게는 In이 50atomic% 미만이고 M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만이고 M이 75atomic% 이상으로 한다. 또한 산화물 반도체층(404b)이 In-M-Zn산화물인 경우 In과 M의 원자수비율은 바람직하게는 In이 25atomic% 이상이고 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상이고 M이 66atomic% 미만으로 한다. 또한 산화물층(404c)이 In-M-Zn산화물인 경우 In과 M의 원자수비율은 바람직하게는 In이 50atomic% 미만이고 M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만이고 M이 75atomic% 이상으로 한다.
다만 산화물층(404a) 및 산화물층(404c)에 갈륨을 포함하는 경우 갈륨의 원자수비율을 InGaXZnYOZ로 표기할 수 있는 재료에서 X=10을 초과하지 않도록 하면 좋다. 산화물층 내에 포함되는 갈륨의 비율이 높아짐으로써 성막시에 RF스퍼터링에 의하여 발생하는 분말상 물질(먼지라고도 함)량이 늘어 반도체 장치의 특성이 열화하는 경우가 있다.
또한 산화물 반도체층 및 산화물층의 형성에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF스퍼터링법 외에, 직류 전원을 사용하는 DC스퍼터링법, 교류 전원을 사용하는 AC스퍼터링법 등을 이용할 수 있다. 특히 DC스퍼터링법을 이용하면 성막시에 발생하는 먼지를 줄일 수 있고, 또한 막 두께 분포도 균일하게 할 수 있다.
또한 산화물 반도체층(404b)은 산화물층(404a) 및 산화물층(404c)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 In의 함유율을 많게 함으로써 보다 많은 s궤도가 겹치기 때문에, 조성으로서 Ga보다 In이 많이 포함되는 산화물은, 조성으로서 In이 Ga와 동등한 산화물 또는 적은 산화물에 비하여 높은 이동도를 갖는다. 그러므로 산화물 반도체층(404b)에 인듐의 함유량이 많은 산화물을 사용함으로써 높은 이동도를 실현할 수 있다.
도 2에 도시된 바와 같은 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층들 사이에서 연속적으로 변화하는 U자형의 우물 구조)이 형성되는 산화물 적층(404)을 형성하기 위해서는 같은 주성분을 갖는 산화물층(404a), 산화물 반도체층(404b), 산화물층(404c)을 단순히 적층하는 것이 아니라, 산화물 반도체에는 트랩 중심이나 재결합 중심과 같은 결함 준위 또는 캐리어의 흐름을 저해하는 배리어를 형성하는 불순물이 각 층의 계면에서 존재하지 않도록 적층 구조를 형성한다. 만일 적층된 산화물 반도체층과 산화물층 사이에 불순물이 있으면 계면에서의 에너지 밴드의 연속성이 상실되고 트랩 또는 재결합에 의하여 캐리어가 소멸되는 경우가 있다.
연속 접합의 형성에는, 로드록실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 층을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 스퍼터링 장치에서의 각 챔버는 산화물 반도체에는 불순물인 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(1×10-4Pa~5×10-7Pa 정도까지)하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체가 역류하지 않도록 해두는 것이 바람직하다.
고순도 진성인 산화물 반도체를 얻기 위해서는 챔버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스를 고순도화시킬 필요도 있다. 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화시킨 가스를 사용함으로써 산화물 반도체층에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
또한 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)은 각각 결정성이 상이한 산화물로 하여도 좋다. 즉 말하자면 단결정 산화물층, 다결정 산화물층, 비정질 산화물층 등을 적절히 조합한 막으로 하여도 좋다.
이하에서는 산화물 반도체층의 구조에 대하여 설명한다.
산화물 반도체층은 단결정 산화물 반도체층 및 비단결정 산화물 반도체층으로 대별된다. 비단결정 산화물 반도체층이란, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층 등을 말한다.
비정질 산화물 반도체층은 막 내의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체층이다. 미소 영역에도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체층이 전형이다.
미결정 산화물 반도체층은 예를 들어, 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 원자 배열의 규칙성이 높다. 그러므로, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS층은 복수의 결정부를 갖는 산화물 반도체층의 하나이며, 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈이다. 따라서, CAAC-OS층에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. CAAC-OS층은 미결정 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서는, CAAC-OS층에 대하여 자세히 설명한다.
CAAC-OS층을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 말하자면 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS층은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS층을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS층이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS층 상면의 요철이 반영된 형상을 갖고 CAAC-OS층의 피형성면 또는 상면에 평행으로 배열된다.
한편, CAAC-OS층을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰과 평면 TEM 관찰로부터 CAAC-OS층의 결정부가 배향성을 가짐을 알 수 있다.
CAAC-OS층에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 회절각(2θ)의 피크가 31° 근방에 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS층의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS층에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ의 피크가 56° 근방에 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS층의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터 CAAC-OS층에 있어서 다른 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS층을 형성하였을 때, 또는 가열 처리 등의 결정화 처리를 실시하였을 때 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS층의 형상을 에칭 등에 의하여 변화시킨 경우에는 결정의 c축이 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않는 경우도 있다.
또한, CAAC-OS층 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS층의 결정부가 CAAC-OS층의 상면 근방에서부터의 결정 성장에 의하여 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS층에 불순물을 첨가하는 경우에는 불순물이 첨가된 영역의 결정화도가 변화되어 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방인 피크에 더하여, 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS층 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS층은 2θ의 피크가 31° 근방에 나타나고, 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS층을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층은 예를 들어 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS층 중 2종류 이상을 갖는 적층막이라도 좋다.
또한, CAAC-OS층을 형성할 때는, 예를 들어 다결정인 산화물 타깃을 사용하고, 스퍼터링법에 의하여 형성한다. 상기 타깃에 이온이 충돌하면, 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되고 a-b면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS층을 형성할 수 있다. CAAC-OS층의 결정성을 더 높이기 위해서는 다결정인 산화물 타깃에 포함되는 결정립의 평균 입경을 3μm 이하, 바람직하게는 2μm 이하, 더 바람직하게는 1μm 이하로 한다.
평판 형상의 스퍼터링 입자란, 예를 들어 a-b면에 평행한 면의 원상당경이 3nm 이상 10nm 이하, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만인 것을 말한다. 또한, 평판 형상의 스퍼터링 입자는 a-b면에 평행한 면이 정삼각형 또는 정육각형이어도 좋다. 여기서, 면의 원상당경이란, 면의 면적과 같은 정원의 직경을 말한다.
또한, 비정질 표면, 비정질 절연층 표면, 절연층 표면 위에 CAAC-OS층을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막시의 기판 가열 온도를 높임으로써 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전됨으로써 스퍼터링 입자끼리 반발하면서 기판에 부착되므로, 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없어 두께가 균일한 CAAC-OS층을 형성할 수 있다.
성막시의 불순물 혼입을 저감시킴으로써, 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물의 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 －80℃ 이하, 바람직하게는 －100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
CAAC-OS층을 형성한 후에 가열 처리를 실시하여도 좋다. 가열 처리의 온도는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 실시하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 실시한 후에 산화성 분위기에서 가열 처리를 실시한다. 불활성 분위기에서 가열 처리를 실시함으로써, CAAC-OS층의 불순물 농도를 짧은 시간 안에 저감시킬 수 있다. 한편, 불활성 분위기에서 가열 처리를 실시하는 것으로 인하여 CAAC-OS층에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기에서의 가열 처리에 의하여 상기 산소 결손을 저감시킬 수 있다. 또한, 가열 처리를 실시함으로써 CAAC-OS층의 결정성을 더 높일 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 실시하여도 좋다. 감압하에서는 더 짧은 시간 안에 CAAC-OS층의 불순물 농도를 저감시킬 수 있다.
상술한 방법으로 비정질 표면, 비정질 절연층 표면, 절연층 표면 위에 CAAC-OS층을 형성할 수 있다.
또한 CAAC-OS층은 이하에서 제시하는 방법으로 형성하여도 좋다.
우선, 제 1 산화물 반도체층을 1nm 이상 10nm 미만의 두께로 형성한다. 제 1 산화물 반도체층은 스퍼터링법을 이용하여 형성한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30vol％ 이상, 바람직하게는 100vol％로 하여 성막한다.
다음에 가열 처리를 실시하여 제 1 산화물 반도체층을 결정성이 높은 제 1 CAAC-OS층으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 실시하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 실시한 후에 산화성 분위기에서 가열 처리를 실시한다. 불활성 분위기에서 가열 처리를 실시함으로써, 제 1 산화물 반도체층의 불순물 농도를 짧은 시간 안에 저감시킬 수 있다. 한편 불활성 분위기에서 가열 처리를 실시함으로써 제 1 산화물 반도체층에 산소 결손이 생성되는 경우가 있다. 이 경우 산화성 분위기에서 가열 처리를 실시함으로써 상기 산소 결손을 저감시킬 수 있다. 또한 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하의 감압하에서 실시하여도 좋다. 감압하에서는 제 1 산화물 반도체층의 불순물 농도를 더욱 짧은 시간 안에 저감시킬 수 있다.
제 1 산화물 반도체층의 두께를 1nm 이상 10nm 미만으로 함으로써 두께가 10nm 이상인 경우에 비하여 가열 처리를 실시함으로써 용이하게 결정화시킬 수 있다.
다음에 제 1 산화물 반도체층의 조성과 같은 조성을 갖는 제 2 산화물 반도체층을 10nm 이상 50nm 이하의 두께로 형성한다. 제 2 산화물 반도체층은 스퍼터링법을 이용하여 형성한다. 구체적으로는 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 중의 산소 비율을 30vol％ 이상, 바람직하게는 100vol％로 하여 성막한다.
다음에 가열 처리를 실시하고 제 2 산화물 반도체층을 제 1 CAAC-OS층으로부터 고상 성장시켜 결정성이 높은 제 2 CAAC-OS층으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 실시하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 실시한 후에 산화성 분위기에서 가열 처리를 실시한다. 불활성 분위기에서 가열 처리를 실시함으로써, 제 2 산화물 반도체층의 불순물 농도를 짧은 시간 안에 저감시킬 수 있다. 한편 불활성 분위기에서 가열 처리를 실시함으로써 제 2 산화물 반도체층에 산소 결손이 생성되는 경우가 있다. 이 경우 산화성 분위기에서 가열 처리를 실시함으로써 상기 산소 결손을 저감시킬 수 있다. 또한 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하 또는 1Pa 이하의 감압하에서 실시하여도 좋다. 감압하에서는 제 2 산화물 반도체층의 불순물 농도를 더욱 짧은 시간 안에 저감시킬 수 있다.
상술한 바와 같이 하여 두께의 합계가 10nm 이상인 CAAC-OS층을 형성할 수 있다.
상기 방법을 이용하여 형성된 산화물 반도체층 및 산화물층의 일부를 에칭함으로써 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)을 형성할 수 있다. 또한 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)이 되는 산화물 반도체층 및 산화물층은 대기에 노출되지 않고 연속적으로 형성되는 것이 바람직하다.
또한 산화물 적층(404)의 형성 후에 가열 처리를 실시하면 좋다. 여기서 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 실시하면 좋다. 가열 처리는 불활성 가스 분위기, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함한 분위기, 또는 감압 상태에서 실시한다. 또는, 불활성 가스 분위기에서 가열 처리를 실시한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함한 분위기에서 가열 처리를 실시하여도 좋다. 가열 처리에 의하여 산화물 반도체층(404b)의 결정성을 높이고 산화물 적층(404)으로부터 수소나 물 등의 불순물을 제거할 수 있다.
또한, 가열 처리를 실시함으로써, 베이스 절연층(402)에 포함되는 과잉 산소를 산화물 반도체층(404b)에 공급할 수 있다. 산화물 반도체층(404b)에 산소를 보전함으로써 산화물 반도체층(404b) 내의 수소를 제거할 수 있다.
<소스 전극층 및 드레인 전극층>
다음에 소스 전극층(406a) 및 드레인 전극층(406b)이 되는 도전층을 형성하고 일부를 에칭함으로써 소스 전극층(406a) 및 드레인 전극층(406b)을 형성한다(도 3의 (B) 참조).
소스 전극층(406a) 및 드레인 전극층(406b)에는 알루미늄, 티타늄, 크로뮴, 코발트, 니켈, 구리, 탄탈럼, 및 텅스텐 중 1종류 이상을 포함한 도전층을 단층 또는 적층으로 사용하면 좋다. 또한 소스 전극층(406a)과 드레인 전극층(406b)의 조성은 동일하여도 좋고 상이하여도 좋다.
<게이트 절연층>
다음에 소스 전극층(406a) 및 드레인 전극층(406b) 위에 게이트 절연층(408)을 형성한다(도 3의 (C) 참조). 게이트 절연층(408)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 1종류 이상 포함한 절연층을 단층 또는 적층으로 사용하면 좋다.
게이트 절연층(408)의 형성시에 산화물 적층(404)에 대미지를 주지 않도록, 산화물 적층(404) 내의 결함 밀도를 증대시키지 않도록 적절히 조건을 선택하여 형성하는 것이 바람직하다. 산화물 적층(404)에 대한 대미지를 저감하는 방법으로서는 예를 들어 플라즈마 CVD 장치를 사용하여 성막시의 압력을 높게 하여 성막하는 것이 바람직하다. 구체적으로는 성막시의 압력을 100Pa 이상 300Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하는 것이 바람직하다. 성막시의 반응실 내의 압력을 높게 함으로써 밀도가 높은 플라즈마를 발생시킬 수 있어 피성막면에 대한 플라즈마 대미지를 저감할 수 있다.
또한 게이트 절연층(408)의 성막 압력을 높게 함으로써 전계 효과 이동도가 높고, 전기 특성이 우수한 반도체 장치로 할 수 있다.
<게이트 전극층>
다음에 게이트 절연층(408) 위에 게이트 전극층(410)이 되는 도전층을 형성하고 상기 도전층을 에칭함으로써 게이트 전극층(410)을 형성한다(도 3의 (D) 참조). 게이트 전극층(410)으로서는 알루미늄, 티타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐 중 1종류 이상을 포함한 도전층을 단층 또는 적층으로 사용하면 좋다.
<층간 절연층>
다음으로, 게이트 절연층(408) 및 게이트 전극층(410) 위에 층간 절연층(412) 및 층간 절연층(414)을 형성한다(도 4의 (A) 참조). 층간 절연층(412) 및 층간 절연층(414)으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중에서 1종류 이상을 포함한 절연층을 단층 또는 적층으로 사용하면 좋다. 여기서는 층간 절연층(412) 및 층간 절연층(414)을 적층하여 형성하는 예를 도시하였다.
층간 절연층(414)을 형성한 후에 가열 처리를 실시하는 것이 바람직하다. 여기서 가열 처리를 실시함으로써, 산화물 반도체층(404b)을 형성한 후에 소스 전극층(406a), 드레인 전극층(406b), 또는 게이트 전극층(410) 등의 형성 공정에서의 에칭 처리나 플라즈마 처리 등에 의하여 형성되는 산소 결손을 보전할 수 있다.
여기서 가열 처리를 실시함으로써 베이스 절연층(402), 게이트 절연층(408), 또는 이들 양쪽으로부터 산화물 반도체층(404b)에 산소를 공급하고, 산화물 반도체층(404b) 내의 산소 결손을 저감시켜 트랜지스터의 신뢰성을 향상시킬 수 있다.
여기서 산화질화 실리콘막에 가열 처리를 실시한 후의 산소 방출량에 대하여 평가한 결과를 제시한다.
먼저 시료의 제작 방법에 대하여 설명한다. 실리콘 기판을 HCl 분위기하에서 열산화하고, 기판 표면에 두께 100nm의 열산화막을 형성하였다. 열산화의 조건은 950℃로 1시간이고, 열산화의 분위기는 산소에 대한 HCl의 비율이 3vol%로 포함되는 것으로 하였다.
다음에 열산화막 위에 300nm의 산화질화 실리콘막을 형성하였다. 산화질화 실리콘막은, 원료 가스인 유량 2.3sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 50W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 실리콘 기판의 온도를 400℃로 하였다. 또한 성막 후에 450℃로 1시간 동안 가열 처리를 실시하였다.
다음에 산화질화 실리콘막에 이온 주입법으로 산소를 주입하였다. 주입 조건으로서는 가속 전압을 60kV, 도즈량을 2×1016ions/cm2로 하였다.
산화질화 실리콘막 위에 두께 100nm의 In-Ga-Zn산화물층을 스퍼터링법으로 형성하였다. 여기서 In-Ga-Zn산화물층은, 스퍼터링 타깃을 In:Ga:Zn=1:1:1(원자수비율)의 타깃으로 하고, 스퍼터링 가스로서 30sccm의 Ar과 15sccm의 산소를 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.4Pa로 제어하고, 0.5kW의 직류 전력을 공급하여 형성하였다. 또한 In-Ga-Zn산화물층의 형성시의 기판 온도를 300℃로 하였다.
여기서 가열 처리를 실시하지 않은 시료를 시료A1, 450℃의 질소 분위기하에서 1시간, 450℃의 산소 분위기하에서 1시간 동안 가열 처리를 실시한 시료를 시료A2, 450℃의 질소 분위기하에서 1시간, 450℃의 산소 분위기하에서 1시간 동안 가열 처리를 실시한 후에 400℃의 산소 분위기하에서 1시간 동안 가열 처리를 실시한 시료를 시료A3으로 하였다.
이 후에 시료A1 내지 시료A3을 혼산Al에칭액(KANTO CHEMICAL CO.,INC.제)을 사용하여 에칭함으로써 In-Ga-Zn산화물을 제거하고, TDS분석을 수행하여 산화질화 실리콘막으로부터 방출되는 산소, 즉 말하자면 각 시료에 포함되는 산소의 양을 조사하였다. 도 14에 시료A1 내지 시료A3의 산소 방출량의 정량값을 나타내었다.
가열 처리를 실시하지 않은 시료A1에서는 1.17×1016atoms/cm2의 산소가 방출되고, 가열 처리를 1번 실시한 시료A2에서는 6.23×1015atoms/cm2의 산소가 방출되고, 가열 처리를 2번 실시한 시료A3에서는 5.26×1015atoms/cm2의 산소가 방출되었다.
도 14에 나타낸 바와 같이 산화질화 실리콘막 중에 포함되는 산소의 양은 TDS분석을 수행하기 전에 실시된 가열 처리의 횟수에 따라 감소되어 있다. 즉 말하자면 산화물 반도체층을 형성한 후에 가열 처리를 여러 번 실시한 경우 각 가열 처리를 실시할 때마다 산화질화 실리콘막으로부터 산소가 방출되는 것이 확인되었다.
따라서 층간 절연층을 형성한 후에 다시 가열 처리를 실시함으로써, 산화물 반도체층 아래에 형성된 산화질화 실리콘막(여기서는 베이스 절연층(402))으로부터 산화물 반도체층에 다시 산소를 공급할 수 있다. 여기서 산소를 공급함으로써 게이트 절연층, 게이트 전극층 등의 형성시에 산화물 반도체층 내에 형성된 산소 결손을 보전하고 산화물 반도체층의 특성을 더욱 안정된 것으로 할 수 있다.
여기서 산화물 반도체층을 형성한 후에 산화물 반도체층 위에 산화질화 실리콘막을 형성하고, 이 후 가열 처리를 실시하였을 때의 산화물 반도체층 내의 스핀 밀도에 대하여 평가한 결과에 대하여 제시한다.
먼저 시료의 제작 방법에 대하여 설명한다. 우선, 석영 기판 위에 300nm의 산화질화 실리콘막을 형성하였다. 산화질화 실리콘막은, 원료 가스인 유량 2.3sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 50W의 전력을 공급하여 형성하였다. 또한 산화질화 실리콘막의 형성시의 석영 기판의 온도를 400℃로 하였다. 또한 성막 후에 450℃로 1시간 동안 가열 처리를 실시하였다.
다음에 산화질화 실리콘막에 이온 주입법으로 산소를 주입하였다. 주입 조건으로서는 가속 전압을 60kV, 도즈량을 2×1016ions/cm2로 하였다.
다음에 산화질화 실리콘막 위에 두께 50nm의 In-Ga-Zn산화물층을 스퍼터링법으로 형성하였다. 여기서 In-Ga-Zn산화물층은, 스퍼터링 타깃을 In:Ga:Zn=1:1:1(원자수비율)의 타깃으로 하고, 스퍼터링 가스로서 30sccm의 Ar과 15sccm의 산소를 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.4Pa로 제어하고, 0.5kW의 직류 전력을 공급하여 형성하였다. 또한 In-Ga-Zn산화물층의 형성시의 기판 온도를 300℃로 하였다.
여기서 450℃의 질소 분위기하에서 1시간 동안, 450℃의 산소 분위기하에서 1시간 동안 가열 처리를 실시하였다.
다음에 In-Ga-Zn산화물층 위에 두께 20nm의 산화질화 실리콘막을 형성하였다. 석영 기판을 플라즈마 CVD 장치의 처리실 내에 설치하고, 원료 가스인 유량 1sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 60MHz의 고주파 전원을 사용하여 150W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막을 형성할 때의 석영 기판의 온도를 350℃로 하였다. 성막시의 압력은 본 발명의 일 형태의 반도체 장치에 사용하는 게이트 절연층에는 적절하지 않은 경우가 있는, 40Pa로 하였다.
여기서 가열 처리를 실시하지 않은 시료를 시료B1로 하였다. 이 후에 350℃의 산소 분위기하에서 1시간 동안 가열 처리를 실시한 시료를 시료B2로 하고, 400℃의 산소 분위기하에서 1시간 동안 가열 처리를 실시한 시료를 시료B3으로 하였다.
각 시료에 ESR측정을 수행하였다. ESR측정은 측정 온도를 실온(25℃)으로 하고, 9.5GHz의 고주파 전력(마이크로파 파워)을 20mW로 하고, 자기장의 방향은 제작한 시료의 막 표면에 대하여 평행으로 하였다. 또한 In-Ga-Zn산화물층에 포함되는 산소 결손에서 유래하는 g값이 1.93의 신호에 대응하는 스핀 밀도의 검출 하한은 1×1017spins/cm3이다.
도 15에 ESR측정 결과를 나타내었다. 도 15에 나타낸 그래프에서, 세로 축은 마이크로파의 흡수 강도의 1차 미분을 나타내고, 가로 축은 g값을 나타낸다. 도 15의 (A)는 시료B1, 도 15의 (B)는 시료B2, 도 15의 (C)는 시료B3의 ESR측정 결과를 각각 나타낸 것이다. 또한 도 15에는 각 시료의 측정 결과의 g값이 1.93 근방에서 가우스(Gaussian)선형으로 피팅(fitting)한 값도 나타내었다. 도 15에서 점선은 측정 결과를 나타낸 것이고, 실선은 피팅한 결과를 나타낸 것이다. 피팅한 곡선으로부터, g값이 1.93 근방의 신호의 적분값을 계산함으로써 상기 마이크로파의 흡수 강도에 대응하는 스핀 밀도를 산출하였다.
도 16에는 스핀 밀도를 나타내었다. 시료B1을 보면 알다시피 본 발명의 일 형태의 반도체 장치에 사용하는 게이트 절연층에는 적절하지 않게 되는 경우가 있는 산화질화 실리콘막을 형성함으로써 산화물 반도체층 내의 스핀 밀도가 3.9×1018spins/cm3으로 되어 있다.
그러나 이 후에 가열 처리를 실시함으로써 스핀 밀도는 감소되고 시료B2와 시료B3 양쪽 모두 스핀 밀도가 검출 하한(1×1017spins/cm3) 이하가 되었다. 이와 같이, 산화질화 실리콘막이 형성된 후에 산화물 반도체층 내에 생긴 산소 결손은, 산화질화 실리콘막과 산화물 반도체층이 서로 접한 상태에서 가열 처리를 실시함으로써 보전할 수 있다.
특히 층간 절연층(412)에 산소에 대한 블로킹성을 갖는 막을 사용하여 가열 처리를 실시하면 베이스 절연층(402), 게이트 절연층(408), 또는 이들 양쪽으로부터 방출된 산소가 산화물 반도체층(404b)의 상방으로 빠져나가게 되는 것이 억제되고, 산화물 반도체층(404b)에 보다 많은 산소를 공급할 수 있다.
상기 가열 처리는 300℃ 이상 450℃ 미만, 바람직하게는 350℃ 이상 400℃ 이하로 실시하면 좋다. 또한 산화물 적층(404)에 접하도록 형성되는 소스 전극층(406a) 및 드레인 전극층(406b)에 산소 친화력이 높은 금속을 사용하면, 가열 처리를 실시함으로써 상기 금속이 산화물 적층(404)으로부터 산소를 추출하는 경우가 있다. 그러므로 베이스 절연층(402) 및 게이트 절연층(408)으로부터 공급되는 산소의 양이, 소스 전극층(406a) 및 드레인 전극층(406b)에 의하여 산소가 추출되는 양보다 많게 되는 온도 범위에서 가열 처리를 실시하도록 적절히 온도 범위를 설정하면 좋다.
이와 같이 가열 처리를 실시함으로써 산화물 반도체층(404b) 내의 산소 결손을 저감하고 산화물 반도체층(404b)의 특성을 안정된 것으로 할 수 있다. 특히 트랜지스터의 채널 길이가 작게 된 경우 산화물 반도체층 내에 포함되는 산소 결손이 트랜지스터의 특성에 주는 영향이 커진다. 그러므로 상기 가열 처리를 실시함으로써 산화물 반도체층(404b) 내에 포함되는 산소 결손을 저감해둠으로써 채널 길이가 작게 된 경우에도 노멀리 오프인 특성을 유지할 수 있는 신뢰성이 높은 반도체 장치로 할 수 있다.
다음에 층간 절연층(414), 층간 절연층(412), 및 게이트 절연층(408)에 개구를 형성하고 상기 개구에 도전층을 형성하고 상기 도전층을 에칭함으로써 소스 배선층(416a) 및 드레인 배선층(416b)을 형성한다(도 4의 (B) 참조). 소스 배선층(416a) 및 드레인 배선층(416b)은 소스 전극층(406a) 및 드레인 전극층(406b)과 같은 재료, 방법을 사용하여 형성하면 좋다.
또한 본 발명의 일 형태의 반도체 장치는 상술한 구조에 한정되지 않는다. 예를 들어 도 5의 (A)에 도시된 트랜지스터(430)와 같이 산화물 적층(404)이 산화물 반도체층(404b) 및 산화물층(404c)의 2층으로 이루어지는 구조라도 좋다. 또한 트랜지스터(430)의 기타 구조는 트랜지스터(420)와 같게 할 수 있으므로 자세한 설명은 생략한다.
또한 도 5의 (A)에 도시된 바와 같이 산화물 적층(404) 내에 소스 영역(405a) 및 드레인 영역(405b)이 형성되어도 좋다. 이것은 산화물 적층(404)이 소스 전극층(406a) 및 드레인 전극층(406b)에 접하는 영역에서 텅스텐 등의 금속에 산화물 적층(404) 내의 산소가 도입되기 쉽고 산화물 적층(404) 내의 산소 결손이 생기는 영역이 저저항화하거나, 소스 전극층(406a) 및 드레인 전극층(406b)에 포함되는 금속이 산화물 적층(404)에 들어감으로써 산화물 적층(404) 내의, 금속이 들어간 영역이 저저항화하는 것으로 형성된다.
또한 도 5의 (B)에 도시된 트랜지스터(440)와 같이, 게이트 전극층(410)과 중첩되는 소스 전극층(406a) 및 드레인 전극층(406b)의 주연부(周緣部)를 계단 형상이 되도록 형성하여도 좋다. 계단 형상의 주연부는 여러 번 에칭(레지스트 마스크의 후퇴(축소)를 수반한 에칭과 감소된 레지스트 마스크를 사용한 에칭)을 수행함으로써 형성할 수 있다. 소스 전극층(406a) 및 드레인 전극층(406b)의 주연부가 계단 형상이 됨으로써 게이트 절연층(408)의 스텝 커버리지를 향상시킬 수 있다.
또한 도 5의 (C)에 도시된 트랜지스터(450)와 같이, 소스 전극층 및 드레인 전극층이 2층 구조로 이루어지는 구조로 하여도 좋다. 도 5의 (C)에 도시된 트랜지스터(450)는 채널 길이를 결정하는 제 1 소스 전극층(418a) 및 제 1 드레인 전극층(418b)과, 제 1 소스 전극층(418a) 및 제 1 드레인 전극층(418b) 위에 형성되고 소스 전극층 및 드레인 전극층의 저항을 저감시키기 위한 제 2 소스 전극층(419a) 및 제 2 드레인 전극층(419b)을 갖는다.
제 1 소스 전극층(418a) 및 제 1 드레인 전극층(418b)의 사이가 트랜지스터(450)의 채널 길이로 된다. 트랜지스터(450)의 채널 길이를 50nm 미만, 바람직하게는 30nm 미만 정도로 하는 경우에는, 전자 빔으로 레지스트를 노광하여 현상한 마스크 등을 에칭 마스크로서 사용하는 것이 바람직하다. 이 때 전자 빔의 조사가 가능한 전자 빔 묘화 장치에서 최소 빔 경을 2nm 이하로 하여 조사하는 것이 바람직하다.
다만 전자 빔으로 형성할 수 있는 마스크는 얇기 때문에 마스크로 되는 레지스트의 피복성을 고려하여 제 1 소스 전극층(418a) 및 제 1 드레인 전극층(418b)을 박막화하는 것이 바람직하다. 그러나 제 1 소스 전극층(418a) 및 제 1 드레인 전극층(418b)을 박막화하면 저항이 높게 된다. 그래서 저항을 저감시키기 위하여 막을 두껍게 할 수 있는 제 2 소스 전극층(419a) 및 제 2 드레인 전극층(419b)을 형성하는 것이 바람직하다.
또한 도 5의 (C)에는 두께가 얇은 제 1 소스 전극층(418a) 및 제 1 드레인 전극층(418b)에 두께가 두꺼운 제 2 소스 전극층(419a) 및 제 2 드레인 전극층(419b)을 형성하였으나 두께가 두꺼운 소스 전극층 및 드레인 전극층 위에 두께가 얇은 소스 전극층 및 드레인 전극층을 형성하는 구성으로 하여도 좋다.
<응용예>
도 6의 (A)에는 반도체 장치의 일례로서 상기 트랜지스터를 사용할 수 있는 논리 회로인 NOR형 회로의 회로도의 일례를 도시하였다. 도 6의 (B)에는 NAND형 회로의 회로도를 도시하였다.
도 6의 (A)에 도시된 NOR형 회로에 있어서, p채널형 트랜지스터인 트랜지스터(801), 트랜지스터(802)는 채널 형성 영역에 단결정 실리콘 기판을 사용한 트랜지스터로 하고, n채널형 트랜지스터인 트랜지스터(803), 트랜지스터(804)는 상기 트랜지스터(420) 내지 트랜지스터(450)와 같은 구조를 갖고 채널 형성 영역에 산화물 반도체층을 사용한 트랜지스터로 한다.
또한, 도 6의 (A)에 도시된 NOR형 회로에 있어서, 트랜지스터(803), 트랜지스터(804)에서는 산화물 반도체층을 개재하여 게이트 전극층과 중첩되는 위치에 트랜지스터의 전기 특성을 제어하는 도전층을 제공하여도 좋다. 상기 도전층의 전위를 제어하고 소스보다 낮은 전위, 예를 들어 GND(접지 전위)나 회로의 가장 낮은 전위로 함으로써 트랜지스터(803), 트랜지스터(804)의 문턱 전압을 더 양으로 하고 더구나 노멀리 오프의 트랜지스터로 할 수 있다.
또한 도 6의 (B)에 도시된 NAND형 회로에서는 n채널형 트랜지스터인 트랜지스터(812), 트랜지스터(813)에는 상술한 트랜지스터(420) 내지 트랜지스터(450)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체층을 사용한 트랜지스터를 사용한다.
또한, 도 6의 (B)에 도시된 NAND형 회로에 있어서, 트랜지스터(812), 트랜지스터(813)에서는 산화물 반도체층을 개재하여 게이트 전극층과 중첩되는 위치에 트랜지스터의 전기 특성을 제어하는 도전층을 제공하여도 좋다. 상기 도전층의 전위를 제어하고 소스보다 낮은 전위, 예를 들어 GND나 회로의 가장 낮은 전위로 함으로써 트랜지스터(812), 트랜지스터(813)의 문턱 전압을 더 양으로 하고 더구나 노멀리 오프의 트랜지스터로 할 수 있다.
채널 형성 영역에 산화물 반도체를 사용한, 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다.
또한 트랜지스터(420) 내지 트랜지스터(450)를 사용함으로써 미세화가 가능하고, 또한 신뢰성이 높으며, 안정된 특성을 나타내는 NOR형 회로와 NAND형 회로를 제공할 수 있다.
도 7에서, 상기 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기록 횟수에 대한 제한도 없는 반도체 장치(기억 장치)의 일례를 설명한다.
도 7의 (A)는 반도체 장치를 나타낸 회로도이다.
도 7의 (A)에 도시된 트랜지스터(260)는 단결정 실리콘 기판에 채널이 형성되고 고속 동작이 용이한 것이다. 또한 트랜지스터(262)에는 트랜지스터(420) 내지 트랜지스터(450)를 적용할 수 있고 그 특성에 의하여 오랫동안의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, 반도체 장치에 사용하는 트랜지스터로서는 p채널형 트랜지스터를 사용할 수도 있다.
도 7의 (A)에서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극층은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(260)의 드레인 전극층은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line)과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 하나는 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속된다. 그리고, 트랜지스터(260)의 게이트 전극층과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 다른 하나는 용량 소자(264)의 전극 중 하나와 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(264)의 전극 중 다른 하나는 전기적으로 접속된다.
도 7의 (A)에 도시된 반도체 장치에서는, 트랜지스터(260)의 게이트 전극층의 전위 유지가 가능하다는 특징을 살림으로써 다음과 같이 정보의 기록, 유지, 및 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 하여 트랜지스터(262)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극층 및 용량 소자(264)에 공급된다. 즉 말하자면, 트랜지스터(260)의 게이트 전극층에는, 소정의 전하가 주어진다(기록). 여기서는, 다른 2개의 전위 레벨을 주는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 주어지는 것으로 한다. 이 후에, 제 4 배선의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 하여 트랜지스터(262)를 오프 상태로 함으로써, 트랜지스터(260)의 게이트 전극층에 주어진 전하가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 작기 때문에, 트랜지스터(260)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(260)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위는 다른 전위가 된다. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 트랜지스터(260)의 게이트 전극층에 High 레벨 전하가 주어지는 경우의 겉보기의 문턱값(Vth_H)은, 트랜지스터(260)의 게이트 전극층에 Low 레벨 전하가 주어지는 경우의 겉보기의 문턱값(Vth _L)보다 낮아지기 때문이다. 여기서, 겉보기의 문턱 전압이란, 트랜지스터(260)를 "온 상태"로 하기 위하여 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L 사이의 전위 V0으로 함으로써, 트랜지스터(260)의 게이트 전극층에 주어진 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, High 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(>Vth _H)이 되면, 트랜지스터(260)는 "온 상태"가 된다. Low 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(<Vth _L)이 되어도, 트랜지스터(260)는 "오프 상태" 그대로이다. 그러므로, 제 2 배선의 전위에 의하여, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는 원하는 메모리 셀의 정보만 판독하는 것이 필수이다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 "오프 상태"가 되는 전위, 즉 말하자면 Vth _H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 "온 상태"가 되는 전위, 즉 말하자면 Vth_L보다 높은 전위를 제 5 배선에 공급하면 좋다.
도 7의 (B)는 상이한 기억 장치의 구조의 일 형태의 예를 도시한 것이다. 도 7의 (B)는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 7의 (C)는 반도체 장치의 일례를 도시한 개념도이다. 우선, 도 7의 (B)에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 7의 (C)에 도시된 반도체 장치에 대하여 이하 설명한다.
도 7의 (B)에 도시된 반도체 장치에서 비트선 BL과 트랜지스터(262)의 소스 전극 및 드레인 전극 중 하나는 전기적으로 접속되고, 워드선 WL과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되고, 트랜지스터(262)의 소스 전극 및 드레인 전극 중 다른 하나와 용량 소자(254)의 제 1 단자는 전기적으로 접속된다.
산화물 반도체를 사용한 트랜지스터(262)는 오프 전류가 매우 낮다는 특징을 갖는다. 그러므로, 트랜지스터(262)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
다음에, 도 7의 (B)에 도시된 반도체 장치(메모리 셀(250))에 정보의 기록 및 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 하여 트랜지스터(262)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 이 후에, 워드선 WL의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 하여 트랜지스터(262)를 오프 상태로 함으로써, 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 낮기 때문에, 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)를 장시간에 걸쳐 유지하는 것이 가능하다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(262)가 온 상태가 되면 부유 상태인 비트선 BL과, 용량 소자(254)가 도통되어, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 이 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)에 따라 다른 값이 된다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2상태를 취하는 것으로 하면, 전위 V1을 유지하고 있는 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는, 전위 V0을 유지하고 있는 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높게 되는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이와 같이 도 7의 (B)에 도시된 반도체 장치는 트랜지스터(262)의 오프 전류가 매우 낮다는 특징을 가지므로 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지하는 것이 가능하다. 즉 말하자면, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도 장시간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
다음에, 도 7의 (C)에 도시된 반도체 장치에 대하여 설명한다.
도 7의 (C)에 도시된 반도체 장치는, 상부에 기억 회로로서 도 7의 (B)에 도시된 복수의 메모리 셀(250)을 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 7의 (C)에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))의 바로 아래에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공되는 트랜지스터에는 트랜지스터(262)의 반도체 재료와 다른 반도체 재료를 사용하는 것이 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 실현할 수 있다.
또한, 도 7의 (C)에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였으나 적층된 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 하여도 좋다.
트랜지스터(262)에 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적용함으로써, 장기간에 걸쳐 기억 내용의 유지가 가능하다. 즉 말하자면, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도가 매우 낮은 반도체 장치로 할 수 있으므로 소비 전력을 충분히 저감할 수 있다.
또한 트랜지스터로서, 산화물 적층을 갖고, 채널 형성 영역이 되는 산화물 반도체층이 산화물 적층의 표면에서 떨어진 위치에 배치되는 트랜지스터를 적용함으로써, 신뢰성이 높고 안정된 전기 특성을 나타내는 반도체 장치로 할 수 있다.
도 8에는 도 6 및 도 7에 도시된 반도체 장치의 구체적인 구성의 일례에 대하여 도시하였다. 도 8은 도 6 및 도 7에 도시된 회로의 단면도이다. 도 8에 도시된 반도체 장치는, 트랜지스터(300), 트랜지스터(320), 및 트랜지스터(340)를 갖는다. 트랜지스터(300) 및 트랜지스터(320)는 단결정 실리콘 기판에 채널이 형성되는 트랜지스터이고, 트랜지스터(340)는 산화물 반도체에 채널이 형성되는 트랜지스터이다. 트랜지스터(340)에는 상술한 트랜지스터(420) 내지 트랜지스터(450)의 구조를 적용할 수 있다. 또한 도 8에서는 트랜지스터(340)에 도 5의 (B)에 도시된 트랜지스터(440)를 사용하였으나 다른 트랜지스터를 적용하여도 좋다.
트랜지스터(300) 및 트랜지스터(320)는, 실리콘 기판 위에 형성된 소자 분리 절연층(302)을 형성하고 소자 분리 절연층(302)에 의하여 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터이다. 채널 형성 영역과 중첩되고, 게이트 절연층(308) 및 게이트 전극층(310)이 형성되어 있다. 채널 형성 영역에 접하도록 소스 영역(306a) 및 드레인 영역(306b)이 형성되고, 소스 영역(306a) 및 드레인 영역(306b)에 접하도록 소스 전극층(316a) 및 드레인 전극층(316b)이 형성되어 있다.
또한 트랜지스터(300) 및 트랜지스터(320)의 일례로서 상기 구성을 제시하였으나, 트랜지스터(300) 및 트랜지스터(320)의 구성에는 공지의 트랜지스터를 적용하면 좋다.
트랜지스터(300) 및 트랜지스터(320) 위에는 절연층(328), 절연층(330), 절연층(332)이 형성되어 있다. 절연층(332)은 보호막으로 되는 절연층이고, 트랜지스터(300) 및 트랜지스터(320)에서 트랜지스터(340) 내의 산화물 반도체층에 실리콘이나 수소 등의 불순물이 들어가는 것을 억제한다. 또한 절연층(330)은, 트랜지스터(340) 내에 포함되는 산소 등이 트랜지스터(300) 및 트랜지스터(320)에 들어가는 것을 억제한다.
각 절연층 내에 제공된 개구에 도전층(322), 도전층(324), 도전층(326) 등이 제공되고, 이 도전층을 통하여 트랜지스터(320)의 드레인 전극층(316b)과 트랜지스터(340)의 드레인 전극이 전기적으로 접속된다.
도 8에 도시된 바와 같이 트랜지스터(320)와 트랜지스터(340)가 부분적으로 중첩됨으로써 회로에 필요한 면적을 저감시킬 수 있고 고집적화를 도모할 수 있다.
상술한 실시형태에서 제시한 금속막, 반도체층, 무기 절연막 등 다양한 막은 스퍼터링법이나 플라즈마 CVD(Chemical Vapor Deposition)법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어, 열CVD법에 의하여 형성하여도 좋다. 예를 들어, 열CVD법으로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
열CVD법에 의한 성막은, 챔버 내를 대기압하 또는 감압하로 하고, 원료 가스와 산화제를 챔버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법은 챔버 내를 대기압하 또는 감압하로 하고 반응시키기 위한 원료 가스를 순차적으로 챔버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 성막하여도 좋다. 예를 들어, 각각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 챔버에 공급한다. 즉, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 단원자층이 반응함으로써 제 1 단원자층 위에 제 2 단원자층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열CVD법에 의하여 상술한 실시형태에 기재된 금속막, 반도체층, 무기 절연막 등 다양한 막을 형성할 수 있고, 예를 들어, InGaZnOx(X>0)막을 형성하는 경우에는 트라이메틸인듐, 트라이메틸갈륨, 및 다이에틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 (CH3)3In이다. 또한 트라이메틸갈륨의 화학식은 (CH3)3Ga이다. 또한 다이에틸아연의 화학식은 (CH3)2Zn이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 (C2H5)3Ga)을 사용할 수도 있고, 다이에틸아연 대신에 다이메틸아연(화학식 (C2H5)2Zn)을 사용할 수도 있다.
예를 들어, 산화 하프늄막을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드 용액, 대표적으로는 테트라키스다이메틸아마이드하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어, 산화 알루미늄막을 형성하는 경우에는 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들어, 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 흡착물에 포함되는 염소를 제거하고 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어, InGaZnOx(X>0)막을 형성하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2와 O3가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 혼합시킴으로써 InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3가스 대신에 Ar 등의 불활성 가스로 버블링되어 얻어진 H2O가스를 사용하여도 좋지만 H를 포함하지 않는 O3가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한, Ga(CH3)3가스 대신에 Ga(C2H5)3가스를 사용하여도 좋다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한 Zn(CH3)2가스를 사용하여도 좋다.
<전자 기기>
상술한 바와 같은 반도체 장치를 스마트폰, 전자 서적 등의 전자 기기에 응용한 경우의 예를 도 9 내지 도 12를 사용하여 설명한다.
도 9는 전자 기기의 블록도이다. 도 9에 도시된 전자 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상술한 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속으로 수행되고 장기간에 걸친 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 신뢰성이 높은 전자 기기를 제공할 수 있다.
도 10은 디스플레이의 메모리 회로(950)에 상술한 반도체 장치를 사용한 예를 도시한 것이다. 도 10에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)의 판독 및 제어를 수행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않는 경우, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 스위치(955)를 통하여 메모리(952)로부터 디스플레이 컨트롤러(956)에 의하여 판독된다.
다음에, 예를 들어, 사용자가 화면의 재기록을 조작하였을 때(즉 말하자면, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B가 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어 표시가 수행된다. 이 판독 동작은 또 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
상술한 바와 같이 메모리(952) 및 메모리(953)는 화상 데이터의 기록과 화상 데이터의 판독을 교대로 수행함으로써 디스플레이(957)의 표시를 수행한다. 또한, 메모리(952) 및 메모리(953)는 별개의 메모리에 한정되지 않고 하나의 메모리를 분할하여 사용하여도 좋다. 상술한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속이고, 장기간에 걸친 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감시킬 수 있다. 또한, 외부로부터의 물이나 수분 등의 혼입의 영향을 받기 어려운 신뢰성이 높은 반도체 장치로 할 수 있다.
도 11은 전자 서적의 블록도를 도시한 것이다. 도 11은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의하여 구성된다.
여기서는, 도 11의 메모리 회로(1007)에 상술한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 사용자가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는 사용자가 지정한 개소의 정보를 기억하고 유지한다. 또한, 하이라이트 기능이란, 사용자가 전자 서적을 읽을 때 특정 개소를 마킹, 예를 들어 표시의 색깔을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의하여 마킹하여 주위와의 차이를 나타내는 것을 말한다. 메모리 회로(1007)는 정보의 단기적인 기억에 사용되고, 정보를 장기적으로 저장하기 위하여 메모리 회로(1007)에 저장된 데이터를 플래시 메모리(1004)에 복사하여도 좋다. 이와 같은 경우에도 상술한 반도체 장치를 채용함으로써 정보의 기록 및 판독을 고속으로 수행할 수 있고, 장기간에 걸쳐 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감시킬 수 있다. 또한 외부로부터의 물, 수분 등의 혼입에 의한 영향을 받기 어려운, 신뢰성이 높은 반도체 장치로 할 수 있다.
도 12는 전자 기기의 구체예를 도시한 것이다. 도 12의 (A) 및 (B)는 폴더형 태블릿형 단말을 도시한 것이다. 도 12의 (A)의 태블릿형 단말은 열린 상태이며, 이 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
상술한 반도체 장치는 표시부(9631a), 표시부(9631b)에 사용할 수 있으며, 신뢰성이 높은 태블릿형 단말로 할 수 있다. 또한 상술한 반도체 장치끼리를 적절히 조합하여도 좋다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한 표시부(9631a)에 있어서는, 일례로서 영역의 반이 표시만의 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널의 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 전체면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 대하여 동시에 터치 입력을 수행할 수도 있다.
또한 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하며, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적하게 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로 센서, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 12의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 동일한 예가 도시되어 있지만 특별히 한정되지 않으며, 하나의 사이즈와 다른 하나의 사이즈가 상이하여도 좋고, 표시의 품질도 상이하여도 좋다. 예를 들어, 하나를 다른 하나보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 12의 (B)의 태블릿형 단말은 닫은 상태를 도시한 것이며, 이 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 12의 (B)에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿형 단말은 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 12의 (A) 및 (B)에 도시된 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력으로 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태의 반도체 장치에 포함되는 게이트 절연층에 적용할 수 있는 산화질화 실리콘막을 제작하고 이 특성 평가를 수행하였다.
우선, 시료의 제작 방법에 대하여 설명한다.
석영 기판 위에 두께 100nm의 산화질화 실리콘막을 형성하였다. 형성 방법은 기판을 플라즈마 CVD 장치의 처리실 내에 설치하고, 원료 가스인 유량 1sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 60MHz의 고주파 전원을 사용하여 150W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한, 산화질화 실리콘막의 형성시의 기판의 온도를 350℃로 하였다. 또한, 본 실시예에서 사용한 플라즈마 CVD 장치는 전극 면적이 615cm2인 평행 평판형의 플라즈마 CVD 장치이고, 웨이퍼에 가해지는 전력 밀도는 2.4×10-1W/cm2로 된다.
여기서 산화질화 실리콘막의 형성시의 압력을 200Pa로 한 것을 시료C1로 하고, 100Pa로 한 것을 시료C2로 하고, 40Pa로 한 것을 비교예 시료C3으로 하였다. 시료C1 및 시료C2는 본 발명의 일 형태의 반도체 장치에 사용하는 게이트 절연층으로서 적절한, 형성시의 압력이 100Pa 이상인 산화질화 실리콘막이다. 한편 비교예 시료C3은 본 발명의 일 형태의 반도체 장치에 사용하는 게이트 절연층으로서는 적절하지 않은 조건으로 형성된 산화질화 실리콘막이다.
다음에 각 시료에 대하여 ESR측정을 수행하였다. ESR 측정에서는, 소정의 온도에서 마이크로파의 흡수가 일어나는 자기장의 값(H0)으로부터, 식 g=hν/βH0을 사용하여 g값이라는 파라미터가 얻어진다. 또한, v는 마이크로파의 주파수이다. 또한 h는 프랑크 정수(Planck constant)이고, β는 보어 자자(Bohr magneton)이며, 양쪽 모두 정수이다.
여기서는, 하기에서 제시하는 조건으로 ESR측정을 수행하였다. 측정 온도를 실온(25℃)으로 하고, 9.5GHz의 고주파 전력(마이크로파 파워)을 20mW로 하고, 자기장의 방향은 제작한 시료의 막 표면에 대하여 평행으로 하였다. 또한 산화질화 실리콘막에 포함되는 댕글링 본드에서 유래하는 g값이 2.001의 신호에 대응하는 스핀 밀도를 측정하였다. 검출 하한은 1×1017spins/cm3(단위 면적당으로 환산하면 1×1011spins/cm2)이다.
시료C1, 시료C2, 및 비교예 시료C3에 대하여 ESR측정을 수행한 결과를 도 17에 나타내었다. 도 17의 (A)에는 시료C1, 도 17의 (B)에는 시료C2, 도 17의 (C)에는 비교예 시료C3의 ESR측정 결과를 각각 나타내었다. 도 17에 나타낸 그래프에서 세로 축은 마이크로파의 흡수 강도의 1차 미분을 나타내고, 가로 축은 g값을 나타낸다.
다음에 도 17에 나타낸 스펙트럼의 g값이 2.001 근방의 신호에 대하여 적분 강도를 계산하고, 표준 시료의 적분 강도와의 적분 강도 비율 및 표준 시료의 스핀 수로부터 스핀 수를 산출하였다. 산출된 스핀 수를 막 체적으로 나눔으로써 상기 마이크로파의 흡수 강도에 대응하는 스핀 밀도를 산출하였다.
도 18에 각 시료 내의 스핀 밀도를 나타내었다. 시료C1은 3.7×1019spins/cm3(단위 면적당으로 환산하면 3.7×1013spins/cm2)이고, 시료C2는 2.3×1018spins/cm3(단위 면적당으로 환산하면 2.3×1012spins/cm2)이고, 비교예 시료C3은 3.5×1017spins/cm3(단위 면적당으로 환산하면 3.5×1011spins/cm2)이다. 즉 말하자면 성막 압력이 낮게 될수록 산화질화 실리콘막 내의 스핀 밀도가 작게 되는 것을 알 수 있다. 또한 시료C1 및 시료C2는 본 발명의 일 형태의 반도체 장치에 바람직하게 사용할 수 있다. g값이 2.001(2.00 이상 2.01 이하)의 신호에 대응하는 스핀 밀도가 2×1018spins/cm3(단위 면적당으로 환산하면 2×1012spins/cm2) 이상의 산화질화 실리콘막이다. 산화질화 실리콘막 내에서 검출되는 스핀 밀도가 많을수록 산화질화 실리콘막 내에 형성되는 산소 결손의 양이 많게 된다. 또는 산화질화 실리콘막 내에서 검출되는 스핀 밀도는 산화질화 실리콘막 내에 형성되는 산소 결손의 양과 비례한다. 그러므로 본 실시예에서 제시하는 시료C1 및 시료C2는 비교예 시료C3과 비교하여 산화물 반도체층에 대하여 산소를 방출하기 쉬운 막이다.
다음에 각 시료의 웨트 에칭률을 조사하였다. 에천트에는 불화 수소 암모늄(NH4HF2)을 6.7% 포함하고 불화 암모늄(NH4F)을 12.7% 포함하는 혼합 용액(STELLA CHEMIFA CORPORATION제, 상품명: LAL500)을 사용하고, 20℃로 에칭을 수행하였다. 도 19에 산화질화 실리콘막의 성막 압력과, 웨트 에칭률의 관계를 나타내었다. 도 19에서는 가로 축이 산화질화 실리콘막의 성막 압력을 나타내고 세로 축이 산화질화 실리콘막의 웨트 에칭률을 나타낸다.
여기서 비교예 시료C3(성막 압력이 40Pa)의 웨트 에칭률은 108.9[nm/min]이고, 시료C2(성막 압력이 100Pa)의 웨트 에칭률은 97.9[nm/min]이고, 시료C1(성막 압력이 200Pa)의 웨트 에칭률은 76.4[nm/min]이다. 따라서 성막 압력이 높게 될수록 에칭률은 저하되고 치밀한 막이 형성되어 있는 것이 확인되었다.
다음에 SIMS에 의한 각 시료의 깊이 방향에 대한 질소 농도 분석을 수행하였다. 결과를 도 20에 나타내었다. 또한 시료C1은 실선, 시료C2는 파선, 비교예 시료C3은 일점 쇄선으로 나타내었다. SIMS에는 4중극형 2차 이온 질량 분석 장치 PHI ADEPT1010(ULVAC-PHI, Inc.제)을 사용하였다.
도 20에서는 산화질화 실리콘막 내의 질소 농도를 정량한 것을 나타내었다. 분석은 각 시료의 상면 측에서 수행하였다. 또한 도 20의 가로 축으로 나타내어지는 깊이는 실지로 측량한 것이 아니라 표준 시료의 에칭 속도로부터 예상되는 깊이를 나타낸 것이다.
각 시료에서, 계면으로 인한 영향이 적은 영역(깊이 20nm~60nm)에서의 평균 질소 농도는 시료C1이 5.7×1020atoms/cm3, 시료C2가 3.6×1020atoms/cm3, 비교예 시료C3이 1.7×1020atoms/cm3이었다. 각 시료의 질소 농도를 비교하면 시료C1의 질소 농도가 가장 높고 비교예 시료C3의 질소 농도가 가장 낮은 것이 명확해졌다.
(실시예 2)
본 실시예에서는 본 발명의 일 형태의 반도체 장치에 포함되는 게이트 절연층에 적용할 수 있는 산화질화 실리콘막을 제작하고 이 특성 평가를 수행하였다.
실리콘 기판 위에 두께 100nm의 산화질화 실리콘막을 형성하였다. 산화질화 실리콘막의 성막 조건은 실시예 1과 마찬가지이다. 여기서 산화질화 실리콘막의 형성시의 압력을 200Pa로 한 것을 시료F1로 하고, 100Pa로 한 것을 시료F2로 하고, 40Pa로 한 것을 비교예 시료F3으로 한다.
도 21은, 시료F1, 시료F2, 및 비교예 시료F3의 TDS 분석을 수행하고 m/z=2(H2 등)로 검출되는 가스의 이온 강도를 측정한 결과를 나타낸 것이다. 또한 도 21의 (A)에 시료F1, 도 21의 (B)에 시료F2, 도 21의 (C)에 비교예 시료F3의 결과를 각각 나타내었다.
이와 마찬가지로 도 22는, 시료F1, 시료F2, 및 비교예 시료F3의 TDS 분석을 수행하고 m/z=18(H2O 등)로 검출되는 가스의 이온 강도를 측정한 결과를 나타낸 것이다. 또한 도 22의 (A)에 시료F1, 도 22의 (B)에 시료F2, 도 22의 (C)에 비교예 시료F3의 결과를 각각 나타내었다.
이와 마찬가지로 도 23은, 시료F1, 시료F2, 및 비교예 시료F3의 TDS 분석을 수행하고 m/z=28(N2 등)로 검출되는 가스의 이온 강도를 측정한 결과를 나타낸 것이다. 또한 도 23의 (A)에 시료F1, 도 23의 (B)에 시료F2, 도 23의 (C)에 비교예 시료F3의 결과를 각각 나타내었다.
이와 마찬가지로 도 24는, 시료F1, 시료F2, 및 비교예 시료F3의 TDS 분석을 수행하고 m/z=32(O2 등)로 검출되는 가스의 이온 강도를 측정한 결과를 나타낸 것이다. 또한 도 24의 (A)에 시료F1, 도 24의 (B)에 시료F2, 도 24의 (C)에 비교예 시료F3의 결과를 각각 나타내었다.
도 24를 보면 알다시피 시료F1에서는, TDS분석에 의하여 m/z=32인 가스의 방출이 확인되었다. 따라서 성막시의 압력을 200Pa 정도까지 높임으로써 가열 처리에 의하여 산소를 방출하는(과잉 산소를 갖는) 산화질화 실리콘막을 형성할 수 있는 것을 알았다. 산화질화 실리콘막에 포함되는 과잉 산소는 산화물 반도체층까지 이동한 경우 산화물 반도체층의 산소 결손을 저감시킬 수 있다. 따라서 과잉 산소를 포함한 산화질화 실리콘막을 사용한, 산화물 반도체층을 갖는 트랜지스터는 안정된 전기 특성을 갖고 높은 신뢰성을 갖는다.
(실시예 3)
본 실시예에서는 실시예 1에서 제시한 산화질화 실리콘막을 제작하고 이 결합 상태를 측정하였다.
실리콘 기판 위에 두께 20nm의 산화질화 실리콘막을 형성하였다. 산화질화 실리콘막의 성막 조건은 실시예 1과 마찬가지이다. 여기서 산화질화 실리콘막의 형성시의 압력을 200Pa로 한 것을 시료G1로 하고, 100Pa로 한 것을 시료G2로 하고, 40Pa로 한 것을 비교예 시료G3으로 한다.
다음에 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 이용하여 각 시료의 결합 상태를 평가하였다. 결과를 도 25 내지 도 28에 나타내었다. XPS에서는 QuanteraSXM(ULVAC-PHI, Inc.제)을 사용하고 X선원으로서는 단색성의 AlKα선(1.486keV)을 사용하였다. 검출 영역은 직경 100μm로 하고 검출 깊이는 4nm 이상 5nm 이하로 하였다.
도 25에는 결합 에너지가 0eV~1350eV의 넓은 범위에 걸친 각 시료의 XPS 스펙트럼을 나타내었다. 도 25에서는 각 시료의 XPS 스펙트럼은 겹쳐 있고 차이는 보이지 않는다는 것을 알았다.
다음에 도 26 내지 도 28에는 각 피크 근방에서의 각 시료의 고분해능 XPS 스펙트럼을 나타내었다. 또한 도 26에 시료G1, 도 27에 시료G2, 도 28에 비교예 시료G3의 고분해능 XPS 스펙트럼을 각각 나타내었다. 참고삼아 도 26 내지 도 28에는 주된 결합 상태와 화학 시프트를 나타내었다.
도 26 내지 도 28에 나타내어진 고분해능 XPS 스펙트럼을 비교하면 시료G1에서만 397.0eV~398.5eV 범위에서 결합 에너지의 피크가 약간 관측되는 것을 알았다. 즉 말하자면 시료G1은 Si-N결합을 갖는 것을 알 수 있었다.
(실시예 4)
본 실시예에서는 산화물 반도체층 위에 실시예 1에서 제시한 산화질화 실리콘막을 제공하고 산화물 반도체층의 평가를 수행하였다.
먼저, 시료 제작 방법에 대하여 설명하기로 한다.
석영 기판 위에 두께 100nm의 In-Ga-Zn산화물층을 스퍼터링법을 이용하여 형성하였다. 여기서 In-Ga-Zn산화물층은, 스퍼터링 타깃을 In:Ga:Zn=1:1:1(원자수비율)의 타깃으로 하고, 30sccm의 Ar과 15sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.4Pa로 제어하고, 0.5kW의 직류 전력을 공급하여 형성하였다. 또한 In-Ga-Zn산화물층의 형성시의 기판 온도를 300℃로 하였다.
다음에 In-Ga-Zn산화물층 위에 두께 100nm의 산화질화 실리콘막을 형성하였다. 산화질화 실리콘막의 형성 조건은 실시예 1과 마찬가지이다. 여기서 산화질화 실리콘막의 형성시의 압력을 200Pa로 한 것을 시료D1, 100Pa로 한 것을 시료D2, 40Pa로 한 것을 비교예 시료D3으로 한다.
시료D1, 시료D2, 및 비교예 시료D3에 대하여 ESR측정을 수행하였다. ESR측정은 측정 온도를 실온(25℃)으로 하고, 9.5GHz의 고주파 전력(마이크로파 파워)을 20mW로 하고, 자기장의 방향은 제작한 시료의 막 표면에 대하여 평행으로 하였다. 또한 In-Ga-Zn산화물층에 포함되는 산소 결손에서 유래하는 g값이 1.93의 신호에 대응하는 스핀 밀도의 검출 하한은 1×1017spins/cm3(단위 면적당으로 환산하면 1×1011spins/cm2)이다.
시료D1, 시료D2, 및 비교예 시료D3에 대하여 ESR측정을 수행한 결과를 도 29에 나타내었다. 도 29의 (A)에 시료D1, 도 29의 (B)에 시료D2, 도 29의 (C)에 비교예 시료D3의 ESR측정 결과를 각각 나타내었다. 도 29에 나타낸 그래프에서 세로 축은 마이크로파의 흡수 강도의 1차 미분을 나타내고, 가로 축은 g값을 나타낸다.
도 29에 나타낸 바와 같이, 시료D1에서는 g값이 1.93에 나타나는 신호는 관측되지 않았지만 시료D2, 비교예 시료D3에서는 g값이 1.93에 나타나는 신호가 관측되었다. 그러므로 도 29에 나타낸 스펙트럼 강도를 로렌츠(Lorentz)선형으로 피팅하고 g값이 1.93 근방의 신호의 적분값을 계산함으로써 상기 마이크로파의 흡수 강도에 대응하는 스핀 밀도를 산출하였다. 또한 시료D1의 스핀 밀도는 마이크로파의 흡수의 검출 하한(1×1017spins/cm3) 이하가 된다.
g값이 1.93의 신호에 대응하는 스핀 밀도를 도 30에 나타내었다. 도 30을 보면 알다시피 성막 압력이 크게 될수록 In-Ga-Zn산화물 내의 스핀 밀도는 저하되고 성막 압력을 200Pa로 한 조건에서는 검출 하한(1×1017spins/cm3) 이하가 되었다.
상술한 바와 같이 In-Ga-Zn산화물 위의 게이트 절연층의 성막 압력을 높게 하여 In-Ga-Zn산화물 내의 산소 결손을 저감시키고, 안정된 특성을 부여할 수 있다.
(실시예 5)
본 실시예에서는 산화물 반도체층 위에 실시예 1에서 제시한 산화질화 실리콘막을 형성하고 산화질화 실리콘막 내 및 산화물 반도체층 내의 불순물 농도를 측정하였다.
먼저, 시료 제작 방법에 대하여 설명하기로 한다.
단결정 실리콘 기판 위에 두께 300nm의 산화 실리콘막을 스퍼터링법을 이용하여 형성하였다. 50sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.4Pa로 제어하고, 1.5kW의 직류 전력을 공급하여 형성하였다. 또한 기판 온도를 100℃로 하였다.
다음에 산화 실리콘막 위에 두께 100nm의 In-Ga-Zn산화물층을 스퍼터링법을 이용하여 형성하였다. 여기서 In-Ga-Zn산화물층은, 스퍼터링 타깃을 In:Ga:Zn=1:1:1(원자수비율)의 타깃으로 하고, 30sccm의 Ar과 15sccm의 산소를 스퍼터링 가스로서 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.4Pa로 제어하고, 0.5kW의 직류 전력을 공급하여 형성하였다. 또한 In-Ga-Zn산화물층의 형성시의 기판 온도를 300℃로 하였다.
여기서 가열 처리를 실시하였다. 가열 처리는, 온도를 450℃로 하여 질소 분위기하에서 1시간 동안, 산소 분위기하에서 1시간 동안 실시하였다.
다음에 In-Ga-Zn산화물층 위에 두께 20nm의 산화질화 실리콘막을 플라즈마 CVD법을 이용하여 형성하였다. 산화질화 실리콘막의 형성 조건은 실시예 1과 마찬가지이다. 여기서 산화질화 실리콘막의 형성시의 압력을 200Pa로 한 것을 시료E1로 하고, 100Pa로 한 것을 시료E2로 하고, 40Pa로 한 것을 비교예 시료E3으로 한다.
도 31에 각 시료 내의, 산화질화 실리콘막 내의 인듐 농도에 대한 측정 결과를 나타내었다. 도면 중 일점 쇄선은 시료E1, 점선은 시료E2, 및 실선은 비교예 시료E3의 측정 결과를 각각 나타낸 것이다. 도면 중의 SiON은 산화질화 실리콘 내를 나타낸 것이고 도면 중의 IGZO는 In-Ga-Zn산화물층을 나타낸 것이다. In-Ga-Zn산화물층과 산화질화 실리콘막의 계면(도면에 나타낸 깊이 15nm의 위치)으로부터 산화질화 실리콘에 들어간 인듐 농도는 도 31에 나타낸 바와 같이 성막 압력이 크게 될수록 저하되어 있다. 따라서 성막 압력이 높게 될수록 In-Ga-Zn산화물층 내로부터의 인듐 확산이 저감되는 것이 확인되었다. 예를 들어 산화질화 실리콘막을 게이트 절연층에 사용한 경우 산화질화 실리콘막 내에 인듐이 고농도로 포함됨으로써, 내압 저하 또한 결함 준위의 형성 등이 발생할 가능성이 있다. 인듐 확산이 저감됨으로써 산화물 반도체층을 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
다음에 시료E1, 시료E2, 및 비교예 시료E3에서의, 산화물 반도체층 내의 불순물 농도에 대하여 측정하였다.
여기서는 SIMS에 의한 각 시료의 깊이 방향에 대한 수소 농도 분석, 탄소 농도 분석, 질소 농도 분석, 및 불소 농도 분석을 수행하였다. 결과를 도 32 및 도 33에 나타내었다. 또한 시료E1은 실선, 시료E2는 파선, 비교예 시료E3은 일점 쇄선으로 각각 나타내었다. 또한 도면 중의 SiON은 산화질화 실리콘 내를 나타낸 것이고 도면 중의 IGZO는 In-Ga-Zn산화물을 나타낸 것이고, 도면 중의 SiOx는 산화 실리콘 내를 나타낸 것이다. SIMS에는 4중극형 2차 이온 질량 분석 장치 PHI ADEPT1010(ULVAC-PHI, Inc.제)을 사용하였다.
도 32의 (A)는 In-Ga-Zn산화물층 내의 수소 농도를 정량한 것이다. 도 32의 (B)는 In-Ga-Zn산화물층 내의 탄소 농도를 정량한 것이다. 도 33의 (A)는 In-Ga-Zn산화물층 내의 질소 농도를 정량한 것이다. 도 33의 (B)는 In-Ga-Zn산화물층 내의 불소 농도를 정량한 것이다. 분석은 각 시료의 상면 측에서 수행하였다. 또한 도 32 및 도 33에서의 가로 축으로 나타내어지는 깊이는 실지로 측량한 것이 아니라 표준 시료의 에칭 속도로부터 예상되는 깊이를 나타낸 것이다.
시료E1은 시료E2 및 비교예 시료E3에 비하여 In-Ga-Zn산화물층 내의 수소 농도가 낮은 것을 알았다. 또한 각 시료에 있어서 In-Ga-Zn산화물층 내의 탄소 농도, 질소 농도, 및 불소 농도에 차이는 거의 보이지 않았다.
수소는, 산화물 반도체에는 불순물이며 결함 준위 등의 원인이 된다. 따라서 산화물 반도체층 내의 수소 농도는 낮은 것이 바람직하다. 그러므로 시료E1의 산화질화 실리콘막이 산화물 반도체층을 갖는 트랜지스터에 특히 적합하다는 것을 알 수 있다.
(실시예 6)
본 실시예에서는 본 발명의 일 형태의 반도체 장치에 적용할 수 있는 게이트 절연층을 사용한 트랜지스터와, 비교예 트랜지스터의 전기 특성을 비교하였다.
먼저, 트랜지스터의 제작 방법에 대하여 설명하기로 한다.
단결정 실리콘 기판 위에 베이스 절연층이 되는 두께 300nm의 산화질화 실리콘막을 플라즈마 CVD법을 이용하여 형성하였다. 성막은, 원료 가스인 유량 2.3sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 50W의 전력을 공급함으로써 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판 온도를 450℃로 하였다. 또한 본 실시예에서 사용한 플라즈마 CVD 장치는 전극 면적이 615cm2인 평행 평판형의 플라즈마 CVD 장치이고, 전력 밀도는 8.1×10-2W/cm2로 된다.
다음에 산화질화 실리콘막 표면에 화학적 기계 연마법으로 연마 처리를 수행하여 산화질화 실리콘막 표면에서의 평균면 거칠기(Ra)를 약 0.2nm로 하였다. 이 후에 산화질화 실리콘막에, 이온 주입법을 이용하여 산소를 주입하였다. 또한 산소 주입 조건은 가속 전압을 60kV, 도즈량을 2×1016ions/cm2로 하였다.
베이스 절연층 위에 산화물 반도체층이 되는 두께 15nm의 In-Ga-Zn산화물층을 형성하였다. 성막은, In:Ga:Zn=1:1:1[원자수비율]의 산화물 타깃을 사용하고 스퍼터링법을 이용하여, 스퍼터링 가스인 유량 30sccm의 아르곤 및 유량 15sccm의 산소를 공급하고 압력을 0.4Pa, 전원 전력을 0.5kW, 기판 온도를 300℃로 하여 수행하였다.
다음에 가열 처리를 실시하였다. 가열 처리는, 온도를 450℃로 하여 질소 분위기하에서 1시간 동안 실시한 후에 산소 분위기하에서 1시간 동안 실시하였다.
다음에는 상기 In-Ga-Zn산화물층을 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여, 유량 60sccm의 BCl3 및 유량 20sccm의 Cl2를 에칭 가스로서 공급하고 전원 전력을 450W, 바이어스 전력을 100W, 압력을 1.9Pa로 하여 에칭을 수행하여 섬 형상의 산화물 반도체층으로 가공하였다.
그 다음에는 베이스 절연층 및 산화물 반도체층 위에 소스 전극층 및 드레인 전극층이 되는 두께 100nm의 텅스텐막을 스퍼터링법을 이용하여 형성하였다.
다음에 텅스텐막을 ICP 에칭법에 의하여 에칭하였다. 에칭은, 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 1 에칭과, 유량 100sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 2000W, 바이어스 전력을 0W, 압력을 3Pa로 한 제 2 에칭과, 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 및 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 3 에칭을 수행하고, 주연부가 계단 형상이 되는 소스 전극층 및 드레인 전극층을 형성하였다.
다음에 소스 전극층 및 드레인 전극층 위에 게이트 절연층이 되는 두께 20nm의 산화질화 실리콘막을 형성하였다. 성막은, 원료 가스인 유량 1sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 60MHz의 고주파 전원을 사용하여 150W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판 온도를 350℃로 하였다. 여기서 성막 압력을 200Pa로 한 것을 실시예 트랜지스터, 40Pa로 한 것을 비교예 트랜지스터로 하였다.
게이트 절연층 위에 게이트 전극층이 되는 두께 30nm의 질화 탄탈럼막과 두께 135nm의 텅스텐막을 스퍼터링법에 의하여 적층하여 형성하였다. 질화 탄탈럼막은 성막 조건으로서 유량 50sccm의 아르곤(Ar) 및 유량 10sccm의 질소(N2)를 공급하고, 압력을 0.6Pa, 전원 전력을 1kW로 하여 형성하고, 텅스텐막은 성막 조건으로서, 100sccm의 아르곤(Ar)을 공급하고, 압력을 2Pa, 전원 전력을 4kW로 하여 형성하였다.
다음에 질화 탄탈럼막과 텅스텐막의 적층을 ICP 에칭법에 의하여 에칭하였다. 에칭은 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 1 에칭과, 유량 100sccm의 염소(Cl2)를 에칭 가스로서 공급하고 전원 전력을 2000W, 바이어스 전력을 50W, 압력을 0.67Pa로 한 제 2 에칭을 수행하였다.
그 다음으로 층간 절연층이 되는 두께 50nm의 질화 실리콘막과 두께 300nm의 산화질화 실리콘막을 적층하여 형성하였다. 질화 실리콘막의 형성은, 플라즈마 CVD법에 의하여, 원료 가스인 유량 20sccm의 실레인 및 유량 500sccm의 질소를 처리실 내에 공급하고 27.12MHz의 고주파 전원을 사용하여 900W의 전력을 공급하여 질화 실리콘막을 형성하였다. 또한 질화 실리콘막의 형성시의 기판 온도를 350℃로 하였다. 산화질화 실리콘막의 형성은, 플라즈마 CVD법에 의하여 원료 가스인 유량 5sccm의 실레인 및 유량 1000sccm의 일산화 이질소를 처리실 내에 공급하고 13.56MHz의 고주파 전원을 사용하여 35W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판의 온도를 325℃로 하였다.
도 34에는, 실시예 트랜지스터 및 비교예 트랜지스터의 드레인 전압(Vd)이 3.3V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성과, 드레인 전압이 0.1V일 때의 게이트 전압에 대한 전계 효과 이동도를 나타내었다.
도 34에 나타낸 왼쪽의 세로 축은 트랜지스터의 Id를 나타낸 것이고 실선은 실시예 트랜지스터, 점선은 비교예 트랜지스터를 나타낸 것이다. 또한 트랜지스터의 Vg-Id특성은 거의 동일한 움직임을 나타내어 있고 도 34에 있어서 Vg-Id특성은 겹쳐 있다. 오른쪽의 세로 축은 트랜지스터의 전계 효과 이동도를 나타낸 것이고 실선은 실시예 트랜지스터, 점선은 비교예 트랜지스터를 나타낸 것이다. 또한 상기 전계 효과 이동도는 각 트랜지스터의 포화 영역에서의 결과이다.
Vg-Id특성에 있어서, 실시예 트랜지스터와 비교예 트랜지스터는 거의 동일한 움직임을 나타내어 있지만 실시예 트랜지스터가 더 낮은 게이트 전압으로 높은 전계 효과 이동도를 얻을 수 있었다. 특히 실시예 트랜지스터에서는 게이트 전압이 1V일 때 5cm2/Vs 정도의 전계 효과 이동도가 얻어졌다.
결과적으로 본 발명의 일 형태의 반도체 장치에 적용할 수 있는 성막 압력이 높은 게이트 절연층을 사용함으로써 저전압인 경우에도 고속 동작이 가능한 트랜지스터가 되는 것이 확인되었다.
(실시예 7)
본 실시예에서는 본 발명의 일 형태의 반도체 장치인 트랜지스터의 특성을 평가하였다. 먼저, 본 실시예에서 제작한 트랜지스터의 제작 방법에 대하여 설명하기로 한다. 본 실시예에서는 도 5의 (B)에 도시된 트랜지스터와 마찬가지의 구조로 제작하였기 때문에 도 5의 (B)에 도시된 부호를 적절히 인용하여 설명한다.
단결정 실리콘 기판 위에 베이스 절연층(402)이 되는 두께 300nm의 산화질화 실리콘막을 플라즈마 CVD법을 이용하여 형성하였다. 성막은, 원료 가스인 유량 2.3sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 50W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판 온도를 450℃로 하였다. 또한 본 실시예에서 사용한 플라즈마 CVD 장치는 전극 면적이 615cm2인 평행 평판형의 플라즈마 CVD 장치이고, 전력 밀도는 8.1×10-2W/cm2로 된다.
다음에 산화질화 실리콘막 표면에 화학적 기계 연마법으로 연마 처리를 수행하여 산화질화 실리콘막 표면에서의 평균면 거칠기(Ra)를 약 0.2nm로 하였다. 이 후에 산화질화 실리콘막에 이온 주입법을 이용하여 산소를 주입하였다. 또한 산소 주입 조건은 가속 전압을 60kV, 도즈량을 2×1016ions/cm2로 하였다.
다음으로 산화물 적층(404)이 되는 산화물 적층을 연속 성막하였다. 산화물층(404a)이 되는 산화물층으로서, In:Ga:Zn=1:3:2[원자수비율]의 산화물 타깃을 사용한 스퍼터링법을 이용하여 막 두께 5nm의 In-Ga-Zn산화물층을 형성하였다. 성막 조건으로서는 스퍼터링 가스인 유량 30sccm의 아르곤 및 유량 15sccm의 산소를 공급하고 압력을 0.4Pa, 전원 전력을 0.5kW, 기판 온도를 200℃로 하였다.
산화물 반도체층(404b)이 되는 산화물 반도체층은 In:Ga:Zn=1:1:1[원자수비율]의 산화물 타깃을 사용하고 스퍼터링법을 이용하여 막 두께 15nm의 In-Ga-Zn산화물층을 형성하였다. 성막 조건으로서는, 스퍼터링 가스인 유량 30sccm의 아르곤 및 유량 15sccm의 산소를 공급하고 압력을 0.4Pa, 전원 전력을 0.5kW, 기판 온도를 300℃로 하였다. 산화물 반도체층 위에 산화물층(404c)이 되는 두께 5nm의 산화물층을, 산화물층(404a)이 되는 산화물층과 같은 조건을 사용하여 형성하였다.
다음으로 상기 In-Ga-Zn산화물층의 적층막을, ICP 에칭법에 의하여, 유량 60sccm의 3염화 붕소(BCl3) 및 유량 20sccm의 염소(Cl2)를 에칭 가스로서 공급하고, 전원 전력을 450W, 바이어스 전력을 100W, 압력을 1.9Pa로 하여 에칭을 수행하여 섬 형상으로 가공하고 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)을 형성하였다.
다음에 베이스 절연층(402) 및 산화물 적층(404) 위에 소스 전극층(406a) 및 드레인 전극층(406b)이 되는 두께 100nm의 텅스텐막을 스퍼터링법을 이용하여 형성하였다.
그 다음으로 ICP 에칭법에 의하여 텅스텐막을 에칭하였다. 에칭은 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 1 에칭과, 유량 100sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 2000W, 바이어스 전력을 0W, 압력을 3Pa로 한 제 2 에칭과, 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 및 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 3 에칭을 수행하고, 주연부가 계단 형상이 되는 소스 전극층(406a) 및 드레인 전극층(406b)을 형성하였다.
다음으로 소스 전극층(406a) 및 드레인 전극층(406b) 위에 게이트 절연층(408)이 되는 두께 20nm의 산화질화 실리콘막을 형성하였다. 성막은, 원료 가스인 유량 1sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 60MHz의 고주파 전원을 사용하여 150W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판 온도를 350℃, 성막 압력을 200Pa로 하였다.
그 다음에 게이트 절연층(408) 위에 게이트 전극층(410)이 되는 두께 30nm의 질화 탄탈럼막과 두께 135nm의 텅스텐막을 스퍼터링법에 의하여 적층하여 형성하였다. 질화 탄탈럼막은 성막 조건으로서 유량 50sccm의 아르곤(Ar) 및 유량 10sccm의 질소(N2)를 공급하고, 압력을 0.6Pa, 전원 전력을 1kW로 하여 형성하고, 텅스텐막은 성막 조건으로서 유량 100sccm의 아르곤(Ar)을 공급하고 압력을 2Pa, 전원 전력을 4kW로 하여 형성하였다.
다음에 질화 탄탈럼막과 텅스텐막의 적층을 ICP 에칭법에 의하여 에칭하였다. 에칭은 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 1 에칭과, 유량 100sccm의 염소(Cl2)를 에칭 가스로서 공급하고 전원 전력을 2000W, 바이어스 전력을 50W, 압력을 0.67Pa로 한 제 2 에칭을 수행하였다.
그 다음으로 층간 절연층(412)이 되는 두께 50nm의 질화 실리콘막과 두께 300nm의 산화질화 실리콘막을 적층하여 형성하였다. 질화 실리콘막의 형성은 플라즈마 CVD법을 이용하여 원료 가스인 유량 20sccm의 실레인 및 유량 500sccm의 질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 900W의 전력을 공급하여 질화 실리콘막을 형성하였다. 또한 질화 실리콘막의 형성시의 기판 온도를 350℃로 하였다. 산화질화 실리콘막의 형성은 플라즈마 CVD법에 의하여 원료 가스인 유량 5sccm의 실레인 및 유량 1000sccm의 일산화 이질소를 처리실 내에 공급하고, 13.56MHz의 고주파 전원을 사용하여 35W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판의 온도를 325℃로 하였다.
층간 절연층(412)을 형성한 후에 산소 분위기하에서 가열 처리를 실시하였다. 여기서 350℃로 1시간 동안 가열 처리를 실시한 트랜지스터를 시료H1로 하고, 450℃로 1시간 동안 가열 처리를 실시한 트랜지스터를 시료H2로 하였다.
다음에 비교예 시료H3의 제작 방법에 대하여 설명하기로 한다. 비교예 시료H3은, 시료H1 및 시료H2에 비하여 산화물층(404a) 및 산화물층(404c)을 제공하지 않는 점 및 층간 절연층(412)을 형성한 후에 가열 처리를 실시하지 않는 점이 다르지만, 기타 구조는 시료H1 및 시료H2와 마찬가지이다.
이와 같이 하여 형성한 시료H1, 시료H2, 및 비교예 시료H3의 전기 특성을 측정하였다. 도 35의 (A)에는 각 트랜지스터의 드레인 전압(Vd)이 3.3V일 때의 Vg-Id특성을 나타내고 도 35의 (B)에는 드레인 전압이 0.1V일 때의 Vg-Id특성을 나타내었다.
도 35 중의 점선은 시료H1의 Vg-Id특성을, 실선은 시료H2의 Vg-Id특성을, 일점 쇄선은 비교예 시료H3의 Vg-Id특성을 각각 나타낸 것이다.
도 35에 나타낸 바와 같이 드레인 전압이 0.1V인 경우에도 3.3V인 경우에도 시료H1 및 시료H2의 문턱 전압은 비교예 시료H3의 문턱 전압보다 크고, 게이트 전압이 0V일 때 오프 전류가 작은 트랜지스터인 것을 알았다. 특히 시료H2는 게이트 전압이 0V인 경우에도 드레인 전류가 1×10-12A 이하가 되고 노멀리 오프의 전기 특성을 나타내었다.
다음에 시료H1, 시료H2, 및 비교예 시료H3에 바이어스 온도 스트레스 시험(BT 스트레스 시험)을 수행하고 특성을 비교하였다.
플러스 BT 스트레스 시험의 측정 방법에 대하여 설명한다. 플러스 BT 스트레스 시험의 대상으로 되는 트랜지스터의 초기(스트레스 인가 전)의 전기 특성을 측정하기 위하여 기판 온도를 40℃로 하고, 드레인 전압을 0.1V 또는 3.3V로 하고 게이트 전압을 -4V로부터 ＋4V까지 변화시켰을 때의 소스-드레인 전류(드레인 전류(Id))의 변화 특성, 즉 말하자면 Vg-Id특성을 측정하였다.
그 다음으로 기판 온도를 150℃까지 상승시킨 후 트랜지스터의 드레인 전압을 0V로 하였다. 다음에 게이트 절연층에 인가되는 전계 강도가 1.65MV/cm가 되도록 게이트 전압 3.3V를 인가하고 3600초 유지하였다.
또한 마이너스 BT 스트레스 시험에서는 게이트 전압 -3.3V를 인가하였다.
도 36에 BT 스트레스 시험의 결과를 나타내었다. 도 36에 나타낸 바와 같이 플러스 게이트 BT 스트레스 시험에서의 문턱 전압의 변동량(?Vth)은 시료H1이 0.12V이고 시료H2가 -0.19V이고 비교예 시료H3이 0.44V이다. 플러스 게이트 BT 스트레스 시험에서의 시프트값의 변동량(?Shift)은 시료H1이 0.09V이고 시료H2가 -0.05V이고 비교예 시료H3이 0.24V이다. 마이너스 게이트 BT 스트레스 시험에서의 문턱 전압의 변동량은 시료H1이 0.19V이고 시료H2가 -0.08V이고 비교예 시료H3이 -0.20V이다. 마이너스 게이트 BT 스트레스 시험에서의 시프트값의 변동량은 시료H1이 -0.07V이고 시료H2가 -0.06V이고 비교예 시료H3이 -0.24V이다. 도 36에 나타낸 바와 같이 시료H1 및 시료H2는 비교예 시료H3보다 BT 스트레스 시험에서의 변동량이 작다. 따라서 본 발명의 일 형태인 시료H1 및 시료H2는 비교예 시료H3보다 신뢰성이 우수한 것을 알았다.
상술한 결과로부터 본 발명의 일 형태의 트랜지스터는 문턱 전압이 높고(노멀리 오프의 전기 특성이고) 오프 전류가 저감되어 있으며, 게이트 BT 스트레스 시험에서의 변동량이 작고 신뢰성이 우수한 트랜지스터인 것을 알았다.
(실시예 8)
본 실시예에서는 본 발명의 일 형태의 반도체 장치인 트랜지스터의 특성을 평가하였다. 먼저 본 실시예에서 제작한 트랜지스터의 제작 방법에 대하여 설명한다. 본 실시예에서는 도 5의 (B)에 도시된 트랜지스터와 같은 구조로 제작하였기 때문에 도 5의 (B)에 도시된 부호를 적절히 인용하여 설명한다.
단결정 실리콘 기판 위에 베이스 절연층(402)이 되는 두께 300nm의 산화질화 실리콘막을 플라즈마 CVD법을 이용하여 형성하였다. 성막은, 원료 가스인 유량 2.3sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 50W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판 온도를 450℃로 하였다. 또한 본 실시예에서 사용한 플라즈마 CVD 장치는 전극 면적이 615cm2인 평행 평판형의 플라즈마 CVD 장치이고, 전력 밀도는 8.1×10-2W/cm2로 된다.
다음에 산화질화 실리콘막 표면에 화학적 기계 연마법으로 연마 처리를 수행하여 산화질화 실리콘막 표면에서의 평균면 거칠기(Ra)를 약 0.2nm로 하였다. 이 후에 산화질화 실리콘막에 이온 주입법을 이용하여 산소를 주입하였다. 또한 산소 주입 조건은 가속 전압을 60kV, 도즈량을 2×1016ions/cm2로 하였다.
다음으로 산화물 적층(404)이 되는 산화물 적층을 연속 성막하였다. 산화물층(404a)이 되는 산화물층으로서, In:Ga:Zn=1:3:2[원자수비율]의 산화물 타깃을 사용한 스퍼터링법을 이용하여 막 두께 5nm 또는 막 두께 20nm의 In-Ga-Zn산화물층을 형성하였다. 성막 조건으로서는 스퍼터링 가스인 유량 30sccm의 아르곤 및 유량 15sccm의 산소를 공급하고 압력을 0.4Pa, 전원 전력을 0.5kW, 기판 온도를 200℃로 하였다.
산화물 반도체층(404b)이 되는 산화물 반도체층은 In:Ga:Zn=1:1:1[원자수비율]의 산화물 타깃을 사용한 스퍼터링법을 이용하여 막 두께 15nm의 In-Ga-Zn산화물층을 형성하였다. 성막 조건으로서는, 스퍼터링 가스인 유량 30sccm의 아르곤 및 유량 15sccm의 산소를 공급하고 압력을 0.4Pa, 전원 전력을 0.5kW, 기판 온도를 300℃로 하였다. 산화물 반도체층 위에 산화물층(404c)이 되는 두께 5nm의 산화물층을, 산화물층(404a)이 되는 산화물층과 같은 조건을 사용하여 형성하였다.
다음으로 상기 In-Ga-Zn산화물의 적층막을 ICP 에칭법에 의하여, 유량 60sccm의 3염화 붕소(BCl3) 및 유량 20sccm의 염소(Cl2)를 에칭 가스로서 공급하고 전원 전력을 450W, 바이어스 전력을 100W, 압력을 1.9Pa로 하여 에칭을 수행하여 섬 형상으로 가공하고, 산화물층(404a), 산화물 반도체층(404b), 및 산화물층(404c)을 형성하였다.
다음에 베이스 절연층(402) 및 산화물 적층(404) 위에 소스 전극층(406a) 및 드레인 전극층(406b)이 되는 두께 100nm의 텅스텐막을 스퍼터링법을 이용하여 형성하였다.
그 다음으로 ICP 에칭법에 의하여 텅스텐막을 에칭하였다. 에칭은 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 1 에칭과, 유량 100sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 2000W, 바이어스 전력을 0W, 압력을 3Pa로 한 제 2 에칭과, 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 및 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 3 에칭을 수행하고, 주연부가 계단 형상이 되는 소스 전극층(406a) 및 드레인 전극층(406b)을 형성하였다.
다음으로 소스 전극층(406a) 및 드레인 전극층(406b) 위에 게이트 절연층(408)이 되는 두께 20nm의 산화질화 실리콘막을 형성하였다. 성막은, 원료 가스인 유량 1sccm의 실레인 및 유량 800sccm의 일산화 이질소를 처리실 내에 공급하고, 60MHz의 고주파 전원을 사용하여 150W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판 온도를 350℃, 성막 압력을 200Pa, 100Pa, 또는 40Pa로 하였다.
그 다음에 게이트 절연층(408) 위에 게이트 전극층(410)이 되는 두께 30nm의 질화 탄탈럼막과 두께 135nm의 텅스텐막을 스퍼터링법에 의하여 적층하여 형성하였다. 질화 탄탈럼막은 성막 조건으로서 유량 50sccm의 아르곤(Ar) 및 유량 10sccm의 질소(N2)를 공급하고, 압력을 0.6Pa, 전원 전력을 1kW로 하여 형성하고, 텅스텐막은 성막 조건으로서 유량 100sccm의 아르곤(Ar)을 공급하고 압력을 2Pa, 전원 전력을 4kW로 하여 형성하였다.
다음에 질화 탄탈럼막과 텅스텐막의 적층을 ICP 에칭법에 의하여 에칭하였다. 에칭은 유량 45sccm의 염소(Cl2), 유량 55sccm의 4불화 탄소(CF4), 유량 55sccm의 산소(O2)를 에칭 가스로서 공급하고 전원 전력을 3000W, 바이어스 전력을 110W, 압력을 0.67Pa로 한 제 1 에칭과, 유량 100sccm의 염소(Cl2)를 에칭 가스로서 공급하고 전원 전력을 2000W, 바이어스 전력을 50W, 압력을 0.67Pa로 한 제 2 에칭을 수행하였다.
그 다음으로 층간 절연층(412)이 되는 두께 50nm의 질화 실리콘막과 두께 300nm의 산화질화 실리콘막을 적층하여 형성하였다. 질화 실리콘막의 형성은 플라즈마 CVD법을 이용하여 원료 가스인 유량 20sccm의 실레인 및 유량 500sccm의 질소를 처리실 내에 공급하고, 27.12MHz의 고주파 전원을 사용하여 900W의 전력을 공급하여 질화 실리콘막을 형성하였다. 또한 질화 실리콘막의 형성시의 기판 온도를 350℃로 하였다. 산화질화 실리콘막의 형성은 플라즈마 CVD법에 의하여 원료 가스인 유량 5sccm의 실레인 및 유량 1000sccm의 일산화 이질소를 처리실 내에 공급하고, 13.56MHz의 고주파 전원을 사용하여 35W의 전력을 공급하여 산화질화 실리콘막을 형성하였다. 또한 산화질화 실리콘막의 형성시의 기판의 온도를 325℃로 하였다.
층간 절연층(412)을 형성한 후에 질소 분위기하에서 450℃로 1시간 동안 가열 처리를 실시한 후, 산소 분위기하에서 450℃로 1시간 동안 가열 처리를 실시하였다.
비교하기 위하여, 상술한 시료의 제작 방법에서 산화물층(404a) 및 산화물층(404c)이 제공되어 있지 않은 시료도 준비하였다.
표 1에 본 실시예에서 제작한 시료의 제작 조건의 간단한 비교를 나타내었다.
Figure pat00001
이와 같이 하여 형성한 시료I1 내지 시료I9에 플러스 BT 스트레스 시험 및 마이너스 BT 스트레스 시험을 수행하고 시험 전후의 Vg-Id특성을 비교하였다. 또한 Vg-Id특성은 드레인 전압을 0.1V, 3.3V로 하고 게이트 전압을 -4V로부터 ＋4V까지 변화시켜 측정하였다. 시험 전후의 Vg-Id특성을 도 37, 도 38, 및 도 39에 나타내었다.
또한 도 37의 (A1)에 시료I1의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 37의 (A2)에 시료I1의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 37의 (B1)에 시료I2의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 37의 (B2)에 시료I2의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 37의 (C1)에 시료I3의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 37의 (C2)에 시료I3의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 38의 (A1)에 시료I4의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 38의 (A2)에 시료I4의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 38의 (B1)에 시료I5의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 38의 (B2)에 시료I5의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 38의 (C1)에 시료I6의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 38의 (C2)에 시료I6의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 39의 (A1)에 시료I7의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 39의 (A2)에 시료I7의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 39의 (B1)에 시료I8의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 39의 (B2)에 시료I8의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 39의 (C1)에 시료I9의 플러스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 또한 도 39의 (C2)에 시료I9의 마이너스 BT 스트레스 시험 전후의 Vg-Id특성을 나타내었다. 도면 중의 실선은 시험 전의 Vg-Id특성을 나타낸 것이고 점선은 시험 후의 Vg-Id특성을 나타낸 것이다.
또한 시험 전후의 문턱 전압의 변동량(?Vth) 및 시프트값의 변동량(?Shift)을 도 40에 나타내었다. 플러스 BT 스트레스 시험 및 마이너스 BT 스트레스 시험의 조건은 실시예 7의 기재를 참조한다.
도 37 내지 도 40으로부터, 플러스 게이트 BT 스트레스 시험 전후 및 마이너스 게이트 BT 스트레스 시험 전후에 있어서 시료I4, 시료I5, 시료I7, 및 시료I8은 문턱 전압의 변동량 및 시프트값의 변동량이 특히 작다는 것을 알았다.
본 실시예에서, 본 발명의 일 형태에 관한 반도체 장치에 적용할 수 있는, 문턱 전압의 변동량 및 시프트값의 변동량이 특히 작은 트랜지스터는 극히 높은 신뢰성을 갖는 것을 알았다.
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
260: 트랜지스터
262: 트랜지스터
264: 용량 소자
300: 트랜지스터
302: 소자 분리 절연층
306a: 소스 영역
306b: 드레인 영역
308: 게이트 절연층
310: 게이트 전극층
316a: 소스 전극층
316b: 드레인 전극층
320: 트랜지스터
322: 도전층
324: 도전층
326: 도전층
328: 절연층
330: 절연층
332: 절연층
340: 트랜지스터
400: 기판
402: 베이스 절연층
404: 산화물 적층
404a: 산화물층
404b: 산화물 반도체층
404c: 산화물층
405a: 소스 영역
405b: 드레인 영역
406a: 소스 전극층
406b: 드레인 전극층
408: 게이트 절연층
410: 게이트 전극층
412: 층간 절연층
414: 층간 절연층
416a: 소스 배선층
416b: 드레인 배선층
418a: 소스 전극층
418b: 드레인 전극층
419a: 소스 전극층
419b: 드레인 전극층
420: 트랜지스터
430: 트랜지스터
440: 트랜지스터
450: 트랜지스터
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
804: 트랜지스터
812: 트랜지스터
813: 트랜지스터
901: RF 회로
902: 아날로그 베이스밴드 회로
903: 디지털 베이스밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9630: 하우징
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9638: 조작 키
9639: 버튼

Claims (21)

  1. 반도체 장치 제작 방법에 있어서,
    기판 위에 인듐을 포함하는 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 산소를 포함하는 제 1 절연층을 형성하는 단계와;
    상기 제 1 절연층 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 제 1 절연층은 압력을 100Pa 이상 300Pa 이하로 하여 형성되는, 반도체 장치 제작 방법.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 1.5×1018spins/cm3 이하의 스핀 밀도를 갖는, 반도체 장치 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연층은 2×1018spins/cm3 이상의 스핀 밀도를 갖는, 반도체 장치 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연층은 산화질화 실리콘층인, 반도체 장치 제작 방법.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층은 갈륨을 더 포함하는, 반도체 장치 제작 방법.
  6. 제 1 항에 있어서,
    상기 산화물 반도체층은 아연을 더 포함하는, 반도체 장치 제작 방법.
  7. 제 1 항에 있어서,
    상기 제 1 절연층은 플라즈마 CVD법에 의하여 형성되는, 반도체 장치 제작 방법.
  8. 제 1 항에 있어서,
    상기 산화물 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고,
    상기 제 1 절연층은 상기 소스 전극 및 상기 드레인 전극 위에 형성되는, 반도체 장치 제작 방법.
  9. 제 1 항에 있어서,
    상기 기판 위에 제 2 절연층을 형성하는 단계를 더 포함하고,
    상기 산화물 반도체층은 상기 제 2 절연층 위에 형성되고,
    상기 제 2 절연층이 형성된 후에 산소가 상기 제 2 절연층에 첨가되는, 반도체 장치 제작 방법.
  10. 제 1 항에 있어서,
    상기 제 1 절연층이 형성된 후에 300℃ 이상 450℃ 미만의 온도로 가열 처리를 실시하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  11. 반도체 장치 제작 방법에 있어서,
    기판 위에 산화물 적층을 형성하는 단계와;
    상기 산화물 적층 위에 산소를 포함하는 제 1 절연층을 형성하는 단계와;
    상기 제 1 절연층 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 산화물 적층은,
    상기 기판 위의, 인듐을 포함하는 제 1 산화물층과,
    상기 제 1 산화물층 위의, 인듐을 포함하는 산화물 반도체층과,
    상기 산화물 반도체층 위의, 인듐을 포함하는 제 2 산화물층을 포함하고,
    상기 제 1 절연층은 압력을 100Pa 이상 300Pa 이하로 하여 형성되는, 반도체 장치 제작 방법.
  12. 제 11 항에 있어서,
    상기 산화물 반도체층은 1.5×1018spins/cm3 이하의 스핀 밀도를 갖는, 반도체 장치 제작 방법.
  13. 제 11 항에 있어서,
    상기 제 1 절연층은 2×1018spins/cm3 이상의 스핀 밀도를 갖는, 반도체 장치 제작 방법.
  14. 제 11 항에 있어서,
    상기 제 1 절연층은 산화질화 실리콘층인, 반도체 장치 제작 방법.
  15. 제 11 항에 있어서,
    상기 제 1 산화물층, 상기 산화물 반도체층, 및 상기 제 2 산화물층 중 적어도 어느 하나는 갈륨을 더 포함하는, 반도체 장치 제작 방법.
  16. 제 11 항에 있어서,
    상기 제 1 산화물층, 상기 산화물 반도체층, 및 상기 제 2 산화물층 중 적어도 어느 하나는 아연을 더 포함하는, 반도체 장치 제작 방법.
  17. 제 11 항에 있어서,
    상기 제 1 절연층은 플라즈마 CVD법에 의하여 형성되는, 반도체 장치 제작 방법.
  18. 제 11 항에 있어서,
    상기 제 2 산화물층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고,
    상기 제 1 절연층은 상기 소스 전극 및 상기 드레인 전극 위에 형성되는, 반도체 장치 제작 방법.
  19. 제 11 항에 있어서,
    상기 제 1 산화물층 및 상기 제 2 산화물층 중 적어도 어느 하나와 상기 산화물 반도체층 사이의 전자 친화력의 차이는 0.1eV 이상인, 반도체 장치 제작 방법.
  20. 제 11 항에 있어서,
    상기 기판 위에 제 2 절연층을 형성하는 단계를 더 포함하고,
    상기 제 1 산화물층은 상기 제 2 절연층 위에 형성되고,
    상기 제 2 절연층이 형성된 후에 산소가 상기 제 2 절연층에 첨가되는, 반도체 장치 제작 방법.
  21. 제 11 항에 있어서,
    상기 제 1 절연층이 형성된 후에 300℃ 이상 450℃ 미만의 온도로 가열 처리를 실시하는 단계를 더 포함하는, 반도체 장치 제작 방법.


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