WO2023203417A1 - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

Info

Publication number
WO2023203417A1
WO2023203417A1 PCT/IB2023/053447 IB2023053447W WO2023203417A1 WO 2023203417 A1 WO2023203417 A1 WO 2023203417A1 IB 2023053447 W IB2023053447 W IB 2023053447W WO 2023203417 A1 WO2023203417 A1 WO 2023203417A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating layer
conductive layer
transistor
semiconductor
Prior art date
Application number
PCT/IB2023/053447
Other languages
English (en)
French (fr)
Inventor
神長正美
大野正勝
土橋正佳
島行徳
肥塚純一
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Publication of WO2023203417A1 publication Critical patent/WO2023203417A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a display device, a display module, and an electronic device.
  • One embodiment of the present invention relates to a method for manufacturing a semiconductor device and a method for manufacturing a display device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), and the like.
  • An example of this is a method for driving the same or a method for producing the same.
  • Semiconductor devices having transistors are widely applied to display devices and electronic devices, and there is a demand for higher integration and higher speed of semiconductor devices. For example, when applying a semiconductor device to a high-definition display device, a highly integrated semiconductor device is required. 2. Description of the Related Art As one means of increasing the degree of integration of transistors, the development of microsized transistors is progressing.
  • VR virtual reality
  • AR augmented reality
  • SR substitute reality
  • MR mixed reality
  • XR Extended Reality
  • Display devices for XR are desired to have high definition and high color reproducibility in order to enhance the sense of reality and immersion.
  • Examples of devices that can be applied to the display device include a liquid crystal display device, an organic EL (Electro Luminescence) device, or a light emitting device including a light emitting device (also referred to as a light emitting element) such as a light emitting diode (LED). It will be done.
  • Patent Document 1 discloses a display device for VR using an organic EL device (also referred to as an organic EL element).
  • An object of one embodiment of the present invention is to provide a semiconductor device having a microsized transistor and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a small-sized semiconductor device and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a semiconductor device including a transistor with a large on-state current, and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a high-performance semiconductor device and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a highly reliable semiconductor device and a method for manufacturing the same.
  • an object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device with high productivity.
  • an object of one embodiment of the present invention is to provide a novel semiconductor device and a method for manufacturing the same.
  • One embodiment of the present invention is a semiconductor device including a first transistor and a second transistor.
  • the first transistor includes a first conductive layer, a first insulating layer on the first conductive layer, a second insulating layer on the first insulating layer, and a second insulating layer on the second insulating layer.
  • the semiconductor device includes a conductive layer, a first semiconductor layer, a third insulating layer, and a third conductive layer.
  • the first insulating layer, the second insulating layer, and the second conductive layer have openings that reach the first conductive layer.
  • the first semiconductor layer is in contact with the top surface and side surfaces of the second conductive layer, the side surfaces of the first insulating layer, the side surfaces of the second insulating layer, and the top surface of the first conductive layer.
  • the third insulating layer is provided on the first semiconductor layer.
  • a third conductive layer is provided on the third insulating layer.
  • the second transistor includes a second semiconductor layer on the second insulating layer, a third insulating layer on the second semiconductor layer, and a region that overlaps with the second semiconductor layer via the third insulating layer. and a fourth conductive layer.
  • One embodiment of the present invention is a semiconductor device including a first transistor, a second transistor, and a substrate.
  • the first transistor includes a first conductive layer on the substrate, a first insulating layer on the first conductive layer, a second insulating layer on the first insulating layer, and a second insulating layer on the second insulating layer.
  • the semiconductor device includes a second conductive layer, a first semiconductor layer, a third insulating layer, and a third conductive layer.
  • the first insulating layer, the second insulating layer, and the second conductive layer have openings that reach the first conductive layer.
  • the first semiconductor layer is in contact with the top surface and side surfaces of the second conductive layer, the side surfaces of the first insulating layer, the side surfaces of the second insulating layer, and the top surface of the first conductive layer.
  • the third insulating layer is provided on the first semiconductor layer.
  • a third conductive layer is provided on the third insulating layer.
  • the second transistor includes a second semiconductor layer on the second insulating layer, a third insulating layer on the second semiconductor layer, and a region that overlaps with the second semiconductor layer via the third insulating layer. and a fifth conductive layer on the substrate.
  • the fifth conductive layer has a region that overlaps with the fourth conductive layer via the second semiconductor layer.
  • One embodiment of the present invention is a semiconductor device including a first transistor and a second transistor.
  • the first transistor includes a first conductive layer, a first insulating layer on the first conductive layer, a second insulating layer on the first insulating layer, and a second insulating layer on the second insulating layer.
  • the semiconductor device includes a conductive layer, a first semiconductor layer, a third insulating layer, and a third conductive layer.
  • the first insulating layer, the second insulating layer, and the second conductive layer have openings that reach the first conductive layer.
  • the first semiconductor layer is in contact with the top surface and side surfaces of the second conductive layer, the side surfaces of the first insulating layer, the second insulating layer, and the top surface of the first conductive layer.
  • the third insulating layer is provided on the first semiconductor layer.
  • a third conductive layer is provided on the third insulating layer.
  • the second transistor includes a second semiconductor layer on the second insulating layer, a third insulating layer on the second semiconductor layer, and a region that overlaps with the second semiconductor layer via the third insulating layer. and a fifth conductive layer on the first insulating layer.
  • the fifth conductive layer has a region that overlaps with the fourth conductive layer via the second semiconductor layer.
  • the first semiconductor layer and the second semiconductor layer each contain a metal oxide.
  • the first semiconductor layer and the second semiconductor layer have the same material.
  • the third conductive layer and the fourth conductive layer have the same material.
  • the first insulating layer includes a fourth insulating layer, a fifth insulating layer on the fourth insulating layer, and a sixth insulating layer on the fifth insulating layer. It is preferable.
  • the fourth insulating layer has a region with a higher film density than the fifth insulating layer.
  • the sixth insulating layer has a region with a higher film density than the fifth insulating layer.
  • the first insulating layer includes a fourth insulating layer, a fifth insulating layer on the fourth insulating layer, and a sixth insulating layer on the fifth insulating layer. It is preferable.
  • the fourth insulating layer preferably has a region containing more nitrogen than the fifth insulating layer.
  • the sixth insulating layer has a region containing more nitrogen than the fifth insulating layer.
  • the second insulating layer preferably includes a seventh insulating layer and an eighth insulating layer on the seventh insulating layer.
  • the seventh insulating layer has a region with a higher film density than the eighth insulating layer.
  • the second insulating layer preferably includes a seventh insulating layer and an eighth insulating layer on the seventh insulating layer.
  • the seventh insulating layer has a region containing more nitrogen than the eighth insulating layer.
  • a first conductive film is formed, a first conductive layer and a second conductive layer are formed by processing the first conductive film, and a first conductive layer and a second conductive layer are formed on the first conductive layer and on the second conductive layer.
  • a first insulating film is formed on the conductive layer, a second conductive film is formed on the first insulating film, the first insulating film and the second conductive film are processed, and the first insulating film is processed.
  • a first insulating layer and a third conductive layer having an opening in a region overlapping with the layer are formed, and the top surface of the first conductive layer, the side surface of the first insulating layer, and the top surface and side surface of the third conductive layer are formed.
  • a semiconductor device having a microsized transistor and a method for manufacturing the same can be provided.
  • a small-sized semiconductor device and a method for manufacturing the same can be provided.
  • a semiconductor device including a transistor with a large on-current and a method for manufacturing the same can be provided.
  • a high-performance semiconductor device and a method for manufacturing the same can be provided.
  • a highly reliable semiconductor device and a method for manufacturing the same can be provided.
  • a method for manufacturing a semiconductor device with high productivity can be provided.
  • one embodiment of the present invention can provide a novel semiconductor device and a method for manufacturing the same.
  • FIG. 1A is a top view showing an example of a semiconductor device.
  • 1B and 1C are cross-sectional views showing an example of a semiconductor device.
  • 2A to 2C are perspective views showing an example of a semiconductor device.
  • 3A and 3B are perspective views showing an example of a semiconductor device.
  • FIG. 4A is a top view showing an example of a semiconductor device.
  • FIG. 4B is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 5A is a top view showing an example of a semiconductor device.
  • 5B and 5C are cross-sectional views showing an example of a semiconductor device.
  • 6A and 6B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 7A is a top view showing an example of a semiconductor device.
  • FIG. 7B and 7C are cross-sectional views showing an example of a semiconductor device.
  • 8A to 8C are perspective views showing an example of a semiconductor device.
  • 9A and 9B are perspective views showing an example of a semiconductor device.
  • FIG. 10A is a top view showing an example of a semiconductor device.
  • FIG. 10B is a cross-sectional view showing an example of a semiconductor device.
  • 11A and 11B are cross-sectional views showing an example of a semiconductor device.
  • 12A and 12B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 13A is a top view showing an example of a semiconductor device.
  • FIG. 13B is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 14 is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 15A is a top view showing an example of a semiconductor device.
  • FIG. 15B is a cross-sectional view showing an example of a semiconductor device.
  • 16A and 16B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 17A is a top view showing an example of a semiconductor device.
  • FIG. 17B is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 18A is a perspective view showing an example of a semiconductor device.
  • 18B and 18C are equivalent circuit diagrams of a group of transistors.
  • 19A and 19B are perspective views showing an example of a semiconductor device.
  • 20A and 20B are perspective views showing an example of a semiconductor device.
  • FIG. 21A is a top view showing an example of a semiconductor device.
  • FIG. 21A is a top view showing an example of a semiconductor device.
  • FIG. 21A is a top view showing an example of a semiconductor device.
  • FIG. 21A is a top
  • FIG. 21B is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 22A is a perspective view showing an example of a semiconductor device.
  • 22B and 22C are equivalent circuit diagrams of a group of transistors.
  • 23A and 23B are perspective views showing an example of a semiconductor device.
  • 24A and 24B are perspective views showing an example of a semiconductor device.
  • 25A to 25E are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 26A to 26D are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 27A to 27C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 28A to 28C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 29A and 29B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 30A and 30B are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 31A and 31B are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 32A and 32B are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 33A and 33B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 34A and 34B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 35A is a perspective view of the display device.
  • FIG. 35B is a block diagram of the display device.
  • FIG. 36A is a circuit diagram of a latch circuit.
  • FIG. 36B is a circuit diagram of an inverter circuit.
  • 37A and 37B are circuit diagrams of pixel circuits.
  • FIG. 37C is a cross-sectional view showing an example of a pixel circuit.
  • 38A and 38B are cross-sectional views showing an example of a pixel circuit.
  • FIG. 39 is a cross-sectional view showing a configuration example of a display device.
  • FIG. 40 is a cross-sectional view showing a configuration example of a display device.
  • 41A to 41C are cross-sectional views showing an example of the configuration of a display device.
  • 42 is a cross-sectional view showing a configuration example of a display device.
  • 43A to 43G are diagrams showing examples of pixels.
  • 44A to 44K are diagrams showing examples of pixels.
  • 45A to 45F are diagrams illustrating configuration examples of light emitting devices.
  • 46A to 46C are diagrams illustrating configuration examples of light emitting devices.
  • 47A and 47B are diagrams illustrating a configuration example of a display device.
  • 48A to 48D are diagrams illustrating configuration examples of a display device.
  • 49A to 49C are diagrams illustrating configuration examples of a display device.
  • 50A to 50D are diagrams illustrating configuration examples of a display device.
  • 51A to 51F are diagrams illustrating configuration examples of display devices.
  • 52A to 52F are diagrams illustrating configuration examples of a display device.
  • 53A to 53F are diagrams illustrating an example of an electronic device.
  • 54A to 54F are diagrams illustrating an example of an electronic device.
  • film and “layer” can be interchanged depending on the situation or circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • a device manufactured using a metal mask or FMM fine metal mask, high-definition metal mask
  • a device with a MM (metal mask) structure is sometimes referred to as a device with an MML (metal maskless) structure.
  • SBS Side By Side
  • materials and configurations can be optimized for each light emitting device, which increases the degree of freedom in selecting materials and configurations, making it easier to improve brightness and reliability.
  • holes or electrons are sometimes referred to as “carriers.”
  • a hole injection layer or an electron injection layer is called a “carrier injection layer”
  • a hole transport layer or an electron transport layer is called a “carrier transport layer”
  • a hole blocking layer or an electron blocking layer is called a “carrier injection layer.”
  • the carrier injection layer, carrier transport layer, and carrier block layer described above may not be clearly distinguishable depending on their respective cross-sectional shapes or characteristics.
  • one layer may serve as two or three functions among a carrier injection layer, a carrier transport layer, and a carrier block layer.
  • a light emitting device has an EL layer between a pair of electrodes.
  • the EL layer has at least a light emitting layer.
  • the layers (also referred to as functional layers) included in the EL layer include a light emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier Block layers (hole block layer and electron block layer) can be mentioned.
  • a light-receiving device (also referred to as a light-receiving element) has an active layer that functions as at least a photoelectric conversion layer between a pair of electrodes.
  • island-like refers to a state in which two or more layers formed in the same process and using the same material are physically separated.
  • an island-shaped light emitting layer indicates that the light emitting layer and an adjacent light emitting layer are physically separated.
  • tapeered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed.
  • a region where the angle between the inclined side surface and the substrate surface or the surface to be formed also referred to as a taper angle
  • the side surface of the structure, the substrate surface, and the surface to be formed do not necessarily have to be completely flat, and may be substantially planar with a minute curvature or substantially planar with minute irregularities.
  • a mask layer also referred to as a sacrificial layer
  • a light emitting layer is located above at least a light emitting layer (more specifically, a layer that is processed into an island shape among the layers constituting an EL layer), It has the function of protecting the light emitting layer during the manufacturing process.
  • step breakage refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (for example, a step difference).
  • the upper surface shapes roughly match means that at least a portion of the outlines of the stacked layers overlap. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, it is also said that the top surface shapes approximately match.
  • FIG. 1A A top view (also referred to as a plan view) of the semiconductor device 10 is shown in FIG. 1A.
  • FIG. 1B shows a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 1A
  • FIG. 1C shows cross-sectional views taken along the dashed-dotted line B1-B2 and B3-B4.
  • FIG. 2A A perspective view of the semiconductor device 10 is shown in FIG. 2A. Note that in FIGS. 1A and 2A, some of the constituent elements (insulating layers, etc.) of the semiconductor device 10 are omitted. Regarding the top view and perspective view of the semiconductor device, some of the constituent elements are omitted in the subsequent drawings as well as in FIGS. 1A and 2A.
  • the semiconductor device 10 includes a transistor 100 and a transistor 200.
  • the transistor 100 includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b.
  • the conductive layer 104 functions as a gate electrode.
  • a portion of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode, and the conductive layer 112b functions as the other.
  • the semiconductor layer 108 the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region. Further, in the semiconductor layer 108, a region in contact with the source electrode functions as a source region, and a region in contact with the drain electrode functions as a drain region.
  • a conductive layer 112a is provided on the substrate 102, an insulating layer 110 is provided on the conductive layer 112a, an insulating layer 120 is provided on the insulating layer 110, and a conductive layer 112b is provided on the insulating layer 120.
  • the insulating layer 110 and the insulating layer 120 have a region sandwiched between the conductive layer 112a and the conductive layer 112b.
  • the conductive layer 112a has a region overlapping with the conductive layer 112b with the insulating layer 110 and the insulating layer 120 interposed therebetween.
  • the insulating layer 110 and the insulating layer 120 have an opening 141 in a region overlapping with the conductive layer 112a. In the opening 141, the conductive layer 112a is exposed.
  • the conductive layer 112b has an opening 143 in a region overlapping with the conductive layer 112a.
  • the opening 143 is provided in a region overlapping with the opening 141.
  • the semiconductor layer 108 is provided to cover the openings 141 and 143.
  • the semiconductor layer 108 has a region in contact with the top and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the semiconductor layer 108 is electrically connected to the conductive layer 112a through the opening 141 and the opening 143.
  • the semiconductor layer 108 has a shape that follows the top and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the insulating layer 106 functioning as a gate insulating layer of the transistor 100 is provided to cover the openings 141 and 143.
  • the insulating layer 106 is provided over the semiconductor layer 108, the conductive layer 112b, and the insulating layer 110.
  • the insulating layer 106 has a region in contact with the top surface and side surfaces of the semiconductor layer 108, the top surface and side surfaces of the conductive layer 112b, and the top surface of the insulating layer 110.
  • the insulating layer 106 has a shape that follows the top surface of the insulating layer 110, the top surface and side surfaces of the conductive layer 112b, the top surface and side surfaces of the semiconductor layer 108, and the top surface of the conductive layer 112a.
  • a conductive layer 104 functioning as a gate electrode of the transistor 100 is provided on the insulating layer 106 and has a region in contact with the upper surface of the insulating layer 106.
  • the conductive layer 104 has a region overlapping with the semiconductor layer 108 with the insulating layer 106 in between.
  • the conductive layer 104 has a shape that follows the shape of the upper surface of the insulating layer 106.
  • the transistor 100 is a so-called top-gate transistor that has a gate electrode above the semiconductor layer 108. Furthermore, since the lower surface of the semiconductor layer 108 is in contact with the source electrode and the drain electrode, it can be called a TGBC (Top Gate Bottom Contact) transistor.
  • a drain current flows in a direction perpendicular or approximately perpendicular to the surface of the substrate 102, which is a surface on which the transistor 100 is formed. In the transistor 100, the drain current can also be said to flow in the vertical direction or approximately in the vertical direction, and the transistor 100 can be called a "vertical channel transistor.”
  • the channel length of the transistor 100 can be controlled by the thickness of the insulating layer provided between the conductive layer 112a and the conductive layer 112b. Therefore, a transistor having a channel length smaller than the resolution limit of an exposure apparatus used for manufacturing the transistor can be manufactured with high precision. Furthermore, variations in characteristics among the plurality of transistors 100 are also reduced. Therefore, the operation of the semiconductor device including the transistor 100 is stabilized, and reliability can be improved. Furthermore, when characteristic variations are reduced, the degree of freedom in circuit design increases, and the operating voltage of the semiconductor device can be lowered. Therefore, power consumption of the semiconductor device can be reduced.
  • the transistor 200 includes a conductive layer 204, an insulating layer 106, a semiconductor layer 208, an insulating layer 195, a conductive layer 212a, and a conductive layer 212b.
  • Conductive layer 204 functions as a gate electrode.
  • a portion of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 212a functions as one of a source electrode and a drain electrode, and the conductive layer 212b functions as the other.
  • the entire region between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer functions as a channel formation region.
  • the semiconductor layer 208 has a pair of regions 208D with a channel formation region in between.
  • One of the pair of regions 208D functions as a source region, and the other functions as a drain region.
  • the region 208D can also be called a region with higher carrier concentration or a region with lower resistance than the channel forming region.
  • a semiconductor layer 208 is provided on the insulating layer 120.
  • the semiconductor layer 208 can be formed in the same process as the semiconductor layer 108.
  • An insulating layer 106 is provided on the semiconductor layer 208.
  • the insulating layer 106 is provided in contact with the top and side surfaces of the semiconductor layer 208.
  • a portion of the insulating layer 106 functions as a gate insulating layer of the transistor 100, and another portion of the insulating layer 106 functions as a gate insulating layer of the transistor 200.
  • a conductive layer 204 is provided on the insulating layer 106.
  • the conductive layer 204 can be formed in the same process as the conductive layer 104.
  • An insulating layer 195 is provided to cover the conductive layer 104, the conductive layer 204, and the insulating layer 106.
  • the insulating layer 195 functions as a protective layer for the transistor 100 and the transistor 200.
  • impurities include water and hydrogen.
  • the insulating layer 195 can be an insulating layer containing an inorganic material or an insulating layer containing an organic material.
  • an inorganic material such as an oxide, an oxynitride, a nitride oxide, or a nitride can be suitably used. More specifically, one or more of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate can be used.
  • the organic material for example, one or more of acrylic resin and polyimide resin can be used. A photosensitive material may be used as the organic material. Further, two or more of the above-mentioned insulating films may be stacked and used.
  • the insulating layer 195 may have a stacked structure of an insulating layer containing an inorganic material and an insulating layer containing an organic material.
  • the insulating layer 195 and the insulating layer 106 have an opening 147a and an opening 147b that reach the region 208D.
  • a conductive layer 212a and a conductive layer 212b are provided to cover the opening 147a and the opening 147b.
  • the conductive layer 212a is electrically connected to one of the pair of regions 208D
  • the conductive layer 212b is electrically connected to the other of the pair of regions 208D.
  • the transistor 200 is a so-called top-gate transistor that has a gate electrode above the semiconductor layer 208.
  • the region 208D functioning as a source region and a drain region can be formed in a self-aligned manner.
  • the transistor 200 can be a TGSA (Top Gate Self-Aligned) transistor.
  • the channel length of the transistor 200 can be controlled by the length of the conductive layer 204. Therefore, the channel length of the transistor 200 has a value greater than or equal to the resolution limit of an exposure apparatus used for manufacturing the transistor. By increasing the channel length, a transistor with high saturation can be obtained.
  • the transistor 100 with a short channel length and the transistor 200 with a long channel length can be formed on the same substrate by using some steps in common. For example, by applying the transistor 100 to a transistor that requires a large on-current and applying the transistor 200 to a transistor that requires a high saturation property, a high-performance semiconductor device can be obtained.
  • FIG. 1A shows a configuration in which the top surface shapes of the openings 147a and 147b match or approximately match the top surface shapes of the openings 141 and 143
  • the upper surface shapes of the openings 147a and 147b may be different from the upper surface shapes of the openings 141 and 143.
  • the upper surface shapes of the opening 147a and the opening 147b can each be, for example, circular or elliptical.
  • the upper surface shapes of the openings 147a and 147b may each be a polygon such as a triangle, a quadrangle (including a rectangle, a rhombus, and a square), a pentagon, or a shape with rounded corners of these polygons.
  • the conductive layer 112a and the conductive layer 112b of the transistor 100 may each have a stacked structure.
  • 1B and the like illustrate a structure in which the conductive layer 112a has a stacked structure of a conductive layer 112a_1 and a conductive layer 112a_2 over the conductive layer 112a_1.
  • the conductive layer 112a_2 has an opening 145, and the conductive layer 112a_1 is exposed in the opening 145.
  • the conductive layer 112a_1 has a region in contact with the semiconductor layer 108.
  • the conductive layer 112a_2 preferably does not have a region in contact with the semiconductor layer 108.
  • FIG. 2B is a perspective view showing an excerpt of the conductive layer 112a.
  • the conductive layer 112a_2 has an opening 145 in a region overlapping with the conductive layer 112a_1. In the opening 145, the conductive layer 112a_1 is exposed.
  • FIG. 2C is a perspective view showing an excerpt of the conductive layer 112a, the conductive layer 112b, the opening 141, and the opening 143. Note that the openings 141 provided in the insulating layer 110 and the insulating layer 120 are shown by broken lines. As shown in FIG. 2C, the conductive layer 112b has an opening 143 in a region overlapping with the conductive layer 112a.
  • the upper surface shapes of the opening 141 and the opening 143 can each be, for example, circular or elliptical.
  • the upper surface shapes of the opening 141 and the opening 143 may each be a polygon such as a triangle, a quadrangle (including a rectangle, a rhombus, and a square), a pentagon, or a shape with rounded corners of these polygons.
  • each of the openings 141 and 143 preferably has a circular top surface shape.
  • the end of the conductive layer 112b on the opening 143 side coincides with or approximately coincides with the end of the insulating layer 120 on the opening 141 side. It can be said that the top surface shape of the opening 143 matches or approximately matches the top surface shape of the opening 141.
  • the end of the conductive layer 112b on the opening 143 side refers to the lower end of the conductive layer 112b on the opening 143 side.
  • the lower surface of the conductive layer 112b refers to the surface on the insulating layer 120 side.
  • the end of the insulating layer 120 on the opening 141 side refers to the end of the upper surface of the insulating layer 120 on the opening 141 side.
  • the upper surface of the insulating layer 120 refers to the surface on the conductive layer 112b side.
  • the top surface shape of the opening 143 refers to the shape of the bottom surface end portion of the conductive layer 112b on the opening 143 side.
  • the top surface shape of the opening 141 refers to the shape of the top surface end of the insulating layer 120 on the opening 141 side.
  • the ends match or roughly match, it can also be said that the ends are aligned or roughly aligned.
  • the edges are aligned or roughly aligned, and when the top surface shapes are aligned or roughly aligned, there is at least a contour difference between the laminated layers when viewed from the top (also referred to as a plan view). It can be said that some parts overlap. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the edges are roughly aligned, or the top surface shape It is said that they roughly match.
  • the opening 141 can be formed using, for example, the resist mask used to form the opening 143. Specifically, a first insulating film that becomes the insulating layer 110, a second insulating film that becomes the insulating layer 120 on the first insulating film, a conductive film that becomes the conductive layer 112b on the second insulating film, and A resist mask is formed on the conductive film. Then, after forming an opening 143 in the conductive film using the resist mask, the opening 141 is formed in the first insulating film and the second insulating film using the resist mask, so that the end of the opening 141 is formed. The end of the opening 143 can be made to match or approximately match. With such a configuration, the process can be simplified.
  • the opening 141 may be formed in a process different from that for the opening 143. Furthermore, the order in which the openings 141 and 143 are formed is not particularly limited. For example, after the opening 141 is formed in the first insulating film and the second insulating film, a conductive film serving as the conductive layer 112b may be formed, and the opening 143 may be formed in the conductive film.
  • the end of the conductive layer 112b on the opening 143 side does not have to coincide with the end of the insulating layer 120 on the opening 141 side. That is, the top surface shape of the opening 143 does not have to match the top surface shape of the opening 141.
  • the opening 143 includes the opening 141 when viewed from above.
  • the end of the conductive layer 112b on the opening 143 side may be located outside the end of the insulating layer 120 on the opening 141 side.
  • the semiconductor layer 108 has a region in contact with the top surface and side surfaces of the conductive layer 112b, the top surface and side surfaces of the insulating layer 120, the side surface of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the difference in level between the formation surfaces of the layers (for example, the semiconductor layer 108) formed on the conductive layer 112a, the conductive layer 112b, and the insulating layer 120 is reduced. Therefore, the covering properties of the layers formed on the conductive layer 112a, the conductive layer 112b, the insulating layer 110, and the insulating layer 120 can be improved, and occurrence of defects such as breakage or gaps in the layers can be suppressed.
  • this embodiment mode shows a structure in which the openings 141 and 143 are provided in the insulating layer 110, the insulating layer 120, and the conductive layer 112b, and the semiconductor layer 108 is provided so as to cover the openings 141 and 143.
  • a semiconductor device that is one embodiment of the present invention includes a first region where the insulating layer 110 and the insulating layer 120 are provided over the conductive layer 112a, and a second region where the insulating layer 110 and the insulating layer 120 are not provided over the conductive layer 112a. It is sufficient to have an area of .
  • the semiconductor layer 108 may be provided at a step between the first region and the second region.
  • the insulating layer 106 may be provided on the semiconductor layer 108, and the conductive layer 104 may be provided so as to overlap with the semiconductor layer 108 between the conductive layer 112a and the conductive layer 112b with the insulating layer 106 interposed therebetween.
  • the semiconductor layer 108 covers the end of the conductive layer 112b on the opening 143 side.
  • FIG. 1B and the like show a structure in which the end portion of the semiconductor layer 108 is located on the conductive layer 112b. It can also be said that the end of the semiconductor layer 108 is in contact with the upper surface of the conductive layer 112b. Note that the semiconductor layer 108 may extend and cover the end of the conductive layer 112b on the side that does not face the opening 143. An end of the semiconductor layer 108 may be in contact with the upper surface of the insulating layer 120.
  • FIG. 3A is a perspective view showing excerpts of the conductive layer 112a and the semiconductor layer 108 included in the transistor 100, and the semiconductor layer 208 included in the transistor 200.
  • the semiconductor layer 108 is provided to cover the openings 141 and 143.
  • the semiconductor layer 108 has a region in contact with the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 preferably has a region in contact with the upper surface of the conductive layer 112a_1.
  • the semiconductor layer 208 can be formed in the same process as the semiconductor layer 108.
  • the semiconductor layer 208 is provided on the insulating layer 120. Note that the semiconductor layer 108 and the semiconductor layer 208 may be formed in different steps. Different materials may be used for the semiconductor layer 108 and the semiconductor layer 208.
  • each of the semiconductor layer 108 and the semiconductor layer 208 are each shown as having a single-layer structure in FIG. 1B and the like, one embodiment of the present invention is not limited to this.
  • Each of the semiconductor layer 108 and the semiconductor layer 208 may have a stacked structure of two or more layers.
  • FIG. 3B is a perspective view showing excerpts of the conductive layer 112a and the conductive layer 104 included in the transistor 100, and the conductive layer 204 included in the transistor 200.
  • the conductive layer 104 is provided to cover the openings 141 and 143.
  • the conductive layer 204 can be formed in the same process as the conductive layer 104.
  • the conductive layer 104 and the conductive layer 204 are provided on the insulating layer 106.
  • the conductive layer 104 has a region overlapping with the semiconductor layer 108 in the opening 141 and the opening 143 with the insulating layer 106 in between. Further, the conductive layer 104 has a region overlapping with the conductive layer 112a and a region overlapping with the conductive layer 112b with the insulating layer 106 and the semiconductor layer 108 interposed therebetween. The conductive layer 104 preferably covers the end of the conductive layer 112b on the opening 143 side. With this structure, the entire region of the semiconductor layer 108 between the source electrode and the drain electrode that overlaps with the gate electrode via the gate insulating layer can function as a channel formation region. Note that the conductive layer 104 may extend and cover the end of the conductive layer 112b on the side that does not face the opening 143. Further, the conductive layer 104 may extend to and cover the ends of the semiconductor layer 108.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each function as a wiring.
  • the transistor 100 can be provided in a region where these wirings overlap, and in a circuit including the transistor 100 and the wiring, the area occupied by the transistor 100 and the wiring can be reduced. Therefore, the area occupied by the circuit can be reduced, and a compact semiconductor device can be achieved.
  • a semiconductor device that is one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, and a high-definition display device can be obtained.
  • a drive circuit of a display device for example, a gate line drive circuit and a source line drive circuit
  • the area occupied by the drive circuit can be reduced, and a display device with a narrow frame can be obtained.
  • the conductive layer 112a that functions as a wiring, the conductive layer 112b, the conductive layer 104, and the conductive layer 204 are provided in different layers. Therefore, since wiring can be arranged in each layer, the degree of freedom in layout is increased and the area occupied by the circuit can be reduced.
  • FIG. 4A is a top view of transistor 100.
  • FIG. 4B is an enlarged view of transistor 100 shown in FIG. 1B.
  • a region in contact with the conductive layer 112a functions as one of a source region and a drain region
  • a region in contact with the conductive layer 112b functions as the other
  • a region between the source region and the drain region functions as a channel formation region. do.
  • the channel length of the transistor 100 is the distance between the source region and the drain region.
  • FIG. 4B shows the channel length L100 of the transistor 100 with a dashed double-headed arrow.
  • the channel length L100 is the distance between the end of the region where the semiconductor layer 108 and the conductive layer 112a are in contact with each other and the end of the region where the semiconductor layer 108 and the conductive layer 112b are in contact in a cross-sectional view.
  • the channel length L100 of the transistor 100 corresponds to the sum of the length of the side surface of the insulating layer 110 on the opening 141 side and the length of the side surface of the insulating layer 120 on the opening 141 side in a cross-sectional view.
  • the channel length L100 is determined by the thickness T110 of the insulating layer 110, the thickness T120 of the insulating layer 120, the side surface of the insulating layer 110 on the opening 141 side, and the surface on which the insulating layer 110 is formed (here, the top surface of the conductive layer 112a). ), and is not affected by the performance of the exposure apparatus used to fabricate the transistor.
  • the channel length L100 can be set to a value smaller than the limit resolution of the exposure apparatus, and a fine-sized transistor can be realized.
  • the channel length L100 is preferably 0.01 ⁇ m or more and less than 3 ⁇ m, more preferably 0.05 ⁇ m or more and less than 3 ⁇ m, further preferably 0.1 ⁇ m or more and less than 3 ⁇ m, and even more preferably 0.15 ⁇ m or more and less than 3 ⁇ m.
  • 0.2 ⁇ m or more and less than 3 ⁇ m is preferably 0.2 ⁇ m or more and less than 3 ⁇ m, more preferably 0.2 ⁇ m or more and 2.5 ⁇ m or less, further preferably 0.2 ⁇ m or more and 2 ⁇ m or less, further preferably 0.2 ⁇ m or more and 1.5 ⁇ m or less, and even more preferably 0.2 ⁇ m or more and less than 1.5 ⁇ m.
  • the thickness is preferably .5 ⁇ m or more and 1 ⁇ m or less.
  • the film thickness T110 of the insulating layer 110 is indicated by a double-dot chain arrow
  • the film thickness T120 of the insulating layer 120 is indicated by a dot-dashed arrow.
  • the on-current of the transistor 100 can be increased.
  • the transistor 100 By using the transistor 100, a circuit that can operate at high speed can be manufactured. Furthermore, it becomes possible to reduce the area occupied by the circuit. Therefore, the semiconductor device can be made small. For example, when the semiconductor device of one embodiment of the present invention is applied to a large display device or a high-definition display device, even if the number of wires increases, signal delay in each wire can be reduced, and the display Unevenness can be suppressed. Furthermore, since the area occupied by the circuit can be reduced, the frame of the display device can be made narrower.
  • the channel length L100 can be controlled.
  • the sum of the thickness T110 of the insulating layer 110 and the thickness T120 of the insulating layer 120 is preferably 0.01 ⁇ m or more and less than 3 ⁇ m, more preferably 0.05 ⁇ m or more and less than 3 ⁇ m, and even more preferably 0.1 ⁇ m or more and less than 3 ⁇ m. More preferably, 0.15 ⁇ m or more and less than 3 ⁇ m, further preferably 0.2 ⁇ m or more and less than 3 ⁇ m, further preferably 0.2 ⁇ m or more and 2.5 ⁇ m or less, even more preferably 0.2 ⁇ m or more and less than 2 ⁇ m, and even more preferably 0.2 ⁇ m or more and less than 2 ⁇ m.
  • It is preferably 2 ⁇ m or more and 1.5 ⁇ m or less, more preferably 0.3 ⁇ m or more and 1.5 ⁇ m or less, even more preferably 0.3 ⁇ m or more and 1.2 ⁇ m or less, and even more preferably 0.4 ⁇ m or more and 1.2 ⁇ m or less.
  • the thickness is preferably 0.4 ⁇ m or more and 1 ⁇ m or less, and more preferably 0.5 ⁇ m or more and 1 ⁇ m or less.
  • the side surfaces of the insulating layer 110 and the insulating layer 120 on the opening 141 side have a tapered shape.
  • the angle ⁇ 110 between the side surface of the insulating layer 110 on the opening 141 side and the surface on which the insulating layer 110 is formed is preferably less than 90 degrees.
  • the coverage of a layer provided on the insulating layer 110 (for example, the semiconductor layer 108) can be improved.
  • the angle ⁇ 110 is made small, the contact area between the semiconductor layer 108 and the conductive layer 112a becomes small, and the contact resistance between the semiconductor layer 108 and the conductive layer 112a may become high.
  • the angle ⁇ 110 is preferably 45 degrees or more and less than 90 degrees, more preferably 50 degrees or more and less than 90 degrees, further preferably 55 degrees or more and less than 90 degrees, even more preferably 60 degrees or more and less than 90 degrees, and even more preferably 60 degrees or more.
  • the angle is preferably 85 degrees or less, more preferably 65 degrees or more and 85 degrees or less, further preferably 65 degrees or more and 80 degrees or less, and even more preferably 70 degrees or more and 80 degrees or less.
  • FIG. 4B and the like show a configuration in which the shapes of the side surfaces of the insulating layer 110 and the insulating layer 120 on the opening 141 side are straight in a cross-sectional view
  • one embodiment of the present invention is not limited to this.
  • the shape of the side surface of the insulating layer 110 and the insulating layer 120 on the opening 141 side may be a curved line, or the side surface may have both a straight region and a curved region.
  • the conductive layer 112b is not provided inside the opening 141. Specifically, it is preferable that the conductive layer 112b has no region in contact with the side surface of the insulating layer 110 on the opening 141 side, and does not have a region in contact with the side surface of the insulating layer 120 on the opening 141 side.
  • the conductive layer 112b is also provided inside the opening 141, the channel length L100 of the transistor 100 becomes shorter than the length of the side surfaces of the insulating layer 110 and the insulating layer 120, which may make it difficult to control the channel length L100. Therefore, it is preferable that the top surface shape of the opening 143 matches the top surface shape of the opening 141, or that the opening 143 includes the opening 141 when viewed from above.
  • the channel width of the transistor 100 is the width of the source region or the width of the drain region in the direction perpendicular to the channel length direction.
  • the channel width is the width of the region where the semiconductor layer 108 and the conductive layer 112a are in contact, or the width of the region where the semiconductor layer 108 and the conductive layer 112b are in contact in the direction perpendicular to the channel length direction.
  • the channel width of the transistor 100 will be described as the width of a region where the semiconductor layer 108 and the conductive layer 112b are in contact with each other in a direction perpendicular to the channel length direction.
  • the channel width W100 of the transistor 100 is shown by a solid double-headed arrow.
  • the channel width W100 is the circumferential length of the opening 143 when viewed from above.
  • the channel width W100 is the length of the bottom end of the conductive layer 112b on the opening 143 side when viewed from above.
  • the channel width W100 is determined by the top shape of the opening 143.
  • the width D143 of the opening 143 is indicated by a two-dot chain double-headed arrow.
  • the width D143 refers to the short side of the smallest rectangle circumscribing the opening 143 when viewed from above.
  • the width D143 of the opening 143 is equal to or larger than the resolution limit of the exposure apparatus.
  • the width D143 is, for example, preferably 0.2 ⁇ m or more and less than 5 ⁇ m, more preferably 0.2 ⁇ m or more and less than 4.5 ⁇ m, further preferably 0.2 ⁇ m or more and less than 4 ⁇ m, and even more preferably 0.2 ⁇ m or more and less than 3.5 ⁇ m.
  • 0.2 ⁇ m or more and less than 3 ⁇ m Preferably, 0.2 ⁇ m or more and 2.5 ⁇ m or less, further preferably 0.2 ⁇ m or more and 2 ⁇ m or less, and even more preferably 0.2 ⁇ m or more and 1.5 ⁇ m or less.
  • the thickness is 0.5 ⁇ m or more and 1 ⁇ m or less.
  • FIG. 5A is a top view of transistor 200.
  • FIG. 5B is an enlarged view of transistor 200 shown in FIG. 1B.
  • a pair of regions 208D function as a source region and a drain region, and a region between the source region and the drain region functions as a channel formation region.
  • the channel formation region has a region that overlaps with the conductive layer 204 with the insulating layer 106 interposed therebetween.
  • the channel length of the transistor 200 is the length of the region where the semiconductor layer 208 and the conductive layer 204 overlap between the pair of regions 208D. 5A and 5B, the channel length L200 of the transistor 200 is shown by a dashed double-headed arrow.
  • the channel length L200 of the transistor 200 is determined by the length of the conductive layer 204, and has a value greater than or equal to the resolution limit of an exposure apparatus used for manufacturing the transistor.
  • the channel length L200 can be 1.5 ⁇ m or more. By increasing the channel length, a transistor with high saturation can be obtained.
  • the channel width of the transistor 200 is the width of the region where the semiconductor layer 208 and the conductive layer 204 overlap in the direction perpendicular to the channel length direction.
  • the channel width W200 of the transistor 200 is shown by a solid double-headed arrow.
  • the channel length L100 of the transistor 100 can be set to a value smaller than the limit resolution of the exposure apparatus, and the channel length L200 of the transistor 200 can be set to a value greater than or equal to the limit resolution of the exposure apparatus.
  • the transistor 100 by applying the transistor 100 to a transistor that requires a large on-current and applying the transistor 200 to a transistor that requires a high saturation property, it is possible to obtain a high-performance semiconductor device 10 that takes advantage of the advantages of each transistor. can.
  • the transistor 100 and the transistor 200 which have different structures and channel lengths, can be formed over the substrate 102 using some steps in common. Specifically, the semiconductor layer 108 and the semiconductor layer 208 can be formed in the same process. A portion of the insulating layer 106 functions as a gate insulating layer of the transistor 100, and another portion of the insulating layer 106 functions as a gate insulating layer of the transistor 200. The conductive layer 104 and the conductive layer 204 can be formed in the same process. Therefore, the manufacturing cost of the semiconductor device 10 can be reduced.
  • semiconductor layer 108 semiconductor layer 208
  • the semiconductor material that can be used for the semiconductor layer 108 and the semiconductor layer 208 is not particularly limited.
  • an elemental semiconductor or a compound semiconductor can be used.
  • silicon or germanium can be used as the single semiconductor.
  • the compound semiconductor include gallium arsenide and silicon germanium.
  • an organic substance having semiconductor properties or a metal oxide having semiconductor properties also referred to as an oxide semiconductor
  • these semiconductor materials may contain impurities as dopants.
  • the crystallinity of the semiconductor material used for the semiconductor layer 108 and the semiconductor layer 208 is not particularly limited. (a semiconductor having a region) may be used. It is preferable to use a semiconductor having crystallinity because deterioration of transistor characteristics can be suppressed.
  • Silicon can be used for each of the semiconductor layer 108 and the semiconductor layer 208.
  • Examples of silicon include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
  • a transistor using amorphous silicon for the semiconductor layer can be formed on a large glass substrate and can be manufactured at low cost.
  • a transistor using polycrystalline silicon for a semiconductor layer has high field effect mobility and can operate at high speed.
  • a transistor using microcrystalline silicon for a semiconductor layer has higher field effect mobility than a transistor using amorphous silicon, and can operate at high speed.
  • the semiconductor layer 108 and the semiconductor layer 208 each contain a metal oxide (oxide semiconductor).
  • metal oxides that can be used for the semiconductor layer 108 and the semiconductor layer 208 include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide contains at least indium (In) or zinc (Zn).
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bonding energy with oxygen, for example, a metal element or a metalloid element that has a higher bonding energy with oxygen than indium.
  • the element M includes aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, and calcium. , strontium, barium, boron, silicon, germanium, and antimony.
  • the element M included in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and further gallium. preferable. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the "metal elements" described in this specification and the like may include semimetal elements.
  • the semiconductor layer 108 and the semiconductor layer 208 are each made of, for example, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), or indium gallium. oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide) , GZO), aluminum zinc oxide (Al-Zn oxide, also written as AZO), indium aluminum zinc oxide (In-Al-Zn oxide, also written as IAZO), indium tin zinc oxide (In-Sn -Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as IGZO), indium gallium tin zinc oxide (In-Ga -Sn-Zn oxide (also referred to as IGZTO), indium
  • composition of the metal oxides included in the semiconductor layer 108 and the semiconductor layer 208 greatly affects the electrical characteristics and reliability of the transistor 100 and the transistor 200.
  • the metal oxide may contain one or more metal elements having a large number of periods in the periodic table.
  • metal elements having a large number of periods include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • the metal element examples include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may contain one or more nonmetallic elements.
  • the field effect mobility of the transistor can be increased in some cases.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the atomic ratio of indium is greater than or equal to the atomic ratio of zinc.
  • the atomic ratio of indium is greater than or equal to the atomic ratio of tin.
  • a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of tin can be used. Furthermore, it is preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of tin.
  • a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of aluminum can be used. Furthermore, it is preferable to use a metal oxide in which the atomic ratio of zinc is higher than that of aluminum.
  • In-Ga-Zn oxide for the semiconductor layer, it is possible to use a metal oxide in which the atomic ratio of indium to the sum of the atomic numbers of all metal elements contained is higher than the atomic ratio of gallium. can. Furthermore, it is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of gallium.
  • In-M-Zn oxide for the semiconductor layer, use a metal oxide in which the atomic ratio of indium to the sum of the atomic numbers of all metal elements contained is higher than the atomic ratio of element M. I can do it. Furthermore, it is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M.
  • the sum of the atomic ratios of the metal elements can be the atomic ratio of the element M.
  • the atomic ratio of the element M can be the sum of the atomic ratio of gallium and the atomic ratio of aluminum.
  • the atomic ratio of indium, element M, and zinc is within the above-mentioned range.
  • the atomic ratio of the element M can be the sum of the atomic ratio of gallium and the atomic ratio of tin.
  • the atomic ratio of indium, element M, and zinc is within the above-mentioned range.
  • the ratio of the number of atoms of indium to the sum of the number of atoms of all metal elements contained in the metal oxide is 30 atom % or more and 100 atom % or less, preferably 30 atom % or more and 95 atom % or less, more preferably 35 atom %. % or more and 95 atom% or less, more preferably 35 atom% or more and 90 atom% or less, more preferably 40 atom% or more and 90 atom% or less, more preferably 45 atom% or more and 90 atom% or less, more preferably 50 atom% or more.
  • a metal oxide having a content of 80 atom % or less more preferably 60 atom % or more and 80 atom % or less, more preferably 70 atom % or more and 80 atom % or less.
  • the ratio of the number of indium atoms to the total number of atoms of indium, element M, and zinc is within the above range.
  • the ratio of the number of indium atoms to the sum of the number of atoms of all metal elements contained is sometimes referred to as the indium content rate. The same applies to other metal elements.
  • the composition of metal oxides can be analyzed using, for example, energy dispersive X-ray spectroscopy (EDX), X-ray photoelectron spectroscopy (XPS), or inductively coupled plasma mass spectrometry.
  • Analysis method ICP-MS: Inductively Coupled Plasma-Mass Spectrometry
  • ICP-AES Inductively Coupled Plasma-Atomic Em
  • analysis may be performed by combining two or more of these methods. Note that for elements with low content rates, the actual content rate and the content rate obtained by analysis may differ due to the influence of analysis accuracy. For example, when the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the atomic ratio of M when the atomic ratio of indium is 5, the atomic ratio of M is greater than 0.1. 2 or less, including cases where the atomic ratio of zinc is 5 or more and 7 or less.
  • the atomic ratio of indium when the atomic ratio of indium is 1, the atomic ratio of M is greater than 0.1. 2 or less, including cases where the atomic ratio of zinc is greater than 0.1 and 2 or less.
  • a sputtering method or an atomic layer deposition (ALD) method can be suitably used to form the metal oxide.
  • the atomic ratio of the target and the atomic ratio of the metal oxide may be different.
  • the atomic ratio of the metal oxide may be smaller than the atomic ratio of the target.
  • the atomic ratio of zinc contained in the target may be about 40% or more and 90% or less.
  • GBT Gate Bias Temperature
  • PBTS Positive Bias Temperature Stress
  • NBTS Negative Bias Temperature Stress
  • the PBTS test and NBTS test performed under light irradiation are respectively PBTIS (Positive Bias Temperature Illumination Stress) test and NBTIS (Negative Bias Temperature Illumination Stress) test. It is called the Illumination Stress test.
  • n-channel transistors In n-channel transistors, a positive potential is applied to the gate when the transistor is turned on (state where current flows), so the amount of variation in the threshold voltage in the PBTS test is an important factor in the reliability of the transistor. This is one of the important items to focus on as an indicator.
  • the gallium content is lower than the indium content. Thereby, a highly reliable transistor can be realized.
  • defect levels at or near the interface between the semiconductor layer and the gate insulating layer are defect levels at or near the interface between the semiconductor layer and the gate insulating layer.
  • gallium in metal oxides has the property of attracting oxygen more easily than other metal elements (for example, indium or zinc). Therefore, it is presumed that at the interface between the metal oxide containing a large amount of gallium and the gate insulating layer, gallium combines with excess oxygen in the gate insulating layer, making it easier to generate carrier (electron in this case) trap sites. . Therefore, when a positive potential is applied to the gate, carriers are trapped at the interface between the semiconductor layer and the gate insulating layer, which may cause the threshold voltage to fluctuate.
  • a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of gallium can be applied to the semiconductor layer.
  • a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of gallium it is preferable to apply a metal oxide in which the atomic ratio of metal elements satisfies In>Ga and Zn>Ga to the semiconductor layer.
  • the ratio of the number of gallium atoms to the sum of the numbers of atoms of all metal elements contained is greater than 0 atom % and less than or equal to 50 atom %, preferably 0.1 atom % or more and less than or equal to 40 atom %, more preferably is 0.1 atom % or more and 35 atom % or less, more preferably 0.1 atom % or more and 30 atom % or less, more preferably 0.1 atom % or more and 25 atom % or less, more preferably 0.1 atom % or more and 20 atom % or less.
  • a metal oxide whose content is atomic % or less, more preferably 0.1 atomic % or more and 15 atomic % or less, more preferably 0.1 atomic % or more and 10 atomic % or less.
  • a metal oxide that does not contain gallium may be applied to the semiconductor layer.
  • In--Zn oxide can be applied to the semiconductor layer.
  • the field effect mobility of the transistor can be increased by increasing the ratio of the number of atoms of indium to the sum of the number of atoms of all metal elements contained in the metal oxide.
  • the metal oxide becomes highly crystalline, which suppresses fluctuations in the electrical characteristics of the transistor. Reliability can be increased.
  • a metal oxide that does not contain gallium and zinc, such as indium oxide may be applied to the semiconductor layer. By using a metal oxide that does not contain gallium, it is possible to make threshold voltage fluctuations extremely small, especially in PBTS tests.
  • an oxide containing indium and zinc can be used for the semiconductor layer.
  • the present invention can also be applied to the case where element M is used instead of gallium. It is preferable to use a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of element M to the semiconductor layer. Further, it is preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M.
  • the electrical characteristics of the transistor may change.
  • a transistor applied to a region where light can enter has small fluctuations in electrical characteristics under light irradiation and high reliability against light. Reliability with respect to light can be evaluated, for example, by the amount of variation in threshold voltage in an NBTIS test.
  • a transistor with high reliability against light can be obtained.
  • a transistor whose threshold voltage fluctuates in the NBTIS test can be small.
  • a metal oxide in which the atomic ratio of element M is greater than or equal to that of indium has a larger band gap, which can reduce the amount of variation in threshold voltage in transistor NBTIS tests.
  • the band gap of the metal oxide of the semiconductor layer is preferably 2.0 eV or more, more preferably 2.5 eV or more, further preferably 3.0 eV or more, further preferably 3.2 eV or more, and still more preferably 3.0 eV or more. It is preferably 3 eV or more, more preferably 3.4 eV or more, and even more preferably 3.5 eV or more.
  • the ratio of the number of atoms of element M to the sum of the number of atoms of all metal elements contained is 20 atom % or more and 70 atom % or less, preferably 30 atom % or more and 70 atom % or less, more preferably.
  • Metal oxides having a content of 30 atom % or more and 60 atom % or less, more preferably 40 atom % or more and 60 atom % or less, and even more preferably 50 atom % or more and 60 atom % or less can be suitably used.
  • In-Ga-Zn oxide is used for the semiconductor layer, it is possible to use a metal oxide in which the atomic ratio of indium to the sum of the atomic numbers of all metal elements contained is equal to or less than the atomic ratio of gallium.
  • the ratio of the number of gallium atoms to the sum of the number of atoms of all metal elements contained is 20 atom % or more and 60 atom % or less, preferably 20 atom % or more and 50 atom % or less, more preferably A metal oxide having a content of 30 at % or more and 50 at % or less, more preferably 40 at % or more and 60 at % or less, and more preferably 50 at % or more and 60 at % or less can be suitably used.
  • a metal oxide with a high content of element M By applying a metal oxide with a high content of element M to the semiconductor layer, a transistor with high reliability against light can be obtained. By applying the transistor to a transistor that requires high reliability with respect to light, a highly reliable semiconductor device can be obtained.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, by applying a metal oxide with a high zinc content to the semiconductor layer, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the semiconductor layer. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, a semiconductor device that has both excellent electrical characteristics and high reliability can be obtained.
  • the semiconductor layer may have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers included in the semiconductor layer may have the same or approximately the same composition.
  • the same sputtering target can be used to form the layers, thereby reducing manufacturing costs.
  • the two or more metal oxide layers included in the semiconductor layer may have different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • the element M it is particularly preferable to use gallium or aluminum.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO (registered trademark) may be used. good.
  • a metal oxide layer having crystallinity As the semiconductor layer, a metal oxide layer having crystallinity can be used.
  • a metal oxide layer having a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, a microcrystalline (NC: nano-crystal) structure, etc. can be used.
  • a crystalline metal oxide layer As a semiconductor layer, the density of defect levels in the semiconductor layer can be reduced, and a highly reliable semiconductor device can be realized.
  • the higher the substrate temperature during formation the more crystalline the metal oxide layer can be formed.
  • the substrate temperature during formation can be adjusted, for example, by adjusting the temperature of the stage on which the substrate is placed during formation.
  • oxygen flow rate ratio the ratio of the flow rate of oxygen gas to the entire film-forming gas used for formation
  • oxygen partial pressure in the processing chamber the more crystalline the metal oxide layer can be formed.
  • the semiconductor layer may have a stacked structure of two or more metal oxide layers having different crystallinity.
  • the layered structure includes a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer
  • the structure can include a region having higher crystallinity than the oxide layer.
  • the second metal oxide layer may have a region having lower crystallinity than the first metal oxide layer.
  • the two or more metal oxide layers included in the semiconductor layer may have the same or approximately the same composition.
  • a stacked structure of two or more metal oxide layers having different crystallinity can be formed.
  • the two or more metal oxide layers included in the semiconductor layer may have different compositions.
  • the thickness of the semiconductor layer 108 and the semiconductor layer 208 is preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, further preferably 10 nm or more and 100 nm or less, further preferably 10 nm or more and 70 nm or less, and even more preferably 15 nm or more. It is preferably 70 nm or more, more preferably 15 nm or more and 50 nm or less, further preferably 20 nm or more and 50 nm or less, even more preferably 20 nm or more and 40 nm or less, and even more preferably 25 nm or more and 40 nm or less.
  • the substrate temperature during the formation of the semiconductor layer 108 and the semiconductor layer 208 is preferably from room temperature (25°C) to 200°C, more preferably from room temperature to 130°C.
  • V O oxygen vacancies
  • a defect in which hydrogen is present in an oxygen vacancy (hereinafter referred to as V OH ) functions as a donor, and electrons, which are carriers, may be generated.
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • V OH can function as a donor for the oxide semiconductor.
  • V OH in the semiconductor layer when using an oxide semiconductor for the semiconductor layer, it is preferable to reduce V OH in the semiconductor layer as much as possible to make the semiconductor layer highly pure or substantially pure.
  • impurities e.g., water and hydrogen
  • oxygenation treatment By using an oxide semiconductor in which oxygen vacancies (V O ), V O H, and impurities are sufficiently reduced for a channel formation region of a transistor, stable electrical characteristics can be provided. Note that supplying oxygen to an oxide semiconductor to repair oxygen vacancies (V O ) may be referred to as oxygenation treatment.
  • the carrier concentration of the oxide semiconductor in a region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, and less than 1 ⁇ 10 17 cm ⁇ 3 More preferably, it is less than 1 ⁇ 10 16 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and even more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, but can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • the region 208D functioning as a source region or a drain region is also referred to as a region with lower resistance than a channel forming region, a region with a higher carrier concentration, a region with a higher oxygen defect density, a region with a higher hydrogen concentration, or a region with a higher impurity concentration. I can do it.
  • the carrier concentration in the region 208D can be, for example, 5 ⁇ 10 18 cm ⁇ 3 or higher, preferably 1 ⁇ 10 19 cm ⁇ 3 or higher, and more preferably 5 ⁇ 10 19 cm ⁇ 3 or higher.
  • the electrical resistance of the channel forming region in a state where no channel is formed is as high as possible.
  • the sheet resistance value of the channel forming region is preferably 1 ⁇ 10 9 ⁇ / ⁇ or more, preferably 5 ⁇ 10 9 ⁇ / ⁇ or more, and more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more.
  • the electrical resistance of the channel forming region in the state where no channel is formed is preferably as high as possible, it is not necessary to set an upper limit value.
  • the value of the sheet resistance of the channel forming region should be between 1 ⁇ 10 9 ⁇ / ⁇ and 1 ⁇ 10 12 ⁇ / ⁇ , preferably between 5 ⁇ 10 9 ⁇ / ⁇ and 1 ⁇ 10 It is preferably 12 ⁇ / ⁇ or less, more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less.
  • the electrical resistance of the region 208D is preferably as low as possible; for example, the sheet resistance value of the region 208D is 1 ⁇ / ⁇ or more and less than 1 ⁇ 10 3 ⁇ / ⁇ , preferably 1 ⁇ / ⁇ or more and 8 ⁇ 10 2 ⁇ / ⁇ or less. It is preferable.
  • the electrical resistance of the channel forming region in a state where no channel is formed is 1 ⁇ 10 6 times or more and 1 ⁇ 10 12 times or less, preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 11 times or less, the electrical resistance of the region 208D. More preferably, it is 1 ⁇ 10 6 times or more and 1 ⁇ 10 10 times or less.
  • the region 208D is a region containing an impurity element.
  • the impurity element one or more of hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, silicon, and noble gas can be used.
  • noble gases include helium, neon, argon, krypton, and xenon. It is particularly preferable to use one or more of boron, phosphorus, aluminum, magnesium, and silicon as the impurity element.
  • the region 208D can be formed, for example, by using the conductive layer 204 as a mask and supplying the impurity element to the semiconductor layer 208 via the insulating layer 106.
  • the semiconductor layer 108 and the semiconductor layer 208 can be formed in the same process. In other words, the same material can be used for the semiconductor layer 108 and the semiconductor layer 208. Since the semiconductor layer 108 and the semiconductor layer 208 can be formed using, for example, the same sputtering target, manufacturing costs can be reduced.
  • the impurity element may be supplied to the semiconductor layer 108 through the insulating layer 106 using the conductive layer 104 as a mask. As a result, a region 108D is formed in a region of the semiconductor layer 108 that does not overlap with the conductive layer 104. Note that in the transistor 100, a region of the semiconductor layer 108 in contact with the conductive layer 112b functions as a source region or a drain region. Region 108D is formed in a part of the source region or drain region. Note that the region 108D may not be formed.
  • the conductive layer 104 extends to cover the end of the semiconductor layer 108, the entire semiconductor layer 108 is masked by the conductive layer 104, so impurity elements are not supplied to the semiconductor layer 108, and the region 108D is formed. Not done.
  • a transistor using an oxide semiconductor (hereinafter referred to as an OS transistor) has extremely high field effect mobility compared to a transistor using amorphous silicon.
  • OS transistors have extremely low source-drain leakage current (hereinafter also referred to as off-state current) in the off state, and can retain the charge accumulated in the capacitor connected in series with the transistor for a long period of time. is possible. Further, by applying an OS transistor, power consumption of the semiconductor device can be reduced.
  • a semiconductor device that is one embodiment of the present invention can be applied to, for example, a display device.
  • a display device In order to increase the luminance of light emitted by a light emitting device included in a pixel circuit of a display device, it is necessary to increase the amount of current flowing through the light emitting device.
  • the OS transistor When the transistor operates in the saturation region, the OS transistor can make the change in the source-drain current smaller than the Si transistor with respect to the change in the gate-source voltage. Therefore, by applying an OS transistor as a drive transistor included in a pixel circuit, the current flowing between the source and drain can be precisely determined by changing the gate-source voltage, so the amount of current flowing through the light emitting device can be controlled. can be controlled. Therefore, the gradation in the pixel circuit can be increased.
  • OS transistors are able to flow a more stable current (saturation current) than Si transistors even when the source-drain voltage gradually increases. can. Therefore, by using an OS transistor as a drive transistor, a stable current can be passed through the light-emitting device even if, for example, there are variations in the current-voltage characteristics of the light-emitting device. That is, when the OS transistor operates in the saturation region, the source-drain current does not substantially change even if the source-drain voltage is increased, so that the luminance of the light-emitting device can be stabilized.
  • OS transistors as drive transistors included in pixel circuits, it is possible to "suppress black floating,” “increase luminance,” “multiple gradations,” and “suppress variations in light-emitting devices.” can be achieved.
  • OS transistors Since OS transistors have small fluctuations in electrical characteristics due to radiation irradiation, that is, have high resistance to radiation, they can be suitably used even in environments where radiation may be incident. It can also be said that OS transistors have high reliability against radiation.
  • an OS transistor can be suitably used in a pixel circuit of an X-ray flat panel detector.
  • OS transistors can be suitably used in semiconductor devices used in outer space. Radiation includes electromagnetic radiation (eg, x-rays, and gamma rays), and particle radiation (eg, alpha, beta, proton, and neutron radiation).
  • Insulating layer 110 an inorganic insulating material or an organic insulating material can be used.
  • the insulating layer 110 may have a laminated structure of an inorganic insulating material and an organic insulating material.
  • an inorganic insulating material can be suitably used.
  • the inorganic insulating material one or more of oxides, oxynitrides, nitrided oxides, and nitrides can be used.
  • the insulating layer 110 is made of, for example, silicon oxide, silicon oxynitride, aluminum oxide, hafnium oxide, yttrium oxide, zirconium oxide, gallium oxide, tantalum oxide, magnesium oxide, lanthanum oxide, cerium oxide, neodymium oxide, silicon nitride, silicon nitride oxide. , and aluminum nitride.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • a nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • the content of oxygen and nitrogen can be analyzed using, for example, secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectroscopy (XPS).
  • SIMS secondary ion mass spectrometry
  • XPS X-ray photoelectron spectroscopy
  • the insulating layer 110 may have a laminated structure of two or more layers.
  • the insulating layer 110 has a stacked structure including an insulating layer 110a, an insulating layer 110b over the insulating layer 110a, and an insulating layer 110c over the insulating layer 110b.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c can each use a material that can be used for the above-described insulating layer 110.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c may be made of the same material or different materials.
  • each of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c may have a laminated structure of two or more layers.
  • the thickness of the insulating layer 110b can be configured to be thicker than the thickness of the insulating layer 110a. Further, the thickness of the insulating layer 110b can be made thicker than the thickness of the insulating layer 110c.
  • the deposition rate of the insulating layer 110b is preferably fast. In particular, when the insulating layer 110b is thick, it is preferable that the film formation rate of the insulating layer 110b is fast. By increasing the deposition rate of the insulating layer 110b, productivity can be increased. For example, by increasing the power when forming the insulating layer 110b, the deposition rate can be increased.
  • the insulating layer 110b may have a laminated structure of two or more layers. For example, when the thickness of the insulating layer 110b is increased, the stress in the insulating layer 110b increases, which may cause the substrate to warp. By forming the insulating layer 110b in multiple steps, it may be possible to suppress the occurrence of problems during the process due to stress. Note that in a transmission electron microscopy (TEM) image of a cross section, the boundaries between the layers constituting the insulating layer 110b may become unclear.
  • TEM transmission electron microscopy
  • the insulating layer 110b has low stress.
  • the stress in the insulating layer 110b increases, which may cause the substrate to warp.
  • By reducing the stress in the insulating layer 110b it is possible to suppress the occurrence of problems during the process due to stress, such as warping of the substrate.
  • the insulating layer 110a and the insulating layer 110c each function as a blocking film that suppresses desorption of gas from the insulating layer 110b.
  • the insulating layer 110a and the insulating layer 110c are each made of a material that does not easily diffuse gas. It is preferable that the insulating layer 110a and the insulating layer 110c each have a region having a higher film density than the insulating layer 110b. Blocking properties can be improved by increasing the film density of the insulating layer 110a and the insulating layer 110c. Note that the film density may be different between the insulating layer 110a and the insulating layer 110c.
  • a material having a higher nitrogen content than the insulating layer 110b can be used for each of the insulating layer 110a and the insulating layer 110c. Blocking properties can be improved by increasing the nitrogen content of the insulating layers 110a and 110c. Note that the nitrogen content may be different between the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110a and the insulating layer 110c each have a thickness that functions as a blocking film that suppresses desorption of gas from the insulating layer 110b, and can be thinner than the insulating layer 110b.
  • the insulating layer 110a and the insulating layer 110c may have different thicknesses. It is preferable that the deposition rate of the insulating layer 110a and the insulating layer 110c is slower than the deposition rate of the insulating layer 110b. Note that by slowing down the deposition rate of the insulating layer 110a and the insulating layer 110c, the film density can be increased and the blocking property can be improved. Similarly, by increasing the substrate temperature during film formation of the insulating layer 110a and the insulating layer 110c, the film density can be increased and blocking properties can be improved.
  • the film density can be evaluated using, for example, Rutherford Backscattering Spectrometry (RBS) or X-Ray Reflection (XRR). Further, the difference in film density may be evaluated using a cross-sectional transmission electron microscopy (TEM) image.
  • TEM transmission electron microscopy
  • the insulating layer 110a and the insulating layer 110c may appear darker (darker) than the insulating layer 110b.
  • the difference in nitrogen content between the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c can be confirmed by, for example, EDX.
  • EDX EDX
  • the ratio of the peak height of nitrogen to the peak height of silicon in the insulating layer 110a is the peak height of silicon in the insulating layer 110b. is higher than the ratio of the height of the nitrogen peak to the height of the nitrogen peak.
  • the ratio of the peak height of nitrogen to the peak height of silicon in the insulating layer 110c is the height of the silicon peak in the insulating layer 110b. It is higher than the ratio of the height of the nitrogen peak to the height of the nitrogen peak.
  • the peak of a certain element is the peak of a certain element when the count number of the element reaches the maximum value in the spectrum where the horizontal axis shows the energy of the characteristic X-ray and the vertical axis shows the count number (detected value) of the characteristic X-ray.
  • the difference in nitrogen content may be confirmed by the ratio of the count number of nitrogen to the count number of silicon using the count number at the energy of the characteristic X-ray unique to the element.
  • counts at 1.739 keV (Si-K ⁇ ) can be used for silicon
  • counts at 0.392 keV (N-K ⁇ ) can be used for nitrogen.
  • the ratio of the nitrogen count to the silicon count in the insulating layer 110a is higher than the ratio of the nitrogen count to the silicon count in the insulating layer 110b.
  • the ratio of the nitrogen count to the silicon count in the insulating layer 110c is higher than the ratio of the nitrogen count to the silicon count in the insulating layer 110b.
  • the insulating layer 110a and the insulating layer 110c may each have a region where the hydrogen concentration in the film is lower than that in the insulating layer 110b.
  • the difference in hydrogen concentration between the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c can be evaluated by, for example, secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • the insulating layer 110 will be specifically explained, taking as an example a structure in which a metal oxide is used for the semiconductor layer 108.
  • an inorganic insulating material can be preferably used for each of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c.
  • an oxide or an oxynitride for the insulating layer 110b.
  • the insulating layer 110b it is preferable to use a film that releases oxygen when heated.
  • silicon oxide or silicon oxynitride can be suitably used for the insulating layer 110b.
  • the insulating layer 110b releases oxygen, oxygen can be supplied from the insulating layer 110b to the semiconductor layer 108.
  • oxygen can be supplied from the insulating layer 110b to the semiconductor layer 108, particularly the channel formation region of the semiconductor layer 108, oxygen vacancies (V O ) and V OH in the semiconductor layer 108 can be reduced, resulting in good electrical properties. A highly reliable transistor can be obtained.
  • the insulating layer 110b preferably has a high oxygen diffusion coefficient. By increasing the oxygen diffusion coefficient of the insulating layer 110b, oxygen can be easily diffused in the insulating layer 110b, and oxygen can be efficiently supplied from the insulating layer 110b to the semiconductor layer 108.
  • the treatment for supplying oxygen to the semiconductor layer 108 includes heat treatment in an atmosphere containing oxygen, plasma treatment in an atmosphere containing oxygen, and the like.
  • Oxygen vacancies (V O ) and V OH in the channel formation region of the transistor 100 are preferably small.
  • the channel length L100 is short, the influence of oxygen vacancies (V O ) and V O H in the channel forming region on the electrical characteristics and reliability becomes large.
  • the carrier concentration in the channel formation region increases due to the diffusion of V OH from the source region or the drain region to the channel formation region, which may cause a fluctuation in the threshold voltage of the transistor 100 or a decrease in reliability.
  • the shorter the channel length L100 of the transistor 100 the greater the influence of such V O H diffusion on the electrical characteristics and reliability.
  • the insulating layer 110b releases little impurity (for example, water and hydrogen) from itself. By reducing the release of impurities from the insulating layer 110b, diffusion of impurities into the semiconductor layer 108 is suppressed, and a transistor with good electrical characteristics and high reliability can be obtained.
  • impurity for example, water and hydrogen
  • silicon oxide or silicon oxynitride using a PECVD method can be preferably used, for example.
  • a mixed gas of a gas containing silicon and a gas containing oxygen as the raw material gas.
  • the gas containing silicon for example, one or more of silane, disilane, trisilane, and fluorinated silane can be used.
  • the gas containing oxygen for example, one or more of oxygen (O 2 ), ozone (O 3 ), dinitrogen monoxide (N 2 O), nitrogen monoxide (NO), or nitrogen dioxide (NO 2 ) can be used. Note that by increasing the power during formation of the insulating layer 110b, the amount of impurities (for example, water and hydrogen) released from the insulating layer 110b can be reduced.
  • each of the insulating layer 110a and the insulating layer 110c is difficult for oxygen to pass through.
  • the insulating layer 110a and the insulating layer 110c function as a blocking film that suppresses desorption of oxygen from the insulating layer 110b.
  • the insulating layer 110a and the insulating layer 110c each have difficulty in permeating hydrogen.
  • the insulating layer 110a and the insulating layer 110c function as a blocking film that suppresses hydrogen from diffusing from outside the transistor to the semiconductor layer 108 through the insulating layer 110. It is preferable that the film density of the insulating layer 110a and the insulating layer 110c is high.
  • the film density of the insulating layer 110a and the insulating layer 110c is higher than that of the insulating layer 110b.
  • silicon oxide or silicon oxynitride is used for the insulating layer 110b
  • silicon nitride, silicon nitride oxide, or aluminum oxide can be suitably used for the insulating layer 110a and the insulating layer 110c, respectively.
  • the insulating layer 110a and the insulating layer 110c each have a region containing more nitrogen than the insulating layer 110b, for example.
  • a material having a higher nitrogen content than the insulating layer 110b can be used for each of the insulating layer 110a and the insulating layer 110c. It is preferable to use nitride or nitride oxide for each of the insulating layer 110a and the insulating layer 110c.
  • silicon nitride or silicon nitride oxide can be suitably used for the insulating layer 110a and the insulating layer 110c.
  • oxygen contained in the insulating layer 110b diffuses upward from a region of the insulating layer 110b that is not in contact with the semiconductor layer 108 (for example, the top surface of the insulating layer 110b), the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 increases. It may become less.
  • oxygen contained in the insulating layer 110b can be suppressed from diffusing from a region of the insulating layer 110 that is not in contact with the semiconductor layer 108.
  • the insulating layer 110a under the insulating layer 110b it is possible to suppress diffusion downward from the region of the insulating layer 110 that is not in contact with the semiconductor layer 108. Therefore, the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 increases, and oxygen vacancies (V O ) and V O H in the semiconductor layer 108 can be reduced. Therefore, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • Oxygen contained in the insulating layer 110b may oxidize the conductive layer 112a and the conductive layer 112b, resulting in increased resistance. Further, when the conductive layers 112a and 112b are oxidized by oxygen contained in the insulating layer 110b, the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 may decrease. By providing the insulating layer 110a between the insulating layer 110b and the conductive layer 112a, oxidation of the conductive layer 112a and increase in resistance can be suppressed. Similarly, by providing the insulating layer 110c between the insulating layer 110b and the conductive layer 112b, oxidation of the conductive layer 112b and increase in resistance can be suppressed.
  • the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 increases, making it possible to reduce oxygen vacancies (V O ) and V O H in the semiconductor layer 108, exhibiting good electrical characteristics, and A highly reliable transistor can be obtained.
  • the insulating layer 110a and the insulating layer 110c preferably have a thickness that functions as an oxygen and hydrogen blocking film. If the thickness of the insulating layer 110a and the insulating layer 110c is thin, the function as a blocking film may be reduced. On the other hand, if the insulating layer 110a and the insulating layer 110c are thick, the area of the semiconductor layer 108 in contact with the insulating layer 110b becomes narrow, and the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 decreases. There is. Each of the insulating layer 110a and the insulating layer 110c may be thinner than the insulating layer 110b.
  • the thickness of the insulating layer 110a and the insulating layer 110c is preferably 5 nm or more and 100 nm or less, more preferably 5 nm or more and 70 nm or less, further preferably 10 nm or more and 70 nm or less, further preferably 10 nm or more and 50 nm or less, and even more preferably 20 nm or more.
  • the thickness is preferably 50 nm or more, and more preferably 20 nm or more and 40 nm or less.
  • the insulating layer 110a and the insulating layer 110c preferably release little impurity (for example, water and hydrogen) from themselves. By reducing the release of impurities from the insulating layer 110a and the insulating layer 110c, diffusion of impurities into the semiconductor layer 108 is suppressed, and a transistor with good electrical characteristics and high reliability can be obtained.
  • impurity for example, water and hydrogen
  • channels are also formed in the semiconductor layer 108 in the region in contact with the insulating layer 110a and the semiconductor layer 108 in the region in contact with the insulating layer 110c. It can function as an area.
  • a region of the semiconductor layer 108 in contact with the insulating layer 110a can function as a source region or a drain region. The same applies to the insulating layer 110c.
  • the transistor 100 oxygen is supplied from the insulating layer 110 to the semiconductor layer 108, thereby reducing oxygen vacancies (V O ) and V O H in the channel formation region. Therefore, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • Oxygen may be desorbed from the semiconductor layer 108 due to heat applied in steps subsequent to the formation of the semiconductor layer 108.
  • V O oxygen vacancies
  • V OH oxygen vacancies
  • the degree of freedom in processing temperature can be increased in steps subsequent to the formation of the semiconductor layer 108. Specifically, the processing temperature can be increased even in steps subsequent to the formation of the semiconductor layer 108. Therefore, the transistor 100 exhibiting good electrical characteristics and high reliability can be formed.
  • a configuration may be adopted in which one or more of the insulating layer 110a and the insulating layer 110c is not provided.
  • a configuration may be adopted in which neither the insulating layer 110a nor the insulating layer 110c is provided.
  • the insulating layer 120 a material that can be used for the insulating layer 110 can be used. Note that although the insulating layer 120 is shown to have a single-layer structure in FIG. 1B and the like, one embodiment of the present invention is not limited to this.
  • the insulating layer 120 may have a laminated structure of two or more layers.
  • the semiconductor layer 108 and the semiconductor layer 208 it is preferable to use an insulating layer containing oxygen as the insulating layer 120 in contact with the semiconductor layer 108 and the semiconductor layer 208.
  • the insulating layer 120 is preferably made of oxide or oxynitride.
  • a film that releases oxygen when heated For example, silicon oxide or silicon oxynitride can be suitably used for the insulating layer 120.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 212a, conductive layer 212b, and the conductive layer 204 that function as a source electrode, a drain electrode, or a gate electrode each include chromium, copper, aluminum, gold, silver, zinc, It can be formed using one or more of tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, molybdenum, and niobium, or an alloy containing one or more of the above-mentioned metals.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 212a, the conductive layer 212b, and the conductive layer 204 are each made of a conductive material with low electrical resistivity, including one or more of copper, silver, gold, or aluminum. can be suitably used. In particular, copper or aluminum is preferable because it is excellent in mass productivity.
  • a metal oxide film (also referred to as an oxide conductor) can be used for each of the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 212a, the conductive layer 212b, and the conductive layer 204.
  • the oxide conductor for example, In-Sn oxide (ITO), In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide. , In-Zn oxide, In-Sn-Si oxide (ITSO), and In-Ga-Zn oxide.
  • oxide conductor (OC)
  • OC oxide conductor
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 212a, the conductive layer 212b, and the conductive layer 204 are each a conductive film containing the aforementioned oxide conductor (metal oxide) and a conductive film containing a metal or an alloy. It may also have a laminated structure of membranes. By using a conductive film containing metal or an alloy, wiring resistance can be reduced.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 212a, the conductive layer 212b, and the conductive layer 204 are each made of a Cu-X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be applied.
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti
  • a Cu-X alloy film it can be processed using a wet etching method, so it is possible to suppress manufacturing costs.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 212a, the conductive layer 212b, and the conductive layer 204 may use the same material or different materials.
  • the conductive layer 112a and the conductive layer 112b will be specifically described, taking as an example a structure in which a metal oxide is used for the semiconductor layer 108 and the semiconductor layer 208.
  • the conductive layer 112a and the conductive layer 112b may be oxidized by oxygen contained in the semiconductor layer 108, resulting in increased resistance.
  • Oxygen contained in the insulating layer 110b may oxidize the conductive layer 112a and the conductive layer 112b, resulting in increased resistance.
  • oxygen vacancies (V O ) in the semiconductor layer 108 may increase.
  • the conductive layers 112a and 112b are oxidized by oxygen contained in the insulating layer 110b, the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer 108 may decrease.
  • the channel length L100 of the transistor 100 is shorter than that of the transistor 200, oxygen vacancies (V O ) and V O H in the channel formation region have a greater influence on electrical characteristics and reliability.
  • the carrier concentration in the channel formation region increases due to the diffusion of V OH from the source region or the drain region to the channel formation region, which may cause a fluctuation in the threshold voltage of the transistor 100 or a decrease in reliability.
  • the influence of such V O H diffusion on electrical characteristics and reliability becomes greater as the channel length becomes shorter. Therefore, it is preferable that the conductive layer 112a and the conductive layer 112b, each having a region in contact with the semiconductor layer 108, be made of a material that is difficult to be oxidized.
  • an oxide conductor for each of the conductive layer 112a and the conductive layer 112b.
  • ITO In-Sn oxide
  • ITSO In-Sn-Si oxide
  • a nitride conductor may be used for each of the conductive layer 112a and the conductive layer 112b. Examples of nitride conductors include tantalum nitride and titanium nitride.
  • the conductive layer 112a and the conductive layer 112b may each have a laminated structure of the aforementioned materials. Note that the conductive layer 112a and the conductive layer 112b may be made of the same material or different materials.
  • a material that is not easily oxidized may be used for the conductive layer 212a and the conductive layer 212b.
  • materials that can be used for the conductive layer 112a and the conductive layer 112b can be used, respectively.
  • the conductive layer 112a and the conductive layer 112b in contact with the semiconductor layer 108 are preferably made of a material that is not easily oxidized. However, when using a material that is difficult to oxidize, the resistance may become high. Since the conductive layer 112a and the conductive layer 112b function as wiring, they preferably have low resistance. Therefore, by using a material that is difficult to oxidize for the conductive layer 112a_1 that has a region in contact with the semiconductor layer 108, and using a material with low electrical resistivity for the conductive layer 112a_2 that does not have a region in contact with the semiconductor layer 108, the conductive layer 112a is resistance can be lowered. Furthermore, oxygen vacancies (V O ) and V OH in the semiconductor layer 108 can be reduced, and a transistor can exhibit good electrical characteristics and high reliability.
  • the conductive layer 112a_1 can suitably use one or more of an oxide conductor and a nitride conductor.
  • the conductive layer 112a_2 is preferably made of a material having lower electrical resistivity than the conductive layer 112a_1.
  • the conductive layer 112a_2 for example, one or more of copper, aluminum, titanium, tungsten, and molybdenum, or an alloy containing one or more of the above-mentioned metals can be suitably used.
  • In-Sn-Si oxide (ITSO) can be suitably used for the conductive layer 112a_1, and tungsten can be suitably used for the conductive layer 112a_2.
  • the configuration of the conductive layer 112a may be determined depending on the wiring resistance required for the conductive layer 112a. For example, if the length of the wiring (conductive layer 112a) is short and the required wiring resistance is relatively high, the conductive layer 112a may have a single-layer structure and a material that is not easily oxidized may be used. On the other hand, if the length of the wiring (conductive layer 112a) is long and the required wiring resistance is relatively low, it is preferable to apply a laminated structure of a material that is difficult to oxidize and a material with low electrical resistivity to the conductive layer 112a. .
  • the structure of the conductive layer 112a can be applied to other conductive layers.
  • the conductive layer 112b has a stacked structure of a first conductive layer and a second conductive layer on the first conductive layer, and a part of the second conductive layer is removed to expose the first conductive layer. Establish an area to do so.
  • the first conductive layer and the semiconductor layer 108 may be in contact with each other in this region.
  • the insulating layer 106 that functions as a gate insulating layer of the transistor 100 and the transistor 200 preferably has a low defect density. Since the defect density of the insulating layer 106 is low, the transistors 100 and 200 can exhibit good electrical characteristics. Furthermore, it is preferable that the insulating layer 106 has a high dielectric strength voltage. Since the insulating layer 106 has a high dielectric strength voltage, the transistors 100 and 200 can have high reliability.
  • the insulating layer 106 one or more of an oxide, an oxynitride, a nitride oxide, and a nitride having insulating properties can be used, for example.
  • the insulating layer 106 is made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, One or more of yttrium oxynitride and Ga-Zn oxide can be used.
  • the insulating layer 106 may be a single layer or a laminated layer.
  • the insulating layer 106 may have a stacked structure of oxide and nitride, for example.
  • a material with a high dielectric constant also referred to as a high-k material
  • the insulating layer 106 preferably releases little impurity (for example, water and hydrogen) from itself. Since there is little release of impurities from the insulating layer 106, diffusion of impurities into the semiconductor layer 108 and the semiconductor layer 208 is suppressed, and a transistor with good electrical characteristics and high reliability can be obtained.
  • impurity for example, water and hydrogen
  • the film is preferably formed under conditions that cause less damage to the semiconductor layer 108 and the semiconductor layer 208.
  • the film formation rate also referred to as film formation rate
  • damage to the semiconductor layer 108 and the semiconductor layer 208 can be reduced by forming the insulating layer 106 under low power conditions.
  • the insulating layer 106 will be specifically explained, taking as an example a structure in which a metal oxide is used for the semiconductor layer 108 and the semiconductor layer 208.
  • At least the side of the insulating layer 106 in contact with the semiconductor layer 108 and the semiconductor layer 208 is made of oxide or oxynitride. It is preferable to use a material.
  • the insulating layer 106 for example, one or more of silicon oxide and silicon oxynitride can be suitably used. Further, it is more preferable to use a film that releases oxygen when heated for the insulating layer 106.
  • the insulating layer 106 may have a stacked structure.
  • the insulating layer 106 can have a stacked structure of an oxide film in contact with the semiconductor layer 108 and the semiconductor layer 208, and a nitride film in contact with the conductive layer 104 and the conductive layer 204.
  • the oxide film for example, one or more of silicon oxide and silicon oxynitride can be suitably used. Silicon nitride can be suitably used as the nitride film.
  • Substrate 102 There are no major restrictions on the material of the substrate 102, but it must have at least enough heat resistance to withstand subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or an organic resin substrate, It may also be used as the substrate 102.
  • a substrate on which a semiconductor element is provided may be used as the substrate 102. Note that the shapes of the semiconductor substrate and the insulating substrate may be circular or square.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 and the like may be formed directly on the flexible substrate.
  • a peeling layer may be provided between the substrate 102 and the transistor 100 or the like. The peeling layer can be used to separate a semiconductor device from the substrate 102 and transfer it to another substrate after partially or completely completing a semiconductor device thereon. In this case, the transistor 100 and the like can be transferred to a substrate with poor heat resistance or a flexible substrate.
  • the thickness of a region of the conductive layer 112a (specifically, the conductive layer 112a_1) in contact with the semiconductor layer 108 is equal to the thickness of a region not in contact with the semiconductor layer 108, or Although roughly the same configurations are shown, one embodiment of the present invention is not limited to this.
  • the thickness of a region of the conductive layer 112a_1 in contact with the semiconductor layer 108 may be different from the thickness of a region not in contact with the semiconductor layer 108.
  • the thickness of the region of the conductive layer 112a_1 in contact with the semiconductor layer 108 is preferably thinner than the thickness of the region not in contact with the semiconductor layer 108.
  • FIG. 6A shows the height H104 from the surface on which the conductive layer 112a_1 is formed (here, the upper surface of the substrate 102) to the lowest position of the lower surface of the conductive layer 104. Further, a height H112a from the surface on which the conductive layer 112a_1 is formed (here, the upper surface of the substrate 102) to the highest position of the region where the conductive layer 112a_1 and the semiconductor layer 108 are in contact is shown. As shown in FIG. 6A, the height H104 to the lowest point of the bottom surface of the conductive layer 104 is equal or approximately equal to the height H112a to the highest point of the region where the conductive layer 112a_1 and the semiconductor layer 108 are in contact. preferable.
  • the height H104 is preferably lower than the height H112a.
  • the conductive layer By making the height H104 to the lowest point of the lower surface of the conductive layer 104 equal to or lower than the height H112a to the highest point of the region where the conductive layer 112a_1 and the semiconductor layer 108 are in contact, the conductive layer The electric field of the gate electrode applied to the channel formation region near 112a can be strengthened, and the on-state current of the transistor 100 can be increased.
  • the height H104 to the lowest point of the bottom surface of the conductive layer 104 equal to or lower than the height H112a to the highest point of the region where the conductive layer 112a_1 and the semiconductor layer 108 are in contact, channel formation is achieved.
  • the electric field of the gate electrode applied to the region can be made more uniform.
  • the electric field of the gate electrode applied to the channel formation region is non-uniform, the electrical characteristics when the conductive layer 112a is used as the source electrode and the conductive layer 112b is used as the drain electrode, and when the conductive layer 112a is used as the drain electrode and the conductive layer 112b is used as the drain electrode.
  • the electrical characteristics may differ when used as a source electrode. Since the electric field of the gate electrode applied to the channel formation region of the transistor 100 becomes more uniform, the electric characteristics of the transistors can be made equal. Therefore, the transistor 100 can be suitably used in a circuit configuration in which the source and drain are interchanged.
  • the thickness of the conductive layer 112a (specifically, the conductive layer 112a_1) may be adjusted as appropriate so that the height H104 is equal to or lower than the height H112a.
  • FIG. 7A A top view of the semiconductor device 10A is shown in FIG. 7A.
  • FIG. 7B shows a cross-sectional view of the cut plane along the dashed-dotted line A1-A2 shown in FIG. 7A
  • FIG. 7C shows the cross-sectional view of the cut plane taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4.
  • FIG. 8A A perspective view of the semiconductor device 10A is shown in FIG.
  • the semiconductor device 10A includes a transistor 100 and a transistor 200A.
  • the transistor 200A mainly differs from the transistor 200 included in the semiconductor device 10 shown in Configuration Example 1 described above in that it includes a conductive layer 202.
  • the conductive layer 202 is provided between the substrate 102 and the insulating layer 110.
  • the conductive layer 204 functions as a first gate electrode (also referred to as a top gate electrode), and the conductive layer 202 functions as a second gate electrode (also referred to as a bottom gate electrode or back gate electrode). It has the following functions. Further, a portion of the insulating layer 106 functions as a first gate insulating layer, and a portion of the insulating layer 110 and the insulating layer 120 function as a second gate insulating layer.
  • a portion of the semiconductor layer 208 that overlaps with at least one of the conductive layer 204 and the conductive layer 202 functions as a channel formation region. Note that in the following, for ease of explanation, a portion of the semiconductor layer 208 that overlaps with the conductive layer 204 may be referred to as a channel formation region, but in reality, a portion that does not overlap with the conductive layer 204 but overlaps with the conductive layer 202 A channel may also be formed (in the portion including region 208D).
  • FIG. 8B is a perspective view showing an excerpt of the conductive layer 112a of the transistor 100 and the conductive layer 202 of the transistor 200A.
  • FIG. 8C is a perspective view showing excerpts of the conductive layer 112a and the conductive layer 112b of the transistor 100 and the conductive layer 202 of the transistor 200A.
  • a material that can be used for the conductive layer 112a can be used.
  • the conductive layer 202 can be formed in the same process as the conductive layer 112a. Further, the conductive layer 202 can have a stacked structure of a conductive layer 202_1 and a conductive layer 202_2 over the conductive layer 202_1.
  • the conductive layer 202_1 can be formed in the same process as the conductive layer 112a_1, and the conductive layer 202_2 can be formed in the same process as the conductive layer 112a_2. Note that since the conductive layer 202 does not have a region in contact with the semiconductor layer 208, an opening corresponding to the opening 145 of the conductive layer 112a_2 does not need to be provided in the conductive layer 202_2.
  • FIG. 9A is a perspective view showing an excerpt of the conductive layer 112a and the semiconductor layer 108 of the transistor 100, and the conductive layer 202 and the semiconductor layer 208 of the transistor 200A.
  • a semiconductor layer 208 is provided on the conductive layer 202.
  • the semiconductor layer 208 has a region overlapping with the conductive layer 202.
  • the conductive layer 204 may be electrically connected to the conductive layer 202 through the openings 149 provided in the insulating layer 106, the insulating layer 110, and the insulating layer 120. Accordingly, the same potential can be applied to the conductive layer 204 and the conductive layer 202. By applying the same potential to the conductive layer 204 and the conductive layer 202, the current that can flow when the transistor 200A is on can be increased.
  • FIG. 9B is a perspective view showing excerpts of the conductive layer 112a and the conductive layer 104 included in the transistor 100, and the conductive layer 202 and the conductive layer 204 included in the transistor 200A.
  • the conductive layer 204 is provided to cover the opening 149 and has a region in contact with the conductive layer 202.
  • FIG. 7A shows a configuration in which the top surface shape of the opening 149 matches or approximately matches the top surface shapes of the openings 141 and 143
  • the top surface shape of the opening 149 may be different from the top surface shapes of the openings 141 and 143. Further, the top surface shape of the opening 149 can be, for example, circular or elliptical.
  • the upper surface shape of the opening 149 may be a polygon such as a triangle, a quadrangle (including a rectangle, a diamond, and a square), a pentagon, or a shape with rounded corners of these polygons.
  • the conductive layer 204 and the conductive layer 202 protrude outward from the end of the semiconductor layer 208 in the channel width direction of the transistor 200A.
  • the entire semiconductor layer 208 in the channel width direction is covered with the conductive layer 204 and the conductive layer 202 via the insulating layer 106, the insulating layer 110, and the insulating layer 120.
  • the semiconductor layer 208 can be electrically surrounded by an electric field generated by the pair of gate electrodes.
  • the conductive layer 204 and the conductive layer 202 may not be connected. At this time, a constant potential may be applied to one of the pair of gate electrodes, and a signal for driving the transistor 200A may be applied to the other. At this time, the threshold voltage when driving the transistor 200A with the other gate electrode can also be controlled by the potential applied to one gate electrode.
  • the conductive layer 202 may be electrically connected to the conductive layer 212a or the conductive layer 212b. At this time, the conductive layer 212a or 212b and the conductive layer 202 are electrically connected to each other through the openings provided in the insulating layer 195, the insulating layer 106, the insulating layer 120, and the insulating layer 110. Bye.
  • An insulating layer 110 is provided on the conductive layer 202.
  • 7B and 7C show a structure in which an insulating layer 110a is provided in contact with the top and side surfaces of the conductive layer 202. It is preferable that the insulating layer 110a in contact with the conductive layer 202 is difficult to diffuse the metal element contained in the conductive layer 202.
  • the insulating layer 110a preferably functions as a blocking film that suppresses desorption of gas from the insulating layer 110b, and also functions as a blocking film that suppresses diffusion of metal elements from the conductive layer 202.
  • the above-mentioned materials can be suitably used for the insulating layer 110a.
  • FIG. 10A shows a top view of the semiconductor device 10B in FIG. 10A.
  • FIG. 10B shows a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 10A
  • FIG. 7C can be seen as a cross-sectional view taken along the dashed-dotted line B1-B2 and B3-B4.
  • the semiconductor device 10B includes a transistor 100 and a transistor 200B.
  • the main difference between the transistor 200B and the transistor 200A included in the semiconductor device 10A shown in Configuration Example 2 described above is that the end of the conductive layer 202 is located outside the end of the semiconductor layer 208.
  • the end portion of the conductive layer 202 By configuring the end portion of the conductive layer 202 to be located outside the end portion of the semiconductor layer 208, the coverage of the layers formed on the conductive layer 202 (for example, the semiconductor layer 208 and the insulating layer 106) is improved. This makes it possible to suppress the occurrence of problems such as breakage or gaps in the layer. Furthermore, the conductive layer 202 can function as a light shielding layer that blocks light entering from outside the semiconductor device 10B. Therefore, a semiconductor device with high reliability against light can be obtained. Further, by increasing the area of the region where the conductive layer 202 functioning as a back gate electrode overlaps with the semiconductor layer 208, the electric field of the back gate electrode can be made stronger.
  • FIG. 11A shows a cross-sectional view of the cut plane taken along the dashed-dotted line A1-A2 shown in FIG. 7A
  • FIG. 11B shows cross-sectional views of the cut plane taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4.
  • the semiconductor device 10C includes a transistor 100A and a transistor 200C.
  • the insulating layer 106A is processed so that its upper surface shape roughly matches that of the conductive layer 104.
  • the insulating layer 106B is processed so that its top surface shape roughly matches that of the conductive layer 204.
  • the insulating layer 106A and the insulating layer 106B are formed by forming an insulating film that becomes the insulating layer 106A and the insulating layer 106B, and processing the insulating film using a resist mask for processing the conductive layer 104 and the conductive layer 204. It can be formed by
  • the insulating layer 195 includes the top surface and side surfaces of the conductive layer 104, the side surface of the insulating layer 106A, the top surface and side surfaces of the semiconductor layer 108, the top surface and side surfaces of the conductive layer 112b, the top surface and side surfaces of the conductive layer 204, the side surface of the insulating layer 106B, and the semiconductor layer 108. It has a region in contact with the top and side surfaces of the layer 208 and the top surface of the insulating layer 120 .
  • the insulating layer 195 has an opening 147a and an opening 147b in a region overlapping with the region 208D.
  • insulating layer 106A and the insulating layer 106B shown in FIG. 11A and the like can also be applied to other configuration examples.
  • FIG. 12A shows a cross-sectional view of the cut plane along the dashed-dotted line A1-A2 shown in FIG. 7A
  • FIG. 12B shows a cross-sectional view of the cut plane taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4.
  • the semiconductor device 10D includes a transistor 100B and a transistor 200D.
  • the transistor 100B and the transistor 200D mainly differ from the transistor 100A and the transistor 200C included in the semiconductor device 10C shown in the above-mentioned configuration example 4 in that the structures of the insulating layer 106A and the insulating layer 106B are different, respectively.
  • the end of the conductive layer 204 is located inside the end of the insulating layer 106B.
  • the insulating layer 106B has a portion protruding outward from the end of the conductive layer 204 at least on the semiconductor layer 208.
  • the semiconductor layer 208 has a pair of regions 208L sandwiching a channel formation region, and a pair of regions 208D on the outside thereof.
  • the region 208L is a region of the semiconductor layer 208 that overlaps with the insulating layer 106B but does not overlap with the conductive layer 204.
  • the region 208L functions as a buffer region for relaxing the drain electric field. Since the region 208L is a region that does not overlap with the conductive layer 204, a channel is hardly formed even when a gate voltage is applied to the conductive layer 204. It is preferable that the carrier concentration of the region 208L is higher than that of the channel forming region. Thereby, the region 208L can function as an LDD (Lightly Doped Drain) region.
  • LDD Lightly Doped Drain
  • the region 208L is also referred to as a region with the same or lower resistance, a region with the same or higher carrier concentration, a region with the same or higher oxygen defect density, and a region with the same or higher impurity concentration than the channel forming region. I can do it.
  • the region 208L can also be said to have the same or higher resistance, the same or lower carrier concentration, the same or lower oxygen defect density, or the same or lower impurity concentration. .
  • the region 208L that functions as an LDD region between the channel formation region and the region 208D that functions as a source or drain region high drain breakdown voltage and large on-current are both achieved, and reliability is improved. It is possible to realize a transistor 200D with high resistance.
  • the region 208D functions as a source region or a drain region, and is a region with the lowest resistance compared to other regions of the semiconductor layer 208.
  • the region 208D can also be said to be a region with the highest carrier concentration, a region with the highest oxygen defect density, or a region with the highest impurity concentration compared to other regions of the semiconductor layer 208.
  • the electrical resistance of the region 208D is preferably as low as possible; for example, the sheet resistance value of the region 208D is 1 ⁇ / ⁇ or more and less than 1 ⁇ 10 3 ⁇ / ⁇ , preferably 1 ⁇ / ⁇ or more and 8 ⁇ 10 2 ⁇ / ⁇ or less. It is preferable.
  • the electrical resistance of the channel forming region in a state where no channel is formed is as high as possible.
  • the sheet resistance value of the channel forming region is preferably 1 ⁇ 10 9 ⁇ / ⁇ or more, preferably 5 ⁇ 10 9 ⁇ / ⁇ or more, and more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more.
  • the electrical resistance of the channel forming region in the state where no channel is formed is preferably as high as possible, it is not necessary to set an upper limit value.
  • the value of the sheet resistance of the channel forming region should be between 1 ⁇ 10 9 ⁇ / ⁇ and 1 ⁇ 10 12 ⁇ / ⁇ , preferably between 5 ⁇ 10 9 ⁇ / ⁇ and 1 ⁇ 10 It is preferably 12 ⁇ / ⁇ or less, more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less.
  • the value of the sheet resistance of the region 208L is, for example, 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 9 ⁇ / ⁇ or less, preferably 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 8 ⁇ / ⁇ or less, more preferably 1 ⁇ 10 3 ⁇ / ⁇ or more can be set to 1 ⁇ 10 7 ⁇ / ⁇ .
  • the sheet resistance can be calculated from the resistance value.
  • the electrical resistance of the channel forming region in a state where no channel is formed is 1 ⁇ 10 6 times or more and 1 ⁇ 10 12 times or less, preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 11 times or less, the electrical resistance of the region 208D. More preferably, it is 1 ⁇ 10 6 times or more and 1 ⁇ 10 10 times or less.
  • the electrical resistance of the channel forming region in a state where no channel is formed is 1 ⁇ 10 0 times or more and 1 ⁇ 10 9 times or less, preferably 1 ⁇ 10 1 times or more and 1 ⁇ 10 8 times or less, the electrical resistance of the region 208L. More preferably, it is 1 ⁇ 10 2 times or more and 1 ⁇ 10 7 times or less.
  • the electrical resistance of the region 208L is 1 ⁇ 10 0 times or more and 1 ⁇ 10 9 times or less, preferably 1 ⁇ 10 1 times or more and 1 ⁇ 10 8 times or less, and more preferably 1 ⁇ 10 1 times or more as much as the electrical resistance of the region 208D. It can be 1 ⁇ 10 7 times or less.
  • the carrier concentration in the semiconductor layer 208 has a distribution such that it is lowest in the channel forming region and increases in the order of the region 208L and the region 208D.
  • the carrier concentration in the channel formation region can be kept extremely low even if, for example, impurities such as hydrogen diffuse from the region 208D during the manufacturing process. I can do it.
  • the carrier concentration in the channel forming region is preferably as low as possible, preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably 1 ⁇ 10 17 cm ⁇ 3 or less, and 1 ⁇ 10 16 cm ⁇ 3 or less More preferably, it is 1 ⁇ 10 13 cm ⁇ 3 or less, and even more preferably 1 ⁇ 10 12 cm ⁇ 3 or less.
  • the lower limit of the carrier concentration in the channel forming region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the carrier concentration in the region 208D can be, for example, 5 ⁇ 10 18 cm ⁇ 3 or higher, preferably 1 ⁇ 10 19 cm ⁇ 3 or higher, and more preferably 5 ⁇ 10 19 cm ⁇ 3 or higher.
  • the carrier concentration in the region 208D can be set to, for example, 5 ⁇ 10 21 cm ⁇ 3 or 1 ⁇ 10 22 cm ⁇ 3 .
  • the carrier concentration in the region 208L can be set to a value between the channel forming region and the region 208D.
  • the value may be in the range of 1 ⁇ 10 14 cm ⁇ 3 or more and less than 1 ⁇ 10 20 cm ⁇ 3 .
  • the carrier concentration in the region 208L may not be uniform, and may have a gradient such that the carrier concentration decreases from the region 208D side to the channel forming region.
  • the hydrogen concentration and the oxygen vacancy concentration in the region 208L may have a gradient such that the concentration decreases from the region 208D side to the channel forming region side.
  • the insulating layer 106B has a region that overlaps with the conductive layer 204 and functions as a gate insulating layer, and a region that does not overlap with the conductive layer 104 (that is, a region that overlaps with the region 208L).
  • the end of the conductive layer 104 is located inside the end of the insulating layer 106A.
  • the insulating layer 106A has a portion protruding outward from the end of the conductive layer 104 at least on the semiconductor layer 108.
  • the semiconductor layer 108 has a region 108L inside the region 108D.
  • the region 108L is a region of the semiconductor layer 108 that overlaps with the insulating layer 106A but does not overlap with the conductive layer 104.
  • region 108L is formed.
  • a region of the semiconductor layer 108 in contact with the conductive layer 112b functions as a source region or a drain region.
  • Region 108L and region 108D are formed in part of the source region or drain region.
  • insulating layer 106A and the insulating layer 106B shown in FIG. 12A etc. can also be applied to other configuration examples.
  • FIG. 13A shows a top view of the semiconductor device 10E in FIG. 13A.
  • FIG. 13B shows a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 13A.
  • FIG. 12B for a cross-sectional view taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4.
  • the semiconductor device 10E includes a transistor 100B and a transistor 200E.
  • the transistor 200E mainly differs from the transistor 200D included in the semiconductor device 10D shown in Structure Example 5 above in that the insulating layer 195 is not provided between the conductive layers 212a and 212b and the semiconductor layer 208.
  • the conductive layer 212a and the conductive layer 212b each have a region in contact with the top surface and side surface of the semiconductor layer 208.
  • the conductive layer 212a and the conductive layer 212b can be formed in the same process as the conductive layer 104 and the conductive layer 204. For example, by forming a conductive film after forming the insulating layer 106A and the insulating layer 106B, and processing the conductive film, the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b can be formed. By forming the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b in the same process, the manufacturing cost of the semiconductor device 10E can be reduced. Note that the opening 147a and the opening 147b shown in FIG. 12A and the like are not provided.
  • FIG. 13B shows a configuration in which neither the region 208L nor the region 208D is provided in the region of the semiconductor layer 208 in contact with the conductive layer 212a and the region in contact with the conductive layer 212b.
  • an impurity element can be added to the semiconductor layer 208 using these conductive layers as a mask.
  • a region in contact with the conductive layer 212a and a region 208D adjacent to the region function as one of a source region and a drain region.
  • a region in contact with the conductive layer 212b and a region 208D adjacent to the region function as the other of the source region and the drain region.
  • FIG. 13B shows a structure in which neither the region 208L nor the region 208D is provided in the region of the semiconductor layer 208 in contact with the conductive layer 212a and the region in contact with the conductive layer 212b
  • the region 208D may be provided in a region of the semiconductor layer 208 that is in contact with the conductive layer 212a and a region that is in contact with the conductive layer 212b.
  • conductive layer 212a and the conductive layer 212b shown in FIG. 13B etc. can also be applied to other configuration examples.
  • FIG. 13A For a top view of the semiconductor device 10F, refer to FIG. 13A.
  • FIG. 14 shows a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 13A.
  • FIG. 7B for a cross-sectional view taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4.
  • the semiconductor device 10F includes a transistor 100A and a transistor 200F.
  • the transistor 200F mainly differs from the transistor 200E included in the semiconductor device 10E shown in Configuration Example 5 described above in that it includes an insulating layer 106C and an insulating layer 106D.
  • the insulating layer 106C and the insulating layer 106D are formed in the same process as the insulating layer 106A and the insulating layer 106B.
  • the insulating layer 106C is provided in a region overlapping with the conductive layer 212a, and has a region in contact with a part of the lower surface of the conductive layer 212a.
  • the insulating layer 106D is provided in a region overlapping with the conductive layer 212b, and has a region in contact with a part of the lower surface of the conductive layer 212b.
  • the insulating layer 106C and the insulating layer 106D may each cover the ends of the semiconductor layer 108.
  • the insulating layer 106C is provided between the insulating layer 120 and the conductive layer 212a and between the semiconductor layer 208 and the conductive layer 212a.
  • the insulating layer 106D is provided between the insulating layer 120 and the conductive layer 212b and between the semiconductor layer 208 and the conductive layer 212b.
  • FIG. 14 shows a configuration in which the end of the conductive layer 204 matches or approximately matches the end of the insulating layer 106B.
  • the insulating layer 106B can be formed using, for example, the resist mask used to form the conductive layer 204. With such a configuration, the process can be simplified.
  • a region 208D is formed in a region that does not overlap with any of the conductive layer 204, the conductive layer 212a, and the conductive layer 212b. Note that the region 208L may be formed in a region that overlaps with the insulating layer 106B but does not overlap with the conductive layer 204 by processing so that the end of the conductive layer 204 is inside the end of the insulating layer 106B. (See Figure 13B).
  • insulating layer 106C and the insulating layer 106D shown in FIG. 14 can also be applied to other configuration examples.
  • FIG. 15A shows a top view of the semiconductor device 10G shown in FIG. 15A.
  • FIG. 15B shows a cross-sectional view taken along the dashed line A1-A2 shown in FIG. 15A.
  • FIG. 7B for a cross-sectional view taken along the dashed-dotted line B1-B2 and the dashed-dotted line B3-B4.
  • the semiconductor device 10G includes a transistor 100 and a transistor 200G.
  • the transistor 200G mainly differs from the transistor 200F included in the semiconductor device 10F shown in Configuration Example 7 described above in that an opening 137a and an opening 137b are provided in the insulating layer 106.
  • the opening 137a and the opening 137b are provided in a region of the insulating layer 106 that overlaps with the semiconductor layer 208.
  • the conductive layer 212a has a region in contact with the semiconductor layer 208 in the opening 137a
  • the conductive layer 212b has a region in contact with the semiconductor layer 208 in the opening 137b.
  • the opening 137a is preferably provided so as to protrude toward the channel formation region from the end of the conductive layer 212a on the channel formation region side.
  • the opening 137b is preferably provided so as to protrude toward the channel formation region from the end of the conductive layer 212b on the channel formation region side.
  • a part of the end of the conductive layer 212a comes into contact with the upper surface of the semiconductor layer 208 in the opening 137a.
  • a part of the end of the conductive layer 212b contacts the upper surface of the semiconductor layer 208 in the opening 137b.
  • a region 208D is formed in a region that does not overlap with any of the conductive layer 204, the conductive layer 212a, and the conductive layer 212b.
  • a region 208L is formed in a region that overlaps with the insulating layer 106 but does not overlap with the conductive layer 204. Thereby, the region of the semiconductor layer 208 in contact with the conductive layer 212a and the region 208D can be made adjacent to each other. Similarly, the region of the semiconductor layer 208 in contact with the conductive layer 212b can be adjacent to the region 208D.
  • the insulating layer 106 has a region in contact with a portion of the lower surface of the conductive layer 212a and a portion of the lower surface of the conductive layer 212b.
  • the insulating layer 106 may cover the ends of the semiconductor layer 208.
  • the insulating layer 106 is provided between the insulating layer 120 and the conductive layer 212a, between the insulating layer 120 and the conductive layer 212b, between the semiconductor layer 208 and the conductive layer 212a, and between the semiconductor layer 208 and the conductive layer 212b.
  • FIG. 16A is a cross-sectional view taken along the dashed-dotted line A1-A2 shown in FIG. 7A
  • FIG. 16B is a cross-sectional view taken along the dashed-dotted line B1-B2 and B3-B4.
  • the semiconductor device 10H includes a transistor 100C and a transistor 200H.
  • the transistor 100C mainly differs from the transistor 100 included in the semiconductor device 10A shown in Configuration Example 2 described above in that the insulating layer 120 has a stacked structure.
  • the transistor 200H is different from the transistor 200A included in the semiconductor device 10A shown in the above-described configuration example 2 in that the insulating layer 120 has a stacked structure and the conductive layer 202 is provided between the insulating layer 110 and the insulating layer 120. Mainly different.
  • the conductive layer 202 is provided on the insulating layer 110.
  • the conductive layer 202 is formed in a different process from that of the conductive layer 112a.
  • 16A and 16B show a configuration in which a conductive layer 202 is provided in contact with the upper surface of the insulating layer 110c. It is preferable that the insulating layer 110c in contact with the conductive layer 202 is difficult to diffuse the metal element contained in the conductive layer 202.
  • the insulating layer 110c preferably functions as a blocking film that suppresses desorption of gas from the insulating layer 110b, and also functions as a blocking film that suppresses diffusion of metal elements from the conductive layer 202.
  • the above-mentioned materials can be suitably used for the insulating layer 110c.
  • An insulating layer 120 is provided in contact with the top and side surfaces of the conductive layer 202. It is preferable that the insulating layer 120 has a laminated structure. 16A and 16B show a structure in which the insulating layer 120 has a stacked structure of an insulating layer 120a and an insulating layer 120b on the insulating layer 120a. It is preferable that the insulating layer 120a in contact with the conductive layer 202 is difficult to diffuse the metal element contained in the conductive layer 202.
  • the insulating layer 120a preferably functions as a blocking film that suppresses diffusion of metal elements from the conductive layer 202.
  • insulating layer 120a a material that can be used for the insulating layer 110a and the insulating layer 110c can be used.
  • the insulating layer 120a has a region in contact with the insulating layer 110c.
  • the insulating layer 120a, the insulating layer 110a, and the insulating layer 110c may be made of the same material or different materials.
  • the insulating layer 120b in contact with the semiconductor layer 208 is preferably made of oxide or oxynitride.
  • As the insulating layer 120b it is preferable to use a film that releases oxygen when heated.
  • a material that can be used for the insulating layer 110b can be used.
  • the insulating layer 120b and the insulating layer 110b may be made of the same material or different materials.
  • FIGS. 16A and 16B show a structure in which the insulating layer 120 has a two-layer stacked structure of an insulating layer 120a and an insulating layer 120b, one embodiment of the present invention is not limited to this.
  • the insulating layer 120 may have a single layer structure or a stacked structure of three or more layers.
  • conductive layer 202 and the insulating layer 120 shown in FIG. 16B etc. can also be applied to other configuration examples.
  • FIG. 17A shows a top view of a semiconductor device 10J having a group of transistors.
  • FIG. 17B shows a cross-sectional view taken along the dashed line A3-A4 shown in FIG. 17A.
  • a perspective view of the semiconductor device 10J is shown in FIG. 18A.
  • the semiconductor device 10J includes a transistor group 100D and a transistor 200A.
  • the semiconductor device 10J mainly differs from the semiconductor device 10A shown in the above-described configuration example 2 in that the semiconductor device 10J includes a transistor group 100D instead of the transistor 100.
  • the transistor group 100D includes transistors 100_1 to 100_4.
  • the transistors 100_1 to 100_4 are connected in parallel, and the transistor group 100D can be considered as one transistor.
  • the gate electrodes of the transistors 100_1 to 100_4 are electrically connected to each other.
  • Source electrodes of the transistors 100_1 to 100_4 are electrically connected to each other.
  • Drain electrodes of the transistors 100_1 to 100_4 are electrically connected to each other.
  • the transistor group 100D can have a configuration including transistors 100_1 to 100_p (p is an integer of 2 or more).
  • the transistors 100_1 to 100_p are connected in parallel, and the transistor group 100D can be considered as one transistor.
  • the gate electrodes of the transistors 100_1 to 100_p are electrically connected to each other. Source electrodes of the transistors 100_1 to 100_p are electrically connected to each other. The drain electrodes of the transistors 100_1 to 100_p are electrically connected to each other.
  • FIGS. 18B and 18C illustrate each transistor as an n-channel transistor, one embodiment of the present invention is not limited to this.
  • Each transistor may be of a p-channel type.
  • FIG. 17B shows an example in which the configuration of the transistor 100 shown in FIG. 1B etc. is applied to the transistors 100_1 to 100_4.
  • the transistor group 100D includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b.
  • the conductive layer 104 functions as a gate electrode of the transistors 100_1 to 100_4.
  • a portion of the insulating layer 106 functions as a gate insulating layer of the transistors 100_1 to 100_4.
  • the conductive layer 112a functions as one of the source electrode and drain electrode of the transistors 100_1 to 100_4, and the conductive layer 112b functions as the other.
  • the transistor 200A the above description can be referred to, so a detailed description thereof will be omitted.
  • FIG. 19A is a perspective view showing an excerpt of the conductive layer 112a of the transistor group 100D and the conductive layer 202 of the transistor 200A.
  • the conductive layer 112a has openings 145_1 to 145_4 in a region in contact with the semiconductor layer 108.
  • the conductive layer 112a_1 is exposed in the openings 145_1 to 145_4.
  • FIG. 19B is a perspective view showing excerpts of the conductive layer 112a, the conductive layer 112b, the openings 141_1 to 141_4, and the openings 143_1 to 143_4 of the transistor group 100D, and the conductive layer 202 of the transistor 200A.
  • the openings 141_1 to 141_4 provided in the insulating layer 110 and the insulating layer 120 are shown by broken lines. It is preferable that the openings 141_1 to 141_4 are provided in a region overlapping with the openings 145_1 to 145_4. It is preferable that the conductive layer 112a_1 is exposed in the openings 141_1 to 141_4. Further, as shown in FIG. 19B, the conductive layer 112b has openings 143_1 to 143_4 in a region overlapping with the conductive layer 112a.
  • the upper surface shapes of the openings 141_1 to 141_4 and the openings 143_1 to 143_4 are preferably circular. Furthermore, it is preferable that the widths of the openings 141_1 to 141_4 are equal or approximately equal. Similarly, it is preferable that the widths of the openings 143_1 to 143_4 are equal or approximately equal. By making the widths of the openings 141_1 to 141_4 and the widths of the openings 143_1 to 143_4 equal or approximately equal to each other, it is possible to improve the processing accuracy when forming the openings 141_1 to 141_4 and the openings 143_1 to 143_4. can.
  • the channel width of the transistor is the sum of the channel widths of the transistors 100_1 to 100_4.
  • the transistor group 100D can be regarded as transistors with a channel width of "D143 x ⁇ x 4". (See Figures 4A and 4B).
  • the transistor group 100D composed of p transistors can be regarded as transistors with a channel width of “D143 ⁇ p”. Note that the transistor group 100D can be regarded as transistors with a channel length L100 (see FIG. 4B).
  • the channel width can be increased and the on-state current can be increased. Further, by adjusting the number (p) of transistors connected in parallel, the channel width can be varied. The number (p) of transistors to be connected in parallel may be determined so as to obtain a desired on-current.
  • FIG. 20A is a perspective view showing an excerpt of the conductive layer 112a and semiconductor layer 108 included in the transistor group 100D, and the conductive layer 202 and semiconductor layer 208 included in the transistor 200A.
  • the semiconductor layer 108 is provided to cover the openings 141_1 to 141_4 and the openings 143_1 to 143_4.
  • the semiconductor layer 108 has a region in contact with the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 preferably has a region in contact with the upper surface of the conductive layer 112a_1.
  • FIG. 20A shows a structure in which the semiconductor layer 108 is shared by the transistors 100_1 to 100_4, one embodiment of the present invention is not limited to this.
  • the semiconductor layer 108 may be separated for each of the transistors 100_1 to 100_4.
  • FIG. 19A and the like illustrate a structure in which the conductive layer 112a has four openings 145 (openings 145_1 to 145_4), one embodiment of the present invention is not limited to this.
  • the conductive layer 112a may have one or more openings including the openings 141_1 to 141_4.
  • the conductive layer 112a can have one opening that includes the openings 141_1 to 141_4.
  • the semiconductor layer 108 of the transistors 100_1 to 100_4 may be in contact with the conductive layer 112a_1 in the opening.
  • FIG. 20B is a perspective view showing an excerpt of the conductive layer 112a and the conductive layer 104 of the transistor group 100D, and the conductive layer 202 and the conductive layer 204 of the transistor 200A. As shown in FIG. 20B, the conductive layer 104 is provided to cover the openings 141_1 to 141_4 and the openings 143_1 to 143_4.
  • FIG. 17B and the like illustrate a structure in which the above-described transistors 100 are connected in parallel
  • one embodiment of the present invention is not limited to this.
  • a transistor group in which any one of the transistor 100, the transistor 100A, the transistor 100B, and the transistor 100C are connected in parallel can be used.
  • the top view shown in FIG. 17A and the perspective view shown in FIG. 18A etc. show a configuration in which the transistors 100_1 to 100_4 are arranged in 2 rows and 2 columns
  • the arrangement of the transistors included in the transistor group 100D is not particularly limited. Not done.
  • the transistors 100_1 to 100_4 may be arranged in one row and four columns.
  • transistor group 100D shown in FIG. 17A etc. can also be applied to other configuration examples.
  • FIG. 21A A top view of the semiconductor device 10K is shown in FIG. 21A.
  • FIG. 21B shows a cross-sectional view taken along the dashed-dotted line A5-A6 shown in FIG. 21A.
  • a perspective view of the semiconductor device 10K is shown in FIG. 22A.
  • the semiconductor device 10K includes a transistor group 100E and a transistor 200A.
  • the semiconductor device 10K mainly differs from the semiconductor device 10J shown in Configuration Example 10 described above in that it includes a transistor group 100E instead of the transistor group 100D.
  • the transistors 100 described above are connected in series.
  • An equivalent circuit diagram of the transistor group 100E is shown in FIG. 22B.
  • the transistor group 100E includes transistors 100_1 to 100_4.
  • the transistors 100_1 to 100_4 are connected in series, and the transistor group 100E can be considered as one transistor.
  • the transistor group 100E can have a configuration including transistors 100_1 to 100_q (q is an integer of 2 or more). The transistors 100_1 to 100_q are connected in series, and the transistor group 100E can be considered as one transistor.
  • FIGS. 22B and 22C show each transistor as an n-channel transistor, one embodiment of the present invention is not limited to this. Each transistor may be of a p-channel type.
  • the transistor 100_1 includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108_1, a conductive layer 112a, and a conductive layer 112b.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode of the transistor 100_1, and the conductive layer 112b functions as the other.
  • the transistor 100_2 includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108_2, a conductive layer 112b, and a conductive layer 112c.
  • the conductive layer 112b functions as one of the source electrode and the drain electrode of the transistor 100_2, and the conductive layer 112c functions as the other.
  • the conductive layer 112b is shared by the transistor 100_1 and the transistor 100_2.
  • the transistor 100_3 includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108_3, a conductive layer 112c, and a conductive layer 112d.
  • the conductive layer 112c functions as one of the source electrode and the drain electrode of the transistor 100_3, and the conductive layer 112d functions as the other.
  • the conductive layer 112c is shared by the transistor 100_2 and the transistor 100_3.
  • the transistor 100_4 includes a conductive layer 104, an insulating layer 106, a semiconductor layer 108_4, a conductive layer 112d, and a conductive layer 112e.
  • the conductive layer 112d functions as one of the source electrode and the drain electrode of the transistor 100_4, and the conductive layer 112e functions as the other.
  • the conductive layer 112d is shared by the transistor 100_3 and the transistor 100_4.
  • FIG. 23A is a perspective view showing excerpts of the conductive layer 112a, the conductive layer 112c, and the conductive layer 112e included in the transistor group 100E, and the conductive layer 202 included in the transistor 200A.
  • the conductive layer 112a, the conductive layer 112c, the conductive layer 112e, and the conductive layer 202 can be formed in the same process.
  • the conductive layer 112a_2 can have an opening 145_1, and the semiconductor layer 108_1 can be in contact with the conductive layer 112a_1 through the opening 145_1.
  • the conductive layer 112c_2 can have an opening 145_2 and an opening 145_3, and the semiconductor layer 108_2 and the semiconductor layer 108_3 can be in contact with the conductive layer 112c_1 through the opening 145_2 and the opening 145_3.
  • the conductive layer 112e_2 can have an opening 145_4, and the semiconductor layer 108_4 can be in contact with the conductive layer 112e_1 through the opening 145_4.
  • FIG. 23B is a perspective view showing excerpts of the conductive layers 112a to 112e, the openings 141_1 to 141_4, and the openings 143_1 to 143_4 of the transistor group 100E, and the conductive layer 202 of the transistor 200A.
  • An opening 143_1 and an opening 143_2 are provided in the conductive layer 112b, and an opening 143_3 and an opening 143_4 are provided in the conductive layer 112d.
  • FIG. 24A is a perspective view showing excerpts of the conductive layer 112a, the conductive layer 112c, the conductive layer 112e, and the semiconductor layers 108_1 to 108_4 of the transistor group 100E, and the conductive layer 202 and the semiconductor layer 208 of the transistor 200A. be.
  • the semiconductor layers 108_1 to 108_4 and the semiconductor layer 208 can be formed in the same process.
  • FIG. 24B is a perspective view showing excerpts of the conductive layer 112a, the conductive layer 112c, the conductive layer 112e, and the conductive layer 104 included in the transistor group 100E, and the conductive layer 202 and the conductive layer 204 included in the transistor 200A.
  • the conductive layer 104 functions as a gate electrode of the transistors 100_1 to 100_4.
  • the other of the source electrode and drain electrode of the transistor 100_1 is electrically connected to one of the source electrode and drain electrode of the transistor 100_2.
  • the other of the source electrode and the drain electrode of the transistor 100_2 is electrically connected to one of the source electrode and the drain electrode of the transistor 100_3.
  • the other of the source electrode and the drain electrode of the transistor 100_3 is electrically connected to one of the source electrode and the drain electrode of the transistor 100_4.
  • the channel length of the transistor is the sum of the channel lengths of the transistors 100_1 to 100_4.
  • the transistor group 100E can be regarded as transistors with a channel length of “L100 ⁇ 4” (see FIG. 4B).
  • the transistor group 100E composed of q transistors can be regarded as transistors with a channel length of “L100 ⁇ q”.
  • the transistor group 100E can be considered as transistors with a channel width W100 (see FIGS. 4A and 4B).
  • FIG. 21B and the like show a structure in which the above-described transistors 100 are connected in series
  • one embodiment of the present invention is not limited to this.
  • a transistor group in which any one of the transistor 100, the transistor 100A, the transistor 100B, and the transistor 100C are connected in series can be used.
  • the top view shown in FIG. 21A and the perspective view shown in FIG. 22A etc. show a configuration in which the transistors 100_1 to 100_4 are arranged in 2 rows and 2 columns
  • the arrangement of the transistors included in the transistor group 100E is not particularly limited. Not done.
  • the transistors 100_1 to 100_4 may be arranged in one row and four columns.
  • transistor group 100E shown in FIG. 21A etc. can also be applied to other configuration examples.
  • ⁇ Production method example 1> A method for manufacturing a semiconductor device according to one embodiment of the present invention will be described below with reference to the drawings. Here, a manufacturing method will be described using as an example a structure in which an oxide semiconductor is used for the semiconductor layer 108 and the semiconductor layer 208 of the semiconductor device 10A illustrated in FIG. 7B and the like.
  • thin films (insulating films, semiconductor films, conductive films, etc.) constituting a semiconductor device can be formed using a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, or a pulsed laser deposition (PLD) method. ) method, atomic layer deposition (ALD) method, or the like.
  • CVD method include a plasma enhanced CVD (PECVD) method and a thermal CVD method.
  • PECVD plasma enhanced CVD
  • thermal CVD methods is a metal organic chemical vapor deposition (MOCVD) method.
  • Thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be manufactured using spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, knife coating, etc. It can be formed by a method such as coating.
  • the thin film that constitutes the semiconductor device When processing the thin film that constitutes the semiconductor device, it can be processed using a photolithography method or the like.
  • the thin film may be processed by a nanoimprint method, a sandblasting method, a lift-off method, or the like.
  • an island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • One method is to form a resist mask on a thin film to be processed, process the thin film by etching or the like, and then remove the resist mask.
  • the other method is to form a photosensitive thin film, then perform exposure and development to process the thin film into a desired shape.
  • the light used for exposure can be, for example, i-line (wavelength: 365 nm), g-line (wavelength: 436 nm), h-line (wavelength: 405 nm), or a mixture of these.
  • ultraviolet rays, KrF laser light, ArF laser light, etc. can also be used.
  • exposure may be performed using immersion exposure technology.
  • extreme ultraviolet (EUV) light or X-rays may be used.
  • an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or electron beams because extremely fine processing becomes possible. Note that when exposure is performed by scanning a beam such as an electron beam, a photomask is not necessary.
  • etching the thin film for example, a dry etching method, a wet etching method, or a sandblasting method can be used.
  • FIGS. 25A to 28C is a diagram illustrating a method for manufacturing the semiconductor device 10A. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • a conductive film 112a_1f that becomes the conductive layer 112a_1 and the conductive layer 202_1, and a conductive film 112a_2f that becomes the conductive layer 112a_2 and the conductive layer 202_2 are formed over the substrate 102 (FIG. 25A).
  • a sputtering method can be suitably used to form the conductive film 112a_1f and the conductive film 112a_2f.
  • a resist mask is formed on the conductive film 112a_1f and the conductive film 112a_2f by a photolithography process, and then the conductive film 112a_1f and the conductive film 112a_2f are processed to form the conductive layer 112a_1 and the conductive layer 112a_2A on the conductive layer 112a_1, Then, a conductive layer 202_1 and a conductive layer 202_2 over the conductive layer 202_1 are formed (FIG. 25B).
  • the conductive film 112a_1f and the conductive film 112a_2f may be processed using one or both of a wet etching method and a dry etching method. As a result, a conductive layer 202 that functions as a second gate electrode of the transistor 200A is formed.
  • a portion of the conductive layer 112a_2A is removed to form a conductive layer 112a_2 having an opening 145 (FIG. 25C).
  • a conductive layer 112a functioning as one of a source electrode and a drain electrode of the transistor 100 is formed.
  • the PECVD method can be suitably used to form the insulating film 110af and the insulating film 110bf.
  • After forming the insulating film 110af it is preferable to continuously form the insulating film 110bf in a vacuum without exposing the surface of the insulating film 110af to the atmosphere.
  • By continuously forming the insulating film 110af and the insulating film 110bf attachment of impurities derived from the atmosphere to the surface of the insulating film 110af can be suppressed. Examples of such impurities include water and organic substances.
  • the substrate temperature during the formation of the insulating film 110af and the insulating film 110bf is preferably 180° C. or more and 450° C. or less, more preferably 200° C. or more and 450° C. or less, further preferably 250° C. or more and 450° C. or less, and even more preferably 300° C. or more and 450° C. or less. It is preferably 300°C or more and 450°C or less, more preferably 300°C or more and 400°C or less, and even more preferably 350°C or more and 400°C or less.
  • the substrate temperature at the time of forming the insulating film 110af and the insulating film 110bf within the above-mentioned range, it is possible to reduce the release of impurities (for example, water and hydrogen) from themselves, and the impurities are diffused into the semiconductor layer 108. This can be suppressed. Therefore, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • impurities for example, water and hydrogen
  • the insulating film 110af and the insulating film 110bf are formed before the semiconductor layer 108 and the semiconductor layer 208, oxygen is removed from the semiconductor layer 108 and the semiconductor layer 208 by the heat applied when forming the insulating film 110af and the insulating film 110bf. There's no need to worry about letting go.
  • Heat treatment may be performed after forming the insulating film 110af and the insulating film 110bf. By performing the heat treatment, water and hydrogen can be released from the surface and inside of the insulating film 110af and the insulating film 110bf.
  • the temperature of the heat treatment is preferably 150°C or higher and lower than the strain point of the substrate, more preferably 200°C or higher and 450°C or lower, further preferably 250°C or higher and 450°C or lower, and even more preferably 300°C or higher and 450°C or lower. More preferably, the temperature is 300°C or more and 400°C or less, and even more preferably 350°C or more and 400°C or less.
  • the heat treatment can be performed in an atmosphere containing one or more of noble gases, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. Note that it is preferable that the content of hydrogen, water, etc. in the atmosphere is as low as possible.
  • the atmosphere it is preferable to use a high-purity gas having a dew point of -60°C or lower, preferably -100°C or lower.
  • a high-purity gas having a dew point of -60°C or lower, preferably -100°C or lower.
  • an atmosphere containing as little hydrogen, water, or the like as possible it is possible to prevent hydrogen, water, and the like from being taken into the insulating film 110af and the insulating film 110bf as much as possible.
  • an oven or a rapid thermal annealing (RTA) device can be used. By using an RTA device, the heat treatment time can be shortened.
  • a metal oxide layer 180 is formed on the insulating film 110bf (FIG. 25D).
  • the metal oxide layer 180 may be an insulating layer or a conductive layer.
  • the metal oxide layer 180 can also be made of, for example, aluminum oxide, hafnium oxide, hafnium aluminate, indium oxide, indium tin oxide (ITO), or silicon-containing indium tin oxide (ITSO).
  • the metal oxide layer 180 it is preferable to use an oxide material containing one or more of the same elements as the semiconductor layer 108 or the semiconductor layer 208. In particular, it is preferable to use an oxide semiconductor material that can be used for the semiconductor layer 108 or the semiconductor layer 208.
  • a metal oxide film formed using a sputtering target having the same composition as the semiconductor layer 108 or the semiconductor layer 208 can be applied. It is preferable to use sputtering targets with the same composition because the manufacturing equipment and sputtering targets can be used in common.
  • the metal oxide layer 180 is made of a material having a higher gallium content than the semiconductor layer 108 and the semiconductor layer 208. It can be used for. It is preferable to use a material with a high gallium content for the metal oxide layer 180 because it can further improve the blocking property against oxygen.
  • the metal oxide layer 180 is preferably formed in an atmosphere containing oxygen, for example. In particular, it is preferable to form by sputtering in an atmosphere containing oxygen. Thereby, when forming the metal oxide layer 180, oxygen can be suitably supplied to the insulating film 110bf.
  • the metal oxide layer 180 may be formed by a reactive sputtering method using oxygen as a film-forming gas and a metal target.
  • a reactive sputtering method using oxygen as a film-forming gas and a metal target.
  • oxygen as a film-forming gas
  • metal target aluminum oxide film can be formed.
  • the oxygen flow rate ratio or oxygen partial pressure is, for example, 50% or more and 100% or less, preferably 65% or more and 100% or less, more preferably 80% or more and 100% or less, and still more preferably 90% or more and 100% or less. In particular, it is preferable that the oxygen flow rate ratio be 100% and the oxygen partial pressure as close to 100% as possible.
  • heat treatment may be performed.
  • the above description can be referred to, so a detailed explanation will be omitted.
  • oxygen may be further supplied to the insulating film 110bf via the metal oxide layer 180.
  • a method for supplying oxygen for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment can be used.
  • the plasma treatment an apparatus that turns oxygen gas into plasma using high-frequency power can be suitably used. Examples of devices that turn gas into plasma using high-frequency power include plasma etching devices and plasma ashing devices.
  • the metal oxide layer 180 is removed.
  • a wet etching method can be suitably used.
  • the wet etching method it is possible to suppress etching of the insulating film 110bf when removing the metal oxide layer 180.
  • the thickness of the insulating film 110bf can be suppressed from becoming thinner, and the thickness of the insulating layer 110b can be made uniform.
  • the process for supplying oxygen to the insulating film 110bf is not limited to the above-mentioned method.
  • oxygen radicals, oxygen atoms, oxygen atom ions, oxygen molecular ions, etc. are supplied to the insulating film 110bf by ion doping, ion implantation, plasma treatment, or the like.
  • oxygen may be supplied to the insulating film 110bf through the film.
  • the film is removed after supplying oxygen.
  • a conductive film or a semiconductor film containing one or more of indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, or tungsten is used as the film for suppressing the above-mentioned oxygen desorption. be able to.
  • insulating film 110cf formation of insulating film 120f
  • an insulating film 110cf that becomes the insulating layer 110c and an insulating film 120f that becomes the insulating layer 120 are formed on the insulating film 110bf (FIG. 25E).
  • the description regarding the formation of the insulating film 110af and the insulating film 110bf can be referred to, so a detailed description thereof will be omitted.
  • a conductive film 112f that becomes the conductive layer 112b is formed on the insulating film 120f (FIG. 26A).
  • a sputtering method can be suitably used to form the conductive film 112f.
  • the conductive film 112f is processed to form a conductive layer 112B (FIG. 26B).
  • a wet etching method and a dry etching method can be used.
  • a wet etching method can be suitably used to form the conductive layer 112B.
  • the opening 143 can be formed using one or both of a wet etching method and a dry etching method.
  • a wet etching method can be suitably used to form the opening 143.
  • the insulating film 120f and the insulating film 110f (insulating film 110af, insulating film 110bf, and insulating film 110cf) in the region overlapping with the opening 143 are removed, and the insulating layer 120 and the insulating layer 110 having the opening 141 are formed (as shown in FIG. 26C).
  • the opening 141 can be formed using one or both of a wet etching method and a dry etching method.
  • a dry etching method can be suitably used to form the opening 141.
  • the opening 141 is provided in a region overlapping with the opening 145. In the opening 145, the conductive layer 112a_1 is exposed.
  • the opening 141 can be formed using, for example, the resist mask used to form the opening 143. Specifically, a resist mask is formed on the conductive film 112f, the conductive film 112f is removed using the resist mask to form the opening 143, and the insulating film 120f and the insulating film 110f are removed using the resist mask. The opening 141 can be formed by doing this.
  • the opening 143 may be formed using a resist mask different from the resist mask used to form the opening 141.
  • a part of the conductive layer 112a (specifically, the conductive layer 112a_1) in the region overlapping with the opening 141 may be removed.
  • the structures shown in FIGS. 6A and 6B can be obtained.
  • a metal oxide film 108f that will become the semiconductor layer 108 and the semiconductor layer 208 is formed so as to cover the opening 141 and the opening 143 (FIG. 26D).
  • the metal oxide film 108f is provided in contact with the upper surface of the insulating layer 120, the upper surface and side surfaces of the conductive layer 112b, the upper surface and side surfaces of the insulating layer 110, and the upper surface of the conductive layer 112a_1.
  • the metal oxide film 108f is preferably formed by a sputtering method using a metal oxide target.
  • the metal oxide film 108f is preferably a dense film with as few defects as possible. Further, it is preferable that the metal oxide film 108f is a high-purity film in which impurities including hydrogen elements are reduced as much as possible. In particular, it is preferable to use a crystalline metal oxide film as the metal oxide film 108f.
  • oxygen gas when forming the metal oxide film 108f.
  • oxygen gas when forming the metal oxide film 108f oxygen can be suitably supplied into the insulating layer 120 and the insulating layer 110.
  • oxygen can be suitably supplied into the insulating layer 120.
  • oxygen can be suitably supplied into the insulating layer 110b.
  • oxygen vacancies (V O ) and V in the semiconductor layer 108 and the semiconductor layer 208 are reduced.
  • OH can be reduced.
  • oxygen gas and an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • the higher the oxygen flow rate ratio or oxygen partial pressure when forming the metal oxide film 108f the higher the crystallinity of the metal oxide film 108f, and the more reliable the transistor can be.
  • the lower the oxygen flow rate ratio or the oxygen partial pressure the lower the crystallinity of the metal oxide film 108f, and the transistor can have a larger on-current.
  • the substrate temperature during formation of the metal oxide film 108f may be at least room temperature and at most 250°C, preferably at least room temperature and at most 200°C, more preferably at least room temperature and at most 140°C.
  • treatment is performed to remove impurities (for example, water, hydrogen, and organic substances) adsorbed on the surface of the insulating layer 120 and the surface of the insulating layer 110, and the insulating layer 120 and It is preferable to perform at least one of the treatments for supplying oxygen into the insulating layer 110.
  • the heat treatment can be performed at a temperature of 70° C. or higher and 200° C. or lower in a reduced pressure atmosphere.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating layer 120 and the insulating layer 110 by plasma treatment in an atmosphere containing an oxidizing gas such as dinitrogen monoxide (N 2 O).
  • an oxidizing gas such as dinitrogen monoxide (N 2 O).
  • the semiconductor layer 108 and the semiconductor layer 208 have a laminated structure, after forming the first metal oxide film, the next metal oxide film is formed continuously without exposing the surface to the atmosphere. It is preferable to form a film.
  • the metal oxide film 108f is processed into an island shape to form the semiconductor layer 108 and the semiconductor layer 208 (FIG. 27A).
  • the semiconductor layer 108 and the semiconductor layer 208 can be formed using one or both of a wet etching method and a dry etching method.
  • a wet etching method can be preferably used to form the semiconductor layer 108 and the semiconductor layer 208.
  • a portion of the conductive layer 112b in a region that does not overlap with the semiconductor layer 108 may be etched and become thinner.
  • a portion of the insulating layer 120 in a region that does not overlap with any of the semiconductor layer 108, the conductive layer 112b, and the semiconductor layer 208 may be etched and the film thickness may be reduced.
  • a region of the insulating layer 120 that does not overlap with any of the semiconductor layer 108, the conductive layer 112b, and the semiconductor layer 208 may disappear due to etching, and the surface of the insulating layer 110 (specifically, the insulating layer 110c) may be exposed.
  • the insulating layer 110c specifically, the insulating layer 110c
  • the heat treatment can remove hydrogen and water contained in the metal oxide film 108f, the semiconductor layer 108, and the semiconductor layer 208, or adsorbed on the surface. Further, the heat treatment may improve the film quality of the metal oxide film 108f or the semiconductor layer 108 and the semiconductor layer 208 (for example, reduce defects and improve crystallinity).
  • oxygen can also be supplied from the insulating layer 110b and the insulating layer 120 to the metal oxide film 108f or the semiconductor layer 108 and the semiconductor layer 208. At this time, it is more preferable to perform heat treatment before processing into the semiconductor layer 108 and the semiconductor layer 208.
  • the above description can be referred to, so a detailed explanation will be omitted.
  • the heat treatment does not need to be performed if it is unnecessary. Further, the heat treatment may not be performed here, but may also serve as the heat treatment performed in a later step. Further, in some cases, the heat treatment can also be used as a treatment at a high temperature in a later process (for example, a film forming process).
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, the semiconductor layer 208, and the insulating layer 120 (FIG. 27B).
  • the PECVD method can be suitably used to form the insulating layer 106.
  • the insulating layer 106 When an oxide semiconductor is used for the semiconductor layer 108 and the semiconductor layer 208, the insulating layer 106 preferably functions as a barrier film that suppresses diffusion of oxygen. Since the insulating layer 106 has a function of suppressing oxygen diffusion, oxygen contained in the semiconductor layer 108 and the semiconductor layer 208 is suppressed from diffusing upward from the insulating layer 106, and oxygen is prevented from being diffused into the semiconductor layer 108 and the semiconductor layer 208. It is possible to suppress the increase in defects (V O ). As a result, a transistor exhibiting good electrical characteristics and high reliability can be obtained.
  • the insulating layer By increasing the temperature during formation of the insulating layer 106 that functions as a gate insulating layer of the transistor 100 and the transistor 200A, the insulating layer can have fewer defects. However, if the temperature during formation of the insulating layer 106 is high, oxygen is desorbed from the semiconductor layer 108 and the semiconductor layer 208, and oxygen vacancies (V O ) and V O H in the semiconductor layer 108 and the semiconductor layer 208 increase. It may be stored away.
  • the substrate temperature during formation of the insulating layer 106 is preferably 180°C or more and 450°C or less, more preferably 200°C or more and 450°C or less, further preferably 250°C or more and 450°C or less, and even more preferably 300°C or more and 450°C or less. is preferable, and more preferably 300°C or more and 400°C or less.
  • plasma treatment may be performed on the surface of the semiconductor layer 108 and the surface of the semiconductor layer 208.
  • impurities for example, water
  • impurities at the interface between the semiconductor layer 108 and the insulating layer 106 and the interface between the semiconductor layer 208 and the insulating layer 106 can be reduced, and a highly reliable transistor can be realized. This is particularly suitable when the surfaces of the semiconductor layer 108 and the semiconductor layer 208 are exposed to the atmosphere between the formation of the semiconductor layer 108 and the semiconductor layer 208 and the formation of the insulating layer 106.
  • Plasma treatment can be performed, for example, in an atmosphere containing one or more of oxygen, ozone, nitrogen, dinitrogen monoxide, and argon. Further, it is preferable that the plasma treatment and the formation of the insulating layer 106 are performed continuously without exposure to the atmosphere.
  • a conductive film 104f that becomes the conductive layer 104 and the conductive layer 204 is formed on the insulating layer 106 (FIG. 27C).
  • a sputtering method can be suitably used to form the conductive film 104f.
  • a resist mask is formed on the conductive film 104f by a photolithography process, and then the conductive film 104f is processed to form the conductive layer 104 that functions as the gate electrode of the transistor 100 and as the first gate electrode of the transistor 200A.
  • a functional conductive layer 204 is formed (FIG. 28A).
  • the conductive film 104f may be processed using one or both of a wet etching method and a dry etching method.
  • the transistor 100 can be manufactured.
  • an impurity 190 is supplied (also referred to as addition or implantation) to the semiconductor layer 208 via the insulating layer 106 (FIG. 28B).
  • the supplied impurities 190 are indicated by arrows.
  • the region 208D can be formed in a region of the semiconductor layer 208 that does not overlap with the conductive layer 204.
  • conditions for supplying the impurity 190 are determined in consideration of the material and thickness of the conductive layer 204 serving as a mask so that the impurity 190 is not supplied to the region of the semiconductor layer 208 overlapping with the conductive layer 204 as much as possible. It is preferable.
  • a channel formation region with a sufficiently reduced impurity concentration can be formed in a region of the semiconductor layer 208 overlapping with the conductive layer 204.
  • a region 108D is formed in a region that does not overlap with the conductive layer 104.
  • a plasma ion doping method or an ion implantation method can be suitably used. These methods allow the concentration profile in the depth direction to be controlled with high precision by adjusting the ion acceleration voltage, dose amount, and the like. Productivity can be increased by using the plasma ion doping method. Further, by using an ion implantation method using mass separation, the purity of the supplied impurity can be increased.
  • the concentration is set to be highest at the interface between the semiconductor layer 208 and the insulating layer 106, a portion of the semiconductor layer 208 near the interface, or a portion of the insulating layer 106 near the interface. , it is preferable to control the processing conditions. Thereby, the impurity 190 can be supplied at an appropriate concentration to both the semiconductor layer 208 and the insulating layer 106 in one treatment.
  • a gas containing the impurity element described above can be used as the raw material used to supply the impurity 190.
  • a gas containing the impurity element described above typically one or more of B 2 H 6 gas or BF 3 gas can be used.
  • B 2 H 6 gas or BF 3 gas can be used.
  • PH 3 gas can typically be used.
  • a mixed gas obtained by diluting these source gases with a noble gas may be used.
  • Examples of raw materials used to supply the impurity 190 include CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2 , (C 5 H 5 ) 2 Mg , and noble gases can be used. Note that the raw material is not limited to gas, and solid or liquid may be heated and vaporized before use.
  • the addition of the impurity 190 can be controlled by setting conditions such as the accelerating voltage and the dose amount, taking into consideration the composition, density, thickness, etc. of the insulating layer 106 and the semiconductor layer 208.
  • the acceleration voltage can be set in a range of, for example, 5 kV or more and 100 kV or less, preferably 7 kV or more and 70 kV or less, and more preferably 10 kV or more and 50 kV or less.
  • the dose amount is, for example, 1 ⁇ 10 13 ions/cm 2 or more and 1 ⁇ 10 17 ions/cm 2 or less, preferably 1 ⁇ 10 14 ions/cm 2 or more and 5 ⁇ 10 16 ions/cm 2 or less, more preferably 1 It can be in the range of ⁇ 10 15 ions/cm 2 or more and 3 ⁇ 10 16 ions/cm 2 or less.
  • the accelerating voltage can be, for example, in the range of 10 kV or more and 100 kV or less, preferably 30 kV or more and 90 kV or less, and more preferably 40 kV or more and 80 kV or less.
  • the dose amount is, for example, 1 ⁇ 10 13 ions/cm 2 or more and 1 ⁇ 10 17 ions/cm 2 or less, preferably 1 ⁇ 10 14 ions/cm 2 or more and 5 ⁇ 10 16 ions/cm 2 or less, more preferably 1 It can be in the range of ⁇ 10 15 ions/cm 2 or more and 3 ⁇ 10 16 ions/cm 2 or less.
  • the method for supplying the impurity 190 is not limited to this, and for example, plasma treatment or treatment using thermal diffusion by heating may be used.
  • impurities can be added by generating plasma in a gas atmosphere containing the impurity to be added and performing plasma processing.
  • a dry etching device, an ashing device, a plasma CVD device, a high-density plasma CVD device, etc. can be used as the device for generating the plasma.
  • impurities 190 are added to a region of the semiconductor layer 208 that does not overlap with the conductive layer 204 and a region of the semiconductor layer 108 that does not overlap with the conductive layer 104.
  • Hydrogen can be supplied as Furthermore, by using a plasma CVD apparatus for supplying the impurity 190 and forming the insulating layer 106, the supplying process for the impurity 190 and the formation of the insulating layer 106 can be performed continuously in the apparatus, increasing productivity. be able to.
  • the impurity 190 can be supplied to the semiconductor layer 208 through the insulating layer 106. Therefore, even if the semiconductor layer 208 has crystallinity, damage to the semiconductor layer 208 during supply of the impurity 190 is reduced, and loss of crystallinity can be suppressed. Therefore, it is suitable in cases where electrical resistance increases due to a decrease in crystallinity. Similarly, damage to the semiconductor layer 108 can be reduced.
  • insulating layer 195 is formed to cover the conductive layer 104, the conductive layer 204, and the insulating layer 106 (FIG. 28C).
  • the PECVD method can be preferably used to form the insulating layer 195.
  • the film formation temperature of the insulating layer 195 is too high, there is a risk that impurities contained in the region 108D and the region 208D will diffuse into the peripheral portions of the semiconductor layer 108 and the semiconductor layer 208, including the channel formation region. Furthermore, there is a possibility that the electrical resistance of the region 108D and the region 208D will increase. Therefore, the temperature at which the insulating layer 195 is formed may be determined in consideration of the diffusion of impurities.
  • the film-forming temperature of the insulating layer 195 is, for example, preferably 150°C or more and 400°C or less, preferably 180°C or more and 360°C or less, and more preferably 200°C or more and 250°C or less.
  • heat treatment may be performed.
  • the resistance of the region 108D and the region 208D can be lowered in some cases.
  • the impurity 190 can be appropriately diffused, and the region 108D and the region 208D having an ideal impurity concentration gradient can be formed.
  • the heat treatment the above description can be referred to, so a detailed explanation will be omitted. Note that if the temperature of the heat treatment is too high (eg, 500° C. or higher), the impurity 190 may diffuse into the channel formation region, which may cause deterioration of the electrical characteristics and reliability of the transistor.
  • the heat treatment does not need to be performed if it is unnecessary. Further, the heat treatment may not be performed here, but may also serve as the heat treatment performed in a later step. Further, if there is a treatment at a high temperature in a later step (for example, a film forming step), it may also be used as the heat treatment.
  • openings 147a and 147b reaching the region 208D are formed.
  • a conductive film is formed on the insulating layer 195 so as to cover the openings 147a and 147b, and the conductive film is processed to form the conductive layer 212a and the conductive layer that function as the source and drain electrodes of the transistor 200.
  • Form layer 212b (FIG. 7B).
  • the transistor 200A can be manufactured.
  • the semiconductor device 10A can be manufactured.
  • ⁇ Production method example 2> A manufacturing method will be described using as an example a structure in which an oxide semiconductor is used for the semiconductor layer 108 and the semiconductor layer 208 of the semiconductor device 10E illustrated in FIG. 13A and the like.
  • FIGS. 29A to 30B is a diagram illustrating a method for manufacturing the semiconductor device 10E. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • the manufacturing method until the insulating layer 106 is formed is the same as the manufacturing method shown in ⁇ Manufacturing Method Example 1> described above. Therefore, the method for manufacturing a semiconductor device according to FIGS. 25A to 27B can be referred to.
  • insulating layer 106A and insulating layer 106B are formed by a photolithography process, and then the insulating layer 106 is processed to form an insulating layer 106A functioning as a gate insulating layer of the transistor 100B and a first gate insulating layer of the transistor 200E.
  • An insulating layer 106B functioning as a layer is formed (FIG. 29A).
  • the insulating layer 106A is provided in a region overlapping with the semiconductor layer 108.
  • the insulating layer 106B is provided in a region overlapping with the semiconductor layer 208.
  • the insulating layer 106 may be processed using one or both of a wet etching method and a dry etching method. For processing the insulating layer 106, a dry etching method can be suitably used.
  • conductive films to become the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b are formed on the insulating layer 120, the conductive layer 112b, the semiconductor layer 108, the semiconductor layer 208, the insulating layer 106A, and the insulating layer 106B.
  • 104f (FIG. 29B).
  • a sputtering method can be suitably used to form the conductive film 104f.
  • a resist mask is formed on the conductive film 104f by a photolithography process, and then the conductive film 104f is processed to form the conductive layer 104 that functions as the gate electrode of the transistor 100B and the first gate electrode of the transistor 200A.
  • a conductive layer 204, and a conductive layer 212a and a conductive layer 212b functioning as a source electrode and a drain electrode are formed (FIG. 30A).
  • the conductive layer 104 is provided in a region overlapping with the semiconductor layer 108 with the insulating layer 106A interposed therebetween.
  • the conductive layer 204 is provided in a region overlapping with the semiconductor layer 208 with the insulating layer 106B interposed therebetween.
  • the conductive film 104f may be processed using one or both of a wet etching method and a dry etching method.
  • the transistor 100B can be manufactured.
  • region 208L and region 208D are formed in a region that overlaps with the insulating layer 106B and does not overlap with the conductive layer 204.
  • the region 208D is formed in a region that does not overlap with any of the insulating layer 106B, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b. Similarly, in the semiconductor layer 108, a region 108L and a region 108D are formed. Regarding the supply of the impurity 190, the above description can be referred to, so a detailed explanation will be omitted.
  • the transistor 200E can be manufactured.
  • the semiconductor device 10E can be manufactured.
  • ⁇ Production method example 3> A manufacturing method will be described using as an example a structure in which an oxide semiconductor is used for the semiconductor layer 108 and the semiconductor layer 208 of the semiconductor device 10F illustrated in FIG. 14A.
  • FIGS. 31A to 32B is a diagram illustrating a method for manufacturing the semiconductor device 10F. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • the manufacturing method until the insulating layer 106 is formed is the same as the manufacturing method shown in ⁇ Manufacturing Method Example 1> described above. Therefore, the method for manufacturing a semiconductor device according to FIGS. 25A to 27B can be referred to.
  • the insulating layer 106 is processed to form an opening 139a and an opening 139b in a region overlapping with the semiconductor layer 208 (FIG. 31A).
  • the insulating layer 106 may be processed using one or both of a wet etching method and a dry etching method.
  • a dry etching method can be suitably used for processing the insulating layer 106.
  • a conductive film 104f which becomes the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b, is formed on the insulating layer 120, the conductive layer 112b, the semiconductor layer 108, the semiconductor layer 208, and the insulating layer 106.
  • a sputtering method can be suitably used to form the conductive film 104f.
  • the conductive film 104f and the insulating layer 106 are processed to form the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b.
  • an insulating layer 106A, an insulating layer 106B, an insulating layer 106C, and an insulating layer 106D are formed (FIG. 32A).
  • the conductive film 104f and the insulating layer 106 may be processed using one or both of a wet etching method and a dry etching method, respectively.
  • the transistor 100A can be manufactured.
  • region 208D is formed in the semiconductor layer 208 using the conductive layer 204, the conductive layer 212a, and the conductive layer 212b as masks (FIG. 32B).
  • the supplied impurities 190 are indicated by arrows.
  • a region 208D can be formed in the semiconductor layer 208.
  • a region 108D is formed in the semiconductor layer 108.
  • the above description can be referred to, so a detailed explanation will be omitted.
  • the transistor 200F can be manufactured.
  • the semiconductor device 10F can be manufactured.
  • ⁇ Production method example 4> A manufacturing method will be described using as an example a structure in which an oxide semiconductor is used for the semiconductor layer 108 and the semiconductor layer 208 of the semiconductor device 10G illustrated in FIG. 15B.
  • FIGS. 33A to 34B is a diagram illustrating a method for manufacturing the semiconductor device 10G. Each figure shows a cross-sectional view taken along the dashed line A1-A2.
  • the manufacturing method until the insulating layer 106 is formed is the same as the manufacturing method shown in ⁇ Manufacturing Method Example 1> described above. Therefore, the method for manufacturing a semiconductor device according to FIGS. 25A to 27B can be referred to.
  • the insulating layer 106 is processed to form an opening 137a and an opening 137b in a region overlapping with the semiconductor layer 208 (FIG. 33A).
  • the insulating layer 106 may be processed using one or both of a wet etching method and a dry etching method.
  • a dry etching method can be suitably used for processing the insulating layer 106.
  • a conductive film 104f which becomes the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b, is formed on the insulating layer 120, the conductive layer 112b, the semiconductor layer 108, the semiconductor layer 208, and the insulating layer 106.
  • a sputtering method can be suitably used to form the conductive film 104f.
  • the conductive film 104f is processed to form the conductive layer 104, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b (FIG. 34A).
  • the conductive film 104f may be processed using one or both of a wet etching method and a dry etching method.
  • the transistor 100 can be manufactured.
  • region 208L and region 208D are formed in a region that overlaps with the insulating layer 106 and does not overlap with the conductive layer 204.
  • the region 208D is formed in a region that does not overlap with any of the insulating layer 106, the conductive layer 204, the conductive layer 212a, and the conductive layer 212b. Similarly, in the semiconductor layer 108, a region 108D is formed in a region overlapping with the conductive layer 104. Note that the amount of impurity 190 supplied to region 108D may be approximately the same as the amount of impurity supplied to region 208L. Regarding the supply of the impurity 190, the above description can be referred to, so a detailed explanation will be omitted.
  • the transistor 200G can be manufactured.
  • the semiconductor device 10G can be manufactured.
  • FIG. 35A A perspective view of a display device 50 according to one embodiment of the present invention is shown in FIG. 35A.
  • the display device 50 has a configuration in which a substrate 152 and a substrate 101 are bonded together.
  • the substrate 152 is indicated by a broken line.
  • the display device 50 includes a display section 235, a connection section 140, a first drive circuit section 231, a second drive circuit section 232, and wiring 165.
  • FIG. 35A shows an example in which an IC 173 and an FPC 172 are mounted on the display device 50. Therefore, the configuration shown in FIG. 35A can also be called a display module that includes the display device 50, an IC (integrated circuit), and an FPC.
  • the connecting portion 140 is provided outside the display portion 235.
  • the connecting portion 140 can be provided along one side or a plurality of sides of the display portion 235.
  • the connecting portion 140 may be singular or plural.
  • FIG. 35A shows an example in which connection parts 140 are provided so as to surround the four sides of display part 235.
  • the connection part 140 the common electrode of the light emitting device and the conductive layer are electrically connected, and a potential can be supplied to the common electrode.
  • the wiring 165 has a function of supplying signals and power to the display section 235, the first drive circuit section 231, and the second drive circuit section 232.
  • the signal and power are input to the wiring 165 from the outside via the FPC 172 or input to the wiring 165 from the IC 173.
  • FIG. 35A shows an example in which the IC 173 is provided on the substrate 101 by a COG (Chip On Glass) method, a COF (Chip On Film) method, or the like.
  • the IC 173 may include, for example, a scanning line drive circuit or a signal line drive circuit.
  • the display device 50 and the display module may have a configuration in which no IC is provided.
  • the IC may be mounted on the FPC using a COF method or the like.
  • the display section 235 has a plurality of pixels 230 arranged in a matrix.
  • the pixel 230 for example, three types of pixels can be used: a pixel 230a, a pixel 230b, and a pixel 230c.
  • Pixel 230a, pixel 230b, and pixel 230c each have a display device (also referred to as a display element).
  • Examples of display devices include liquid crystal devices (also referred to as liquid crystal elements) and light emitting devices.
  • the light emitting device it is preferable to use, for example, an OLED (Organic Light Emitting Diode) or a QLED (Quantum-dot Light Emitting Diode).
  • Examples of light-emitting substances included in a light-emitting device include a substance that emits fluorescence (fluorescent material), a substance that emits phosphorescence (phosphorescent material), and a substance that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF)). materials), and inorganic compounds (quantum dot materials, etc.). Furthermore, an LED such as a micro LED can also be used as the light emitting device.
  • the pixel 230a, the pixel 230b, and the pixel 230c each have a function of emitting light of a different color.
  • the pixel 230a has a function of emitting red (R) light
  • the pixel 230b has a function of emitting green (G) light
  • the pixel 230c has a function of emitting blue (B) light.
  • the pixel 230a has a function of emitting yellow (Y) light
  • the pixel 230b has a function of emitting cyan (C) light
  • the pixel 230c has a function of emitting magenta (M) light. You may.
  • Full-color display can be achieved by configuring one pixel 240 with one pixel 230a, one pixel 230b, and one pixel 230c. Therefore, pixel 230 functions as a subpixel.
  • the display device 50 shown in FIG. 35A shows an example in which pixels 230 functioning as sub-pixels are arranged in a stripe arrangement.
  • the number of subpixels constituting one pixel 240 is not limited to three, but may be four or more. For example, it may have four subpixels that exhibit R, G, B, and white (W) light. Alternatively, it may have four subpixels that exhibit four colors of light: R, G, B, and Y.
  • FIG. 35B is a block diagram illustrating the display device 50.
  • the display device 50 includes a display section 235, a first drive circuit section 231, and a second drive circuit section 232.
  • the display section 235 has a plurality of pixels 230 arranged in a matrix of m rows and n columns (m and n are independently integers of 1 or more).
  • the pixel 230 in the 1st row and nth column is shown as pixel 230[1,n]
  • the pixel 230 in the mth row and 1st column is shown as pixel 230[m,1]
  • the pixel 230 in the mth row and nth column is shown as pixel 230[1,n].
  • an arbitrary pixel 230 included in the display section 235 may be referred to as a pixel 230[r,s].
  • r is an integer of 1 or more and m or less
  • s is an integer of 1 or more and n or less.
  • the circuit included in the first drive circuit section 231 functions as, for example, a scanning line drive circuit.
  • the circuit included in the second drive circuit section 232 functions as, for example, a signal line drive circuit. Note that some kind of circuit may be provided at a position facing the first drive circuit section 231 with the display section 235 in between. Some kind of circuit may be provided at a position facing the second drive circuit section 232 with the display section 235 in between. Note that the circuits included in the first drive circuit section 231 and the second drive circuit section 232 are collectively referred to as a peripheral drive circuit.
  • peripheral drive circuit 233 Various circuits such as a shift register circuit, a level shifter circuit, an inverter circuit, a latch circuit, an analog switch circuit, a demultiplexer circuit, a logic circuit, etc. can be used for the peripheral drive circuit 233.
  • transistors, capacitive elements, and the like can be used for the peripheral drive circuit 233.
  • the transistor included in the peripheral drive circuit 233 may be formed in the same process as the transistor included in the pixel 230.
  • the display device 50 has m wirings 236, each of which is arranged substantially in parallel, and whose potential is controlled by a circuit included in the first drive circuit section 231, and It has n wires 237 whose potentials are controlled by a circuit included in the second drive circuit section 232.
  • FIG. 35B shows an example in which a wiring 236 and a wiring 237 are connected to the pixel 230.
  • the wiring 236 and the wiring 237 are just an example, and the wiring connected to the pixel 230 is not limited to the wiring 236 and the wiring 237.
  • a configuration example will be described using a latch circuit as an example of a circuit that can be used as a peripheral drive circuit.
  • FIG. 36A is a circuit diagram showing a configuration example of latch circuit LAT.
  • the latch circuit LAT shown in FIG. 36A includes a transistor Tr31, a transistor Tr33, a transistor Tr35, a transistor Tr36, a capacitor C31, and an inverter circuit INV.
  • a node N is a node where one of the source and drain of the transistor Tr33, the gate of the transistor Tr35, and one electrode of the capacitor C31 are electrically connected.
  • the transistor Tr33 when a high potential signal is input to the terminal SMP, the transistor Tr33 is turned on. As a result, the potential of the node N becomes a potential corresponding to the potential of the terminal ROUT, and data corresponding to the signal input from the terminal ROUT to the latch circuit LAT is written to the latch circuit LAT. After writing data to the latch circuit LAT, when the potential of the terminal SMP is set to a low potential, the transistor Tr33 is turned off. As a result, the potential of node N is held, and the data written in latch circuit LAT is held.
  • the latch circuit LAT when the potential of the node N is a low potential, data with a value of "0" is held in the latch circuit LAT, and when the potential of the node N is a high potential, the latch circuit LAT holds data with a value of "0". It can be assumed that data with a value of "1" is held in the LAT.
  • the transistor Tr33 it is preferable to use a transistor with a small off-state current as the transistor Tr33.
  • an OS transistor can be suitably used as the transistor Tr33. This allows the latch circuit LAT to hold data for a long period of time. Therefore, the frequency of rewriting data to the latch circuit LAT can be reduced.
  • writing data such that a signal input from the terminal SP2 is output to the terminal LIN to the latch circuit LAT is sometimes simply referred to as "writing data to the latch circuit LAT.” That is, for example, writing data with a value of "1" to the latch circuit LAT may be simply referred to as “writing data to the latch circuit LAT.”
  • a semiconductor device can be suitably used for the latch circuit LAT.
  • the transistor 100 or the transistor 200 shown in FIG. 1B or the like can be applied to one or more of the transistor Tr31, the transistor Tr33, the transistor Tr35, and the transistor Tr36.
  • the inverter circuit INV includes a transistor Tr41, a transistor Tr43, a transistor Tr45, a transistor Tr47, and a capacitor C41.
  • all the transistors included in the latch circuit LAT can be transistors of the same polarity, such as n-channel type transistors. It can be a transistor. Thereby, for example, in addition to the transistor Tr33, the transistor Tr31, the transistor Tr35, the transistor Tr36, the transistor Tr41, the transistor Tr43, the transistor Tr45, and the transistor Tr47 can be used as OS transistors. Therefore, all the transistors included in the latch circuit LAT can be manufactured in the same process.
  • a semiconductor device can be suitably used in the inverter circuit INV.
  • the transistor 100 or the transistor 200 shown in FIG. 1B or the like can be applied to one or more of the transistor Tr41, the transistor Tr43, the transistor Tr45, and the transistor Tr47.
  • Pixel 230 has pixel circuit 51 and light emitting device 61.
  • the pixel circuit 51 shown in FIG. 37A is a 2Tr1C type pixel circuit having a transistor 52A, a transistor 52B, and a capacitor 53.
  • One of the source and drain of the transistor 52A is electrically connected to the gate of the transistor 52B and one terminal of the capacitor 53, and the other of the source and drain is electrically connected to the wiring SL.
  • a gate of the transistor 52A is electrically connected to the wiring GL.
  • One of the source and drain electrodes of the transistor 52B and the other terminal of the capacitor 53 are electrically connected to the anode of the light emitting device 61.
  • the other of the source electrode and drain electrode of the transistor 52B is electrically connected to the wiring ANO.
  • the cathode of the light emitting device 61 is electrically connected to the wiring VCOM.
  • the wiring GL corresponds to the wiring 236, and the wiring SL corresponds to the wiring 237.
  • the wiring VCOM is a wiring that provides a potential for supplying current to the light emitting device 61.
  • the transistor 52A has a function of controlling the conducting state or non-conducting state between the wiring SL and the gate of the transistor 52B based on the potential of the wiring GL. For example, VDD is supplied to the wiring ANO, and VSS is supplied to the wiring VCOM.
  • the transistor 52B has a function of controlling the amount of current flowing to the light emitting device 61.
  • Capacitor 53 has a function of holding the gate potential of transistor 52B. The intensity of the light emitted by the light emitting device 61 is controlled according to the image signal supplied to the gate of the transistor 52B.
  • a back gate electrode may be provided on some or all of the transistors included in the pixel circuit 51.
  • the pixel circuit 51 shown in FIG. 37A has a configuration in which the transistor 52B has a back gate electrode, and the back gate electrode is electrically connected to one of the source electrode and drain electrode of the transistor 52B. Note that the back gate electrode of the transistor 52B may be electrically connected to the gate electrode of the transistor 52B.
  • the aforementioned semiconductor device can be suitably used for the pixel circuit 51.
  • the transistor 100 shown in FIG. 7B or the like can be used as the transistor 52A, and the transistor 200A can be used as the transistor 52B.
  • the pixel 230 includes a pixel circuit 51A and a light emitting device 61.
  • the pixel circuit 51A shown in FIG. 37B mainly differs from the pixel circuit 51 shown in FIG. 37A in that it includes a transistor 52C.
  • the pixel circuit 51A is a 3Tr1C type pixel circuit including a transistor 52A, a transistor 52B, a transistor 52C, and a capacitor 53.
  • One of the source and drain electrodes of the transistor 52C is electrically connected to one of the source and drain electrodes of the transistor 52B.
  • the other of the source electrode and drain electrode of the transistor 52C is electrically connected to the wiring V0.
  • a reference potential is supplied to the wiring V0.
  • the transistor 52C has a function of controlling the conducting state or non-conducting state between one of the source electrode and the drain electrode of the transistor 52B and the wiring V0 based on the potential of the wiring GL.
  • the reference potential of the wiring V0 applied via the transistor 52C can suppress variations in the gate-source potential of the transistor 52B.
  • the wiring V0 can function as a monitor line for outputting the current flowing through the transistor 52B or the current flowing through the light emitting device 61 to the outside.
  • the current output to the wiring V0 is converted into a voltage by the source follower circuit, and can be output to the outside. Alternatively, it can be converted into a digital signal by an AD converter and output to the outside.
  • the aforementioned semiconductor device can be suitably used for the pixel circuit 51A.
  • the transistor 100 shown in FIG. 7B or the like can be used as the transistor 52A and the transistor 52C, and the transistor 200A can be used as the transistor 52B.
  • the pixel circuit that can be applied to the display device of one embodiment of the present invention is not particularly limited.
  • FIG. 37C is a cross-sectional view of the pixel circuit 51A.
  • FIG. 37C shows a configuration in which the semiconductor device 10E shown in FIG. 13B etc. is applied to the pixel circuit 51A. Specifically, a configuration is shown in which a transistor 100B is applied to the transistor 52A and the transistor 52C, and a transistor 200E is applied to the transistor 52B.
  • the transistor 52B which functions as a drive transistor to control the current flowing to the light emitting device 61, has higher saturation than the transistor 52A, which functions as a selection transistor to control the selection state of the pixel 230.
  • the transistor 200E with a long channel length as the transistor 52B, a highly reliable display device can be obtained.
  • the transistor 100B to the transistor 52A and the transistor 52C, the area occupied by the pixel circuit 51A can be reduced, and a high-definition display device can be obtained.
  • the transistor 100B may also be applied to the transistor 52B.
  • the transistor 100B with a short channel length as the transistor 52B a display device with high brightness can be obtained. Further, the area occupied by the pixel circuit 51A can be reduced, and a high-definition display device can be achieved.
  • the conductive layer 212a of the transistor 52B is electrically connected to the conductive layer 202 through the opening 133 provided in the insulating layer 120 and the insulating layer 110. Furthermore, the conductive layer 212a is electrically connected to the conductive layer 112b included in the transistor 52C. Note that FIG. 37C omits the electrical connection between the transistor 52A and the transistor 52B. For example, a first opening reaching the conductive layer 112b of the transistor 52A and a second opening reaching the conductive layer 204 of the transistor 52B are provided in the insulating layer 195.
  • the conductive layer 112b of the transistor 52A and the conductive layer of the transistor 52B can be connected to each other via the first wiring.
  • Layer 204 can be electrically connected.
  • the capacitor 53 is omitted.
  • the capacitor 53 is located, for example, in a region where the insulating layer 106 is sandwiched between the conductive layer 204 that functions as the gate electrode of the transistor 52B and the conductive layer 112b that functions as one of the gate electrode, source electrode, and drain electrode of the transistor 52C. can be formed. Note that the configuration of the capacitor 53 is not particularly limited.
  • An insulating layer 195 is provided to cover the transistors 52A, 52B, 52C, and the capacitor 53, and an insulating layer 197 is provided to cover the insulating layer 195.
  • a light emitting device 61 can be provided on the insulating layer 197.
  • FIG. 37C shows the pixel electrode 111 functioning as one electrode of the light emitting device 61.
  • the pixel electrode 111 is electrically connected to the conductive layer 112b of the transistor 52C through an opening 135 provided in the insulating layer 195 and the insulating layer 197.
  • the above description can be referred to, so a detailed description thereof will be omitted.
  • the insulating layer 197 has a function of reducing unevenness caused by the transistors 52A, 52B, and 52C, and making the surface on which the light-emitting device 61 is formed more flat. Note that in this specification and the like, the insulating layer 197 is sometimes referred to as a planarization layer.
  • an insulating layer containing an organic material can be suitably used. It is preferable to use a photosensitive organic resin as the organic material, and for example, it is preferable to use a photosensitive resin composition containing an acrylic resin. Note that in this specification and the like, acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to the entire acrylic polymer in a broad sense.
  • the insulating layer 197 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, precursors of these resins, etc. good. Further, the insulating layer 197 may be made of an organic material such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin. Furthermore, a photoresist may be used as the photosensitive resin. As the photosensitive organic resin, either a positive type material or a negative type material may be used.
  • the insulating layer 197 may have a laminated structure of an organic insulating layer and an inorganic insulating layer.
  • the insulating layer 197 can have a stacked structure of an organic insulating layer and an inorganic insulating layer over the organic insulating layer.
  • an inorganic insulating layer on the outermost surface of the insulating layer 197, it can function as an etching protection layer. This can prevent a portion of the insulating layer 197 from being etched when forming the pixel electrode 111 and reducing the flatness of the insulating layer 197.
  • the pixel electrode 111 is electrically connected to the conductive layer 112b through openings provided in the insulating layer 197 and the insulating layer 195.
  • the display device of one embodiment of the present invention is a top emission type display device that emits light in the opposite direction to the substrate on which the light-emitting device is formed, and a display device that emits light in the opposite direction to the substrate on which the light-emitting device is formed. It may be either a bottom emission type (bottom emission type) or a double emission type (dual emission type) that emits light on both sides.
  • FIGS. 38A and 38B A configuration example different from the pixel circuit 51A shown in FIG. 37C is shown in FIGS. 38A and 38B.
  • FIG. 38A shows a configuration in which the semiconductor device 10F shown in FIG. 14A is applied to a pixel circuit 51A. Specifically, a configuration is shown in which a transistor 100A is applied to the transistor 52A and the transistor 52C, and a transistor 200F is applied to the transistor 52B.
  • FIG. 38B shows a configuration in which the semiconductor device 10G shown in FIG. 14B is applied to a pixel circuit 51A. Specifically, a configuration is shown in which the transistor 100 is applied to the transistor 52A and the transistor 52C, and the transistor 200G is applied to the transistor 52B. Since the above description can be referred to for each transistor, detailed description thereof will be omitted.
  • FIG. 39 shows an example of a configuration different from the pixel circuit 51A shown in FIGS. 37C, 38A, and 38B.
  • FIG. 39 shows a configuration in which the semiconductor device 10H shown in FIG. 16A is applied to a pixel circuit 51A. Specifically, a configuration is shown in which a transistor 100C is applied to the transistor 52C, and a transistor 200H is applied to the transistor 52B. Since the above description can be referred to for the transistor 52B and the transistor 52C, a detailed description thereof will be omitted.
  • the transistor 52A can be provided on the transistor 52B.
  • FIG. 39 shows an example in which the configuration of the transistor 100 shown in FIG. 1B etc. is applied to the transistor 52A.
  • the transistor 52A includes a conductive layer 203, an insulating layer 107, a semiconductor layer 109, a conductive layer 116a, and a conductive layer 116b.
  • Conductive layer 203 functions as a gate electrode.
  • a material that can be used for the conductive layer 104 and the conductive layer 204 can be used.
  • a portion of the insulating layer 107 functions as a gate insulating layer.
  • a material that can be used for the insulating layer 106 can be used.
  • the conductive layer 116a functions as one of a source electrode and a drain electrode, and the conductive layer 116b functions as the other.
  • a material that can be used for the conductive layer 112a and the conductive layer 112b can be used.
  • a material that can be used for the semiconductor layer 108 and the semiconductor layer 208 can be used.
  • An insulating layer 150 is provided on the insulating layer 195, the conductive layer 212a, and the conductive layer 212b.
  • a material that can be used for the insulating layer 195 can be used.
  • An opening reaching the conductive layer 104 is provided in the insulating layer 195 and the insulating layer 150, and a conductive layer 116a is provided so as to cover the opening.
  • the conductive layer 116a functioning as one of a source electrode and a drain electrode of the transistor 52A and the conductive layer 204 functioning as a gate electrode of the transistor 52B are electrically connected.
  • An insulating layer 210 is provided on the insulating layer 150 and the conductive layer 116a.
  • the insulating layer 210 a material that can be used for the insulating layer 110 can be used. It is preferable that the insulating layer 210 has a laminated structure.
  • FIG. 39 shows an example in which the insulating layer 210 has a laminated structure of an insulating layer 210a, an insulating layer 210b on the insulating layer 210a, and an insulating layer 210c on the insulating layer 210b.
  • the description regarding the insulating layer 110a can be referred to, for the insulating layer 210b, the description regarding the insulating layer 110b can be referred to, and for the insulating layer 210c, the description regarding the insulating layer 110c can be referred to.
  • a conductive layer 116b is provided on the insulating layer 110.
  • the conductive layer 116b and the insulating layer 110 have openings that reach the conductive layer 116a.
  • a semiconductor layer 109 is provided to cover the opening.
  • An insulating layer 107 is provided over the semiconductor layer 109, and a conductive layer 203 is provided over the insulating layer 107.
  • An insulating layer 199 is provided on the transistor 52A.
  • a material that can be used for the insulating layer 195 can be used.
  • An insulating layer 197 is provided on the insulating layer 199.
  • Openings reaching the conductive layer 212a of the transistor 52B are provided in the insulating layer 150, the insulating layer 210, and the insulating layer 107, and the conductive layer 206 is provided to cover the opening.
  • the conductive layer 206 can be formed, for example, in the same process as the conductive layer 203.
  • An opening reaching the conductive layer 206 is provided in the insulating layer 199 and the insulating layer 197, and a pixel electrode 111 functioning as one electrode of the light emitting device 61 is provided so as to cover the opening.
  • the pixel electrode 111 functioning as one electrode of the light emitting device 61 and the conductive layer 212a functioning as one of the source electrode and drain electrode of the transistor 52B are electrically connected via the conductive layer 206. Furthermore, the conductive layer 212a is electrically connected to the conductive layer 112b included in the transistor 52C.
  • an insulating layer 150 is sandwiched between a conductive layer 116a functioning as one of a source electrode and a drain electrode of a transistor 52A and a conductive layer 212b functioning as one of a source electrode and a drain electrode of a transistor 52B.
  • An example in which the capacitor 53 is formed is shown. Note that the configuration of the capacitor 53 is not particularly limited.
  • a transistor is provided on the substrate 102, an insulating layer is provided on the transistor, a light emitting device 130R, a light emitting device 130G, and a light emitting device 130B are provided on the insulating layer.
  • a protective layer 131 is provided thereon.
  • a substrate 152 is bonded onto the protective layer 131 with an adhesive layer 142.
  • the alphabet that distinguishes them may be omitted and the light-emitting device 130 may be written.
  • constituent elements that are distinguished by alphabets when explaining matters common to these components, symbols omitting the alphabets may be used in the explanation.
  • the display section 235 can be provided with transistors that control the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B.
  • FIG. 40 shows a transistor 205R that controls the light emitting device 130R and a transistor 205G that controls the light emitting device 130G. Further, FIG. 40 shows the transistor 201 provided in the peripheral drive circuit 233. As the transistor 205R, the transistor 205G, and the transistor 201, the transistor or transistor group described in Embodiment 1 can be preferably used, respectively. Note that FIG. 40 omits electrical connections between transistors.
  • the transistor provided in the peripheral drive circuit 233 may require a larger on-state current.
  • the transistor provided in the peripheral drive circuit 233 preferably has a short channel length.
  • the transistors provided in the peripheral drive circuit 233 one or more of the transistors 100 to 100C and the transistor group 100D can be preferably used.
  • the transistor provided in the display portion 235 one or more of the transistors 200 to 200H can be preferably used. Note that one or more of the transistors 100 to 100C and the transistor group 100D may be used for the display portion 235, and one or more of the transistors 200 to 200H may be used for the peripheral drive circuit 233.
  • the light emitting device 130R may emit red (R) light
  • the light emitting device 130G may emit green (G) light
  • the light emitting device 130B may emit blue (B) light.
  • one electrode functions as an anode and the other electrode functions as a cathode.
  • the pixel electrode functions as an anode and the common electrode functions as a cathode may be described as an example.
  • the light emitting device 130R includes a pixel electrode 111R, an island-like layer 113R on the pixel electrode 111R, a common layer 114 on the island-like layer 113R, and a common electrode 115 on the common layer 114.
  • the layer 113R and the common layer 114 can be collectively referred to as an EL layer.
  • the light emitting device 130G includes a pixel electrode 111G, an island-shaped layer 113G on the pixel electrode 111G, a common layer 114 on the island-shaped layer 113G, and a common electrode 115 on the common layer 114.
  • the layer 113G and the common layer 114 can be collectively referred to as an EL layer.
  • the light emitting device 130B includes a pixel electrode 111B, an island-like layer 113B on the pixel electrode 111B, a common layer 114 on the island-like layer 113B, and a common electrode 115 on the common layer 114.
  • layer 113B and common layer 114 can be collectively referred to as an EL layer.
  • a layer provided in an island shape for each light-emitting device is referred to as a layer 113B, a layer 113G, or a layer 113R
  • a layer shared by multiple light-emitting devices is referred to as a layer 113B, a layer 113G, or a layer 113R.
  • the layers 113R, 113G, and 113B may be referred to as an island-shaped EL layer, an island-shaped EL layer, or the like, without including the common layer 114.
  • the layer 113R, the layer 113G, and the layer 113B are spaced apart from each other.
  • the EL layer in an island shape for each light emitting device, leakage current between adjacent light emitting devices can be suppressed. Thereby, unintended light emission due to crosstalk can be prevented, and a display device with extremely high contrast can be realized. In particular, a display device with high current efficiency at low brightness can be realized.
  • the layer 113R, the layer 113G, and the layer 113B may be collectively referred to as a layer 113.
  • an insulating layer (also referred to as a bank, a partition wall, a bank, or a spacer) covering the upper end of the pixel electrode 111R is not provided between the pixel electrode 111R and the layer 113R. Further, an insulating layer covering the upper end of the pixel electrode 111G is not provided between the pixel electrode 111G and the layer 113G. Therefore, the distance between adjacent light emitting devices can be made extremely narrow. Therefore, a high-definition or high-resolution display device can be achieved. Further, a mask for forming the insulating layer is not required, and the manufacturing cost of the display device can be reduced. Further, by adopting a configuration in which no insulating layer covering the end portion of the pixel electrode is provided, light emission from the EL layer can be efficiently extracted. Therefore, the display device of one embodiment of the present invention can have extremely low viewing angle dependence.
  • the layer 113R, the layer 113G, and the layer 113B have at least a light emitting layer.
  • the layer 113R has a light emitting layer that emits red light
  • the layer 113G has a light emitting layer that emits green light
  • the layer 113B has a light emitting layer that emits blue light.
  • layer 113R has a luminescent material that emits red light
  • layer 113G has a luminescent material that emits green light
  • layer 113B has a luminescent material that emits blue light.
  • each of the layers 113R, 113G, and 113B is one or more of a hole injection layer, a hole transport layer, a hole block layer, a charge generation layer, an electron block layer, an electron transport layer, and an electron injection layer. It may have.
  • the end of the layer 113G be located outside the end of the pixel electrode 111G.
  • the pixel electrode 111G and the layer 113G will be described as an example, the same can be said for the pixel electrode 111R and the layer 113R, and the pixel electrode 111B and the layer 113B.
  • the layer 113G is formed to cover the end of the pixel electrode 111G.
  • the opening It becomes easy to increase the rate.
  • the pixel electrode 111 By covering the side surfaces of the pixel electrode 111 with the EL layer, it is possible to prevent the pixel electrode 111 and the common electrode 115 from coming into contact with each other, thereby suppressing short circuits in the light emitting device. Further, the distance between the light emitting region of the EL layer (that is, the region overlapping with the pixel electrode) and the end of the EL layer can be increased. Since the edges of the EL layer may be damaged by processing, the reliability of the light emitting device may be improved by using a region away from the edges of the EL layer as a light emitting region.
  • the layer 113R, layer 113G, and layer 113B are all shown to have the same thickness in FIG. 40, one embodiment of the present invention is not limited to this.
  • the layer 113R, layer 113G, and layer 113B may have different thicknesses.
  • the common layer 114 includes, for example, an electron injection layer or a hole injection layer. Alternatively, the common layer 114 may have an electron transport layer and an electron injection layer stacked together, or may have a hole transport layer and a hole injection layer stacked together. The common layer 114 is shared by the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B.
  • the common electrode 115 is shared by the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B.
  • a common electrode 115 that a plurality of light emitting devices have in common is electrically connected to a conductive layer 123 provided in a connecting portion 140.
  • the conductive layer 123 can be formed in the same process as the pixel electrode 111R, the pixel electrode 111G, and the pixel electrode 111B.
  • the display device 50 shown in FIG. 40 is of a top emission type. Light emitted by the light emitting device is emitted to the substrate 152 side.
  • the substrate 152 is preferably made of a material that is highly transparent to visible light.
  • the pixel electrode 111 includes a material that reflects visible light, and the common electrode 115 includes a material that transmits visible light.
  • the light R, light G, and light B emitted from the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B toward the substrate 152 are indicated by broken arrows.
  • a protective layer 131 is provided on the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B.
  • the protective layer 131 and the substrate 152 are bonded together via an adhesive layer 142.
  • a light shielding layer 117 is provided on the substrate 152.
  • a solid sealing structure, a hollow sealing structure, or the like can be applied to sealing the light emitting device.
  • the space between substrate 152 and substrate 101 is filled with adhesive layer 142, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon) and a hollow sealing structure may be applied.
  • the adhesive layer 142 may be provided so as not to overlap the light emitting device.
  • the space may be filled with a resin different from that of the adhesive layer 142 provided in a frame shape.
  • a protective layer 131 on the light emitting device 130R, the light emitting device 130G, and the light emitting device 130B.
  • the protective layer 131 may have a single layer structure or a laminated structure of two or more layers. The conductivity of the protective layer 131 does not matter.
  • the protective layer 131 at least one of an insulating layer, a semiconductor layer, and a conductive layer can be used.
  • an inorganic material can be used.
  • an oxide, an oxynitride, a nitride oxide, or a nitride can be used. Specific examples include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, and hafnium oxide.
  • the protective layer 131 preferably contains nitride or nitride oxide, and more preferably contains nitride.
  • a layer containing In-Sn oxide (ITO), In-Zn oxide, Ga-Zn oxide, Al-Zn oxide, or In-Ga-Zn oxide (IGZO) may be used. You can also do it.
  • the layer preferably has a high resistance, and specifically, preferably has a higher resistance than the common electrode 115.
  • the layer may further contain nitrogen.
  • the protective layer 131 When emitting light from the light emitting device 130 is extracted through the protective layer 131, the protective layer 131 preferably has high transparency to visible light.
  • the protective layer 131 preferably has high transparency to visible light.
  • In-Sn oxide, In-Ga-Zn oxide, and aluminum oxide are preferable because they each have high transparency to visible light.
  • the protective layer 131 may include an organic film.
  • the protective layer 131 may include both an organic film and an inorganic film.
  • Examples of the method for forming the protective layer 131 include a vacuum evaporation method, a sputtering method, a CVD method, and an ALD method.
  • the protective layer 131 may have a laminated structure formed using different film formation methods.
  • the protective layer 131 is provided at least on the display section 235, and is preferably provided so as to cover the entire display section 235. It is preferable that the protective layer 131 is provided so as to cover not only the display section 235 but also the connection section 140 and the peripheral drive circuit 233. Moreover, it is preferable that the protective layer 131 is provided up to the end of the display device 50.
  • FIG. 41A An enlarged view of the light emitting device 130G, the transistor 205G, and the vicinity thereof is shown in FIG. 41A.
  • the pixel electrode 111G included in the light emitting device 130G has a stacked structure of a conductive layer 124G, a conductive layer 126G on the conductive layer 124G, and a conductive layer 129G on the conductive layer 126G.
  • the conductive layer 124G is electrically connected to the conductive layer 212a of the transistor 205G through openings provided in the insulating layer 199, the insulating layer 197, and the insulating layer 239.
  • the end of the conductive layer 124G is located outside the end of the conductive layer 126G.
  • the end of the conductive layer 126G is located inside the end of the conductive layer 129G.
  • the end of the conductive layer 124G is located inside the end of the conductive layer 129G.
  • the end of the conductive layer 126G is located on the conductive layer 124G.
  • an end portion of the conductive layer 129G is located on the conductive layer 124G.
  • the upper surface and side surfaces of the conductive layer 126G are covered with a conductive layer 129G.
  • the conductive layer 124G is not particularly limited in its transmittance and reflectivity to visible light.
  • a conductive layer that is transparent to visible light or a conductive layer that is reflective to visible light can be used.
  • a conductive layer that is transparent to visible light for example, a conductive layer containing an oxide conductor (also referred to as an oxide conductive layer) can be used.
  • In-Si-Sn oxide also referred to as ITSO
  • ITSO can be suitably used as the conductive layer 124G.
  • a conductive layer that is reflective to visible light metals such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, silver, tin, zinc, platinum, gold, molybdenum, tantalum, or tungsten, or An alloy containing this as a main component (for example, an alloy of silver, palladium, and copper (APC: Ag-Pd-Cu)) can be used.
  • the conductive layer 124G may have a laminated structure of a conductive layer that is transparent to visible light and a conductive layer that is reflective over the conductive layer.
  • the conductive layer 124G it is preferable to use a material that has high adhesion to the surface on which the conductive layer 124G is formed (here, the insulating layer 239). Thereby, peeling of the conductive layer 124G can be suppressed.
  • the conductive layer 126G a conductive layer that is reflective to visible light can be used.
  • the conductive layer 126G may have a laminated structure of a conductive layer that is transparent to visible light and a conductive layer that is reflective over the conductive layer.
  • a material that can be used for the conductive layer 124G can be used.
  • a laminated structure of In-Si-Sn oxide (ITSO) and an alloy of silver, palladium, and copper (APC) on In-Si-Sn oxide (ITSO) is preferably used as the conductive layer 126G. be able to.
  • a material applicable to the conductive layer 124G can be used for the conductive layer 129G.
  • a conductive layer that is transparent to visible light can be used.
  • In-Si-Sn oxide (ITSO) can be used as the conductive layer 129G.
  • oxidation of the conductive layer 126G can be suppressed by applying a material that is not easily oxidized to the conductive layer 129G and covering the conductive layer 126G with the conductive layer 129G. Further, it is possible to suppress precipitation of metal components contained in the conductive layer 126G. For example, when a material containing silver is used for the conductive layer 126G, In-Si-Sn oxide (ITSO) can be suitably used for the conductive layer 129G. Thereby, oxidation of the conductive layer 126G can be suppressed, and silver precipitation can be suppressed.
  • ITSO In-Si-Sn oxide
  • the ends of the conductive layer 129G, the conductive layer 126G, and the conductive layer 124G may be aligned or approximately aligned with each other.
  • the layer 113G may be in contact with the side surface of the conductive layer 129G, the side surface of the conductive layer 126G, and the side surface of the conductive layer 124G.
  • the process can be simplified by processing the first conductive film, the second conductive film, and the third conductive film in the same process to form the conductive layer 124G, the conductive layer 126G, and the conductive layer 129G. .
  • the side surfaces of the conductive layer 124G and the top and side surfaces of the conductive layer 126G may be covered with the conductive layer 129G.
  • the layer 113G has a region in contact with the top and side surfaces of the conductive layer 129G, and does not need to have a region in contact with the conductive layer 124G and the conductive layer 126G.
  • a resist mask is formed on the second conductive film, and the resist mask is used to form the first conductive film.
  • a conductive layer 124G and a conductive layer 126G are formed.
  • a third conductive film that becomes the conductive layer 129G is formed to cover the conductive layer 124G and the conductive layer 126G, and the third conductive film is processed to form the conductive layer 129G. .
  • the process can be simplified. Furthermore, even when a material that easily diffuses, such as silver, is applied to the conductive layer 124G or the conductive layer 126G, diffusion can be suppressed by covering the top and side surfaces of the conductive layer 124G and the conductive layer 126G with the conductive layer 129G. .
  • the same configuration as the pixel electrode 111G can be applied to the pixel electrode 111R in the light emitting device 130R and the pixel electrode 111B included in the light emitting device 130B.
  • Recesses are formed in the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B so as to cover the openings provided in the insulating layer 199, the insulating layer 197, and the insulating layer 239.
  • a layer 128 is embedded in the recess.
  • the layer 128 has a function of flattening the concave portions of the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B.
  • the conductive layer 124R, the conductive layer 124G, the conductive layer 124B, and the layer 128, the conductive layer 126R, the conductive layer 126G, and the conductive layer 126B are electrically connected to the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B. It is provided. Therefore, the regions of the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B that overlap with the recesses also function as light emitting regions, and the aperture ratio of the pixel can be increased.
  • the layer 128 has a function of flattening the recesses formed in the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B.
  • the layer 1228 By providing the layer 128, the flatness of the upper surfaces of the pixel electrode 111R, the pixel electrode 111G, and the pixel electrode 111B, which are the surfaces on which the layers 113R, 113G, and 113B are formed, can be improved.
  • the layer 128 may be an insulating layer or a conductive layer.
  • various inorganic insulating materials, organic insulating materials, and conductive materials can be used as appropriate.
  • an insulating layer containing an organic material can be suitably used. It is preferable to use a photosensitive organic resin as the organic material, and for example, it is preferable to use a photosensitive resin composition containing an acrylic resin. Note that in this specification and the like, acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to the entire acrylic polymer in a broad sense.
  • acrylic resin polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, precursors of these resins, etc.
  • acrylic resin polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, precursors of these resins, etc.
  • an organic material such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin may be used.
  • a photoresist may be used as the photosensitive resin.
  • the photosensitive organic resin either a positive type material or a negative type material may be used.
  • the layer 128 when the layer 128 is a conductive layer, the layer 128 can function as a part of the pixel electrode.
  • FIG. 41A and the like show a configuration in which the upper surface of the layer 128 has a bulged shape at the center and the vicinity thereof in a cross-sectional view, that is, a shape having a convex curved surface
  • the shape of the layer 128 is not particularly limited.
  • the upper surface of the layer 128 can be configured to have a concave shape at the center and the vicinity thereof, that is, a concave curved surface when viewed in cross section.
  • the upper surface of layer 128 may have one or both of a convex curved surface and a concave curved surface.
  • the number of convex curved surfaces and concave curved surfaces that the upper surface of the layer 128 has is not limited, and can be one or more.
  • the height of the top surface of the layer 128 and the height of the top surface of the conductive layer 124G may match or approximately match, or may be different from each other.
  • the height of the top surface of layer 128 may be lower or higher than the height of the top surface of conductive layer 124G.
  • the conductive layer 123 can have, for example, a stacked structure of a conductive layer 124p, a conductive layer 126p over the conductive layer 124p, and a conductive layer 129p over the conductive layer 126p.
  • the conductive layer 124p can be formed in the same process as the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B.
  • the conductive layer 126p can be formed in the same process as the conductive layer 126R, the conductive layer 126G, and the conductive layer 126B.
  • the conductive layer 129p can be formed in the same process as the conductive layer 129R, the conductive layer 129G, and the conductive layer 129B.
  • FIG. 41B and the like show an example in which the common layer 114 is not provided in the connection portion 140 and the common electrode 115 is provided on the conductive layer 123.
  • a common layer 114 may be provided on the conductive layer 123, and the conductive layer 123 and the common electrode 115 may be electrically connected via the common layer 114.
  • a mask also called an area mask, rough metal mask, etc. to distinguish from a fine metal mask
  • a region where the common layer 114 and the common electrode 115 are formed can be changed.
  • a connecting portion 214 is provided in a region of the substrate 101 where the substrate 152 does not overlap.
  • the wiring 165 is electrically connected to the FPC 172 via the conductive layer 166 and the connection layer 242.
  • the conductive layer 166 is exposed on the upper surface of the connection portion 214.
  • the connecting portion 214 and the FPC 172 can be electrically connected via the connecting layer 242.
  • FIG. 40 and the like show a structure in which the wiring 165 functions as a source electrode or a drain electrode of the transistor 201.
  • the conductive layer 112a of the transistor 201 may be electrically connected to the FPC 172 via the conductive layer 166 and the connection layer 242.
  • connection layer 242 for example, an anisotropic conductive film (ACF) or anisotropic conductive paste (ACP) can be used.
  • ACF anisotropic conductive film
  • ACP anisotropic conductive paste
  • the connecting portion 214 there is a portion where the protective layer 131 is not provided in order to electrically connect the FPC 172 and the conductive layer 166.
  • the conductive layer 166 can be exposed by removing a region of the protective layer 131 that overlaps with the conductive layer 166 using a mask.
  • the conductive layer 166 can have, for example, a stacked structure of a conductive layer 124q, a conductive layer 126q over the conductive layer 124q, and a conductive layer 129q over the conductive layer 126q.
  • the conductive layer 124q can be formed in the same process as the conductive layer 124R, the conductive layer 124G, and the conductive layer 124B.
  • the conductive layer 126q can be formed in the same process as the conductive layer 126R, the conductive layer 126G, and the conductive layer 126B.
  • the conductive layer 129q can be formed in the same process as the conductive layer 129R, the conductive layer 129G, and the conductive layer 129B.
  • FIG. 40 and the like show a configuration in which the thickness of the conductive layer 129p and the conductive layer 129q is different from the thickness of the conductive layer 129R, the conductive layer 129G, and the conductive layer 129B.
  • the thicknesses of the conductive layers 129p, 129q, 129R, 129G, and 129B may vary depending on the resistivity of the materials used for the conductive layers.
  • the conductive layer 129p and the conductive layer 129q may be formed in a different process from the conductive layer 129R, the conductive layer 129G, and the conductive layer 129B.
  • a part of the process of forming the conductive layer 129p and the conductive layer 129q and the process of forming the conductive layer 129R, the conductive layer 129G, and the conductive layer 129B may be shared. Further, the film thicknesses of the conductive layer 129p and the conductive layer 129q may be made different.
  • pixel electrode 111R, pixel electrode 111G, pixel electrode 111B, conductive layer 123, and conductive layer 166 shown in FIG. 40 etc. can also be applied to other configuration examples.
  • An insulating layer 125 and an insulating layer 127 on the insulating layer 125 are provided in the region between adjacent light emitting devices. Although a plurality of cross sections of the insulating layer 125 and the insulating layer 127 are shown in FIG. 40, in a top view of the display device 50, the insulating layer 125 and the insulating layer 127 are each connected to one. In other words, the display device 50 can have, for example, one insulating layer 125 and one insulating layer 127. Note that the display device 50 may have a plurality of insulating layers 125 separated from each other, or may have a plurality of insulating layers 127 separated from each other.
  • a mask layer 118R and a mask layer 119R are located on the layer 113R, a mask layer 118G and a mask layer 119G are located on the layer 113G, and a mask layer 118B and a mask layer 119B are located on the layer 113B.
  • the mask layer 118R, the mask layer 119R, the mask layer 118G, the mask layer 119G, the mask layer 118B, and the mask layer 119B have openings in portions that overlap with the light emitting regions.
  • a portion of the mask layer that was provided in contact with the upper surface of the layer 113R when processing the layer 113R remains.
  • a portion of the mask layer 118G and the mask layer 119G was formed when the layer 113G was formed, and a portion of the mask layer 118B and the mask layer 119B were formed when the layer 113B was formed.
  • a portion of the mask layer used to protect the EL layer during manufacturing may remain.
  • the same material or different materials may be used for any two or all of the mask layer 118R, the mask layer 118G, and the mask layer 118B.
  • the same material may be used for any two or all of the mask layer 119R, the mask layer 119G, and the mask layer 119B, or different materials may be used.
  • the mask layer 118R, the mask layer 118G, and the mask layer 118B may be collectively referred to as the mask layer 118, and the mask layer 119R, the mask layer 119G, and the mask layer 119B may be collectively referred to as the mask layer 119. be.
  • each of the mask layer 118 and the mask layer 119 one or more of a metal film, an alloy film, a metal oxide film, a semiconductor film, an organic insulating film, an inorganic insulating film, etc. can be used.
  • Mask layer 118 and mask layer 119 are each made of a metal material such as gold, silver, platinum, magnesium, nickel, tungsten, chromium, molybdenum, iron, cobalt, copper, palladium, titanium, aluminum, yttrium, zirconium, and tantalum. , or an alloy material containing the metal material. In particular, it is preferable to use a low melting point material such as aluminum or silver.
  • a metal material capable of blocking ultraviolet rays for one or both of mask layer 118 and mask layer 119 By using a metal material capable of blocking ultraviolet rays for one or both of mask layer 118 and mask layer 119, irradiation of ultraviolet rays to layer 113 can be suppressed, and deterioration of layer 113 can be suppressed.
  • a metal oxide can be used for each of the mask layer 118 and the mask layer 119.
  • metal oxides include In-Ga-Zn oxide, indium oxide, In-Zn oxide, In-Sn oxide, indium titanium oxide (In-Ti oxide), indium tin zinc oxide (In- Examples include indium tin oxide (Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide), and indium tin oxide containing silicon. It will be done.
  • Different materials can be applied to the mask layer 118 and the mask layer 119. Note that a structure in which the mask layer 119 is not provided may be used.
  • one end of the mask layer 118R and the mask layer 119R (the end opposite to the light emitting region side, the outer end) is aligned with or approximately the end of the layer 113R.
  • the other ends of the mask layer 118R and the mask layer 119R are respectively located on the layer 113R.
  • the other end (end on the light emitting region side, inner end) of the mask layer 118R and the mask layer 119R preferably overlaps with the layer 113R and the pixel electrode 111R.
  • the other ends of the mask layer 118R and the mask layer 119R are likely to be formed on the substantially flat surface of the layer 113R.
  • the mask layer 118G, the mask layer 118B, the mask layer 118G, and the mask layer 119G each remain, for example, between the upper surface of the EL layer processed into an island shape (layer 113R, layer 113G, or layer 113B) and the insulating layer 125.
  • edges are aligned or approximately aligned, and when the top surface shapes are aligned or approximately aligned, at least a portion of the outlines of the laminated layers overlap when viewed from the top. It can be said that For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer, and in this case, the edges are roughly aligned, or the top surface shape It is said that they roughly match.
  • each of the layers 113R, 113G, and 113B are covered with an insulating layer 125.
  • the insulating layer 127 overlaps each side surface of the layer 113R, the layer 113G, and the layer 113B with the insulating layer 125 interposed therebetween.
  • Parts of the upper surface and side surfaces of the layers 113R, 113G, and 113B are covered with at least one of the insulating layer 125, the insulating layer 127, the mask layer 118, and the mask layer 119, so that the common layer 114 (or It is possible to suppress the common electrode 115) from coming into contact with the side surfaces of the pixel electrode 111R, the pixel electrode 111G, the pixel electrode 111B, the layer 113R, the layer 113G, and the layer 113B, thereby suppressing short circuits in the light emitting device. Thereby, the reliability of the light emitting device can be improved.
  • the insulating layer 125 is in contact with each side surface of the layer 113R, the layer 113G, and the layer 113B.
  • peeling of the layer 113R, the layer 113G, and the layer 113B can be prevented.
  • the insulating layer and the layer 113B, the layer 113G, or the layer 113R come into close contact with each other, the adjacent layers 113B and the like are fixed or bonded together by the insulating layer. Thereby, the reliability of the light emitting device can be improved. Furthermore, the manufacturing yield of light emitting devices can be increased.
  • the insulating layer 125 and the insulating layer 127 may cover both a part of the upper surface and the side surface of the layer 113R, the layer 113G, and the layer 113B. With such a configuration, peeling of the EL layer can be further prevented, and the reliability of the light emitting device can be improved. Furthermore, the manufacturing yield of light emitting devices can be further increased.
  • the insulating layer 127 is provided on the insulating layer 125 so as to fill the recess formed in the insulating layer 125.
  • the insulating layer 127 can be configured to overlap with a part of the upper surface and side surfaces of each of the layer 113R, the layer 113G, and the layer 113B with the insulating layer 125 interposed therebetween.
  • the insulating layer 127 covers at least a portion of the side surface of the insulating layer 125.
  • the space between adjacent island-like layers can be filled, so that the surface on which layers (for example, carrier injection layer, common electrode, etc.) to be provided on the island-like layer are formed can be It is possible to reduce unevenness with large height differences and make the surface more flat. Therefore, coverage of the carrier injection layer, the common electrode, etc. can be improved.
  • layers for example, carrier injection layer, common electrode, etc.
  • the common layer 114 and the common electrode 115 are provided on the layer 113R, the layer 113G, the layer 113B, the mask layer 118, the mask layer 119, the insulating layer 125, and the insulating layer 127.
  • the insulating layer 125 and the insulating layer 127 there are a region where the pixel electrode and the island-shaped EL layer are provided, a region where the pixel electrode and the island-like EL layer are not provided (a region between the light emitting devices), There is a step caused by this.
  • the step can be flattened, and the coverage of the common layer 114 and the common electrode 115 can be improved. Therefore, connection failures due to disconnection can be suppressed. In addition, it is possible to suppress an increase in electrical resistance due to a local thinning of the common electrode 115 due to the step.
  • the upper surface of the insulating layer 127 preferably has a shape with higher flatness, but may have a convex portion, a convex curved surface, a concave curved surface, or a concave portion.
  • the upper surface of the insulating layer 127 preferably has a convex curved shape with a large radius of curvature.
  • the insulating layer 125 can be an insulating layer containing an inorganic material.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film can be used.
  • the insulating layer 125 may have a single layer structure or a laminated structure.
  • oxide insulating films include silicon oxide film, aluminum oxide film, magnesium oxide film, indium gallium zinc oxide film, gallium oxide film, germanium oxide film, yttrium oxide film, zirconium oxide film, lanthanum oxide film, neodymium oxide film, and oxide film.
  • Examples include a hafnium film and a tantalum oxide film.
  • Examples of the nitride insulating film include a silicon nitride film and an aluminum nitride film.
  • Examples of the oxynitride insulating film include a silicon oxynitride film, an aluminum oxynitride film, and the like.
  • Examples of the nitride oxide insulating film include a silicon nitride oxide film, an aluminum nitride oxide film, and the like.
  • aluminum oxide is preferable because it has a high etching selectivity with respect to the EL layer and has a function of protecting the EL layer in forming an insulating layer 127 to be described later.
  • an inorganic insulating film such as an aluminum oxide film, a hafnium oxide film, or a silicon oxide film formed by an atomic layer deposition (ALD) method to the insulating layer 125
  • ALD atomic layer deposition
  • An excellent insulating layer 125 can be formed.
  • the insulating layer 125 may have a stacked structure of a film formed by an ALD method and a film formed by a sputtering method.
  • the insulating layer 125 may have a laminated structure of, for example, an aluminum oxide film formed by an ALD method and a silicon nitride film formed by a sputtering method.
  • the insulating layer 125 preferably has a function as a barrier insulating layer against at least one of water and oxygen. Further, the insulating layer 125 preferably has a function of suppressing diffusion of at least one of water and oxygen. Furthermore, the insulating layer 125 preferably has a function of capturing or fixing (also referred to as gettering) at least one of water and oxygen.
  • barrier insulating layer refers to an insulating layer having barrier properties.
  • barrier property refers to the function of suppressing the diffusion of a corresponding substance (also referred to as low permeability). Alternatively, the function is to capture or fix (also referred to as gettering) the corresponding substance.
  • the insulating layer 125 has a function as a barrier insulating layer or a gettering function, thereby suppressing the intrusion of impurities (typically, at least one of water and oxygen) that can diffuse into each light emitting device from the outside.
  • impurities typically, at least one of water and oxygen
  • the insulating layer 125 preferably has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulating layer 125 and deteriorating the EL layer. Furthermore, by lowering the impurity concentration in the insulating layer 125, barrier properties against at least one of water and oxygen can be improved. For example, it is desirable that the insulating layer 125 has sufficiently low hydrogen concentration and carbon concentration, preferably both.
  • the insulating layer 127 provided on the insulating layer 125 has a function of flattening unevenness with a large height difference on the insulating layer 125 formed between adjacent light emitting devices. In other words, the presence of the insulating layer 127 has the effect of improving the flatness of the surface on which the common electrode 115 is formed.
  • a material that can be used for the layer 128 can be used.
  • a material that absorbs visible light may be used for the insulating layer 127. Since the insulating layer 127 absorbs light emitted from the light emitting device, light leakage (stray light) from the light emitting device to an adjacent light emitting device via the insulating layer 127 can be suppressed. Thereby, the display quality of the display device can be improved. Furthermore, since display quality can be improved without using a polarizing plate in the display device, the display device can be made lighter and thinner.
  • Materials that absorb visible light include materials that contain pigments such as black, materials that contain dyes, resin materials that have light-absorbing properties (for example, polyimide, etc.), and resin materials that can be used for color filters (color filter materials).
  • pigments such as black
  • resin materials that contain dyes for example, polyimide, etc.
  • resin materials that can be used for color filters color filter materials.
  • by mixing color filter materials of three or more colors it is possible to form a black or nearly black resin layer.
  • the insulating layer 239 is provided on the insulating layer 197 and can function as an etching protection film when forming the layer 113, the mask layer 118, and the mask layer 119.
  • part of the insulating layer 197 is etched when forming the layer 113, the mask layer 118, and the mask layer 119, and unevenness can be prevented from occurring in the insulating layer 197.
  • the level difference on the surface on which the insulating layer 125 is formed becomes smaller, and the coverage of the insulating layer 125 can be improved. Therefore, the side surfaces of the layer 113 are covered with the insulating layer 125, and peeling of the layer 113 can be prevented.
  • the insulating layer 239 can be an insulating layer containing an inorganic material.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, a nitride oxide insulating film, etc. can be used, for example.
  • the insulating layer 239 may have a single layer structure or a laminated structure.
  • the oxide insulating film silicon oxide film, aluminum oxide film, magnesium oxide film, indium gallium zinc oxide film, gallium oxide film, germanium oxide film, yttrium oxide film, zirconium oxide film, lanthanum oxide film, neodymium oxide film, hafnium oxide film.
  • nitride insulating film examples include a silicon nitride film and an aluminum nitride film.
  • examples of the oxynitride insulating film include a silicon oxynitride film, an aluminum oxynitride film, and the like.
  • examples of the nitride oxide insulating film include a silicon nitride oxide film, an aluminum nitride oxide film, and the like.
  • insulating layer 239 for example, a silicon oxide film or a silicon oxynitride film can be suitably used.
  • etching rate ratio also referred to as a high selectivity
  • the flatness of the surface on which the light emitting device 130 is formed is low, for example, there may be a connection failure due to a break in the common electrode 115, or the film thickness of the common electrode 115 may become locally thin, resulting in an increase in electrical resistance. be. Furthermore, the processing accuracy of the layer formed on the formation surface may be lowered.
  • the surface on which the light-emitting device 130 is formed can be made flatter. Therefore, the processing accuracy of the light emitting device 130 and the like provided on the insulating layer 239 is increased, and a display device with high definition can be obtained. Further, it is possible to prevent poor connection due to breakage of the common electrode 115 and to prevent the film thickness of the common electrode 115 from becoming locally thin, thereby preventing an increase in electrical resistance, thereby providing a display device with high display quality.
  • a portion of the insulating layer 239 may be removed in a region that does not overlap with any of the layers 113R, 113G, and 113B.
  • the thickness of the insulating layer 239 in a region that does not overlap with any of the layer 113R, the layer 113G, and the layer 113B may be thinner than the thickness of the insulating layer 239 in a region that overlaps with the layer 113R, the layer 113G, or the layer 113B.
  • the insulating layer 239 is shown to have a single-layer structure in FIG. 40 and the like, one embodiment of the present invention is not limited to this.
  • the insulating layer 239 may have a laminated structure. Note that a structure in which the insulating layer 239 is not provided may be used.
  • insulating layer 239 can also be applied to other configuration examples.
  • FIG. 42 An example of the configuration of a bottom emission type display device is shown in FIG.
  • the display device 50A shown in FIG. 42 light emitted by the light emitting device 130 is emitted to the substrate 102 side. It is preferable to use a material that has high transparency to visible light for the substrate 102. On the other hand, the light transmittance of the material used for the substrate 152 does not matter.
  • a light-blocking layer 117 is preferably formed between the substrate 102 and the transistors 201, 205R, and 205G.
  • FIG. 42 shows an example in which a light-blocking layer 117 is provided over the substrate 102, an insulating layer 153 is provided over the light-blocking layer 117, and a transistor 201, a transistor 205R, and a transistor 205G are provided over the insulating layer 153.
  • Each of the layers constituting the pixel electrode 111 uses a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 115.
  • FIG. 35A A pixel layout different from that in FIG. 35A will be mainly described using FIGS. 43A to 43G and FIGS. 44A to 44K.
  • the arrangement of subpixels There are no particular limitations on the arrangement of subpixels, and various pixel layouts can be applied. Examples of the sub-pixel arrangement include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement.
  • the top surface shape of the subpixel shown in FIGS. 35A, 43A to 43G, and 44A to 44K corresponds to the top surface shape of the light emitting region of the light emitting device.
  • the top shape of the subpixel includes, for example, polygons such as triangles, quadrilaterals (including rectangles and squares), and pentagons, shapes with rounded corners of these polygons, ellipses, and circles.
  • the pixel circuit 51 included in the sub-pixel (pixel 230) may be placed overlapping the light-emitting region, or may be placed outside the light-emitting region.
  • the S stripe arrangement is applied to the pixel 240 shown in FIG. 43A.
  • the pixel 240 shown in FIG. 43A is composed of three types of subpixels: a pixel 230a, a pixel 230b, and a pixel 230c.
  • the pixels 240 shown in FIG. 43B include a pixel 230a having a substantially trapezoidal top surface shape with rounded corners, a pixel 230b having a substantially triangular top surface shape with rounded corners, and a pixel 230b having a substantially quadrangular or substantially hexagonal top surface shape with rounded corners. It has a pixel 230c. Furthermore, the pixel 230b has a larger light emitting area than the pixel 230a. In this way, the shape and size of each subpixel can be determined independently. For example, a subpixel having a more reliable light emitting device can be made smaller in size.
  • FIG. 43C shows an example in which a pixel 240A having a pixel 230a and a pixel 230b and a pixel 240B having a pixel 230b and a pixel 230c are arranged alternately.
  • a delta arrangement is applied to the pixels 240A and 240B shown in FIGS. 43D to 43F.
  • the pixel 240A has two subpixels (pixel 230a and pixel 230b) in the upper row (first row), and one subpixel (pixel 230c) in the lower row (second row).
  • Pixel 240B has one subpixel (pixel 230c) in the top row (first row) and two subpixels (pixel 230a and pixel 230b) in the bottom row (second row).
  • FIG. 43D shows an example in which each subpixel has a substantially rectangular top shape with rounded corners
  • FIG. 43E shows an example in which each subpixel has a circular top shape
  • FIG. is an example having a substantially hexagonal upper surface shape with rounded corners.
  • each subpixel is arranged inside a hexagonal area that is most densely arranged.
  • Each subpixel is arranged so as to be surrounded by six subpixels when focusing on that one subpixel. Further, sub-pixels exhibiting the same color of light are provided so as not to be adjacent to each other. For example, when focusing on the pixel 230a, three pixels 230b and three pixels 230c are arranged so as to surround the pixel 230a, and the respective sub-pixels are provided so as to be arranged alternately.
  • FIG. 43G is an example in which sub-pixels of each color are arranged in a zigzag pattern. Specifically, when viewed from above, the positions of the upper sides of two sub-pixels (for example, pixel 230a and pixel 230b, or pixel 230b and pixel 230c) aligned in the row direction are shifted.
  • two sub-pixels for example, pixel 230a and pixel 230b, or pixel 230b and pixel 230c
  • the pixel 230a is a subpixel R that emits red light
  • the pixel 230b is a subpixel G that emits green light
  • the pixel 230c is a subpixel B that emits blue light. It is preferable that Note that the configuration of the subpixels is not limited to this, and the colors exhibited by the subpixels and the order in which they are arranged can be determined as appropriate.
  • the pixel 230b may be a subpixel R that emits red light
  • the pixel 230a may be a subpixel G that emits green light.
  • the top surface shape of a subpixel may be a polygon with rounded corners, an ellipse, or a circle.
  • the resist film formed on the EL layer needs to be cured at a temperature lower than the heat resistance temperature of the EL layer. Therefore, depending on the heat resistance temperature of the material of the EL layer and the curing temperature of the resist material, curing of the resist film may be insufficient.
  • a resist film that is insufficiently cured may take a shape that deviates from the desired shape during processing.
  • the top surface shape of the EL layer may be a polygon with rounded corners, an ellipse, or a circle. For example, when attempting to form a resist mask with a square top surface shape, a resist mask with a circular top surface shape is formed, and the top surface shape of the EL layer may become circular.
  • a technique (Optical Proximity Correction) technique is used to correct the mask pattern in advance so that the design pattern and the transferred pattern match. ) may be used. Specifically, in the OPC technique, a correction pattern is added to a corner of a figure on a mask pattern.
  • a pixel can be configured to have four types of subpixels.
  • a stripe arrangement is applied to the pixels 240 shown in FIGS. 44A to 44C.
  • each subpixel 44A is an example in which each subpixel has a rectangular top surface shape
  • FIG. 44B is an example in which each subpixel has a top surface shape in which two semicircles and a rectangle are connected
  • FIG. 44C is an example in which each subpixel has a top surface shape in which two semicircles and a rectangle are connected. This is an example in which the subpixel has an elliptical top surface shape.
  • a matrix arrangement is applied to the pixels 240 shown in FIGS. 44D to 44F.
  • FIG. 44D shows an example in which each subpixel has a square top shape
  • FIG. 44E shows an example in which each subpixel has a substantially square top shape with rounded corners
  • FIG. 44F shows an example in which each subpixel has a square top shape.
  • FIGS. 44G and 44H show an example in which one pixel 240 is composed of subpixels arranged in two rows and three columns.
  • the pixel 240 shown in FIG. 44G has three sub-pixels (pixel 230a, pixel 230b, pixel 230c) in the upper row (first row) within the pixel 240, and in the lower row (second row), It has one subpixel (pixel 230d).
  • the pixel 240 has a pixel 230a in the left column (first column), a pixel 230b in the center column (second column), and a pixel 230c in the right column (third column). Furthermore, pixels 230d are provided over these three columns.
  • the pixel 240 shown in FIG. 44H has three sub-pixels (pixel 230a, pixel 230b, pixel 230c) in the upper row (first row), and three sub-pixels 230d in the lower row (second row). has.
  • the pixel 240 has a pixel 230a and a pixel 230d in the left column (first column), a pixel 230b and a pixel 230d in the center column (second column), and a pixel 230b and a pixel 230d in the center column (second column).
  • a column (third column) has a pixel 230c and a pixel 230d.
  • FIG. 44H by arranging the subpixels in the upper row and the lower row in the same manner, it is possible to efficiently remove dust that may occur during the manufacturing process. Therefore, a display device with high display quality can be provided.
  • FIG. 44I shows an example in which one pixel 240 is composed of subpixels arranged in three rows and two columns.
  • the pixel 240 shown in FIG. 44I has a pixel 230a in the upper row (first row) within the pixel 240, a pixel 230b in the middle row (second row), and the second row from the first row. It has a pixel 230c across the eyes, and has one subpixel (pixel 230d) in the lower row (third row).
  • the pixel 240 has a pixel 230a and a pixel 230b in the left column (first column) within the pixel 240, a pixel 230c in the right column (second column), and It has pixels 230d across the column.
  • the pixel 240 shown in FIGS. 44A to 44I is composed of four subpixels: a pixel 230a, a pixel 230b, a pixel 230c, and a pixel 230d.
  • the pixel 230a, the pixel 230b, the pixel 230c, and the pixel 230d can be configured to have light emitting devices that emit light of different colors.
  • the pixel 230a, the pixel 230b, the pixel 230c, and the pixel 230d include subpixels of four colors R, G, B, and white (W), subpixels of four colors R, G, B, and Y, and R, G, B, an infrared light (IR) subpixel.
  • the pixel 230a is a subpixel R that emits red light
  • the pixel 230b is a subpixel G that emits green light
  • the pixel 230c is a subpixel that emits blue light.
  • B and the pixel 230d may be a sub-pixel W that emits white light, a sub-pixel Y that emits yellow light, or a sub-pixel IR that emits near-infrared light.
  • the layout of R, G, and B becomes a stripe arrangement, so that display quality can be improved.
  • the layout of R, G, and B is a so-called S stripe arrangement, so that display quality can be improved.
  • the pixel 240 may have a subpixel that has a light receiving device.
  • any one of the pixels 230a to 230d may be a subpixel having a light receiving device.
  • the pixel 230a is a subpixel R that emits red light
  • the pixel 230b is a subpixel G that emits green light
  • the pixel 230c is a subpixel that emits blue light.
  • B and the pixel 230d may be a subpixel S having a light receiving device.
  • the layout of R, G, and B becomes a stripe arrangement, so that display quality can be improved.
  • the layout of R, G, and B is a so-called S stripe arrangement, so that display quality can be improved.
  • the wavelength of the light detected by the subpixel S having the light receiving device is not particularly limited.
  • the subpixel S can be configured to detect one or both of visible light and infrared light.
  • one pixel 240 may have five types of subpixels.
  • FIG. 44J shows an example in which one pixel 240 is composed of subpixels arranged in two rows and three columns.
  • the pixel 240 shown in FIG. 44J has three sub-pixels (pixel 230a, pixel 230b, pixel 230c) in the upper row (first row) within the pixel 240, and in the lower row (second row), It has two subpixels (pixel 230d and pixel 230e).
  • the pixel 240 has a pixel 230a and a pixel 230d in the left column (first column), a pixel 230b in the center column (second column), and a pixel 230b in the right column (third column).
  • a pixel 230c is provided in the second column (column), and a pixel 230e is further provided from the second column to the third column.
  • FIG. 44K shows an example in which one pixel 240 is composed of sub-pixels arranged in three rows and two columns.
  • the pixel 240 shown in FIG. 44K has a pixel 230a in the upper row (first row) in the pixel 240, a pixel 230b in the middle row (second row), and has a pixel 230b in the middle row (second row). It has a pixel 230c across the eyes, and has two sub-pixels (pixel 230d, pixel 230e) in the lower row (third row).
  • the pixel 240 has a pixel 230a, a pixel 230b, and a pixel 230d in the left column (first column), and a pixel 230c and a pixel 230e in the right column (second column).
  • the pixel 230a is a subpixel R that emits red light
  • the pixel 230b is a subpixel G that emits green light
  • the pixel 230c is a subpixel that emits blue light. B is preferable.
  • the sub-pixels have a striped layout, so that display quality can be improved.
  • the subpixel layout is a so-called S stripe arrangement, so that display quality can be improved.
  • a subpixel S having a light receiving device may be applied to at least one of the pixel 230d and the pixel 230e.
  • the structures of the light receiving devices may be different from each other.
  • the wavelength ranges of the light to be detected may be at least partially different.
  • one of the pixels 230d and 230e may have a light receiving device that mainly detects visible light, and the other may have a light receiving device that mainly detects infrared light.
  • each pixel 240 shown in FIGS. 44J and 44K for example, one of the pixels 230d and 230e has a subpixel S having a light receiving device, and the other has a light emitting device that can be used as a light source. Subpixels may also be applied.
  • one of the pixels 230d and 230e may be a subpixel IR that emits infrared light, and the other may be a subpixel S that has a light receiving device that detects infrared light.
  • the subpixel IR is used as a light source, and the subpixel IR is displayed in the subpixel S.
  • the reflected light of the emitted infrared light can be detected.
  • various subpixel (pixel 230) layouts can be applied to the pixel 240. Further, a configuration in which the pixel 240 includes both a light emitting device and a light receiving device may be applied. Even in this case, various layouts can be applied.
  • the light emitting device has an EL layer 763 between a pair of electrodes (a lower electrode 761 and an upper electrode 762).
  • the EL layer 763 can be composed of multiple layers such as a layer 780, a light emitting layer 771, and a layer 790.
  • the light-emitting layer 771 has at least a light-emitting substance (also referred to as a light-emitting material).
  • the layer 780 includes a layer containing a substance with high hole injection property (hole injection layer), a layer containing a substance with high hole transport property (hole injection layer), and a layer containing a substance with high hole transport property (hole injection layer). hole transport layer) and a layer containing a substance with high electron blocking properties (electron blocking layer).
  • the layer 790 also includes a layer containing a substance with high electron injection property (electron injection layer), a layer containing a substance with high electron transport property (electron transport layer), and a layer containing a substance with high hole blocking property (electron injection layer). pore blocking layer).
  • the layers 780 and 790 have the opposite configuration to each other.
  • a structure having layer 780, light-emitting layer 771, and layer 790 provided between a pair of electrodes can function as a single light-emitting unit, and in this specification, the structure of FIG. 45A is referred to as a single structure.
  • FIG. 45B shows a modification of the EL layer 763 included in the light emitting device shown in FIG. 45A.
  • the light emitting device shown in FIG. 45B includes a layer 781 on the lower electrode 761, a layer 782 on the layer 781, a light emitting layer 771 on the layer 782, a layer 791 on the light emitting layer 771, and a layer 791 on the layer 781. an upper layer 792 and an upper electrode 762 on layer 792.
  • the layer 781 is a hole injection layer
  • the layer 782 is a hole transport layer
  • the layer 791 is an electron transport layer
  • the layer 792 is an electron injection layer.
  • the layer 781 is an electron injection layer
  • the layer 782 is an electron transport layer
  • the layer 791 is a hole transport layer
  • the layer 792 is a hole injection layer.
  • FIGS. 45C and 45D a configuration in which a plurality of light emitting layers (light emitting layers 771, 772, 773) are provided between the layer 780 and the layer 790 is also a variation of the single structure.
  • FIGS. 45C and 45D show an example having three light emitting layers, the light emitting layer in a single structure light emitting device may have two layers, or four or more layers.
  • a single structure light emitting device may have a buffer layer between two light emitting layers.
  • a carrier transport layer a hole transport layer and an electron transport layer
  • tandem structure a structure in which a plurality of light emitting units (a light emitting unit 763a and a light emitting unit 763b) are connected in series through a charge generation layer 785 (also referred to as an intermediate layer) is herein referred to as a tandem structure. It is called. Note that the tandem structure may also be referred to as a stack structure. By forming a tandem structure, a light emitting device capable of emitting high-intensity light can be obtained. Furthermore, compared to a single structure, the tandem structure can reduce the current required to obtain the same brightness, so reliability can be improved.
  • FIGS. 45D and 45F are examples in which the display device has a layer 764 that overlaps with the light-emitting device.
  • FIG. 45D is an example in which layer 764 overlaps the light emitting device shown in FIG. 45C
  • FIG. 45F is an example in which layer 764 overlaps the light emitting device shown in FIG. 45E.
  • a conductive film that transmits visible light is used for the upper electrode 762 in order to extract light to the upper electrode 762 side.
  • the layer 764 can use one or both of a color conversion layer and a color filter (colored layer).
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 may use a light-emitting substance that emits light of the same color, or even the same light-emitting substance.
  • a light-emitting substance that emits blue light may be used for the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773.
  • a subpixel that emits blue light can extract blue light emitted by a light emitting device.
  • a color conversion layer is provided as a layer 764 shown in FIG.
  • the layer 764 uses both a color conversion layer and a colored layer. A part of the light emitted by the light emitting device may be transmitted as is without being converted by the color conversion layer. By extracting the light transmitted through the color conversion layer through the colored layer, the colored layer absorbs light of a color other than the desired color, thereby increasing the color purity of the light exhibited by the subpixel.
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 may each use light-emitting substances that emit light of different colors.
  • a structure can be obtained in which white light emission is obtained.
  • a single structure light emitting device preferably has a light emitting layer containing a light emitting substance that emits blue light and a light emitting layer containing a light emitting substance that emits visible light with a longer wavelength than blue light.
  • a color filter may be provided as the layer 764 shown in FIG. 45D. By transmitting white light through a color filter, light of a desired color can be obtained.
  • a light-emitting layer containing a light-emitting substance that emits red (R) light a light-emitting layer containing a light-emitting substance that emits green (G) light, and a light-emitting layer containing a light-emitting substance that emits green (G) light
  • R red
  • G green
  • G light-emitting layer
  • B light-emitting layer containing a light-emitting substance that emits light
  • the stacking order of the light emitting layers can be R, G, B from the anode side, or R, B, G from the anode side.
  • a buffer layer may be provided between R and G or B.
  • the light emitting layer has a light emitting substance that emits blue (B) light
  • the light emitting layer has a light emitting substance that emits yellow (Y) light.
  • B blue
  • Y yellow
  • This configuration may be referred to as a BY single structure.
  • a light emitting device that emits white light preferably contains two or more types of light emitting substances. In order to obtain white light emission, it is sufficient to select two types of light emitting substances such that each of the two types of light emitting substances has a complementary color relationship. When three or more types of luminescent substances are included, the luminescent substances may be selected so that a mixture of the luminescent substances produces a white color. For example, by making the light emitting color of the first light emitting layer and the light emitting color of the second light emitting layer complementary, a light emitting device that emits white light as a whole can be obtained. The same applies to a light emitting device having three or more light emitting layers.
  • the layer 780 and the layer 790 may each independently have a laminated structure consisting of two or more layers, as shown in FIG. 45B.
  • the light-emitting layer 771 and the light-emitting layer 772 may use a light-emitting substance that emits light of the same color, or even the same light-emitting substance.
  • a light-emitting substance that emits blue light may be used for the light-emitting layer 771 and the light-emitting layer 772, respectively.
  • a subpixel that emits blue light can extract blue light emitted by a light emitting device.
  • a color conversion layer is provided as a layer 764 shown in FIG. 45F to convert the blue light emitted by the light emitting device into light with a longer wavelength. It can extract red or green light. Further, it is preferable that the layer 764 uses both a color conversion layer and a colored layer.
  • a light emitting device having the configuration shown in FIG. 45E or 45F for subpixels that exhibit light of each color
  • different light emitting substances may be used depending on the subpixel.
  • a light emitting substance that emits red light may be used for the light emitting layer 771 and the light emitting layer 772, respectively.
  • a light emitting substance that emits green light may be used for the light emitting layer 771 and the light emitting layer 772, respectively.
  • a light-emitting substance that emits blue light may be used for the light-emitting layer 771 and the light-emitting layer 772, respectively.
  • a display device having such a configuration uses a tandem structure light emitting device and can be said to have an SBS structure. Therefore, it is possible to have both the advantages of the tandem structure and the advantages of the SBS structure. Thereby, it is possible to realize a highly reliable light emitting device that can emit light with high brightness.
  • the light-emitting layer 771 and the light-emitting layer 772 may use light-emitting substances that emit light of different colors.
  • white light emission is obtained.
  • a color filter may be provided as the layer 764 shown in FIG. 45F. By transmitting white light through a color filter, light of a desired color can be obtained.
  • FIGS. 45E and 45F show an example in which the light emitting unit 763a has one light emitting layer 771 and the light emitting unit 763b has one light emitting layer 772, the present invention is not limited to this.
  • the light emitting unit 763a and the light emitting unit 763b may each have two or more light emitting layers.
  • the light emitting device may have three or more light emitting units. Note that a configuration having two light emitting units may be referred to as a two-stage tandem structure, and a configuration having three light emitting units may be referred to as a three-stage tandem structure.
  • the light emitting unit 763a has a layer 780a, a light emitting layer 771, and a layer 790a
  • the light emitting unit 763b has a layer 780b, a light emitting layer 772, and a layer 790b.
  • the layer 780a and the layer 780b each have one or more of a hole injection layer, a hole transport layer, and an electron blocking layer. Further, the layer 790a and the layer 790b each include one or more of an electron injection layer, an electron transport layer, and a hole blocking layer.
  • the layers 780a and 790a have the opposite configurations, and the layers 780b and 790b also have the opposite configurations.
  • the layer 780a has a hole injection layer and a hole transport layer on the hole injection layer, and further has a hole transport layer. It may have an electronic blocking layer on top of the layer.
  • the layer 790a includes an electron transport layer, and may further include a hole blocking layer between the light emitting layer 771 and the electron transport layer.
  • the layer 780b includes a hole transport layer and may further include an electron blocking layer on the hole transport layer.
  • the layer 790b includes an electron transport layer, an electron injection layer on the electron transport layer, and may further include a hole blocking layer between the light emitting layer 772 and the electron transport layer.
  • the layer 780a has an electron injection layer, an electron transport layer on the electron injection layer, and a positive electrode on the electron transport layer. It may also have a pore blocking layer.
  • the layer 790a includes a hole transport layer, and may further include an electron blocking layer between the light emitting layer 771 and the hole transport layer.
  • the layer 780b includes an electron transport layer and may further include a hole blocking layer on the electron transport layer.
  • the layer 790b may include a hole transport layer, a hole injection layer on the hole transport layer, and may further include an electron blocking layer between the light emitting layer 772 and the hole transport layer. good.
  • charge generation layer 785 When producing a light emitting device with a tandem structure, two light emitting units are stacked with the charge generation layer 785 interposed in between.
  • Charge generation layer 785 has at least a charge generation region.
  • the charge generation layer 785 has a function of injecting electrons into one of the two light emitting units and injecting holes into the other when a voltage is applied between the pair of electrodes.
  • An example of a light emitting device with a tandem structure includes the configurations shown in FIGS. 46A to 46C.
  • FIG. 46A shows a configuration having three light emitting units.
  • a plurality of light emitting units (light emitting unit 763a, light emitting unit 763b, and light emitting unit 763c) are connected in series through charge generation layers 785, respectively.
  • the light emitting unit 763a includes a layer 780a, a light emitting layer 771, and a layer 790a
  • the light emitting unit 763b includes a layer 780b, a light emitting layer 772, and a layer 790b
  • the light emitting unit 763c includes a layer 780b, a light emitting layer 772, and a layer 790b.
  • the layer 780c can use a structure that is applicable to the layer 780a and the layer 780b
  • the layer 790c can use a structure that is applicable to the layer 790a and the layer 790b.
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 preferably contain light-emitting substances that emit light of the same color.
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 each have a red (R) light-emitting substance (so-called R ⁇ R ⁇ R three-stage tandem structure)
  • the light-emitting layer 771, the light-emitting layer 772 and the light-emitting layer 773 each have a green (G) light-emitting substance (so-called G ⁇ G ⁇ G three-stage tandem structure)
  • the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 each have a blue light-emitting substance.
  • a structure having the light emitting substance (B) (so-called B ⁇ B ⁇ B three-stage tandem structure) can be used.
  • a ⁇ b means that a light-emitting unit having a light-emitting substance that emits light b is provided on a light-emitting unit having a light-emitting substance emitting light b, with a charge generation layer interposed therebetween.
  • a, b mean color.
  • light-emitting substances that emit light of different colors may be used for some or all of the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773.
  • the combinations of the emitted light colors of the light-emitting layer 771, the light-emitting layer 772, and the light-emitting layer 773 include, for example, two of them are blue (B) and the other one is yellow (Y), and one of them is red (R). ), the other one is green (G), and the remaining one is blue (B).
  • FIG. 46B shows a configuration in which two light emitting units (a light emitting unit 763a and a light emitting unit 763b) are connected in series via a charge generation layer 785.
  • the light emitting unit 763a includes a layer 780a, a light emitting layer 771a, a light emitting layer 771b, a light emitting layer 771c, and a layer 790a
  • the light emitting unit 763b includes a layer 780b, a light emitting layer 772a, a light emitting layer 772b, and a light-emitting layer 772c and a layer 790b.
  • the light-emitting unit 763a has a configuration capable of emitting white light (W) by selecting light-emitting substances that produce white light by mixing the respective light emissions for the light-emitting layer 771a, the light-emitting layer 771b, and the light-emitting layer 771c. do.
  • the light-emitting unit 763b is configured to be capable of emitting white light (W). That is, the configuration shown in FIG. 46B is a two-stage tandem structure of W ⁇ W.
  • a two-stage tandem structure of B ⁇ Y or Y ⁇ B having a light emitting unit that emits yellow (Y) light and a light emitting unit that emits blue (B) light, a red (R ), a light emitting unit that emits green (G) light, and a light emitting unit that emits blue (B) light, a two-stage tandem structure of R/G ⁇ B or B ⁇ R/G, blue (B) light.
  • a three-stage tandem structure of B ⁇ Y ⁇ B which has a light-emitting unit that emits yellow (Y) light, a light-emitting unit that emits yellow (Y) light, and a light-emitting unit that emits blue (B) light in this order
  • a three-stage tandem structure of B ⁇ YG ⁇ B which has a light-emitting unit that emits light, a light-emitting unit that emits yellow-green (YG) light, and a light-emitting unit that emits blue (B) light in this order.
  • a/b means that one light-emitting unit includes a light-emitting substance that emits light of a and a light-emitting substance that emits light of b.
  • a light emitting unit having one light emitting layer and a light emitting unit having multiple light emitting layers may be combined.
  • a plurality of light emitting units are each connected in series via a charge generation layer 785.
  • the light emitting unit 763a includes a layer 780a, a light emitting layer 771, and a layer 790a
  • the light emitting unit 763b includes a layer 780b, a light emitting layer 772a, a light emitting layer 772b, a light emitting layer 772c, and a layer 790b.
  • the light emitting unit 763c has a layer 780c, a light emitting layer 773, and a layer 790c.
  • the light emitting unit 763a is a light emitting unit that emits blue (B) light
  • the light emitting unit 763b is a light emitting unit that emits red (R), green (G), and yellow-green (YG) light
  • a three-stage tandem structure of B ⁇ R, G, and YG ⁇ B, in which the light emitting unit 763c is a light emitting unit that emits blue (B) light, can be applied.
  • the order of the number of stacked layers and the colors of the light-emitting units is a two-tier structure of B and Y from the anode side, a two-tier structure of B and light-emitting unit X, a three-tier structure of B, Y, and B, and a three-tier structure of B, X, B.
  • the number of laminated layers and the order of colors in the light emitting unit A three-layer structure of G, R, and G, or a three-layer structure of R, G, and R can be used. Further, another layer may be provided between the two light emitting layers.
  • a conductive film that transmits visible light is used for the electrode on the side from which light is taken out. Further, it is preferable to use a conductive film that reflects visible light for the electrode on the side from which light is not extracted.
  • the display device has a light emitting device that emits infrared light
  • a conductive film that transmits visible light and infrared light is used for the electrode on the side from which light is extracted
  • a conductive film that transmits visible light and infrared light is used for the electrode on the side from which light is not extracted. It is preferable to use a conductive film that reflects visible light and infrared light.
  • a conductive film that transmits visible light may also be used for the electrode on the side from which light is not extracted.
  • the electrode is preferably disposed between the reflective layer and the EL layer 763. That is, the light emitted from the EL layer 763 may be reflected by the reflective layer and extracted from the display device.
  • the material for forming the pair of electrodes of the light emitting device metals, alloys, electrically conductive compounds, mixtures thereof, and the like can be used as appropriate.
  • the materials include aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, and yttrium. , metals such as neodymium, and alloys containing these in appropriate combinations.
  • such materials include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In- Examples include W--Zn oxide.
  • such materials include alloys containing aluminum (aluminum alloys) such as alloys of aluminum, nickel, and lanthanum (Al-Ni-La), alloys of silver and magnesium, and alloys of silver, palladium, and copper ( Examples include alloys containing silver such as Ag-Pd-Cu (also referred to as APC).
  • such materials include elements belonging to Group 1 or Group 2 of the Periodic Table of Elements not listed above (e.g., lithium, cesium, calcium, strontium), rare earth metals such as europium, ytterbium, and appropriate combinations of these. alloys, and graphene.
  • elements belonging to Group 1 or Group 2 of the Periodic Table of Elements not listed above e.g., lithium, cesium, calcium, strontium
  • rare earth metals such as europium, ytterbium, and appropriate combinations of these. alloys, and graphene.
  • a micro optical resonator (microcavity) structure is applied to the light emitting device. Therefore, one of the pair of electrodes included in the light emitting device is preferably an electrode that is transparent and reflective for visible light (semi-transparent/semi-reflective electrode), and the other is an electrode that is reflective for visible light ( A reflective electrode) is preferable. Since the light emitting device has a microcavity structure, the light emitted from the light emitting layer can resonate between both electrodes, and the light emitted from the light emitting device can be intensified.
  • the light transmittance of the electrode that is transparent to visible light is 40% or more.
  • an electrode that has a transmittance of visible light (light with a wavelength of 400 nm or more and less than 750 nm) of 40% or more.
  • the visible light reflectance of the semi-transparent/semi-reflective electrode is 10% or more and 95% or less, preferably 30% or more and 80% or less.
  • the visible light reflectance of the reflective electrode is 40% or more and 100% or less, preferably 70% or more and 100% or less.
  • the resistivity of these electrodes is preferably 1 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • a light emitting device has at least a light emitting layer.
  • the light emitting device may contain a material with high hole injection property, a substance with high hole transport property, a hole blocking material, a substance with high electron transport property, an electron block material, a material with high electron injection property, as a layer other than the light emitting layer. It may further include a layer containing a substance, a bipolar substance (a substance with high electron transport properties and hole transport properties), or the like.
  • the light emitting device has one or more of a hole injection layer, a hole transport layer, a hole blocking layer, a charge generation layer, an electron block layer, an electron transport layer, and an electron injection layer. It can be configured as follows.
  • the light-emitting device can use either a low-molecular compound or a high-molecular compound, and may also contain an inorganic compound.
  • the layers constituting the light emitting device can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, a coating method, or the like.
  • the light-emitting layer contains one or more types of light-emitting substances.
  • a substance exhibiting a luminescent color such as blue, violet, blue-violet, green, yellow-green, yellow, orange, or red is appropriately used.
  • a substance that emits near-infrared light can also be used as the light-emitting substance.
  • luminescent materials include fluorescent materials, phosphorescent materials, TADF materials, and quantum dot materials.
  • fluorescent materials include pyrene derivatives, anthracene derivatives, triphenylene derivatives, fluorene derivatives, carbazole derivatives, dibenzothiophene derivatives, dibenzofuran derivatives, dibenzoquinoxaline derivatives, quinoxaline derivatives, pyridine derivatives, pyrimidine derivatives, phenanthrene derivatives, and naphthalene derivatives. .
  • an organometallic complex (especially an iridium complex) having a 4H-triazole skeleton, 1H-triazole skeleton, imidazole skeleton, pyrimidine skeleton, pyrazine skeleton, or pyridine skeleton, or a phenylpyridine derivative having an electron-withdrawing group
  • organometallic complex especially an iridium complex
  • examples include organic metal complexes (particularly iridium complexes), platinum complexes, and rare earth metal complexes.
  • the light emitting layer may contain one or more types of organic compounds (host material, assist material, etc.) in addition to the light emitting substance (guest material).
  • organic compounds one or both of a substance with high hole transport properties (hole transport material) and a substance with high electron transport property (electron transport material) can be used.
  • hole transport material a substance with high hole-transporting properties that can be used for a hole-transporting layer, which will be described later, can be used.
  • As the electron-transporting material a substance with high electron-transporting properties that can be used for an electron-transporting layer, which will be described later, can be used.
  • a bipolar material or a TADF material may be used as one or more kinds of organic compounds.
  • the light-emitting layer preferably includes, for example, a phosphorescent material and a hole-transporting material and an electron-transporting material that are a combination that tends to form an exciplex.
  • ExTET Exciplex-Triplet Energy Transfer
  • a combination that forms an exciplex that emits light that overlaps with the wavelength of the lowest energy absorption band of the light-emitting substance energy transfer becomes smoother and luminescence can be efficiently obtained.
  • high efficiency, low voltage drive, and long life of the light emitting device can be achieved at the same time.
  • the hole injection layer is a layer that injects holes from the anode to the hole transport layer, and is a layer containing a substance with high hole injection properties.
  • substances with high hole-injecting properties include aromatic amine compounds and composite materials containing a hole-transporting material and an acceptor material (electron-accepting material).
  • the hole-transporting material a substance with high hole-transporting properties that can be used for a hole-transporting layer, which will be described later, can be used.
  • oxides of metals belonging to Groups 4 to 8 in the periodic table of elements can be used.
  • specific examples include molybdenum oxide, vanadium oxide, niobium oxide, tantalum oxide, chromium oxide, tungsten oxide, manganese oxide, and rhenium oxide.
  • molybdenum oxide is particularly preferred because it is stable in the atmosphere, has low hygroscopicity, and is easy to handle.
  • an organic acceptor material containing fluorine can also be used.
  • organic acceptor materials such as quinodimethane derivatives, chloranil derivatives, and hexaazatriphenylene derivatives can also be used.
  • a material containing a hole-transporting material and an oxide of a metal belonging to Groups 4 to 8 in the periodic table of elements is used. May be used.
  • the hole transport layer is a layer that transports holes injected from the anode to the light emitting layer by the hole injection layer.
  • the hole transport layer is a layer containing a hole transporting material.
  • the hole transporting material is preferably a substance having a hole mobility of 1 ⁇ 10 ⁇ 6 cm 2 /Vs or more. Note that materials other than these can also be used as long as they have a higher transportability for holes than for electrons.
  • Hole-transporting materials include substances with high hole-transporting properties such as ⁇ -electron-rich heteroaromatic compounds (for example, carbazole derivatives, thiophene derivatives, furan derivatives, etc.) and aromatic amines (compounds having an aromatic amine skeleton). preferable.
  • the electron block layer is provided in contact with the light emitting layer.
  • the electron blocking layer is a layer containing a material that has hole transport properties and is capable of blocking electrons.
  • a material having electron blocking properties among the above-mentioned hole transporting materials can be used.
  • the electron block layer has hole transport properties, it can also be called a hole transport layer. Further, among the hole transport layers, a layer having electron blocking properties can also be referred to as an electron blocking layer.
  • the electron transport layer is a layer that transports electrons injected from the cathode to the light emitting layer by the electron injection layer.
  • the electron transport layer is a layer containing an electron transport material.
  • the electron transporting material is preferably a substance having an electron mobility of 1 ⁇ 10 ⁇ 6 cm 2 /Vs or more. Note that materials other than these can also be used as long as they have a higher transportability for electrons than for holes.
  • metal complexes having a quinoline skeleton metal complexes having a benzoquinoline skeleton, metal complexes having an oxazole skeleton, metal complexes having a thiazole skeleton, etc., as well as oxadiazole derivatives, triazole derivatives, imidazole derivatives, oxazole derivatives, thiazole derivatives, phenanthroline derivatives, quinoline derivatives with quinoline ligands, benzoquinoline derivatives, quinoxaline derivatives, dibenzoquinoxaline derivatives, pyridine derivatives, bipyridine derivatives, pyrimidine derivatives, and other ⁇ -electron deficient types including nitrogen-containing heteroaromatic compounds Substances with high electron transport properties such as heteroaromatic compounds can be used.
  • the hole blocking layer is provided in contact with the light emitting layer.
  • the hole blocking layer is a layer containing a material that has electron transport properties and is capable of blocking holes.
  • a material having hole blocking properties among the above electron transporting materials can be used.
  • the hole blocking layer has electron transporting properties, it can also be called an electron transporting layer. Further, among the electron transport layers, a layer having hole blocking properties can also be referred to as a hole blocking layer.
  • the electron injection layer is a layer that injects electrons from the cathode to the electron transport layer, and is a layer containing a substance with high electron injection properties.
  • a substance with high electron injection properties an alkali metal, an alkaline earth metal, or a compound thereof can be used.
  • a composite material containing an electron-transporting material and a donor material (electron-donating material) can also be used as a substance with high electron-injecting properties.
  • the lowest unoccupied molecular orbital (LUMO) level of a substance with high electron injection properties should have a small difference from the work function value of the material used for the cathode (specifically, 0.5 eV or less). preferable.
  • the electron injection layer examples include lithium, cesium, ytterbium, lithium fluoride (LiF), cesium fluoride (CsF), calcium fluoride (CaF x , where X is an arbitrary number), and 8-(quinolinolato) lithium (abbreviation: Liq), 2-(2-pyridyl)phenolatlithium (abbreviation: LiPP), 2-(2-pyridyl)-3-pyridinolatlithium (abbreviation: LiPPy), 4-phenyl-2-(2-pyridyl)pheno Alkali metals, alkaline earth metals, or compounds thereof, such as latium (abbreviation: LiPPP), lithium oxide (LiO x ), cesium carbonate, etc., can be used.
  • the electron injection layer may have a laminated structure of two or more layers.
  • the laminated structure includes, for example, a structure in which lithium fluoride is used in the first layer and ytterbium is provided
  • the electron injection layer may include an electron transporting material.
  • an electron transporting material for example, a compound having a lone pair of electrons and an electron-deficient heteroaromatic ring can be used as the electron-transporting material.
  • a compound having at least one of a pyridine ring, a diazine ring (pyrimidine ring, pyrazine ring, pyridazine ring), and a triazine ring can be used.
  • the LUMO level of the organic compound having a lone pair of electrons is preferably ⁇ 3.6 eV or more and ⁇ 2.3 eV or less.
  • the highest occupied molecular orbital (HOMO) level and LUMO level of organic compounds are generally measured by CV (cyclic voltammetry), photoelectron spectroscopy, optical absorption spectroscopy, inverse photoelectron spectroscopy, etc. can be estimated.
  • BPhen 4,7-diphenyl-1,10-phenanthroline
  • NBPhen 2,9-di(naphthalen-2-yl)-4,7-diphenyl-1,10-phenanthroline
  • HATNA diquinoxalino [2,3-a:2',3'-c]phenazine
  • TmPPPyTz 2,4,6-tris[3'-(pyridin-3-yl)biphenyl-3-yl]-1,3 , 5-triazine
  • TmPPPyTz 2,4,6-tris[3'-(pyridin-3-yl)biphenyl-3-yl]-1,3 , 5-triazine
  • the charge generation layer has at least a charge generation region.
  • the charge generation region preferably contains an acceptor material, for example, preferably contains a hole transport material and an acceptor material that can be applied to the hole injection layer described above.
  • the charge generation layer preferably has a layer containing a substance with high electron injection properties. This layer can also be called an electron injection buffer layer.
  • the electron injection buffer layer is preferably provided between the charge generation region and the electron transport layer. By providing the electron injection buffer layer, the injection barrier between the charge generation region and the electron transport layer can be relaxed, so that electrons generated in the charge generation region can be easily injected into the electron transport layer.
  • the electron injection buffer layer preferably contains an alkali metal or an alkaline earth metal, and can be configured to contain, for example, an alkali metal compound or an alkaline earth metal compound.
  • the electron injection buffer layer preferably has an inorganic compound containing an alkali metal and oxygen, or an inorganic compound containing an alkaline earth metal and oxygen, and an inorganic compound containing lithium and oxygen (oxidized It is more preferable to include lithium (such as lithium (Li 2 O)).
  • materials applicable to the above-mentioned electron injection layer can be suitably used for the electron injection buffer layer.
  • the charge generation layer preferably has a layer containing a substance with high electron transport properties. This layer can also be called an electronic relay layer.
  • the electron relay layer is provided between the charge generation region and the electron injection buffer layer.
  • an electron relay layer is preferably provided between the charge generation region and the electron transport layer.
  • the electron relay layer has the function of preventing interaction between the charge generation region and the electron injection buffer layer (or electron transport layer) and smoothly transferring electrons.
  • the electron relay layer preferably uses a phthalocyanine-based material such as copper (II) phthalocyanine (abbreviation: CuPc), or a metal complex having a metal-oxygen bond and an aromatic ligand.
  • a phthalocyanine-based material such as copper (II) phthalocyanine (abbreviation: CuPc)
  • CuPc copper phthalocyanine
  • metal complex having a metal-oxygen bond and an aromatic ligand.
  • the charge generation layer may have a donor material instead of an acceptor material.
  • the charge generation layer may include a layer containing an electron transporting material and a donor material, which is applicable to the above-described electron injection layer.
  • the plurality of light emitting devices 61 provided in the display section 235 of the display device 50 can be realized by photolithography without using a shadow mask such as a metal mask. This makes it possible to realize a display device with high definition and a large aperture ratio, which has been difficult to achieve up to now. Furthermore, since leakage current between adjacent EL layers is reduced, a display device with extremely bright colors, high contrast, and high display quality can be realized.
  • the distance between adjacent light emitting devices 61 can be defined by the distance from end to end of two adjacent pixel electrodes.
  • the distance between adjacent light emitting devices 61 can be defined by the distance from end to end of two adjacent EL layers.
  • a display device manufactured using a metal mask or FMM fine metal mask, high-definition metal mask
  • a display device with an MM (metal mask) structure is sometimes referred to as a display device with an MML (metal maskless) structure.
  • the aperture ratio can be 50% or more, 60% or more, 70% or more, 80% or more, or even 90% or more, but less than 100%.
  • the pattern (also referred to as processing size) of the EL layer itself can be made extremely smaller than when a metal mask is used.
  • the thickness varies between the center and the edges of the EL layer, so the effective area that can be used as a light emitting region is small compared to the area of the EL layer.
  • the EL layer is formed by processing a film formed to a uniform thickness, so the thickness can be made uniform within the EL layer, and even if the pattern is minute, almost the entire area of the EL layer can be made uniform. can be used as a light emitting region. Therefore, according to the above manufacturing method, it is possible to have both high definition and high aperture ratio.
  • the EL layer since the EL layer is processed without using FMM, it has distinct aspects.
  • the EL layer preferably has a portion with a taper angle of 30 degrees or more and 120 degrees or less, preferably 60 degrees or more and 120 degrees or less.
  • the term “the end of the object has a tapered shape” means that the angle between the side surface (surface) and the surface to be formed (bottom surface) in the end region is greater than 0 degrees and less than 90 degrees. , and has a cross-sectional shape in which the thickness continuously increases from the end. Further, the taper angle refers to the angle formed between the bottom surface (formed surface) and the side surface (surface) at the end of the object.
  • FIG. 47A shows a schematic top view of a part of the display section 235 included in the display device 50.
  • the display device 50 has a plurality of red light emitting devices 61R, a green light emitting device 61G, and a blue light emitting device 61B on a substrate 101 including a semiconductor circuit.
  • the symbols R, G, and B are attached to the light emitting region of each light emitting device.
  • the substrate 101 is a substrate on which the semiconductor device described in the previous embodiment is formed, and for details, the description of the previous embodiment can be referred to. Note that in FIG. 47, the description of the semiconductor device provided on the substrate 101 is omitted.
  • the light emitting devices 61R, 61G, and 61B are arranged in stripes.
  • FIG. 47A shows a configuration in which two elements are arranged alternately in one direction. Note that the arrangement method of the light emitting devices is not limited to this, and an arrangement method such as an S stripe arrangement, a delta arrangement, a Bayer arrangement, a zigzag arrangement, etc. may be applied, and a pentile arrangement, a diamond arrangement, etc. may also be used.
  • FIG. 47A shows a connection electrode 311C that is electrically connected to the common electrode 313.
  • the connection electrode 311C is given a potential (for example, an anode potential or a cathode potential) to be supplied to the common electrode 313.
  • the connection electrode 311C is provided outside the display area where the light emitting devices 61R and the like are arranged. Further, in FIG. 47A, the common electrode 313 is shown by a broken line.
  • connection electrode 311C can be provided along the outer periphery of the display area. For example, it may be provided along one side of the outer periphery of the display area, or may be provided over two or more sides of the outer periphery of the display area. That is, when the top surface shape of the display area is a rectangle, the top surface shape of the connection electrode 311C can be a band shape, an L shape, a U shape (square bracket shape), a square shape, or the like.
  • FIG. 47B is a schematic cross-sectional view corresponding to the dashed-dotted line A1-A2 and the dashed-dotted line C1-C2 in FIG. 47A.
  • FIG. 47B shows a schematic cross-sectional view of the light emitting device 61B, the light emitting device 61R, the light emitting device 61G, and the connection electrode 311C.
  • the light emitting device 61B has a pixel electrode 311, an organic layer 312B, an organic layer 314, and a common electrode 313.
  • the light emitting device 61R includes a pixel electrode 311, an organic layer 312R, an organic layer 314, and a common electrode 313.
  • the light emitting device 61G has a pixel electrode 311, an organic layer 312G, an organic layer 314, and a common electrode 313.
  • the organic layer 314 and the common electrode 313 are provided in common to the light emitting device 61B, the light emitting device 61R, and the light emitting device 61G.
  • the organic layer 314 can also be called a common layer.
  • the pixel electrodes 311 are provided apart from each other between the light emitting devices and between the light emitting device and the light receiving device.
  • the organic layer 312R, the organic layer 312G, and the organic layer 312B correspond to the EL layer 763 of the above embodiment.
  • the organic layer 312R includes a luminescent organic compound that emits at least red light.
  • the organic layer 312G includes a luminescent organic compound that emits at least green light.
  • the organic layer 312B includes a luminescent organic compound that emits at least blue light.
  • the organic layer 312R, the organic layer 312G, and the organic layer 312B can each be called an EL layer.
  • the organic layer 312R, the organic layer 312B, and the organic layer 312G may each have one or more of an electron injection layer, an electron transport layer, a hole injection layer, and a hole transport layer.
  • the organic layer 314 can have a structure without a light-emitting layer.
  • the organic layer 314 includes one or more of an electron injection layer, an electron transport layer, a hole injection layer, and a hole transport layer.
  • the uppermost layer that is, the layer in contact with the organic layer 314.
  • the uppermost layer is preferably a layer other than the light emitting layer.
  • the distance between each pixel can be narrowed to 8 ⁇ m or less, 3 ⁇ m or less, 2 ⁇ m or less, or 1 ⁇ m or less.
  • the distance between each pixel is, for example, the distance between the opposing ends of the organic layer 312B and the organic layer 312R, the distance between the opposing ends of the organic layer 312B and the organic layer 312G, and the distance between the opposing ends of the organic layer 312B and the organic layer 312G. It can be defined by the distance between the opposing ends of the organic layer 312R and the organic layer 312G. Alternatively, it can be defined by the distance between opposing ends of adjacent EL layers of the same color. Alternatively, it can be defined by the distance between opposing ends of adjacent pixel electrodes 311. In this way, by narrowing the distance between each pixel, a display device with high definition and a large aperture ratio can be provided.
  • a pixel electrode 311 is provided for each element. Further, the common electrode 313 and the organic layer 314 are provided as a continuous layer common to each light emitting device. A conductive film that is transparent to visible light is used for one of each pixel electrode and the common electrode 313, and a conductive film that is reflective is used for the other. By making each pixel electrode translucent and the common electrode 313 reflective, a bottom emission type display device can be obtained.On the other hand, each pixel electrode is reflective and the common electrode 313 is transparent. By making it optical, a top emission type (top emission type) display device can be obtained. Note that by making both each pixel electrode and the common electrode 313 transparent, a double-emission type (dual emission type) display device can be obtained.
  • the pixel electrode 311 is electrically connected to a transistor provided in the semiconductor circuit of the substrate 101.
  • the transistor provided on the substrate 101 has a reduced channel length and is miniaturized. Therefore, even if the display device becomes higher in definition and the pixel area is reduced as described above, the pixel circuit can be accommodated in the reduced pixel area.
  • An insulating layer 331 is provided to cover the end of the pixel electrode 311. It is preferable that the ends of the insulating layer 331 have a tapered shape.
  • the term "the end of the object has a tapered shape” means that the angle formed between the surface and the surface to be formed in the region of the end is greater than 0 degrees and less than 90 degrees, and It means to have a cross-sectional shape in which the thickness increases continuously.
  • Examples of materials that can be used for the insulating layer 331 include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimide amide resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins.
  • an inorganic insulating material may be used as the insulating layer 331.
  • an oxide, an oxynitride, a nitride oxide, or a nitride can be used.
  • the insulating layer 331 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, hafnium oxide, yttrium oxide, zirconium oxide, gallium oxide, tantalum oxide, magnesium oxide, lanthanum oxide, and oxide.
  • cerium and neodymium oxide can be used.
  • the two organic layers are spaced apart between the light emitting devices that emit light of different colors and between the light emitting device and the light receiving device, and a gap is provided between them.
  • the organic layer 312R, the organic layer 312B, and the organic layer 312G are provided so as not to be in contact with each other. This can suitably prevent a current from flowing through two adjacent organic layers and causing unintended light emission. Therefore, contrast can be increased and a display device with high display quality can be realized.
  • the organic layer 312R, the organic layer 312B, and the organic layer 312G have a taper angle of 30 degrees or more.
  • the organic layer 312R, the organic layer 312G, and the organic layer 312B have an angle between the side surface (surface) and the bottom surface (formed surface) at the end of 30 degrees or more and 120 degrees or less, preferably 45 degrees or more and 120 degrees or less, or more.
  • the angle is 60 degrees or more and 120 degrees.
  • each of the organic layer 312R, the organic layer 312G, and the organic layer 312B preferably has a taper angle of 90 degrees or its vicinity (for example, 80 degrees or more and 100 degrees or less).
  • a protective layer 321 is provided on the common electrode 313.
  • the protective layer 321 has a function of preventing impurities such as water from diffusing into each light emitting device from above.
  • the protective layer 321 can have, for example, a single layer structure or a laminated structure including at least an inorganic insulating film.
  • an oxide film, an oxynitride film, a nitrided oxide film, and a nitride film can be used.
  • the protective layer 321 for example, one or more of a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, an aluminum oxide film, an aluminum oxynitride film, and a hafnium oxide film can be used.
  • a semiconductor material may be used as the protective layer 321.
  • the protective layer 321 for example, one or more of indium gallium oxide and indium gallium zinc oxide may be used.
  • a laminated film of an inorganic insulating film and an organic insulating film can also be used.
  • the organic insulating film functions as a planarization film.
  • the upper surface of the organic insulating film can be made flat, so that the coverage of the inorganic insulating film thereon can be improved, and the barrier properties can be improved.
  • the upper surface of the protective layer 321 is flat, when a structure (for example, a color filter, an electrode of a touch sensor, or a lens array) is provided above the protective layer 321, uneven shapes due to the structure below can be formed. This is preferable because it can reduce the impact.
  • a structure for example, a color filter, an electrode of a touch sensor, or a lens array
  • connection part 330 a common electrode 313 is provided on and in contact with the connection electrode 311C, and a protective layer 321 is provided to cover the common electrode 313. Further, an insulating layer 331 is provided to cover the end portion of the connection electrode 311C.
  • FIG. 47B a configuration example of a display device that partially differs from that in FIG. 47B will be described. Specifically, an example will be shown in which the insulating layer 331 is not provided.
  • FIGS. 48A to 48C show an example in which the side surface of the pixel electrode 311 and the side surface of the organic layer 312R, organic layer 312B, or organic layer 312G approximately match.
  • the organic layer 314 is provided to cover the top and side surfaces of the organic layer 312R, organic layer 312B, and organic layer 312G.
  • the organic layer 314 can prevent the pixel electrode 311 and the common electrode 313 from coming into contact with each other and causing an electrical short circuit.
  • FIG. 48B shows an example in which an insulating layer 325 is provided in contact with the organic layer 312R, the organic layer 312B, the organic layer 312G, and the side surface of the pixel electrode 311.
  • the insulating layer 325 can effectively suppress an electrical short between the pixel electrode 311 and the common electrode 313 and leakage current between them.
  • the insulating layer 325 can be an insulating layer containing an inorganic material.
  • an inorganic insulating film such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film can be used, for example.
  • the insulating layer 325 may have a single layer structure or a laminated structure.
  • the oxide insulating film silicon oxide film, aluminum oxide film, magnesium oxide film, indium gallium zinc oxide film, gallium oxide film, germanium oxide film, yttrium oxide film, zirconium oxide film, lanthanum oxide film, neodymium oxide film, hafnium oxide film.
  • nitride insulating film examples include a silicon nitride film and an aluminum nitride film.
  • oxynitride insulating film examples include a silicon oxynitride film and an aluminum oxynitride film.
  • nitride oxide insulating film examples include a silicon nitride oxide film and an aluminum nitride oxide film.
  • the insulating layer 325 can be formed using a sputtering method, a CVD method, a PLD method, an ALD method, or the like.
  • the insulating layer 325 is preferably formed using an ALD method that provides good coverage.
  • a resin layer 326 is provided between two adjacent light emitting devices or between a light emitting device and a light receiving device so as to fill the gap between two opposing pixel electrodes and the gap between two opposing organic layers. It is being Since the resin layer 326 can flatten the surfaces on which the organic layer 314, the common electrode 313, etc. are formed, it is possible to prevent the common electrode 313 from being disconnected due to poor coverage of the steps between adjacent light emitting devices. I can do it.
  • an insulating layer containing an organic material can be suitably used.
  • acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimide amide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenol resin, precursors of these resins, etc. are used. can do.
  • an organic material such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin may be used.
  • a photosensitive resin can be used as the resin layer 326.
  • a photoresist may be used as the photosensitive resin.
  • a positive type material or a negative type material can be used.
  • a colored material for example, a material containing a black pigment
  • an insulating layer 325 and a resin layer 326 are provided on the insulating layer 325. Since the insulating layer 325 prevents the organic layer 312R etc. from coming into contact with the resin layer 326, it is possible to prevent impurities (for example, water) contained in the resin layer 326 from diffusing into the organic layer 312R etc., thereby improving reliability. It can be a high display device.
  • a reflective film (for example, a metal film containing one or more selected from silver, palladium, copper, titanium, aluminum, etc.) is provided between the insulating layer 325 and the resin layer 326, so that the light emitted from the light emitting layer is A mechanism may be provided to improve the light extraction efficiency by reflecting the light from the reflective film.
  • 49A to 49C show examples in which the width of the pixel electrode 311 is larger than the width of the organic layer 312R, organic layer 312B, or organic layer 312G.
  • the organic layer 312R and the like are provided inside the end of the pixel electrode 311.
  • FIG. 49A shows an example in which an insulating layer 325 is included.
  • the insulating layer 325 is provided to cover the side surface of the organic layer included in the light emitting device or the light receiving device, and a part of the upper surface and the side surface of the pixel electrode 311.
  • FIG. 49B shows an example in which a resin layer 326 is included.
  • the resin layer 326 is located between two adjacent light emitting devices or between a light emitting device and a light receiving device, and is provided to cover the side surfaces of the organic layer and the top and side surfaces of the pixel electrode 311.
  • FIG. 49C shows an example in which both the insulating layer 325 and the resin layer 326 are included.
  • An insulating layer 325 is provided between the organic layer 312R and the like and the resin layer 326.
  • 50A to 50D show examples in which the width of the pixel electrode 311 is smaller than the width of the organic layer 312R, organic layer 312B, or organic layer 312G.
  • the organic layer 312R and the like extend outward beyond the end of the pixel electrode 311.
  • FIG. 50B shows an example having an insulating layer 325.
  • the insulating layer 325 is provided in contact with the side surfaces of the organic layers of two adjacent light emitting devices. Note that the insulating layer 325 may be provided covering not only the side surfaces of the organic layer 312R, etc., but also a part of the top surface.
  • FIG. 50C shows an example having a resin layer 326.
  • the resin layer 326 is located between two adjacent light emitting devices, and is provided to cover part of the side surface and top surface of the organic layer 312R and the like. Note that the resin layer 326 may be configured to be in contact with the side surfaces of the organic layer 312R, etc., and not cover the top surface.
  • FIG. 50D shows an example in which both the insulating layer 325 and the resin layer 326 are included.
  • An insulating layer 325 is provided between the organic layer 312R and the like and the resin layer 326.
  • the upper surface of the resin layer 326 is preferably flat, but depending on the uneven shape of the surface on which the resin layer 326 is formed, the conditions for forming the resin layer 326, etc., the surface of the resin layer 326 may have a concave or convex shape. be.
  • FIGS. 51A to 52F show enlarged views of the end of the pixel electrode 311R of the light emitting device 61R, the end of the pixel electrode 311G of the light emitting device 61G, and their vicinity.
  • FIG. 51A, 51B, and 51C show enlarged views of the resin layer 326 and its vicinity when the upper surface of the resin layer 326 is flat.
  • FIG. 51A is an example in which the width of the organic layer 312R, etc. is larger than that of the pixel electrode 311.
  • FIG. 51B is an example where these widths are approximately the same.
  • FIG. 51C is an example in which the width of the organic layer 312R, etc. is smaller than that of the pixel electrode 311.
  • the ends of the pixel electrodes 311 are preferably tapered. This improves the step coverage of the organic layer 312R, etc., and provides a highly reliable display device.
  • FIGS. 51D, 51E, and 51F show examples in which the upper surface of the resin layer 326 is concave.
  • FIG. 51D corresponds to FIG. 51A
  • FIG. 51E corresponds to FIG. 51B
  • FIG. 51F corresponds to FIG. 51C.
  • a concave portion reflecting the concave top surface of the resin layer 326 is formed on the top surfaces of the organic layer 314, the common electrode 313, and the protective layer 321.
  • FIGS. 52A, 52B, and 52C show examples in which the upper surface of the resin layer 326 is convex.
  • FIG. 52A corresponds to FIG. 51A
  • FIG. 52B corresponds to FIG. 51B
  • FIG. 52C corresponds to FIG. 51C.
  • a convex portion reflecting the convex top surface of the resin layer 326 is formed on the top surfaces of the organic layer 314, the common electrode 313, and the protective layer 321.
  • FIG. 52D, FIG. 52E, and FIG. 52F show examples in which a part of the resin layer 326 covers the upper end and part of the upper surface of the organic layer 312R, and the upper end and part of the upper surface of the organic layer 312G. It shows.
  • FIG. 52D corresponds to FIG. 51A
  • FIG. 52E corresponds to FIG. 51B
  • FIG. 52F corresponds to FIG. 51C.
  • an insulating layer 325 is provided between the resin layer 326 and the upper surface of the organic layer 312R or 312G.
  • FIGS. 52D, 52E, and 52F show examples in which a portion of the upper surface of the resin layer 326 is concave. At this time, the organic layer 314, the common electrode 313, and the protective layer 321 have an uneven shape that reflects the shape of the resin layer 326.
  • a semiconductor device according to one embodiment of the present invention can be applied to a display portion of an electronic device. Therefore, an electronic device with high display quality can be realized. Alternatively, extremely high-definition electronic devices can be realized. Alternatively, highly reliable electronic devices can be realized.
  • Electronic devices using the semiconductor device include display devices such as televisions and monitors, lighting devices, desktop or notebook personal computers, word processors, and recording media such as DVDs (Digital Versatile Discs).
  • Image playback devices that play back stored still images or videos, portable CD players, radios, tape recorders, headphone stereos, stereos, table clocks, wall clocks, cordless telephone handsets, transceivers, car phones, mobile phones, personal digital assistants, High frequency devices such as tablet devices, portable game machines, fixed game machines such as pachinko machines, calculators, electronic notebooks, electronic book terminals, electronic translators, voice input devices, video cameras, digital still cameras, electric shavers, microwave ovens, etc.
  • Air conditioning equipment such as heating devices, electric rice cookers, electric washing machines, vacuum cleaners, water heaters, electric fans, hair dryers, air conditioners, humidifiers, dehumidifiers, dishwashers, tableware dryers, clothes dryers, futon dryers
  • tools such as containers, electric refrigerators, electric freezers, electric refrigerator-freezers, DNA storage freezers, flashlights, chainsaws, smoke detectors, and medical equipment such as dialysis machines.
  • Further examples include industrial equipment such as guide lights, traffic lights, conveyor belts, elevators, escalators, industrial robots, power storage systems, and power storage devices for power leveling and smart grids.
  • a moving object that is propelled by an engine that uses fuel or an electric motor that uses electric power from a power storage device may also be included in the category of electronic equipment.
  • Examples of the above-mentioned moving objects include electric vehicles (EV), hybrid vehicles (HV) that have both an internal combustion engine and an electric motor, plug-in hybrid vehicles (PHV), tracked vehicles whose tires and wheels have been changed to endless tracks, and electric assist vehicles.
  • Examples include motorized bicycles, including bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, satellites, space probes, planetary probes, and spacecraft.
  • the electronic device may include a secondary battery (battery), and it is preferable that the secondary battery can be charged using non-contact power transmission.
  • a secondary battery battery
  • secondary batteries include lithium ion secondary batteries, nickel-metal hydride batteries, nickel-cadmium batteries, organic radical batteries, lead-acid batteries, air secondary batteries, nickel-zinc batteries, and silver-zinc batteries.
  • An electronic device may include an antenna. By receiving signals with the antenna, images, information, etc. can be displayed on the display unit. Further, when the electronic device has an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • An electronic device includes a sensor (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current). , voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared radiation).
  • An electronic device can have various functions. For example, functions that display various information (still images, videos, text images, etc.) on the display, touch panel functions, calendars, functions that display date or time, etc., functions that execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, etc.
  • electronic devices that have multiple display sections there is a function that mainly displays image information on one part of the display section and text information on another section, or an image that takes into account parallax on multiple display sections.
  • displaying it is possible to have a function of displaying a three-dimensional image.
  • electronic devices with image receptors have the ability to shoot still images or videos, automatically or manually correct the captured images, and save the captured images on a recording medium (external or internal to the electronic device). , a function of displaying a photographed image on a display unit, etc.
  • the functions that the electronic device of one embodiment of the present invention has are not limited to these, and can have various functions.
  • a semiconductor device can display a high-definition image. Therefore, it can be particularly suitably used in portable electronic devices, wearable electronic devices (wearable devices), electronic book terminals, and the like. For example, it can be suitably used for xR equipment such as VR equipment or AR equipment.
  • FIG. 53A is a diagram showing the appearance of camera 8000 with finder 8100 attached.
  • the camera 8000 includes a housing 8001, a display section 8002, an operation button 8003, a shutter button 8004, and the like. Further, a detachable lens 8006 is attached to the camera 8000. Note that in the camera 8000, the lens 8006 and the housing may be integrated.
  • the camera 8000 can capture an image by pressing the shutter button 8004 or by touching the display section 8002 that functions as a touch panel.
  • the housing 8001 has a mount with electrodes, and can be connected to a strobe device or the like in addition to the finder 8100.
  • the finder 8100 includes a housing 8101, a display portion 8102, buttons 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the finder 8100 can display images and the like received from the camera 8000 on the display unit 8102.
  • the button 8103 has a function such as a power button.
  • the semiconductor device according to one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100. Note that the finder 8100 may be built into the camera 8000.
  • FIG. 53B is a diagram showing the appearance of the head mounted display 8200.
  • the head mounted display 8200 includes a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205, and the like. Furthermore, a battery 8206 is built into the mounting portion 8201.
  • a cable 8205 supplies power from a battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display received video information on a display unit 8204. Further, the main body 8203 is equipped with a camera, and information on the movement of the user's eyeballs or eyelids can be used as an input means.
  • the mounting part 8201 may be provided with a plurality of electrodes at positions that touch the user and can detect current flowing in accordance with the movement of the user's eyeballs, and may have a function of recognizing line of sight. Further, the device may have a function of monitoring the user's pulse using the current flowing through the electrode.
  • the mounting portion 8201 may also include various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and may have a function of displaying the user's biological information on the display portion 8204 and monitoring the user's head movements. It may also have a function of changing the image displayed on the display section 8204.
  • a semiconductor device according to one embodiment of the present invention can be applied to the display portion 8204.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can visually check the display on the display section 8302 through the lens 8305.
  • three-dimensional display using parallax or the like can be performed.
  • the configuration is not limited to providing one display portion 8302, and two display portions 8302 may be provided, one display portion for each eye of the user.
  • a semiconductor device according to one embodiment of the present invention can be applied to the display portion 8302.
  • a semiconductor device according to one embodiment of the present invention can also achieve extremely high definition. For example, even when the display is enlarged and visually recognized using a lens 8305 as shown in FIG. 53E, the pixels are difficult to be visually recognized by the user. In other words, using the display section 8302, the user can view a highly realistic image.
  • FIG. 53F is a diagram showing the appearance of a goggle-type head-mounted display 8400.
  • the head mounted display 8400 includes a pair of housings 8401, a mounting portion 8402, and a buffer member 8403.
  • a display portion 8404 and a lens 8405 are provided inside the pair of housings 8401, respectively.
  • the user can view the display section 8404 through the lens 8405.
  • the lens 8405 has a focus adjustment mechanism, and its position can be adjusted according to the user's visual acuity.
  • the display portion 8404 is preferably a square or a horizontally long rectangle. This can enhance the sense of realism.
  • the attachment part 8402 has plasticity and elasticity so that it can be adjusted according to the size of the user's face and does not slip off. Moreover, it is preferable that a part of the mounting part 8402 has a vibration mechanism that functions as a bone conduction earphone. This allows you to enjoy video and audio just by wearing the device, without the need for separate audio equipment such as earphones or speakers. Note that the housing 8401 may have a function of outputting audio data via wireless communication.
  • the mounting portion 8402 and the buffer member 8403 are parts that come into contact with the user's face (forehead, cheeks, etc.). By bringing the cushioning member 8403 into close contact with the user's face, light leakage can be prevented and the immersive feeling can be further enhanced. It is preferable that the cushioning member 8403 is made of a soft material so that it comes into close contact with the user's face when the user wears the head-mounted display 8400. For example, materials such as rubber, silicone rubber, urethane, and sponge can be used.
  • a sponge or the like whose surface is covered with cloth, leather (natural leather or synthetic leather), etc.
  • a gap is less likely to occur between the user's face and the cushioning member 8403, and light leakage can be suitably prevented. I can do it.
  • the members that come into contact with the user's skin, such as the buffer member 8403 or the mounting portion 8402 be configured to be removable so that they can be easily cleaned or replaced.
  • FIG. 54A shows an example of a television device.
  • a television device 7100 has a display section 7000 built into a housing 7101. Here, a configuration in which a casing 7101 is supported by a stand 7103 is shown.
  • a semiconductor device of one embodiment of the present invention can be applied to the display portion 7000.
  • the television device 7100 shown in FIG. 54A can be operated using an operation switch included in the housing 7101 and a separate remote controller 7111.
  • the display section 7000 may include a touch sensor, and the television device 7100 may be operated by touching the display section 7000 with a finger or the like.
  • the remote control device 7111 may have a display unit that displays information output from the remote control device 7111. Using operation keys or a touch panel included in the remote controller 7111, the channel and volume can be controlled, and the video displayed on the display section 7000 can be controlled.
  • the television device 7100 is configured to include a receiver, a modem, and the like.
  • the receiver can receive general television broadcasts. Also, by connecting to a wired or wireless communication network via a modem, information can be communicated in one direction (from a sender to a receiver) or in two directions (between a sender and a receiver, or between receivers, etc.). is also possible.
  • FIG. 54B shows an example of a notebook personal computer.
  • the notebook personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display unit 7000 is incorporated into the housing 7211.
  • a semiconductor device of one embodiment of the present invention can be applied to the display portion 7000.
  • FIGS. 54C and 54D An example of digital signage is shown in FIGS. 54C and 54D.
  • the digital signage 7300 shown in FIG. 54C includes a housing 7301, a display section 7000, a speaker 7303, and the like. Furthermore, it can have an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like.
  • FIG. 54D shows a digital signage 7400 attached to a cylindrical pillar 7401.
  • Digital signage 7400 has a display section 7000 provided along the curved surface of pillar 7401.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 7000.
  • the wider the display section 7000 is, the more information that can be provided at once can be increased. Furthermore, the wider the display section 7000 is, the easier it is to attract people's attention, and for example, the effectiveness of advertising can be increased.
  • a touch panel By applying a touch panel to the display section 7000, not only images or videos can be displayed on the display section 7000, but also the user can operate it intuitively, which is preferable. Further, when used for providing information such as route information or traffic information, usability can be improved by intuitive operation.
  • the digital signage 7300 or the digital signage 7400 be able to cooperate with an information terminal 7311 or an information terminal 7411 such as a smartphone owned by the user by wireless communication.
  • advertisement information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched.
  • the digital signage 7300 or the digital signage 7400 can execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operation means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.
  • the information terminal 7550 shown in FIG. 54E includes a housing 7551, a display section 7552, a microphone 7557, a speaker section 7554, a camera 7553, an operation switch 7555, and the like.
  • a semiconductor device according to one embodiment of the present invention can be applied to the display portion 7552.
  • the display portion 7552 has a function as a touch panel.
  • the information terminal 7550 includes an antenna, a battery, and the like inside the housing 7551.
  • the information terminal 7550 can be used as, for example, a smartphone, a mobile phone, a tablet information terminal, a tablet personal computer, an electronic book terminal, or the like.
  • the semiconductor device of one embodiment of the present invention can be suitably used for the display portion 7552.
  • FIG. 54F shows an example of a wristwatch-type information terminal.
  • the information terminal 7660 includes a housing 7661, a display section 7662, a band 7663, a buckle 7664, an operation switch 7665, an input/output terminal 7666, and the like. Furthermore, the information terminal 7660 includes an antenna, a battery, and the like inside the housing 7661. Information terminal 7660 can run various applications such as mobile telephony, e-mail, text viewing and creation, music playback, Internet communication, computer games, etc.
  • the semiconductor device of one embodiment of the present invention can be suitably used for the display portion 7662.
  • the display section 7662 is equipped with a touch sensor and can be operated by touching the screen with a finger or a stylus. For example, by touching an icon 7667 displayed on the display section 7662, an application can be started.
  • the operation switch 7665 can have various functions such as turning on and off the power, turning on and off wireless communication, executing and canceling silent mode, and executing and canceling power saving mode. .
  • the functions of the operation switch 7665 can be set using an operating system built into the information terminal 7660.
  • the information terminal 7660 is capable of performing short-range wireless communication according to communication standards. For example, by communicating with a headset capable of wireless communication, it is also possible to make hands-free calls. Further, the information terminal 7660 includes an input/output terminal 7666 and can send and receive data to and from other information terminals via the input/output terminal 7666. Charging can also be performed via the input/output terminal 7666. Note that the charging operation may be performed by wireless power supply without using the input/output terminal 7666.
  • ANO wiring, C31: capacitance, C41: capacitance, GL: wiring, INV: inverter circuit, LAT: latch circuit, LIN: terminal, ROUT: terminal, SL: wiring, SMP: terminal, Tr31: transistor, Tr33: transistor, Tr35: transistor, Tr36: transistor, Tr41: transistor, Tr43: transistor, Tr45: transistor, Tr47: transistor, VCOM: wiring, 10A: semiconductor device, 10B: semiconductor device, 10C: semiconductor device, 10D: semiconductor device, 10E: Semiconductor device, 10F: Semiconductor device, 10G: Semiconductor device, 10H: Semiconductor device, 10J: Semiconductor device, 10K: Semiconductor device, 10: Semiconductor device, 50A: Display device, 50: Display device, 51A: Pixel circuit, 51: Pixel circuit, 52A: transistor, 52B: transistor, 52C: transistor, 53: capacitor, 61B: light emitting device, 61G: light emitting device, 61R: light emitting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

微細なサイズのトランジスタを有する半導体装置（10）を提供する。第１のトランジスタ（100）と、第２のトランジスタ（200）と、を有する半導体装置とする。第１のトランジスタは、第１の導電層（112a）と、第１の導電層上の第１の絶縁層（110）と、第１の絶縁層上の第２の絶縁層（120）と、第２の絶縁層上の第２の導電層（112b）と、第１の半導体層（108）と、第３の絶縁層（106）と、第３の導電層（104）と、を有する。第１の絶縁層、第２の絶縁層及び第２の導電層は、第１の導電層に達する開口（143）を有する。第１の半導体層は、第２の導電層の上面及び側面、第１の絶縁層の側面、第２の絶縁層、並びに第１の導電層の上面と接する。第３の絶縁層は、第１の半導体層上に設けられる。第３の導電層は、第３の絶縁層上に設けられる。第２のトランジスタは、第２の絶縁層上の第２の半導体層（208）と、第２の半導体層上の第３の絶縁層と、第３の絶縁層を介して第２の半導体層と重なる領域を有する第４の導電層（204）と、を有する。

Description

半導体装置、及び半導体装置の作製方法
　本発明の一態様は、半導体装置、表示装置、表示モジュール、及び電子機器に関する。本発明の一態様は、半導体装置の作製方法、及び表示装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
　トランジスタを有する半導体装置は、表示装置及び電子機器に広く適用されており、半導体装置の高集積化、及び高速化が求められている。例えば、高精細な表示装置に半導体装置を適用する場合、高集積の半導体装置が求められる。トランジスタの集積度を高める手段の一つとして、微細なサイズのトランジスタの開発が進められている。
　近年、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、または複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）に適用可能な表示装置が求められている。ＶＲ、ＡＲ、ＳＲ、およびＭＲは総称してＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ）とも呼ばれる。ＸＲ向けの表示装置は、現実感、及び没入感を高めるために、精細度の高いこと、及び色再現性の高いことが望まれている。当該表示装置に適用可能なものとして、例えば、液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）デバイス、または発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の発光デバイス（発光素子ともいう）を備える発光装置が挙げられる。
　特許文献１には、有機ＥＬデバイス（有機ＥＬ素子ともいう）を用いた、ＶＲ向けの表示装置が開示されている。
国際公開第２０１８／０８７６２５号
　本発明の一態様は、微細なサイズのトランジスタを有する半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、小型の半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、オン電流の大きいトランジスタを有する半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、性能の高い半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置、及びその作製方法を提供することを課題の一とする。または、本発明の一態様は、生産性の高い半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置、およびその作製方法を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、を有する半導体装置である。第１のトランジスタは、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層上の第２の導電層と、第１の半導体層と、第３の絶縁層と、第３の導電層と、を有する。第１の絶縁層、第２の絶縁層及び第２の導電層は、第１の導電層に達する開口を有する。第１の半導体層は、第２の導電層の上面及び側面、第１の絶縁層の側面、第２の絶縁層の側面、並びに第１の導電層の上面と接する。第３の絶縁層は、第１の半導体層上に設けられる。第３の導電層は、第３の絶縁層上に設けられる。第２のトランジスタは、第２の絶縁層上の第２の半導体層と、第２の半導体層上の第３の絶縁層と、第３の絶縁層を介して第２の半導体層と重なる領域を有する第４の導電層と、を有する。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、基板と、を有する半導体装置である。第１のトランジスタは、基板上の第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層上の第２の導電層と、第１の半導体層と、第３の絶縁層と、第３の導電層と、を有する。第１の絶縁層、第２の絶縁層及び第２の導電層は、第１の導電層に達する開口を有する。第１の半導体層は、第２の導電層の上面及び側面、第１の絶縁層の側面、第２の絶縁層の側面、並びに第１の導電層の上面と接する。第３の絶縁層は、第１の半導体層上に設けられる。第３の導電層は、第３の絶縁層上に設けられる。第２のトランジスタは、第２の絶縁層上の第２の半導体層と、第２の半導体層上の第３の絶縁層と、第３の絶縁層を介して第２の半導体層と重なる領域を有する第４の導電層と、基板上の第５の導電層と、を有する。第５の導電層は、第２の半導体層を介して、第４の導電層と重なる領域を有する。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、を有する半導体装置である。第１のトランジスタは、第１の導電層と、第１の導電層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層上の第２の導電層と、第１の半導体層と、第３の絶縁層と、第３の導電層と、を有する。第１の絶縁層、第２の絶縁層及び第２の導電層は、第１の導電層に達する開口を有する。第１の半導体層は、第２の導電層の上面及び側面、第１の絶縁層の側面、第２の絶縁層、並びに第１の導電層の上面と接する。第３の絶縁層は、第１の半導体層上に設けられる。第３の導電層は、第３の絶縁層上に設けられる。第２のトランジスタは、第２の絶縁層上の第２の半導体層と、第２の半導体層上の第３の絶縁層と、第３の絶縁層を介して第２の半導体層と重なる領域を有する第４の導電層と、第１の絶縁層上の第５の導電層と、を有する。第５の導電層は、第２の半導体層を介して、第４の導電層と重なる領域を有する。
　前述の半導体装置において、第１の半導体層及び第２の半導体層はそれぞれ、金属酸化物を有することが好ましい。
　前述の半導体装置において、第１の半導体層及び第２の半導体層は、同じ材料を有することが好ましい。
　前述の半導体装置において、第３の導電層及び第４の導電層は、同じ材料を有することが好ましい。
　前述の半導体装置において、第１の絶縁層は、第４の絶縁層と、第４の絶縁層上の第５の絶縁層と、第５の絶縁層上の第６の絶縁層と、を有することが好ましい。第４の絶縁層は、第５の絶縁層より膜密度が高い領域を有することが好ましい。第６の絶縁層は、第５の絶縁層より膜密度が高い領域を有することが好ましい。
　前述の半導体装置において、第１の絶縁層は、第４の絶縁層と、第４の絶縁層上の第５の絶縁層と、第５の絶縁層上の第６の絶縁層と、を有することが好ましい。第４の絶縁層は、第５の絶縁層より窒素の含有量が多い領域を有することが好ましい。第６の絶縁層は、第５の絶縁層より窒素の含有量が多い領域を有することが好ましい。
　前述の半導体装置において、第２の絶縁層は、第７の絶縁層と、第７の絶縁層上の第８の絶縁層と、を有することが好ましい。第７の絶縁層は、第８の絶縁層より膜密度が高い領域を有することが好ましい。
　前述の半導体装置において、第２の絶縁層は、第７の絶縁層と、第７の絶縁層上の第８の絶縁層と、を有することが好ましい。第７の絶縁層は、第８の絶縁層より窒素の含有量が多い領域を有することが好ましい。
　本発明の一態様は、第１の導電膜を形成し、第１の導電膜を加工して第１の導電層及び第２の導電層を形成し、第１の導電層上及び第２の導電層上に、第１の絶縁膜を形成し、第１の絶縁膜上に、第２の導電膜を形成し、第１の絶縁膜及び第２の導電膜を加工し、第１の導電層と重なる領域に開口を有する第１の絶縁層及び第３の導電層を形成し、第１の導電層の上面、第１の絶縁層の側面、並びに第３の導電層の上面及び側面と接する第１の半導体層と、第１の絶縁層の上面と接する第２の半導体層と、を形成し、第１の半導体層上及び第２の半導体層上に、第２の絶縁層を形成し、第２の絶縁層上に、第１の半導体層と重なる領域を有する第４の導電層と、第２の半導体層と重なる領域を有する第５の導電層と、を形成する半導体装置の作製方法である。
　本発明の一態様により、微細なサイズのトランジスタを有する半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、小型の半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、オン電流の大きいトランジスタを有する半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、性能の高い半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、信頼性の高い半導体装置、及びその作製方法を提供できる。または、本発明の一態様により、生産性の高い半導体装置の作製方法を提供できる。または、本発明の一態様により、新規な半導体装置、およびその作製方法を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の一例を示す上面図である。図１Ｂ及び図１Ｃは、半導体装置の一例を示す断面図である。
図２Ａ乃至図２Ｃは、半導体装置の一例を示す斜視図である。
図３Ａ及び図３Ｂは、半導体装置の一例を示す斜視図である。
図４Ａは、半導体装置の一例を示す上面図である。図４Ｂは、半導体装置の一例を示す断面図である。
図５Ａは、半導体装置の一例を示す上面図である。図５Ｂ及び図５Ｃは、半導体装置の一例を示す断面図である。
図６Ａ及び図６Ｂは、半導体装置の一例を示す断面図である。
図７Ａは、半導体装置の一例を示す上面図である。図７Ｂ及び図７Ｃは、半導体装置の一例を示す断面図である。
図８Ａ乃至図８Ｃは、半導体装置の一例を示す斜視図である。
図９Ａ及び図９Ｂは、半導体装置の一例を示す斜視図である。
図１０Ａは、半導体装置の一例を示す上面図である。図１０Ｂは、半導体装置の一例を示す断面図である。
図１１Ａ及び図１１Ｂは、半導体装置の一例を示す断面図である。
図１２Ａ及び図１２Ｂは、半導体装置の一例を示す断面図である。
図１３Ａは、半導体装置の一例を示す上面図である。図１３Ｂは、半導体装置の一例を示す断面図である。
図１４は、半導体装置の一例を示す断面図である。
図１５Ａは、半導体装置の一例を示す上面図である。図１５Ｂは、半導体装置の一例を示す断面図である。
図１６Ａ及び図１６Ｂは、半導体装置の一例を示す断面図である。
図１７Ａは、半導体装置の一例を示す上面図である。図１７Ｂは、半導体装置の一例を示す断面図である。
図１８Ａは、半導体装置の一例を示す斜視図である。図１８Ｂ及び図１８Ｃは、トランジスタ群の等価回路図である。
図１９Ａ及び図１９Ｂは、半導体装置の一例を示す斜視図である。
図２０Ａ及び図２０Ｂは、半導体装置の一例を示す斜視図である。
図２１Ａは、半導体装置の一例を示す上面図である。図２１Ｂは、半導体装置の一例を示す断面図である。
図２２Ａは、半導体装置の一例を示す斜視図である。図２２Ｂ及び図２２Ｃは、トランジスタ群の等価回路図である。
図２３Ａ及び図２３Ｂは、半導体装置の一例を示す斜視図である。
図２４Ａ及び図２４Ｂは、半導体装置の一例を示す斜視図である。
図２５Ａ乃至図２５Ｅは、半導体装置の作製方法の一例を示す断面図である。
図２６Ａ乃至図２６Ｄは、半導体装置の作製方法の一例を示す断面図である。
図２７Ａ乃至図２７Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２８Ａ乃至図２８Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２９Ａ及び図２９Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３０Ａ及び図３０Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３１Ａ及び図３１Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３２Ａ及び図３２Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３３Ａ及び図３３Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３４Ａ及び図３４Ｂは、半導体装置の作製方法の一例を示す断面図である。
図３５Ａは、表示装置の斜視図である。図３５Ｂは、表示装置のブロック図である。
図３６Ａは、ラッチ回路の回路図である。図３６Ｂは、インバータ回路の回路図である。
図３７Ａ及び図３７Ｂは、画素回路の回路図である。図３７Ｃは、画素回路の一例を示す断面図である。
図３８Ａ及び図３８Ｂは、画素回路の一例を示す断面図である。
図３９は、表示装置の構成例を示す断面図である。
図４０は、表示装置の構成例を示す断面図である。
図４１Ａ乃至図４１Ｃは、表示装置の構成例を示す断面図である。
図４２は、表示装置の構成例を示す断面図である。
図４３Ａ乃至図４３Ｇは、画素の一例を示す図である。
図４４Ａ乃至図４４Ｋは、画素の一例を示す図である。
図４５Ａ乃至図４５Ｆは、発光デバイスの構成例を示す図である。
図４６Ａ乃至図４６Ｃは、発光デバイスの構成例を示す図である。
図４７Ａ及び図４７Ｂは、表示装置の構成例を示す図である。
図４８Ａ乃至図４８Ｄは、表示装置の構成例を示す図である。
図４９Ａ乃至図４９Ｃは、表示装置の構成例を示す図である。
図５０Ａ乃至図５０Ｄは、表示装置の構成例を示す図である。
図５１Ａ乃至図５１Ｆは、表示装置の構成例を示す図である。
図５２Ａ乃至図５２Ｆは、表示装置の構成例を示す図である。
図５３Ａ乃至図５３Ｆは、電子機器の一例を示す図である。
図５４Ａ乃至図５４Ｆは、電子機器の一例を示す図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
　本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。
　本明細書等では、発光波長が異なる発光デバイス（発光素子ともいう）で少なくとも発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。ＳＢＳ構造は、発光デバイスごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。
　本明細書等において、正孔または電子を、「キャリア」といって示す場合がある。具体的には、正孔注入層または電子注入層を「キャリア注入層」といい、正孔輸送層または電子輸送層を「キャリア輸送層」といい、正孔ブロック層または電子ブロック層を「キャリアブロック層」という場合がある。なお、上述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、それぞれ、断面形状、または特性などによって明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つまたは３つの機能を兼ねる場合がある。
　本明細書等において、発光デバイスは、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）として、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）が挙げられる。
　本明細書等において、受光デバイス（受光素子ともいう）は、一対の電極間に少なくとも光電変換層として機能する活性層を有する。
　本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。例えば、島状の発光層とは、当該発光層と、隣接する発光層とが、物理的に分離されている状態であることを示す。
　本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面または被形成面とがなす角（テーパ角ともいう）が９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微小な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　本明細書等において、マスク層（犠牲層ともいう）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、製造工程中において、当該発光層を保護する機能を有する。
　本明細書等において、段切れとは、層、膜、または電極が、被形成面の形状（例えば段差など）に起因して分断されてしまう現象を示す。
　本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及びその作製方法等について、図１乃至図３４を用いて説明する。
＜構成例１＞
　本発明の一態様である半導体装置について、説明する。半導体装置１０の上面図（平面図ともいう）を、図１Ａに示す。図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１Ｂに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図を図１Ｃに示す。半導体装置１０の斜視図を、図２Ａに示す。なお、図１Ａ及び図２Ａにおいて、半導体装置１０の構成要素の一部（絶縁層等）を省略している。半導体装置の上面図及び斜視図については、以降の図面においても図１Ａ及び図２Ａと同様に、構成要素の一部を省略する。
　半導体装置１０は、トランジスタ１００と、トランジスタ２００と、を有する。
　トランジスタ１００は、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。導電層１０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａはソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは他方として機能する。半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。また、半導体層１０８のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
　基板１０２上に導電層１１２ａが設けられ、導電層１１２ａ上に絶縁層１１０が設けられ、絶縁層１１０上に絶縁層１２０が設けられ、絶縁層１２０上に導電層１１２ｂが設けられる。絶縁層１１０及び絶縁層１２０は、導電層１１２ａと導電層１１２ｂに挟持される領域を有する。導電層１１２ａは、絶縁層１１０及び絶縁層１２０を介して導電層１１２ｂと重なる領域を有する。絶縁層１１０及び絶縁層１２０は、導電層１１２ａと重なる領域に開口１４１を有する。開口１４１において、導電層１１２ａが露出する。導電層１１２ｂは、導電層１１２ａと重なる領域に開口１４３を有する。開口１４３は、開口１４１と重なる領域に設けられる。
　半導体層１０８は、開口１４１及び開口１４３を覆うように設けられる。半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の側面、並びに導電層１１２ａの上面と接する領域を有する。半導体層１０８は、開口１４１及び開口１４３を介して、導電層１１２ａと電気的に接続される。半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の側面、並びに導電層１１２ａの上面の形状に沿った形状を有する。
　トランジスタ１００のゲート絶縁層として機能する絶縁層１０６は、開口１４１及び開口１４３を覆うように設けられる。絶縁層１０６は、半導体層１０８、導電層１１２ｂ、及び絶縁層１１０上に設けられる。絶縁層１０６は、半導体層１０８の上面及び側面、導電層１１２ｂの上面及び側面、並びに絶縁層１１０の上面と接する領域を有する。絶縁層１０６は、絶縁層１１０の上面、導電層１１２ｂの上面及び側面、半導体層１０８の上面及び側面、並びに導電層１１２ａの上面の形状に沿った形状を有する。
　トランジスタ１００のゲート電極として機能する導電層１０４は、絶縁層１０６上に設けられ、絶縁層１０６の上面と接する領域を有する。導電層１０４は、絶縁層１０６を介して、半導体層１０８と重なる領域を有する。導電層１０４は、絶縁層１０６の上面の形状に沿った形状を有する。
　トランジスタ１００は、半導体層１０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、半導体層１０８の下面がソース電極及びドレイン電極と接することから、ＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。また、トランジスタ１００において、被形成面である基板１０２の表面に対して垂直方向、または概略垂直方向にドレイン電流が流れる。トランジスタ１００において、縦方向、または概略縦方向にドレイン電流が流れるということもでき、トランジスタ１００は「縦チャネル型トランジスタ」ということができる。
　トランジスタ１００は、導電層１１２ａと導電層１１２ｂの間に設けられる絶縁層の厚さでチャネル長を制御することができる。したがって、トランジスタの作製に用いる露光装置の限界解像度よりも小さなチャネル長を有するトランジスタを精度高く作製できる。また、複数のトランジスタ１００間の特性ばらつきも低減される。よって、トランジスタ１００を含む半導体装置の動作が安定し、信頼性を高めることができる。また、特性ばらつきが減ると、回路設計の自由度が高くなり、半導体装置の動作電圧を低くすることができる。よって、半導体装置の消費電力を低減できる。
　トランジスタ２００は、導電層２０４と、絶縁層１０６と、半導体層２０８と、絶縁層１９５と、導電層２１２ａと、導電層２１２ｂと、を有する。導電層２０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層２１２ａはソース電極及びドレイン電極の一方として機能し、導電層２１２ｂは他方として機能する。
　半導体層２０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能する。半導体層２０８は、チャネル形成領域を挟んで、一対の領域２０８Ｄを有する。一対の領域２０８Ｄの一方はソース領域として機能し、他方はドレイン領域として機能する。領域２０８Ｄは、チャネル形成領域よりもキャリア濃度の高い領域、または低抵抗な領域ともいうことができる。
　絶縁層１２０上に、半導体層２０８が設けられる。半導体層２０８は、半導体層１０８と同じ工程で形成することができる。半導体層２０８上に、絶縁層１０６が設けられる。絶縁層１０６は、半導体層２０８の上面及び側面に接して設けられる。絶縁層１０６の一部は、トランジスタ１００のゲート絶縁層として機能し、絶縁層１０６の他の一部は、トランジスタ２００のゲート絶縁層として機能する。絶縁層１０６上に、導電層２０４が設けられる。導電層２０４は、導電層１０４と同じ工程で形成することができる。
　導電層１０４、導電層２０４及び絶縁層１０６を覆うように、絶縁層１９５が設けられる。絶縁層１９５は、トランジスタ１００及びトランジスタ２００の保護層として機能する。絶縁層１９５は、不純物が拡散しにくい材料を用いることが好ましい。絶縁層１９５を設けることにより、トランジスタに外部から不純物が拡散することを効果的に抑制でき、表示装置の信頼性を高めることができる。不純物として、例えば、水及び水素が挙げられる。絶縁層１９５は、無機材料を有する絶縁層、または有機材料を有する絶縁層とすることができる。絶縁層１９５は、例えば、酸化物、酸化窒化物、窒化酸化物または窒化物の無機材料を好適に用いることができる。より具体的には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。有機材料として、例えば、アクリル樹脂、及びポリイミド樹脂の一または複数を用いることができる。有機材料は感光性の材料を用いてもよい。また、上述の絶縁膜を２以上積層して用いてもよい。絶縁層１９５は、無機材料を有する絶縁層と、有機材料を有する絶縁層との積層構造としてもよい。
　絶縁層１９５及び絶縁層１０６は、領域２０８Ｄに達する開口１４７ａ及び開口１４７ｂを有する。開口１４７ａ及び開口１４７ｂを覆うように、導電層２１２ａ及び導電層２１２ｂが設けられる。導電層２１２ａは一対の領域２０８Ｄの一方と電気的に接続され、導電層２１２ｂは一対の領域２０８Ｄの他方と電気的に接続される。
　トランジスタ２００は、半導体層２０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。例えば、ゲート電極として機能する導電層２０４をマスクに不純物元素を半導体層２０８に添加することにより、自己整合的にソース領域及びドレイン領域として機能する領域２０８Ｄを形成することができる。トランジスタ２００は、ＴＧＳＡ（Ｔｏｐ　Ｇａｔｅ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ）型のトランジスタということができる。
　トランジスタ２００は、導電層２０４の長さでチャネル長を制御することができる。したがって、トランジスタ２００のチャネル長は、トランジスタの作製に用いる露光装置の限界解像度以上の値となる。チャネル長を長くすることにより、飽和性の高いトランジスタとすることができる。
　なお、本明細書等において、トランジスタのＩｄ−Ｖｄ特性における飽和領域の電流の変化が小さいことを、「飽和性が高い」と表現する場合がある。
　前述したように、チャネル長の短いトランジスタ１００と、チャネル長の長いトランジスタ２００を、一部の工程を共通にして同じ基板上に形成することができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性を求められるトランジスタにトランジスタ２００を適用することにより、高い性能の半導体装置とすることができる。
　なお、図１Ａにおいて、開口１４７ａ及び開口１４７ｂの上面形状が、開口１４１及び開口１４３の上面形状と一致、または概略一致する構成を示しているが、本発明の一態様はこれに限られない。開口１４７ａ及び開口１４７ｂの上面形状が、開口１４１及び開口１４３の上面形状と異なってもよい。また、開口１４７ａ及び開口１４７ｂの上面形状はそれぞれ、例えば、円形、または楕円形とすることができる。開口１４７ａ及び開口１４７ｂの上面形状はそれぞれ、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状としてもよい。
　トランジスタ１００及びトランジスタ２００の詳細な構成について、説明する。
　トランジスタ１００が有する導電層１１２ａ及び導電層１１２ｂはそれぞれ、積層構造を有してもよい。図１Ｂ等は、導電層１１２ａが導電層１１２ａ＿１と、導電層１１２ａ＿１上の導電層１１２ａ＿２との積層構造を有する構成を示している。図１Ｂに示すように、導電層１１２ａ＿２は開口１４５を有し、開口１４５において導電層１１２ａ＿１が露出する。開口１４５において、導電層１１２ａ＿１は半導体層１０８と接する領域を有する。導電層１１２ａ＿２は、半導体層１０８と接する領域を有さないことが好ましい。
　図２Ｂは、導電層１１２ａを抜粋して示す斜視図である。導電層１１２ａ＿２は、導電層１１２ａ＿１と重なる領域に開口１４５を有する。開口１４５において、導電層１１２ａ＿１が露出する。
　図２Ｃは、導電層１１２ａ、導電層１１２ｂ、開口１４１及び開口１４３を抜粋して示す斜視図である。なお、絶縁層１１０及び絶縁層１２０に設けられる開口１４１は破線で示している。図２Ｃに示すように、導電層１１２ｂは、導電層１１２ａと重なる領域に開口１４３を有する。
　開口１４１及び開口１４３の上面形状はそれぞれ、例えば、円形、または楕円形とすることができる。開口１４１及び開口１４３の上面形状はそれぞれ、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状としてもよい。図１Ａに示すように、開口１４１及び開口１４３の上面形状はそれぞれ、円形であることが好ましい。開口１４１及び開口１４３の上面形状を円形とすることにより、開口１４１及び開口１４３を形成する際の加工精度を高めることができ、微細なサイズの開口１４１及び開口１４３を形成することができる。なお、本明細書等において、円形とは真円に限定されない。
　導電層１１２ｂの開口１４３側の端部は、絶縁層１２０の開口１４１側の端部と一致、または概略一致することが好ましい。開口１４３の上面形状は、開口１４１の上面形状と一致、または概略一致するともいえる。なお、本明細書等において、導電層１１２ｂの開口１４３側の端部とは、導電層１１２ｂの開口１４３側の下面端部を指す。導電層１１２ｂの下面とは、絶縁層１２０側の面を指す。絶縁層１２０の開口１４１側の端部とは、絶縁層１２０の開口１４１側の上面端部を指す。絶縁層１２０の上面とは、導電層１１２ｂ側の面を指す。また、開口１４３の上面形状とは、導電層１１２ｂの開口１４３側の下面端部の形状を指す。開口１４１の上面形状とは、絶縁層１２０の開口１４１側の上面端部の形状を指す。
　端部が一致、または概略一致するとは、端部が揃っている、または概略揃っているともいえる。端部が揃っている、または概略揃っている場合、及び、上面形状が一致または概略一致している場合、上面視（平面視ともいう）において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または、上層が下層の外側に位置することもあり、この場合も端部が概略揃っている、または、上面形状が概略一致している、という。
　開口１４１は、例えば、開口１４３の形成に用いたレジストマスクを用いて形成することができる。具体的には、絶縁層１１０となる第１の絶縁膜、第１の絶縁膜上の絶縁層１２０となる第２の絶縁膜、第２の絶縁膜上の導電層１１２ｂとなる導電膜、及び当該導電膜上のレジストマスクを形成する。そして、当該レジストマスクを用いて当該導電膜に開口１４３を形成した後に、当該レジストマスクを用いて第１の絶縁膜及び第２の絶縁膜に開口１４１を形成することにより、開口１４１の端部と開口１４３の端部を一致、または概略一致させることができる。このような構成とすることにより、工程を簡略にすることができる。
　開口１４３を形成した後に、開口１４３と異なる工程で開口１４１を形成してもよい。また、開口１４１と開口１４３の形成順は特に限定されない。例えば、第１の絶縁膜及び第２の絶縁膜に開口１４１を形成した後に、導電層１１２ｂとなる導電膜を形成し、当該導電膜に開口１４３を形成してもよい。
　導電層１１２ｂの開口１４３側の端部は、絶縁層１２０の開口１４１側の端部と一致しなくてもよい。つまり、開口１４３の上面形状は、開口１４１の上面形状と一致しなくてもよい。上面視において、開口１４３は開口１４１を包含することが好ましい。導電層１１２ｂの開口１４３側の端部が、絶縁層１２０の開口１４１側の端部より外側に位置してもよい。半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１２０の上面及び側面、絶縁層１１０の側面、並びに導電層１１２ａの上面と接する領域を有する。このような構成とすることにより、導電層１１２ａ、導電層１１２ｂ及び絶縁層１２０上に形成される層（例えば、半導体層１０８）の被形成面の段差が小さくなる。したがって、導電層１１２ａ、導電層１１２ｂ、絶縁層１１０及び絶縁層１２０上に形成される層の被覆性を高めることができ、当該層に段切れまたは鬆といった不具合が発生することを抑制できる。
　なお、本実施の形態では、絶縁層１１０、絶縁層１２０及び導電層１１２ｂに開口１４１及び開口１４３を設け、開口１４１及び開口１４３を覆うように半導体層１０８を設ける構成を示しているが、本発明の一態様はこれに限られない。本発明の一態様である半導体装置は、導電層１１２ａ上に絶縁層１１０及び絶縁層１２０が設けられる第１の領域と、導電層１１２ａ上に絶縁層１１０及び絶縁層１２０が設けられない第２の領域を有すればよい。トランジスタ１００において、第１の領域と第２の領域によって生じる段差に半導体層１０８が設けられればよい。絶縁層１０６は、半導体層１０８上に設けられればよく、導電層１０４は、絶縁層１０６を介して導電層１１２ａと導電層１１２ｂの間の半導体層１０８と重なるように設けられればよい。
　半導体層１０８は、導電層１１２ｂの開口１４３側の端部を覆っていることが好ましい。図１Ｂ等では、半導体層１０８の端部が導電層１１２ｂ上に位置する構成を示している。半導体層１０８の端部は、導電層１１２ｂの上面に接するともいえる。なお、半導体層１０８が、導電層１１２ｂの開口１４３に面しない側の端部まで延伸して覆ってもよい。半導体層１０８の端部が、絶縁層１２０の上面に接してもよい。
　図３Ａは、トランジスタ１００が有する導電層１１２ａ及び半導体層１０８、並びにトランジスタ２００が有する半導体層２０８を抜粋して示す斜視図である。図３Ａに示すように、半導体層１０８は、開口１４１及び開口１４３を覆うように設けられる。図１Ｂ等に示すように、開口１４１において、半導体層１０８は、導電層１１２ａの上面と接する領域を有する。具体的には、開口１４１において、半導体層１０８は、導電層１１２ａ＿１の上面と接する領域を有することが好ましい。半導体層２０８は、半導体層１０８と同じ工程で形成することができる。図１Ｂ等に示すように、半導体層２０８は絶縁層１２０上に設けられる。なお、半導体層１０８と半導体層２０８を異なる工程で形成してもよい。半導体層１０８と半導体層２０８で異なる材料を用いてもよい。
　図１Ｂ等では半導体層１０８及び半導体層２０８をそれぞれ、単層構造で示しているが、本発明の一態様はこれに限られない。半導体層１０８及び半導体層２０８をそれぞれ、２層以上の積層構造としてもよい。
　図３Ｂは、トランジスタ１００が有する導電層１１２ａ及び導電層１０４、並びにトランジスタ２００が有する導電層２０４を抜粋して示す斜視図である。図３Ｂに示すように、導電層１０４は、開口１４１及び開口１４３を覆うように設けられる。導電層２０４は、導電層１０４と同じ工程で形成することができる。図１Ｂ等に示すように、導電層１０４及び導電層２０４は、絶縁層１０６上に設けられる。
　図１Ｂ等に示すように、トランジスタ１００において、開口１４１及び開口１４３において、導電層１０４は、絶縁層１０６を介して半導体層１０８と重なる領域を有する。また、導電層１０４は、絶縁層１０６及び半導体層１０８を介して導電層１１２ａと重なる領域、及び導電層１１２ｂと重なる領域を有する。導電層１０４は、導電層１１２ｂの開口１４３側の端部を覆っていることが好ましい。このような構成とすることで、半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体がチャネル形成領域として機能することができる。なお、導電層１０４が、導電層１１２ｂの開口１４３に面しない側の端部まで延伸して覆ってもよい。また、導電層１０４が、半導体層１０８の端部まで延伸して覆ってもよい。
　導電層１１２ａ、導電層１１２ｂ及び導電層１０４はそれぞれ、配線として機能することができる。トランジスタ１００はこれらの配線が重なる領域に設けることができ、トランジスタ１００及び当該配線を有する回路において、トランジスタ１００及び配線の占有面積を縮小することができる。したがって、回路の占有面積を縮小することができ、小型の半導体装置とすることができる。例えば、本発明の一態様である半導体装置を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、表示装置の駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。
　本発明の一態様の半導体装置において、配線として機能する導電層１１２ａと、導電層１１２ｂと、導電層１０４、及び導電層２０４と、はそれぞれ異なる層に設けられる。したがって、それぞれの層で配線を配置できるため、レイアウトの自由度が高まり、回路の占有面積を縮小することができる。
　ここで、トランジスタ１００のチャネル長及びチャネル幅について、図４Ａ及び図４Ｂを用いて説明する。図４Ａは、トランジスタ１００の上面図である。図４Ｂは、図１Ｂに示すトランジスタ１００の拡大図である。
　半導体層１０８において、導電層１１２ａと接する領域はソース領域及びドレイン領域の一方として機能し、導電層１１２ｂと接する領域は他方として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。
　トランジスタ１００のチャネル長は、ソース領域とドレイン領域の間の距離となる。図４Ｂは、トランジスタ１００のチャネル長Ｌ１００を破線の両矢印で示している。チャネル長Ｌ１００は、断面視において、半導体層１０８と導電層１１２ａが接する領域の端部と、半導体層１０８と導電層１１２ｂが接する領域の端部との距離となる。
　ここで、トランジスタ１００のチャネル長Ｌ１００は、断面視における絶縁層１１０の開口１４１側の側面の長さと絶縁層１２０の開口１４１側の側面の長さの和に相当する。つまり、チャネル長Ｌ１００は、絶縁層１１０の膜厚Ｔ１１０、絶縁層１２０の膜厚Ｔ１２０、及び絶縁層１１０の開口１４１側の側面と絶縁層１１０の被形成面（ここでは、導電層１１２ａの上面）とのなす角θ１１０で決まり、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ１００を露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。例えば、チャネル長Ｌ１００は、０．０１μｍ以上３μｍ未満が好ましく、さらには０．０５μｍ以上３μｍ未満が好ましく、さらには０．１μｍ以上３μｍ未満が好ましく、さらには０．１５μｍ以上３μｍ未満が好ましく、さらには０．２μｍ以上３μｍ未満が好ましく、さらには０．２μｍ以上２．５μｍ以下が好ましく、さらには０．２μｍ以上２μｍ以下が好ましく、さらには０．２μｍ以上１．５μｍ以下が好ましく、さらには０．３μｍ以上１．５μｍ以下が好ましく、さらには０．３μｍ以上１．２μｍ以下が好ましく、さらには０．４μｍ以上１．２μｍ以下が好ましく、さらには０．４μｍ以上１μｍ以下が好ましく、さらには０．５μｍ以上１μｍ以下が好ましい。図４Ｂは、絶縁層１１０の膜厚Ｔ１１０を一点鎖線の両矢印で示し、絶縁層１２０の膜厚Ｔ１２０を一点鎖線の矢印で示している。
　チャネル長Ｌ１００を小さくすることにより、トランジスタ１００のオン電流を大きくすることができる。トランジスタ１００を用いることにより、高速動作が可能な回路を作製することができる。さらには回路の占有面積を縮小することが可能となる。したがって、小型の半導体装置とすることができる。例えば、本発明の一態様である半導体装置を大型の表示装置、または高精細な表示装置に適用する際、配線数が増加した場合においても、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。また、回路の占有面積を縮小できるため、表示装置の額縁を狭くすることができる。
　絶縁層１１０の膜厚Ｔ１１０、絶縁層１２０の膜厚Ｔ１２０及び角θ１１０を調整することにより、チャネル長Ｌ１００を制御することができる。
　絶縁層１１０の膜厚Ｔ１１０と絶縁層１２０の膜厚Ｔ１２０の和は、０．０１μｍ以上３μｍ未満が好ましく、さらには０．０５μｍ以上３μｍ未満が好ましく、さらには０．１μｍ以上３μｍ未満が好ましく、さらには０．１５μｍ以上３μｍ未満が好ましく、さらには０．２μｍ以上３μｍ未満が好ましく、さらには０．２μｍ以上２．５μｍ以下が好ましく、さらには０．２μｍ以上２μｍ以下が好ましく、さらには０．２μｍ以上１．５μｍ以下が好ましく、さらには０．３μｍ以上１．５μｍ以下が好ましく、さらには０．３μｍ以上１．２μｍ以下が好ましく、さらには０．４μｍ以上１．２μｍ以下が好ましく、さらには０．４μｍ以上１μｍ以下が好ましく、さらには０．５μｍ以上１μｍ以下が好ましい。
　絶縁層１１０及び絶縁層１２０の開口１４１側の側面は、テーパ形状であることが好ましい。絶縁層１１０の開口１４１側の側面と絶縁層１１０の被形成面（ここでは、導電層１１２ａの上面）とのなす角θ１１０は、９０度未満であることが好ましい。角θ１１０を小さくすることにより、絶縁層１１０上に設けられる層（例えば、半導体層１０８）の被覆性を高めることができる。しかしながら、角θ１１０を小さくすると、半導体層１０８と導電層１１２ａとの接触面積が小さくなり、半導体層１０８と導電層１１２ａの接触抵抗が高くなってしまう場合がある。角θ１１０は４５度以上９０度未満が好ましく、さらには５０度以上９０度未満が好ましく、さらには５５度以上９０度未満が好ましく、さらには６０度以上９０度未満が好ましく、さらには６０度以上８５度以下が好ましく、さらには６５度以上８５度以下が好ましく、さらには６５度以上８０度以下が好ましく、さらには７０度以上８０度以下が好ましい。角θ１１０を前述の範囲とすることで、導電層１１２ａ及び絶縁層１１０上に形成される層（例えば、半導体層１０８）の被覆性を高めることができ、当該層に段切れまたは鬆といった不具合が発生することを抑制できる。また、半導体層１０８と導電層１１２ａの接触抵抗を低くすることができる。
　なお、図４Ｂ等では、断面視において、絶縁層１１０及び絶縁層１２０の開口１４１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁層１１０及び絶縁層１２０の開口１４１側の側面の形状は曲線であってもよく、また側面の形状が直線である領域と曲線である領域の双方を有してもよい。
　導電層１１２ｂは、開口１４１の内側に設けないことが好ましい。具体的には、導電層１１２ｂは、絶縁層１１０の開口１４１側の側面と接する領域を有さず、かつ絶縁層１２０の開口１４１側の側面と接する領域を有さないことが好ましい。導電層１１２ｂを開口１４１の内側にも設ける場合、トランジスタ１００のチャネル長Ｌ１００が絶縁層１１０及び絶縁層１２０の側面の長さより短くなり、チャネル長Ｌ１００の制御が困難になってしまう場合がある。したがって、開口１４３の上面形状が開口１４１の上面形状と一致、または、上面視において、開口１４３が開口１４１を包含することが好ましい。
　トランジスタ１００のチャネル幅は、チャネル長方向と直交する方向における、ソース領域の幅、またはドレイン領域の幅となる。つまり、チャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ａが接する領域の幅、または半導体層１０８と導電層１１２ｂが接する領域の幅となる。ここでは、トランジスタ１００のチャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ｂが接する領域の幅として説明する。図４Ａ及び図４Ｂは、トランジスタ１００のチャネル幅Ｗ１００を実線の両矢印で示している。チャネル幅Ｗ１００は、上面視における開口１４３の周の長さとなる。具体的には、チャネル幅Ｗ１００は、上面視において、開口１４３側の導電層１１２ｂの下面端部の長さとなる。
　チャネル幅Ｗ１００は、開口１４３の上面形状で決まる。図４Ａ及び図４Ｂは、開口１４３の幅Ｄ１４３を二点鎖線の両矢印で示している。幅Ｄ１４３は、上面視において、開口１４３に外接する最小の矩形の短辺を指す。フォトリソグラフィ法を用いて開口１４３を形成する場合、開口１４３の幅Ｄ１４３は露光装置の限界解像度以上となる。幅Ｄ１４３は、例えば、０．２μｍ以上５μｍ未満が好ましく、さらには０．２μｍ以上４．５μｍ未満が好ましく、さらには０．２μｍ以上４μｍ未満が好ましく、さらには０．２μｍ以上３．５μｍ未満が好ましく、さらには０．２μｍ以上３μｍ未満が好ましく、さらには０．２μｍ以上２．５μｍ以下が好ましく、さらには０．２μｍ以上２μｍ以下が好ましく、さらには０．２μｍ以上１．５μｍ以下が好ましく、さらには０．３μｍ以上１．５μｍ以下が好ましく、さらには０．３μｍ以上１．２μｍ以下が好ましく、さらには０．４μｍ以上１．２μｍ以下が好ましく、さらには０．４μｍ以上１μｍ以下が好ましく、さらには０．５μｍ以上１μｍ以下が好ましい。なお、開口１４３の上面形状が円形の場合、幅Ｄ１４３は開口１４３の直径に相当し、チャネル幅Ｗ１００は“Ｄ１４３×π”と算出することができる。
　続いて、トランジスタ２００のチャネル長及びチャネル幅について、図５Ａ及び図５Ｂを用いて説明する。図５Ａは、トランジスタ２００の上面図である。図５Ｂは、図１Ｂに示すトランジスタ２００の拡大図である。
　半導体層２０８において、一対の領域２０８Ｄはソース領域及びドレイン領域として機能し、ソース領域とドレイン領域の間の領域はチャネル形成領域として機能する。チャネル形成領域は、絶縁層１０６を介して導電層２０４と重なる領域を有する。
　トランジスタ２００のチャネル長は、一対の領域２０８Ｄの間において、半導体層２０８と導電層２０４が重なる領域の長さとなる。図５Ａ及び図５Ｂは、トランジスタ２００のチャネル長Ｌ２００を破線の両矢印で示している。トランジスタ２００のチャネル長Ｌ２００は、導電層２０４の長さで決まり、トランジスタの作製に用いる露光装置の限界解像度以上の値となる。例えば、チャネル長Ｌ２００を、１．５μｍ以上とすることができる。チャネル長を長くすることにより、飽和性の高いトランジスタとすることができる。
　トランジスタ２００のチャネル幅は、チャネル長方向と直交する方向における、半導体層２０８と導電層２０４の重なる領域の幅となる。図５Ａ及び図５Ｃは、トランジスタ２００のチャネル幅Ｗ２００を実線の両矢印で示している。
　前述したように、トランジスタ１００のチャネル長Ｌ１００は露光装置の限界解像度よりも小さな値とすることができ、トランジスタ２００のチャネル長Ｌ２００は露光装置の限界解像度以上の値とすることができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和性が求められるトランジスタにトランジスタ２００を適用することにより、それぞれのトランジスタの利点を生かした高い性能の半導体装置１０とすることができる。
　本発明の一態様である半導体装置１０は、基板１０２上に、構造及びチャネル長が異なるトランジスタ１００とトランジスタ２００を一部の工程を共通にして形成することができる。具体的には、半導体層１０８及び半導体層２０８を同じ工程で形成することができる。絶縁層１０６の一部はトランジスタ１００のゲート絶縁層として機能し、絶縁層１０６の他の一部はトランジスタ２００のゲート絶縁層として機能する。導電層１０４及び導電層２０４は、同じ工程で形成することができる。したがって、半導体装置１０の製造コストを低くすることができる。
　以下では、本実施の形態の半導体装置に含まれる構成要素について、説明する。
＜半導体装置の構成要素＞
［半導体層１０８、半導体層２０８］
　半導体層１０８及び半導体層２０８に用いることができる半導体材料は、特に限定されない。例えば、単体半導体、または化合物半導体を用いることができる。単体半導体として、例えば、シリコンまたはゲルマニウムを用いることができる。化合物半導体として、例えば、ヒ化ガリウム、シリコンゲルマニウムが挙げられる。化合物半導体として、半導体特性を有する有機物、または半導体特性を有する金属酸化物（酸化物半導体ともいう）を用いることができる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
　半導体層１０８及び半導体層２０８に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、または結晶性を有する半導体（単結晶性半導体、多結晶半導体、微結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
　半導体層１０８及び半導体層２０８はそれぞれ、シリコンを用いることができる。シリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
　半導体層に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製することができる。半導体層に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
　半導体層１０８及び半導体層２０８はそれぞれ、金属酸化物（酸化物半導体）を有することが好ましい。半導体層１０８及び半導体層２０８に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　半導体層１０８及び半導体層２０８はそれぞれ、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
　ここで、半導体層１０８及び半導体層２０８が有する金属酸化物の組成は、トランジスタ１００及びトランジスタ２００の電気的特性、及び信頼性に大きく影響する。
　例えば、金属酸化物に含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、オン電流の大きい、または電界効果移動度の高いトランジスタを実現することができる。当該トランジスタを大きいオン電流が求められるトランジスタに適用することにより、優れた電気特性を有する半導体装置とすることができる。
　なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、周期表において周期の数が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期の数が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期の数が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　半導体層にＩｎ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が亜鉛の原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝３：１、Ｉｎ：Ｚｎ＝４：１、Ｉｎ：Ｚｎ＝５：１、Ｉｎ：Ｚｎ＝７：１、Ｉｎ：Ｚｎ＝１０：１、またはこれらの近傍の金属酸化物を用いることができる。
　半導体層にＩｎ−Ｓｎ酸化物を用いる場合、インジウムの原子数比がスズの原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｓｎ＝１：１、Ｉｎ：Ｓｎ＝２：１、Ｉｎ：Ｓｎ＝３：１、Ｉｎ：Ｓｎ＝４：１、Ｉｎ：Ｓｎ＝５：１、Ｉｎ：Ｓｎ＝７：１、Ｉｎ：Ｓｎ＝１０：１、またはこれらの近傍の金属酸化物を用いることができる。
　半導体層にＩｎ−Ｓｎ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が、スズの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、スズの原子数比よりも高い金属酸化物を用いることが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝３：１：２、Ｉｎ：Ｓｎ：Ｚｎ＝４：２：３、Ｉｎ：Ｓｎ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：６、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：７、Ｉｎ：Ｓｎ：Ｚｎ＝５：１：８、Ｉｎ：Ｓｎ：Ｚｎ＝６：１：６、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：６、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：７、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：８、Ｉｎ：Ｓｎ：Ｚｎ＝５：２：５、Ｉｎ：Ｓｎ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｓｎ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｓｎ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
　半導体層にＩｎ−Ａｌ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が、アルミニウムの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、アルミニウムの原子数比よりも高い金属酸化物を用いることが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ａｌ：Ｚｎ＝２：１：３、Ｉｎ：Ａｌ：Ｚｎ＝３：１：２、Ｉｎ：Ａｌ：Ｚｎ＝４：２：３、Ｉｎ：Ａｌ：Ｚｎ＝４：２：４．１、Ｉｎ：Ａｌ：Ｚｎ＝５：１：３、Ｉｎ：Ａｌ：Ｚｎ＝５：１：６、Ｉｎ：Ａｌ：Ｚｎ＝５：１：７、Ｉｎ：Ａｌ：Ｚｎ＝５：１：８、Ｉｎ：Ａｌ：Ｚｎ＝６：１：６、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：３、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：６、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：７、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：８、Ｉｎ：Ａｌ：Ｚｎ＝５：２：５、Ｉｎ：Ａｌ：Ｚｎ＝１０：１：１０、Ｉｎ：Ａｌ：Ｚｎ＝２０：１：１０、Ｉｎ：Ａｌ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
　半導体層にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、含有される全ての金属元素の原子数の和に対するインジウムの原子数比が、ガリウムの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、ガリウムの原子数比よりも高い金属酸化物を用いることが、より好ましい。例えば、半導体層は、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：７、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
　半導体層にＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、含有される全ての金属元素の原子数の和に対するインジウムの原子数比が、元素Ｍの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、元素Ｍの原子数比よりも高い金属酸化物を用いることが、より好ましい。例えば、半導体層は、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：７、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、またはこれらの近傍の金属酸化物を用いることができる。
　なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数比の合計を、元素Ｍの原子数比とすることができる。例えば、元素Ｍとしてガリウムとアルミニウムを有するＩｎ−Ｇａ−Ａｌ−Ｚｎ酸化物の場合、ガリウムの原子数比とアルミニウムの原子数比の合計を元素Ｍの原子数比とすることができる。また、インジウム、元素Ｍ、及び亜鉛の原子数比が前述の範囲であることが好ましい。例えば、元素Ｍとしてガリウムとスズを有するＩｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物の場合、ガリウムの原子数比とスズの原子数比の合計を元素Ｍの原子数比とすることができる。また、インジウム、元素Ｍ、及び亜鉛の原子数比が前述の範囲であることが好ましい。
　金属酸化物に含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合が、３０原子％以上１００原子％以下、好ましくは３０原子％以上９５原子％以下、より好ましくは３５原子％以上９５原子％以下、より好ましくは３５原子％以上９０原子％以下、より好ましくは４０原子％以上９０原子％以下、より好ましくは４５原子％以上９０原子％以下、より好ましくは５０原子％以上８０原子％以下、より好ましくは６０原子％以上８０原子％以下、より好ましくは７０原子％以上８０原子％以下である金属酸化物を用いることが好ましい。例えば、半導体層にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、インジウム、元素Ｍ、及び亜鉛の原子数の合計に対する、インジウムの原子数の割合が前述の範囲であることが好ましい。
　本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
　金属酸化物の組成の分析は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
　本明細書等において、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。例えば、原子数比がＩｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成と記載する場合、インジウムの原子数比を４としたとき、Ｍの原子数比が１以上３以下であり、亜鉛の原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成と記載する場合、インジウムの原子数比を５としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成と記載する場合、インジウムの原子数比を１としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が０．１より大きく２以下である場合を含む。
　金属酸化物の形成は、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、ターゲットの原子数比と、当該金属酸化物の原子数比が異なる場合がある。特に、亜鉛は、ターゲットの原子数比よりも金属酸化物の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０％以上９０％以下程度となる場合がある。
　ここで、トランジスタの信頼性について、説明する。トランジスタの信頼性を評価する指標の１つとして、ゲートに電界を印加した状態で保持する、ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験がある。その中でも、ソース電位及びドレイン電位に対して、ゲートに正の電位（正バイアス）を与えた状態で、高温下で保持する試験をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験、ゲートに負の電位（負バイアス）を与えた状態で、高温下で保持する試験をＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験と呼ぶ。また、光を照射した状態で行うＰＢＴＳ試験及びＮＢＴＳ試験をそれぞれ、ＰＢＴＩＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験と呼ぶ。
　ｎチャネル型のトランジスタにおいては、トランジスタをオン状態（電流を流す状態）とする際にゲートに正の電位が与えられるため、ＰＢＴＳ試験でのしきい値電圧の変動量が、トランジスタの信頼性の指標として着目すべき重要な項目の１つとなる。
　半導体層にガリウムを含まない、またはガリウムの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、ガリウムを含む金属酸化物を用いる場合は、インジウムの含有率よりも、ガリウムの含有率を低くすることが好ましい。これにより、信頼性の高いトランジスタを実現することができる。
　ＰＢＴＳ試験でのしきい値電圧の変動の１つの要因として、半導体層とゲート絶縁層の界面、または界面近傍における欠陥準位が挙げられる。欠陥準位密度が大きいほど、ＰＢＴＳ試験での劣化が顕著になる。半導体層の、ゲート絶縁層と接する領域におけるガリウムの含有率を低くすることにより、当該欠陥準位の生成を抑制することができる。
　ガリウムを含まない、またはガリウムの含有率の低い金属酸化物を半導体層に用いることによりＰＢＴＳ試験でのしきい値電圧の変動を抑制できる理由として、例えば、以下のようなことが考えられる。金属酸化物におけるガリウムは、他の金属元素（例えば、インジウムまたは亜鉛）と比較して、酸素を誘引しやすい性質を有する。そのため、ガリウムを多く含む金属酸化物と、ゲート絶縁層との界面において、ガリウムがゲート絶縁層中の余剰酸素と結合することにより、キャリア（ここでは電子）トラップサイトを生じさせやすくなると推察される。そのため、ゲートに正の電位を与えた際に、半導体層とゲート絶縁層との界面にキャリアがトラップされることにより、しきい値電圧が変動することが考えられる。
　より具体的には、半導体層にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、インジウムの原子数比が、ガリウムの原子数比よりも高い金属酸化物を、半導体層に適用することができる。また、亜鉛の原子数比が、ガリウムの原子数比よりも高い金属酸化物を用いることが、より好ましい。言い換えると、金属元素の原子数比が、Ｉｎ＞Ｇａ、且つＺｎ＞Ｇａを満たす金属酸化物を、半導体層に適用することが好ましい。
　半導体層は、含有される全ての金属元素の原子数の和に対するガリウムの原子数の割合が、０原子％より高く５０原子％以下、好ましくは０．１原子％以上４０原子％以下、より好ましくは０．１原子％以上３５原子％以下、より好ましくは０．１原子％以上３０原子％以下、より好ましくは０．１原子％以上２５原子％以下、より好ましくは０．１原子％以上２０原子％以下、より好ましくは０．１原子％以上１５原子％以下、より好ましくは０．１原子％以上１０原子％以下である金属酸化物を用いることが好ましい。半導体層中のガリウムの含有率を低くすることにより、ＰＢＴＳ試験に対する耐性の高いトランジスタとすることができる。なお、金属酸化物にガリウムを含有させることにより、金属酸化物に酸素欠損（ＶＯ：Ｏｘｙｇｅｎ　Ｖａｃａｎｃｙ）が生じにくくなるといった効果を奏する。
　半導体層に、ガリウムを含まない金属酸化物を適用してもよい。例えば、Ｉｎ−Ｚｎ酸化物を半導体層に適用することができる。このとき、金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数比を高くすることにより、トランジスタの電界効果移動度を高めることができる。一方、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数比を高くすることにより、結晶性の高い金属酸化物となるため、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。また、半導体層には、酸化インジウムなどの、ガリウム及び亜鉛を含まない金属酸化物を適用してもよい。ガリウムを含まない金属酸化物を用いることにより、特に、ＰＢＴＳ試験におけるしきい値電圧の変動を極めて小さなものとすることができる。
　例えば、半導体層に、インジウムと亜鉛を含む酸化物を用いることができる。このとき、金属元素の原子数比が、例えばＩｎ：Ｚｎ＝２：３、Ｉｎ：Ｚｎ＝４：１、またはこれらの近傍である金属酸化物を用いることができる。
　なお、代表的にガリウムを挙げて説明したが、ガリウムに代えて元素Ｍを用いた場合にも適用できる。半導体層には、インジウムの原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。また、亜鉛の原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。
　半導体層に元素Ｍの含有率が低い金属酸化物を適用することにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。当該トランジスタを正バイアス印加に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有する半導体装置とすることができる。
　続いて、光に対するトランジスタの信頼性について、説明する。
　トランジスタに光が入射することにより、トランジスタの電気特性が変動してしまう場合がある。特に、光が入射しうる領域に適用されるトランジスタは、光照射下での電気特性の変動が小さく、光に対する信頼性が高いことが好ましい。光に対する信頼性は、例えば、ＮＢＴＩＳ試験でのしきい値電圧の変動量により評価することができる。
　金属酸化物の元素Ｍの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、元素Ｍの原子数比がインジウムの原子数比以上である金属酸化物はバンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくすることができる。半導体層が有する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、さらには２．５ｅＶ以上が好ましく、さらには３．０ｅＶ以上が好ましく、さらには３．２ｅＶ以上が好ましく、さらには３．３ｅＶ以上が好ましく、さらには３．４ｅＶ以上が好ましく、さらには３．５ｅＶ以上が好ましい。
　例えば、半導体層は、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、またはこれらの近傍の金属酸化物を用いることができる。
　半導体層は、特に、含有される全ての金属元素の原子数の和に対する元素Ｍの原子数の割合が、２０原子％以上７０原子％以下、好ましくは３０原子％以上７０原子％以下、より好ましくは３０原子％以上６０原子％以下、より好ましくは４０原子％以上６０原子％以下、より好ましくは５０原子％以上６０原子％以下である金属酸化物を好適に用いることができる。
　半導体層にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、含有される全ての金属元素の原子数の和に対するインジウムの原子数比が、ガリウムの原子数比以下の金属酸化物を適用することができる。例えば、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、またはこれらの近傍の金属酸化物を用いることができる。
　半導体層は、特に、含有される全ての金属元素の原子数の和に対するガリウムの原子数の割合が、２０原子％以上６０原子％以下、好ましくは２０原子％以上５０原子％以下、より好ましくは３０原子％以上５０原子％以下、より好ましくは４０原子％以上６０原子％以下、より好ましくは５０原子％以上６０原子％以下である金属酸化物を好適に用いることができる。
　半導体層に元素Ｍの含有率が高い金属酸化物を適用することにより、光に対する信頼性が高いトランジスタとすることができる。当該トランジスタを光に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有する半導体装置とすることができる。
　元素Ｍの含有率が高くすることにより、金属酸化物に酸素欠損（ＶＯ）が形成されることを抑制できる。したがって、半導体層に元素Ｍの含有率が高い金属酸化物を適用することにより、酸素欠損（ＶＯ）に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　または、亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、半導体層に亜鉛の含有率が高い金属酸化物を適用することにより、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　前述したように、半導体層に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
　半導体層は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。
　半導体層が有する２以上の金属酸化物層は、組成が互いに異なってもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。また、元素Ｍとして、ガリウム又はアルミニウムを用いることが特に好ましい。例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
　半導体層は、結晶性を有する金属酸化物層を用いることが好ましい。例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層に用いることにより、半導体層中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体層に用いる金属酸化物層の結晶性が高いほど、半導体層中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
　金属酸化物層をスパッタリング法により形成する場合、形成時の基板温度が高いほど、結晶性の高い金属酸化物層を形成することができる。形成時の基板温度は、例えば、形成時に基板が置かれるステージの温度により調整できる。また、形成に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）、または処理室内の酸素分圧が高いほど、結晶性の高い金属酸化物層を形成することができる。
　半導体層は、結晶性が異なる２以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。または、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。半導体層が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。例えば、同じスパッタリングターゲットを用いて、酸素流量比または酸素分圧を異ならせることにより、結晶性が異なる２以上の金属酸化物層の積層構造を形成することができる。なお、半導体層が有する２以上の金属酸化物層は、組成が互いに異なってもよい。
　半導体層１０８及び半導体層２０８の厚さはそれぞれ、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上４０ｎｍ以下が好ましく、さらには２５ｎｍ以上４０ｎｍ以下が好ましい。
　半導体層１０８及び半導体層２０８の形成時の基板温度は、室温（２５℃）以上２００℃以下が好ましく、室温以上１３０℃以下がより好ましい。基板温度を前述の範囲とすることで、大面積のガラス基板を用いる場合に、基板の撓みまたは歪みを抑制できる。
　ここで、半導体層中に形成されうる酸素欠損について、説明する。
　半導体層に酸化物半導体を用いる場合、酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと記す）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　以上より、半導体層に酸化物半導体を用いる場合、半導体層中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の不純物（例えば、水、及び水素）を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することが重要である。酸素欠損（ＶＯ）、ＶＯＨ、及び不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することを、加酸素化処理と記す場合がある。
　半導体層に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　ソース領域またはドレイン領域として機能する領域２０８Ｄは、チャネル形成領域よりも低抵抗な領域、キャリア濃度が高い領域、酸素欠陥密度の高い領域、水素濃度の高い領域、または不純物濃度の高い領域ともいうことができる。領域２０８Ｄにおけるキャリア濃度は、例えば５×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上、より好ましくは５×１０１９ｃｍ−３以上とすることができる。領域２０８Ｄにおけるキャリア濃度の上限値については、特に限定は無いが、例えば５×１０２１ｃｍ−３、または１×１０２２ｃｍ−３とすることができる。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は高いほど好ましい。例えば、チャネル形成領域のシート抵抗の値は、１×１０９Ω／□以上、好ましくは５×１０９Ω／□以上、より好ましくは１×１０１０Ω／□以上であることが好ましい。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は高いほど好ましいため、上限値を特に設ける必要はない。ただし、上限値を設けるなら、例えば、チャネル形成領域のシート抵抗の値は、１×１０９Ω／□以上１×１０１２Ω／□以下、好ましくは５×１０９Ω／□以上１×１０１２Ω／□以下、より好ましくは１×１０１０Ω／□以上１×１０１２Ω／□以下であることが好ましい。
　領域２０８Ｄの電気抵抗は低いほど好ましく、例えば、領域２０８Ｄのシート抵抗の値は、１Ω／□以上１×１０３Ω／□未満、好ましくは１Ω／□以上８×１０２Ω／□以下とすることが好ましい。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は、領域２０８Ｄの電気抵抗の１×１０６倍以上１×１０１２倍以下、好ましくは１×１０６倍以上１×１０１１倍以下、より好ましくは１×１０６倍以上１×１０１０倍以下とすることができる。
　領域２０８Ｄは、不純物元素を含む領域である。当該不純物元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウム、シリコン、及び貴ガスの一または複数を用いることができる。なお、貴ガスの代表例として、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンがある。不純物元素として、特に、ホウ素、リン、アルミニウム、マグネシウム、及びシリコンの一または複数を用いることが好ましい。
　領域２０８Ｄは、例えば、導電層２０４をマスクとして、絶縁層１０６を介して半導体層２０８に当該不純物元素を供給することにより、形成することができる。
　半導体層１０８と半導体層２０８は同じ工程で形成することができる。つまり、半導体層１０８と半導体層２０８で同じ材料を用いることができる。半導体層１０８と半導体層２０８で、例えば、同じスパッタリングターゲットを用いて半導体層１０８及び半導体層２０８を形成できるため、製造コストを削減できる。
　なお、領域２０８Ｄを形成する際、当該不純物元素が、導電層１０４をマスクとして、絶縁層１０６を介して半導体層１０８に供給されてもよい。これにより、半導体層１０８の導電層１０４と重ならない領域に、領域１０８Ｄが形成される。なお、トランジスタ１００において、半導体層１０８の導電層１１２ｂと接する領域は、ソース領域またはドレイン領域として機能する。領域１０８Ｄは、当該ソース領域またはドレイン領域の一部に形成される。なお、領域１０８Ｄは形成されなくてもよい。例えば、導電層１０４が、半導体層１０８の端部まで延伸して覆う場合、半導体層１０８の全体が導電層１０４でマスクされるため、不純物元素が半導体層１０８に供給されず、領域１０８Ｄが形成されない。
　酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。
　本発明の一態様である半導体装置は、例えば、表示装置に適用することができる。表示装置の画素回路に含まれる発光デバイスの発光輝度を高くする場合、発光デバイスに流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタと記す）と比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光デバイスに流れる電流量を大きくし、発光デバイスの発光輝度を高くすることができる。
　トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタとしてＯＳトランジスタを適用することによって、ゲート−ソース間電圧の変化によって、ソース−ドレイン間に流れる電流を細かく定めることができるため、発光デバイスに流れる電流量を制御することができる。このため、画素回路における階調を大きくすることができる。
　トランジスタが飽和領域で動作するときに流れる電流の飽和性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタを駆動トランジスタとして用いることで、例えば、発光デバイスの電流−電圧特性にばらつきが生じた場合においても、発光デバイスに安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で動作する場合において、ソース−ドレイン間電圧を高くしても、ソース−ドレイン間電流がほぼ変化しないため、発光デバイスの発光輝度を安定させることができる。
　上記のとおり、画素回路に含まれる駆動トランジスタにＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、「発光デバイスのばらつきの抑制」などを図ることができる。
　ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
［絶縁層１１０、絶縁層１２０］
　絶縁層１１０は、無機絶縁材料または有機絶縁材料を用いることができる。絶縁層１１０は、無機絶縁材料と有機絶縁材料の積層構造としてもよい。
　絶縁層１１０は、無機絶縁材料を好適に用いることができる。無機絶縁材料として、酸化物、酸化窒化物、窒化酸化物、及び窒化物の一または複数を用いることができる。絶縁層１１０は、例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化タンタル、酸化マグネシウム、酸化ランタン、酸化セリウム、酸化ネオジム、窒化シリコン、窒化酸化シリコン、及び窒化アルミニウムの一または複数を用いることができる。
　なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として酸素よりも窒素の含有量が多い材料を示す。
　酸素及び窒素の含有量の分析は、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、または１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％未満、または１ａｔｏｍｉｃ％未満）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。
　絶縁層１１０を２層以上の積層構造としてもよい。図１Ｂ等では、絶縁層１１０が、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃとの積層構造を有する構成を示している。絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃはそれぞれ、前述の絶縁層１１０に用いることができる材料を用いることができる。なお、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃで互いに同じ材料を用いてもよく、異なる材料を用いてもよい。なお、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃをそれぞれ２層以上の積層構造としてもよい。
　絶縁層１１０ｂの膜厚は、絶縁層１１０ａの膜厚より厚い構成とすることができる。また、絶縁層１１０ｂの膜厚は、絶縁層１１０ｃの膜厚より厚い構成とすることができる。絶縁層１１０ｂの成膜速度は速いことが好ましい。特に、絶縁層１１０ｂの膜厚が厚い場合は、絶縁層１１０ｂの成膜速度が速いことが好ましい。絶縁層１１０ｂの成膜速度を速くすることにより、生産性を高めることができる。例えば、絶縁層１１０ｂの形成時のパワーを高くすると、成膜速度を速くすることができる。
　絶縁層１１０ｂを２層以上の積層構造としてもよい。例えば、絶縁層１１０ｂの膜厚を厚くすると、絶縁層１１０ｂの応力が大きくなり、基板の反りが発生する場合がある。絶縁層１１０ｂを複数回に分けて形成することにより、応力に起因する工程中の問題の発生を抑制できる場合がある。なお、断面の透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、絶縁層１１０ｂを構成する各層の境界が不明瞭となる場合がある。
　絶縁層１１０ｂは、応力が小さいことが好ましい。絶縁層１１０ｂの膜厚を厚くすると、絶縁層１１０ｂの応力が大きくなり、基板の反りが発生する場合がある。絶縁層１１０ｂの応力を小さくすることにより、基板の反りなどの応力に起因する工程中の問題の発生を抑制できる。
　絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、絶縁層１１０ｂからガスが脱離することを抑制するブロッキング膜として機能する。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、ガスを拡散しづらい材料を用いることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、絶縁層１１０ｂより膜密度が高い領域を有することが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃの膜密度を高くすることで、ブロッキング性を高めることができる。なお、絶縁層１１０ａと絶縁層１１０ｃで膜密度は異なってもよい。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、例えば、絶縁層１１０ｂより窒素の含有量が多い材料を用いることができる。絶縁層１１０ａ及び絶縁層１１０ｃの窒素の含有量を多くすることで、ブロッキング性を高めることができる。なお、絶縁層１１０ａと絶縁層１１０ｃで窒素の含有量は異なってもよい。
　絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、絶縁層１１０ｂからガスが脱離することを抑制するブロッキング膜として機能する膜厚であればよく、絶縁層１１０ｂの膜厚より薄い構成とすることができる。なお、絶縁層１１０ａと絶縁層１１０ｃで膜厚は異なってもよい。絶縁層１１０ａ及び絶縁層１１０ｃの成膜速度はそれぞれ、絶縁層１１０ｂの成膜速度より遅いことが好ましい。なお、絶縁層１１０ａ及び絶縁層１１０ｃの成膜速度を遅くすることにより、膜密度が高くなり、ブロッキング性を高めることができる。同様に、絶縁層１１０ａ及び絶縁層１１０ｃの成膜時の基板温度を高くすることで、膜密度が高くなり、ブロッキング性を高めることができる。
　膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ　Ｒｅｆｌｅｃｔｉｏｎ）を用いることができる。また、膜密度の違いは、断面の透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。したがって、透過電子（ＴＥ）像において、絶縁層１１０ｂと比較して、絶縁層１１０ａ及び絶縁層１１０ｃは濃い（暗い）像となる場合がある。なお、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃに同じ材料を適用する場合であっても、膜密度が異なるため、断面のＴＥＭ像において、これらの境界をコントラストの違いとして観察することができる場合がある。
　絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの窒素の含有量の違いは、例えば、ＥＤＸで確認することができる。例えば、絶縁層１１０ａに窒化シリコンを用い、絶縁層１１０ｂに酸化窒化シリコンを用いる場合、絶縁層１１０ａにおけるシリコンのピークの高さに対する窒素のピークの高さの比は、絶縁層１１０ｂにおけるシリコンのピークの高さに対する窒素のピークの高さの比より高くなる。絶縁層１１０ｃに窒化シリコンを用い、絶縁層１１０ｂに酸化窒化シリコンを用いる場合、絶縁層１１０ｃにおけるシリコンのピークの高さに対する窒素のピークの高さの比は、絶縁層１１０ｂにおけるシリコンのピークの高さに対する窒素のピークの高さの比より高くなる。なお、ＥＤＸにおいて、ある元素のピークとは、横軸に特性Ｘ線のエネルギーを示し、縦軸に特性Ｘ線のカウント数（検出値）を示すスペクトルにおいて、当該元素のカウント数が極大値となる点を指す。または、当該元素固有の特性Ｘ線のエネルギーにおけるカウント数を用い、シリコンのカウント数に対する窒素のカウント数の比で窒素の含有量の違いを確認してもよい。例えば、シリコンは１．７３９ｋｅＶ（Ｓｉ−Ｋα）でのカウント数を用いることができ、窒素は０．３９２ｋｅＶ（Ｎ−Ｋα）でのカウント数を用いることができる。絶縁層１１０ａにおけるシリコンのカウント数に対する窒素のカウント数の比は、絶縁層１１０ｂにおけるシリコンのカウント数に対する窒素のカウント数の比より高くなる。絶縁層１１０ｃにおけるシリコンのカウント数に対する窒素のカウント数の比は、絶縁層１１０ｂにおけるシリコンのカウント数に対する窒素のカウント数の比より高くなる。
　絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、絶縁層１１０ｂより膜中の水素濃度が低い領域を有する場合がある。絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃの水素濃度の違いは、例えば、二次イオン質量分析法（ＳＩＭＳ）で評価できる。
　ここで、半導体層１０８に金属酸化物を用いる構成を例に挙げて、絶縁層１１０について具体的に説明する。
　半導体層１０８に酸化物半導体を用いる場合、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃはそれぞれ、無機絶縁材料を好適に用いることができる。
　絶縁層１１０ｂは、酸化物または酸化窒化物を用いることが好ましい。絶縁層１１０ｂは、加熱により酸素を放出する膜を用いることが好ましい。絶縁層１１０ｂは、例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
　絶縁層１１０ｂが酸素を放出することで、絶縁層１１０ｂから半導体層１０８に酸素を供給することができる。絶縁層１１０ｂから半導体層１０８、特に半導体層１０８のチャネル形成領域に酸素を供給することで、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。絶縁層１１０ｂは、酸素の拡散係数が高いことが好ましい。絶縁層１１０ｂの酸素の拡散係数を高くすることで、絶縁層１１０ｂ中を酸素が拡散しやすくなり、効率よく絶縁層１１０ｂから半導体層１０８に酸素を供給することができる。なお、半導体層１０８に酸素を供給する処理は、他に、酸素を含む雰囲気での加熱処理、または酸素を含む雰囲気下におけるプラズマ処理などがある。
　トランジスタ１００のチャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨは、少ないことが好ましい。特に、チャネル長Ｌ１００が短い場合、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨの電気特性及び信頼性への影響が大きくなる。例えば、ソース領域またはドレイン領域からチャネル形成領域にＶＯＨが拡散することでチャネル形成領域のキャリア濃度が高まり、トランジスタ１００のしきい値電圧の変動、または信頼性の低下が生じる場合がある。このようなＶＯＨの拡散による電気特性及び信頼性への影響は、トランジスタ１００のチャネル長Ｌ１００が短いほど、大きくなる。絶縁層１１０ｂから半導体層１０８、特に半導体層１０８のチャネル形成領域に酸素を供給することにより、酸素欠損（ＶＯ）及びＶＯＨを低減することができる。したがって、良好な電気特性及び高い信頼性を有するチャネル長の短いトランジスタを実現することができる。
　絶縁層１１０ｂは、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。絶縁層１１０ｂからの不純物の放出を少なくすることにより、不純物が半導体層１０８に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０ｂは、例えば、ＰＥＣＶＤ法を用いた酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。この場合、原料ガスは、シリコンを含むガスと、酸素を含むガスとの混合ガスを用いることが好ましい。シリコンを含むガスとして、例えば、シラン、ジシラン、トリシラン、またはフッ化シランのいずれか一または複数を用いることができる。酸素を含むガスとして、例えば、酸素（Ｏ２）、オゾン（Ｏ３）、一酸化二窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、または二酸化窒素（ＮＯ２）のいずれか一または複数を用いることができる。なお、絶縁層１１０ｂの形成時のパワーを高くすることにより、絶縁層１１０ｂから放出される不純物（例えば、水及び水素）の量を少なくすることができる。
　絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、酸素を透過しづらいことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃは、絶縁層１１０ｂから酸素が脱離することを抑制するブロッキング膜として機能する。さらに、絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、水素を透過しづらいことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃは、トランジスタの外から絶縁層１１０を介して半導体層１０８へ水素が拡散することを抑制するブロッキング膜として機能する。絶縁層１１０ａ及び絶縁層１１０ｃの膜密度は高いことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃの膜密度を高くすることで、酸素及び水素のブロッキング性を高めることができる。絶縁層１１０ａ及び絶縁層１１０ｃの膜密度はそれぞれ、絶縁層１１０ｂの膜密度より高いことが好ましい。絶縁層１１０ｂに酸化シリコンまたは酸化窒化シリコンを用いる場合、絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、例えば、窒化シリコン、窒化酸化シリコン、または酸化アルミニウムを好適に用いることができる。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、例えば、絶縁層１１０ｂより窒素の含有量が多い領域を有することが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、例えば、絶縁層１１０ｂより窒素の含有量が多い材料を用いることができる。絶縁層１１０ａ及び絶縁層１１０ｃはそれぞれ、窒化物または窒化酸化物を用いることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃは、例えば、窒化シリコンまたは窒化酸化シリコンを好適に用いることができる。
　絶縁層１１０ｂに含まれる酸素が、絶縁層１１０ｂの半導体層１０８と接しない領域（例えば、絶縁層１１０ｂの上面）から上方へ拡散すると、絶縁層１１０ｂから半導体層１０８へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ｂ上に絶縁層１１０ｃを設けることにより、絶縁層１１０ｂに含まれる酸素が、絶縁層１１０の半導体層１０８と接しない領域から拡散することを抑制できる。同様に、絶縁層１１０ｂの下に絶縁層１１０ａを設けることにより、絶縁層１１０の半導体層１０８と接しない領域から下方に拡散することを抑制できる。したがって、絶縁層１１０ｂから半導体層１０８へ供給される酸素の量が増え、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０ｂに含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂが酸化され、抵抗が高くなってしまう場合がある。また、絶縁層１１０ｂに含まれる酸素によって導電層１１２ａ及び導電層１１２ｂが酸化されることにより、絶縁層１１０ｂから半導体層１０８に供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ｂと導電層１１２ａとの間に絶縁層１１０ａを設けることにより、導電層１１２ａが酸化され、抵抗が高くなることを抑制できる。同様に、絶縁層１１０ｂと導電層１１２ｂとの間に絶縁層１１０ｃを設けることにより、導電層１１２ｂが酸化され、抵抗が高くなることを抑制できる。それとともに、絶縁層１１０ｂから半導体層１０８へ供給される酸素の量が増え、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　半導体層１０８に水素が拡散すると、酸化物半導体に含まれる酸素原子と反応して水になり、酸素欠損（ＶＯ）が形成される場合がある。さらに、ＶＯＨが形成され、キャリア濃度が高くなってしまう場合がある。絶縁層１１０ａ及び絶縁層１１０ｃを設けることにより、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０ａ及び絶縁層１１０ｃは、酸素及び水素のブロッキング膜として機能する膜厚であることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃの膜厚が薄いと、ブロッキング膜としての機能が低くなってしまう場合がある。一方、絶縁層１１０ａ及び絶縁層１１０ｃの膜厚が厚いと、絶縁層１１０ｂと接する半導体層１０８の領域が狭くなり、絶縁層１１０ｂから半導体層１０８へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ａ及び絶縁層１１０ｃの膜厚はそれぞれ、絶縁層１１０ｂの膜厚より薄くてもよい。絶縁層１１０ａ及び絶縁層１１０ｃの膜厚はそれぞれ、５ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上７０ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上４０ｎｍ以下が好ましい。絶縁層１１０ａ及び絶縁層１１０ｃの膜厚を前述の範囲とすることで、半導体層１０８中、特にチャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０ａ及び絶縁層１１０ｃは、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃからの不純物の放出を少なくすることにより、不純物が半導体層１０８に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１１０ａ及び絶縁層１１０ｃからの不純物（例えば、水及び水素）の放出を少なくすることで、絶縁層１１０ａと接する領域の半導体層１０８、及び絶縁層１１０ｃと接する領域の半導体層１０８もチャネル形成領域として機能することができる。なお、絶縁層１１０ａに不純物（例えば、水及び水素）を放出する材料を用いることで、絶縁層１１０ａと接する領域の半導体層１０８をソース領域またはドレイン領域として機能させることができる。絶縁層１１０ｃについても同様である。
　トランジスタ１００において、絶縁層１１０から半導体層１０８に酸素が供給されることにより、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨが低減される。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　半導体層１０８の形成より後の工程でかかる熱により、半導体層１０８から酸素が脱離してしまう場合がある。しかしながら、絶縁層１１０から半導体層１０８に酸素が供給されることにより、酸素欠損（ＶＯ）及びＶＯＨの増加を抑制することができる。また、半導体層１０８の形成より後の工程において、処理温度の自由度を高めることができる。具体的には、半導体層１０８の形成より後の工程においても、処理温度を高くすることができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタ１００を形成することができる。
　なお、絶縁層１１０ａ及び絶縁層１１０ｃの一以上を設けない構成としてもよい。絶縁層１１０ａ及び絶縁層１１０ｃのいずれも設けない構成としてもよい。
　絶縁層１２０は、絶縁層１１０に用いることができる材料を用いることができる。なお、図１Ｂ等では絶縁層１２０を単層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１２０を２層以上の積層構造としてもよい。
　半導体層１０８及び半導体層２０８に金属酸化物を用いる場合、半導体層１０８及び半導体層２０８と接する絶縁層１２０は、酸素を含む絶縁層を用いることが好ましい。絶縁層１２０は、酸化物または酸化窒化物を用いることが好ましい。絶縁層１２０は、加熱により酸素を放出する膜を用いることが好ましい。絶縁層１２０は、例えば、酸化シリコンまたは酸化窒化シリコンを好適に用いることができる。
　なお、絶縁層１２０を設けない構成としてもよい。
［導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ、導電層２０４］
　ソース電極、ドレイン電極またはゲート電極として機能する導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ、及び導電層２０４はそれぞれ、クロム、銅、アルミニウム、金、銀、亜鉛、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、及びニオブの一または複数、もしくは前述した金属の一または複数を成分とする合金を用いてそれぞれ形成することができる。導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ、及び導電層２０４はそれぞれ、銅、銀、金、またはアルミニウムの一または複数を含む、電気抵抗率の低い導電性材料を好適に用いることができる。特に、銅またはアルミニウムは量産性に優れるため好ましい。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ、及び導電層２０４はそれぞれ、金属酸化物膜（酸化物導電体ともいう）を用いることができる。酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）として、例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）、及びＩｎ−Ｇａ−Ｚｎ酸化物が挙げられる。
　ここで、酸化物導電体（ＯＣ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ、及び導電層２０４はそれぞれ、前述の酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ、及び導電層２０４はそれぞれ、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチング法を用いて加工できるため、製造コストを抑制することが可能となる。
　なお、導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２１２ａ、導電層２１２ｂ、及び導電層２０４で互いに同じ材料を用いてもよく、互いに異なる材料を用いてもよい。
　ここで、半導体層１０８及び半導体層２０８に金属酸化物を用いる構成を例に挙げて、導電層１１２ａ、及び導電層１１２ｂについて具体的に説明する。
　半導体層１０８に酸化物半導体を用いる場合、半導体層１０８に含まれる酸素によって導電層１１２ａ及び導電層１１２ｂが酸化され、抵抗が高くなってしまう場合がある。絶縁層１１０ｂに含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂが酸化され、抵抗が高くなってしまう場合がある。また、半導体層１０８に含まれる酸素によって導電層１１２ａ及び導電層１１２ｂが酸化されることにより、半導体層１０８中の酸素欠損（ＶＯ）が増加してしまう場合がある。絶縁層１１０ｂに含まれる酸素によって導電層１１２ａ及び導電層１１２ｂが酸化されることにより、絶縁層１１０ｂから半導体層１０８に供給される酸素の量が少なくなってしまう場合がある。
　トランジスタ２００と比較して、トランジスタ１００のチャネル長Ｌ１００が短いため、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨの電気特性及び信頼性への影響が大きくなる。例えば、ソース領域またはドレイン領域からチャネル形成領域にＶＯＨが拡散することでチャネル形成領域のキャリア濃度が高まり、トランジスタ１００のしきい値電圧の変動、または信頼性の低下が生じる場合がある。このようなＶＯＨの拡散による電気特性及び信頼性への影響は、チャネル長が短いほど大きくなる。したがって、半導体層１０８と接する領域を有する導電層１１２ａ、及び導電層１１２ｂはそれぞれ、酸化されにくい材料を用いることが好ましい。導電層１１２ａ及び導電層１１２ｂはそれぞれ、酸化物導電体を用いることが好ましい。例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、またはＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を好適に用いることができる。導電層１１２ａ、及び導電層１１２ｂはそれぞれ、窒化物導電体を用いてもよい。窒化物導電体として、窒化タンタル、及び窒化チタンが挙げられる。導電層１１２ａ、及び導電層１１２ｂはそれぞれ、前述の材料の積層構造を有してもよい。なお、導電層１１２ａと導電層１１２ｂで同じ材料を用いてもよく、異なる材料を用いてもよい。
　導電層１１２ａ、及び導電層１１２ｂに酸化されにくい材料を用いることにより、半導体層１０８に含まれる酸素または絶縁層１１０ｂに含まれる酸素によって酸化され、抵抗が高くなることを抑制できる。また、半導体層１０８中の酸素欠損（ＶＯ）の増加が抑制されるとともに、絶縁層１１０ｂから半導体層１０８に供給される酸素の量を増やすことができる。したがって、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタ１００とすることができる。
　なお、導電層２１２ａ、及び導電層２１２ｂに酸化されにくい材料を用いてもよい。導電層２１２ａ、及び導電層２１２ｂはそれぞれ、導電層１１２ａ及び導電層１１２ｂに用いることができる材料を用いることができる。
　前述したように、半導体層１０８と接する導電層１１２ａ及び導電層１１２ｂは、酸化されにくい材料を用いることが好ましい。しかしながら、酸化されにくい材料を用いる場合、抵抗が高くなってしまう場合がある。導電層１１２ａ及び導電層１１２ｂは配線として機能するため、抵抗は低いことが好ましい。そこで、半導体層１０８と接する領域を有する導電層１１２ａ＿１に酸化されにくい材料を用い、半導体層１０８と接する領域を有さない導電層１１２ａ＿２に電気抵抗率の低い材料を用いることで、導電層１１２ａの抵抗を低くすることができる。さらに、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　前述したように、特に、チャネル長Ｌ１００が短い場合、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨの電気特性及び信頼性への影響が大きくなる。導電層１１２ａ＿１に酸化されにくい材料を用いることにより、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨの増加を抑制することができる。したがって、良好な電気特性及び高い信頼性を有するチャネル長の短いトランジスタを実現することができる。
　導電層１１２ａ＿１は、酸化物導電体及び窒化物導電体の一または複数を好適に用いることができる。導電層１１２ａ＿２は、導電層１１２ａ＿１より電気抵抗率の低い材料を用いることが好ましい。導電層１１２ａ＿２は、例えば、銅、アルミニウム、チタン、タングステン、及びモリブデンの一または複数、もしくは前述した金属の一または複数を成分とする合金を好適に用いることができる。具体的には、導電層１１２ａ＿１にＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を、導電層１１２ａ＿２にタングステンを好適に用いることができる。
　なお、導電層１１２ａの構成は、導電層１１２ａに求められる配線抵抗に応じて決めればよい。例えば、配線（導電層１１２ａ）の長さが短く、求められる配線抵抗が比較的高い場合は、導電層１１２ａを単層構造とし、酸化されにくい材料を適用してもよい。一方、配線（導電層１１２ａ）の長さが長く、求められる配線抵抗が比較的低い場合は、導電層１１２ａに酸化されにくい材料と電気抵抗率の低い材料との積層構造を適用することが好ましい。
　なお、導電層１１２ａの構成は、他の導電層に適用することができる。例えば、導電層１１２ｂを第１の導電層と、第１の導電層上の第２の導電層との積層構造とし、第２の導電層の一部を除去して第１の導電層が露出する領域を設ける。当該領域で第１の導電層と半導体層１０８が接する構成としてもよい。
［絶縁層１０６］
　トランジスタ１００及びトランジスタ２００のゲート絶縁層として機能する絶縁層１０６は、欠陥密度が低いことが好ましい。絶縁層１０６の欠陥密度が低いことにより、良好な電気特性を示すトランジスタ１００及びトランジスタ２００とすることができる。さらに、絶縁層１０６は、絶縁耐圧が高いことが好ましい。絶縁層１０６の絶縁耐圧が高いことにより、信頼性の高いトランジスタ１００及びトランジスタ２００とすることができる。
　絶縁層１０６は、例えば、絶縁性を有する酸化物、酸化窒化物、窒化酸化物、及び窒化物の一または複数を用いることができる。絶縁層１０６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一または複数を用いることができる。絶縁層１０６は、単層でもよく、積層であってもよい。絶縁層１０６は、例えば、酸化物と窒化物の積層構造としてもよい。
　なお、微細なトランジスタにおいて、ゲート絶縁層の膜厚が薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう）を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。ｈｉｇｈ−ｋ材料として、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物が挙げられる。
　絶縁層１０６は、自身からの不純物（例えば、水、及び水素）の放出が少ないことが好ましい。絶縁層１０６からの不純物の放出が少ないことにより、不純物が半導体層１０８及び半導体層２０８に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１０６は半導体層１０８上及び半導体層２０８上に形成されるため、半導体層１０８及び半導体層２０８へのダメージが少ない条件で形成された膜であることが好ましい。例えば、成膜速度（成膜レートともいう）が十分に遅い条件で形成することが好ましい。例えば、プラズマＣＶＤ法により絶縁層１０６を形成する場合、低電力の条件で形成することにより、半導体層１０８及び半導体層２０８に与えるダメージを小さくすることができる。
　ここで、半導体層１０８及び半導体層２０８に金属酸化物を用いる構成を例に挙げて、絶縁層１０６について具体的に説明する。
　絶縁層１０６と半導体層１０８との界面特性、及び絶縁層１０６と半導体層２０８との界面特性を向上させるため、絶縁層１０６の少なくとも半導体層１０８及び半導体層２０８と接する側は酸化物または酸化窒化物を用いることが好ましい。絶縁層１０６は、例えば、酸化シリコン、及び酸化窒化シリコンの一以上を好適に用いることができる。また、絶縁層１０６には、加熱により酸素を放出する膜を用いるとより好ましい。
　なお、絶縁層１０６を積層構造としてもよい。絶縁層１０６は、半導体層１０８及び半導体層２０８と接する側の酸化物膜と、導電層１０４及び導電層２０４と接する側の窒化物膜との積層構造とすることができる。当該酸化物膜として、例えば、酸化シリコン、及び酸化窒化シリコンの一以上を好適に用いることができる。当該窒化物膜として、窒化シリコンを好適に用いることができる。
［基板１０２］
　基板１０２の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコン、または炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、または有機樹脂基板を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。
　基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するために用いることができる。その際、トランジスタ１００等を耐熱性の劣る基板、または可撓性基板にも転載できる。
　なお、図１Ｂ等では、トランジスタ１００において、導電層１１２ａ（具体的には、導電層１１２ａ＿１）の半導体層１０８と接する領域の膜厚と、半導体層１０８と接しない領域の膜厚が等しい、または概略等しい構成を示しているが、本発明の一態様はこれに限られない。導電層１１２ａ＿１の半導体層１０８と接する領域の膜厚と、半導体層１０８と接しない領域の膜厚が異なってもよい。図６Ａに示すように、導電層１１２ａ＿１の半導体層１０８と接する領域の膜厚は、半導体層１０８と接しない領域の膜厚より薄いことが好ましい。
　図６Ａは、導電層１１２ａ＿１の被形成面（ここでは、基板１０２の上面）から、導電層１０４の下面の最も低い位置までの高さＨ１０４を示している。また、導電層１１２ａ＿１の被形成面（ここでは、基板１０２の上面）から、導電層１１２ａ＿１と半導体層１０８が接する領域の最も高い位置までの高さＨ１１２ａを示している。図６Ａに示すように、導電層１０４の下面の最も低い位置までの高さＨ１０４は、導電層１１２ａ＿１と半導体層１０８が接する領域の最も高い位置までの高さＨ１１２ａと等しい、または概略等しいことが好ましい。または、図６Ｂに示すように、高さＨ１０４は、高さＨ１１２ａより低いことが好ましい。導電層１０４の下面の最も低い位置までの高さＨ１０４を、導電層１１２ａ＿１と半導体層１０８が接する領域の最も高い位置までの高さＨ１１２ａと等しく、または高さＨ１１２ａより低くすることで、導電層１１２ａ近傍のチャネル形成領域にかかるゲート電極の電界を強くすることができ、トランジスタ１００のオン電流を大きくすることができる。
　導電層１０４の下面の最も低い位置までの高さＨ１０４を、導電層１１２ａ＿１と半導体層１０８が接する領域の最も高い位置までの高さＨ１１２ａと等しく、または高さＨ１１２ａより低くすることで、チャネル形成領域にかかるゲート電極の電界をより均一にすることができる。ここで、チャネル形成領域にかかるゲート電極の電界が不均一である場合、導電層１１２ａをソース電極、導電層１１２ｂをドレイン電極とした場合の電気特性と、導電層１１２ａをドレイン電極、導電層１１２ｂをソース電極とした場合の電気特性が異なる場合がある。トランジスタ１００のチャネル形成領域にかかるゲート電極の電界がより均一になることで、それぞれの電気特性を同等とすることができる。したがって、ソースとドレインが入れ替わる回路構成においてトランジスタ１００を好適に用いることができる。
　なお、高さＨ１０４が高さＨ１１２ａと等しい、または高さＨ１１２ａより低くなるように、導電層１１２ａ（具体的には、導電層１１２ａ＿１）の膜厚を適宜調整すればよい。
　以上が構成要素についての説明である。
　以下では、前述の構成例１と一部の構成が異なる半導体装置の構成例について、説明する。なお、以下では、前述の構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述の構成例１と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
＜構成例２＞
　半導体装置１０Ａの上面図を、図７Ａに示す。図７Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図７Ｂに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図を図７Ｃに示す。半導体装置１０Ａの斜視図を、図８Ａに示す。
　半導体装置１０Ａは、トランジスタ１００と、トランジスタ２００Ａと、を有する。トランジスタ２００Ａは、導電層２０２を有する点で、前述の構成例１に示した半導体装置１０が有するトランジスタ２００と主に異なる。
　導電層２０２は、基板１０２と絶縁層１１０との間に設けられる。トランジスタ２００Ａにおいて、導電層２０４は、第１のゲート電極（トップゲート電極ともいう）としての機能を有し、導電層２０２は、第２のゲート電極（ボトムゲート電極、バックゲート電極ともいう）としての機能を有する。また、絶縁層１０６の一部は、第１のゲート絶縁層として機能し、絶縁層１１０及び絶縁層１２０の一部は、第２のゲート絶縁層として機能する。
　半導体層２０８の、導電層２０４及び導電層２０２の少なくとも一方と重なる部分は、チャネル形成領域として機能する。なお、以下では説明を容易にするため、半導体層２０８の導電層２０４と重なる部分をチャネル形成領域と呼ぶ場合があるが、実際には導電層２０４と重ならずに、導電層２０２と重なる部分（領域２０８Ｄを含む部分）にもチャネルが形成しうる。
　図８Ｂは、トランジスタ１００が有する導電層１１２ａ、及びトランジスタ２００Ａが有する導電層２０２を抜粋して示す斜視図である。図８Ｃは、トランジスタ１００が有する導電層１１２ａ及び導電層１１２ｂ、及びトランジスタ２００Ａが有する導電層２０２を抜粋して示す斜視図である。導電層２０２は、導電層１１２ａに用いることができる材料を用いることができる。導電層２０２は、導電層１１２ａと同じ工程で形成することができる。また、導電層２０２は、導電層２０２＿１と、導電層２０２＿１上の導電層２０２＿２との積層構造とすることができる。導電層２０２＿１は、導電層１１２ａ＿１と同じ工程で形成することができ、導電層２０２＿２は、導電層１１２ａ＿２と同じ工程で形成することができる。なお、導電層２０２は半導体層２０８と接する領域を有さないため、導電層１１２ａ＿２の開口１４５に相当する開口を導電層２０２＿２に設けなくてもよい。
　図９Ａは、トランジスタ１００が有する導電層１１２ａ及び半導体層１０８、並びにトランジスタ２００Ａが有する導電層２０２及び半導体層２０８を抜粋して示す斜視図である。導電層２０２上に、半導体層２０８が設けられる。半導体層２０８は、導電層２０２と重なる領域を有する。
　図７Ａ及び図７Ｃに示すように、導電層２０４は、絶縁層１０６、絶縁層１１０、及び絶縁層１２０に設けられた開口１４９を介して、導電層２０２と電気的に接続されてもよい。これにより、導電層２０４と導電層２０２には、同じ電位を与えることができる。導電層２０４と導電層２０２に同じ電位を与えることにより、トランジスタ２００Ａがオン状態のときに流すことのできる電流を大きくすることができる。図９Ｂは、トランジスタ１００が有する導電層１１２ａ及び導電層１０４、並びにトランジスタ２００Ａが有する導電層２０２及び導電層２０４を抜粋して示す斜視図である。導電層２０４は、開口１４９を覆うように設けられ、導電層２０２と接する領域を有する。
　なお、図７Ａにおいて、開口１４９の上面形状が、開口１４１及び開口１４３の上面形状と一致、または概略一致する構成を示しているが、本発明の一態様はこれに限られない。開口１４９の上面形状が、開口１４１及び開口１４３の上面形状と異なってもよい。また、開口１４９の上面形状は、例えば、円形、または楕円形とすることができる。開口１４９の上面形状はそれぞれ、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状としてもよい。
　図７Ａ及び図７Ｃに示すように、トランジスタ２００Ａのチャネル幅方向において、導電層２０４及び導電層２０２が、半導体層２０８の端部よりも外側に突出していることが好ましい。このとき、図７Ｃに示すように、半導体層２０８のチャネル幅方向の全体が、絶縁層１０６と、絶縁層１１０及び絶縁層１２０を介して、導電層２０４と導電層２０２に覆われた構成となる。このような構成とすることで、半導体層２０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層２０４と導電層２０２に同じ電位を与えることが好ましい。これにより、半導体層２０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ２００Ａのオン電流を増大させることができる。そのため、トランジスタ２００Ａを微細にすることも可能となる。
　なお、導電層２０４と導電層２０２とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ２００Ａを駆動するための信号を与えてもよい。このとき、一方のゲート電極に与える電位により、トランジスタ２００Ａを他方のゲート電極で駆動する際のしきい値電圧を制御することもできる。
　導電層２０２は、導電層２１２ａまたは導電層２１２ｂと電気的に接続されてもよい。このとき、絶縁層１９５、絶縁層１０６、絶縁層１２０、及び絶縁層１１０に設けられた開口を介して、導電層２１２ａまたは導電層２１２ｂと、導電層２０２とが電気的に接続する構成とすればよい。
　導電層２０２上に、絶縁層１１０が設けられる。図７Ｂ及び図７Ｃは、導電層２０２の上面及び側面と接して絶縁層１１０ａが設けられる構成を示している。導電層２０２と接する絶縁層１１０ａは、導電層２０２に含まれる金属元素を拡散しにくいことが好ましい。絶縁層１１０ａは、絶縁層１１０ｂからガスが脱離することを抑制するブロッキング膜として機能するとともに、導電層２０２から金属元素が拡散することを抑制するブロッキング膜として機能することが好ましい。絶縁層１１０ａは、前述の材料を好適に用いることができる。
　なお、図７Ｂ等に示す導電層２０２は、他の構成例にも適用できる。
　トランジスタ１００は、構成例１の記載を参照できるため、詳細な説明は省略する。
＜構成例３＞
　半導体装置１０Ｂの上面図を、図１０Ａに示す。図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１０Ｂに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図は図７Ｃを参照できる。
　半導体装置１０Ｂは、トランジスタ１００と、トランジスタ２００Ｂと、を有する。トランジスタ２００Ｂは、導電層２０２の端部が半導体層２０８の端部より外側に位置する点で、前述の構成例２に示した半導体装置１０Ａが有するトランジスタ２００Ａと主に異なる。
　導電層２０２の端部が半導体層２０８の端部より外側に位置する構成とすることにより、導電層２０２上に形成される層（例えば、半導体層２０８、及び絶縁層１０６）の被覆性を高めることができ、当該層に段切れまたは鬆といった不具合が発生することを抑制できる。また、導電層２０２は、半導体装置１０Ｂの外から入射する光を遮る遮光層として機能することができる。したがって、光に対する信頼性が高い半導体装置とすることができる。また、バックゲート電極として機能する導電層２０２と、半導体層２０８と重なる領域の面積を大きくすることにより、バックゲート電極の電界をより強くすることができる。
　なお、図１０Ｂ等に示す導電層２０２は、他の構成例にも適用できる。
　トランジスタ１００は、構成例１の記載を参照できるため、詳細な説明は省略する。
＜構成例４＞
　半導体装置１０Ｃの上面図は、図７Ａを参照できる。図７Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１１Ａに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図を図１１Ｂに示す。
　半導体装置１０Ｃは、トランジスタ１００Ａと、トランジスタ２００Ｃと、を有する。トランジスタ１００Ａが絶縁層１０６の代わりに絶縁層１０６Ａを有し、トランジスタ２００Ｃが絶縁層１０６の代わりに絶縁層１０６Ｂを有する点で、前述の構成例２に示した半導体装置１０Ａが有するトランジスタ１００及びトランジスタ２００Ａと主に異なる。
　絶縁層１０６Ａは、導電層１０４と上面形状が概略一致するように加工されている。絶縁層１０６Ｂは、導電層２０４と上面形状が概略一致するように加工されている。絶縁層１０６Ａ及び絶縁層１０６Ｂは、例えば、絶縁層１０６Ａ及び絶縁層１０６Ｂとなる絶縁膜を形成し、導電層１０４及び導電層２０４を加工するためのレジストマスクを用いて、当該絶縁膜を加工することにより形成することができる。
　絶縁層１９５は、導電層１０４の上面及び側面、絶縁層１０６Ａの側面、半導体層１０８の上面及び側面、導電層１１２ｂの上面及び側面、導電層２０４の上面及び側面、絶縁層１０６Ｂの側面、半導体層２０８の上面及び側面、並びに絶縁層１２０の上面と接する領域を有する。絶縁層１９５は、領域２０８Ｄと重なる領域に、開口１４７ａ及び開口１４７ｂを有する。
　なお、図１１Ａ等に示す絶縁層１０６Ａ及び絶縁層１０６Ｂは、他の構成例にも適用できる。
＜構成例５＞
　半導体装置１０Ｄの上面図は、図７Ａを参照できる。図７Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１２Ａに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図を図１２Ｂに示す。
　半導体装置１０Ｄは、トランジスタ１００Ｂと、トランジスタ２００Ｄと、を有する。トランジスタ１００Ｂ及びトランジスタ２００Ｄはそれぞれ、絶縁層１０６Ａ及び絶縁層１０６Ｂの構成が異なる点で、前述の構成例４に示した半導体装置１０Ｃが有するトランジスタ１００Ａ及びトランジスタ２００Ｃと主に異なる。
　導電層２０４の端部は、絶縁層１０６Ｂの端部よりも内側に位置する。言い換えると、絶縁層１０６Ｂは、少なくとも半導体層２０８上において、導電層２０４の端部よりも外側に突出した部分を有する。
　半導体層２０８は、チャネル形成領域を挟む一対の領域２０８Ｌと、その外側に一対の領域２０８Ｄを有する。領域２０８Ｌは、半導体層２０８のうち、絶縁層１０６Ｂと重なり、且つ導電層２０４とは重ならない領域である。
　領域２０８Ｌは、ドレイン電界を緩和するためのバッファ領域としての機能を有する。領域２０８Ｌは、導電層２０４とは重畳しない領域であるため、導電層２０４にゲート電圧が与えられた場合にもチャネルはほとんど形成されない領域である。領域２０８Ｌは、キャリア濃度がチャネル形成領域よりも高いことが好ましい。これにより、領域２０８ＬをＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能させることができる。
　領域２０８Ｌは、チャネル形成領域と比較して、抵抗が同程度または低い領域、キャリア濃度が同程度または高い領域、酸素欠陥密度が同程度または高い領域、不純物濃度が同程度または高い領域ともいうことができる。
　領域２０８Ｌは領域２０８Ｄと比較して、抵抗が同程度または高い領域、キャリア濃度が同程度または低い領域、酸素欠陥密度が同程度または低い領域、不純物濃度が同程度または低い領域ともいうことができる。
　このように、チャネル形成領域と、ソース領域またはドレイン領域として機能する領域２０８Ｄとの間に、ＬＤＤ領域として機能する領域２０８Ｌを設けることにより、高いドレイン耐圧と、大きいオン電流とを兼ね備え、信頼性の高いトランジスタ２００Ｄを実現することができる。
　領域２０８Ｄは、ソース領域またはドレイン領域として機能し、半導体層２０８の他の領域と比較して、最も低抵抗な領域である。または、領域２０８Ｄは、半導体層２０８の他の領域と比較して、最もキャリア濃度の高い領域、酸素欠陥密度の高い領域、または最も不純物濃度の高い領域とも言うことができる。
　領域２０８Ｄの電気抵抗は低いほど好ましく、例えば、領域２０８Ｄのシート抵抗の値は、１Ω／□以上１×１０３Ω／□未満、好ましくは１Ω／□以上８×１０２Ω／□以下とすることが好ましい。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は高いほど好ましい。例えば、チャネル形成領域のシート抵抗の値は、１×１０９Ω／□以上、好ましくは５×１０９Ω／□以上、より好ましくは１×１０１０Ω／□以上であることが好ましい。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は高いほど好ましいため、上限値を特に設ける必要はない。ただし、上限値を設けるなら、例えば、チャネル形成領域のシート抵抗の値は、１×１０９Ω／□以上１×１０１２Ω／□以下、好ましくは５×１０９Ω／□以上１×１０１２Ω／□以下、より好ましくは１×１０１０Ω／□以上１×１０１２Ω／□以下であることが好ましい。
　領域２０８Ｌのシート抵抗の値は、例えば１×１０３Ω／□以上１×１０９Ω／□以下、好ましくは１×１０３Ω／□以上１×１０８Ω／□以下、より好ましくは１×１０３Ω／□以上１×１０７Ω／□とすることができる。このような抵抗の範囲とすることで、電気特性が良好でかつ信頼性の高いトランジスタとすることができる。なお、シート抵抗は、抵抗の値から算出できる。このような領域２０８Ｌを、領域２０８Ｄとチャネル形成領域との間に設けることで、トランジスタ２００Ｄのソース−ドレイン耐圧を高めることができる。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は、領域２０８Ｄの電気抵抗の１×１０６倍以上１×１０１２倍以下、好ましくは１×１０６倍以上１×１０１１倍以下、より好ましくは１×１０６倍以上１×１０１０倍以下とすることができる。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は、領域２０８Ｌの電気抵抗の１×１００倍以上１×１０９倍以下、好ましくは１×１０１倍以上１×１０８倍以下、より好ましくは１×１０２倍以上１×１０７倍以下とすることができる。
　領域２０８Ｌの電気抵抗は、領域２０８Ｄの電気抵抗の１×１００倍以上１×１０９倍以下、好ましくは１×１０１倍以上１×１０８倍以下、より好ましくは１×１０１倍以上１×１０７倍以下とすることができる。
　半導体層２０８におけるキャリア濃度は、チャネル形成領域が最も低く、領域２０８Ｌ、領域２０８Ｄの順に高くなるような分布を有していることが好ましい。チャネル形成領域と領域２０８Ｄとの間に領域２０８Ｌが設けられることで、例えば作製工程中に領域２０８Ｄから水素などの不純物が拡散する場合であっても、チャネル形成領域のキャリア濃度を極めて低く保つことができる。
　チャネル形成領域におけるキャリア濃度は低いほど好ましく、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３以下であることがより好ましく、１×１０１６ｃｍ−３以下であることがさらに好ましく、１×１０１３ｃｍ−３以下であることがさらに好ましく、１×１０１２ｃｍ−３以下であることがさらに好ましい。なお、チャネル形成領域のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　一方、領域２０８Ｄにおけるキャリア濃度は、例えば５×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上、より好ましくは５×１０１９ｃｍ−３以上とすることができる。領域２０８Ｄにおけるキャリア濃度の上限値については、特に限定は無いが、例えば５×１０２１ｃｍ−３、または１×１０２２ｃｍ−３とすることができる。
　領域２０８Ｌにおけるキャリア濃度は、チャネル形成領域と領域２０８Ｄの間の値とすることができる。例えば、１×１０１４ｃｍ−３以上１×１０２０ｃｍ−３未満の範囲の値とすればよい。
　なお、領域２０８Ｌ中のキャリア濃度は均一でなくてもよく、領域２０８Ｄ側からチャネル形成領域にかけてキャリア濃度が小さくなるような勾配を有している場合がある。例えば、領域２０８Ｌ中の水素濃度または酸素欠損の濃度のいずれか一方、または両方が、領域２０８Ｄ側からチャネル形成領域側にかけて濃度が小さくなるような勾配を有してもよい。
　絶縁層１０６Ｂの端部の一部は、半導体層２０８上に位置する。絶縁層１０６Ｂは、導電層２０４と重畳し、ゲート絶縁層として機能する領域と、導電層１０４と重ならない領域（すなわち、領域２０８Ｌと重なる領域）とを有する。
　導電層１０４の端部は、絶縁層１０６Ａの端部よりも内側に位置する。言い換えると、絶縁層１０６Ａは、少なくとも半導体層１０８上において、導電層１０４の端部よりも外側に突出した部分を有する。
　半導体層１０８は、領域１０８Ｄの内側に領域１０８Ｌを有する。領域１０８Ｌは、半導体層１０８のうち、絶縁層１０６Ａと重なり、且つ導電層１０４とは重ならない領域である。領域２０８Ｌの形成の際に、領域１０８Ｌが形成される。なお、トランジスタ１００Ｂにおいて、半導体層１０８の導電層１１２ｂと接する領域は、ソース領域またはドレイン領域として機能する。領域１０８Ｌ及び領域１０８Ｄは、当該ソース領域またはドレイン領域の一部に形成される。
　なお、図１２Ａ等に示す絶縁層１０６Ａ及び絶縁層１０６Ｂは、他の構成例にも適用できる。
＜構成例６＞
　半導体装置１０Ｅの上面図を図１３Ａに示す。図１３Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１３Ｂに示す。一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図は、図１２Ｂを参照できる。
　半導体装置１０Ｅは、トランジスタ１００Ｂと、トランジスタ２００Ｅと、を有する。トランジスタ２００Ｅは、導電層２１２ａ及び導電層２１２ｂと、半導体層２０８との間に絶縁層１９５を有さない点で、前述の構成例５に示した半導体装置１０Ｄが有するトランジスタ２００Ｄと主に異なる。
　導電層２１２ａ及び導電層２１２ｂはそれぞれ、半導体層２０８の上面及び側面と接する領域を有する。
　導電層２１２ａ及び導電層２１２ｂは、導電層１０４及び導電層２０４と同じ工程で形成することができる。例えば、絶縁層１０６Ａ及び絶縁層１０６Ｂを形成した後に導電膜を形成し、当該導電膜を加工することにより、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成することができる。導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを同じ工程で形成することにより、半導体装置１０Ｅの製造コストを低くすることができる。なお、図１２Ａ等に示す開口１４７ａ及び開口１４７ｂは設けられない。
　図１３Ｂは、半導体層２０８の導電層２１２ａと接する領域、及び導電層２１２ｂと接する領域に領域２０８Ｌ及び領域２０８Ｄのいずれも設けられない構成を示している。例えば、導電層１０４、導電層２０４、導電層２１２ａ及び導電層２１２ｂを形成した後に、これらの導電層をマスクに不純物元素を半導体層２０８に添加することができる。なお、半導体層２０８のうち、導電層２１２ａと接する領域、及び当該領域に隣接する領域２０８Ｄは、ソース領域及びドレイン領域の一方として機能する。半導体層２０８のうち、導電層２１２ｂと接する領域、及び当該領域に隣接する領域２０８Ｄは、ソース領域及びドレイン領域の他方として機能する。
　図１３Ｂは、半導体層２０８の導電層２１２ａと接する領域、及び導電層２１２ｂと接する領域に領域２０８Ｌ及び領域２０８Ｄのいずれも設けられない構成を示しているが、本発明の一態様はこれに限られない。例えば、半導体層２０８の導電層２１２ａと接する領域、及び導電層２１２ｂと接する領域に領域２０８Ｄが設けられてもよい。
　なお、図１３Ｂ等に示す導電層２１２ａ及び導電層２１２ｂは、他の構成例にも適用できる。
　トランジスタ１００Ｂは、構成例５の記載を参照できるため、詳細な説明は省略する。
＜構成例７＞
　半導体装置１０Ｆの上面図は、図１３Ａを参照できる。図１３Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１４に示す。一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図は、図７Ｂを参照できる。
　半導体装置１０Ｆは、トランジスタ１００Ａと、トランジスタ２００Ｆと、を有する。トランジスタ２００Ｆは、絶縁層１０６Ｃ及び絶縁層１０６Ｄを有する点で、前述の構成例５に示した半導体装置１０Ｅが有するトランジスタ２００Ｅと主に異なる。
　絶縁層１０６Ｃ及び絶縁層１０６Ｄは、絶縁層１０６Ａ及び絶縁層１０６Ｂと同じ工程で形成される。絶縁層１０６Ｃは、導電層２１２ａと重なる領域に設けられ、導電層２１２ａの下面の一部と接する領域を有する。絶縁層１０６Ｄは、導電層２１２ｂと重なる領域に設けられ、導電層２１２ｂの下面の一部と接する領域を有する。絶縁層１０６Ｃ及び絶縁層１０６Ｄはそれぞれ、半導体層１０８の端部を覆ってもよい。絶縁層１０６Ｃは、絶縁層１２０と導電層２１２ａの間、及び半導体層２０８と導電層２１２ａの間に設けられる。絶縁層１０６Ｄは、絶縁層１２０と導電層２１２ｂの間、及び半導体層２０８と導電層２１２ｂの間に設けられる。
　図１４は、導電層２０４の端部が、絶縁層１０６Ｂの端部と一致、または概略一致する構成を示している。絶縁層１０６Ｂは、例えば、導電層２０４の形成に用いたレジストマスクを用いて形成することができる。このような構成とすることにより、工程を簡略にすることができる。
　導電層２０４、導電層２１２ａ及び導電層２１２ｂのいずれとも重ならない領域に、領域２０８Ｄが形成される。なお、導電層２０４の端部が、絶縁層１０６Ｂの端部より内側になるように加工することにより、絶縁層１０６Ｂと重なり、かつ導電層２０４と重ならない領域に領域２０８Ｌを形成してもよい（図１３Ｂ参照）。
　なお、図１４に示す絶縁層１０６Ｃ及び絶縁層１０６Ｄは、他の構成例にも適用できる。
　トランジスタ１００Ａは、構成例４の記載を参照できるため、詳細な説明は省略する。
＜構成例８＞
　半導体装置１０Ｇの上面図を、図１５Ａに示す。図１５Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１５Ｂに示す。一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図は、図７Ｂを参照できる。
　半導体装置１０Ｇは、トランジスタ１００と、トランジスタ２００Ｇと、を有する。トランジスタ２００Ｇは、絶縁層１０６に開口１３７ａ及び開口１３７ｂが設けられる点で、前述の構成例７に示した半導体装置１０Ｆが有するトランジスタ２００Ｆと主に異なる。
　開口１３７ａ及び開口１３７ｂは、絶縁層１０６の半導体層２０８と重なる領域に設けられる。開口１３７ａにおいて、導電層２１２ａは半導体層２０８と接する領域を有し、開口１３７ｂにおいて、導電層２１２ｂは半導体層２０８と接する領域を有する。開口１３７ａは、導電層２１２ａのチャネル形成領域側の端部より、チャネル形成領域側に突出して設けられることが好ましい。同様に、開口１３７ｂは、導電層２１２ｂのチャネル形成領域側の端部より、チャネル形成領域側に突出して設けられることが好ましい。これにより、開口１３７ａにおいて、導電層２１２ａの端部の一部は、半導体層２０８の上面と接する。開口１３７ｂにおいて、導電層２１２ｂの端部の一部は、半導体層２０８の上面と接する。導電層２０４、導電層２１２ａ及び導電層２１２ｂのいずれとも重ならない領域に、領域２０８Ｄが形成される。絶縁層１０６と重なり、かつ導電層２０４と重ならない領域に領域２０８Ｌが形成される。これにより、半導体層２０８の導電層２１２ａと接する領域と、領域２０８Ｄを隣接させることができる。同様に、半導体層２０８の導電層２１２ｂと接する領域と、領域２０８Ｄを隣接させることができる。
　絶縁層１０６は、導電層２１２ａの下面の一部、及び導電層２１２ｂの下面の一部と接する領域を有する。絶縁層１０６は、半導体層２０８の端部を覆ってもよい。絶縁層１０６は、絶縁層１２０と導電層２１２ａの間、絶縁層１２０と導電層２１２ｂの間、半導体層２０８と導電層２１２ａの間、及び半導体層２０８と導電層２１２ｂの間に設けられる。
　トランジスタ１００は、構成例１の記載を参照できるため、詳細な説明は省略する。
＜構成例９＞
　半導体装置１０Ｈの上面図は、図７Ａを参照できる。図７Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１６Ａに示し、一点鎖線Ｂ１−Ｂ２及び一点鎖線Ｂ３−Ｂ４における切断面の断面図を図１６Ｂに示す。
　半導体装置１０Ｈは、トランジスタ１００Ｃと、トランジスタ２００Ｈと、を有する。トランジスタ１００Ｃは、絶縁層１２０が積層構造を有する点で、前述の構成例２に示した半導体装置１０Ａが有するトランジスタ１００と主に異なる。トランジスタ２００Ｈは、絶縁層１２０が積層構造を有する点、及び導電層２０２が絶縁層１１０と絶縁層１２０の間に設けられる点で、前述の構成例２に示した半導体装置１０Ａが有するトランジスタ２００Ａと主に異なる。
　導電層２０２は、絶縁層１１０上に設けられる。導電層２０２は、導電層１１２ａと異なる工程で形成される。導電層２０２を絶縁層１１０上に設けることにより、第２のゲート電極として機能する導電層２０２と半導体層２０８の距離が短くなり、半導体層２０８にかかるゲート電界の強度を高めることができる。
　図１６Ａ及び図１６Ｂは、絶縁層１１０ｃの上面と接して導電層２０２が設けられる構成を示している。導電層２０２と接する絶縁層１１０ｃは、導電層２０２に含まれる金属元素を拡散しにくいことが好ましい。絶縁層１１０ｃは、絶縁層１１０ｂからガスが脱離することを抑制するブロッキング膜として機能するとともに、導電層２０２から金属元素が拡散することを抑制するブロッキング膜として機能することが好ましい。絶縁層１１０ｃは、前述の材料を好適に用いることができる。
　導電層２０２の上面及び側面に接して、絶縁層１２０が設けられる。絶縁層１２０は、積層構造を有することが好ましい。図１６Ａ及び図１６Ｂは、絶縁層１２０が絶縁層１２０ａと、絶縁層１２０ａ上の絶縁層１２０ｂとの積層構造を有する構成を示している。導電層２０２と接する絶縁層１２０ａは、導電層２０２に含まれる金属元素を拡散しにくいことが好ましい。絶縁層１２０ａは、導電層２０２から金属元素が拡散することを抑制するブロッキング膜として機能することが好ましい。絶縁層１２０ａは、絶縁層１１０ａ及び絶縁層１１０ｃに用いることができる材料を用いることができる。絶縁層１２０ａは、絶縁層１１０ｃと接する領域を有する。なお、絶縁層１２０ａ、絶縁層１１０ａ及び絶縁層１１０ｃは、互いに同じ材料を用いてもよく、異なる材料を用いてもよい。半導体層２０８と接する絶縁層１２０ｂは、酸化物または酸化窒化物を用いることが好ましい。絶縁層１２０ｂは、加熱により酸素を放出する膜を用いることが好ましい。絶縁層１２０ｂは、絶縁層１１０ｂに用いることができる材料を用いることができる。なお、絶縁層１２０ｂ及び絶縁層１１０ｂは、同じ材料を用いてもよく、異なる材料を用いてもよい。
　図１６Ａ及び図１６Ｂは、絶縁層１２０が絶縁層１２０ａと絶縁層１２０ｂの２層の積層構造である構成を示しているが本発明の一態様はこれに限られない。絶縁層１２０は、単層構造であってもよく、３層以上の積層構造であってもよい。
　なお、図１６Ｂ等に示す導電層２０２及び絶縁層１２０は、他の構成例にも適用できる。
＜構成例１０＞
　前述のトランジスタ１００、トランジスタ１００Ａ、トランジスタ１００Ｂ、及びトランジスタ１００Ｃに代わり、複数のトランジスタを有するトランジスタ群を用いることができる。トランジスタ群を有する半導体装置１０Ｊの上面図を図１７Ａに示す。図１７Ａに示す一点鎖線Ａ３−Ａ４における切断面の断面図を図１７Ｂに示す。半導体装置１０Ｊの斜視図を、図１８Ａに示す。
　半導体装置１０Ｊは、トランジスタ群１００Ｄと、トランジスタ２００Ａと、を有する。半導体装置１０Ｊは、トランジスタ１００に代わり、トランジスタ群１００Ｄを有する点で、前述の構成例２に示した半導体装置１０Ａと主に異なる。
　トランジスタ群１００Ｄの等価回路図を、図１８Ｂに示す。トランジスタ群１００Ｄは、トランジスタ１００＿１乃至トランジスタ１００＿４を有する。トランジスタ１００＿１乃至トランジスタ１００＿４は並列接続され、トランジスタ群１００Ｄは１つのトランジスタとみなすことができる。トランジスタ１００＿１乃至トランジスタ１００＿４のゲート電極は、互いに電気的に接続される。トランジスタ１００＿１乃至トランジスタ１００＿４のソース電極は、互いに電気的に接続される。トランジスタ１００＿１乃至トランジスタ１００＿４のドレイン電極は、互いに電気的に接続される。
　なお、ここでは４個のトランジスタが並列接続される構成を示しているが、本発明の一態様はこれに限られない。並列接続されるトランジスタの数は特に限定されない。図１８Ｃに示すように、トランジスタ群１００Ｄは、トランジスタ１００＿１乃至トランジスタ１００＿ｐ（ｐは２以上の整数）を有する構成とすることができる。トランジスタ１００＿１乃至トランジスタ１００＿ｐは並列接続され、トランジスタ群１００Ｄは１つのトランジスタとみなすことができる。
　トランジスタ１００＿１乃至トランジスタ１００＿ｐのゲート電極は、互いに電気的に接続される。トランジスタ１００＿１乃至トランジスタ１００＿ｐのソース電極は、互いに電気的に接続される。トランジスタ１００＿１乃至トランジスタ１００＿ｐのドレイン電極は、互いに電気的に接続される。
　なお、図１８Ｂ及び図１８Ｃは、各トランジスタをｎチャネル型で示しているが、本発明の一態様はこれに限られない。各トランジスタをｐチャネル型としてもよい。
　トランジスタ群１００Ｄが有するトランジスタは、前述のトランジスタ１００乃至トランジスタ１００Ｃのいずれかの構成を適用することができる。図１７Ｂは、トランジスタ１００＿１乃至トランジスタ１００＿４に、図１Ｂ等に示すトランジスタ１００の構成を適用した例を示している。トランジスタ群１００Ｄは、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。導電層１０４は、トランジスタ１００＿１乃至トランジスタ１００＿４のゲート電極として機能する。絶縁層１０６の一部は、トランジスタ１００＿１乃至トランジスタ１００＿４のゲート絶縁層として機能する。導電層１１２ａは、トランジスタ１００＿１乃至トランジスタ１００＿４のソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは他方として機能する。トランジスタ２００Ａについては、前述の記載を参照できるため、詳細な説明は省略する。
　図１９Ａは、トランジスタ群１００Ｄが有する導電層１１２ａ、及びトランジスタ２００Ａが有する導電層２０２を抜粋して示す斜視図である。導電層１１２ａは、半導体層１０８と接する領域に開口１４５＿１乃至開口１４５＿４を有する。開口１４５＿１乃至開口１４５＿４において、導電層１１２ａ＿１が露出する。
　図１９Ｂは、トランジスタ群１００Ｄが有する導電層１１２ａ、導電層１１２ｂ、開口１４１＿１乃至開口１４１＿４、及び開口１４３＿１乃至開口１４３＿４、並びにトランジスタ２００Ａが有する導電層２０２を抜粋して示す斜視図である。なお、絶縁層１１０及び絶縁層１２０に設けられる開口１４１＿１乃至開口１４１＿４は破線で示している。開口１４１＿１乃至開口１４１＿４は、開口１４５＿１乃至開口１４５＿４と重なる領域に設けられることが好ましい。開口１４１＿１乃至開口１４１＿４において、導電層１１２ａ＿１が露出することが好ましい。また、図１９Ｂに示すように、導電層１１２ｂは、導電層１１２ａと重なる領域に開口１４３＿１乃至開口１４３＿４を有する。
　開口１４１＿１乃至開口１４１＿４、及び開口１４３＿１乃至開口１４３＿４の上面形状は、円形であることが好ましい。さらに、開口１４１＿１乃至開口１４１＿４の幅は互いに等しい、又は概略等しいことが好ましい。同様に、開口１４３＿１乃至開口１４３＿４の幅は互いに等しい、又は概略等しいことが好ましい。開口１４１＿１乃至開口１４１＿４の幅、及び開口１４３＿１乃至開口１４３＿４の幅を互いに等しく、または概略等しくすることで、開口１４１＿１乃至開口１４１＿４、及び開口１４３＿１乃至開口１４３＿４を形成する際の加工精度を高めることができる。
　トランジスタ群１００Ｄを１つのトランジスタとみなす場合、当該トランジスタのチャネル幅は、トランジスタ１００＿１乃至トランジスタ１００＿４のチャネル幅の和となる。例えば、開口１４３＿１乃至開口１４３＿４の上面形状が円形の場合、開口１４３＿１乃至開口１４３＿４それぞれの幅を幅Ｄ１４３とすると、トランジスタ群１００Ｄはチャネル幅が“Ｄ１４３×π×４”のトランジスタとみなすことができる（図４Ａ及び図４Ｂ参照）。ｐ個のトランジスタで構成されるトランジスタ群１００Ｄは、チャネル幅が“Ｄ１４３×π×ｐ”のトランジスタとみなすことができる。なお、トランジスタ群１００Ｄは、チャネル長Ｌ１００のトランジスタとみなすことができる（図４Ｂ参照）。複数のトランジスタを並列接続させることにより、チャネル幅が大きくなり、オン電流を大きくすることができる。また、並列接続させるトランジスタの数（ｐ）を調整することで、チャネル幅を異ならせることができる。所望のオン電流となるように並列接続させるトランジスタの数（ｐ）を決めればよい。
　図２０Ａは、トランジスタ群１００Ｄが有する導電層１１２ａ及び半導体層１０８、並びにトランジスタ２００Ａが有する導電層２０２及び半導体層２０８を抜粋して示す斜視図である。図２０Ａに示すように、半導体層１０８は、開口１４１＿１乃至開口１４１＿４、及び開口１４３＿１乃至開口１４３＿４を覆うように設けられる。開口１４１＿１乃至開口１４１＿４において、半導体層１０８は、導電層１１２ａの上面と接する領域を有する。具体的には、開口１４１＿１乃至開口１４１＿４において、半導体層１０８は、導電層１１２ａ＿１の上面と接する領域を有することが好ましい。なお、図２０Ａは、トランジスタ１００＿１乃至トランジスタ１００＿４で半導体層１０８を共有する構成を示しているが、本発明の一態様はこれに限られない。トランジスタ１００＿１乃至トランジスタ１００＿４ごとに半導体層１０８が分離した構成としてもよい。
　なお、図１９Ａ等は、導電層１１２ａが４個の開口１４５（開口１４５＿１乃至開口１４５＿４）を有する構成を示しているが、本発明の一態様はこれに限られない。導電層１１２ａは、開口１４１＿１乃至開口１４１＿４を包含する一以上の開口を有すればよい。例えば、導電層１１２ａは、開口１４１＿１乃至開口１４１＿４を包含する１つの開口を有することができる。当該開口において、トランジスタ１００＿１乃至トランジスタ１００＿４の半導体層１０８が導電層１１２ａ＿１と接する構成としてもよい。
　図２０Ｂは、トランジスタ群１００Ｄが有する導電層１１２ａ及び導電層１０４、並びにトランジスタ２００Ａが有する導電層２０２及び導電層２０４を抜粋して示す斜視図である。図２０Ｂに示すように、導電層１０４は、開口１４１＿１乃至開口１４１＿４、及び開口１４３＿１乃至開口１４３＿４を覆うように設けられる。
　図１７Ｂ等では、前述のトランジスタ１００が並列接続される構成を示しているが、本発明の一態様はこれに限られない。トランジスタ１００、トランジスタ１００Ａ、トランジスタ１００Ｂ、及びトランジスタ１００Ｃのいずれかが並列接続されたトランジスタ群を用いることができる。
　なお、図１７Ａに示す上面図、及び図１８Ａ等に示す斜視図は、トランジスタ１００＿１乃至トランジスタ１００＿４を２行２列に配置する構成を示しているが、トランジスタ群１００Ｄが有するトランジスタの配列は特に限定されない。例えば、トランジスタ１００＿１乃至トランジスタ１００＿４を１行４列に配置してもよい。
　なお、図１７Ａ等に示すトランジスタ群１００Ｄは、他の構成例にも適用できる。
＜構成例１１＞
　半導体装置１０Ｋの上面図を図２１Ａに示す。図２１Ａに示す一点鎖線Ａ５−Ａ６における切断面の断面図を図２１Ｂに示す。半導体装置１０Ｋの斜視図を、図２２Ａに示す。
　半導体装置１０Ｋは、トランジスタ群１００Ｅと、トランジスタ２００Ａと、を有する。半導体装置１０Ｋは、トランジスタ群１００Ｄに代わり、トランジスタ群１００Ｅを有する点で、前述の構成例１０に示した半導体装置１０Ｊと主に異なる。
　トランジスタ群１００Ｅは、前述のトランジスタ１００が直列接続されている。トランジスタ群１００Ｅの等価回路図を、図２２Ｂに示す。トランジスタ群１００Ｅは、トランジスタ１００＿１乃至トランジスタ１００＿４を有する。トランジスタ１００＿１乃至トランジスタ１００＿４は直列接続され、トランジスタ群１００Ｅは１つのトランジスタとみなすことができる。
　なお、ここでは４個のトランジスタが直列接続される構成を示しているが、本発明の一態様はこれに限られない。直列接続されるトランジスタの数は特に限定されない。図２２Ｃに示すように、トランジスタ群１００Ｅは、トランジスタ１００＿１乃至トランジスタ１００＿ｑ（ｑは２以上の整数）を有する構成とすることができる。トランジスタ１００＿１乃至トランジスタ１００＿ｑは直列接続され、トランジスタ群１００Ｅは１つのトランジスタとみなすことができる。
　なお、図２２Ｂ及び図２２Ｃは、各トランジスタをｎチャネル型で示しているが、本発明の一態様はこれに限られない。各トランジスタをｐチャネル型としてもよい。
　トランジスタ１００＿１は、導電層１０４と、絶縁層１０６と、半導体層１０８＿１と、導電層１１２ａと、導電層１１２ｂと、を有する。導電層１１２ａは、トランジスタ１００＿１のソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは、他方として機能する。
　トランジスタ１００＿２は、導電層１０４と、絶縁層１０６と、半導体層１０８＿２と、導電層１１２ｂと、導電層１１２ｃと、を有する。導電層１１２ｂは、トランジスタ１００＿２のソース電極及びドレイン電極の一方として機能し、導電層１１２ｃは、他方として機能する。導電層１１２ｂは、トランジスタ１００＿１とトランジスタ１００＿２で共有される。
　トランジスタ１００＿３は、導電層１０４と、絶縁層１０６と、半導体層１０８＿３と、導電層１１２ｃと、導電層１１２ｄと、を有する。導電層１１２ｃは、トランジスタ１００＿３のソース電極及びドレイン電極の一方として機能し、導電層１１２ｄは、他方として機能する。導電層１１２ｃは、トランジスタ１００＿２とトランジスタ１００＿３で共有される。
　トランジスタ１００＿４は、導電層１０４と、絶縁層１０６と、半導体層１０８＿４と、導電層１１２ｄと、導電層１１２ｅと、を有する。導電層１１２ｄは、トランジスタ１００＿４のソース電極及びドレイン電極の一方として機能し、導電層１１２ｅは、他方として機能する。導電層１１２ｄは、トランジスタ１００＿３とトランジスタ１００＿４で共有される。
　図２３Ａは、トランジスタ群１００Ｅが有する導電層１１２ａ、導電層１１２ｃ及び導電層１１２ｅ、並びにトランジスタ２００Ａが有する導電層２０２を抜粋して示す斜視図である。導電層１１２ａ、導電層１１２ｃ、導電層１１２ｅ及び導電層２０２は、同じ工程で形成できる。導電層１１２ａ＿２は、開口１４５＿１を有し、開口１４５＿１を介して、半導体層１０８＿１が導電層１１２ａ＿１と接する構成とすることができる。導電層１１２ｃ＿２は、開口１４５＿２及び開口１４５＿３を有し、開口１４５＿２及び開口１４５＿３を介して、半導体層１０８＿２及び半導体層１０８＿３が導電層１１２ｃ＿１と接する構成とすることができる。導電層１１２ｅ＿２は、開口１４５＿４を有し、開口１４５＿４を介して、半導体層１０８＿４が導電層１１２ｅ＿１と接する構成とすることができる。
　図２３Ｂは、トランジスタ群１００Ｅが有する導電層１１２ａ乃至導電層１１２ｅ、開口１４１＿１乃至開口１４１＿４、及び開口１４３＿１乃至開口１４３＿４、及びトランジスタ２００Ａが有する導電層２０２を抜粋して示す斜視図である。導電層１１２ｂに開口１４３＿１及び開口１４３＿２が設けられ、導電層１１２ｄに開口１４３＿３及び開口１４３＿４が設けられる。
　図２４Ａは、トランジスタ群１００Ｅが有する導電層１１２ａ、導電層１１２ｃ及び導電層１１２ｅ、及び半導体層１０８＿１乃至半導体層１０８＿４、並びにトランジスタ２００Ａが有する導電層２０２及び半導体層２０８を抜粋して示す斜視図である。半導体層１０８＿１乃至半導体層１０８＿４、及び半導体層２０８は、同じ工程で形成できる。
　図２４Ｂは、トランジスタ群１００Ｅが有する導電層１１２ａ、導電層１１２ｃ及び導電層１１２ｅ、及び導電層１０４、並びにトランジスタ２００Ａが有する導電層２０２及び導電層２０４を抜粋して示す斜視図である。導電層１０４は、トランジスタ１００＿１乃至トランジスタ１００＿４のゲート電極として機能する。
　トランジスタ１００＿１のソース電極及びドレイン電極の他方は、トランジスタ１００＿２のソース電極及びドレイン電極の一方と電気的に接続される。トランジスタ１００＿２のソース電極及びドレイン電極の他方は、トランジスタ１００＿３のソース電極及びドレイン電極の一方と電気的に接続される。トランジスタ１００＿３のソース電極及びドレイン電極の他方は、トランジスタ１００＿４のソース電極及びドレイン電極の一方と電気的に接続される。
　トランジスタ群１００Ｅを１つのトランジスタとみなす場合、当該トランジスタのチャネル長は、トランジスタ１００＿１乃至トランジスタ１００＿４のチャネル長の和となる。例えば、トランジスタ１００＿１乃至トランジスタ１００＿４のそれぞれのチャネル長をチャネル長Ｌ１００とすると、トランジスタ群１００Ｅはチャネル長が“Ｌ１００×４”のトランジスタとみなすことができる（図４Ｂ参照）。ｑ個のトランジスタで構成されるトランジスタ群１００Ｅは、チャネル長が“Ｌ１００×ｑ”のトランジスタとみなすことができる。なお、トランジスタ群１００Ｅは、チャネル幅Ｗ１００のトランジスタとみなすことができる（図４Ａ及び図４Ｂ参照）。複数のトランジスタを直列接続させることにより、チャネル長が長くなり、飽和性を高めることができる。また、直列接続させるトランジスタの数（ｑ）を調整することで、チャネル長を異ならせることができる。所望の飽和性となるように直列接続させるトランジスタの数（ｑ）を決めればよい。
　図２１Ｂ等では、前述のトランジスタ１００が直列接続される構成を示しているが、本発明の一態様はこれに限られない。トランジスタ１００、トランジスタ１００Ａ、トランジスタ１００Ｂ、及びトランジスタ１００Ｃのいずれかが直列接続されたトランジスタ群を用いることができる。
　なお、図２１Ａに示す上面図、及び図２２Ａ等に示す斜視図は、トランジスタ１００＿１乃至トランジスタ１００＿４を２行２列に配置する構成を示しているが、トランジスタ群１００Ｅが有するトランジスタの配列は特に限定されない。例えば、トランジスタ１００＿１乃至トランジスタ１００＿４を１行４列に配置してもよい。
　なお、図２１Ａ等に示すトランジスタ群１００Ｅは、他の構成例にも適用できる。
＜作製方法例１＞
　以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは、図７Ｂ等に示した半導体装置１０Ａの半導体層１０８及び半導体層２０８に酸化物半導体を用いる構成を例に挙げて、作製方法を説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ）法等を用いて形成することができる。ＣＶＤ法は、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法は、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を形成した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、例えば、ドライエッチング法、ウェットエッチング法、またはサンドブラスト法を用いることができる。
　図２５Ａ乃至図２８Ｃに示す各図は、半導体装置１０Ａの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
〔導電層１１２ａ、導電層２０２の形成〕
　基板１０２上に、導電層１１２ａ＿１及び導電層２０２＿１となる導電膜１１２ａ＿１ｆと、導電層１１２ａ＿２及び導電層２０２＿２となる導電膜１１２ａ＿２ｆを形成する（図２５Ａ）。導電膜１１２ａ＿１ｆ及び導電膜１１２ａ＿２ｆの形成は、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１１２ａ＿１ｆ及び導電膜１１２ａ＿２ｆ上にフォトリソグラフィ工程によりレジストマスクを形成した後、導電膜１１２ａ＿１ｆ及び導電膜１１２ａ＿２ｆを加工することにより、導電層１１２ａ＿１、及び導電層１１２ａ＿１上の導電層１１２ａ＿２Ａ、並びに導電層２０２＿１、及び導電層２０２＿１上の導電層２０２＿２を形成する（図２５Ｂ）。導電膜１１２ａ＿１ｆ及び導電膜１１２ａ＿２ｆの加工は、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。これにより、トランジスタ２００Ａの第２のゲート電極として機能する導電層２０２が形成される。
　続いて、導電層１１２ａ＿２Ａの一部を除去し、開口１４５を有する導電層１１２ａ＿２を形成する（図２５Ｃ）。これにより、トランジスタ１００のソース電極及びドレイン電極の一方として機能する導電層１１２ａが形成される。
〔絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成〕
　続いて、基板１０２、導電層１１２ａ及び導電層２０２上に、絶縁層１１０ａとなる絶縁膜１１０ａｆ、及び絶縁層１１０ｂとなる絶縁膜１１０ｂｆを形成する。
　絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成は、ＰＥＣＶＤ法を好適に用いることができる。絶縁膜１１０ａｆを形成した後、絶縁膜１１０ａｆの表面を大気に曝すことなく、真空中で連続して絶縁膜１１０ｂｆを形成することが好ましい。絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆを連続して形成することで、絶縁膜１１０ａｆの表面に大気由来の不純物が付着することを抑制できる。当該不純物として、例えば、水、及び有機物が挙げられる。
　絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時の基板温度はそれぞれ、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時の基板温度を前述の範囲とすることで、自身からの不純物（例えば、水及び水素）の放出を少なくすることができ、不純物が半導体層１０８に拡散することを抑制することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　なお、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆは、半導体層１０８及び半導体層２０８より先に形成されるため、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成時に加わる熱によって半導体層１０８及び半導体層２０８から酸素が脱離することを懸念する必要はない。
　絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆを形成した後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの表面及び膜中から水及び水素を脱離させることができる。
　加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましいく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、貴ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、当該雰囲気に水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、例えば、オーブン、または急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
　続いて、絶縁膜１１０ｂｆ上に、金属酸化物層１８０を形成する（図２５Ｄ）。
　金属酸化物層１８０は、絶縁層でもよく、また導電層であってもよい。金属酸化物層１８０は、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、インジウム酸化物、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）を用いることもできる。
　金属酸化物層１８０として、半導体層１０８または半導体層２０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８または半導体層２０８に適用可能な酸化物半導体材料を用いることが好ましい。
　金属酸化物層１８０として、半導体層１０８または半導体層２０８と同じ組成のスパッタリングターゲットを用いて形成した金属酸化物膜を適用することができる。同じ組成のスパッタリングターゲットを用いることで、製造装置及びスパッタリングターゲットを共通に用いることができるため、好ましい。
　半導体層１０８、半導体層２０８及び金属酸化物層１８０に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層１０８及び半導体層２０８よりもガリウムの含有率が高い材料を金属酸化物層１８０に用いることができる。ガリウムの含有率が高い材料を金属酸化物層１８０に用いることにより、酸素に対するブロッキング性をより高めることができるため、好ましい。
　金属酸化物層１８０は、例えば、酸素を含む雰囲気で形成することが好ましい。特に、酸素を含む雰囲気でスパッタリング法により形成することが好ましい。これにより、金属酸化物層１８０の形成の際、絶縁膜１１０ｂｆに酸素を好適に供給することができる。
　例えば、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物層１８０を形成してもよい。例えば、金属ターゲットとしてアルミニウムを用いた場合には、酸化アルミニウム膜を形成することができる。
　金属酸化物層１８０の形成時に、成膜装置の処理室内に導入する成膜ガスの酸素流量比、または処理室内の酸素分圧が高いほど、絶縁膜１１０ｂｆ中に供給される酸素の量を増やすことができる。酸素流量比または酸素分圧は、例えば５０％以上１００％以下、好ましくは６５％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気でスパッタリング法により金属酸化物層１８０を形成することにより、金属酸化物層１８０の形成時に、絶縁膜１１０ｂｆへ酸素を供給するとともに、絶縁膜１１０ｂｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｂｆに多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　金属酸化物層１８０を形成した後、加熱処理を行ってもよい。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。金属酸化物層１８０を形成した後に加熱処理を行うことで、金属酸化物層１８０から絶縁膜１１０ｂｆに効果的に酸素を供給することができる。
　金属酸化物層１８０を形成した後、または前述の加熱処理の後に、さらに、金属酸化物層１８０を介して絶縁膜１１０ｂｆに酸素を供給してもよい。酸素の供給方法として、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。当該プラズマ処理として、酸素ガスを高周波電力によってプラズマ化させる装置を好適に用いることができる。ガスを高周波電力によってプラズマ化させる装置として、例えば、プラズマエッチング装置及びプラズマアッシング装置が挙げられる。
　続いて、金属酸化物層１８０を除去する。
　金属酸化物層１８０の除去方法に特に限定は無いが、ウェットエッチング法を好適に用いることができる。ウェットエッチング法を用いることで、金属酸化物層１８０の除去の際に、絶縁膜１１０ｂｆがエッチングされることを抑制できる。これにより、絶縁膜１１０ｂｆの膜厚が薄くなることを抑制でき、絶縁層１１０ｂの膜厚を均一にすることができる。
　絶縁膜１１０ｂｆに対して酸素を供給する処理は、前述の方法に限定されない。例えば、絶縁膜１１０ｂｆに対してイオンドーピング法、イオン注入法、プラズマ処理等により、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等を供給する。また、絶縁膜１１０ｂｆ上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１１０ｂｆに酸素を供給してもよい。該膜は、酸素を供給した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。
〔絶縁膜１１０ｃｆの形成、絶縁膜１２０ｆの形成〕
　続いて、絶縁膜１１０ｂｆ上に、絶縁層１１０ｃとなる絶縁膜１１０ｃｆ、及び絶縁層１２０となる絶縁膜１２０ｆを形成する（図２５Ｅ）。絶縁膜１１０ｃｆ及び絶縁膜１２０ｆの形成は、絶縁膜１１０ａｆ及び絶縁膜１１０ｂｆの形成に係る記載を参照できるため、詳細な説明は省略する。
〔導電膜１１２ｆの形成〕
　続いて、絶縁膜１２０ｆ上に、導電層１１２ｂとなる導電膜１１２ｆを形成する（図２６Ａ）。導電膜１１２ｆの形成は、例えば、スパッタリング法を好適に用いることができる。
〔開口１４１の形成、開口１４３の形成〕
　続いて、導電膜１１２ｆを加工し、導電層１１２Ｂを形成する（図２６Ｂ）。導電層１１２Ｂ形成は、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。導電層１１２Ｂの形成は、例えば、ウェットエッチング法を好適に用いることができる。
　続いて、開口１４５と重なる領域の導電層１１２Ｂを除去し、開口１４３を有する導電層１１２ｂを形成する。開口１４３の形成は、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。開口１４３の形成は、例えば、ウェットエッチング法を好適に用いることができる。
　続いて、開口１４３と重なる領域の絶縁膜１２０ｆ、及び絶縁膜１１０ｆ（絶縁膜１１０ａｆ、絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆ）を除去し、開口１４１を有する絶縁層１２０及び絶縁層１１０を形成する（図２６Ｃ）。開口１４１の形成は、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。開口１４１の形成は、例えば、ドライエッチング法を好適に用いることができる。開口１４１は、開口１４５と重なる領域に設けられる。開口１４５において、導電層１１２ａ＿１が露出する。
　開口１４１は、例えば、開口１４３の形成に用いたレジストマスクを用いて形成することができる。具体的には、導電膜１１２ｆ上にレジストマスクを形成し、当該レジストマスクを用いて導電膜１１２ｆを除去して開口１４３を形成し、当該レジストマスクを用いて絶縁膜１２０ｆ及び絶縁膜１１０ｆを除去して開口１４１を形成することができる。開口１４３は、開口１４１の形成に用いたレジストマスクと異なるレジストマスクを用いて形成してもよい。
　なお、開口１４１を形成する際、または開口１４１を形成した後に、開口１４１と重なる領域の導電層１１２ａ（具体的には、導電層１１２ａ＿１）の一部を除去してもよい。導電層１１２ａ＿１の一部を除去することにより、図６Ａ及び図６Ｂに示す構成とすることができる。
〔半導体層１０８、半導体層２０８の形成〕
　続いて、開口１４１及び開口１４３を覆うように、半導体層１０８及び半導体層２０８となる金属酸化物膜１０８ｆを形成する（図２６Ｄ）。金属酸化物膜１０８ｆは、絶縁層１２０の上面、導電層１１２ｂの上面及び側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａ＿１の上面に接して設けられる。
　金属酸化物膜１０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　金属酸化物膜１０８ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜１０８ｆは、可能な限り水素元素を含む不純物が低減され、高純度の膜であることが好ましい。特に、金属酸化物膜１０８ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。
　金属酸化物膜１０８ｆを形成する際に、酸素ガスを用いることが好ましい。金属酸化物膜１０８ｆの形成時に酸素ガスを用いることで、絶縁層１２０及び絶縁層１１０中に好適に酸素を供給することができる。例えば、絶縁層１２０に酸化物または酸化窒化物を用いる場合、絶縁層１２０中に好適に酸素を供給することができる。同様に、絶縁層１１０ｂに酸化物または酸化窒化物を用いる場合、絶縁層１１０ｂ中に好適に酸素を供給することができる。
　絶縁層１２０及び絶縁層１１０ｂに酸素を供給することにより、後の工程で半導体層１０８及び半導体層２０８に酸素が供給され、半導体層１０８中及び半導体層２０８中の酸素欠損（ＶＯ）及びＶＯＨを低減できる。
　金属酸化物膜１０８ｆを成膜する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）とを混合させてもよい。なお、金属酸化物膜１０８ｆを成膜する際の酸素流量比または酸素分圧が高いほど、金属酸化物膜１０８ｆの結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比または酸素分圧が低いほど、金属酸化物膜１０８ｆの結晶性が低くなり、オン電流の大きいトランジスタとすることができる。
　金属酸化物膜１０８ｆを形成する際の基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜１０８ｆとすることができる。
　金属酸化物膜１０８ｆの形成時の基板温度は、室温以上２５０℃以下、好ましくは室温以上２００℃以下、より好ましくは室温以上１４０℃以下とすればよい。例えば、基板温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または基板を加熱しない状態で、金属酸化物膜１０８ｆを成膜することにより、結晶性を低くすることができる。
　金属酸化物膜１０８ｆを成膜する前に、絶縁層１２０の表面及び絶縁層１１０の表面に吸着した不純物（例えば、水、水素、及び有機物）を脱離させるための処理、並びに絶縁層１２０及び絶縁層１１０中に酸素を供給する処理のうち、少なくとも一方を行うことが好ましい。例えば、減圧雰囲気にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気におけるプラズマ処理を行ってもよい。または、一酸化二窒素（Ｎ２Ｏ）などの酸化性気体を含む雰囲気におけるプラズマ処理により、絶縁層１２０及び絶縁層１１０に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１２０の表面及び絶縁層１１０の表面の不純物を好適に除去しつつ、酸素を供給することができる。
　なお、半導体層１０８及び半導体層２０８を積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。
　続いて、金属酸化物膜１０８ｆを島状に加工し、半導体層１０８及び半導体層２０８を形成する（図２７Ａ）。
　半導体層１０８及び半導体層２０８の形成は、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。半導体層１０８及び半導体層２０８の形成は、例えば、ウェットエッチング法を好適に用いることができる。このとき、半導体層１０８と重ならない領域の導電層１１２ｂの一部がエッチングされ、薄くなる場合がある。同様に、半導体層１０８、導電層１１２ｂ及び半導体層２０８のいずれとも重ならない領域の絶縁層１２０の一部がエッチングされ、膜厚が薄くなる場合がある。例えば、半導体層１０８、導電層１１２ｂ及び半導体層２０８のいずれとも重ならない領域の絶縁層１２０がエッチングにより消失し、絶縁層１１０（具体的には、絶縁層１１０ｃ）の表面が露出する場合もある。なお、金属酸化物膜１０８ｆのエッチングにおいて、絶縁層１１０ｃに選択比の高い材料を用いることで、絶縁層１１０ｃの膜厚が薄くなることを抑制できる。
　金属酸化物膜１０８ｆの成膜後、または金属酸化物膜１０８ｆを半導体層１０８及び半導体層２０８に加工した後に、加熱処理を行うことが好ましい。加熱処理により、金属酸化物膜１０８ｆ、または半導体層１０８中及び半導体層２０８中に含まれる、または表面に吸着した水素及び水を除去することができる。また、加熱処理により、金属酸化物膜１０８ｆ、または半導体層１０８及び半導体層２０８の膜質が向上する（例えば、欠陥の低減、及び結晶性の向上）場合がある。
　加熱処理により、絶縁層１１０ｂ及び絶縁層１２０から金属酸化物膜１０８ｆ、または半導体層１０８及び半導体層２０８に酸素を供給することもできる。このとき、半導体層１０８及び半導体層２０８に加工する前に加熱処理を行うことがより好ましい。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔絶縁層１０６の形成〕
　続いて、半導体層１０８、導電層１１２ｂ、半導体層２０８及び絶縁層１２０を覆って、絶縁層１０６を形成する（図２７Ｂ）。絶縁層１０６の形成は、ＰＥＣＶＤ法を好適に用いることができる。
　半導体層１０８及び半導体層２０８に酸化物半導体を用いる場合、絶縁層１０６は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が酸素の拡散を抑制する機能を有することにより、半導体層１０８及び半導体層２０８に含まれる酸素が絶縁層１０６より上側に拡散することが抑制され、半導体層１０８及び半導体層２０８に酸素欠損（ＶＯ）が増加することを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　トランジスタ１００及びトランジスタ２００Ａのゲート絶縁層として機能する絶縁層１０６の形成時の温度を高くすることにより、欠陥の少ない絶縁層とすることができる。しかしながら、絶縁層１０６の形成時の温度が高いと半導体層１０８及び半導体層２０８から酸素が脱離し、半導体層１０８中及び半導体層２０８中の酸素欠損（ＶＯ）及びＶＯＨが増加してしまう場合がある。絶縁層１０６の形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁層１０６の形成時の基板温度を前述の範囲とすることで、絶縁層１０６の欠陥を少なくするとともに、半導体層１０８及び半導体層２０８から酸素が脱離することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　絶縁層１０６を形成する前に、半導体層１０８の表面及び半導体層２０８の表面に対してプラズマ処理を行なってもよい。当該プラズマ処理により、半導体層１０８の表面及び半導体層２０８の表面に吸着する不純物（例えば、水）を低減することができる。そのため、半導体層１０８と絶縁層１０６との界面、及び半導体層２０８と絶縁層１０６との界面における不純物を低減でき、信頼性の高いトランジスタを実現できる。特に、半導体層１０８及び半導体層２０８の形成から、絶縁層１０６の形成までの間に半導体層１０８及び半導体層２０８の表面が大気に曝される場合には好適である。プラズマ処理は、例えば、酸素、オゾン、窒素、一酸化二窒素、及びアルゴンの一以上を含む雰囲気で行うことができる。また、当該プラズマ処理と絶縁層１０６の成膜とは、大気に曝すことなく連続して行われることが好ましい。
〔導電層１０４、導電層２０４の形成〕
　続いて、絶縁層１０６上に、導電層１０４及び導電層２０４となる導電膜１０４ｆを形成する（図２７Ｃ）。導電膜１０４ｆの形成は、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１０４ｆ上にフォトリソグラフィ工程によりレジストマスクを形成した後、導電膜１０４ｆを加工することにより、トランジスタ１００のゲート電極として機能する導電層１０４、及びトランジスタ２００Ａの第１のゲート電極として機能する導電層２０４を形成する（図２８Ａ）。導電膜１０４ｆの加工は、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。
　以上の工程により、トランジスタ１００を作製することができる。
〔領域２０８Ｄの形成〕
　続いて、導電層２０４をマスクとして、絶縁層１０６を介して半導体層２０８に不純物１９０を供給（添加、または注入ともいう）する（図２８Ｂ）。図２８Ｂでは、供給される不純物１９０を矢印で示している。これにより、半導体層２０８の導電層２０４と重ならない領域に、領域２０８Ｄを形成することができる。このとき、半導体層２０８の導電層２０４と重なる領域に、不純物１９０ができるだけ供給されないように、マスクとなる導電層２０４の材料及び厚さを考慮して、不純物１９０の供給処理の条件を決定することが好ましい。これにより、半導体層２０８の導電層２０４と重なる領域に、不純物濃度が十分に低減されたチャネル形成領域を形成することができる。半導体層１０８も同様に、導電層１０４と重ならない領域に領域１０８Ｄが形成される。
　不純物１９０の供給は、プラズマイオンドーピング法、またはイオン注入法を好適に用いることができる。これらの方法は、深さ方向の濃度プロファイルを、イオンの加速電圧とドーズ量等により、高い精度で制御することができる。プラズマイオンドーピング法を用いることで、生産性を高めることができる。また質量分離を用いたイオン注入法を用いることで、供給される不純物の純度を高めることができる。
　不純物１９０の供給処理において、半導体層２０８と絶縁層１０６との界面、または半導体層２０８中の当該界面に近い部分、または絶縁層１０６中の当該界面に近い部分が、最も高い濃度となるように、処理条件を制御することが好ましい。これにより、一度の処理で半導体層２０８と絶縁層１０６の両方に、適切な濃度の不純物１９０を供給することができる。
　不純物１９０の供給に用いる原料は、例えば、前述の不純物元素を含むガスを用いることができる。ホウ素を供給する場合、代表的にはＢ２Ｈ６ガス、またはＢＦ３ガスの一以上を用いることができる。またリンを供給する場合には、代表的にはＰＨ３ガスを用いることができる。また、これらの原料ガスを貴ガスで希釈した混合ガスを用いてもよい。
　不純物１９０の供給に用いる原料として、例えば、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２、（Ｃ５Ｈ５）２Ｍｇ、及び貴ガスを用いることができる。なお、原料は気体に限られず、固体または液体を加熱し、気化させて用いてもよい。
　不純物１９０の添加は、絶縁層１０６及び半導体層２０８の組成、密度、及び厚さなどを考慮して、加速電圧及びドーズ量などの条件を設定することで制御することができる。
　例えば、イオン注入法またはプラズマイオンドーピング法でホウ素の添加を行う場合、加速電圧は例えば５ｋＶ以上１００ｋＶ以下、好ましくは７ｋＶ以上７０ｋＶ以下、より好ましくは１０ｋＶ以上５０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上、３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　イオン注入法またはプラズマイオンドーピング法でリンイオンの添加を行う場合、加速電圧は、例えば１０ｋＶ以上１００ｋＶ以下、好ましくは３０ｋＶ以上９０ｋＶ以下、より好ましくは４０ｋＶ以上８０ｋＶ以下の範囲とすることができる。またドーズ量は、例えば１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下、より好ましくは１×１０１５ｉｏｎｓ／ｃｍ２以上３×１０１６ｉｏｎｓ／ｃｍ２以下の範囲とすることができる。
　なお、不純物１９０の供給方法はこれに限られず、例えば、プラズマ処理、または加熱による熱拡散を利用した処理などを用いてもよい。プラズマ処理法の場合、添加する不純物を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物を添加することができる。上記プラズマを発生させる装置として、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
　例えば、プラズマＣＶＤ装置を用いて、水素ガスを含む雰囲気でプラズマ処理を行うことにより、半導体層２０８の導電層２０４と重ならない領域、及び半導体層１０８の導電層１０４と重ならない領域に、不純物１９０として水素を供給することができる。また、不純物１９０の供給処理、及び絶縁層１０６の形成にプラズマＣＶＤ装置を用いることで、不純物１９０の供給処理と絶縁層１０６の形成を装置内で連続して行うことができ、生産性を高めることができる。
　本発明の一態様では、絶縁層１０６を介して不純物１９０を半導体層２０８に供給することができる。そのため、半導体層２０８が結晶性を有する場合であっても、不純物１９０の供給の際に半導体層２０８が受けるダメージが軽減され、結晶性が損なわれてしまうことを抑制できる。そのため、結晶性の低下により電気抵抗が増大してしまうような場合には好適である。同様に、半導体層１０８が受けるダメージが軽減することができる。
〔絶縁層１９５の形成〕
　続いて、導電層１０４、導電層２０４、及び絶縁層１０６を覆って、絶縁層１９５を形成する（図２８Ｃ）。絶縁層１９５の形成は、ＰＥＣＶＤ法を好適に用いることができる。
　絶縁層１９５の成膜温度が高すぎると、領域１０８Ｄ及び領域２０８Ｄに含まれる不純物が、半導体層１０８及び半導体層２０８のチャネル形成領域を含む周辺部に拡散する恐れがある。また、領域１０８Ｄ及び領域２０８Ｄの電気抵抗が上昇してしまう恐れがある。そのため、絶縁層１９５の成膜温度は、不純物の拡散を考慮して決定すればよい。
　絶縁層１９５の成膜温度は、例えば、１５０℃以上４００℃以下、好ましくは１８０℃以上３６０℃以下、より好ましくは２００℃以上２５０℃以下とすることが好ましい。絶縁層１９５を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与することができる。
　絶縁層１９５の形成後、加熱処理を行ってもよい。当該加熱処理により、領域１０８Ｄ及び領域２０８Ｄの抵抗を、より低くすることができる場合がある。例えば、加熱処理を行うことにより、不純物１９０が適度に拡散し、理想的な不純物の濃度勾配を有する領域１０８Ｄ及び領域２０８Ｄが形成されうる。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。なお、加熱処理の温度が高すぎる（例えば、５００℃以上）と、不純物１９０がチャネル形成領域にまで拡散し、トランジスタの電気特性及び信頼性の悪化を招く恐れがある。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）がある場合には、当該加熱処理と兼ねることができる場合もある。
　続いて、絶縁層１０６及び絶縁層１９５の一部をエッチングすることで、領域２０８Ｄに達する開口１４７ａ及び開口１４７ｂを形成する。
　続いて、開口１４７ａ及び開口１４７ｂを覆うように、絶縁層１９５上に導電膜を成膜し、当該導電膜を加工することで、トランジスタ２００のソース電極及びドレイン電極として機能する導電層２１２ａ及び導電層２１２ｂを形成する（図７Ｂ）。
　以上の工程により、トランジスタ２００Ａを作製することができる。
　以上の工程により、半導体装置１０Ａを作製することができる。
＜作製方法例２＞
　図１３Ａ等に示した半導体装置１０Ｅの半導体層１０８及び半導体層２０８に酸化物半導体を用いる構成を例に挙げて、作製方法を説明する。
　図２９Ａ乃至図３０Ｂに示す各図は、半導体装置１０Ｅの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
　絶縁層１０６を形成するまでは、前述の＜作製方法例１＞に示した作製方法と同様である。よって、図２５Ａ乃至図２７Ｂに係る半導体装置の作製方法を参照することができる。
〔絶縁層１０６Ａ、絶縁層１０６Ｂの形成〕
　続いて、絶縁層１０６上にフォトリソグラフィ工程によりレジストマスクを形成した後、絶縁層１０６を加工することにより、トランジスタ１００Ｂのゲート絶縁層として機能する絶縁層１０６Ａ、及びトランジスタ２００Ｅの第１のゲート絶縁層として機能する絶縁層１０６Ｂを形成する（図２９Ａ）。絶縁層１０６Ａは、半導体層１０８と重なる領域に設けられる。絶縁層１０６Ｂは、半導体層２０８と重なる領域に設けられる。絶縁層１０６の加工は、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。絶縁層１０６の加工は、ドライエッチング法を好適に用いることができる。
〔導電層１０４、導電層２０４の形成〕
　続いて、絶縁層１２０、導電層１１２ｂ、半導体層１０８、半導体層２０８、絶縁層１０６Ａ上及び絶縁層１０６Ｂ上に、導電層１０４、導電層２０４、導電層２１２ａ、及び導電層２１２ｂとなる導電膜１０４ｆを形成する（図２９Ｂ）。導電膜１０４ｆの形成は、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１０４ｆ上にフォトリソグラフィ工程によりレジストマスクを形成した後、導電膜１０４ｆを加工することにより、トランジスタ１００Ｂのゲート電極として機能する導電層１０４、トランジスタ２００Ａの第１のゲート電極として機能する導電層２０４、並びにソース電極及びドレイン電極として機能する導電層２１２ａ及び導電層２１２ｂを形成する（図３０Ａ）。導電層１０４は、絶縁層１０６Ａを介して半導体層１０８と重なる領域に設けられる。導電層２０４は、絶縁層１０６Ｂを介して半導体層２０８と重なる領域に設けられる。導電膜１０４ｆの加工は、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。
　以上の工程により、トランジスタ１００Ｂを作製することができる。
〔領域２０８Ｌ、領域２０８Ｄの形成〕
　続いて、導電層２０４、導電層２１２ａ及び導電層２１２ｂをマスクとして、絶縁層１０６Ｂを介して半導体層２０８に不純物１９０を供給する（図３０Ｂ）。図３０Ｂでは、供給される不純物１９０を矢印で示している。これにより、半導体層２０８に領域２０８Ｌ及び領域２０８Ｄを形成することができる。領域２０８Ｌは、絶縁層１０６Ｂと重なり、かつ導電層２０４と重ならない領域に形成される。領域２０８Ｄは、絶縁層１０６Ｂ、導電層２０４、導電層２１２ａ、及び導電層２１２ｂのいずれとも重ならない領域に形成される。半導体層１０８も同様に、領域１０８Ｌ及び領域１０８Ｄが形成される。不純物１９０の供給については、前述の記載を参照できるため、詳細な説明は省略する。
　絶縁層１９５の形成は、前述の＜作製方法例１＞を参照できるため、詳細な説明は省略する。
　以上の工程により、トランジスタ２００Ｅを作製することができる。
　以上の工程により、半導体装置１０Ｅを作製することができる。
＜作製方法例３＞
　図１４Ａに示した半導体装置１０Ｆの半導体層１０８及び半導体層２０８に酸化物半導体を用いる構成を例に挙げて、作製方法を説明する。
　図３１Ａ乃至図３２Ｂに示す各図は、半導体装置１０Ｆの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
　絶縁層１０６を形成するまでは、前述の＜作製方法例１＞に示した作製方法と同様である。よって、図２５Ａ乃至図２７Ｂに係る半導体装置の作製方法を参照することができる。
〔絶縁層１０６Ａ、絶縁層１０６Ｂの形成〕
　続いて、絶縁層１０６を加工し、半導体層２０８と重なる領域に開口１３９ａ及び開口１３９ｂを形成する（図３１Ａ）。絶縁層１０６の加工は、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。絶縁層１０６の加工は、ドライエッチング法を好適に用いることができる。
〔導電層１０４、導電層２０４、導電層２１２ａ、導電層２１２ｂの形成〕
　続いて、絶縁層１２０、導電層１１２ｂ、半導体層１０８、半導体層２０８、及び絶縁層１０６上に、導電層１０４、導電層２０４、導電層２１２ａ、及び導電層２１２ｂとなる導電膜１０４ｆを形成する（図３１Ｂ）。導電膜１０４ｆの形成は、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１０４ｆ上にフォトリソグラフィ工程によりレジストマスクを形成した後、導電膜１０４ｆ及び絶縁層１０６を加工することにより、導電層１０４、導電層２０４、導電層２１２ａ、及び導電層２１２ｂを形成するとともに、絶縁層１０６Ａ、絶縁層１０６Ｂ、絶縁層１０６Ｃ及び絶縁層１０６Ｄを形成する（図３２Ａ）。導電膜１０４ｆ及び絶縁層１０６の加工はそれぞれ、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。
　以上の工程により、トランジスタ１００Ａを作製することができる。
〔領域２０８Ｄの形成〕
　続いて、導電層２０４、導電層２１２ａ及び導電層２１２ｂをマスクとして、半導体層２０８に不純物１９０を供給する（図３２Ｂ）。図３２Ｂでは、供給される不純物１９０を矢印で示している。これにより、半導体層２０８に領域２０８Ｄを形成することができる。半導体層１０８も同様に、領域１０８Ｄが形成される。不純物１９０の供給については、前述の記載を参照できるため、詳細な説明は省略する。
　絶縁層１９５の形成は、前述の＜作製方法例１＞を参照できるため、詳細な説明は省略する。
　以上の工程により、トランジスタ２００Ｆを作製することができる。
　以上の工程により、半導体装置１０Ｆを作製することができる。
＜作製方法例４＞
　図１５Ｂに示した半導体装置１０Ｇの半導体層１０８及び半導体層２０８に酸化物半導体を用いる構成を例に挙げて、作製方法を説明する。
　図３３Ａ乃至図３４Ｂに示す各図は、半導体装置１０Ｇの作製方法を説明する図である。各図は一点鎖線Ａ１−Ａ２における切断面の断面図を示している。
　絶縁層１０６を形成するまでは、前述の＜作製方法例１＞に示した作製方法と同様である。よって、図２５Ａ乃至図２７Ｂに係る半導体装置の作製方法を参照することができる。
〔開口１３７ａ、開口１３７ｂの形成〕
　続いて、絶縁層１０６を加工し、半導体層２０８と重なる領域に開口１３７ａ及び開口１３７ｂを形成する（図３３Ａ）。絶縁層１０６の加工は、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。絶縁層１０６の加工は、ドライエッチング法を好適に用いることができる。
〔導電層１０４、導電層２０４、導電層２１２ａ、導電層２１２ｂの形成〕
　続いて、絶縁層１２０、導電層１１２ｂ、半導体層１０８、半導体層２０８、及び絶縁層１０６上に、導電層１０４、導電層２０４、導電層２１２ａ、及び導電層２１２ｂとなる導電膜１０４ｆを形成する（図３３Ｂ）。導電膜１０４ｆの形成は、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１０４ｆ上にフォトリソグラフィ工程によりレジストマスクを形成した後、導電膜１０４ｆ加工することにより、導電層１０４、導電層２０４、導電層２１２ａ、及び導電層２１２ｂを形成する（図３４Ａ）。導電膜１０４ｆの加工はそれぞれ、ウェットエッチング法及びドライエッチング法の一方または双方を用いればよい。
　以上の工程により、トランジスタ１００を作製することができる。
〔領域２０８Ｌ、領域２０８Ｄの形成〕
　続いて、導電層２０４、導電層２１２ａ及び導電層２１２ｂをマスクとして、絶縁層１０６を介して半導体層２０８に不純物１９０を供給する（図３４Ｂ）。図３４Ｂでは、供給される不純物１９０を矢印で示している。これにより、半導体層２０８に領域２０８Ｌ及び領域２０８Ｄを形成することができる。領域２０８Ｌは、絶縁層１０６と重なり、かつ導電層２０４と重ならない領域に形成される。領域２０８Ｄは、絶縁層１０６、導電層２０４、導電層２１２ａ、及び導電層２１２ｂのいずれとも重ならない領域に形成される。半導体層１０８も同様に、導電層１０４と重なる領域に領域１０８Ｄが形成される。なお、領域１０８Ｄに供給される不純物１９０の量は、領域２０８Ｌに供給される不純物の量と同程度となってもよい。不純物１９０の供給については、前述の記載を参照できるため、詳細な説明は省略する。
　絶縁層１９５の形成は、前述の＜作製方法例１＞を参照できるため、詳細な説明は省略する。
　以上の工程により、トランジスタ２００Ｇを作製することができる。
　以上の工程により、半導体装置１０Ｇを作製することができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置を用いることができる表示装置の構成例について、説明する。
　本発明の一態様の表示装置５０の斜視図を、図３５Ａに示す。表示装置５０は、基板１５２と基板１０１とが貼り合わされた構成を有する。図３５Ａでは、基板１５２を破線で示している。
　表示装置５０は、表示部２３５、接続部１４０、第１駆動回路部２３１、第２駆動回路部２３２、及び配線１６５を有する。図３５Ａは、表示装置５０にＩＣ１７３およびＦＰＣ１７２が実装されている例を示している。そのため、図３５Ａに示す構成は、表示装置５０と、ＩＣ（集積回路）と、ＦＰＣと、を有する表示モジュールということもできる。
　接続部１４０は、表示部２３５の外側に設けられる。接続部１４０は、表示部２３５の一辺または複数の辺に沿って設けることができる。接続部１４０は、単数であっても複数であってもよい。図３５Ａでは、表示部２３５の四辺を囲むように接続部１４０が設けられている例を示す。接続部１４０では、発光デバイスの共通電極と、導電層とが電気的に接続されており、共通電極に電位を供給することができる。
　配線１６５は、表示部２３５、第１駆動回路部２３１、および第２駆動回路部２３２に、信号および電力を供給する機能を有する。当該信号および電力は、ＦＰＣ１７２を介して外部から配線１６５に入力される、またはＩＣ１７３から配線１６５に入力される。
　図３５Ａでは、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式またはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により、基板１０１にＩＣ１７３が設けられている例を示す。ＩＣ１７３は、例えば走査線駆動回路または信号線駆動回路などを有してもよい。なお、表示装置５０および表示モジュールは、ＩＣを設けない構成としてもよい。また、ＩＣを、ＣＯＦ方式等により、ＦＰＣに実装してもよい。
　表示部２３５は、マトリクス状に配置された複数の画素２３０を有する。画素２３０として、例えば、画素２３０ａ、画素２３０ｂ、および画素２３０ｃの３種類の画素を用いることができる。画素２３０ａ、画素２３０ｂ、および画素２３０ｃはそれぞれ、表示デバイス（表示素子ともいう）を有する。表示デバイスとして、例えば、液晶デバイス（液晶素子ともいう）及び発光デバイスが挙げられる。発光デバイスとして、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、またはＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いることが好ましい。発光デバイスが有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び、無機化合物（量子ドット材料等）が挙げられる。また、発光デバイスとして、マイクロＬＥＤなどのＬＥＤを用いることもできる。
　画素２３０ａ、画素２３０ｂ、および画素２３０ｃは、それぞれ異なる色の光を呈する機能を有する。例えば、画素２３０ａが赤色（Ｒ）の光を呈する機能を有し、画素２３０ｂが緑色（Ｇ）の光を呈する機能を有し、画素２３０ｃが青色（Ｂ）の光を呈する機能を有してもよい。または、例えば、画素２３０ａが黄色（Ｙ）の光を呈する機能を有し、画素２３０ｂがシアン（Ｃ）の光を呈する機能を有し、画素２３０ｃがマゼンタ（Ｍ）の光を呈する機能を有してもよい。
　１つの画素２３０ａ、１つの画素２３０ｂ、および１つの画素２３０ｃで１つの画素２４０を構成することで、フルカラー表示を実現できる。よって、画素２３０は副画素として機能する。また、図３５Ａに示す表示装置５０では、副画素として機能する画素２３０をストライプ配列で配置する例を示している。１つの画素２４０を構成する副画素の数は３つに限られず、４つ以上としてもよい。例えば、Ｒ、Ｇ、Ｂ、白色（Ｗ）の光を呈する４つの副画素を有してもよい。または、Ｒ、Ｇ、Ｂ、Ｙの４色の光を呈する４つの副画素を有してもよい。
　図３５Ｂは、表示装置５０を説明するブロック図である。表示装置５０は、表示部２３５、第１駆動回路部２３１、および第２駆動回路部２３２を有する。表示部２３５は、ｍ行ｎ列（ｍ、ｎは独立に１以上の整数）のマトリクス状に配置された複数の画素２３０を有する。図３５Ｂでは、１行ｎ列目の画素２３０を画素２３０［１，ｎ］と示し、ｍ行１列目の画素２３０を画素２３０［ｍ，１］と示し、ｍ行ｎ列目の画素２３０を画素２３０［ｍ，ｎ］と示している。また、表示部２３５に含まれる任意の画素２３０を画素２３０［ｒ，ｓ］と示す場合がある。ｒは１以上ｍ以下の整数であり、ｓは１以上ｎ以下の整数である。
　第１駆動回路部２３１に含まれる回路は、例えば、走査線駆動回路として機能する。第２駆動回路部２３２に含まれる回路は、例えば信号線駆動回路として機能する。なお、表示部２３５を挟んで第１駆動回路部２３１と向き合う位置に、何らかの回路を設けてもよい。表示部２３５を挟んで第２駆動回路部２３２と向き合う位置に、何らかの回路を設けてもよい。なお、第１駆動回路部２３１および第２駆動回路部２３２に含まれる回路をまとめて、周辺駆動回路という。
　周辺駆動回路２３３には、シフトレジスタ回路、レベルシフタ回路、インバータ回路、ラッチ回路、アナログスイッチ回路、デマルチプレクサ回路、論理回路等の様々な回路を用いることができる。周辺駆動回路２３３には、トランジスタおよび容量素子等を用いることができる。周辺駆動回路２３３が有するトランジスタを、画素２３０に含まれるトランジスタと同じ工程で形成してもよい。
　表示装置５０は、各々が略平行に配設され、且つ、第１駆動回路部２３１に含まれる回路によって電位が制御されるｍ本の配線２３６と、各々が略平行に配設され、且つ、第２駆動回路部２３２に含まれる回路によって電位が制御されるｎ本の配線２３７と、を有する。
　なお、図３５Ｂでは、画素２３０に配線２３６と配線２３７が接続している例を示している。ただし、配線２３６と配線２３７は一例であり、画素２３０と接続する配線は、配線２３６と配線２３７に限らない。
＜周辺駆動回路の構成例＞
　周辺駆動回路に用いることができる回路として、ラッチ回路を例に挙げて構成例を説明する。
　図３６Ａは、ラッチ回路ＬＡＴの構成例を示す回路図である。図３６Ａに示すラッチ回路ＬＡＴは、トランジスタＴｒ３１と、トランジスタＴｒ３３と、トランジスタＴｒ３５と、トランジスタＴｒ３６と、容量Ｃ３１と、インバータ回路ＩＮＶと、を有する。図３６Ａにおいて、トランジスタＴｒ３３のソース及びドレインの一方と、トランジスタＴｒ３５のゲートと、容量Ｃ３１の一方の電極と、が電気的に接続されるノードをノードＮとする。
　図３６Ａに示すラッチ回路ＬＡＴにおいて、端子ＳＭＰに高電位の信号を入力すると、トランジスタＴｒ３３がオン状態となる。これにより、ノードＮの電位が、端子ＲＯＵＴの電位に対応する電位となり、端子ＲＯＵＴからラッチ回路ＬＡＴに入力される信号に対応するデータが、ラッチ回路ＬＡＴに書き込まれる。ラッチ回路ＬＡＴにデータを書き込んだ後、端子ＳＭＰの電位を低電位とすると、トランジスタＴｒ３３がオフ状態となる。これにより、ノードＮの電位が保持され、ラッチ回路ＬＡＴに書き込まれたデータが保持される。具体的には、例えばノードＮの電位が低電位である場合は、ラッチ回路ＬＡＴに値が“０”のデータが保持されているとし、ノードＮの電位が高電位である場合は、ラッチ回路ＬＡＴに値が“１”のデータが保持されているとすることができる。
　トランジスタＴｒ３３は、オフ電流が小さいトランジスタを用いることが好ましい。トランジスタＴｒ３３は、ＯＳトランジスタを好適に用いることができる。これにより、ラッチ回路ＬＡＴはデータを長期間保持することができる。よって、ラッチ回路ＬＡＴへのデータの再書き込みの頻度を低くすることができる。
　本明細書等において、端子ＳＰ２から入力される信号が端子ＬＩＮに出力されるようなデータをラッチ回路ＬＡＴに書き込むことを、単に「ラッチ回路ＬＡＴにデータを書き込む。」という場合がある。つまり、例えば値が“１”のデータをラッチ回路ＬＡＴに書き込むことを、単に「ラッチ回路ＬＡＴにデータを書き込む。」という場合がある。
　ラッチ回路ＬＡＴに、本発明の一態様に係る半導体装置を好適に用いることができる。例えば、トランジスタＴｒ３１、トランジスタＴｒ３３、トランジスタＴｒ３５及びトランジスタＴｒ３６の一または複数に、図１Ｂ等に示すトランジスタ１００またはトランジスタ２００を適用することができる。
　インバータ回路ＩＮＶの構成例を、図３６Ｂに示す。インバータ回路ＩＮＶは、トランジスタＴｒ４１と、トランジスタＴｒ４３と、トランジスタＴｒ４５と、トランジスタＴｒ４７と、容量Ｃ４１と、を有する。
　ラッチ回路ＬＡＴを図３６Ａに示す構成とし、インバータ回路ＩＮＶを図３６Ｂに示す構成とすることにより、ラッチ回路ＬＡＴが有するトランジスタを、全て同一の極性のトランジスタとすることができ、例えば、ｎチャネル型トランジスタとすることができる。これにより、例えばトランジスタＴｒ３３の他、トランジスタＴｒ３１、トランジスタＴｒ３５、トランジスタＴｒ３６、トランジスタＴｒ４１、トランジスタＴｒ４３、トランジスタＴｒ４５、及びトランジスタＴｒ４７を、ＯＳトランジスタとすることができる。よって、ラッチ回路ＬＡＴが有するトランジスタを全て同じ工程で作製することができる。
　インバータ回路ＩＮＶに、本発明の一態様に係る半導体装置を好適に用いることができる。例えば、トランジスタＴｒ４１、トランジスタＴｒ４３、トランジスタＴｒ４５、及びトランジスタＴｒ４７の一または複数に、図１Ｂ等に示すトランジスタ１００またはトランジスタ２００を適用することができる。
＜画素回路の構成例＞
　画素２３０の構成例を、図３７Ａに示す。画素２３０は、画素回路５１および発光デバイス６１を有する。
　図３７Ａに示す画素回路５１は、トランジスタ５２Ａ、トランジスタ５２Ｂ、および容量５３を有する２Ｔｒ１Ｃ型の画素回路である。
　トランジスタ５２Ａのソース及びドレインの一方は、トランジスタ５２Ｂのゲート及び容量５３の一方の端子と電気的に接続され、ソース及びドレインの他方は、配線ＳＬと電気的に接続される。トランジスタ５２Ａのゲートは、配線ＧＬと電気的に接続される。トランジスタ５２Ｂのソース電極及びドレイン電極の一方、及び容量５３の他方の端子は、発光デバイス６１のアノードと電気的に接続される。トランジスタ５２Ｂのソース電極及びドレイン電極の他方は、配線ＡＮＯと電気的に接続される。発光デバイス６１のカソードは、配線ＶＣＯＭと電気的に接続される。
　配線ＧＬは配線２３６に相当し、配線ＳＬは配線２３７に相当する。配線ＶＣＯＭは、発光デバイス６１に電流を供給するための電位を与える配線である。トランジスタ５２Ａは、配線ＧＬの電位に基づいて、配線ＳＬとトランジスタ５２Ｂのゲート間の導通状態または非導通状態を制御する機能を有する。例えば、配線ＡＮＯにはＶＤＤが供給され、配線ＶＣＯＭにはＶＳＳが供給される。
　トランジスタ５２Ｂは発光デバイス６１に流れる電流量を制御する機能を有する。容量５３は、トランジスタ５２Ｂのゲート電位を保持する機能を有する。発光デバイス６１が射出する光の強度は、トランジスタ５２Ｂのゲートに供給される画像信号に応じて制御される。
　画素回路５１に含まれるトランジスタの一部または全部にバックゲート電極を設けてもよい。図３７Ａに示す画素回路５１は、トランジスタ５２Ｂがバックゲート電極を有し、当該バックゲート電極がトランジスタ５２Ｂのソース電極及びドレイン電極の一方と電気的に接続される構成を示している。なお、トランジスタ５２Ｂのバックゲート電極が、トランジスタ５２Ｂのゲート電極と電気的に接続される構成としてもよい。
　画素回路５１に、前述の半導体装置を好適に用いることができる。例えば、トランジスタ５２Ａに図７Ｂ等に示すトランジスタ１００を用い、トランジスタ５２Ｂにトランジスタ２００Ａを用いることができる。
　図３７Ａに示す画素２３０と異なる構成例を、図３７Ｂに示す。画素２３０は、画素回路５１Ａ及び発光デバイス６１を有する。
　図３７Ｂに示す画素回路５１Ａは、トランジスタ５２Ｃを有する点で、図３７Ａに示す画素回路５１と主に異なる。画素回路５１Ａは、トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ、及び容量５３を有する３Ｔｒ１Ｃ型の画素回路である。
　トランジスタ５２Ｃのソース電極及びドレイン電極の一方は、トランジスタ５２Ｂのソース電極及びドレイン電極の一方と電気的に接続される。トランジスタ５２Ｃのソース電極及びドレイン電極の他方は、配線Ｖ０と電気的に接続される。例えば、配線Ｖ０には基準電位が供給される。
　トランジスタ５２Ｃは、配線ＧＬの電位に基づいて、トランジスタ５２Ｂのソース電極及びドレイン電極の一方と配線Ｖ０間の導通状態または非導通状態を制御する機能を有する。トランジスタ５２Ｃを介して与えられる配線Ｖ０の基準電位によって、トランジスタ５２Ｂのゲート−ソース間電位のばらつきを抑制できる。
　配線Ｖ０を用いて、画素パラメータの設定に用いることのできる電流値を取得できる。具体的には、配線Ｖ０は、トランジスタ５２Ｂに流れる電流、または発光デバイス６１に流れる電流を、外部に出力するためのモニタ線として機能させることができる。配線Ｖ０に出力された電流は、ソースフォロア回路により電圧に変換され、外部に出力することができる。または、ＡＤコンバータによりデジタル信号に変換され、外部に出力することができる。
　画素回路５１Ａに、前述の半導体装置を好適に用いることができる。例えば、トランジスタ５２Ａ及びトランジスタ５２Ｃに図７Ｂ等に示すトランジスタ１００を用い、トランジスタ５２Ｂにトランジスタ２００Ａを用いることができる。
　なお、本発明の一態様の表示装置に適用できる画素回路は、特に限定されない。
　画素回路５１Ａの構成例を、図３７Ｃに示す。図３７Ｃは、画素回路５１Ａの断面図である。
　図３７Ｃは、画素回路５１Ａに図１３Ｂ等に示す半導体装置１０Ｅを適用した構成を示している。具体的には、トランジスタ５２Ａ及びトランジスタ５２Ｃに、トランジスタ１００Ｂを適用し、トランジスタ５２Ｂに、トランジスタ２００Ｅを適用した構成を示している。
　画素２３０の選択状態を制御するための選択トランジスタとして機能するトランジスタ５２Ａと比較して、発光デバイス６１に流れる電流を制御する駆動トランジスタとして機能するトランジスタ５２Ｂは、飽和性が高いことが好ましい。トランジスタ５２Ｂにチャネル長の長いトランジスタ２００Ｅを適用することで、信頼性の高い表示装置とすることができる。また、トランジスタ５２Ａ及びトランジスタ５２Ｃにトランジスタ１００Ｂを適用することで、画素回路５１Ａの占有面積を縮小することができ、高精細の表示装置とすることができる。
　なお、トランジスタ５２Ｂにもトランジスタ１００Ｂを適用してもよい。トランジスタ５２Ｂにチャネル長の短いトランジスタ１００Ｂを適用することにより、輝度の高い表示装置とすることができる。また、画素回路５１Ａの占有面積を縮小することができ、高精細の表示装置とすることができる。
　トランジスタ５２Ｂが有する導電層２１２ａは、絶縁層１２０及び絶縁層１１０に設けられる開口１３３を介して、導電層２０２と電気的に接続される。また、導電層２１２ａは、トランジスタ５２Ｃが有する導電層１１２ｂと電気的に接続される。なお、図３７Ｃは、トランジスタ５２Ａとトランジスタ５２Ｂの電気的な接続を省略している。例えば、絶縁層１９５に、トランジスタ５２Ａが有する導電層１１２ｂに達する第１の開口と、トランジスタ５２Ｂが有する導電層２０４に達する第２の開口と、を設ける。絶縁層１９５上に、第１の開口及び第２の開口を覆うように第１の配線を設けることにより、第１の配線を介して、トランジスタ５２Ａが有する導電層１１２ｂと、トランジスタ５２Ｂが有する導電層２０４を電気的に接続させることができる。
　図３７Ｃは、容量５３を省略している。容量５３は、例えば、トランジスタ５２Ｂのゲート電極として機能する導電層２０４と、トランジスタ５２Ｃのゲート電極ソース電極及びドレイン電極の一方として機能する導電層１１２ｂとの間に絶縁層１０６が挟持される領域に形成することができる。なお、容量５３の構成は特に限定されない。
　トランジスタ５２Ａ、トランジスタ５２Ｂ、トランジスタ５２Ｃ及び容量５３を覆うように絶縁層１９５が設けられ、絶縁層１９５を覆うように絶縁層１９７が設けられる。絶縁層１９７上に発光デバイス６１を設けることができる。図３７Ｃは、発光デバイス６１の一方の電極として機能する画素電極１１１を示している。画素電極１１１は、絶縁層１９５及び絶縁層１９７に設けられた開口１３５を介して、トランジスタ５２Ｃが有する導電層１１２ｂと電気的に接続される。絶縁層１９５は、前述の記載を参照できるため、詳細な説明は省略する。絶縁層１９７は、トランジスタ５２Ａ、トランジスタ５２Ｂ、及びトランジスタ５２Ｃに起因する凹凸を小さくし、発光デバイス６１の被形成面をより平坦にする機能を有する。なお、本明細書等において、絶縁層１９７を平坦化層と記す場合がある。
　絶縁層１９７は、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
　絶縁層１９７は、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層１９７は、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の樹脂としてフォトレジストを用いてもよい。感光性の有機樹脂として、ポジ型の材料及びネガ型の材料のどちらを用いてもよい。
　絶縁層１９７を、有機絶縁層と、無機絶縁層との積層構造にしてもよい。例えば、絶縁層１９７を、有機絶縁層と、当該有機絶縁層上の無機絶縁層との積層構造とすることができる。絶縁層１９７の最表面に無機絶縁層を設けることにより、エッチング保護層として機能させることができる。これにより、画素電極１１１を形成する際に絶縁層１９７の一部がエッチングされ、絶縁層１９７の平坦性が低くなってしまうことを抑制できる。
　画素電極１１１は、絶縁層１９７、及び絶縁層１９５に設けられた開口を介して、導電層１１２ｂと電気的に接続される。
　本発明の一態様の表示装置は、発光デバイスが形成されている基板とは反対方向に光を射出する上面射出型（トップエミッション型）、発光デバイスが形成されている基板側に光を射出する下面射出型（ボトムエミッション型）、両面に光を射出する両面射出型（デュアルエミッション型）のいずれであってもよい。
　図３７Ｃに示す画素回路５１Ａと異なる構成例を、図３８Ａ及び図３８Ｂに示す。図３８Ａは、図１４Ａに示す半導体装置１０Ｆを画素回路５１Ａに適用した構成を示している。具体的には、トランジスタ５２Ａ及びトランジスタ５２Ｃに、トランジスタ１００Ａを適用し、トランジスタ５２Ｂに、トランジスタ２００Ｆを適用した構成を示している。図３８Ｂは、図１４Ｂに示す半導体装置１０Ｇを画素回路５１Ａに適用した構成を示している。具体的には、トランジスタ５２Ａ及びトランジスタ５２Ｃに、トランジスタ１００を適用し、トランジスタ５２Ｂに、トランジスタ２００Ｇを適用した構成を示している。各トランジスタは前述の記載を参照できるため、詳細な説明は省略する。
　図３７Ｃ、図３８Ａ及び図３８Ｂに示す画素回路５１Ａと異なる構成例を、図３９に示す。図３９は、図１６Ａに示す半導体装置１０Ｈを画素回路５１Ａに適用した構成を示している。具体的には、トランジスタ５２Ｃに、トランジスタ１００Ｃを適用し、トランジスタ５２Ｂに、トランジスタ２００Ｈを適用した構成を示している。トランジスタ５２Ｂ及びトランジスタ５２Ｃは、前述の記載を参照できるため、詳細な説明は省略する。
　トランジスタ５２Ａは、トランジスタ５２Ｂ上に設けることができる。図３９は、トランジスタ５２Ａに、図１Ｂ等に示すトランジスタ１００の構成を適用した例を示している。トランジスタ５２Ａは、導電層２０３と、絶縁層１０７と、半導体層１０９と、導電層１１６ａと、導電層１１６ｂと、を有する。導電層２０３は、ゲート電極として機能する。導電層２０３は、導電層１０４及び導電層２０４に用いることができる材料を用いることができる。絶縁層１０７の一部は、ゲート絶縁層として機能する。絶縁層１０７は、絶縁層１０６に用いることができる材料を用いることができる。導電層１１６ａは、ソース電極及びドレイン電極の一方として機能し、導電層１１６ｂは他方として機能する。導電層１１６ａ及び導電層１１６ｂは、導電層１１２ａ及び導電層１１２ｂに用いることができる材料を用いることができる。半導体層１０９は、半導体層１０８及び半導体層２０８に用いることができる材料を用いることができる。
　絶縁層１９５、導電層２１２ａ及び導電層２１２ｂ上に、絶縁層１５０が設けられる。絶縁層１５０は、絶縁層１９５に用いることができる材料を用いることができる。絶縁層１９５及び絶縁層１５０に、導電層１０４に達する開口が設けられ、当該開口を覆うように導電層１１６ａが設けられる。これにより、トランジスタ５２Ａのソース電極及びドレイン電極の一方として機能する導電層１１６ａと、トランジスタ５２Ｂのゲート電極として機能する導電層２０４が電気的に接続される。絶縁層１５０及び導電層１１６ａ上に、絶縁層２１０が設けられる。絶縁層２１０は、絶縁層１１０に用いることができる材料を用いることができる。絶縁層２１０は、積層構造を有することが好ましい。図３９は、絶縁層２１０が、絶縁層２１０ａと、絶縁層２１０ａ上の絶縁層２１０ｂと、絶縁層２１０ｂ上の絶縁層２１０ｃとの積層構造を有する例を示している。絶縁層２１０ａは絶縁層１１０ａに係る記載を参照でき、絶縁層２１０ｂは絶縁層１１０ｂに係る記載を参照でき、絶縁層２１０ｃは絶縁層１１０ｃに係る記載を参照できる。絶縁層１１０上に、導電層１１６ｂが設けられる。導電層１１６ｂ、及び絶縁層１１０は、導電層１１６ａに達する開口を有する。当該開口を覆うように、半導体層１０９が設けられる。半導体層１０９上に絶縁層１０７が設けられ、絶縁層１０７上に導電層２０３が設けられる。
　トランジスタ５２Ａ上に絶縁層１９９が設けられる。絶縁層１９９は、絶縁層１９５に用いることができる材料を用いることができる。絶縁層１９９上に、絶縁層１９７が設けられる。
　絶縁層１５０、絶縁層２１０及び絶縁層１０７に、トランジスタ５２Ｂが有する導電層２１２ａに達する開口が設けられ、当該開口を覆うように導電層２０６が設けられる。導電層２０６は、例えば、導電層２０３と同じ工程で形成することができる。絶縁層１９９、及び絶縁層１９７に、導電層２０６に達する開口が設けられ、当該開口を覆うように発光デバイス６１の一方の電極として機能する画素電極１１１が設けられる。これにより、発光デバイス６１に一方の電極として機能する画素電極１１１と、トランジスタ５２Ｂのソース電極及びドレイン電極の一方として機能する導電層２１２ａが、導電層２０６を介して電気的に接続される。また、導電層２１２ａは、トランジスタ５２Ｃが有する導電層１１２ｂと電気的に接続される。
　図３９は、トランジスタ５２Ａのソース電極及びドレイン電極の一方として機能する導電層１１６ａと、トランジスタ５２Ｂのソース電極及びドレイン電極の一方として機能する導電層２１２ｂとの間に絶縁層１５０が挟持され、これらによって容量５３が形成される例を示している。なお、容量５３の構成は特に限定されない。
＜表示装置の構成例＞
　表示装置５０の、ＦＰＣ１７２を含む領域の一部、周辺駆動回路２３３の一部、表示部２３５の一部、接続部１４０の一部、及び端部を含む領域の一部をそれぞれ切断したときの断面の一例を、図４０に示す。
　表示装置５０において、基板１０２上にトランジスタが設けられ、トランジスタ上に絶縁層が設けられ、絶縁層上に発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂが設けられ、これらの発光デバイスを覆うように保護層１３１が設けられている。保護層１３１上には、接着層１４２によって基板１５２が貼り合わされている。
　なお、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂに共通する事項を説明する場合には、これらを区別するアルファベットを省略し、発光デバイス１３０と記す場合がある。他も同様に、アルファベットで区別する構成要素についても、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。
　表示部２３５には、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂを制御するトランジスタを設けることができる。図４０は、発光デバイス１３０Ｒを制御するトランジスタ２０５Ｒ、及び発光デバイス１３０Ｇを制御するトランジスタ２０５Ｇを示している。また、図４０は、周辺駆動回路２３３に設けられるトランジスタ２０１を示している。トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０１はそれぞれ、実施の形態１に示したトランジスタまたはトランジスタ群を好適に用いることができる。なお、図４０は、トランジスタ間の電気的な接続を省略している。
　表示部２３５に設けられるトランジスタと比較して、周辺駆動回路２３３に設けられるトランジスタは大きいオン電流が必要とされる場合がある。周辺駆動回路２３３に設けられるトランジスタは、チャネル長が短いことが好ましい。例えば、周辺駆動回路２３３に設けられるトランジスタは、トランジスタ１００乃至トランジスタ１００Ｃ、及びトランジスタ群１００Ｄの一または複数を好適に用いることができる。また、表示部２３５に設けられるトランジスタは、トランジスタ２００乃至トランジスタ２００Ｈの一または複数を好適に用いることができる。なお、表示部２３５にトランジスタ１００乃至トランジスタ１００Ｃ、及びトランジスタ群１００Ｄの一または複数を用いてもよく、周辺駆動回路２３３にトランジスタ２００乃至トランジスタ２００Ｈの一または複数を用いてもよい。
　発光デバイス１３０Ｒは赤色（Ｒ）の光を発し、発光デバイス１３０Ｇは緑色（Ｇ）の光を発し、発光デバイス１３０Ｂは青色（Ｂ）の光を発する構成とすることができる。
　発光デバイスが有する一対の電極のうち、一方の電極は陽極として機能し、他方の電極は陰極として機能する。以下では、画素電極が陽極として機能し、共通電極が陰極として機能する場合を例に挙げて説明する場合がある。
　発光デバイス１３０Ｒは、画素電極１１１Ｒと、画素電極１１１Ｒ上の島状の層１１３Ｒと、島状の層１１３Ｒ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。発光デバイス１３０Ｒにおいて、層１１３Ｒ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。
　発光デバイス１３０Ｇは、画素電極１１１Ｇと、画素電極１１１Ｇ上の島状の層１１３Ｇと、島状の層１１３Ｇ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。発光デバイス１３０Ｇにおいて、層１１３Ｇ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。
　発光デバイス１３０Ｂは、画素電極１１１Ｂと、画素電極１１１Ｂ上の島状の層１１３Ｂと、島状の層１１３Ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。発光デバイス１３０Ｂにおいて、層１１３Ｂ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。
　本明細書等では、発光デバイスが有するＥＬ層のうち、発光デバイスごとに島状に設けられた層を層１１３Ｂ、層１１３Ｇ、または層１１３Ｒと示し、複数の発光デバイスが共有して有する層を共通層１１４と示す。なお、本明細書等において、共通層１１４を含めず、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂを指して、島状のＥＬ層、島状に形成されたＥＬ層などと呼ぶ場合もある。
　層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂは、互いに離隔されている。ＥＬ層を発光デバイスごとに島状に設けることで、隣接する発光デバイス間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。特に、低輝度における電流効率の高い表示装置を実現できる。なお、以下において、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂをまとめて、層１１３と呼ぶ場合がある。
　図４０において、画素電極１１１Ｒと層１１３Ｒとの間には、画素電極１１１Ｒの上面端部を覆う絶縁層（土手、隔壁、バンク、またはスペーサともいう）が設けられていない。また、画素電極１１１Ｇと層１１３Ｇとの間には、画素電極１１１Ｇの上面端部を覆う絶縁層が設けられていない。そのため、隣り合う発光デバイスの間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。また、当該絶縁層を形成するためのマスクも不要となり、表示装置の製造コストを削減することができる。また、画素電極の端部を覆う絶縁層を設けない構成とすることで、ＥＬ層からの発光を効率よく取り出すことができる。したがって、本発明の一態様の表示装置は、視野角依存性を極めて小さくすることができる。
　層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂは、少なくとも発光層を有する。層１１３Ｒは、赤色の光を発する発光層を有し、層１１３Ｇは、緑色の光を発する発光層を有し、層１１３Ｂは、青色の光を発する発光層を有する。言い換えると、層１１３Ｒは、赤色の光を発する発光材料を有し、層１１３Ｇは、緑色の光を発する発光材料を有し、層１１３Ｂは、青色の光を発する発光材料を有する。また、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂはそれぞれ、正孔注入層、正孔輸送層、正孔ブロック層、電荷発生層、電子ブロック層、電子輸送層、及び電子注入層のうち１つ以上を有してもよい。
　図４０に示すように、画素電極１１１Ｇの端部よりも層１１３Ｇの端部が外側に位置することが好ましい。なお、画素電極１１１Ｇと層１１３Ｇを例に挙げて説明するが、画素電極１１１Ｒと層１１３Ｒ、及び画素電極１１１Ｂと層１１３Ｂにおいても同様のことがいえる。
　図４０において、層１１３Ｇは、画素電極１１１Ｇの端部を覆うように形成されている。このような構成とすることで、画素電極の上面全体を発光領域とすることも可能となり、島状のＥＬ層の端部が画素電極の端部よりも内側に位置する構成に比べて、開口率を高めることが容易となる。
　画素電極１１１の側面をＥＬ層で覆うことで、画素電極１１１と共通電極１１５とが接することを抑制できるため、発光デバイスのショートを抑制することができる。また、ＥＬ層の発光領域（すなわち、画素電極と重なる領域）と、ＥＬ層の端部との距離を大きくできる。ＥＬ層の端部は、加工によりダメージを受けている可能性があるため、ＥＬ層の端部から離れた領域を発光領域として用いることで、発光デバイスの信頼性を高められる場合がある。
　なお、図４０では、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂの膜厚を全て同じ厚さで示すが、本発明の一態様はこれに限定されない。層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂのそれぞれの膜厚は異なっていてもよい。例えば、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂそれぞれの発する光が強まる光路長になるように、膜厚を設定することが好ましい。これにより、マイクロキャビティ構造を実現し、それぞれの発光デバイスにおける色純度を高めることができる。
　共通層１１４は、例えば、電子注入層、または正孔注入層を有する。または、共通層１１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１１４は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂで共有されている。
　共通電極１１５は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂで共有されている。複数の発光デバイスが共通して有する共通電極１１５は、接続部１４０に設けられた導電層１２３と電気的に接続される。導電層１２３は、画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂと同じ工程で形成することができる。
　図４０に示す表示装置５０は、トップエミッション型である。発光デバイスが発する光は、基板１５２側に射出される。基板１５２には、可視光に対する透過性が高い材料を用いることが好ましい。画素電極１１１は可視光を反射する材料を含み、共通電極１１５は可視光を透過する材料を含む。図４０は、発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂから基板１５２側に射出される光Ｒ、光Ｇ、及び光Ｂを破線の矢印で示している。
　発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂ上には保護層１３１が設けられている。保護層１３１と基板１５２は接着層１４２を介して接着されている。基板１５２には、遮光層１１７が設けられている。発光デバイスの封止には、固体封止構造または中空封止構造などが適用できる。図４０では、基板１５２と基板１０１との間の空間が、接着層１４２で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１４２は、発光デバイスと重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１４２とは異なる樹脂で充填してもよい。
　発光デバイス１３０Ｒ、発光デバイス１３０Ｇ、及び発光デバイス１３０Ｂ上に保護層１３１を設けることが好ましい。保護層１３１を設けることで、共通電極１１５が酸化されること、及び発光デバイスに不純物（例えば、水及び酸素）が入り込むことを抑制することができる。したがって、発光デバイスの劣化が抑制され、表示装置の信頼性を高めることができる。保護層１３１は単層構造でもよく、２層以上の積層構造であってもよい。保護層１３１の導電性は問わない。保護層１３１は、絶縁層、半導体層、及び導電層の少なくとも一種を用いることができる。
　保護層１３１は、無機物を用いることができる。保護層１３１は、例えば、酸化物、酸化窒化物、窒化酸化物、または窒化物の一または複数を用いることができる。具体的には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ハフニウムが挙げられる。特に、保護層１３１は、窒化物または窒化酸化物を有することが好ましく、窒化物を有することがより好ましい。
　保護層１３１には、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、またはＩｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯ）を含む層を用いることもできる。当該層は、高抵抗であることが好ましく、具体的には、共通電極１１５よりも高抵抗であることが好ましい。当該層は、さらに窒素を含んでいてもよい。
　発光デバイス１３０の発光を、保護層１３１を介して取り出す場合、保護層１３１は、可視光に対する透過性が高いことが好ましい。例えば、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、及び酸化アルミニウムはそれぞれ、可視光に対する透過性が高いため、好ましい。
　さらに、保護層１３１は、有機膜を有してもよい。例えば、保護層１３１は、有機膜と無機膜の双方を有してもよい。
　保護層１３１の成膜方法として、真空蒸着法、スパッタリング法、ＣＶＤ法、及びＡＬＤ法が挙げられる。保護層１３１は、異なる成膜方法を用いて形成された積層構造であってもよい。
　保護層１３１は、少なくとも表示部２３５に設けられており、表示部２３５全体を覆うように設けられていることが好ましい。保護層１３１は、表示部２３５だけでなく、接続部１４０及び周辺駆動回路２３３を覆うように設けられていることが好ましい。また、保護層１３１は、表示装置５０の端部にまで設けられていることが好ましい。
　発光デバイス１３０Ｇ、トランジスタ２０５Ｇ、及びその近傍の拡大図を、図４１Ａに示す。
　発光デバイス１３０Ｇが有する画素電極１１１Ｇは、導電層１２４Ｇと、導電層１２４Ｇ上の導電層１２６Ｇと、導電層１２６Ｇ上の導電層１２９Ｇと、の積層構造を有する。
　導電層１２４Ｇは、絶縁層１９９、絶縁層１９７及び絶縁層２３９に設けられた開口を介して、トランジスタ２０５Ｇが有する導電層２１２ａと電気的に接続される。
　導電層１２４Ｇの端部は、導電層１２６Ｇの端部より外側に位置している。導電層１２６Ｇの端部は、導電層１２９Ｇの端部より内側に位置している。導電層１２４Ｇの端部は、導電層１２９Ｇの端部より内側に位置している。つまり、導電層１２６Ｇの端部は、導電層１２４Ｇ上に位置する。また、導電層１２９Ｇの端部は、導電層１２４Ｇ上に位置する。導電層１２６Ｇの上面及び側面は、導電層１２９Ｇで覆われる。
　導電層１２４Ｇは、可視光に対する透過性、及び反射性は特に限定されない。導電層１２４Ｇは、可視光に対して透過性を有する導電層、または可視光に対して反射性を有する導電層を用いることができる。可視光に対して透過性を有する導電層として、例えば、酸化物導電体を含む導電層（酸化物導電層ともいう）を用いることができる。具体的には、導電層１２４Ｇとして、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）を好適に用いることができる。可視光に対して反射性を有する導電層として、例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、銀、スズ、亜鉛、白金、金、モリブデン、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金（例えば、銀とパラジウムと銅の合金（ＡＰＣ：Ａｇ−Ｐｄ−Ｃｕ））を用いることができる。導電層１２４Ｇは、可視光に対して透過性を有する導電層と、当該導電層上の反射性を有する導電層との積層構造としてもよい。導電層１２４Ｇは、導電層１２４Ｇの被形成面（ここでは、絶縁層２３９）との密着性が高い材料を適用することが好ましい。これにより、導電層１２４Ｇの膜剥がれを抑制することができる。
　導電層１２６Ｇは可視光に対して反射性を有する導電層を用いることができる。導電層１２６Ｇは、可視光に対して透過性を有する導電層と、当該導電層上の反射性を有する導電層との積層構造としてもよい。導電層１２６Ｇは、導電層１２４Ｇに適用できる材料を適用することができる。具体的には、導電層１２６ＧとしてＩｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）と、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）上の銀とパラジウムと銅の合金（ＡＰＣ）の積層構造を好適に用いることができる。
　導電層１２９Ｇは、導電層１２４Ｇに適用できる材料を適用することができる。導電層１２９Ｇは、例えば、可視光に対して透過性を有する導電層を用いることができる。具体的には、導電層１２９ＧとしてＩｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を用いることができる。
　導電層１２６Ｇに酸化されやすい材料を用いる場合、導電層１２９Ｇに酸化されにくい材料を適用し、導電層１２９Ｇで導電層１２６Ｇを覆うことにより、導電層１２６Ｇが酸化されてしまうことを抑制できる。また、導電層１２６Ｇに含まれる金属成分が析出してしまうことを抑制できる。例えば、導電層１２６Ｇに銀を含む材料を適用する場合、導電層１２９ＧはＩｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を好適に用いることができる。これにより、導電層１２６Ｇが酸化されることを抑制でき、銀の析出を抑制することができる。
　なお、導電層１２９Ｇ、導電層１２６Ｇ及び導電層１２４Ｇの端部が互いに揃っている、または概略揃っていてもよい。層１１３Ｇは、導電層１２９Ｇの側面、導電層１２６Ｇの側面及び導電層１２４Ｇの側面と接してもよい。
　例えば、導電層１２４Ｇとなる第１の導電膜、層１２８、導電層１２６Ｇとなる第２の導電膜、及び導電層１２９Ｇとなる第３の導電膜を成膜した後、第３の導電膜上にレジストマスク形成し、当該レジストマスクを用いて第１の導電膜、第２の導電膜、及び第３の導電膜を加工することにより、導電層１２４Ｇ、導電層１２６Ｇ及び導電層１２９Ｇを形成することができる。同じ工程で第１の導電膜、第２の導電膜、及び第３の導電膜を加工し、導電層１２４Ｇ、導電層１２６Ｇ及び導電層１２９Ｇを形成することにより、工程を簡略にすることができる。
　または、導電層１２４Ｇの側面、並びに導電層１２６Ｇの上面及び側面が導電層１２９Ｇに覆われてもよい。層１１３Ｇは、導電層１２９Ｇの上面及び側面と接する領域を有し、導電層１２４Ｇ及び導電層１２６Ｇと接する領域を有さなくてもよい。
　例えば、導電層１２４Ｇとなる第１の導電膜、及び導電層１２６Ｇとなる第２の導電膜を成膜した後、第２の導電膜上にレジストマスク形成し、当該レジストマスクを用いて第１の導電膜、及び第２の導電膜を加工することにより、導電層１２４Ｇ、及び導電層１２６Ｇを形成する。その後に、導電層１２４Ｇ、及び導電層１２６Ｇを覆うように導電層１２９Ｇとなる第３の導電膜を成膜し、第３の導電膜を加工することにより、導電層１２９Ｇを形成することができる。同じ工程で第１の導電膜、及び第２の導電膜を加工し、導電層１２４Ｇ、及び導電層１２６Ｇを形成することにより、工程を簡略にすることができる。また、銀などの拡散しやすい材料を導電層１２４Ｇまたは導電層１２６Ｇに適用した場合でも、導電層１２４Ｇ及び導電層１２６Ｇの上面及び側面を導電層１２９Ｇで覆うことにより、拡散を抑制することができる。
　発光デバイス１３０Ｒにおける画素電極１１１Ｒ、発光デバイス１３０Ｂが有する画素電極１１１Ｂも画素電極１１１Ｇと同様の構成を適用することができる。
　導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂには、絶縁層１９９、絶縁層１９７及び絶縁層２３９に設けられた開口を覆うように凹部が形成される。当該凹部には、層１２８が埋め込まれている。
　層１２８は、導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂの凹部を平坦にする機能を有する。導電層１２４Ｒ、導電層１２４Ｇ、導電層１２４Ｂ及び層１２８上には、導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂと電気的に接続される導電層１２６Ｒ、導電層１２６Ｇ、及び導電層１２６Ｂが設けられている。したがって、導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂの凹部と重なる領域も発光領域として機能し、画素の開口率を高めることができる。
　層１２８は、導電層１２４Ｒ、導電層１２４Ｇ、及び導電層１２４Ｂに形成される凹部を平坦にする機能を有する。層１２８を設けることにより、層１１３Ｒ、層１１３Ｇ及び層１１３Ｂの被形成面である画素電極１１１Ｒ、画素電極１１１Ｇ、及び画素電極１１１Ｂの上面の平坦性を向上させることができる。
　層１２８は絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。
　層１２８として、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。
　層１２８として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の樹脂としてフォトレジストを用いてもよい。感光性の有機樹脂として、ポジ型の材料及びネガ型の材料のどちらを用いてもよい。
　なお、層１２８を導電層とする場合、層１２８は画素電極の一部として機能することができる。層１２８は、例えば、金属粒子を分散させた有機樹脂を用いることができる。
　なお、図４１Ａ等では、層１２８の上面が、断面視において、中央及びその近傍が膨らんだ形状、つまり、凸曲面を有する形状を有する構成を示しているが、層１２８の形状は特に限定されない。層１２８の上面は、断面視において、中央及びその近傍が窪んだ形状、つまり、凹曲面を有する形状を有する構成とすることができる。また、層１２８の上面は、凸曲面及び凹曲面の一方または双方を有してもよい。また、層１２８の上面が有する凸曲面及び凹曲面の数はそれぞれ限定されず、一つまたは複数とすることができる。
　層１２８の上面の高さと、導電層１２４Ｇの上面の高さとは、一致または概略一致していてもよく、互いに異なっていてもよい。例えば、層１２８の上面の高さは、導電層１２４Ｇの上面の高さより低くてもよく、高くてもよい。
　接続部１４０の拡大図を、図４１Ｂに示す。導電層１２３は、例えば、導電層１２４ｐと、導電層１２４ｐ上の導電層１２６ｐと、導電層１２６ｐ上の導電層１２９ｐとの積層構造とすることができる。導電層１２４ｐは、導電層１２４Ｒ、導電層１２４Ｇ及び導電層１２４Ｂと同じ工程で形成することができる。導電層１２６ｐは、導電層１２６Ｒ、導電層１２６Ｇ及び導電層１２６Ｂと同じ工程で形成することができる。導電層１２９ｐは、導電層１２９Ｒ、導電層１２９Ｇ及び導電層１２９Ｂと同じ工程で形成することができる。
　図４１Ｂ等では、接続部１４０に共通層１１４を設けず、導電層１２３上に共通電極１１５が設けられる例を示す。なお、導電層１２３上に共通層１１４が設けられ、共通層１１４を介して、導電層１２３と共通電極１１５とが電気的に接続される構成としてもよい。例えば、成膜エリアを規定するためのマスク（ファインメタルマスクと区別して、エリアマスク、またはラフメタルマスクなどともいう）を用いることで、共通層１１４と、共通電極１１５とで成膜される領域を変えることができる。
　基板１０１の、基板１５２が重ならない領域には、接続部２１４が設けられている。接続部２１４では、配線１６５が導電層１６６及び接続層２４２を介してＦＰＣ１７２と電気的に接続されている。接続部２１４の上面では、導電層１６６が露出している。これにより、接続部２１４とＦＰＣ１７２とを接続層２４２を介して電気的に接続することができる。なお、図４０等では、配線１６５がトランジスタ２０１のソース電極またはドレイン電極として機能する構成を示している。なお、トランジスタ２０１の導電層１１２ａが導電層１６６及び接続層２４２を介してＦＰＣ１７２と電気的に接続されてもよい。
　接続層２４２は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）、または異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｐａｓｔｅ）を用いることができる。
　なお、接続部２１４には、ＦＰＣ１７２と導電層１６６とを電気的に接続させるため、保護層１３１が設けられていない部分が生じる。例えば、保護層１３１を表示装置５０の一面全体に成膜した後、マスクを用いて保護層１３１の導電層１６６と重なる領域を除去することで、導電層１６６を露出させることができる。
　接続部２１４の拡大図を、図４１Ｃに示す。導電層１６６は、例えば、導電層１２４ｑと、導電層１２４ｑ上の導電層１２６ｑと、導電層１２６ｑ上の導電層１２９ｑとの積層構造とすることができる。導電層１２４ｑは、導電層１２４Ｒ、導電層１２４Ｇ及び導電層１２４Ｂと同じ工程で形成することができる。導電層１２６ｑは、導電層１２６Ｒ、導電層１２６Ｇ及び導電層１２６Ｂと同じ工程で形成することができる。導電層１２９ｑは、導電層１２９Ｒ、導電層１２９Ｇ及び導電層１２９Ｂと同じ工程で形成することができる。
　図４０等は、導電層１２９ｐ及び導電層１２９ｑの膜厚が、導電層１２９Ｒ、導電層１２９Ｇ、及び導電層１２９Ｂの膜厚と異なる構成を示している。導電層１２９ｐ、導電層１２９ｑ、導電層１２９Ｒ、導電層１２９Ｇ、及び導電層１２９Ｂに用いる材料の抵抗率に応じて、これらの膜厚を異ならせてもよい。膜厚を異ならせる場合、導電層１２９ｐ及び導電層１２９ｑは、導電層１２９Ｒ、導電層１２９Ｇ、及び導電層１２９Ｂと異なる工程で形成してもよい。または、導電層１２９ｐ及び導電層１２９ｑを形成する工程と、導電層１２９Ｒ、導電層１２９Ｇ、及び導電層１２９Ｂを形成する工程の一部を共通にしてもよい。また、導電層１２９ｐと導電層１２９ｑの膜厚を異ならせてもよい。
　なお、図４０等に示す画素電極１１１Ｒ、画素電極１１１Ｇ、画素電極１１１Ｂ、導電層１２３及び導電層１６６は他の構成例にも適用できる。
　隣り合う発光デバイスの間の領域には、絶縁層１２５と、絶縁層１２５上の絶縁層１２７と、が設けられている。図４０では、絶縁層１２５及び絶縁層１２７の断面が複数示されているが、表示装置５０の上面視において、絶縁層１２５及び絶縁層１２７は、それぞれ１つに繋がっている。つまり、表示装置５０は、例えば絶縁層１２５及び絶縁層１２７を１つずつ有する構成とすることができる。なお、表示装置５０は、互いに分離された複数の絶縁層１２５を有してもよく、また互いに分離された複数の絶縁層１２７を有してもよい。
　層１１３Ｒ上に、マスク層１１８Ｒ及びマスク層１１９Ｒが位置し、層１１３Ｇ上に、マスク層１１８Ｇ及びマスク層１１９Ｇが位置し、層１１３Ｂ上に、マスク層１１８Ｂ及びマスク層１１９Ｂが位置する。マスク層１１８Ｒ、マスク層１１９Ｒ、マスク層１１８Ｇ、マスク層１１９Ｇ、マスク層１１８Ｂ及びマスク層１１９Ｂは、発光領域と重なる部分に開口を有する。マスク層１１８Ｒ及びマスク層１１９Ｒは、層１１３Ｒを加工する際に層１１３Ｒの上面に接して設けたマスク層の一部が残存しているものである。同様に、マスク層１１８Ｇ及びマスク層１１９Ｇは、層１１３Ｇの形成時、マスク層１１８Ｂ及びマスク層１１９Ｂは、層１１３Ｂの形成時に、それぞれ設けたマスク層の一部が残存しているものである。このように、本発明の一態様の表示装置は、その作製時にＥＬ層を保護するために用いるマスク層が一部残存していてもよい。マスク層１１８Ｒ、マスク層１１８Ｇ、及びマスク層１１８Ｂのいずれか２つ、または全てに同じ材料を用いてもよく、互いに異なる材料を用いてもよい。マスク層１１９Ｒ、マスク層１１９Ｇ、及びマスク層１１９Ｂのいずれか２つ、または全てに同じ材料を用いてもよく、互いに異なる材料を用いてもよい。なお、以下において、マスク層１１８Ｒ、マスク層１１８Ｇ、及びマスク層１１８Ｂをまとめて、マスク層１１８と呼び、マスク層１１９Ｒ、マスク層１１９Ｇ、及びマスク層１１９Ｂをまとめて、マスク層１１９と呼ぶ場合がある。
　マスク層１１８及びマスク層１１９はそれぞれ、例えば、金属膜、合金膜、金属酸化物膜、半導体膜、有機絶縁膜、及び、無機絶縁膜等のうち一種または複数種を用いることができる。
　マスク層１１８及びマスク層１１９はそれぞれ、例えば、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、チタン、アルミニウム、イットリウム、ジルコニウム、及びタンタル等の金属材料、または該金属材料を含む合金材料を用いることができる。特に、アルミニウムまたは銀等の低融点材料を用いることが好ましい。マスク層１１８及びマスク層１１９の一方または双方に紫外線を遮蔽することが可能な金属材料を用いることで、層１１３に紫外線が照射されることを抑制でき、層１１３の劣化を抑制できる。
　マスク層１１８及びマスク層１１９はそれぞれ、金属酸化物を用いることができる。金属酸化物として、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物、酸化インジウム、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ酸化物、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物）、及びシリコンを含むインジウムスズ酸化物が挙げられる。
　マスク層１１８とマスク層１１９は、異なる材料を適用することができる。なお、マスク層１１９が設けられない構成としてもよい。
　図４０に示すように、マスク層１１８Ｒ及びマスク層１１９Ｒの一方の端部（発光領域側とは反対側の端部、外側の端部）は、層１１３Ｒの端部と揃っている、または概略揃っており、マスク層１１８Ｒ及びマスク層１１９Ｒの他方の端部はそれぞれ、層１１３Ｒ上に位置する。ここで、マスク層１１８Ｒ及びマスク層１１９Ｒの他方の端部（発光領域側の端部、内側の端部）は、層１１３Ｒ及び画素電極１１１Ｒと重なることが好ましい。この場合、マスク層１１８Ｒ及びマスク層１１９Ｒの他方の端部が層１１３Ｒの概略平坦な面に形成されやすくなる。なお、マスク層１１８Ｇ、マスク層１１８Ｂ、マスク層１１８Ｇ及びマスク層１１９Ｇについても同様である。マスク層１１８及びマスク層１１８はそれぞれ、例えば、島状に加工されたＥＬ層（層１１３Ｒ、層１１３Ｇ、または層１１３Ｂ）の上面と、絶縁層１２５との間に残存する。
　なお、端部が揃っている、または概略揃っている場合、及び、上面形状が一致または概略一致している場合、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または、上層が下層の外側に位置することもあり、この場合も端部が概略揃っている、または、上面形状が概略一致している、という。
　層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂのそれぞれの側面は、絶縁層１２５によって覆われている。絶縁層１２７は、絶縁層１２５を介して、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂのそれぞれの側面と重なる。
　層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂの上面の一部及び側面が、絶縁層１２５、絶縁層１２７、マスク層１１８及びマスク層１１９の少なくとも一つによって覆われていることで、共通層１１４（または共通電極１１５）が、画素電極１１１Ｒ、画素電極１１１Ｇ、画素電極１１１Ｂ、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂの側面と接することを抑制し、発光デバイスのショートを抑制することができる。これにより、発光デバイスの信頼性を高めることができる。
　絶縁層１２５は、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂのそれぞれの側面と接することが好ましい。絶縁層１２５が層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂと接する構成とすることで、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂの膜剥がれを防止することができる。絶縁層と層１１３Ｂ、層１１３Ｇ、または層１１３Ｒとが密着することで、隣り合う層１１３Ｂなどが、絶縁層によって固定される、または、接着される効果を奏する。これにより、発光デバイスの信頼性を高めることができる。また、発光デバイスの作製歩留まりを高めることができる。
　なお、絶縁層１２５及び絶縁層１２７が、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂの上面の一部及び側面の双方を覆ってもよい。このような構成とすることで、ＥＬ層の膜剥がれをより防ぐことができ、発光デバイスの信頼性を高めることができる。また、発光デバイスの作製歩留まりをより高めることができる。
　絶縁層１２７は、絶縁層１２５に形成された凹部を充填するように、絶縁層１２５上に設けられる。絶縁層１２７は、絶縁層１２５を介して、層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂのそれぞれの上面の一部及び側面と重なる構成とすることができる。絶縁層１２７は、絶縁層１２５の側面の少なくとも一部を覆うことが好ましい。
　絶縁層１２５及び絶縁層１２７を設けることで、隣り合う島状の層の間を埋めることができるため、島状の層上に設ける層（例えばキャリア注入層、及び共通電極など）の被形成面の高低差の大きい凹凸を低減し、より平坦にすることができる。したがって、キャリア注入層及び共通電極などの被覆性を高めることができる。
　共通層１１４及び共通電極１１５は、層１１３Ｒ、層１１３Ｇ、層１１３Ｂ、マスク層１１８、マスク層１１９、絶縁層１２５、及び絶縁層１２７上に設けられる。絶縁層１２５及び絶縁層１２７を設ける前の段階では、画素電極及び島状のＥＬ層が設けられる領域と、画素電極及び島状のＥＬ層が設けられない領域（発光デバイス間の領域）と、に起因する段差が生じている。本発明の一態様の表示装置は、絶縁層１２５及び絶縁層１２７を有することで当該段差を平坦化させることができ、共通層１１４及び共通電極１１５の被覆性を向上させることができる。したがって、段切れによる接続不良を抑制することができる。また、段差によって共通電極１１５の膜厚が局所的に薄くなり、電気抵抗が上昇することを抑制することができる。
　絶縁層１２７の上面はより平坦性の高い形状を有することが好ましいが、凸部、凸曲面、凹曲面、または凹部を有していてもよい。例えば、絶縁層１２７の上面は、曲率半径の大きい凸曲面形状を有することが好ましい。
　絶縁層１２５は、無機材料を有する絶縁層とすることができる。絶縁層１２５には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜等の無機絶縁膜を用いることができる。絶縁層１２５は単層構造であってもよく積層構造であってもよい。酸化絶縁膜としては、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、インジウムガリウム亜鉛酸化物膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、及び酸化タンタル膜等が挙げられる。窒化絶縁膜としては、窒化シリコン膜及び窒化アルミニウム膜等が挙げられる。酸化窒化絶縁膜としては、酸化窒化シリコン膜、及び酸化窒化アルミニウム膜等が挙げられる。窒化酸化絶縁膜としては、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜等が挙げられる。特に、酸化アルミニウムは、エッチングにおいて、ＥＬ層との選択比が高く、後述する絶縁層１２７の形成において、ＥＬ層を保護する機能を有するため、好ましい。特に原子層堆積（ＡＬＤ）法により形成した酸化アルミニウム膜、酸化ハフニウム膜、または酸化シリコン膜等の無機絶縁膜を絶縁層１２５に適用することで、ピンホールが少なく、ＥＬ層を保護する機能に優れた絶縁層１２５を形成することができる。また、絶縁層１２５は、ＡＬＤ法により形成した膜と、スパッタリング法により形成した膜と、の積層構造としてもよい。絶縁層１２５は、例えば、ＡＬＤ法によって形成された酸化アルミニウム膜と、スパッタリング法によって形成された窒化シリコン膜と、の積層構造であってもよい。
　絶縁層１２５は、水及び酸素の少なくとも一方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の少なくとも一方の拡散を抑制する機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の少なくとも一方を捕獲、または固着する（ゲッタリングともいう）機能を有することが好ましい。
　なお、本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層のことを示す。また、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、または固着する（ゲッタリングともいう）機能とする。
　絶縁層１２５が、バリア絶縁層としての機能、またはゲッタリング機能を有することで、外部から各発光デバイスに拡散しうる不純物（代表的には、水及び酸素の少なくとも一方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光デバイス、さらには、信頼性の高い表示装置を提供することができる。
　絶縁層１２５は、不純物濃度が低いことが好ましい。これにより、絶縁層１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層１２５において、不純物濃度を低くすることで、水及び酸素の少なくとも一方に対するバリア性を高めることができる。例えば、絶縁層１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。
　絶縁層１２５上に設けられる絶縁層１２７は、隣接する発光デバイス間に形成された絶縁層１２５の高低差の大きい凹凸を平坦化する機能を有する。換言すると、絶縁層１２７を有することで共通電極１１５を形成する面の平坦性を向上させる効果を奏する。
　絶縁層１２７は、層１２８に用いることができる材料を用いることができる。
　絶縁層１２７には可視光を吸収する材料を用いてもよい。絶縁層１２７が発光デバイスからの発光を吸収することで、発光デバイスから絶縁層１２７を介して隣接する発光デバイスに光が漏れること（迷光）を抑制することができる。これにより、表示装置の表示品位を高めることができる。また、表示装置に偏光板を用いなくても、表示品位を高めることができるため、表示装置の軽量化及び薄型化を図ることができる。
　可視光を吸収する材料として、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えばポリイミドなど）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。
　絶縁層２３９は、絶縁層１９７上に設けられ、層１１３、マスク層１１８及びマスク層１１９を形成する際のエッチング保護膜として機能することができる。絶縁層２３９を設けることにより、層１１３、マスク層１１８及びマスク層１１９を形成する際に絶縁層１９７の一部がエッチングされ、絶縁層１９７に凹凸が生じることを防止することができる。つまり、絶縁層１２５の被形成面の段差が小さくなり、絶縁層１２５の被覆性を高めることができる。したがって、層１１３の側面が絶縁層１２５で覆われ、層１１３の膜剥がれを防止することができる。
　絶縁層２３９は、無機材料を有する絶縁層とすることができる。絶縁層２３９には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜等の無機絶縁膜を用いることができる。絶縁層２３９は単層構造であってもよく積層構造であってもよい。酸化絶縁膜として、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、インジウムガリウム亜鉛酸化物膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、及び酸化タンタル膜等が挙げられる。窒化絶縁膜として、窒化シリコン膜及び窒化アルミニウム膜等が挙げられる。酸化窒化絶縁膜として、酸化窒化シリコン膜、及び酸化窒化アルミニウム膜等が挙げられる。窒化酸化絶縁膜として、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜等が挙げられる。絶縁層２３９は、例えば、酸化シリコン膜または酸化窒化シリコン膜を好適に用いることができる。
　絶縁層２３９は、層１１３、マスク層１１８及びマスク層１１９となる膜をエッチングする際に、当該膜とエッチングレートの比が大きい（選択比が大きいともいう）材料を選択することが好ましい。
　ここで、発光デバイス１３０の被形成面の平坦性が低い場合、例えば、共通電極１１５の段切れによる接続不良、または共通電極１１５の膜厚が局所的に薄くなり、電気抵抗が上昇する場合がある。また、当該被形成面に形成される層の加工精度が低くなる場合がある。
　本発明の一態様である表示装置は絶縁層２３９を設けることにより、発光デバイス１３０の被形成面をより平坦にすることができる。したがって、絶縁層２３９上に設けられる発光デバイス１３０等の加工精度が高まり、精細度の高い表示装置とすることができる。また、共通電極１１５の段切れによる接続不良、及び共通電極１１５の膜厚が局所的に薄くなり、電気抵抗が上昇することを防止でき、表示品質の高い表示装置とすることができる。
　層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂのいずれとも重ならない領域において、絶縁層２３９の一部が除去されてもよい。層１１３Ｒ、層１１３Ｇ、及び層１１３Ｂのいずれとも重ならない領域の絶縁層２３９の膜厚が、層１１３Ｒ、層１１３Ｇ、または層１１３Ｂと重なる領域の絶縁層２３９の膜厚より薄くなってもよい。
　図４０等では絶縁層２３９を単層構造で示しているが、本発明の一態様はこれに限られない。絶縁層２３９は、積層構造であってもよい。なお、絶縁層２３９を設けない構成としてもよい。
　なお、絶縁層２３９は他の構成例にも適用できる。
　ボトムエミッション型の表示装置の構成例を、図４２に示す。図４２に示す表示装置５０Ａにおいて、発光デバイス１３０が発する光は、基板１０２側に射出される。基板１０２には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
　基板１０２と、トランジスタ２０１、トランジスタ２０５Ｒ及びトランジスタ２０５Ｇとの間には、遮光層１１７を形成することが好ましい。図４２では、基板１０２上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０１、トランジスタ２０５Ｒ及びトランジスタ２０５Ｇが設けられている例を示す。
　画素電極１１１を構成する層はそれぞれ、可視光に対する透過性が高い材料を用いる。共通電極１１５には可視光を反射する材料を用いることが好ましい。
＜画素レイアウト＞
　図４３Ａ乃至図４３Ｇ、および図４４Ａ乃至図４４Ｋを用いて、主に、図３５Ａとは異なる画素レイアウトについて説明する。副画素の配列に特段の限定はなく、様々な画素レイアウトを適用できる。副画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。
　図３５Ａ、図４３Ａ乃至図４３Ｇ、および図４４Ａ乃至図４４Ｋに示す副画素の上面形状は、発光デバイスの発光領域の上面形状に相当する。
　なお、副画素の上面形状として、例えば、三角形、四角形（長方形、正方形を含む）、五角形などの多角形、これら多角形の角が丸い形状、楕円形及び円形が挙げられる。
　副画素（画素２３０）が有する画素回路５１は、発光領域と重ねて配置されてもよく、発光領域の外側に配置されてもよい。
　図４３Ａに示す画素２４０には、Ｓストライプ配列が適用されている。図４３Ａに示す画素２４０は、画素２３０ａ、画素２３０ｂ、および画素２３０ｃの３種類の副画素で構成される。
　図４３Ｂに示す画素２４０は、角が丸い略台形の上面形状を有する画素２３０ａと、角が丸い略三角形の上面形状を有する画素２３０ｂと、角が丸い略四角形または略六角形の上面形状を有する画素２３０ｃと、を有する。また、画素２３０ｂは、画素２３０ａよりも発光面積が広い。このように、各副画素の形状およびサイズはそれぞれ独立に決定することができる。例えば、信頼性の高い発光デバイスを有する副画素ほど、サイズを小さくすることができる。
　図４３Ｃに示す画素２４０Ａ、および画素２４０Ｂには、ペンタイル配列が適用されている。図４３Ｃでは、画素２３０ａおよび画素２３０ｂを有する画素２４０Ａと、画素２３０ｂおよび画素２３０ｃを有する画素２４０Ｂと、が交互に配置されている例を示す。
　図４３Ｄ乃至図４３Ｆに示す画素２４０Ａ、および画素２４０Ｂは、デルタ配列が適用されている。画素２４０Ａは上の行（１行目）に、２つの副画素（画素２３０ａ、および画素２３０ｂ）を有し、下の行（２行目）に、１つの副画素（画素２３０ｃ）を有する。画素２４０Ｂは上の行（１行目）に、１つの副画素（画素２３０ｃ）を有し、下の行（２行目）に、２つの副画素（画素２３０ａ、および画素２３０ｂ）を有する。
　図４３Ｄは、各副画素が、角が丸い略四角形の上面形状を有する例であり、図４３Ｅは、各副画素が、円形の上面形状を有する例であり、図４３Ｆは、各副画素が、角が丸い略六角形の上面形状を有する例である。
　図４３Ｆでは、各副画素が、最密に配列した六角形の領域の内側に配置されている。各副画素は、その１つの副画素に着目したとき、６つの副画素に囲まれるように、配置されている。また、同じ色の光を呈する副画素が隣り合わないように設けられている。例えば、画素２３０ａに着目したとき、これを囲むように３つの画素２３０ｂと３つの画素２３０ｃが、交互に配置されるように、それぞれの副画素が設けられている。
　図４３Ｇは、各色の副画素がジグザグに配置されている例である。具体的には、上面視において、行方向に並ぶ２つの副画素（例えば、画素２３０ａと画素２３０ｂ、または、画素２３０ｂと画素２３０ｃ）の上辺の位置がずれている。
　図４３Ａ乃至図４３Ｇに示す各画素において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとすることが好ましい。なお、副画素の構成はこれに限定されず、副画素が呈する色とその並び順は適宜決定することができる。例えば、画素２３０ｂを赤色の光を呈する副画素Ｒとし、画素２３０ａを緑色の光を呈する副画素Ｇとしてもよい。
　フォトリソグラフィ法では、加工するパターンが微細になるほど、光の回折の影響を無視できなくなるため、露光によりフォトマスクのパターンを転写する際に忠実性が損なわれ、レジストマスクを所望の形状に加工することが困難になる。そのため、フォトマスクのパターンが矩形であっても、角が丸まったパターンが形成されやすい。したがって、副画素の上面形状が、多角形の角が丸い形状、楕円形、または円形などになることがある。
　レジストマスクを用いてＥＬ層を島状に加工する場合、ＥＬ層上に形成したレジスト膜は、ＥＬ層の耐熱温度よりも低い温度で硬化する必要がある。そのため、ＥＬ層の材料の耐熱温度およびレジスト材料の硬化温度によっては、レジスト膜の硬化が不十分になる場合がある。硬化が不十分なレジスト膜は、加工時に所望の形状から離れた形状をとることがある。その結果、ＥＬ層の上面形状が、多角形の角が丸い形状、楕円形、または円形などになることがある。例えば、上面形状が正方形のレジストマスクを形成しようとした場合に、円形の上面形状のレジストマスクが形成され、ＥＬ層の上面形状が円形になることがある。
　なお、ＥＬ層の上面形状を所望の形状とするために、設計パターンと、転写パターンとが、一致するように、あらかじめマスクパターンを補正する技術（ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）技術）を用いてもよい。具体的には、ＯＰＣ技術では、マスクパターン上の図形コーナー部などに補正用のパターンを追加する。
　図４４Ａ乃至図４４Ｉに示すように、画素は副画素を４種類有する構成とすることができる。
　図４４Ａ乃至図４４Ｃに示す画素２４０は、ストライプ配列が適用されている。
　図４４Ａは、各副画素が、長方形の上面形状を有する例であり、図４４Ｂは、各副画素が、２つの半円と長方形をつなげた上面形状を有する例であり、図４４Ｃは、各副画素が、楕円形の上面形状を有する例である。
　図４４Ｄ乃至図４４Ｆに示す画素２４０は、マトリクス配列が適用されている。
　図４４Ｄは、各副画素が、正方形の上面形状を有する例であり、図４４Ｅは、各副画素が、角が丸い略正方形の上面形状を有する例であり、図４４Ｆは、各副画素が、円形の上面形状を有する例である。
　図４４Ｇおよび図４４Ｈでは、１つの画素２４０が、２行３列に配置された副画素で構成されている例を示す。
　図４４Ｇに示す画素２４０は、画素２４０内の上の行（１行目）に、３つの副画素（画素２３０ａ、画素２３０ｂ、画素２３０ｃ）を有し、下の行（２行目）に、１つの副画素（画素２３０ｄ）を有する。言い換えると、画素２４０は、左の列（１列目）に、画素２３０ａを有し、中央の列（２列目）に画素２３０ｂを有し、右の列（３列目）に画素２３０ｃを有し、さらに、この３列にわたって、画素２３０ｄを有する。
　図４４Ｈに示す画素２４０は、上の行（１行目）に、３つの副画素（画素２３０ａ、画素２３０ｂ、画素２３０ｃ）を有し、下の行（２行目）に、３つの画素２３０ｄを有する。言い換えると、画素２４０は、画素２４０内の左の列（１列目）に、画素２３０ａおよび画素２３０ｄを有し、中央の列（２列目）に画素２３０ｂおよび画素２３０ｄを有し、右の列（３列目）に画素２３０ｃおよび画素２３０ｄを有する。図４４Ｈに示すように、上の行と下の行との副画素の配置を揃える構成とすることで、製造プロセスで生じうるゴミなどを効率よく除去することが可能となる。したがって、表示品位の高い表示装置を提供することができる。
　図４４Ｉでは、１つの画素２４０が、３行２列に配置された副画素で構成されている例を示す。
　図４４Ｉに示す画素２４０は、画素２４０内の上の行（１行目）に、画素２３０ａを有し、中央の行（２行目）に、画素２３０ｂを有し、１行目から２行目にわたって画素２３０ｃを有し、下の行（３行目）に、１つの副画素（画素２３０ｄ）を有する。言い換えると、画素２４０は、画素２４０内の左の列（１列目）に、画素２３０ａ、および画素２３０ｂを有し、右の列（２列目）に画素２３０ｃを有し、さらに、この２列にわたって、画素２３０ｄを有する。
　図４４Ａ乃至図４４Ｉに示す画素２４０は、画素２３０ａ、画素２３０ｂ、画素２３０ｃ、および画素２３０ｄの４つの副画素で構成される。
　画素２３０ａ、画素２３０ｂ、画素２３０ｃ、および画素２３０ｄは、それぞれ発光色の異なる発光デバイスを有する構成とすることができる。画素２３０ａ、画素２３０ｂ、画素２３０ｃ、および画素２３０ｄとして、Ｒ、Ｇ、Ｂ、白色（Ｗ）の４色の副画素、Ｒ、Ｇ、Ｂ、Ｙの４色の副画素、及びＲ、Ｇ、Ｂ、赤外光（ＩＲ）の副画素が挙げられる。
　図４４Ａ乃至図４４Ｉに示す各画素２４０において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとし、画素２３０ｄを白色の光を呈する副画素Ｗ、黄色の光を呈する副画素Ｙ、または近赤外光を呈する副画素ＩＲのいずれかとしてもよい。このような構成とする場合、図４４Ｇおよび図４４Ｈに示す画素２４０では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図４４Ｉに示す画素２４０では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
　なお、画素２４０は、受光デバイスを有する副画素を有してもよい。
　図４４Ａ乃至図４４Ｉに示す各画素２４０において、画素２３０ａ乃至画素２３０ｄのいずれか一つを、受光デバイスを有する副画素としてもよい。
　図４４Ａ乃至図４４Ｉに示す各画素２４０において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとし、画素２３０ｄを、受光デバイスを有する副画素Ｓとしてもよい。このような構成とする場合、図４４Ｇおよび図４４Ｈに示す画素２４０では、Ｒ、Ｇ、Ｂのレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図４４Ｉに示す画素２４０では、Ｒ、Ｇ、ＢのレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
　受光デバイスを有する副画素Ｓが検出する光の波長は特に限定されない。副画素Ｓは、可視光および赤外光の一方または双方を検出する構成とすることができる。
　図４４Ｊおよび図４４Ｋに示すように、１つの画素２４０が５種類の副画素を有する構成としてもよい。
　図４４Ｊでは、１つの画素２４０が、２行３列に配置された副画素で構成されている例を示す。
　図４４Ｊに示す画素２４０は、画素２４０内の上の行（１行目）に、３つの副画素（画素２３０ａ、画素２３０ｂ、画素２３０ｃ）を有し、下の行（２行目）に、２つの副画素（画素２３０ｄ、画素２３０ｅ）を有する。言い換えると、画素２４０は、画素２４０内の左の列（１列目）に、画素２３０ａ、画素２３０ｄを有し、中央の列（２列目）に画素２３０ｂを有し、右の列（３列目）に画素２３０ｃを有し、さらに、２列目から３列目にわたって、画素２３０ｅを有する。
　図４４Ｋでは、１つの画素２４０が、３行２列に配置された副画素で構成されている例を示す。
　図４４Ｋに示す画素２４０は、画素２４０内の上の行（１行目）に、画素２３０ａを有し、中央の行（２行目）に、画素２３０ｂを有し、１行目から２行目にわたって画素２３０ｃを有し、下の行（３行目）に、２つの副画素（画素２３０ｄ、画素２３０ｅ）を有する。言い換えると、画素２４０は、左の列（１列目）に、画素２３０ａ、画素２３０ｂ、画素２３０ｄを有し、右の列（２列目）に画素２３０ｃ、画素２３０ｅを有する。
　図４４Ｊおよび図４４Ｋに示す各画素２４０において、例えば、画素２３０ａを赤色の光を呈する副画素Ｒとし、画素２３０ｂを緑色の光を呈する副画素Ｇとし、画素２３０ｃを青色の光を呈する副画素Ｂとすることが好ましい。このような構成とする場合、図４４Ｊに示す画素２４０では、副画素のレイアウトがストライプ配列となるため、表示品位を高めることができる。また、図４４Ｋに示す画素２４０では、副画素のレイアウトがいわゆるＳストライプ配列となるため、表示品位を高めることができる。
　図４４Ｊおよび図４４Ｋに示す各画素２４０において、例えば、画素２３０ｄと画素２３０ｅのうち、少なくとも一方に、受光デバイスを有する副画素Ｓを適用してもよい。画素２３０ｄと画素２３０ｅの両方に受光デバイスを用いる場合、受光デバイスの構成が互いに異なっていてもよい。例えば、互いに検出する光の波長域が少なくとも一部が異なっていてもよい。具体的には、画素２３０ｄと画素２３０ｅのうち、一方は主に可視光を検出する受光デバイスを有し、他方は主に赤外光を検出する受光デバイスを有してもよい。
　図４４Ｊおよび図４４Ｋに示す各画素２４０において、例えば、画素２３０ｄと画素２３０ｅのうち、一方に、受光デバイスを有する副画素Ｓを適用し、他方に、光源として用いることが可能な発光デバイスを有する副画素を適用してもよい。例えば、画素２３０ｄと画素２３０ｅのうち、一方は赤外光を呈する副画素ＩＲとし、他方は赤外光を検出する受光デバイスを有する副画素Ｓとしてもよい。
　副画素Ｒ、Ｇ、Ｂ、ＩＲ、Ｓを有する画素では、副画素Ｒ、Ｇ、Ｂを用いて画像を表示しながら、副画素ＩＲを光源として用いて、副画素Ｓにて副画素ＩＲが発する赤外光の反射光を検出できる。
　以上のように、本発明の一態様の表示装置は、画素２４０に様々な副画素（画素２３０）のレイアウトを適用できる。また、画素２４０に発光デバイスと受光デバイスの双方を有する構成を適用してもよい。この場合においても、様々なレイアウトを適用できる。
　本実施の形態に示す構成は、他の実施の形態に示した構成と適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、発光デバイス６１に用いることができる発光デバイスについて説明する。
　図４５Ａに示すように、発光デバイスは、一対の電極（下部電極７６１および上部電極７６２）の間に、ＥＬ層７６３を有する。ＥＬ層７６３は、層７８０、発光層７７１、および、層７９０などの複数の層で構成することができる。
　発光層７７１は、少なくとも発光物質（発光材料ともいう）を有する。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、層７８０は、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性の高い物質を含む層（正孔輸送層）、および、電子ブロック性の高い物質を含む層（電子ブロック層）のうち一つまたは複数を有する。また、層７９０は、電子注入性の高い物質を含む層（電子注入層）、電子輸送性の高い物質を含む層（電子輸送層）、および、正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つまたは複数を有する。下部電極７６１が陰極であり、上部電極７６２が陽極である場合、層７８０と層７９０は互いに上記と逆の構成になる。
　一対の電極間に設けられた層７８０、発光層７７１、および層７９０を有する構成は単一の発光ユニットとして機能することができ、本明細書では図４５Ａの構成をシングル構造と呼ぶ。
　図４５Ｂは、図４５Ａに示す発光デバイスが有するＥＬ層７６３の変形例である。具体的には、図４５Ｂに示す発光デバイスは、下部電極７６１上の層７８１と、層７８１上の層７８２と、層７８２上の発光層７７１と、発光層７７１上の層７９１と、層７９１上の層７９２と、層７９２上の上部電極７６２と、を有する。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、例えば、層７８１を正孔注入層、層７８２を正孔輸送層、層７９１を電子輸送層、層７９２を電子注入層とすることができる。また、下部電極７６１が陰極であり、上部電極７６２が陽極である場合、層７８１を電子注入層、層７８２を電子輸送層、層７９１を正孔輸送層、層７９２を正孔注入層とすることができる。このような層構造とすることで、発光層７７１に効率よくキャリアを注入し、発光層７７１内におけるキャリアの再結合の効率を高めることができる。
　なお、図４５Ｃおよび図４５Ｄに示すように、層７８０と層７９０との間に複数の発光層（発光層７７１、７７２、７７３）が設けられる構成もシングル構造のバリエーションである。なお、図４５Ｃおよび図４５Ｄでは、発光層を３層有する例を示すが、シングル構造の発光デバイスにおける発光層は、２層であってもよく、４層以上であってもよい。また、シングル構造の発光デバイスは、２つの発光層の間に、バッファ層を有してもよい。バッファ層として、例えば、キャリア輸送層（正孔輸送層および電子輸送層）を用いることができる。
　図４５Ｅおよび図４５Ｆに示すように、複数の発光ユニット（発光ユニット７６３ａおよび発光ユニット７６３ｂ）が電荷発生層７８５（中間層ともいう）を介して直列に接続された構成を本明細書ではタンデム構造と呼ぶ。なお、タンデム構造をスタック構造と呼んでもよい。タンデム構造とすることで、高輝度発光が可能な発光デバイスとすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を小さくすることができるため、信頼性を高めることができる。
　なお、図４５Ｄおよび図４５Ｆは、表示装置が、発光デバイスと重なる層７６４を有する例である。図４５Ｄは、層７６４が、図４５Ｃに示す発光デバイスと重なる例であり、図４５Ｆは、層７６４が、図４５Ｅに示す発光デバイスと重なる例である。図４５Ｄおよび図４５Ｆでは、上部電極７６２側に光を取り出すため、上部電極７６２には、可視光を透過する導電膜を用いる。
　層７６４は、色変換層およびカラーフィルタ（着色層）の一方または双方を用いることができる。
　図４５Ｃおよび図４５Ｄにおいて、発光層７７１、発光層７７２、および発光層７７３に、同じ色の光を発する発光物質、さらには、同じ発光物質を用いてもよい。例えば、発光層７７１、発光層７７２、および発光層７７３に、青色の光を発する発光物質を用いてもよい。青色の光を呈する副画素においては、発光デバイスが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素および緑色の光を呈する副画素においては、図４５Ｄに示す層７６４として色変換層を設けることで、発光デバイスが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。また、層７６４は、色変換層と着色層との双方を用いることが好ましい。発光デバイスが発する光の一部は、色変換層で変換されずにそのまま透過してしまうことがある。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。
　図４５Ｃおよび図４５Ｄにおいて、発光層７７１、発光層７７２、および発光層７７３に、それぞれ発光色の異なる発光物質を用いてもよい。発光層７７１、発光層７７２、および発光層７７３がそれぞれ発する光の混合により、白色発光が得られる構成とすることができる。例えば、シングル構造の発光デバイスは、青色の光を発する発光物質を有する発光層、および、青色よりも長波長の可視光を発する発光物質を有する発光層を有することが好ましい。
　図４５Ｄに示す層７６４として、カラーフィルタを設けてもよい。白色光がカラーフィルタを透過することで、所望の色の光を得ることができる。
　例えば、シングル構造の発光デバイスが３層の発光層を有する場合、赤色（Ｒ）の光を発する発光物質を有する発光層、緑色（Ｇ）の光を発する発光物質を有する発光層、および、青色（Ｂ）の光を発する発光物質を有する発光層を有することが好ましい。発光層の積層順は、陽極側からＲ、Ｇ、Ｂ、または、陽極側からＲ、Ｂ、Ｇなどとすることができる。このとき、ＲとＧまたはＢとの間にバッファ層が設けられていてもよい。
　例えば、シングル構造の発光デバイスが２層の発光層を有する場合、青色（Ｂ）の光を発する発光物質を有する発光層、および、黄色（Ｙ）の光を発する発光物質を有する発光層を有する構成が好ましい。当該構成をＢＹシングル構造と呼称する場合がある。
　白色の光を発する発光デバイスは、２種類以上の発光物質を含むことが好ましい。白色発光を得るには、２種類の発光物質の各々の発光が補色の関係となるような発光物質を選択すればよい。３種類以上の発光物質を含む場合、各々の発光の混合により白色となるような発光物質を選択すればよい。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光デバイス全体として白色発光する発光デバイスを得ることができる。また、発光層を３つ以上有する発光デバイスの場合も同様である。
　なお、図４５Ｃ、図４５Ｄにおいても、図４５Ｂに示すように、層７８０と、層７９０とを、それぞれ独立に、２層以上の層からなる積層構造としてもよい。
　図４５Ｅおよび図４５Ｆにおいて、発光層７７１と、発光層７７２とに、同じ色の光を発する発光物質、さらには、同じ発光物質を用いてもよい。例えば、各色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ青色の光を発する発光物質を用いてもよい。青色の光を呈する副画素においては、発光デバイスが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素および緑色の光を呈する副画素においては、図４５Ｆに示す層７６４として色変換層を設けることで、発光デバイスが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。また、層７６４は、色変換層と着色層との双方を用いることが好ましい。
　各色の光を呈する副画素に、図４５Ｅまたは図４５Ｆに示す構成の発光デバイスを用いる場合、副画素によって、異なる発光物質を用いてもよい。具体的には、赤色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ赤色の光を発する発光物質を用いてもよい。同様に、緑色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ緑色の光を発する発光物質を用いてもよい。青色の光を呈する副画素が有する発光デバイスにおいて、発光層７７１と、発光層７７２に、それぞれ青色の光を発する発光物質を用いてもよい。このような構成の表示装置は、タンデム構造の発光デバイスが適用されており、かつ、ＳＢＳ構造であるといえる。そのため、タンデム構造のメリットと、ＳＢＳ構造のメリットの両方を併せ持つことができる。これにより、高輝度発光が可能であり、信頼性の高い発光デバイスを実現することができる。
　図４５Ｅおよび図４５Ｆにおいて、発光層７７１と、発光層７７２とに、発光色の異なる発光物質を用いてもよい。発光層７７１が発する光と、発光層７７２が発する光が補色の関係である場合、白色発光が得られる。図４５Ｆに示す層７６４として、カラーフィルタを設けてもよい。白色光がカラーフィルタを透過することで、所望の色の光を得ることができる。
　なお、図４５Ｅおよび図４５Ｆにおいて、発光ユニット７６３ａが１層の発光層７７１を有し、発光ユニット７６３ｂが１層の発光層７７２を有する例を示すが、これに限られない。発光ユニット７６３ａおよび発光ユニット７６３ｂは、それぞれ、２層以上の発光層を有してもよい。
　図４５Ｅおよび図４５Ｆでは、発光ユニットを２つ有する発光デバイスを例示したが、これに限られない。発光デバイスは、発光ユニットを３つ以上有してもよい。なお、発光ユニットを２つ有する構成を２段タンデム構造と、発光ユニットを３つ有する構成を３段タンデム構造と、それぞれ呼称してもよい。
　図４５Ｅおよび図４５Ｆにおいて、発光ユニット７６３ａは、層７８０ａ、発光層７７１、および、層７９０ａを有し、発光ユニット７６３ｂは、層７８０ｂ、発光層７７２、および、層７９０ｂを有する。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、層７８０ａおよび層７８０ｂは、それぞれ、正孔注入層、正孔輸送層、および、電子ブロック層のうち一つまたは複数を有する。また、層７９０ａおよび層７９０ｂは、それぞれ、電子注入層、電子輸送層、および、正孔ブロック層のうち一つまたは複数を有する。下部電極７６１が陰極であり、上部電極７６２が陽極である場合、層７８０ａと層７９０ａは互いに上記と逆の構成になり、層７８０ｂと層７９０ｂも互いに上記と逆の構成になる。
　下部電極７６１が陽極であり、上部電極７６２が陰極である場合、例えば、層７８０ａは、正孔注入層と、正孔注入層上の正孔輸送層と、を有し、さらに、正孔輸送層上の電子ブロック層を有してもよい。また、層７９０ａは、電子輸送層を有し、さらに、発光層７７１と電子輸送層との間の正孔ブロック層を有してもよい。また、層７８０ｂは、正孔輸送層を有し、さらに、正孔輸送層上の電子ブロック層を有してもよい。また、層７９０ｂは、電子輸送層と、電子輸送層上の電子注入層と、を有し、さらに、発光層７７２と電子輸送層との間の正孔ブロック層を有してもよい。下部電極７６１が陰極であり、上部電極７６２が陽極である場合、例えば、層７８０ａは、電子注入層と、電子注入層上の電子輸送層と、を有し、さらに、電子輸送層上の正孔ブロック層を有してもよい。また、層７９０ａは、正孔輸送層を有し、さらに、発光層７７１と正孔輸送層との間の電子ブロック層を有してもよい。また、層７８０ｂは、電子輸送層を有し、さらに、電子輸送層上の正孔ブロック層を有してもよい。また、層７９０ｂは、正孔輸送層と、正孔輸送層上の正孔注入層と、を有し、さらに、発光層７７２と正孔輸送層との間の電子ブロック層を有してもよい。
　タンデム構造の発光デバイスを作製する場合、２つの発光ユニットは、電荷発生層７８５を介して積層される。電荷発生層７８５は、少なくとも電荷発生領域を有する。電荷発生層７８５は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。
　タンデム構造の発光デバイスの一例として、図４６Ａ乃至図４６Ｃに示す構成が挙げられる。
　図４６Ａは、発光ユニットを３つ有する構成である。図４６Ａでは、複数の発光ユニット（発光ユニット７６３ａ、発光ユニット７６３ｂ、および発光ユニット７６３ｃ）がそれぞれ電荷発生層７８５を介して、直列に接続されている。また、発光ユニット７６３ａは、層７８０ａと、発光層７７１と、層７９０ａと、を有し、発光ユニット７６３ｂは、層７８０ｂと、発光層７７２と、層７９０ｂと、を有し、発光ユニット７６３ｃは、層７８０ｃと、発光層７７３と、層７９０ｃと、を有する。なお、層７８０ｃは、層７８０ａおよび層７８０ｂに適用可能な構成を用いることができ、層７９０ｃは、層７９０ａおよび層７９０ｂに適用可能な構成を用いることができる。
　図４６Ａにおいて、発光層７７１、発光層７７２、および発光層７７３は、同じ色の光を発する発光物質を有すると好ましい。具体的には、発光層７７１、発光層７７２、および発光層７７３が、それぞれ赤色（Ｒ）の発光物質を有する構成（いわゆるＲ＼Ｒ＼Ｒの３段タンデム構造）、発光層７７１、発光層７７２、および発光層７７３が、それぞれ緑色（Ｇ）の発光物質を有する構成（いわゆるＧ＼Ｇ＼Ｇの３段タンデム構造）、または発光層７７１、発光層７７２、および発光層７７３が、それぞれ青色（Ｂ）の発光物質を有する構成（いわゆるＢ＼Ｂ＼Ｂの３段タンデム構造）とすることができる。なお、「ａ＼ｂ」は、ａの光を発する発光物質を有する発光ユニット上に、電荷発生層を介して、ｂの光を発する発光物質を有する発光ユニットが設けられていることを意味し、ａ、ｂは、色を意味する。
　図４６Ａにおいて、発光層７７１、発光層７７２、および発光層７７３のうち、一部または全てに発光色の異なる発光物質を用いてもよい。発光層７７１、発光層７７２、および発光層７７３の発光色の組み合わせは、例えば、いずれか２つが青色（Ｂ）、残りの一つが黄色（Ｙ）の構成、並びに、いずれか一つが赤色（Ｒ）、他の一つが緑色（Ｇ）、残りの一つが青色（Ｂ）の構成が挙げられる。
　なお、それぞれ同じ色の光を発する発光物質は、上記の構成に限定されない。例えば、図４６Ｂに示すように、複数の発光層を有する発光ユニットを積層したタンデム型の発光デバイスとしてもよい。図４６Ｂは、２つの発光ユニット（発光ユニット７６３ａ、および発光ユニット７６３ｂ）が電荷発生層７８５を介して直列に接続された構成である。また、発光ユニット７６３ａは、層７８０ａと、発光層７７１ａ、発光層７７１ｂ、および発光層７７１ｃと、層７９０ａと、を有し、発光ユニット７６３ｂは、層７８０ｂと、発光層７７２ａ、発光層７７２ｂ、および発光層７７２ｃと、層７９０ｂと、を有する。
　図４６Ｂにおいては、発光層７７１ａ、発光層７７１ｂ、および発光層７７１ｃについて、それぞれの発光の混合により白色となる発光物質を選択することにより、発光ユニット７６３ａを白色発光（Ｗ）が可能な構成とする。また、発光層７７２ａ、発光層７７２ｂ、および発光層７７２ｃについても、それぞれの発光の混合により白色となる発光物質を選択することにより、発光ユニット７６３ｂを白色発光（Ｗ）が可能な構成とする。すなわち、図４６Ｂに示す構成は、Ｗ＼Ｗの２段タンデム構造である。なお、発光物質の積層順については、特に限定はない。実施者が適宜最適な積層順を選択することができる。また、図示しないが、Ｗ＼Ｗ＼Ｗの３段タンデム構造、または４段以上のタンデム構造としてもよい。
　タンデム構造の発光デバイスを用いる場合、黄色（Ｙ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとを有するＢ＼ＹまたはＹ＼Ｂの２段タンデム構造、赤色（Ｒ）と緑色（Ｇ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとを有するＲ・Ｇ＼ＢまたはＢ＼Ｒ・Ｇの２段タンデム構造、青色（Ｂ）の光を発する発光ユニットと、黄色（Ｙ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとをこの順で有するＢ＼Ｙ＼Ｂの３段タンデム構造、青色（Ｂ）の光を発する発光ユニットと、黄緑色（ＹＧ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとをこの順で有するＢ＼ＹＧ＼Ｂの３段タンデム構造、青色（Ｂ）の光を発する発光ユニットと、緑色（Ｇ）の光を発する発光ユニットと、青色（Ｂ）の光を発する発光ユニットとをこの順で有するＢ＼Ｇ＼Ｂの３段タンデム構造が挙げられる。なお、「ａ・ｂ」は、１つの発光ユニットにａの光を発する発光物質とｂの光を発する発光物質とを有することを意味する。
　図４６Ｃに示すように、１つの発光層を有する発光ユニットと、複数の発光層を有する発光ユニットと、を組み合わせてもよい。
　具体的には、図４６Ｃに示す構成においては、複数の発光ユニット（発光ユニット７６３ａ、発光ユニット７６３ｂ、および発光ユニット７６３ｃ）がそれぞれ電荷発生層７８５を介して直列に接続された構成である。また、発光ユニット７６３ａは、層７８０ａと、発光層７７１と、層７９０ａと、を有し、発光ユニット７６３ｂは、層７８０ｂと、発光層７７２ａ、発光層７７２ｂ、および発光層７７２ｃと、層７９０ｂと、を有し、発光ユニット７６３ｃは、層７８０ｃと、発光層７７３と、層７９０ｃと、を有する。
　例えば、図４６Ｃに示す構成において、発光ユニット７６３ａが青色（Ｂ）の光を発する発光ユニットであり、発光ユニット７６３ｂが赤色（Ｒ）、緑色（Ｇ）、および黄緑色（ＹＧ）の光を発する発光ユニットであり、発光ユニット７６３ｃが青色（Ｂ）の光を発する発光ユニットである、Ｂ＼Ｒ・Ｇ・ＹＧ＼Ｂの３段タンデム構造などを適用することができる。
　例えば、発光ユニットの積層数と色の順番は、陽極側からＢ、Ｙの２段構造、Ｂと発光ユニットＸとの２段構造、Ｂ、Ｙ、Ｂの３段構造、Ｂ、Ｘ、Ｂの３段構造が挙げられ、発光ユニットＸにおける発光層の積層数と色の順番は、陽極側からＲ、Ｙの２層構造、Ｒ、Ｇの２層構造、Ｇ、Ｒの２層構造、Ｇ、Ｒ、Ｇの３層構造、または、Ｒ、Ｇ、Ｒの３層構造などとすることができる。また、２つの発光層の間に他の層が設けられていてもよい。
　次に、発光デバイスに用いることができる材料について説明する。
　下部電極７６１と上部電極７６２のうち、光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。また、表示装置が赤外光を発する発光デバイスを有する場合には、光を取り出す側の電極には、可視光および赤外光を透過する導電膜を用い、光を取り出さない側の電極には、可視光および赤外光を反射する導電膜を用いることが好ましい。
　光を取り出さない側の電極にも可視光を透過する導電膜を用いてもよい。この場合、反射層と、ＥＬ層７６３との間に当該電極を配置することが好ましい。つまり、ＥＬ層７６３の発光は、当該反射層によって反射されて、表示装置から取り出されてもよい。
　発光デバイスの一対の電極を形成する材料として、金属、合金、電気伝導性化合物、およびこれらの混合物などを適宜用いることができる。当該材料として、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、ネオジムなどの金属、およびこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料として、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、およびＩｎ−Ｗ−Ｚｎ酸化物などを挙げることができる。また、当該材料として、アルミニウム、ニッケル、およびランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、および、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料として、上記例示のない元素周期表の第１族または第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウムなどの希土類金属およびこれらを適宜組み合わせて含む合金、及びグラフェンが挙げられる。
　発光デバイスには、微小光共振器（マイクロキャビティ）構造が適用されていることが好ましい。したがって、発光デバイスが有する一対の電極の一方は、可視光に対する透過性および反射性を有する電極（半透過・半反射電極）であることが好ましく、他方は、可視光に対する反射性を有する電極（反射電極）であることが好ましい。発光デバイスがマイクロキャビティ構造を有することで、発光層から得られる発光を両電極間で共振させ、発光デバイスから射出される光を強めることができる。
　可視光に対して透過性を有する電極の光の透過率は、４０％以上とする。例えば、発光デバイスに可視光に対して透過性を有する電極を用いる場合には、可視光（波長４００ｎｍ以上７５０ｎｍ未満の光）の透過率が４０％以上である電極を用いることが好ましい。半透過・半反射電極の可視光の反射率は、１０％以上９５％以下、好ましくは３０％以上８０％以下とする。反射電極の可視光の反射率は、４０％以上１００％以下、好ましくは７０％以上１００％以下とする。また、これらの電極の抵抗率は、１×１０−２Ωｃｍ以下が好ましい。
　発光デバイスは少なくとも発光層を有する。また、発光デバイスは、発光層以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子ブロック材料、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）等を含む層をさらに有してもよい。例えば、発光デバイスは、発光層の他に、正孔注入層、正孔輸送層、正孔ブロック層、電荷発生層、電子ブロック層、電子輸送層、および電子注入層のうち１層以上を有する構成とすることができる。
　発光デバイスには低分子化合物および高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光デバイスを構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
　発光層は、１種または複数種の発光物質を有する。発光物質として、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、または赤色などの発光色を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。
　発光物質として、蛍光材料、燐光材料、ＴＡＤＦ材料、および量子ドット材料が挙げられる。
　蛍光材料として、例えば、ピレン誘導体、アントラセン誘導体、トリフェニレン誘導体、フルオレン誘導体、カルバゾール誘導体、ジベンゾチオフェン誘導体、ジベンゾフラン誘導体、ジベンゾキノキサリン誘導体、キノキサリン誘導体、ピリジン誘導体、ピリミジン誘導体、フェナントレン誘導体、およびナフタレン誘導体が挙げられる。
　燐光材料として、例えば、４Ｈ−トリアゾール骨格、１Ｈ−トリアゾール骨格、イミダゾール骨格、ピリミジン骨格、ピラジン骨格、またはピリジン骨格を有する有機金属錯体（特にイリジウム錯体）、電子吸引基を有するフェニルピリジン誘導体を配位子とする有機金属錯体（特にイリジウム錯体）、白金錯体、および希土類金属錯体が挙げられる。
　発光層は、発光物質（ゲスト材料）に加えて、１種または複数種の有機化合物（ホスト材料、アシスト材料等）を有してもよい。１種または複数種の有機化合物として、正孔輸送性の高い物質（正孔輸送性材料）および電子輸送性の高い物質（電子輸送性材料）の一方または双方を用いることができる。正孔輸送性材料として、後述の、正孔輸送層に用いることができる正孔輸送性の高い物質を用いることができる。電子輸送性材料として、後述の、電子輸送層に用いることができる電子輸送性の高い物質を用いることができる。また、１種または複数種の有機化合物として、バイポーラ性材料、またはＴＡＤＦ材料を用いてもよい。
　発光層は、例えば、燐光材料と、励起錯体を形成しやすい組み合わせである正孔輸送性材料および電子輸送性材料と、を有することが好ましい。このような構成とすることにより、励起錯体から発光物質（燐光材料）へのエネルギー移動であるＥｘＴＥＴ（Ｅｘｃｉｐｌｅｘ−Ｔｒｉｐｌｅｔ　Ｅｎｅｒｇｙ　Ｔｒａｎｓｆｅｒ）を用いた発光を効率よく得ることができる。発光物質の最も低エネルギー側の吸収帯の波長と重なるような発光を呈する励起錯体を形成するような組み合わせを選択することで、エネルギー移動がスムーズとなり、効率よく発光を得ることができる。この構成により、発光デバイスの高効率、低電圧駆動、長寿命を同時に実現できる。
　正孔注入層は、陽極から正孔輸送層に正孔を注入する層であり、正孔注入性の高い物質を含む層である。正孔注入性の高い物質として、芳香族アミン化合物、および、正孔輸送性材料とアクセプター性材料（電子受容性材料）とを含む複合材料が挙げられる。
　正孔輸送性材料として、後述の、正孔輸送層に用いることができる正孔輸送性の高い物質を用いることができる。
　アクセプター性材料は、例えば、元素周期表における第４族乃至第８族に属する金属の酸化物を用いることができる。具体的には、酸化モリブデン、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化タングステン、酸化マンガン、および、酸化レニウムが挙げられる。中でも特に、酸化モリブデンは大気中でも安定であり、吸湿性が低く、扱いやすいため好ましい。また、フッ素を含む有機アクセプター性材料を用いることもできる。また、キノジメタン誘導体、クロラニル誘導体、および、ヘキサアザトリフェニレン誘導体などの有機アクセプター性材料を用いることもできる。
　例えば、正孔注入性の高い物質として、正孔輸送性材料と、上述の元素周期表における第４族乃至第８族に属する金属の酸化物（代表的には酸化モリブデン）とを含む材料を用いてもよい。
　正孔輸送層は、正孔注入層によって、陽極から注入された正孔を発光層に輸送する層である。正孔輸送層は、正孔輸送性材料を含む層である。正孔輸送性材料は、１×１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質が好ましい。なお、電子よりも正孔の輸送性の高い物質であれば、これら以外のものも用いることができる。正孔輸送性材料は、π電子過剰型複素芳香族化合物（例えばカルバゾール誘導体、チオフェン誘導体、フラン誘導体など）、芳香族アミン（芳香族アミン骨格を有する化合物）等の正孔輸送性の高い物質が好ましい。
　電子ブロック層は、発光層に接して設けられる。電子ブロック層は、正孔輸送性を有し、かつ、電子をブロックすることが可能な材料を含む層である。電子ブロック層には、上記正孔輸送性材料のうち、電子ブロック性を有する材料を用いることができる。
　電子ブロック層は、正孔輸送性を有するため、正孔輸送層と呼ぶこともできる。また、正孔輸送層のうち、電子ブロック性を有する層を、電子ブロック層と呼ぶこともできる。
　電子輸送層は、電子注入層によって、陰極から注入された電子を発光層に輸送する層である。電子輸送層は、電子輸送性材料を含む層である。電子輸送性材料は、１×１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質が好ましい。なお、正孔よりも電子の輸送性の高い物質であれば、これら以外のものも用いることができる。電子輸送性材料として、キノリン骨格を有する金属錯体、ベンゾキノリン骨格を有する金属錯体、オキサゾール骨格を有する金属錯体、チアゾール骨格を有する金属錯体等の他、オキサジアゾール誘導体、トリアゾール誘導体、イミダゾール誘導体、オキサゾール誘導体、チアゾール誘導体、フェナントロリン誘導体、キノリン配位子を有するキノリン誘導体、ベンゾキノリン誘導体、キノキサリン誘導体、ジベンゾキノキサリン誘導体、ピリジン誘導体、ビピリジン誘導体、ピリミジン誘導体、その他含窒素複素芳香族化合物を含むπ電子不足型複素芳香族化合物等の電子輸送性の高い物質を用いることができる。
　正孔ブロック層は、発光層に接して設けられる。正孔ブロック層は、電子輸送性を有し、かつ、正孔をブロックすることが可能な材料を含む層である。正孔ブロック層には、上記電子輸送性材料のうち、正孔ブロック性を有する材料を用いることができる。
　正孔ブロック層は、電子輸送性を有するため、電子輸送層と呼ぶこともできる。また、電子輸送層のうち、正孔ブロック性を有する層を、正孔ブロック層と呼ぶこともできる。
　電子注入層は、陰極から電子輸送層に電子を注入する層であり、電子注入性の高い物質を含む層である。電子注入性の高い物質として、アルカリ金属、アルカリ土類金属、またはそれらの化合物を用いることができる。電子注入性の高い物質として、電子輸送性材料とドナー性材料（電子供与性材料）とを含む複合材料を用いることもできる。
　電子注入性の高い物質の最低空軌道（ＬＵＭＯ：Ｌｏｗｅｓｔ　Ｕｎｏｃｃｕｐｉｅｄ　Ｍｏｌｅｃｕｌａｒ　Ｏｒｂｉｔａｌ）準位は、陰極に用いる材料の仕事関数の値との差が小さい（具体的には０．５ｅＶ以下）であることが好ましい。
　電子注入層には、例えば、リチウム、セシウム、イッテルビウム、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦｘ、Ｘは任意数）、８−（キノリノラト）リチウム（略称：Ｌｉｑ）、２−（２−ピリジル）フェノラトリチウム（略称：ＬｉＰＰ）、２−（２−ピリジル）−３−ピリジノラトリチウム（略称：ＬｉＰＰｙ）、４−フェニル−２−（２−ピリジル）フェノラトリチウム（略称：ＬｉＰＰＰ）、リチウム酸化物（ＬｉＯｘ）、炭酸セシウム等のようなアルカリ金属、アルカリ土類金属、またはこれらの化合物を用いることができる。また、電子注入層は、２以上の積層構造としてもよい。当該積層構造として、例えば、１層目にフッ化リチウムを用い、２層目にイッテルビウムを設ける構成が挙げられる。
　電子注入層は、電子輸送性材料を有してもよい。例えば、非共有電子対を備え、電子不足型複素芳香環を有する化合物を、電子輸送性材料に用いることができる。具体的には、ピリジン環、ジアジン環（ピリミジン環、ピラジン環、ピリダジン環）、トリアジン環の少なくとも１つを有する化合物を用いることができる。
　なお、非共有電子対を備える有機化合物のＬＵＭＯ準位は、−３．６ｅＶ以上−２．３ｅＶ以下であると好ましい。また、一般にＣＶ（サイクリックボルタンメトリ）、光電子分光法、光吸収分光法、逆光電子分光法等により、有機化合物の最高被占有軌道（ＨＯＭＯ：Ｈｉｇｈｅｓｔ　Ｏｃｃｕｐｉｅｄ　Ｍｏｌｅｃｕｌａｒ　Ｏｒｂｉｔａｌ）準位およびＬＵＭＯ準位を見積もることができる。
　例えば、４，７−ジフェニル−１，１０−フェナントロリン（略称：ＢＰｈｅｎ）、２，９−ジ（ナフタレン−２−イル）−４，７−ジフェニル−１，１０−フェナントロリン（略称：ＮＢＰｈｅｎ）、ジキノキサリノ［２，３−ａ：２’，３’−ｃ］フェナジン（略称：ＨＡＴＮＡ）、２，４，６−トリス［３’−（ピリジン−３−イル）ビフェニル−３−イル］−１，３，５−トリアジン（略称：ＴｍＰＰＰｙＴｚ）等を、非共有電子対を備える有機化合物に用いることができる。なお、ＮＢＰｈｅｎはＢＰｈｅｎと比較して、高いガラス転移点（Ｔｇ）を備え、耐熱性に優れる。
　電荷発生層は、上述の通り、少なくとも電荷発生領域を有する。電荷発生領域は、アクセプター性材料を含むことが好ましく、例えば、上述の正孔注入層に適用可能な、正孔輸送性材料とアクセプター性材料とを含むことが好ましい。
　電荷発生層は、電子注入性の高い物質を含む層を有することが好ましい。当該層は、電子注入バッファ層と呼ぶこともできる。電子注入バッファ層は、電荷発生領域と電子輸送層との間に設けられることが好ましい。電子注入バッファ層を設けることで、電荷発生領域と電子輸送層との間の注入障壁を緩和することができるため、電荷発生領域で生じた電子を電子輸送層に容易に注入することができる。
　電子注入バッファ層は、アルカリ金属またはアルカリ土類金属を含むことが好ましく、例えば、アルカリ金属の化合物またはアルカリ土類金属の化合物を含む構成とすることができる。具体的には、電子注入バッファ層は、アルカリ金属と酸素とを含む無機化合物、または、アルカリ土類金属と酸素とを含む無機化合物を有することが好ましく、リチウムと酸素とを含む無機化合物（酸化リチウム（Ｌｉ２Ｏ）など）を有することがより好ましい。その他、電子注入バッファ層には、上述の電子注入層に適用可能な材料を好適に用いることができる。
　電荷発生層は、電子輸送性の高い物質を含む層を有することが好ましい。当該層は、電子リレー層と呼ぶこともできる。電子リレー層は、電荷発生領域と電子注入バッファ層との間に設けられることが好ましい。電荷発生層が電子注入バッファ層を有さない場合、電子リレー層は、電荷発生領域と電子輸送層との間に設けられることが好ましい。電子リレー層は、電荷発生領域と電子注入バッファ層（または電子輸送層）との相互作用を防いで、電子をスムーズに受け渡す機能を有する。
　電子リレー層は、銅（ＩＩ）フタロシアニン（略称：ＣｕＰｃ）などのフタロシアニン系の材料、または、金属−酸素結合と芳香族配位子を有する金属錯体を用いることが好ましい。
　なお、上述の電荷発生領域、電子注入バッファ層、および電子リレー層は、断面形状、または特性などによって明確に区別できない場合がある。
　なお、電荷発生層は、アクセプター性材料の代わりに、ドナー性材料を有してもよい。例えば、電荷発生層は、上述の電子注入層に適用可能な、電子輸送性材料とドナー性材料とを含む層を有してもよい。
　発光ユニットを積層する際、２つの発光ユニットの間に電荷発生層を設けることで、駆動電圧の上昇を抑制することができる。
　本実施の形態に示す構成は、他の実施の形態に示した構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、表示装置５０でフルカラー表示を実現する発光デバイス６１の構成例について、説明する。
　表示装置５０の表示部２３５に設ける複数の発光デバイス６１は、メタルマスクなどのシャドーマスクを用いることなく、フォトリソグラフィ法により実現できる。これにより、これまで実現が困難であった高い精細度と、大きな開口率を有する表示装置を実現できる。さらに、隣接するＥＬ層間のリーク電流が小さくなるため、極めて鮮やかで、コントラストが高く、表示品位の高い表示装置を実現できる。
　例えばメタルマスクを用いた形成方法では、隣接する発光デバイス６１間の距離を１０μｍ未満にすることは困難であるが、フォトリソグラフィ法を用いることで、８μｍ以下、３μｍ以下、２μｍ以下、または、１μｍ以下にまで狭めることができる。ここで、隣接する発光デバイス６１間の距離は、隣接する２つの画素電極の端部から端部までの距離で規定できる。または、隣接する発光デバイス６１間の距離は、隣接する２つのＥＬ層の端部から端部までの距離で規定できる。
　本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製される表示装置をＭＭ（メタルマスク）構造の表示装置と呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いることなく作製される表示装置をＭＭＬ（メタルマスクレス）構造の表示装置と呼称する場合がある。
　隣接する発光デバイス６１間の間隔を上記のように縮小することにより、２つの発光デバイス間に存在しうる非発光領域の面積を大幅に縮小することができ、開口率を１００％に近づけることが可能となる。例えば、開口率は、５０％以上、６０％以上、７０％以上、８０％以上、さらには９０％以上であって、１００％未満を実現することもできる。
　さらに、ＥＬ層自体のパターン（加工サイズともいえる）についても、メタルマスクを用いた場合に比べて極めて小さくすることができる。また、例えばＥＬ層の作り分けにメタルマスクを用いた場合では、ＥＬ層の中央と端で厚さのばらつきが生じるため、ＥＬ層の面積に対して、発光領域として使用できる有効な面積は小さくなる。一方、上記作製方法では、均一な厚さに成膜した膜を加工することでＥＬ層を形成するため、ＥＬ層内で厚さを均一にでき、微細なパターンであっても、そのほぼ全域を発光領域として用いることができる。そのため、上記作製方法によれば、高い精細度と高い開口率を兼ね備えることができる。
　ＦＭＭ（Ｆｉｎｅ　Ｍｅｔａｌ　Ｍａｓｋ）を用いて形成された有機膜は、端部に近いほど厚さが薄くなるような、極めてテーパ角の小さな（例えば０度より大きく３０度未満）膜となる場合が多い。そのため、ＦＭＭを用いて形成された有機膜は、その側面と上面が連続的につながるため、側面を明確に確認することは困難である。一方、本発明の一態様においては、ＦＭＭを用いることなく加工されたＥＬ層を有するため、明確な側面を有する。特に、本発明の一態様は、ＥＬ層のテーパ角が、３０度以上１２０度以下、好ましくは６０度以上１２０度以下である部分を有することが好ましい。
　なお、本明細書等において、対象物の端部がテーパ形状であるとは、その端部の領域において側面（表面）と被形成面（底面）との成す角度が０度より大きく９０度未満であり、端部から連続的に厚さが増加するような断面形状を有することをいう。また、テーパ角とは、対象物の端部における、底面（被形成面）と側面（表面）との成す角をいう。
　以下では、より具体的な構成例について説明する。
　図４７Ａに、表示装置５０が有する表示部２３５の一部の上面概略図を示す。表示装置５０は、半導体回路を備える基板１０１の上に、赤色を呈する発光デバイス６１Ｒ、緑色を呈する発光デバイス６１Ｇ、および青色を呈する発光デバイス６１Ｂを、それぞれ複数有する。図４７Ａでは、各発光デバイスの区別を簡単にするため、各発光デバイスの発光領域内にＲ、Ｇ、Ｂの符号を付している。なお、基板１０１は、先の実施の形態に示す半導体装置が形成された基板であり、詳細については、先の実施の形態の記載を参照することができる。なお、図４７では基板１０１上に設けられた半導体装置の記載を省略している。
　発光デバイス６１Ｒ、発光デバイス６１Ｇ、および発光デバイス６１Ｂは、それぞれストライプ状に配列している。図４７Ａは、一方向に２つの素子が交互に配列する構成を示している。なお、発光デバイスの配列方法はこれに限られず、Ｓストライプ配列、デルタ配列、ベイヤー配列、ジグザグ配列などの配列方法を適用してもよいし、ペンタイル配列、ダイヤモンド配列などを用いることもできる。
　図４７Ａには、共通電極３１３と電気的に接続する接続電極３１１Ｃを示している。接続電極３１１Ｃは、共通電極３１３に供給するための電位（例えばアノード電位、またはカソード電位）が与えられる。接続電極３１１Ｃは、発光デバイス６１Ｒなどが配列する表示領域の外に設けられる。また図４７Ａには、共通電極３１３を破線で示している。
　接続電極３１１Ｃは、表示領域の外周に沿って設けることができる。例えば、表示領域の外周の一辺に沿って設けられていてもよいし、表示領域の外周の２辺以上にわたって設けられていてもよい。すなわち、表示領域の上面形状が長方形である場合には、接続電極３１１Ｃの上面形状は、帯状、Ｌ字状、コの字状（角括弧状）、または四角形などとすることができる。
　図４７Ｂは、図４７Ａ中の一点鎖線Ａ１−Ａ２、および一点鎖線Ｃ１−Ｃ２に対応する断面概略図である。図４７Ｂには、発光デバイス６１Ｂ、発光デバイス６１Ｒ、発光デバイス６１Ｇ、および接続電極３１１Ｃの断面概略図を示している。
　発光デバイス６１Ｂは、画素電極３１１、有機層３１２Ｂ、有機層３１４、および共通電極３１３を有する。発光デバイス６１Ｒは、画素電極３１１、有機層３１２Ｒ、有機層３１４、および共通電極３１３を有する。発光デバイス６１Ｇは、画素電極３１１、有機層３１２Ｇ、有機層３１４、および共通電極３１３を有する。有機層３１４と共通電極３１３は、発光デバイス６１Ｂ、発光デバイス６１Ｒ、および発光デバイス６１Ｇに共通に設けられる。有機層３１４は、共通層ともいうことができる。各発光デバイス間、および発光デバイスと受光デバイスとの間で、画素電極３１１は互いに離隔して設けられている。
　有機層３１２Ｒ、有機層３１２Ｇ、および有機層３１２Ｂは、上記実施の形態のＥＬ層７６３に相当する。
　有機層３１２Ｒは、少なくとも赤色の光を発する発光性の有機化合物を有する。有機層３１２Ｇは、少なくとも緑色の光を発する発光性の有機化合物を有する。有機層３１２Ｂは、少なくとも青色の光を発する発光性の有機化合物を有する。有機層３１２Ｒ、有機層３１２Ｇ、および有機層３１２Ｂは、それぞれＥＬ層とも呼ぶことができる。
　有機層３１２Ｒ、有機層３１２Ｂ、および有機層３１２Ｇは、それぞれ電子注入層、電子輸送層、正孔注入層、および正孔輸送層のうち、一以上を有していてもよい。有機層３１４は、発光層を有さない構成とすることができる。例えば、有機層３１４は、電子注入層、電子輸送層、正孔注入層、および正孔輸送層のうち、一以上を有する。
　ここで、有機層３１２Ｒ、有機層３１２Ｂ、および有機層３１２Ｇの積層構造のうち、最も上側に位置する層、すなわち有機層３１４と接する層は、発光層以外の層とすることが好ましい。例えば、発光層を覆って、電子注入層、電子輸送層、正孔注入層、正孔輸送層、またはこれら以外の層を設け、当該層と、有機層３１４とが接する構成とすることが好ましい。このように、各発光デバイスを作製する際に、発光層の上面を他の層で保護した状態とすることで、発光デバイスの信頼性を向上させることができる。
　各ＥＬ層を、フォトリソグラフィ法を用いて加工することにより、各画素間の距離を、８μｍ以下、３μｍ以下、２μｍ以下、または、１μｍ以下にまで狭めることができる。ここで、各画素間の距離とは、例えば、有機層３１２Ｂと有機層３１２Ｒの対向する端部の間の距離、有機層３１２Ｂと有機層３１２Ｇの対向する端部の間の距離、および有機層３１２Ｒと有機層３１２Ｇの対向する端部の間の距離で規定することができる。または、隣接する同色のＥＬ層の対向する端部の間の距離で規定することができる。または、隣接する画素電極３１１の対向する端部の間の距離で規定することができる。このように、各画素間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。
　画素電極３１１は、それぞれ素子毎に設けられている。また、共通電極３１３および有機層３１４は、各発光デバイスに共通な一続きの層として設けられている。各画素電極と共通電極３１３のいずれか一方に可視光に対して透光性を有する導電膜を用い、他方に反射性を有する導電膜を用いる。各画素電極を透光性、共通電極３１３を反射性とすることで、下面射出型（ボトムエミッション型）の表示装置とすることができ、反対に各画素電極を反射性、共通電極３１３を透光性とすることで、上面射出型（トップエミッション型）の表示装置とすることができる。なお、各画素電極と共通電極３１３の双方を透光性とすることで、両面射出型（デュアルエミッション型）の表示装置とすることもできる。
　画素電極３１１は、基板１０１の半導体回路に設けられたトランジスタに電気的に接続される。基板１０１に設けられたトランジスタは、先の実施の形態に示すように、チャネル長が縮小されており、微細化されている。このため、上記のように表示装置が高精細化され、画素面積が縮小されても、画素回路を縮小された画素面積に収めることができる。
　画素電極３１１の端部を覆って、絶縁層３３１が設けられている。絶縁層３３１の端部は、テーパ形状であることが好ましい。なお、本明細書等において、対象物の端部がテーパ形状であるとは、その端部の領域において表面と被形成面との成す角度が０度より大きく９０度未満であり、端部から連続的に厚さが増加するような断面形状を有することをいう。
　絶縁層３３１に有機樹脂を用いることで、その表面を緩やかな曲面とすることができる。そのため、絶縁層３３１の上に形成される膜の被覆性を高めることができる。
　絶縁層３３１に用いることのできる材料として、例えばアクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、およびこれら樹脂の前駆体が挙げられる。
　または、絶縁層３３１として、無機絶縁材料を用いてもよい。絶縁層３３１として、酸化物、酸化窒化物、窒化酸化物または窒化物を用いることができる。絶縁層３３１として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化タンタル、酸化マグネシウム、酸化ランタン、酸化セリウム、および酸化ネオジムの一または複数を用いることができる。
　図４７Ｂに示すように、発光色の異なる発光デバイス間、および発光デバイスと受光デバイスとの間において、２つの有機層は離隔して設けられ、これらの間に隙間が設けられている。このように、有機層３１２Ｒ、有機層３１２Ｂ、および有機層３１２Ｇが、互いに接しないように設けられていることが好ましい。これにより、隣接する２つの有機層を介して電流が流れ、意図しない発光が生じることを好適に防ぐことができる。そのため、コントラストを高めることができ、表示品位の高い表示装置を実現できる。
　有機層３１２Ｒ、有機層３１２Ｂ、および有機層３１２Ｇは、テーパ角が３０度以上であることが好ましい。有機層３１２Ｒ、有機層３１２Ｇ、および有機層３１２Ｂは、端部における側面（表面）と底面（被形成面）との角度が、３０度以上１２０度以下、好ましくは４５度以上１２０度以下、より好ましくは６０度以上１２０度であることが好ましい。または、有機層３１２Ｒ、有機層３１２Ｇ、および有機層３１２Ｂは、テーパ角がそれぞれ９０度またはその近傍（例えば８０度以上１００度以下）であることが好ましい。
　共通電極３１３上には、保護層３２１が設けられている。保護層３２１は、上方から各発光デバイスに水などの不純物が拡散することを防ぐ機能を有する。
　保護層３２１は、例えば、少なくとも無機絶縁膜を含む単層構造または積層構造とすることができる。無機絶縁膜として、酸化物膜、酸化窒化物膜、窒化酸化物膜及び窒化物膜を用いることができる。保護層３２１として、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、及び酸化ハフニウム膜の一または複数を用いることができる。または、保護層３２１として、半導体材料を用いてもよい。保護層３２１として、例えば、インジウムガリウム酸化物、及びインジウムガリウム亜鉛酸化物の一または複数を用いてもよい。
　保護層３２１として、無機絶縁膜と、有機絶縁膜の積層膜を用いることもできる。例えば、一対の無機絶縁膜の間に、有機絶縁膜を挟んだ構成とすることが好ましい。さらに有機絶縁膜が平坦化膜として機能することが好ましい。これにより、有機絶縁膜の上面を平坦なものとすることができるため、その上の無機絶縁膜の被覆性が向上し、バリア性を高めることができる。また、保護層３２１の上面が平坦となるため、保護層３２１の上方に構造物（例えばカラーフィルタ、タッチセンサの電極、またはレンズアレイなど）を設ける場合に、下方の構造に起因する凹凸形状の影響を軽減できるため好ましい。
　接続部３３０では、接続電極３１１Ｃ上に共通電極３１３が接して設けられ、共通電極３１３を覆って保護層３２１が設けられている。また、接続電極３１１Ｃの端部を覆って絶縁層３３１が設けられている。
　以下では、図４７Ｂとは一部の構成が異なる表示装置の構成例について説明する。具体的には、絶縁層３３１を設けない場合の例を示す。
　図４８Ａ乃至図４８Ｃでは、画素電極３１１の側面と、有機層３１２Ｒ、有機層３１２Ｂ、または有機層３１２Ｇの側面とが概略一致している場合の例を示している。
　図４８Ａでは、有機層３１４が、有機層３１２Ｒ、有機層３１２Ｂ、および有機層３１２Ｇの上面および側面を覆って設けられている。有機層３１４により、画素電極３１１と共通電極３１３とが接し、電気的にショートしてしまうことを防ぐことができる。
　図４８Ｂでは、有機層３１２Ｒ、有機層３１２Ｂ、および有機層３１２Ｇ、並びに画素電極３１１の側面に接して設けられる絶縁層３２５を有する例を示している。絶縁層３２５により、画素電極３１１と共通電極３１３との電気的なショート、およびこれらの間のリーク電流を効果的に抑制することができる。
　絶縁層３２５は、無機材料を有する絶縁層とすることができる。絶縁層３２５には、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、および窒化酸化絶縁膜などの無機絶縁膜を用いることができる。絶縁層３２５は単層構造であってもよく積層構造であってもよい。酸化絶縁膜として、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、インジウムガリウム亜鉛酸化物膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、および酸化タンタル膜が挙げられる。窒化絶縁膜として、窒化シリコン膜および窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜として、酸化窒化シリコン膜、及び酸化窒化アルミニウム膜が挙げられる。窒化酸化絶縁膜として、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜が挙げられる。特に、ＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜、及び酸化シリコン膜などの無機絶縁膜を絶縁層３２５に適用することで、ピンホールが少なく、有機層を保護する機能に優れた絶縁層３２５を形成することができる。
　絶縁層３２５の形成は、スパッタリング法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法などを用いることができる。絶縁層３２５は、被覆性が良好なＡＬＤ法を用いて形成することが好ましい。
　図４８Ｃでは、隣接する２つの発光デバイス間または発光デバイスと受光デバイスとの間において、対向する２つの画素電極の隙間、および対向する２つの有機層の隙間を埋めるように、樹脂層３２６が設けられている。樹脂層３２６により、有機層３１４、共通電極３１３等の被形成面を平坦化することができるため、隣接する発光デバイス間の段差の被覆不良により、共通電極３１３が断線してしまうことを防ぐことができる。
　樹脂層３２６は、有機材料を有する絶縁層を好適に用いることができる。例えば、樹脂層３２６として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、およびこれら樹脂の前駆体等を適用することができる。また、樹脂層３２６として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂などの有機材料を用いてもよい。また、樹脂層３２６として、感光性の樹脂を用いることができる。感光性の樹脂としてフォトレジストを用いてもよい。感光性の樹脂は、ポジ型の材料、またはネガ型の材料を用いることができる。
　樹脂層３２６として、着色された材料（例えば、黒色の顔料を含む材料など）を用いることで、隣接する画素からの迷光を遮断し、混色を抑制する機能を付与してもよい。
　図４８Ｄでは、絶縁層３２５と、絶縁層３２５上に樹脂層３２６が設けられている。絶縁層３２５により、有機層３１２Ｒ等と樹脂層３２６とが接しないため、樹脂層３２６に含まれる不純物（例えば、水）が、有機層３１２Ｒ等に拡散することを防ぐことができ、信頼性の高い表示装置とすることができる。
　絶縁層３２５と、樹脂層３２６との間に、反射膜（例えば、銀、パラジウム、銅、チタン、およびアルミニウムなどの中から選ばれる一または複数を含む金属膜）を設け、発光層から射出される光を当該反射膜で反射させることで、光取り出し効率を向上させる機構を設けてもよい。
　図４９Ａ乃至図４９Ｃは、画素電極３１１の幅が、有機層３１２Ｒ、有機層３１２Ｂ、または有機層３１２Ｇの幅よりも大きい場合の例を示している。有機層３１２Ｒ等は、画素電極３１１の端部よりも内側に設けられている。
　図４９Ａは、絶縁層３２５を有する場合の例を示している。絶縁層３２５は、発光デバイスまたは受光デバイスが有する有機層の側面と、画素電極３１１の上面の一部および側面を覆って設けられている。
　図４９Ｂは、樹脂層３２６を有する場合の例を示している。樹脂層３２６は、隣接する２つの発光デバイス間または発光デバイスと受光デバイスとの間に位置し、有機層の側面、および画素電極３１１の上面および側面を覆って設けられている。
　図４９Ｃは、絶縁層３２５と樹脂層３２６の両方を有する場合の例を示している。有機層３１２Ｒ等と樹脂層３２６との間には、絶縁層３２５が設けられている。
　図５０Ａ乃至図５０Ｄは、画素電極３１１の幅が、有機層３１２Ｒ、有機層３１２Ｂ、または有機層３１２Ｇの幅よりも小さい場合の例を示している。有機層３１２Ｒなどは、画素電極３１１の端部を超えて外側に延在している。
　図５０Ｂは、絶縁層３２５を有する例を示している。絶縁層３２５は、隣接する２つの発光デバイスの有機層の側面に接して設けられている。なお、絶縁層３２５は、有機層３１２Ｒ等の側面だけでなく、上面の一部を覆って設けられていてもよい。
　図５０Ｃは、樹脂層３２６を有する例を示している。樹脂層３２６は、隣接する２つの発光デバイスの間に位置し、有機層３１２Ｒ等の側面および上面の一部を覆って設けられている。なお、樹脂層３２６は、有機層３１２Ｒ等の側面に接し、上面を覆わない構成としてもよい。
　図５０Ｄは、絶縁層３２５と樹脂層３２６の両方を有する場合の例を示している。有機層３１２Ｒ等と樹脂層３２６との間には、絶縁層３２５が設けられている。
　ここで、上記樹脂層３２６の構成例について説明する。
　樹脂層３２６の上面は、平坦であるほど好ましいが、樹脂層３２６の被形成面の凹凸形状、樹脂層３２６の形成条件などによって、樹脂層３２６の表面が凹状または凸状の形状になる場合がある。
　図５１Ａ乃至図５２Ｆには、発光デバイス６１Ｒが有する画素電極３１１Ｒの端部、発光デバイス６１Ｇが有する画素電極３１１Ｇの端部、およびこれらの近傍の拡大図を示している。
　図５１Ａ、図５１Ｂ、図５１Ｃでは、樹脂層３２６の上面が平坦である場合の、樹脂層３２６およびその近傍の拡大図を示している。図５１Ａは、画素電極３１１よりも有機層３１２Ｒ等の幅が大きい場合の例である。図５１Ｂは、これらの幅が概略一致している場合の例である。図５１Ｃは、画素電極３１１よりも有機層３１２Ｒ等の幅が小さい場合の例である。
　図５１Ａに示すように、有機層３１２Ｒ等が、画素電極３１１の端部を覆って設けられるため、画素電極３１１の端部は、テーパ形状であることが好ましい。これにより、有機層３１２Ｒ等の段差被覆性が向上し、信頼性の高い表示装置とすることができる。
　図５１Ｄ、図５１Ｅ、図５１Ｆには、樹脂層３２６の上面が凹状である場合の例を示している。ここで、図５１Ｄは図５１Ａに、図５１Ｅは図５１Ｂに、図５１Ｆは図５１Ｃに対応する。このとき、有機層３１４、共通電極３１３、および保護層３２１の上面には、樹脂層３２６の凹状の上面を反映した凹状の部分が形成される。
　図５２Ａ、図５２Ｂ、図５２Ｃには、樹脂層３２６の上面が凸である場合の例を示している。ここで、図５２Ａは図５１Ａに、図５２Ｂは図５１Ｂに、図５２Ｃは図５１Ｃに対応する。このとき、有機層３１４、共通電極３１３、および保護層３２１の上面には、樹脂層３２６の凸状の上面を反映した凸状の部分が形成される。
　図５２Ｄ、図５２Ｅ、図５２Ｆには、樹脂層３２６の一部が、有機層３１２Ｒの上端部および上面の一部、および有機層３１２Ｇの上端部および上面の一部を覆っている場合の例を示している。ここで、図５２Ｄは図５１Ａに、図５２Ｅは図５１Ｂに、図５２Ｆは図５１Ｃに対応する。このとき、樹脂層３２６と、有機層３１２Ｒまたは有機層３１２Ｇの上面との間には絶縁層３２５が設けられる。
　図５２Ｄ、図５２Ｅ、図５２Ｆでは、樹脂層３２６の上面の一部が凹状である場合の例を示している。このとき、有機層３１４、共通電極３１３、および保護層３２１は、樹脂層３２６の形状を反映した凹凸形状が形成される。
　以上が、樹脂層の構成例についての説明である。
　本実施の形態に示す構成は、他の実施の形態に示した構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る半導体装置を適用可能な電子機器について説明する。
　本発明の一態様に係る半導体装置を、電子機器の表示部に適用することができる。したがって、表示品位の高い電子機器を実現できる。または、極めて高精細な電子機器を実現できる。または、信頼性の高い電子機器を実現できる。
　本発明の一態様に係る半導体装置などを用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、自動車電話、携帯電話、携帯情報端末、タブレット型端末、携帯型ゲーム機、パチンコ機などの固定式ゲーム機、電卓、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、及び透析装置等の医療機器が挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化とスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、燃料を用いたエンジン、または蓄電体からの電力を用いた電動機により推進する移動体なども、電子機器の範疇に含まれる場合がある。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＶ）、プラグインハイブリッド車（ＰＨＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機、惑星探査機、及び宇宙船が挙げられる。
　本発明の一態様に係る電子機器は、二次電池（バッテリ）を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
　二次電池として、例えば、リチウムイオン二次電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、及び銀亜鉛電池が挙げられる。
　本発明の一態様に係る電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像および情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様に係る電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様に係る電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
　さらに、複数の表示部を有する電子機器においては、表示部の一部を主として画像情報を表示し、別の一部を主として文字情報を表示する機能、または複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能等を有することができる。さらに、受像部を有する電子機器においては、静止画または動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部または電子機器に内蔵）に保存する機能、撮影した画像を表示部に表示する機能等を有することができる。なお、本発明の一態様の電子機器が有する機能はこれらに限定されず、様々な機能を有することができる。
　本発明の一態様に係る半導体装置は、高精細な画像を表示することができる。そのため、特に携帯型の電子機器、装着型の電子機器（ウェアラブル機器）、および電子書籍端末などに好適に用いることができる。例えば、ＶＲ機器またはＡＲ機器などのｘＲ機器に好適に用いることができる。
　図５３Ａは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。なお、カメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、およびファインダー８１００の表示部８１０２に、本発明の一態様に係る半導体装置を適用できる。なお、ファインダー８１００は、カメラ８０００に内蔵されていてもよい。
　図５３Ｂは、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
　ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球またはまぶたの動きの情報を入力手段として用いることができる。
　装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能などを有していてもよい。
　表示部８２０４に、本発明の一態様に係る半導体装置を適用できる。
　図５３Ｃ乃至図５３Ｅは、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　表示部８３０２に、本発明の一態様に係る半導体装置を適用できる。本発明の一態様に係る半導体装置は、極めて高い精細度を実現することも可能である。例えば、図５３Ｅのようにレンズ８３０５を用いて表示を拡大して視認される場合でも、使用者に画素が視認されにくい。つまり、表示部８３０２を用いて、使用者に現実感の高い映像を視認させることができる。
　図５３Ｆは、ゴーグル型のヘッドマウントディスプレイ８４００の外観を示す図である。ヘッドマウントディスプレイ８４００は、一対の筐体８４０１と、装着部８４０２と、緩衝部材８４０３と、を有する。一対の筐体８４０１内には、それぞれ、表示部８４０４およびレンズ８４０５が設けられる。一対の表示部８４０４に互いに異なる画像を表示させることで、視差を用いた３次元表示を行うことができる。
　使用者は、レンズ８４０５を通して表示部８４０４を視認することができる。レンズ８４０５はピント調整機構を有し、使用者の視力に応じて位置を調整することができる。表示部８４０４は、正方形または横長の長方形であることが好ましい。これにより、臨場感を高めることができる。
　装着部８４０２は、使用者の顔のサイズに応じて調整でき、かつ、ずれ落ちることのないよう、可塑性および弾性を有することが好ましい。また、装着部８４０２の一部は、骨伝導イヤフォンとして機能する振動機構を有していることが好ましい。これにより、別途イヤフォン、スピーカなどの音響機器を必要とせず、装着しただけで映像と音声を楽しむことができる。なお、筐体８４０１内に、無線通信により音声データを出力する機能を有していてもよい。
　装着部８４０２と緩衝部材８４０３は、使用者の顔（額、頬など）に接触する部分である。緩衝部材８４０３が使用者の顔と密着することにより、光漏れを防ぐことができ、より没入感を高めることができる。緩衝部材８４０３は、使用者がヘッドマウントディスプレイ８４００を装着した際に使用者の顔に密着するよう、柔らかな素材を用いることが好ましい。例えばゴム、シリコーンゴム、ウレタン、スポンジなどの素材を用いることができる。また、スポンジ等の表面を布、革（天然皮革または合成皮革）、などで覆ったものを用いると、使用者の顔と緩衝部材８４０３との間に隙間が生じにくく光漏れを好適に防ぐことができる。また、このような素材を用いると、肌触りが良いことに加え、寒い季節などに装着した際に、使用者に冷たさを感じさせないため好ましい。緩衝部材８４０３または装着部８４０２などの、使用者の肌に触れる部材は、取り外し可能な構成とすると、クリーニングまたは交換が容易となるため好ましい。
　図５４Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　表示部７０００に、本発明の一態様の半導体装置を適用することができる。
　図５４Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、および、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネルおよび音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
　なお、テレビジョン装置７１００は、受信機およびモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者同士など）の情報通信を行うことも可能である。
　図５４Ｂに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
　表示部７０００に、本発明の一態様の半導体装置を適用することができる。
　図５４Ｃおよび図５４Ｄに、デジタルサイネージの一例を示す。
　図５４Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、およびスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイク等を有することができる。
　図５４Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
　図５４Ｃおよび図５４Ｄにおいて、表示部７０００に、本発明の一態様の半導体装置を適用することができる。
　表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
　表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
　図５４Ｃおよび図５４Ｄに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図５４Ｅに示す情報端末７５５０は、筐体７５５１、表示部７５５２、マイク７５５７、スピーカ部７５５４、カメラ７５５３、および操作スイッチ７５５５などを有する。表示部７５５２に、本発明の一態様に係る半導体装置を適用できる。また、表示部７５５２は、タッチパネルとしての機能を有する。また、情報端末７５５０は、筐体７５５１の内側にアンテナ、バッテリなどを備える。情報端末７５５０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
　表示部７５５２に、本発明の一態様の半導体装置を好適に用いることができる。
　図５４Ｆに腕時計型の情報端末の一例を示す。情報端末７６６０は、筐体７６６１、表示部７６６２、バンド７６６３、バックル７６６４、操作スイッチ７６６５、入出力端子７６６６などを備える。また、情報端末７６６０は、筐体７６６１の内側にアンテナおよびバッテリなどを備える。情報端末７６６０は、移動電話、電子メール、文章閲覧および作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
　表示部７６６２に、本発明の一態様の半導体装置を好適に用いることができる。
　表示部７６６２はタッチセンサを備え、指またはスタイラスなどで画面に触れることで操作できる。例えば、表示部７６６２に表示されたアイコン７６６７に触れることで、アプリケーションを起動できる。操作スイッチ７６６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行および解除、省電力モードの実行および解除など、様々な機能を持たせることができる。例えば、情報端末７６６０に組み込まれたオペレーティングシステムにより、操作スイッチ７６６５の機能を設定することもできる。
　情報端末７６６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末７６６０は入出力端子７６６６を備え、入出力端子７６６６を介して他の情報端末とデータの送受信を行うことができる。また入出力端子７６６６を介して充電を行うこともできる。なお、充電動作は入出力端子７６６６を介さずに無線給電により行ってもよい。
　本実施の形態に示す構成は、他の実施の形態および実施例に示した構成と適宜組み合わせて用いることができる。
ＡＮＯ：配線、Ｃ３１：容量、Ｃ４１：容量、ＧＬ：配線、ＩＮＶ：インバータ回路、ＬＡＴ：ラッチ回路、ＬＩＮ：端子、ＲＯＵＴ：端子、ＳＬ：配線、ＳＭＰ：端子、Ｔｒ３１：トランジスタ、Ｔｒ３３：トランジスタ、Ｔｒ３５：トランジスタ、Ｔｒ３６：トランジスタ、Ｔｒ４１：トランジスタ、Ｔｒ４３：トランジスタ、Ｔｒ４５：トランジスタ、Ｔｒ４７：トランジスタ、ＶＣＯＭ：配線、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１０Ｆ：半導体装置、１０Ｇ：半導体装置、１０Ｈ：半導体装置、１０Ｊ：半導体装置、１０Ｋ：半導体装置、１０：半導体装置、５０Ａ：表示装置、５０：表示装置、５１Ａ：画素回路、５１：画素回路、５２Ａ：トランジスタ、５２Ｂ：トランジスタ、５２Ｃ：トランジスタ、５３：容量、６１Ｂ：発光デバイス、６１Ｇ：発光デバイス、６１Ｒ：発光デバイス、６１：発光デバイス、１００＿１：トランジスタ、１００＿２：トランジスタ、１００＿３：トランジスタ、１００＿４：トランジスタ、１００＿ｐ：トランジスタ、１００＿ｑ：トランジスタ、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１００Ｃ：トランジスタ、１００Ｄ：トランジスタ群、１００Ｅ：トランジスタ群、１００：トランジスタ、１０１：基板、１０２：基板、１０４ｆ：導電膜、１０４：導電層、１０６Ａ：絶縁層、１０６Ｂ：絶縁層、１０６Ｃ：絶縁層、１０６Ｄ：絶縁層、１０６：絶縁層、１０７：絶縁層、１０８＿１：半導体層、１０８＿２：半導体層、１０８＿３：半導体層、１０８＿４：半導体層、１０８Ｄ：領域、１０８ｆ：金属酸化物膜、１０８Ｌ：領域、１０８：半導体層、１０９：半導体層、１１０ａ：絶縁層、１１０ａｆ：絶縁膜、１１０ｂ：絶縁層、１１０ｂｆ：絶縁膜、１１０ｃ：絶縁層、１１０ｃｆ：絶縁膜、１１０ｆ：絶縁膜、１１０：絶縁層、１１１Ｂ：画素電極、１１１Ｇ：画素電極、１１１Ｒ：画素電極、１１１：画素電極、１１２ａ：導電層、１１２ａ＿１：導電層、１１２ａ＿１ｆ：導電膜、１１２ａ＿２：導電層、１１２ａ＿２Ａ：導電層、１１２ａ＿２ｆ：導電膜、１１２Ｂ：導電層、１１２ｂ：導電層、１１２ｃ：導電層、１１２ｃ＿１：導電層、１１２ｃ＿２：導電層、１１２ｄ：導電層、１１２ｅ：導電層、１１２ｅ＿１：導電層、１１２ｅ＿２：導電層、１１２ｆ：導電膜、１１３Ｂ：層、１１３Ｇ：層、１１３Ｒ：層、１１４：共通層、１１５：共通電極、１１６ａ：導電層、１１６ｂ：導電層、１１７：遮光層、１１８Ｂ：マスク層、１１８Ｇ：マスク層、１１８Ｒ：マスク層、１１９Ｂ：マスク層、１１９Ｇ：マスク層、１１９Ｒ：マスク層、１２０ａ：絶縁層、１２０ｂ：絶縁層、１２０ｆ：絶縁膜、１２０：絶縁層、１２３：導電層、１２４Ｂ：導電層、１２４Ｇ：導電層、１２４ｐ：導電層、１２４ｑ：導電層、１２４Ｒ：導電層、１２５：絶縁層、１２６Ｂ：導電層、１２６Ｇ：導電層、１２６ｐ：導電層、１２６ｑ：導電層、１２６Ｒ：導電層、１２７：絶縁層、１２８：層、１２９Ｂ：導電層、１２９Ｇ：導電層、１２９ｐ：導電層、１２９ｑ：導電層、１２９Ｒ：導電層、１３０Ｂ：発光デバイス、１３０Ｇ：発光デバイス、１３０Ｒ：発光デバイス、１３１：保護層、１３３：開口、１３５：開口、１３７ａ：開口、１３７ｂ：開口、１３９ａ：開口、１３９ｂ：開口、１４０：接続部、１４１＿１：開口、１４１＿４：開口、１４１：開口、１４２：接着層、１４３＿１：開口、１４３＿２：開口、１４３＿３：開口、１４３＿４：開口、１４３：開口、１４５＿１：開口、１４５＿２：開口、１４５＿３：開口、１４５＿４：開口、１４５：開口、１４７ａ：開口、１４７ｂ：開口、１４９：開口、１５０：絶縁層、１５２：基板、１５３：絶縁層、１６５：配線、１６６：導電層、１７２：ＦＰＣ、１７３：ＩＣ、１８０：金属酸化物層、１９０：不純物、１９５：絶縁層、１９７：絶縁層、１９９：絶縁層、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００Ｄ：トランジスタ、２００Ｅ：トランジスタ、２００Ｆ：トランジスタ、２００Ｇ：トランジスタ、２００Ｈ：トランジスタ、２００：トランジスタ、２０１：トランジスタ、２０２＿１：導電層、２０２＿２：導電層、２０２：導電層、２０３：導電層、２０４：導電層、２０５Ｇ：トランジスタ、２０５Ｒ：トランジスタ、２０６：導電層、２０８Ｄ：領域、２０８Ｌ：領域、２０８：半導体層、２１０ａ：絶縁層、２１０ｂ：絶縁層、２１０ｃ：絶縁層、２１０：絶縁層、２１２ａ：導電層、２１２ｂ：導電層、２１４：接続部、２３０ａ：画素、２３０ｂ：画素、２３０ｃ：画素、２３０ｄ：画素、２３０ｅ：画素、２３０：画素、２３１：第１駆動回路部、２３２：第２駆動回路部、２３３：周辺駆動回路、２３５：表示部、２３６：配線、２３７：配線、２３９：絶縁層、２４０Ａ：画素、２４０Ｂ：画素、２４０：画素、２４２：接続層、３１１Ｃ：接続電極、３１１Ｇ：画素電極、３１１Ｒ：画素電極、３１１：画素電極、３１２Ｂ：有機層、３１２Ｇ：有機層、３１２Ｒ：有機層、３１３：共通電極、３１４：有機層、３２１：保護層、３２５：絶縁層、３２６：樹脂層、３３０：接続部、３３１：絶縁層、７６１：下部電極、７６２：上部電極、７６３ａ：発光ユニット、７６３ｂ：発光ユニット、７６３ｃ：発光ユニット、７６３：ＥＬ層、７６４：層、７７１ａ：発光層、７７１ｂ：発光層、７７１ｃ：発光層、７７１：発光層、７７２ａ：発光層、７７２ｂ：発光層、７７２ｃ：発光層、７７２：発光層、７７３：発光層、７８０ａ：層、７８０ｂ：層、７８０ｃ：層、７８０：層、７８１：層、７８２：層、７８５：電荷発生層、７９０ａ：層、７９０ｂ：層、７９０ｃ：層、７９０：層、７９１：層、７９２：層、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、７５５０：情報端末、７５５１：筐体、７５５２：表示部、７５５３：カメラ、７５５４：スピーカ部、７５５５：操作スイッチ、７５５７：マイク、７６６０：情報端末、７６６１：筐体、７６６２：表示部、７６６３：バンド、７６６４：バックル、７６６５：操作スイッチ、７６６６：入出力端子、７６６７：アイコン、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８２００：ヘッドマウントディスプレイ、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリ、８３００：ヘッドマウントディスプレイ、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０５：レンズ、８４００：ヘッドマウントディスプレイ、８４０１：筐体、８４０２：装着部、８４０３：緩衝部材、８４０４：表示部、８４０５：レンズ

Claims (11)

  1. 　第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、第１の導電層と、前記第１の導電層上の第１の絶縁層と、前記第１の絶縁層上の第２の絶縁層と、前記第２の絶縁層上の第２の導電層と、第１の半導体層と、第３の絶縁層と、第３の導電層と、を有し、
    　前記第１の絶縁層、前記第２の絶縁層及び前記第２の導電層は、前記第１の導電層に達する開口を有し、
    　前記第１の半導体層は、前記第２の導電層の上面及び側面、前記第１の絶縁層の側面、前記第２の絶縁層の側面、並びに前記第１の導電層の上面と接し、
    　前記第３の絶縁層は、前記第１の半導体層上に設けられ、
    　前記第３の導電層は、前記第３の絶縁層上に設けられ、
    　前記第２のトランジスタは、前記第２の絶縁層上の第２の半導体層と、前記第２の半導体層上の前記第３の絶縁層と、前記第３の絶縁層を介して前記第２の半導体層と重なる領域を有する第４の導電層と、を有する半導体装置。
  2. 　第１のトランジスタと、第２のトランジスタと、基板と、を有し、
    　前記第１のトランジスタは、前記基板上の第１の導電層と、前記第１の導電層上の第１の絶縁層と、前記第１の絶縁層上の第２の絶縁層と、前記第２の絶縁層上の第２の導電層と、第１の半導体層と、第３の絶縁層と、第３の導電層と、を有し、
    　前記第１の絶縁層、前記第２の絶縁層及び前記第２の導電層は、前記第１の導電層に達する開口を有し、
    　前記第１の半導体層は、前記第２の導電層の上面及び側面、前記第１の絶縁層の側面、前記第２の絶縁層の側面、並びに前記第１の導電層の上面と接し、
    　前記第３の絶縁層は、前記第１の半導体層上に設けられ、
    　前記第３の導電層は、前記第３の絶縁層上に設けられ、
    　前記第２のトランジスタは、前記第２の絶縁層上の第２の半導体層と、前記第２の半導体層上の前記第３の絶縁層と、前記第３の絶縁層を介して前記第２の半導体層と重なる領域を有する第４の導電層と、前記基板上の第５の導電層と、を有し、
    　前記第５の導電層は、前記第２の半導体層を介して、前記第４の導電層と重なる領域を有する半導体装置。
  3. 　第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、第１の導電層と、前記第１の導電層上の第１の絶縁層と、前記第１の絶縁層上の第２の絶縁層と、前記第２の絶縁層上の第２の導電層と、第１の半導体層と、第３の絶縁層と、第３の導電層と、を有し、
    　前記第１の絶縁層、前記第２の絶縁層及び前記第２の導電層は、前記第１の導電層に達する開口を有し、
    　前記第１の半導体層は、前記第２の導電層の上面及び側面、前記第１の絶縁層の側面、前記第２の絶縁層の側面、並びに前記第１の導電層の上面と接し、
    　前記第３の絶縁層は、前記第１の半導体層上に設けられ、
    　前記第３の導電層は、前記第３の絶縁層上に設けられ、
    　前記第２のトランジスタは、前記第２の絶縁層上の第２の半導体層と、前記第２の半導体層上の前記第３の絶縁層と、前記第３の絶縁層を介して前記第２の半導体層と重なる領域を有する第４の導電層と、前記第１の絶縁層上の第５の導電層と、を有し、
    　前記第５の導電層は、前記第２の半導体層を介して、前記第４の導電層と重なる領域を有する半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１の半導体層及び前記第２の半導体層はそれぞれ、金属酸化物を有する半導体装置。
  5. 　請求項１乃至請求項３のいずれか一において、
    　前記第１の半導体層及び前記第２の半導体層は、同じ材料を有する半導体装置。
  6. 　請求項１乃至請求項３のいずれか一において、
    　前記第３の導電層及び前記第４の導電層は、同じ材料を有する半導体装置。
  7. 　請求項１乃至請求項３のいずれか一において、
    　前記第１の絶縁層は、第４の絶縁層と、前記第４の絶縁層上の第５の絶縁層と、前記第５の絶縁層上の第６の絶縁層と、を有し、
    　前記第４の絶縁層は、前記第５の絶縁層より膜密度が高い領域を有し、
    　前記第６の絶縁層は、前記第５の絶縁層より膜密度が高い領域を有する半導体装置。
  8. 　請求項１乃至請求項３のいずれか一において、
    　前記第１の絶縁層は、第４の絶縁層と、前記第４の絶縁層上の第５の絶縁層と、前記第５の絶縁層上の第６の絶縁層と、を有し、
    　前記第４の絶縁層は、前記第５の絶縁層より窒素の含有量が多い領域を有し、
    　前記第６の絶縁層は、前記第５の絶縁層より窒素の含有量が多い領域を有する半導体装置。
  9. 　請求項１乃至請求項３のいずれか一において、
    　前記第２の絶縁層は、第７の絶縁層と、前記第７の絶縁層上の第８の絶縁層と、を有し、
    　前記第７の絶縁層は、前記第８の絶縁層より膜密度が高い領域を有する半導体装置。
  10. 　請求項１乃至請求項３のいずれか一において、
    　前記第２の絶縁層は、第７の絶縁層と、前記第７の絶縁層上の第８の絶縁層と、を有し、
    　前記第７の絶縁層は、前記第８の絶縁層より窒素の含有量が多い領域を有する半導体装置。
  11. 　第１の導電膜を形成し、
    　前記第１の導電膜を加工して第１の導電層及び第２の導電層を形成し、
    　前記第１の導電層上及び前記第２の導電層上に、第１の絶縁膜を形成し、
    　前記第１の絶縁膜上に、第２の導電膜を形成し、
    　前記第１の絶縁膜及び前記第２の導電膜を加工し、前記第１の導電層と重なる領域に開口を有する第１の絶縁層及び第３の導電層を形成し、
    　前記第１の導電層の上面、前記第１の絶縁層の側面、並びに前記第３の導電層の上面及び側面と接する第１の半導体層と、前記第１の絶縁層の上面と接する第２の半導体層と、を形成し、
    　前記第１の半導体層上及び第２の半導体層上に、第２の絶縁層を形成し、
    　前記第２の絶縁層上に、前記第１の半導体層と重なる領域を有する第４の導電層と、前記第２の半導体層と重なる領域を有する第５の導電層と、を形成する半導体装置の作製方法。
PCT/IB2023/053447 2022-04-19 2023-04-05 半導体装置、及び半導体装置の作製方法 WO2023203417A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022068773 2022-04-19
JP2022-068773 2022-04-19

Publications (1)

Publication Number Publication Date
WO2023203417A1 true WO2023203417A1 (ja) 2023-10-26

Family

ID=88419357

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2023/053447 WO2023203417A1 (ja) 2022-04-19 2023-04-05 半導体装置、及び半導体装置の作製方法

Country Status (1)

Country Link
WO (1) WO2023203417A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211537A (ja) * 2012-02-29 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置
US20160268382A1 (en) * 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
JP2018078344A (ja) * 2012-10-17 2018-05-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2019220516A (ja) * 2018-06-15 2019-12-26 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20200161312A1 (en) * 2018-11-16 2020-05-21 International Business Machines Corporation Buried conductive layer supplying digital circuits
JP2022153051A (ja) * 2021-03-29 2022-10-12 株式会社ジャパンディスプレイ 表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211537A (ja) * 2012-02-29 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2018078344A (ja) * 2012-10-17 2018-05-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20160268382A1 (en) * 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
JP2019220516A (ja) * 2018-06-15 2019-12-26 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20200161312A1 (en) * 2018-11-16 2020-05-21 International Business Machines Corporation Buried conductive layer supplying digital circuits
JP2022153051A (ja) * 2021-03-29 2022-10-12 株式会社ジャパンディスプレイ 表示装置

Similar Documents

Publication Publication Date Title
JP7514903B2 (ja) 表示装置
TW202407444A (zh) 半導體裝置及半導體裝置的製造方法
JP2023157870A (ja) 半導体装置
WO2023203417A1 (ja) 半導体装置、及び半導体装置の作製方法
WO2023175436A1 (ja) 半導体装置
WO2024018317A1 (ja) 半導体装置
WO2024033739A1 (ja) 半導体装置、及び、半導体装置の作製方法
WO2023203425A1 (ja) 半導体装置及び半導体装置の作製方法
WO2023218280A1 (ja) 半導体装置、及び、半導体装置の作製方法
WO2023067456A1 (ja) 表示装置、及び電子機器
WO2023209493A1 (ja) 半導体装置及び半導体装置の作製方法
WO2023203428A1 (ja) 半導体装置、及び、半導体装置の作製方法
WO2023203430A1 (ja) 表示装置および電子機器
WO2023199160A1 (ja) 半導体装置、及び、半導体装置の作製方法
WO2024033735A1 (ja) 半導体装置
WO2023175437A1 (ja) 半導体装置、及び、半導体装置の作製方法
WO2023156876A1 (ja) 半導体装置、及び半導体装置の作製方法
WO2023166379A1 (ja) 半導体装置
WO2024121698A1 (ja) 半導体装置
WO2024069340A1 (ja) 半導体装置、及び、半導体装置の作製方法
WO2024033742A1 (ja) シフトレジスタ
WO2023227992A1 (ja) 半導体装置
WO2023187543A1 (ja) 表示装置
WO2022153138A1 (ja) 表示装置、表示装置の作製方法、及び電子機器
KR20230141573A (ko) 반도체 장치 및 반도체 장치의 제작 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23791407

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2024515730

Country of ref document: JP

Kind code of ref document: A