JP2022153051A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2022153051A
JP2022153051A JP2021056081A JP2021056081A JP2022153051A JP 2022153051 A JP2022153051 A JP 2022153051A JP 2021056081 A JP2021056081 A JP 2021056081A JP 2021056081 A JP2021056081 A JP 2021056081A JP 2022153051 A JP2022153051 A JP 2022153051A
Authority
JP
Japan
Prior art keywords
transparent conductive
layer
conductive layer
display device
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021056081A
Other languages
English (en)
Inventor
芳孝 尾関
Yoshitaka Ozeki
靖尚 尾崎
Yasunao Ozaki
幸志郎 森口
Koshiro Moriguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2021056081A priority Critical patent/JP2022153051A/ja
Priority to CN202210275162.0A priority patent/CN115148745A/zh
Priority to US17/704,211 priority patent/US11561445B2/en
Publication of JP2022153051A publication Critical patent/JP2022153051A/ja
Priority to US18/068,310 priority patent/US11829042B2/en
Priority to US18/490,083 priority patent/US20240045295A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】表示装置において、微小化された画素におけるクロストークを低減する。【解決手段】表示装置１０は、酸化物半導体層ＯＳ、ゲート配線ＧＬ１、及びゲート絶縁層ＧＩ１を備えた第１トランジスタＴｒ１と、第１トランジスタ上の第１絶縁層ＩＬ２上に設けられ、ゲート配線と重なる領域を含み、ゲート配線の外側の第１コンタクト領域ＣＯＮ１で酸化物半導体層と接する第１透明導電層ＺＣＴＯと、第１透明導電層上の少なくとも１層の第２絶縁層上ＩＬ４に設けられ、ゲート配線と重なる第２コンタクト領域ＰＣＯＮで第１透明導電層と接する第２透明導電層ＰＴＣＯ１と、第２透明導電層と少なくとも１層の第２絶縁層との間に設けられた第３透明導電層ＩＬ５と、第２透明導電層の上に設けられた第４透明導電層ＰＴＣＯ２と、第２透明導電層と第３透明導電層との間の第３絶縁層ＩＬ５と、第２透明導電層と第４透明導電層との間の第４絶縁層ＩＬ６と、を含む。【選択図】図１

Description

本発明の実施形態の一つは、表示装置に関する。特に、本発明の実施形態の一つは、酸化物半導体を有するトランジスタが用いられた表示装置に関する。
最近、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンに替わり、酸化物半導体をチャネルに用いたトランジスタの開発が進められている（例えば、特許文献１、２）。酸化物半導体をチャネルに用いたトランジスタは、アモルファスシリコンをチャネルに用いたトランジスタと同様に単純な構造かつ低温プロセスで形成される。酸化物半導体をチャネルに用いたトランジスタは、アモルファスシリコンをチャネルに用いたトランジスタよりも高い移動度を有し、オフ電流が非常に低いことが知られている。
近年、表示装置の画素サイズ縮小化が進められている。画素サイズの縮小化に伴い、配線幅やトランジスタサイズの縮小化が検討されている。しかし、これらの縮小化には限界があり、画素回路を構成する金属層及び半導体層の配置に起因して開口率が小さくなっている。そこで、トランジスタサイズが小さくても、画素回路の駆動に十分な特性を得ることができる酸化物半導体層がチャネルに用いられたトランジスタを画素回路のトランジスタに用いる開発が進められている。
特開２０１４－１４６８１９号公報 特開２０１５－１５９３１５号公報
表示装置の画素サイズ縮小化に伴い、画素電極は信号線による容量カップリングの影響を受けやすくなる。縮小化された画素を高速に駆動しようとすると、信号線の電位によって画素電極の電位が変化するクロストークの影響が顕在化するおそれがある。
本発明の実施形態の一つは、表示装置において、微小化された画素におけるクロストークを低減することを課題の一つとする。
本発明の一実施形態に係る表示装置は、酸化物半導体層、酸化物半導体層に対向するゲート配線、及び酸化物半導体層とゲート配線との間のゲート絶縁層を備えた第１トランジスタと、第１トランジスタ上の少なくとも１層の第１絶縁層上に設けられ、ゲート配線と重なる領域を含み、ゲート配線の外側の第１コンタクト領域で酸化物半導体層と接する第１透明導電層と、第１透明導電層上の少なくとも１層の第２絶縁層上に設けられ、ゲート配線と重なる第２コンタクト領域で第１透明導電層と接する第２透明導電層と、第２透明導電層と少なくとも１層の第２絶縁層との間に設けられた第３透明導電層と、第２透明導電層の上に設けられた第４透明導電層と、第２透明導電層と第３透明導電層との間の第３絶縁層と、第２透明導電層と第４透明導電層との間の第４絶縁層と、を含み、第３絶縁層は、第２コンタクト領域と重なる開口パターンを含む。
本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 図２に示す表示装置のＡ１－Ａ２線に沿って切断した断面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視でトランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重なる位置関係を意味する。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
［１．第１実施形態］
［１－１．表示装置１０の構成］
図１～図１６を用いて、本発明の一実施形態に係る表示装置１０の構成について説明する。図１は、本発明の一実施形態に係る表示装置の概要を示す断面図である。
図１に示すように、表示装置１０は基板ＳＵＢの上方に設けられている。表示装置１０は、トランジスタＴｒ１、トランジスタＴｒ２、配線Ｗ、接続電極ＺＴＣＯ、画素電極ＰＴＣＯ、共通電極ＣＴＣＯ１、共通補助電極ＣＭＴＬ、及び共通電極ＣＴＣＯ２を有する。なお、ＴＣＯはＴｒａｎｓｐａｒｅｎｔ Ｃｏｎｄｕｃｔｉｖｅ Ｏｘｉｄｅ（透明導電性酸化物）の略称である。トランジスタＴｒ１は表示装置１０の画素回路に含まれるトランジスタである。トランジスタＴｒ２は周辺回路に含まれるトランジスタである。なお、詳細は後述するが、周辺回路は画素回路を駆動する回路である。なお、図１の断面図は、表示装置１０の層構造を説明するための図であり、周辺回路と画素回路が隣接して示されているが、実際には画素回路は表示領域内に、周辺回路は表示領域外の額縁領域に設けられており、これら回路同士が離間して設けられていることは言うまでもない。また、特に図１中の画素回路においては、画素領域中のコンタクトホール周辺部を中心に示されており、表示に寄与する透過領域（開口領域）については一部のみが示されている。なお、当該透過領域については図３に示されている。
［１－２．トランジスタＴｒ１の構成］
トランジスタＴｒ１は、酸化物半導体層ＯＳ、ゲート絶縁層ＧＩ１、及びゲート電極ＧＬ１を有する。ゲート電極ＧＬ１は酸化物半導体層ＯＳに対向する。ゲート絶縁層ＧＩ１は酸化物半導体層ＯＳとゲート電極ＧＬ１との間に設けられている。本実施形態では、ゲート電極ＧＬ１よりも基板ＳＵＢ側に酸化物半導体層ＯＳが設けられたトップゲート型トランジスタが例示されているが、ゲート電極ＧＬ１と酸化物半導体層ＯＳとの位置関係が逆であるボトムゲート型トランジスタが用いられてもよい。
酸化物半導体層ＯＳは、酸化物半導体層ＯＳ１、ＯＳ２を含む。酸化物半導体層ＯＳ１は、平面視でゲート電極ＧＬ１と重なる領域の酸化物半導体層である。酸化物半導体層ＯＳ１は、半導体層として機能し、ゲート電極ＧＬ１に供給される電圧に応じて導通状態と非導通状態とに切り替えられる。つまり、酸化物半導体層ＯＳ１はトランジスタＴｒ１のチャネルとして機能する。酸化物半導体層ＯＳ２は導電層として機能する。酸化物半導体層ＯＳ１、ＯＳ２は同じ酸化物半導体層から形成された層である。例えば、酸化物半導体層ＯＳ２は、酸化物半導体層ＯＳ１と同じ物性の層に対して不純物をドーピングすることで低抵抗化された酸化物半導体層である。
ゲート電極ＧＬ１の上に絶縁層ＩＬ２が設けられている。絶縁層ＩＬ２の上に配線Ｗ１が設けられている。配線Ｗ１は、絶縁層ＩＬ２及びゲート絶縁層ＧＩ１に設けられた開口ＷＣＯＮを介して酸化物半導体層ＯＳ２に接続されている。配線Ｗ１と酸化物半導体層ＯＳ２とが接する領域を第３コンタクト領域ＣＯＮ３という。第３コンタクト領域ＣＯＮ３は、開口ＷＣＯＮに設けられる。配線Ｗ１は、平面視でゲート電極ＧＬ１とは重ならない第３コンタクト領域ＣＯＮ３において酸化物半導体層ＯＳ２と接する。配線Ｗ１には、画素の階調に関連するデータ信号が伝達される。絶縁層ＩＬ２及び配線Ｗ１の上に絶縁層ＩＬ３が設けられている。絶縁層ＩＬ３の上に接続電極ＺＴＣＯ（第１透明導電層ともいう）が設けられている。接続電極ＺＴＣＯは、絶縁層ＩＬ３、ＩＬ２、及びゲート絶縁層ＧＩ１に設けられた開口ＺＣＯＮを介して酸化物半導体層ＯＳ２に接続されている。接続電極ＺＴＣＯは開口ＺＣＯＮの底部において酸化物半導体層ＯＳ２と接している。接続電極ＺＴＣＯは、透明導電層である。
接続電極ＺＴＣＯと酸化物半導体層ＯＳ２とが接する領域を第１コンタクト領域ＣＯＮ１という。第１コンタクト領域ＣＯＮ１は、開口ＺＣＯＮに設けられる。詳細は後述するが、接続電極ＺＴＣＯは、平面視でゲート電極ＧＬ１及び配線Ｗ１とは重ならない第１コンタクト領域ＣＯＮ１において酸化物半導体層ＯＳ２と接する。また、平面視で第１コンタクト領域ＣＯＮ１は画素の表示領域に含まれる。また、接続電極ＺＴＣＯは、第３コンタクト領域ＣＯＮ３とは重ならない。
ここで、例えばＩＴＯ層などの透明導電層をシリコン層などの半導体層に接するように形成すると、ＩＴＯ成膜時のプロセスガスや酸素イオンによって半導体層の表面が酸化する。半導体層の表面に形成された酸化層は高抵抗であるため、半導体層と透明導電層と間の接触抵抗が高くなってしまい、両者の電気的接触に不良が生じる。一方、上記の透明導電層を酸化物半導体層に接するように形成しても、酸化物半導体層の表面に上記のような高抵抗な酸化層は形成されないため、酸化物半導体層と透明導電層との間の電気的接触に不良は生じない。
接続電極ＺＴＣＯの上に絶縁層ＩＬ４が設けられている。絶縁層ＩＬ４は、絶縁層ＩＬ４よりも下層に設けられた構造体によって形成された段差を緩和する。絶縁層ＩＬ４を平坦化膜という場合がある。絶縁層ＩＬ４の上に共通電極ＣＴＣＯ１（第３透明導電層ともいう）が設けられている。図１では、駆動回路に共通電極ＣＴＣＯ１が設けられている様子を図示するが、共通電極ＣＴＣＯ１は、画素にも設けられている。画素に設けられる共通電極ＣＴＣＯ１については、後に詳述する。共通電極ＣＴＣＯ１の上に、絶縁層ＩＬ５（第１絶縁層ともいう）が設けられている。絶縁層ＩＬ５の上に画素電極ＰＴＣＯ（第２透明導電層ともいう）が設けられている。共通電極ＣＴＣＯ１と絶縁層ＩＬ５と画素電極ＰＴＣＯとにより保持容量を構成することができる。画素電極ＰＴＣＯは絶縁層ＩＬ５に設けられた開口ＡＣＯＮ、絶縁層ＩＬ４に設けられたＰＣＯＮを介して接続電極ＺＴＣＯに接続されている。接続電極ＺＴＣＯと画素電極ＰＴＣＯとが接する領域を第２コンタクト領域ＣＯＮ２という。第２コンタクト領域ＣＯＮ２は、開口ＰＣＯＮと開口ＡＣＯＮとが重なる領域に設けられる。平面視で第２コンタクト領域ＣＯＮ２はゲート電極ＧＬ１と重なる。画素電極ＰＴＣＯは、透明導電層である。画素電極ＰＴＣＯの上に、絶縁層ＩＬ６が設けられている。ここで、絶縁層ＩＬ６の膜厚は、絶縁層ＩＬ５の膜厚よりも小さい。なお、絶縁層ＩＬ６の膜厚が絶縁層ＩＬ５の膜厚と略同一であってもよい。
絶縁層ＩＬ６の上に共通補助電極ＣＭＴＬ及び共通電極ＣＴＣＯ２（第４透明導電層ともいう）が設けられている。詳細は後述するが、共通補助電極ＣＭＴＬと共通電極ＣＴＣＯ２とは異なる平面パターンを有する。共通補助電極ＣＭＴＬは金属層である。共通電極ＣＴＣＯ２は透明導電層である。共通電極ＣＴＣＯ２と絶縁層ＩＬ６と画素電極ＰＴＣＯとにより保持容量を構成することができる。共通補助電極ＣＭＴＬの電気抵抗は共通電極ＣＴＣＯ２の電気抵抗よりも低抵抗である。また、共通補助電極ＣＭＴＬは遮光層としても機能し、例えば、隣接する画素からの光を遮光することで、混色の発生を抑制することができる。また、共通電極ＣＴＣＯ２は、周辺領域において、共通電極ＣＴＣＯ１と電気的に接続されている。共通電極ＣＴＣＯ２の上にスペーサＳＰが設けられている。スペーサＳＰは、少なくとも第２コンタクト領域ＣＯＮ２と重畳し、当該第２コンタクト領域ＣＯＮ２を埋めている。スペーサＳＰは、ゲート電極ＧＬ１及び画素電極ＰＣＴＯと重畳していてもよい。
スペーサＳＰは一部の画素に対して設けられている。例えば、スペーサＳＰは、青色画素、赤色画素、緑色画素のいずれか１の画素に対して設けられていてもよい。ただし、スペーサＳＰは全ての画素に設けられていてもよい。スペーサＳＰの高さは、セルギャップの半分の高さである。なお、対向基板にもスペーサが設けられており、対向基板のスペーサと上記のスペーサＳＰとは平面視で重なる。
トランジスタＴｒ１と基板ＳＵＢとの間に遮光層ＬＳが設けられている。本実施形態では、遮光層ＬＳとして、遮光層ＬＳ１、ＬＳ２が設けられている。ただし、遮光層ＬＳは遮光層ＬＳ１のみ又は遮光層ＬＳ２のみで形成されていてもよい。平面視で、遮光層ＬＳは、ゲート電極ＧＬ１と酸化物半導体層ＯＳとが重なる領域に設けられている。つまり、平面視で、遮光層ＬＳは酸化物半導体層ＯＳ１と重なる領域に設けられている。遮光層ＬＳは、基板ＳＵＢ側から入射した光が酸化物半導体層ＯＳ１に到達することを抑制する。遮光層ＬＳとして導電層が用いられる場合、遮光層ＬＳに電圧を印加して酸化物半導体層ＯＳ１を制御してもよい。遮光層ＬＳに電圧が印加される場合、遮光層ＬＳとゲート電極ＧＬ１とは、画素回路の周辺領域で接続されていてもよい。なお、平面視で、上記の第３コンタクト領域ＣＯＮ３及び第１コンタクト領域ＣＯＮ１は遮光層ＬＳ及びゲート電極ＧＬ１と重ならない領域に設けられている。
［１－３．トランジスタＴｒ２の構成］
トランジスタＴｒ２は、ｐ型のトランジスタＴｒ２－１及びｎ型のトランジスタＴｒ２－２を有する。
ｐ型のトランジスタＴｒ２－１及びｎ型のトランジスタＴｒ２－２は、いずれもゲート電極ＧＬ２、ゲート絶縁層ＧＩ２、半導体層Ｓを有する。ゲート電極ＧＬ２は半導体層Ｓに対向する。ゲート絶縁層ＧＩ２は半導体層Ｓとゲート電極ＧＬ２との間に設けられている。本実施形態では、半導体層Ｓよりも基板ＳＵＢ側にゲート電極ＧＬ２が設けられたボトムゲート型トランジスタが例示されているが、半導体層Ｓとゲート電極ＧＬ２との位置関係が逆であるトップゲート型トランジスタが用いられてもよい。
ｐ型のトランジスタＴｒ２－１の半導体層Ｓは、半導体層Ｓ１、Ｓ２を含む。ｎ型のトランジスタＴｒ２－２の半導体層Ｓは、半導体層Ｓ１、Ｓ２、Ｓ３を含む。半導体層Ｓ１は、平面視でゲート電極ＧＬ２と重なる領域の半導体層である。半導体層Ｓ１はトランジスタＴｒ２－１のチャネルとして機能する。半導体層Ｓ２は導電層として機能する。半導体層Ｓ３は、半導体層Ｓ２よりも高抵抗な導電層として機能する。半導体層Ｓ３は、半導体層Ｓ１に向かって侵入するホットキャリアを減衰させることで、ホットキャリア劣化を抑制する。
半導体層Ｓの上に絶縁層ＩＬ１及びゲート絶縁層ＧＩ１が設けられている。トランジスタＴｒ２において、ゲート絶縁層ＧＩ１は単に層間膜として機能する。これらの絶縁層の上に配線Ｗ２が設けられている。配線Ｗ２は、絶縁層ＩＬ１及びゲート絶縁層ＧＩ１に設けられた開口を介して半導体層Ｓに接続されている。配線Ｗ２の上に絶縁層ＩＬ２が設けられている。絶縁層ＩＬ２の上に配線Ｗ１が設けられている。配線Ｗ１は、絶縁層ＩＬ２に設けられた開口を介して配線Ｗ２に接続されている。
ゲート電極ＧＬ２と遮光層ＬＳ２とは同一層である。配線Ｗ２とゲート電極ＧＬ１とは同一層である。ここで、同一層とは、複数の部材が、１つの層がパターニングされることによって形成されたものであることを意味する。
［１－４．表示装置１０の平面レイアウト］
図２、図４～図１６を用いて、表示装置１０の画素の平面レイアウトを説明する。図３は、図２に示す表示装置１０をＡ１－Ａ２線で切断したときの断面図である。図２では、共通補助電極ＣＭＴＬ、共通電極ＣＴＣＯ２、及びスペーサＳＰは省略されている。画素電極ＰＴＣＯ、共通補助電極ＣＭＴＬ、及び共通電極ＣＴＣＯ２の平面レイアウトは、それぞれ図１４～図１６に示されている。また、図２～図１６において、絶縁層ＩＬ１～絶縁層ＩＬ６については、開口が設けられた位置を示している。
図２及び図４に示すように、遮光層ＬＳはＤ１方向に延びている。遮光層ＬＳは、画素によって形状が異なっていてもよい。本実施形態では、Ｄ１方向に延びる遮光層ＬＳの一部から、Ｄ２方向に突出する突出部ＰＪＴが設けられている。
図２及び図５に示すように、酸化物半導体層ＯＳはＤ２方向に延びている。ゲート電極ＧＬ１は、酸化物半導体層ＯＳと交差するようにＤ１方向に延びている。
図２及び図６に示すように、ゲート電極ＧＬ１のパターンは遮光層ＬＳのパターンの内側に設けられている。図６に示すように、遮光層ＬＳは、平面視でゲート電極ＧＬ１と酸化物半導体層ＯＳとが重なる領域を含むように設けられている。なお、ゲート電極ＧＬ１を「ゲート線」ということもできる。
図２及び図７に示すように、開口ＷＣＯＮは、酸化物半導体層ＯＳのパターンの上端付近において設けられている。開口ＷＣＯＮは、ゲート絶縁層ＧＩ１及び絶縁層ＩＬ２に設けられている。開口ＷＣＯＮは、酸化物半導体層ＯＳのパターンと重なる領域、かつ、ゲート電極ＧＬ１とは重ならない領域に設けられている。
図２及び図８に示すように、複数の配線Ｗ１がＤ２方向に延びている。配線Ｗ１は、開口ＷＣＯＮにおいて酸化物半導体層ＯＳと重なる領域（第３コンタクト領域ＣＯＮ３）に設けられる。隣接する配線をそれぞれ区別して説明する必要がある場合、隣接する配線Ｗ１を配線Ｗ１－１（第１配線）及び配線Ｗ１－２（第２配線）という。この場合、酸化物半導体層ＯＳのメイン部分は、第１配線Ｗ１－１と第２配線Ｗ１－２との間において、Ｄ２方向に延び、ゲート電極ＧＬ１と交差している。酸化物半導体層ＯＳのパターンのメイン部分は隣接する配線Ｗ１の間においてＤ２方向に延びている。また、酸化物半導体層ＯＳのパターンの残りの部分は、当該メイン部分から開口ＷＣＯＮの領域に向かってＤ１方向及びＤ２方向に対して斜めの方向に延びている。
図２及び図９に示すように、開口ＺＣＯＮは酸化物半導体層ＯＳのパターンの下端付近に設けられている。開口ＺＣＯＮは、ゲート絶縁層ＧＩ１、絶縁層ＩＬ２、絶縁層ＩＬ３に設けられている。開口ＺＣＯＮは、酸化物半導体層ＯＳのパターンと重なる領域、かつ、ゲート電極ＧＬ１とは重ならない領域に設けられている。酸化物半導体層ＯＳは、ゲート電極ＧＬ１に対して、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）とは反対側で配線Ｗ１と接する。また、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）は遮光層ＬＳと重ならない。
図２及び図１０に示すように、接続電極ＺＴＣＯは開口ＺＣＯＮと重なる領域に設けられている。接続電極ＺＴＣＯは、配線Ｗ１－１と配線Ｗ１－２との間において、ゲート電極ＧＬ１及び酸化物半導体層ＯＳと重なる。よって、接続電極ＺＴＣＯは、ゲート電極ＧＬ１とは重ならない開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）において酸化物半導体層ＯＳと接する。
図２及び図１１に示すように、開口ＰＣＯＮは接続電極ＺＴＣＯのパターンの上端付近に設けられている。開口ＰＣＯＮは、絶縁層ＩＬ４に設けられている。開口ＰＣＯＮは、ゲート電極ＧＬ１のパターン及び接続電極ＺＴＣＯのパターンと重なる領域に設けられている。
図２及び図１２に示すように、共通電極ＣＴＣＯ１は、ストライプ状のパターンを有している。共通電極ＣＴＣＯ１は、Ｄ１方向に沿って、配線Ｗ１－１、配線Ｗ１－２と重なるように設けられている。共通電極ＣＴＣＯ１は、開口ＷＣＯＮ（第３コンタクト領域ＣＯＮ３）と重なる。ストライプ状の共通電極ＣＴＣＯ１は、表示装置１０における駆動回路が設けられる周辺領域において、電気的に接続される。
図２及び図１３に示すように、開口ＡＣＯＮは、開口ＰＣＯＮと重なるように設けられている。開口ＡＣＯＮは、絶縁層ＩＬ５に設けられている。開口ＡＣＯＮは、少なくとも一部がゲート電極ＧＬ１と重なるように設けられている。
図２及び図１４に示すように、画素電極ＰＴＣＯは、配線Ｗ１－１と配線Ｗ１－２との間において、ゲート電極ＧＬ１、酸化物半導体層ＯＳ、及び接続電極ＺＴＣＯと重なる。画素電極ＰＴＣＯは、ゲート電極ＧＬ１と重なる開口ＰＣＯＮ（第２コンタクト領域ＣＯＮ２）において接続電極ＺＴＣＯと接する。また、画素電極ＰＴＣＯは、絶縁層ＩＬ５を介して、共通電極ＣＴＣＯ１と重なる。画素電極ＰＴＣＯ、絶縁層ＩＬ５、及び接続電極ＺＴＣＯにより、保持容量が形成される。
図２及び図１５に示すように、共通補助電極ＣＭＴＬは、画素領域の周囲を囲むように格子状に設けられている。つまり、共通補助電極ＣＭＴＬは複数の画素に対して共通に設けられている。換言すると、共通補助電極ＣＭＴＬは開口ＯＰを有する。開口ＯＰは画素電極ＰＴＣＯを露出するように設けられている。開口ＯＰのパターンは画素電極ＰＴＣＯのパターンの内側に設けられている。なお、開口ＯＰが設けられた領域が表示領域に相当する。つまり、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）は表示領域に含まれている。なお、表示領域とは、画素からの光をユーザが視認できる領域を意味し、例えば金属層によって遮光され、ユーザが光を視認できない領域は表示領域には含まれない。つまり、上記の表示領域を「透光領域」という場合がある。また、共通補助電極ＣＭＴＬのＤ１方向に沿って延びる領域は、開口ＰＣＯＮと重畳する。ここで、図３に示すように、画素電極ＰＴＣＯは、絶縁層ＩＬ５を介して共通電極ＣＴＣＯ１と重畳している。画素電極ＰＴＣＯが絶縁層ＩＬ５を介して共通電極ＣＴＣＯ１と重畳する領域は、保持容量として機能する。
図２及び図１６に示すように、共通電極ＣＴＣＯ２は、複数の画素に対して共通に設けられており、上記開口ＯＰに対応した領域にスリットＳＬが設けられている。スリットＳＬは湾曲した形状（縦に長いＳ字形状）を有しており、先端ほど延伸方向に対する幅が小さくなる形状を有している。ここで、共通電極ＣＴＣＯ２は、絶縁層ＩＬ６を介して画素電極ＰＣＴＯと重畳している。共通電極ＣＴＣＯ２が絶縁層ＩＬ６を介して画素電極と重畳する領域は、保持容量として機能する（図３参照）。
［１－５．表示装置１０の各部材の材質］
基板ＳＵＢとして、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、基板ＳＵＢが可撓性を有する必要がある場合は、基板ＳＵＢとしてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。基板ＳＵＢの耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。
ゲート電極ＧＬ１、ＧＬ２、配線Ｗ１、Ｗ２、遮光層ＬＳ、及び共通補助電極ＣＭＴＬとして、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。
例えば、ゲート電極ＧＬ１として、Ｔｉ／Ａｌ／Ｔｉの積層構造が用いられる。本実施形態において、上記の積層構造のゲート電極ＧＬ１のパターン端部の断面形状は順テーパ形状である。
ゲート絶縁層ＧＩ１、ＧＩ２及び絶縁層ＩＬ１～ＩＬ５として、一般的な絶縁層性材料を用いることができる。例えば、絶縁層ＩＬ１～ＩＬ３、ＩＬ５として、として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。絶縁層ＩＬ４として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、又はシロキサン樹脂などの有機絶縁材料を用いることができる。なお、ゲート絶縁層ＧＩ１、ＧＩ２及び絶縁層ＩＬ１～ＩＬ３、ＩＬ５、ＩＬ６として、上記の有機絶縁材料が用いられてもよい。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。
なお、上記の絶縁層の一例として、ゲート絶縁層ＧＩ１として厚さが１００ｎｍのＳｉＯxが用いられる。また、絶縁層ＩＬ１として総厚さが６００ｎｍ～７００ｎｍのＳｉＯx／ＳｉＮx／ＳｉＯxが用いられる。ゲート絶縁層ＧＩ２として総厚さが６０～１００ｎｍのＳｉＯx／ＳｉＮxが用いられる。絶縁層ＩＬ２として総厚さが３００ｎｍ～５００ｎｍのＳｉＯx／ＳｉＮx／ＳｉＯxが用いられる。絶縁層ＩＬ３として総厚さが２００ｎｍ～５００ｎｍのＳｉＯx（単層）、ＳｉＮx（単層）、又はこれらの積層が用いられる。絶縁層ＩＬ４として厚さが２μｍ～４μｍの有機層が用いられる。絶縁層ＩＬ５として厚さが５０ｎｍ～１５０ｎｍのＳｉＮx（単層）が用いられる。
上記のＳｉＯxＮy及びＡｌＯxＮyは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮxＯy及びＡｌＮxＯyは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
酸化物半導体層ＯＳとして、半導体の特性を有する酸化金属を用いることができる。酸化物半導体層ＯＳは透光性を有する。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。
Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよい。例えば、当該酸化物半導体にＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などが酸化物半導体層ＯＳとして用いられてもよい。酸化物半導体層ＯＳはアモルファスであってもよく、結晶性であってもよい。酸化物半導体層ＯＳはアモルファスと結晶の混相であってもよい。
接続電極ＺＴＣＯ、共通電極ＣＴＣＯ１、画素電極ＰＴＣＯ、及び共通電極ＣＴＣＯ２として、透明導電層が用いられる。当該透明導電層として、酸化インジウム及び酸化スズの混合物（ＩＴＯ）及び酸化インジウム及び酸化亜鉛の混合物（ＩＺＯ）を用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。
以上のように、本実施形態に係る表示装置１０によると、トランジスタＴｒ１の酸化物半導体層ＯＳと接続電極ＺＴＣＯとを直接接触させることで両者間の導通を確保することができる。したがって、酸化物半導体層ＯＳと接続電極ＺＴＣＯとの間に金属層を設ける必要がない。よって、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）において遮光されないため、開口率の低下を抑制することができる。また、表示領域に露出される層は、透光性を有し、シリコン層のような透過光のムラが生じにくい酸化物半導体層ＯＳなので、表示ムラの発生を抑制することができる。
また、表示装置の画素サイズ縮小化に伴い、画素電極は信号線による容量カップリングの影響を受けやすくなる。縮小化された画素を高速に駆動しようとすると、信号線の電位によって画素電極の電位が変化するクロストークの影響が顕在化するおそれがある。
本発明の一実施形態に係る表示装置１０では、Ｄ２方向に延びる配線Ｗ１－１、配線Ｗ１－２と交差するように、共通電極ＣＴＣＯ１が設けられている。共通電極ＣＴＣＯ１は、複数の画素を横切るようにＤ１方向に沿って設けられている。これにより、配線Ｗ１－１、１－２と画素電極との間を、共通電極ＣＴＣＯ１によって、遮蔽することができる。よって、配線Ｗ１－１、１－２と画素電極との間の容量カップリングを低減することができる。また、画素の表示領域おいて、画素電極ＰＴＣＯと絶縁層ＩＬ６と共通電極ＣＴＣＯ２とによる保持容量に、画素電極ＰＴＣＯと絶縁層ＩＬ５と共通電極ＣＴＣＯ１とによる保持容量を加えることができる。これにより、保持容量を大きくすることができるため、容量カップリングによる電位の影響を小さくすることができる。このように、表示装置１０では、縮小化された画素において、容量カップリングによる電位の影響を低減することができるため、クロストークを低減することができる。
［２.第２実施形態］
図１７～図１９を用いて、本発明の一実施形態に係る表示装置１０Ａの構成について説明する。図１７は、本発明の一実施形態に係る表示装置１０Ａを示す断面図である。図１８は、表示装置１０Ａの画素の平面レイアウトである。図１８では、共通補助電極ＣＭＴＬ、共通電極ＣＴＣＯ２、及びスペーサＳＰは省略されている。図１９は、共通電極ＣＴＣＯ１－１～ＣＴＣＯ１－４の平面レイアウトである。図１７～図１９に示す表示装置１０Ａは、図１に示す表示装置１０と類似しているが、開口ＰＣＯＮにおける電極の構成が相違する。なお、表示装置１０と同じ構成の要素については、同じ符号を付してその説明を省略する。
図１７に示すように、開口ＰＣＯＮの内部に、共通電極ＣＴＣＯ１－２（第５透明導電層ともいう）が設けられていてもよい。共通電極ＣＴＣＯ１―２は、接続電極ＺＴＣＯと画素電極ＰＣＴＯとの間に設けられている。共通電極ＣＴＣＯ１－２は、共通電極ＣＴＣＯ１－１と同じ透明導電膜から形成される。共通電極ＣＴＣＯ１－２は、開口ＰＣＯＮにおいて、絶縁層ＩＬ４に接して設けられている。共通電極ＣＴＣＯ１－２は、開口ＰＣＯＮを介して、接続電極ＺＴＣＯと接続される。共通電極ＣＴＣＯ１－２と接続電極ＺＴＣＯとが接する領域を、第４コンタクト領域ＣＯＮ４という。第４コンタクト領域ＣＯＮ４は、開口ＰＣＯＮに設けられる。第４コンタクト領域ＣＯＮ４は、ゲート電極ＧＬ１と重なる領域に設けられる。図１８及び図１９に示すように、共通電極ＣＴＣＯ１－１、ＣＴＣＯ１－３、ＣＴＣＯ１－４は、Ｄ１方向に沿って、配線Ｗ１－１、配線Ｗ１－２と重なるように設けられている。共通電極ＣＴＣＯ１－２は、共通電極ＣＴＣＯ１－１と離間して設けられている。
共通電極ＣＴＣＯ１－１、ＣＴＣＯ１－２の上に、絶縁層ＩＬ５が設けられている。また、絶縁層ＩＬ５の上に画素電極ＰＴＣＯが設けられている。画素電極ＰＴＣＯは、絶縁層ＩＬ５に設けられた開口ＡＣＯＮを介して共通電極ＣＴＣＯ１－２と接続されている。つまり、開口ＡＣＯＮにおいて、画素電極ＰＴＣＯと共通電極ＣＴＣＯ１－２とが接する領域を、第５コンタクト領域ＣＯＮ５という。第５コンタクト領域ＣＯＮ５は、開口ＡＣＯＮに設けられる。上記のように、画素電極ＰＴＣＯを共通電極ＣＴＣＯ２の上方に設けてもよい。開口ＡＣＯＮの一部は、開口ＰＣＯＮと重なるように設けられている。つまり、第５コンタクト領域ＣＯＮ５は、第４コンタクト領域ＣＯＮ４と少なくとも一部が重なる。
本実施形態に係る表示装置１０Ａによると、第１実施形態に係る表示装置１０と同様の効果を得ることができる。また、表示装置１０Ａでは、絶縁層ＩＬ４に設けられた開口ＰＣＯＮ内部に、共通電極ＣＴＣＯ１－２が設けられている。開口ＰＣＯＮ内部に設けられた共通電極ＣＴＣＯ１－２は、外部から侵入する水素をブロッキングする役目を果たす。これにより、酸化物半導体層ＯＳに、水素が侵入することを抑制することができる。そのため、酸化物半導体層ＯＳに水素が侵入することによってトランジスタＴｒ１の特性が変動することを抑制することができる。
［３.第３実施形態］
図２０～図２１を用いて、本発明の一実施形態に係る表示装置１０Ｂの構成について説明する。図２０は、本発明の一実施形態に係る表示装置を示す断面図である。図２１は、表示装置１０Ｂの画素の平面レイアウトである。図２１では、共通補助電極ＣＭＴＬ、共通電極ＣＴＣＯ２、及びスペーサＳＰは省略されている。図２０～図２１に示す表示装置１０Ｂは、図１７に示す表示装置１０と類似しているが、開口ＰＣＯＮにおける電極の構成が相違する。なお、表示装置１０と同じ構成の要素については、同じ符号を付してその説明を省略する。
図２０～図２１に示すように、開口ＰＣＯＮの内部に共通電極ＣＴＣＯ１－２が設けられている。共通電極ＣＴＣＯ１－１、ＣＴＣＯ１－２の上に、絶縁層ＩＬ５が設けられている。絶縁層ＩＬ５は、開口ＡＣＯＮを有している。画素電極ＰＴＣＯは、開口ＡＣＯＮを介して共通電極ＣＴＣＯ１－２と接続されている。開口ＡＣＯＮは、開口ＰＣＯＮの内部で重なるように設けられている。したがって、接続電極ＺＴＣＯと共通電極ＣＴＣＯ１－２と重なる第４コンタクト領域と、共通電極ＣＴＣＯ１－２と画素電極ＰＣＴＯと重なる第５コンタクト領域とは重なっている。表示装置１０と比較して、表示領域内における第４コンタクト領域及び第５コンタクト領域と共通電極ＣＴＣＯ１－１とをより離間して配置することができる。これにより、Ｄ１方向に延びる共通電極ＣＴＣＯ１－１、ＣＴＣＯ１－３、ＣＴＣＯ１－４の面積をより大きくすることができる。共通電極ＣＴＣＯ１－１、ＣＴＣＯ１－３、ＣＴＣＯ１－４の面積を大きくすることで、共通電極ＣＴＣＯ１－１、ＣＴＣＯ１－３、ＣＴＣＯ１－４のシールド性をより高めることができる。
本実施形態に係る表示装置１０Ｂによると、第１実施形態に係る表示装置１０と同様の効果を得ることができる。
［４.第４実施形態］
図２２を用いて、本発明の一実施形態に係る表示装置１０Ｃの構成について説明する。図２２は、表示装置１０Ｃの画素の平面レイアウトである。図２２では、共通補助電極ＣＭＴＬ、共通電極ＣＴＣＯ２、及びスペーサＳＰは省略されている。図２２に示す表示装置１０Ｃは、図１７に示す表示装置１０Ｂと類似しているが、共通電極ＣＴＣＯ１－１の形状が相違する。図１７では、共通電極ＣＴＣＯ２なお、表示装置１０と同じ構成の要素については、同じ符号を付してその説明を省略する。
図２２に示すように、共通電極ＣＴＣＯ１は、Ｄ１方向に延びる第１領域と、Ｄ２方向に延びる第２領域を有する。第１領域は、配線Ｗ１及び配線Ｗ２と重なり、Ｄ１方向に延びる領域である。また、第２領域は、配線Ｗ１及び配線Ｗ２に沿って延びる領域である。第２領域は、配線Ｗ１と重なるように設けられている。また、第２領域においてＤ１方向における幅は、配線Ｗ１の幅よりも小さくなるように設けられているが、配線Ｗ１の幅よりも大きくなるように設けられていてもよい。
本実施形態に係る表示装置１０Ｃによると、第１実施形態に係る表示装置１０と同様の効果を得ることができる。さらに、共通電極ＣＴＣＯ１において第２領域を設けることにより、共通電極ＣＴＣＯ１全体の抵抗を低減することができる。また、共通電極ＣＴＣＯ１に第２領域を設けることにより、画素電極ＰＴＣＯが、配線Ｗ１及び配線Ｗ２からうける電位の影響を小さくすることができる。
［５．第５実施形態］
図２３を用いて、本発明の一実施形態に係る表示装置１０Ｄの構成について説明する。図２３は、本発明の一実施形態に係る表示装置の概要を示す断面図である。図２３に示す表示装置１０Ｄは、図１に示す表示装置１０と類似しているが、画素電極ＰＴＣＯと共通電極ＣＴＣＯ２との位置関係が相違する。
図２３に示すように、共通補助電極ＣＭＴＬ及び共通電極ＣＴＣＯ２の上に絶縁層ＩＬ６が設けられている。絶縁層ＩＬ６の上に画素電極ＰＴＣＯが設けられている。画素電極ＰＴＣＯは、絶縁層ＩＬ４、ＩＬ６に設けられた開口ＰＣＯＮを介して接続電極ＺＴＣＯに接続されている。上記のように、画素電極ＰＴＣＯを共通電極ＣＴＣＯ２の上方に設けてもよい。
本実施形態に係る表示装置１０Ｄによると、第１実施形態に係る表示装置１０と同様の効果を得ることができる。
［６．第６実施形態］
図２４～図２６を用いて、上記の第１実施形態及び第２実施形態で説明した表示装置の全体構成について説明する。
［６－１．表示装置２０Ｂの概要］
図２４は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図２４に示すように、表示装置２０Ｂは、アレイ基板３００Ｂ、シール部４００Ｂ、対向基板５００Ｂ、フレキシブルプリント回路基板６００Ｂ（ＦＰＣ６００Ｂ）、およびＩＣチップ７００Ｂを有する。アレイ基板３００Ｂおよび対向基板５００Ｂはシール部４００Ｂによって貼り合わせられている。シール部４００Ｂに囲まれた液晶領域２２Ｂには、複数の画素回路３１０Ｂがマトリクス状に配置されている。液晶領域２２Ｂは、後述する液晶素子４１０Ｂと平面視で重なる領域である。
シール部４００Ｂが設けられたシール領域２４Ｂは、液晶領域２２Ｂの周囲の領域である。ＦＰＣ６００Ｂは端子領域２６Ｂに設けられている。端子領域２６Ｂはアレイ基板３００Ｂが対向基板５００Ｂから露出された領域であり、シール領域２４Ｂの外側に設けられている。なお、シール領域２４Ｂの外側とは、シール部４００Ｂが設けられた領域及びシール部４００Ｂによって囲まれた領域の外側を意味する。ＩＣチップ７００ＢはＦＰＣ６００Ｂ上に設けられている。ＩＣチップ７００Ｂは各画素回路３１０Ｂを駆動させるための信号を供給する。
［６－２．表示装置２０Ｂの回路構成］
図２５は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図２５に示すように、画素回路３１０Ｂが配置された液晶領域２２Ｂに対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３２０Ｂが設けられており、液晶領域２２Ｂに対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３３０Ｂが設けられている。ソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂは、上記のシール領域２４Ｂに設けられている。ただし、ソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂが設けられる領域はシール領域２４Ｂに限定されず、画素回路３１０Ｂが設けられた領域の外側であれば、どの領域でもよい。
ソースドライバ回路３２０Ｂからソース配線３２１ＢがＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３１０Ｂに接続されている。ゲートドライバ回路３３０Ｂからゲート配線３３１ＢがＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３１０Ｂに接続されている。
端子領域２６Ｂには端子部３３３Ｂが設けられている。端子部３３３Ｂとソースドライバ回路３２０Ｂとは接続配線３４１Ｂで接続されている。同様に、端子部３３３Ｂとゲートドライバ回路３３０Ｂとは接続配線３４１Ｂで接続されている。ＦＰＣ６００Ｂが端子部３３３Ｂに接続されることで、ＦＰＣ６００Ｂが接続された外部機器と表示装置２０Ｂとが接続され、外部機器からの信号によって表示装置２０Ｂに設けられた各画素回路３１０Ｂが駆動する。
第１実施形態及び第２実施形態に示すトランジスタＴｒ１は、画素回路３１０Ｂに用いられる。第１実施形態及び第２実施形態に示すトランジスタＴｒ２は、ソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂに含まれるトランジスタに適用される。
［表示装置２０Ｂの画素回路３１０Ｂ］
図２６は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２６に示すように、画素回路３１０Ｂはトランジスタ８００Ｂ、保持容量８９０Ｂ、及び液晶素子４１０Ｂなどの素子を含む。トランジスタ８００Ｂは第１ゲート電極８１０Ｂ、第１ソース電極８３０Ｂ、及び第１ドレイン電極８４０Ｂを有する。第１ゲート電極８１０Ｂはゲート配線３３１Ｂに接続されている。第１ソース電極８３０Ｂはソース配線３２１Ｂに接続されている。第１ドレイン電極８４０Ｂは保持容量８９０Ｂ及び液晶素子４１０Ｂに接続されている。第１実施形態及び第２実施形態に示すトランジスタＴｒ１は、図２６に示すトランジスタ８００Ｂに適用される。なお、本実施形態では、説明の便宜上、８３０Ｂをソース電極といい、８４０Ｂをドレイン電極というが、それぞれの電極のソースとしての機能とドレインとしての機能とが入れ替わってもよい。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：表示装置、 ２０Ｂ：表示装置、 ２２Ｂ：液晶領域、 ２４Ｂ：シール領域、 ２６Ｂ：端子領域、 ３００Ｂ：アレイ基板、 ３１０Ｂ：画素回路、 ３２０Ｂ：ソースドライバ回路、 ３２１Ｂ：ソース配線、 ３３０Ｂ：ゲートドライバ回路、 ３３１Ｂ：ゲート配線、 ３３３Ｂ：端子部、 ３４１Ｂ：接続配線、 ４００Ｂ：シール部、 ４１０Ｂ：液晶素子、 ５００Ｂ：対向基板、 ６００Ｂ：フレキシブルプリント回路基板、 ７００Ｂ：チップ、 ８００Ｂ：トランジスタ、 ８１０Ｂ：第１ゲート電極、 ８３０Ｂ：第１ソース電極、 ８４０Ｂ：第１ドレイン電極、 ８９０Ｂ：保持容量、 ＣＭＴＬ：共通補助電極、 ＣＯＮ１：第１コンタクト領域、 ＣＯＮ２：第２コンタクト領域、 ＣＯＮ３：第３コンタクト領域、 ＣＯＮ４：第４コンタクト領域、 ＣＯＮ５：第５コンタクト領域、 ＣＴＣＯ１、ＣＴＣＯ２：共通電極、 ＧＩ１、ＧＩ２：ゲート絶縁層、 ＧＬ１、ＧＬ２：ゲート電極、 ＩＬ１～ＩＬ５：絶縁層、 ＬＳ：遮光層、 ＯＰ：開口、 ＯＳ：酸化物半導体層、 ＰＣＯＮ、ＷＣＯＮ、ＺＣＯＮ：開口、 ＰＪＴ：突出部、 ＰＴＣＯ：画素電極、 Ｓ：半導体層、 ＳＬ：スリット、 ＳＰ：スペーサ、 ＳＵＢ：基板、 Ｔｒ１、Ｔｒ２：トランジスタ、 Ｗ：配線、 ＺＴＣＯ：接続電極

Claims (12)

  1. 酸化物半導体層、前記酸化物半導体層に対向するゲート配線、及び前記酸化物半導体層と前記ゲート配線との間のゲート絶縁層を備えた第１トランジスタと、
    前記第１トランジスタ上の少なくとも１層の第１絶縁層上に設けられ、前記ゲート配線と重なる領域を含み、前記ゲート配線の外側の第１コンタクト領域で前記酸化物半導体層と接する第１透明導電層と、
    前記第１透明導電層上の少なくとも１層の第２絶縁層上に設けられ、前記ゲート配線と重なる第２コンタクト領域で前記第１透明導電層と接する第２透明導電層と、
    前記第２透明導電層と前記少なくとも１層の第２絶縁層との間に設けられた第３透明導電層と、
    前記第２透明導電層の上に設けられた第４透明導電層と、
    前記第２透明導電層と前記第３透明導電層との間の第３絶縁層と、
    前記第２透明導電層と前記第４透明導電層との間の第４絶縁層と、
    を含み、
    前記第３絶縁層は、前記第２コンタクト領域と重なる開口パターンを含む、
    表示装置。
  2. 前記第３透明導電層は、ストライプ状のパターンを有し、
    前記第４透明導電層は、前記ストライプ状のパターンと少なくとも一部が重なるスリットパターンを含む、請求項１に記載の表示装置。
  3. 前記ゲート配線の外側の第３コンタクト領域で前記酸化物半導体層と接する第１配線をさらに有し、
    前記第３透明導電層の前記ストライプ状のパターンは、第１方向に沿って設けられ、
    前記第１配線は、前記第１方向と交差する第２方向に沿って設けられる、請求項２に記載の表示装置。
  4. 少なくとも前記第２コンタクト領域と重なるスペーサをさらに有する、請求項３に記載の表示装置。
  5. 前記第１透明導電層は、前記第３コンタクト領域とは重ならない、請求項４に記載の表示装置。
  6. 前記第２透明導電層と、前記第２透明導電層との間に、第５透明導電層をさらに有し、
    前記第５透明導電層は、前記第３透明導電層と同じ透明導電膜から形成される、請求項５に記載の表示装置。
  7. 前記第５透明導電層と前記第１透明導電層とは、前記ゲート配線と重なる第４コンタクト領域で接する、請求項６に記載の表示装置。
  8. 前記第３絶縁層に設けられた前記開口パターンにおいて、前記第２透明導電層は、前記第５透明導電層と第５コンタクト領域で接する、請求項７に記載の表示装置。
  9. 前記第５コンタクト領域は、前記第４コンタクト領域の一部と重なる、請求項８に記載の表示装置。
  10. 前記第３絶縁層の膜厚は、前記第４絶縁層の膜厚よりも大きい、請求項１に記載の表示装置。
  11. 前記第３絶縁層の膜厚は、前記第４絶縁層の膜厚と略同一である、請求項１に記載の表示装置。
  12. 前記第３透明導電層は、前記第１方向に沿って延びる第１領域と、前記第１配線に重なり、前記第２方向に沿って伸びる第２領域と、を有する、請求項３に記載の表示装置。
JP2021056081A 2021-03-29 2021-03-29 表示装置 Pending JP2022153051A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2021056081A JP2022153051A (ja) 2021-03-29 2021-03-29 表示装置
CN202210275162.0A CN115148745A (zh) 2021-03-29 2022-03-18 显示装置
US17/704,211 US11561445B2 (en) 2021-03-29 2022-03-25 Display device
US18/068,310 US11829042B2 (en) 2021-03-29 2022-12-19 Display device
US18/490,083 US20240045295A1 (en) 2021-03-29 2023-10-19 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021056081A JP2022153051A (ja) 2021-03-29 2021-03-29 表示装置

Publications (1)

Publication Number Publication Date
JP2022153051A true JP2022153051A (ja) 2022-10-12

Family

ID=83363933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021056081A Pending JP2022153051A (ja) 2021-03-29 2021-03-29 表示装置

Country Status (3)

Country Link
US (3) US11561445B2 (ja)
JP (1) JP2022153051A (ja)
CN (1) CN115148745A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023199160A1 (ja) * 2022-04-14 2023-10-19 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法
WO2023203417A1 (ja) * 2022-04-19 2023-10-26 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2024013602A1 (ja) * 2022-07-13 2024-01-18 株式会社半導体エネルギー研究所 トランジスタ、及び、トランジスタの作製方法
WO2024033742A1 (ja) * 2022-08-10 2024-02-15 株式会社半導体エネルギー研究所 シフトレジスタ

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230034080A1 (en) * 2021-07-27 2023-02-02 Hannstouch Solution Incorporated Light sensing unit of light sensing device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011027664A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101108163B1 (ko) * 2010-01-28 2012-02-06 삼성모바일디스플레이주식회사 액정표시장치
US9064962B2 (en) * 2010-12-09 2015-06-23 Sharp Kabushiki Kaisha Thin film transistor array substrate
US9530801B2 (en) * 2014-01-13 2016-12-27 Apple Inc. Display circuitry with improved transmittance and reduced coupling capacitance
JP6599608B2 (ja) * 2014-10-27 2019-10-30 株式会社ジャパンディスプレイ 液晶表示装置
CN105527767B (zh) * 2016-01-25 2019-05-03 武汉华星光电技术有限公司 一种阵列基板以及液晶显示器
CN112965310B (zh) * 2021-02-26 2023-01-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023199160A1 (ja) * 2022-04-14 2023-10-19 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法
WO2023203417A1 (ja) * 2022-04-19 2023-10-26 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2024013602A1 (ja) * 2022-07-13 2024-01-18 株式会社半導体エネルギー研究所 トランジスタ、及び、トランジスタの作製方法
WO2024033742A1 (ja) * 2022-08-10 2024-02-15 株式会社半導体エネルギー研究所 シフトレジスタ

Also Published As

Publication number Publication date
US11561445B2 (en) 2023-01-24
US11829042B2 (en) 2023-11-28
US20220308379A1 (en) 2022-09-29
CN115148745A (zh) 2022-10-04
US20230123073A1 (en) 2023-04-20
US20240045295A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
JP2022153051A (ja) 表示装置
US11733577B2 (en) Display device and array substrate of display device
US20230275098A1 (en) Display device
US11774820B2 (en) Display device
US11664385B2 (en) Display device
US20220404655A1 (en) Display device
US12001108B2 (en) Display device and array substrate of display device
US20220328532A1 (en) Display device
US20240088164A1 (en) Display device
JP2022161827A (ja) 表示装置
JP2022153275A (ja) 表示装置および表示装置のアレイ基板
US20240145484A1 (en) Display device
US20230389370A1 (en) Display device and method for manufacturing display device
US11714323B2 (en) Display device
JP2022161825A (ja) 表示装置
KR20190027025A (ko) 표시 장치 및 표시 장치의 제조 방법
US20210280614A1 (en) Semiconductor device and display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240521