WO2024069340A1 - 半導体装置、及び、半導体装置の作製方法 - Google Patents

半導体装置、及び、半導体装置の作製方法 Download PDF

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transistor
conductive layer
insulating layer
semiconductor
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木村肇
山崎舜平
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株式会社半導体エネルギー研究所
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]

Definitions

  • One aspect of the present invention relates to a semiconductor device, a display device, a display module, and an electronic device.
  • One aspect of the present invention relates to a method for manufacturing a semiconductor device and a method for manufacturing a display device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), electronic devices having them, driving methods thereof, or manufacturing methods thereof.
  • Semiconductor devices having transistors are widely used in display devices and electronic devices, and there is a demand for semiconductor devices that are highly integrated and operate at high speed. For example, when semiconductor devices are used in high-definition display devices, highly integrated semiconductor devices are required. As one method of increasing the integration level of transistors, the development of fine-sized transistors is underway.
  • VR virtual reality
  • AR augmented reality
  • SR substitutional reality
  • MR mixed reality
  • Display devices for XR are desired to have high resolution and high color reproducibility in order to enhance the sense of reality and immersion.
  • Examples of display devices that can be applied to the display device include a liquid crystal display device, an organic EL (Electro Luminescence) device, or a light-emitting device equipped with a light-emitting device (also called a light-emitting element) such as a light-emitting diode (LED).
  • Patent Document 1 discloses a display device for VR that uses an organic EL device (also called an organic EL element).
  • One aspect of the present invention has an object to provide a semiconductor device having a micro-sized transistor and a manufacturing method thereof.
  • one aspect of the present invention has an object to provide a small-sized semiconductor device and a manufacturing method thereof.
  • one aspect of the present invention has an object to provide a semiconductor device having a transistor with high on-state current and a manufacturing method thereof.
  • one aspect of the present invention has an object to provide a high-performance semiconductor device and a manufacturing method thereof.
  • one aspect of the present invention has an object to provide a highly reliable semiconductor device and a manufacturing method thereof.
  • one aspect of the present invention has an object to provide a method for manufacturing a semiconductor device with high productivity.
  • one aspect of the present invention has an object to provide a novel semiconductor device and a manufacturing method thereof.
  • One aspect of the present invention includes a first transistor and a second transistor, the first transistor having a first conductive layer, a second conductive layer, a third conductive layer, a first semiconductor layer, and a first insulating layer, the second conductive layer being provided on the first conductive layer, the first semiconductor layer being in contact with an upper surface of the first conductive layer and the second conductive layer, the first insulating layer being in contact with an upper surface of the first semiconductor layer, the third conductive layer being provided on the first insulating layer so as to have an area overlapping with the first semiconductor layer, and the second transistor having a fourth conductive layer, a fifth conductive layer, a sixth conductive layer, the second semiconductor layer, and the first
  • the semiconductor device has an insulating layer, a fifth conductive layer is provided on the fourth conductive layer, the second semiconductor layer is in contact with the upper surface of the fourth conductive layer and the fifth conductive layer, the first insulating layer is in contact with the upper surface of the second semiconductor layer, the sixth conductive layer is provided on
  • the first semiconductor layer and the second semiconductor layer each contain a metal oxide.
  • the second insulating layer has a third insulating layer and a fourth insulating layer, the third insulating layer is provided in an island shape on the fourth conductive layer, and the fourth insulating layer is provided on the first conductive layer and on the third insulating layer.
  • the second insulating layer has a third insulating layer and a fourth insulating layer, the third insulating layer is provided on the first conductive layer and on the fourth conductive layer, and the fourth insulating layer is provided on the third insulating layer so as to have an opening in the area overlapping with the first conductive layer.
  • the second insulating layer has a third insulating layer and a fourth insulating layer, the third insulating layer is provided in an island shape, the first conductive layer is provided on the third insulating layer, and the fourth insulating layer is provided on the first conductive layer and on the fourth conductive layer.
  • one aspect of the present invention includes forming a first conductive film, processing the first conductive film to form a first conductive layer and a second conductive layer, forming a first insulating film on the first conductive layer and the second conductive layer, processing the first insulating film to form a first insulating layer overlapping with the second conductive layer, forming a second insulating layer on the first conductive layer, the second conductive layer, and the first insulating layer, forming a second conductive film on the second insulating layer, and processing the second conductive film to form a first insulating layer overlapping with the first conductive layer.
  • a third conductive layer overlapping the second conductive layer and a fourth conductive layer overlapping the second conductive layer, a portion of the third conductive layer and a portion of the fourth conductive layer are removed to form a fifth conductive layer having a first opening and a sixth conductive layer having a second opening, respectively;
  • a second insulating layer in a region overlapping the first opening, and a first insulating layer and a second insulating layer in a region overlapping the second opening are removed to form a third opening and a fourth opening, respectively;
  • a metal oxide film is formed covering the fourth opening and in contact with the upper surface of the first conductive layer, the upper surface of the second conductive layer, the upper surface and side surface of the fifth conductive layer, the upper surface and side surface of the sixth conductive layer, the side surface of the first insulating layer, and the side surface of the second insulating layer, and the metal oxide film is processed into an island shape to form a first semiconductor layer in contact with the upper surface of the first conductive layer,
  • Another aspect of the present invention is to form a first conductive film, process the first conductive film to form a first conductive layer and a second conductive layer, form a first insulating layer on the first conductive layer and the second conductive layer, and a first insulating film on the first insulating layer, process the first insulating film to form a second insulating layer having a first opening in a region overlapping with the first conductive layer, form a second conductive film on the first insulating layer and the second insulating layer, and process the second conductive film to form a second insulating layer having a first opening in a region overlapping with the first conductive layer.
  • a third conductive layer having a second opening and a fourth conductive layer overlapping the second conductive layer, a portion of the third conductive layer and a portion of the fourth conductive layer are removed to form a fifth conductive layer having a second opening and a sixth conductive layer having a third opening, respectively;
  • a first insulating layer in a region overlapping the second opening, and a first insulating layer and a second insulating layer in a region overlapping the third opening are removed to form a fourth opening and a fifth opening, respectively;
  • a metal oxide film is formed covering the first opening and the fifth opening and in contact with an upper surface of the first conductive layer, an upper surface of the second conductive layer, an upper surface and side surface of the fifth conductive layer, an upper surface and side surface of the sixth conductive layer, a side surface of the first insulating layer, and a side surface of the second insulating layer; and the metal oxide film is processed into an island shape to form a first semiconductor layer in contact with the upper surface of the first
  • Another aspect of the present invention is to form a first insulating film, process the first insulating film to form a first insulating layer, form a first conductive film on the first insulating layer, process the first conductive film to form a first conductive layer on the first insulating layer and a second conductive layer on a region different from the first insulating layer, form a second insulating film on the first insulating layer, the first conductive layer, and the second conductive layer, and process the second insulating film to form a second insulating layer having a flat or approximately flat surface.
  • a second conductive film is formed on the second insulating layer, the second conductive film is processed to form a third conductive layer overlapping with the first conductive layer and a fourth conductive layer overlapping with the second conductive layer, parts of the third conductive layer and the fourth conductive layer are removed to form a fifth conductive layer having a first opening and a sixth conductive layer having a second opening, respectively; the second insulating layer in a region overlapping with the first opening and the second insulating layer in a region overlapping with the second opening are removed to form a third opening and a sixth conductive layer, respectively.
  • a fourth opening forming a metal oxide film covering the first opening, the second opening, the third opening, and the fourth opening and in contact with the upper surface of the first conductive layer, the upper surface of the second conductive layer, the upper surface and side surface of the fifth conductive layer, the upper surface and side surface of the sixth conductive layer, and the side surface of the second insulating layer, and processing the metal oxide film into an island shape to form a first semiconductor layer in contact with the upper surface of the first conductive layer, the side surface of the second insulating layer, and the upper surface and side surface of the fifth conductive layer, and the upper surface of the second conductive layer and the side surface of the second insulating layer.
  • a method for manufacturing a semiconductor device includes forming a second semiconductor layer in contact with the side surface and the top surface and side surface of the sixth conductive layer, forming a third insulating layer on the first semiconductor layer, the second semiconductor layer, the fifth conductive layer, the sixth conductive layer, and the second insulating layer, forming a third conductive film on the third insulating layer, and processing the third conductive film to form a seventh conductive layer overlapping the first conductive layer and the first semiconductor layer, and an eighth conductive layer overlapping the second conductive layer and the second semiconductor layer.
  • a semiconductor device having a micro-sized transistor and a manufacturing method thereof can be provided.
  • a small-sized semiconductor device and a manufacturing method thereof can be provided.
  • a semiconductor device having a transistor with a large on-state current and a manufacturing method thereof can be provided.
  • a high-performance semiconductor device and a manufacturing method thereof can be provided.
  • a highly reliable semiconductor device and a manufacturing method thereof can be provided.
  • a manufacturing method of a semiconductor device with high productivity can be provided.
  • a novel semiconductor device and a manufacturing method thereof can be provided.
  • FIG. 1A and 1B are cross-sectional views showing an example of a semiconductor device.
  • Fig. 2A is a block diagram showing an example of the configuration of a display device
  • Fig. 2B is a plan view showing an example of the configuration of a pixel
  • Figs. 2C and 2D are circuit diagrams showing an example of the configuration of a pixel.
  • Fig. 3A is a block diagram showing an example of the configuration of a display device
  • Fig. 3B is a circuit diagram showing an example of the configuration of a pixel.
  • 4A to 4C are circuit diagrams showing examples of pixel configurations.
  • Fig. 5A is a block diagram showing an example of the configuration of a memory device
  • 5B to 5E are circuit diagrams showing examples of the configuration of a memory cell.
  • 6A and 6B are a plan view and a cross-sectional view illustrating an example of a semiconductor device.
  • 7A and 7B are plan and cross-sectional views illustrating an example of a transistor.
  • 8A and 8B are a plan view and a cross-sectional view illustrating an example of a semiconductor device.
  • 9A and 9B are a plan view and a cross-sectional view illustrating an example of a semiconductor device.
  • 10A is a plan view illustrating an example of a semiconductor device
  • FIG.10B is a cross-sectional view illustrating an example of the semiconductor device.
  • FIG. 11A is a plan view illustrating an example of a semiconductor device
  • FIG.11B is a cross-sectional view illustrating an example of a semiconductor device
  • FIG. 12 is a cross-sectional view showing an example of a semiconductor device
  • FIG. 13 is a cross-sectional view showing an example of a semiconductor device
  • FIG. 14 is a cross-sectional view showing an example of a semiconductor device
  • FIG. 15 is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 16 is a cross-sectional view showing an example of a semiconductor device.
  • 17A and 17B are plan and cross-sectional views illustrating an example of a semiconductor device.
  • 18A is a plan view illustrating an example of a semiconductor device
  • FIG 18B is a cross-sectional view illustrating the example of the semiconductor device
  • 19A and 19B are a plan view and a cross-sectional view illustrating an example of a semiconductor device.
  • 20A is a plan view illustrating an example of a semiconductor device
  • FIG 20B is a cross-sectional view illustrating the example of the semiconductor device.
  • 21A is a plan view illustrating an example of a semiconductor device
  • FIG 21B is a cross-sectional view illustrating the example of the semiconductor device.
  • 22A is a plan view illustrating an example of a semiconductor device
  • FIG 22B is a cross-sectional view illustrating an example of the semiconductor device.
  • FIG 23A is a plan view illustrating an example of a semiconductor device
  • FIG 23B is a cross-sectional view illustrating the example of the semiconductor device.
  • Fig. 24A is a plan view illustrating an example of a transistor
  • Fig. 24B is a cross-sectional view illustrating an example of a transistor
  • Fig. 24C is a circuit diagram illustrating the transistor.
  • 25A is a plan view illustrating an example of a semiconductor device
  • FIG 25B is a cross-sectional view illustrating an example of the semiconductor device.
  • 26A and 26B are plan and cross-sectional views illustrating an example of a semiconductor device.
  • 27A and 27B are plan and cross-sectional views illustrating an example of a semiconductor device.
  • 28A and 28B are plan and cross-sectional views illustrating an example of a semiconductor device.
  • 29A and 29B are cross-sectional views illustrating an example of a transistor
  • FIG 29C is a circuit diagram illustrating a transistor.
  • 30A and 30B are cross-sectional views illustrating an example of a transistor
  • FIG 30C is a circuit diagram illustrating a transistor.
  • 31A and 31B are cross-sectional views illustrating an example of a transistor
  • FIG 31C is a circuit diagram illustrating a transistor.
  • 32A is a plan view illustrating an example of a semiconductor device
  • FIG 32B is a cross-sectional view illustrating an example of the semiconductor device.
  • 33A and 33B are plan and cross-sectional views illustrating an example of a semiconductor device.
  • FIG. 35A is a circuit diagram showing a configuration example including a pixel circuit
  • Fig. 35B is a plan view showing a configuration example including a pixel circuit
  • Fig. 35C and Fig. 35D are cross-sectional views showing a configuration example including a pixel circuit
  • 36A and 36B are plan and cross-sectional views showing an example configuration including a pixel circuit.
  • FIG. 37 is a plan view showing a configuration example including a pixel circuit.
  • 38A is a plan view showing a configuration example of a display device
  • FIG 38B is a cross-sectional view showing the configuration example of a display device.
  • FIG 39A is a plan view showing a configuration example of a display device
  • FIG 39B is a cross-sectional view showing the configuration example of a display device.
  • 40A to 40C are plan views showing configuration examples of a display device.
  • 41A to 41C are plan views showing configuration examples of a display device.
  • 42A and 42B are plan views showing a configuration example of a display device.
  • 43A to 43C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 44A to 44C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 45A to 45C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 46A to 46C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 47A to 47C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 48A to 48C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 49A to 49C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 50A to 50C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 51A to 51D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 52A to 52C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 53A to 53C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 54A to 54C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 55 is a perspective view showing a configuration example of a display device.
  • FIG. 56 is a cross-sectional view showing an example of the configuration of a display device.
  • FIG. 57 is a cross-sectional view showing an example of the configuration of a display device.
  • FIG. 58 is a cross-sectional view showing an example of the configuration of a display device.
  • FIG. 59 is a cross-sectional view showing an example of the configuration of a display device.
  • FIG. 60 is a cross-sectional view showing a configuration example of a display device.
  • 61A to 61D are diagrams showing an example of an electronic device.
  • 62A to 62F are diagrams showing an example of an electronic device.
  • 63A to 63G are diagrams
  • film and “layer” can be interchanged depending on the circumstances.
  • conductive layer can be changed to the term “conductive film.”
  • insulating film can be changed to the term “insulating layer.”
  • the light-emitting device has an EL layer between a pair of electrodes.
  • the EL layer has at least a light-emitting layer.
  • the layers (also called functional layers) that the EL layer has include a light-emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier block layer (a hole block layer and an electron block layer).
  • an island-like light-emitting layer refers to a state in which the light-emitting layer is physically separated from the adjacent light-emitting layer.
  • a tapered shape refers to a shape in which at least a portion of the side of a structure is inclined with respect to the substrate surface or the surface to be formed.
  • it refers to a shape having an area in which the angle (also called the taper angle) between the inclined side and the substrate surface or the surface to be formed is less than 90 degrees.
  • the side of the structure, the substrate surface, and the surface to be formed do not necessarily need to be completely flat, and may be approximately planar with a slight curvature, or approximately planar with fine irregularities.
  • step discontinuity refers to the phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (e.g., a step, etc.).
  • top surface shapes shape in plan view, also called contour shape
  • contour shape contour in plan view
  • the top surface shape of a certain component refers to the contour shape of the component when viewed from a plan view.
  • a plan view refers to a view from the normal direction of the surface on which the component is formed, or the surface of the support (e.g., substrate) on which the component is formed.
  • approximately the same height refers to a configuration in which the heights from a reference surface (e.g., a flat surface such as the surface of a substrate) are approximately the same when viewed in cross section.
  • a reference surface e.g., a flat surface such as the surface of a substrate
  • a semiconductor device has at least two or more transistors.
  • the transistors have a structure in which a source electrode and a drain electrode are located at different heights with respect to a substrate surface, and a drain current flows in the height direction (vertical direction).
  • the thickness of an insulating layer located between the source electrode and the drain electrode of the transistor is different for each transistor included in the semiconductor device. That is, the semiconductor device according to one embodiment of the present invention has two or more transistors with different distances between the source electrode and the drain electrode (i.e., channel lengths).
  • FIGS. 1A and 1B are cross-sectional views illustrating the general concept of a semiconductor device according to one embodiment of the present invention.
  • the semiconductor device of one embodiment of the present invention has two transistors, a transistor M1 and a transistor M2. Note that although only two transistors are shown in FIG. 1A and FIG. 1B, this is not the only possible embodiment.
  • the semiconductor device of one embodiment of the present invention may have three or more transistors.
  • Transistor M1 and transistor M2 are each provided on a substrate 102.
  • Transistor M1 has a conductive layer 112a on the substrate 102, a conductive layer 112b on the conductive layer 112a, a semiconductor layer 108 having an area in contact with the upper surfaces of the conductive layer 112a and the conductive layer 112b, an insulating layer 106 on the semiconductor layer 108, and a conductive layer 104 on the insulating layer 106.
  • the conductive layer 112a functions as one of the source electrode and the drain electrode.
  • the conductive layer 112b functions as the other of the source electrode and the drain electrode.
  • the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 104 functions as a gate electrode.
  • a region between the conductive layer 112a and the conductive layer 112b that overlaps with the conductive layer 104 via the insulating layer 106 functions as a channel formation region.
  • Transistor M2 has a conductive layer 202a on the substrate 102 (on a region different from conductive layer 112a), a conductive layer 202b on conductive layer 202a, a semiconductor layer 208 having a region in contact with the upper surfaces of conductive layer 202a and conductive layer 202b, an insulating layer 106 on the semiconductor layer 208, and a conductive layer 204 on the insulating layer 106.
  • the conductive layer 202a functions as one of the source electrode and the drain electrode.
  • the conductive layer 202b functions as the other of the source electrode and the drain electrode.
  • the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 204 functions as a gate electrode.
  • a region between the conductive layer 202a and the conductive layer 202b that overlaps with the conductive layer 204 via the insulating layer 106 functions as a channel formation region.
  • An insulating layer 110 is provided between the source electrode and drain electrode of transistor M1, and between the source electrode and drain electrode of transistor M2.
  • the conductive layer 112a and the conductive layer 202a are provided in contact with the upper surface of the substrate 102, and the heights of the formation surfaces of the conductive layer 112a and the conductive layer 202a are roughly the same. However, the heights of the formation surfaces of the conductive layer 112b and the conductive layer 202b with respect to the upper surface of the substrate 102 are different.
  • the heights of the formation surfaces of conductive layer 112b and conductive layer 202b are roughly the same.
  • conductive layer 202a is provided in contact with the upper surface of substrate 102
  • conductive layer 112a is provided so as to be embedded inside insulating layer 110, and the heights of the formation surfaces of conductive layer 112a and conductive layer 202a are different.
  • the thickness of the insulating layer 110 between the conductive layer 112a and the conductive layer 112b is different from the thickness of the insulating layer 110 between the conductive layer 202a and the conductive layer 202b.
  • the thickness of the insulating layer between the source electrode and the drain electrode corresponds to the channel length. Therefore, in the semiconductor device of one embodiment of the present invention, the channel length of the transistor M1 is different from the channel length of the transistor M2.
  • the longer the channel length of a transistor the higher the saturation characteristics of the current that flows when the transistor is operating in the saturation region (i.e., the magnitude of the drain current changes very little with increasing drain voltage).
  • a transistor M1 with a short channel length and a transistor M2 with a long channel length can be formed on the same substrate by sharing some of the processes. Therefore, for example, by applying transistor M1 to a transistor that requires a large on-current and transistor M2 to a transistor that requires high saturation characteristics, a high-performance semiconductor device that makes use of the characteristics of each transistor can be realized.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, a display device.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, a memory device.
  • specific configuration examples of a display device and a memory device to which the semiconductor device of one embodiment of the present invention can be applied are described.
  • Example of the configuration of the display device> 2A is a block diagram showing a configuration example of a display device 30 which is a display device according to one embodiment of the present invention.
  • the display device 30 includes a display portion 20, a scanning line driver circuit 11, a signal line driver circuit 13, and a power supply circuit 15.
  • the display portion 20 includes a plurality of pixels 21 arranged in a matrix.
  • the scanning line driving circuit 11 is electrically connected to the pixels 21 via wiring 41. Specifically, the pixels 21 in the same row are electrically connected to the scanning line driving circuit 11 by the same wiring 41.
  • the signal line driving circuit 13 is electrically connected to the pixels 21 via wiring 43. Specifically, the pixels 21 in the same column are electrically connected to the signal line driving circuit 13 by the same wiring 43.
  • the power supply circuit 15 is electrically connected to the pixels 21 via wiring 45.
  • the pixels 21 in the same row can be electrically connected to the power supply circuit 15 via the same wiring 45.
  • the pixel 21 has a display element (also called a display device), and the display element can display an image on the display section 20. Specifically, the brightness of the light emitted from the pixel 21 can be controlled by the display element, thereby displaying an image on the display section 20.
  • a display element also called a display device
  • the display element can display an image on the display section 20.
  • the brightness of the light emitted from the pixel 21 can be controlled by the display element, thereby displaying an image on the display section 20.
  • a light-emitting element can be used as the display element, and specifically, an organic EL element can be used.
  • a liquid crystal element also called a liquid crystal device
  • the display element can also be used as the display element.
  • the scanning line driving circuit 11 has a function of selecting the pixel 21 to which image data is written. Specifically, the scanning line driving circuit 11 can select the pixel 21 to which image data is written by outputting a signal to the wiring 41. Here, the scanning line driving circuit 11 outputs the signal to the wiring 41 in the first row, and then outputs the signal to the wiring 41 in the second row, and so on up to the wiring 41 in the final row, thereby writing image data to the pixel 21. Therefore, the signal that the scanning line driving circuit 11 outputs to the wiring 41 is a scanning signal, and the wiring 41 can be called a scanning line.
  • the scanning line driving circuit may be called a gate driver.
  • the wiring 41 may be called a gate line.
  • the signal line driver circuit 13 has a function of generating image data.
  • the image data is supplied to the pixels 21 via the wiring 43.
  • the scanning line driver circuit 11 can write image data to all the pixels 21 included in the row selected.
  • the image data can be expressed as a signal. Therefore, the wiring 43 can be called a signal line.
  • the signal line driver circuit may be called a source driver.
  • the wiring 43 may be called a source line.
  • the power supply circuit 15 has a function of generating a power supply potential and supplying it to the wiring 45.
  • the power supply circuit 15 has a function of generating, for example, a high power supply potential (hereinafter also simply referred to as "high potential” or “VDD”) and supplying it to the wiring 45.
  • the power supply circuit 15 may also have a function of generating a low power supply potential (hereinafter also simply referred to as "low potential” or "VSS").
  • the power supply circuit 15 can output a pulsed signal by sequentially switching between a high power supply potential and a low power supply potential. Alternatively, the power supply circuit 15 can output a pulsed signal by scanning one row at a time.
  • the wiring 45 can be called a power supply line. Furthermore, a current flows from the wiring 45 to a light-emitting element (for example, a light-emitting element 60 described later) through a transistor 52 shown in FIG. 2C or the like. Therefore, the wiring 45 may be called a current supply line. Furthermore, since a pulsed signal may be supplied to the wiring 45, it may be called a pulse line. By supplying a pulsed potential to the wiring 45, it is possible to correct the variations in threshold voltage and mobility of the transistor 52 shown in FIG. 2C, etc.
  • a constant potential signal, a pulse signal, etc. are applied to wiring 41, wiring 43, and wiring 45.
  • FIG. 2B is a plan view showing an example of the configuration of pixel 21.
  • Pixel 21 has a plurality of subpixels 23.
  • FIG. 2B shows an example in which pixel 21 has subpixels 23R, 23G, and 23B.
  • the top surface shape of the subpixels shown in FIG. 2B corresponds to the top surface shape of the light-emitting region of the light-emitting element.
  • FIG. 2B shows the aperture ratios or the sizes of the light-emitting regions of subpixels 23R, 23G, and 23B as being equal or approximately equal, but one aspect of the present invention is not limited to this.
  • the aperture ratios of subpixels 23R, 23G, and 23B can be determined appropriately.
  • the aperture ratios of subpixels 23R, 23G, and 23B may be different from each other, or two or more may be equal or approximately equal.
  • subpixel 23 when describing matters common to subpixel 23R, subpixel 23G, and subpixel 23B, the letters that distinguish them may be omitted and they may be referred to as subpixel 23. When describing matters common to other elements that are distinguished by letters, they may also be described using symbols without the letters.
  • a stripe arrangement is applied as the arrangement method of the sub-pixels 23.
  • an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, a Pentile arrangement, or the like may also be applied as the arrangement method of the sub-pixels 23.
  • Subpixels 23R, 23G, and 23B each emit light of a different color.
  • Examples of subpixels 23R, 23G, and 23B include subpixels of three colors, red (R), green (G), and blue (B), and subpixels of three colors, yellow (Y), cyan (C), and magenta (M).
  • Four or more subpixels 23 may be provided in pixel 21.
  • pixel 21 may be provided with subpixels of four colors, R, G, B, and white (W).
  • pixel 21 may be provided with subpixels of four colors, R, G, B, and infrared (IR).
  • display device 30 can display a full-color image on display unit 20.
  • FIG. 2C is a circuit diagram showing an example configuration of a subpixel 23.
  • the subpixel 23 shown in FIG. 2C has a pixel circuit 40A and a light-emitting element 60.
  • Pixel circuit 40A has transistor 51, transistor 52, and capacitance 57.
  • pixel circuit 40A is a 2Tr1C type pixel circuit.
  • one of the source and drain of transistor 51 is electrically connected to wiring 43.
  • the other of the source and drain of transistor 51 is electrically connected to the gate of transistor 52.
  • the gate of transistor 52 is electrically connected to one electrode of capacitor 57.
  • the gate of transistor 51 is electrically connected to wiring 41.
  • One of the source or drain of the transistor 52 is electrically connected to the wiring 45.
  • the other of the source or drain of the transistor 52 is electrically connected to the other electrode of the capacitor 57.
  • the other electrode of the capacitor 57 is electrically connected to one electrode of the light-emitting element 60.
  • the other electrode of the light-emitting element 60 is electrically connected to the wiring 47.
  • the one electrode of the light-emitting element 60 is also called a pixel electrode.
  • the wiring 47 can be shared between all the pixels 21, for example. Therefore, the other electrode of the light-emitting element 60 can also be called a common electrode.
  • wiring 41 functions as a scanning line
  • wiring 43 functions as a signal line
  • wiring 45 functions as a power supply line.
  • Wiring 47 also functions as a power supply line, and for example, when a high power supply potential is supplied to wiring 45, a low power supply potential is supplied to wiring 47.
  • Wiring 47 can be electrically connected to, for example, power supply circuit 15.
  • the transistor 51 functions as a switch and controls the conductive or non-conductive state between the wiring 43 and the gate of the transistor 52 based on the potential of the wiring 41. By turning the transistor 51 on, image data is written to the pixel circuit 40A, and by turning the transistor 51 off, the written image data is retained.
  • the transistor 51 is also called a selection transistor.
  • the transistor 52 has a function of controlling the amount of current flowing to the light-emitting element 60, and is also called a driving transistor.
  • the capacitor 57 has a function of holding the gate potential of the transistor 52.
  • the light emission brightness of the light-emitting element 60 is controlled according to the potential corresponding to image data that is supplied to the gate of the transistor 52. Specifically, when a high power supply potential is supplied to the wiring 45 and a low power supply potential is supplied to the wiring 47, the amount of current flowing from the wiring 45 to the wiring 47 is controlled according to the gate potential of the transistor 52, thereby controlling the light emission brightness of the light-emitting element 60.
  • OS transistors that use an oxide semiconductor (OS) in the semiconductor layer (hereinafter, referred to as OS transistors) as the transistors 51 and 52.
  • OS transistors have higher field-effect mobility than, for example, transistors that use amorphous silicon in the semiconductor layer. Therefore, by using OS transistors as the transistors 51 and 52, the display device 30 can be driven at high speed.
  • the leakage current between the source and drain of an OS transistor in an off state (hereinafter also referred to as off-state current) is extremely small. Therefore, by using an OS transistor as the transistor 51, the charge stored in the capacitor 57 can be held for a long period of time. As a result, the image data written to the subpixel 23 can be held for a long period of time, and therefore the frequency of refresh operations (rewriting image data to the subpixel 23) can be reduced. Therefore, the power consumption of the display device 30 can be reduced.
  • the source-drain voltage of the transistor 52 which is a driving transistor.
  • OS transistors have a higher source-drain withstand voltage, and therefore a high voltage can be applied between the source and drain of the OS transistor. Therefore, by using an OS transistor for the transistor 52, it is possible to increase the amount of current flowing through the light-emitting element 60 and increase the light emission luminance of the light-emitting element 60.
  • the OS transistor When the transistor is operated in the saturation region, the OS transistor can reduce the change in source-drain current in response to a change in gate-source voltage compared to a Si transistor. Therefore, by using an OS transistor as transistor 52, the current flowing between the source and drain can be precisely determined by changing the gate-source voltage, and the amount of current flowing to the light-emitting element 60 can be controlled. This allows precise control of the luminance of the light emitted by subpixel 23. This increases the number of gray levels that can be expressed by subpixel 23.
  • an OS transistor can pass a more stable current (saturation current) than a Si transistor, even when the source-drain voltage gradually increases. Therefore, by using an OS transistor as transistor 52, a stable current can be passed to the light-emitting element 60, for example, even when the current-voltage characteristics of the light-emitting element 60 vary. In other words, when an OS transistor is operated in the saturation region, the source-drain current hardly changes even when the source-drain voltage is increased, so that the light emission luminance of the light-emitting element 60 can be stabilized.
  • the light-emitting element 60 for example, an OLED (organic light-emitting diode) or a QLED (quantum-dot light-emitting diode) is preferably used.
  • the light-emitting material possessed by the light-emitting element 60 include a material that emits fluorescence (fluorescent material), a material that emits phosphorescence (phosphorescent material), a material that exhibits thermally activated delayed fluorescence (thermally activated delayed fluorescence (TADF) material), and an inorganic compound (quantum dot material, etc.).
  • an LED such as a micro LED (light-emitting diode) can also be used as the light-emitting element 60.
  • the transistor M1 having a short channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 51.
  • the transistor M2 having a long channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 52.
  • the subpixel 23 shown in FIG. 2D has a pixel circuit 40A_2 and a light-emitting element 60.
  • the pixel circuit 40A_2 has a capacitance 57b in addition to the configuration of the pixel circuit 40A. That is, the pixel circuit 40A_2 is a 2Tr2C type pixel circuit.
  • One electrode of the capacitance 57b is electrically connected to the other of the source or drain of the transistor 52.
  • the other electrode of the capacitance 57b is electrically connected to the wiring 47.
  • the transistor M1 having a short channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 51.
  • the transistor M2 having a long channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 52.
  • FIG. 3A is a block diagram showing an example of the configuration of a display device 30, which is a modified example of the display device 30 shown in FIG. 2A.
  • the display device 30 shown in FIG. 3A differs from the display device 30 shown in FIG. 2A in that it has wiring 41a and wiring 41b as wiring 41, and in that it is provided with a reference potential generating circuit 17.
  • the reference potential generating circuit 17 is electrically connected to the pixels 21 via the wiring 48.
  • all the pixels 21 can be electrically connected to the reference potential generating circuit 17 via the wiring 48.
  • the reference potential generating circuit 17 has a function of generating a reference potential and supplying it to the wiring 48. Since the potential of the wiring 48 becomes the reference potential, the wiring 48 can be called a reference potential line. Note that the electrical characteristics of each pixel may be read out to the reference potential generating circuit 17 outside the pixel via the wiring 48. In other words, the reference potential generating circuit 17 may have a function of sensing the electrical characteristics of each pixel.
  • the reference potential generating circuit 17 may sense the deterioration and variation of elements (transistors or light-emitting elements, etc.) in each pixel by reading the electrical characteristics of each pixel. The deterioration and variation of image quality may be corrected by feeding back the read characteristics to the video signal.
  • FIG. 3B is a circuit diagram showing an example of the configuration of the sub-pixel 23 of the pixel 21 shown in FIG. 3A.
  • the sub-pixel 23 shown in FIG. 3B has a pixel circuit 40B and a light-emitting element 60.
  • the pixel circuit 40B has a configuration in which a transistor 53 is added to the pixel circuit 40A.
  • the pixel circuit 40B is a 3Tr1C type pixel circuit.
  • the gate of transistor 51 is electrically connected to wiring 41a.
  • One of the source and drain of transistor 53 is electrically connected to the other of the source and drain of transistor 52, the other electrode of capacitor 57, and one electrode of light-emitting element 60.
  • the other of the source and drain of transistor 53 is electrically connected to wiring 48.
  • the gate of transistor 53 is electrically connected to wiring 41b.
  • Transistor 53 functions as a switch and controls the conductive or non-conductive state between wiring 48 and one electrode of light-emitting element 60 based on the potential of wiring 41b.
  • a reference potential for example, is supplied to wiring 48.
  • the reference potential of wiring 48 supplied via transistor 53 can suppress variations in the gate-source voltage of transistor 52.
  • the wiring 48 can be used to obtain a current value that can be used to set pixel parameters. More specifically, the wiring 48 can function as a monitor line for outputting the current flowing through the transistor 52 or the current flowing through the light-emitting element 60 to the outside of the pixel 21.
  • the current output to the wiring 48 can be converted to a potential by, for example, a source follower circuit. Or, for example, it can be converted to a digital signal by, for example, an A-D converter. Note that when the wiring 48 functions as a monitor line, the display device 30 does not need to have the reference potential generating circuit 17. Furthermore, when the wiring 48 functions as a monitor line, the pixel 21 can be electrically connected to a different wiring 48 for each column.
  • an OS transistor As described above, an OS transistor has a higher field-effect mobility than, for example, a transistor that uses amorphous silicon in its semiconductor layer. Therefore, by using an OS transistor as the transistor 53, the display device 30 can be driven at high speed.
  • the transistor M1 having a short channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 51 or the transistor 53.
  • the transistor M2 having a long channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 52.
  • FIGS. 4A, 4B, and 4C are circuit diagrams showing an example configuration of the sub-pixel 23 of the pixel 21 shown in FIG. 3A.
  • the sub-pixel 23 shown in FIG. 4A has a pixel circuit 40C and a light-emitting element 60.
  • the pixel circuit 40C has a configuration in which a transistor 54 and a capacitor 58 are added to the pixel circuit 40B.
  • the pixel circuit 40C is a 4Tr2C type pixel circuit.
  • one of the source or drain of transistor 52 is electrically connected to one of the source or drain of transistor 54.
  • the other of the source or drain of transistor 54 is electrically connected to wiring 45.
  • the gate of transistor 54 is electrically connected to wiring 41c.
  • One electrode of capacitor 58 is electrically connected to the other of the source or drain of transistor 52, one of the source or drain of transistor 53, the other electrode of capacitor 57, and one electrode of light-emitting element 60.
  • the other electrode of capacitor 58 is electrically connected to wiring 45.
  • the wiring 41c is electrically connected to the scanning line driving circuit 11.
  • the wiring 41 includes the wiring 41a, the wiring 41b, and the wiring 41c provided in the display device 30.
  • Transistor 54 functions as a switch and has the function of controlling the conductive or non-conductive state between wiring 45 and one of the source or drain of transistor 52 based on the potential of wiring 41c.
  • transistor 54 By turning on transistor 54, a current having a magnitude corresponding to the gate potential of transistor 52 flows, for example, from wiring 45 to wiring 47. This causes light-emitting element 60 to emit light with a luminance corresponding to the gate potential of transistor 52. On the other hand, by turning off transistor 54, it is possible to prevent current from flowing to light-emitting element 60, and therefore prevent light-emitting element 60 from emitting light.
  • an OS transistor As described above, an OS transistor has a higher field-effect mobility than, for example, a transistor that uses amorphous silicon in its semiconductor layer. Therefore, by using an OS transistor as transistor 54, the display device 30 can be driven at high speed.
  • the transistor M1 having a short channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 51 or the transistor 53.
  • the transistor M2 having a long channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 52 or the transistor 54.
  • the sub-pixel 23 shown in FIG. 4B has a pixel circuit 40D and a light-emitting element 60.
  • the pixel circuit 40D has a configuration in which a transistor 54 is added to the pixel circuit 40B.
  • the pixel circuit 40D is a 4Tr1C type pixel circuit.
  • one of the source and drain of transistor 54 is electrically connected to the other of the source and drain of transistor 51, the gate of transistor 52, and one electrode of capacitor 57.
  • the other of the source and drain of transistor 54 is electrically connected to wiring 49.
  • the gate of transistor 54 is electrically connected to wiring 41c.
  • the gate potential of the transistor 52 can be set to the potential of the wiring 49. This can prevent, for example, current from flowing through the light-emitting element 60, and can prevent the light-emitting element 60 from emitting light.
  • the transistor M1 having a short channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 51 or the transistor 54.
  • the transistor M2 having a long channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used as the transistor 52 or the transistor 53.
  • the subpixel 23 shown in FIG. 4C has a pixel circuit 40E and a light-emitting element 60.
  • Pixel circuit 40E has transistor 61, transistor 62, transistor 63, transistor 64, transistor 65, transistor 66, capacitor 67, and capacitor 68. In other words, pixel circuit 40E is a 6Tr2C type pixel circuit.
  • one of the source and drain of transistor 61 is electrically connected to wiring 45.
  • the other of the source and drain of transistor 61 is electrically connected to one of the source and drain of transistor 62.
  • the other of the source and drain of transistor 62 is electrically connected to one of the source and drain of transistor 63.
  • the gate of transistor 61 is electrically connected to wiring 41d.
  • the other of the source and drain of transistor 62 is electrically connected to the gate of transistor 63.
  • the gate of transistor 63 is electrically connected to one electrode of capacitor 67.
  • the gate of transistor 62 is electrically connected to wiring 41e.
  • One of the source and drain of transistor 64 is electrically connected to wiring 43.
  • the other of the source and drain of transistor 64 is electrically connected to the other of the source and drain of transistor 63.
  • the other of the source and drain of transistor 63 is electrically connected to one of the source and drain of transistor 65.
  • the gate of transistor 64 is electrically connected to wiring 41f.
  • the other of the source or drain of transistor 65 is electrically connected to one of the source or drain of transistor 66.
  • the other of the source or drain of transistor 66 is electrically connected to the other electrode of capacitor 67.
  • the other electrode of capacitor 67 is electrically connected to one electrode of capacitor 68.
  • One electrode of capacitor 68 is electrically connected to one electrode of light-emitting element 60.
  • the gate of transistor 65 is electrically connected to wiring 41g.
  • the other of the source and drain of the transistor 66 is electrically connected to the wiring 48.
  • the gate of the transistor 66 is electrically connected to the wiring 41e.
  • the other electrode of the capacitor 68 is electrically connected to the wiring 41f.
  • the other electrode of the light-emitting element 60 is electrically connected to the wiring 47.
  • Wiring 41d, wiring 41e, wiring 41f, and wiring 41g are electrically connected to the scanning line driving circuit 11.
  • wiring 41d, wiring 41e, wiring 41f, and wiring 41g are provided in the display device 30 as wiring 41.
  • Transistor 61, transistor 62, transistor 64, transistor 65, and transistor 66 function as switches.
  • Transistor 61 has a function of controlling the conductive state or non-conductive state between wiring 45 and one of the source or drain of transistor 62 and one of the source or drain of transistor 63 based on the potential of wiring 41d.
  • Transistor 62 has a function of controlling the conductive state or non-conductive state between the other of the source or drain of transistor 61 and one of the source or drain of transistor 63 and the gate of transistor 63 and one electrode of capacitor 67 based on the potential of wiring 41e.
  • Transistor 64 has a function of controlling the conductive state or non-conductive state between wiring 43 and the other of the source or drain of transistor 63 and one of the source or drain of transistor 65 based on the potential of wiring 41f.
  • the transistor 65 has a function of controlling the conductive state or non-conductive state between the other of the source or drain of the transistor 63 and the other of the source or drain of the transistor 64 and one electrode of the light-emitting element 60 based on the potential of the wiring 41g.
  • the transistor 66 has a function of controlling the conductive state or non-conductive state between the wiring 48 and one electrode of the light-emitting element 60 based on the potential of the wiring 41e.
  • OS transistors are used as transistors 61 to 66.
  • OS transistors have higher field-effect mobility than, for example, transistors that use amorphous silicon in their semiconductor layers. Therefore, by using OS transistors as transistors 61 to 66, the display device 30 can be driven at high speed.
  • the transistor M1 having a short channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used for the transistor 61, the transistor 62, the transistor 63, the transistor 64, or the transistor 65.
  • the transistor M2 having a long channel length among the transistors included in the semiconductor device shown in FIG. 1A and FIG. 1B can be used for the transistor 66.
  • ⁇ Configuration example of storage device> 5A is a block diagram showing a configuration example of a memory device 70 to which the semiconductor device of one embodiment of the present invention can be applied.
  • the memory device 70 includes a memory portion 80, a word line driver circuit 71, a bit line driver circuit 73, and a power supply circuit 75.
  • the memory portion 80 includes a plurality of memory cells 81 arranged in a matrix. Note that the power supply circuit 75 may be provided outside the memory device 70.
  • the word line driving circuit 71 is electrically connected to the memory cells 81 via the wiring 41.
  • the wiring 41 extends in the row direction of the matrix.
  • the wiring 41 functions as a word line.
  • the bit line driving circuit 73 is electrically connected to the memory cells 81 via the wiring 43.
  • the wiring 43 extends in the column direction of the matrix.
  • the wiring 43 functions as a bit line.
  • the power supply circuit 75 is electrically connected to the memory cells 81 via wiring 45.
  • all of the memory cells 81 can be electrically connected to the power supply circuit 75 via the same wiring 45.
  • the wiring 45 functions as a power supply line.
  • the word line driver circuit 71 has a function of selecting, for each row, the memory cell 81 into which data is to be written.
  • the word line driver circuit 71 also has a function of selecting, for each row, the memory cell 81 from which data is to be read. Specifically, the word line driver circuit 71 can select the memory cell 81 into which data is to be written or the memory cell 81 from which data is to be read by outputting a signal to the wiring 41.
  • the bit line driver circuit 73 has a function of writing data to the memory cell 81 selected by the word line driver circuit 71 via the wiring 43.
  • the bit line driver circuit 73 also has a function of amplifying the data output by the memory cell 81 to the wiring 43 and reading the data held in the memory cell 81 by, for example, outputting it to the outside of the memory device 70. Furthermore, the bit line driver circuit 73 has a function of precharging the wiring 43 before reading data from the memory cell 81.
  • the power supply circuit 75 has a function of generating a power supply potential and supplying it to the wiring 45.
  • the power supply circuit 75 has a function of generating, for example, a high potential or a low potential and supplying it to the wiring 45.
  • FIGS. 5B, 5C, 5D, and 5E are circuit diagrams showing configuration examples of memory cells 81.
  • the memory cells 81 shown in FIGS. 5B, 5C, 5D, and 5E are respectively referred to as memory cell 81A, memory cell 81B, memory cell 81C, and memory cell 81D.
  • Memory cell 81A shown in FIG. 5B has transistor 51, transistor 52, and capacitance 57.
  • memory cell 81A is a 2Tr1C type memory cell.
  • Memory cell 81A is electrically connected to wiring 41a and wiring 41h as wiring 41, and to wiring 43a and wiring 43b as wiring 43.
  • one of the source and drain of transistor 51 is electrically connected to wiring 43a.
  • the other of the source and drain of transistor 51 is electrically connected to one electrode of capacitance 57.
  • One electrode of capacitance 57 is electrically connected to the gate of transistor 52.
  • the gate of transistor 51 is electrically connected to wiring 41a.
  • the other electrode of capacitance 57 is electrically connected to wiring 41h.
  • One of the source and drain of transistor 52 is electrically connected to wiring 43b.
  • the other of the source and drain of transistor 52 is electrically connected to wiring 45.
  • wiring 41a can be called a write word line
  • wiring 43a can be called a write bit line
  • the gate potential of transistor 52 can be changed by capacitive coupling
  • the potential of wiring 43b can be set to a potential corresponding to the data retained in memory cell 81A. This allows bit line driver circuit 73 to read out the data retained in memory cell 81A. From the above, in memory cell 81A, wiring 41h can be called a read word line, and wiring 43b can be called a read bit line.
  • the memory cell 81A may not have the capacitor 57.
  • the memory cell 81A is a 2Tr0C type memory cell.
  • transistor 51 can be transistor M1, which has a short channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B.
  • transistor 52 can be transistor M2, which has a long channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B. Note that a configuration in which transistor 51 is transistor M2 and transistor 52 is transistor M1 may be used.
  • Memory cell 81B shown in FIG. 5C is a modified example of memory cell 81A, and shows an example in which the other of the source and drain of transistor 52 is electrically connected to wiring 41h, and the other electrode of capacitor 57 is electrically connected to wiring 45.
  • Memory cell 81B can output data held in memory cell 81B to wiring 43b by word line driver circuit 71 controlling the potential of the other of the source and drain of transistor 52.
  • the memory cell 81B may not have the capacitor 57.
  • the memory cell 81B is a 2Tr0C type memory cell.
  • transistor 51 can be transistor M1, which has a short channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B.
  • transistor 52 can be transistor M2, which has a long channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B. Note that a configuration in which transistor 51 is transistor M2 and transistor 52 is transistor M1 may be used.
  • Memory cell 81C shown in FIG. 5D is a modified version of memory cell 81B, and differs from memory cell 81B in that it has transistor 53. In other words, memory cell 81C is a 3Tr1C type memory cell.
  • Memory cell 81C is electrically connected to wiring 41a and wiring 41b as wiring 41. Specifically, the gate of transistor 53 is electrically connected to wiring 41b. One of the source or drain of transistor 52 is electrically connected to one of the source or drain of transistor 53. The other of the source or drain of transistor 52 is electrically connected to wiring 45. The other of the source or drain of transistor 53 is electrically connected to wiring 43b.
  • Transistor 53 functions as a switch and controls the conductive state or non-conductive state between one of the source or drain of transistor 52 and wiring 43b based on the potential of wiring 41b. By turning on transistor 53, the potential of wiring 43b can be set to a potential corresponding to the data stored in memory cell 81C. This allows bit line driver circuit 73 to read out the data stored in memory cell 81C. From the above, wiring 41b can be said to be a read word line in memory cell 81C.
  • transistor 51 or transistor 53 can be transistor M1, which has a short channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B.
  • transistor 52 can be transistor M2, which has a long channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B. Note that a configuration in which transistor M2 is used for transistor 51 or transistor 53 and transistor M1 is used for transistor 52 may also be used.
  • Memory cell 81D shown in FIG. 5E is a modified version of memory cell 81C, and differs from memory cell 81C in that it does not have a capacitor 57.
  • memory cell 81D is a 3Tr0C type memory cell.
  • wiring 45 is electrically connected to the other of the source or drain of transistor 52.
  • transistor 51 or transistor 53 can be transistor M1, which has a short channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B.
  • transistor 52 can be transistor M2, which has a long channel length, among the transistors included in the semiconductor device shown in Figures 1A and 1B. Note that a configuration in which transistor M2 is used for transistor 51 or transistor 53 and transistor M1 is used for transistor 52 may also be used.
  • an OS transistor As described above, an OS transistor has an extremely small off-state current. Therefore, by using an OS transistor as the transistor 51, the charge stored in the capacitor 57 can be held for a long period of time. In addition, the gate potential of the transistor 52 can be held for a long period of time. As described above, data written to the memory cell 81 can be held for a long period of time, and therefore the frequency of refresh operations (rewriting data to the memory cell 81) can be reduced. Therefore, the power consumption of the memory device 70 can be reduced.
  • OS transistors are also preferable to use as transistors 52 and 53.
  • OS transistors have higher field-effect mobility than, for example, transistors that use amorphous silicon in their semiconductor layers. Therefore, by using OS transistors as transistors 51 to 53, the memory device 70 can be driven at high speed.
  • NOSRAM Nonvolatile Oxide Semiconductor Random Access Memory
  • RAM Nonvolatile Oxide Semiconductor Random Access Memory
  • NOSRAM can read the stored data without destroying it (nondestructive read). Therefore, NOSRAM is suitable for arithmetic processing that repeats a large number of data read operations.
  • Fig. 6A shows a plan view of the semiconductor device 10.
  • Fig. 6B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 6A.
  • Fig. 6A omits some of the components of the semiconductor device 10 (insulating layers, etc.). As with Fig. 6A, some of the components are omitted from the plan views of the semiconductor device in the subsequent drawings.
  • the semiconductor device 10 includes a transistor 100 and a transistor 200.
  • the transistors 100 and 200 are each provided on a substrate 102.
  • the transistor 100 corresponds to the transistor M1 in FIGS. 1A and 1B
  • the transistor 200 corresponds to the transistor M2 in FIGS. 1A and 1B.
  • the transistor 100 has a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b.
  • the conductive layer 104 functions as a gate electrode.
  • a part of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode, and the conductive layer 112b functions as the other of the source electrode and the drain electrode.
  • the semiconductor layer 108 the entire region that overlaps with the gate electrode via the gate insulating layer between the source electrode and the drain electrode functions as a channel formation region.
  • the region in contact with the source electrode functions as a source region
  • the region in contact with the drain electrode functions as a drain region.
  • the transistor 200 has a conductive layer 204, an insulating layer 106, a semiconductor layer 208, a conductive layer 202a, and a conductive layer 202b.
  • the conductive layer 204 functions as a gate electrode.
  • a part of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 202a functions as one of a source electrode and a drain electrode, and the conductive layer 202b functions as the other of the source electrode and the drain electrode.
  • the semiconductor layer 208 the entire region that overlaps with the gate electrode via the gate insulating layer between the source electrode and the drain electrode functions as a channel formation region.
  • a region in contact with the source electrode functions as a source region
  • a region in contact with the drain electrode functions as a drain region.
  • a conductive layer 112a and a conductive layer 202a are provided on the substrate 102.
  • the conductive layer 112a and the conductive layer 202a can be formed using the same material and in the same process.
  • An insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c) is provided on the conductive layer 112a. Note that in FIG. 6B, the insulating layer 110 is shown as a three-layered structure of insulating layer 110a, insulating layer 110b, and insulating layer 110c, but insulating layer 110a and insulating layer 110c do not have to be provided. The same applies to other configuration examples shown in this specification.
  • a conductive layer 112b is provided on the insulating layer 110.
  • the insulating layer 110 has a region sandwiched between the conductive layer 112a and the conductive layer 112b.
  • the conductive layer 112a has a region overlapping with the conductive layer 112b via the insulating layer 110.
  • the insulating layer 110 has an opening 141 in the region overlapping with the conductive layer 112a.
  • the conductive layer 112a is exposed in the opening 141.
  • Conductive layer 112b has an opening 143 in the area where it overlaps with conductive layer 112a. Opening 143 is provided in the area where it overlaps with opening 141.
  • the semiconductor layer 108 is provided so as to cover the openings 141 and 143.
  • the semiconductor layer 108 has an area in contact with the upper and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 is electrically connected to the conductive layer 112a through the openings 141 and 143.
  • the semiconductor layer 108 has a shape that conforms to the upper and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the upper surface of the conductive layer 112a.
  • an insulating layer 110a, an insulating layer 110_1 on the insulating layer 110a, an insulating layer 110b on the insulating layer 110_1, and an insulating layer 110c on the insulating layer 110b are provided on the conductive layer 202a.
  • a conductive layer 202b is provided on the insulating layer 110c.
  • the insulating layer 110a, the insulating layer 110_1, the insulating layer 110b, and the insulating layer 110c have regions sandwiched between the conductive layer 202a and the conductive layer 202b.
  • the conductive layer 202a has a region overlapping with the conductive layer 202b via the insulating layer 110a, the insulating layer 110_1, the insulating layer 110b, and the insulating layer 110c.
  • the insulating layer 110a, the insulating layer 110_1, the insulating layer 110b, and the insulating layer 110c have an opening 241 in the region overlapping with the conductive layer 202a.
  • the conductive layer 202a is exposed in the opening 241.
  • the conductive layer 202b has an opening 243 in a region that overlaps with the conductive layer 202a.
  • the opening 243 is provided in a region that overlaps with the opening 241.
  • the semiconductor layer 208 is provided so as to cover the opening 241 and the opening 243.
  • the semiconductor layer 208 has an area in contact with the upper surface and side surface of the conductive layer 202b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110_1, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 202a.
  • the semiconductor layer 208 is electrically connected to the conductive layer 202a through the opening 241 and the opening 243.
  • the semiconductor layer 208 has a shape that follows the upper surface and side surface of the conductive layer 202b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110_1, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 202a.
  • the conductive layer 202b can be formed in the same process and using the same material as the conductive layer 112b.
  • the semiconductor layer 208 can be formed in the same process and using the same material as the semiconductor layer 108.
  • the insulating layer 106 which functions as a gate insulating layer of the transistor 100, is provided so as to cover the openings 141 and 143 through the semiconductor layer 108.
  • the insulating layer 106 which also functions as a gate insulating layer of the transistor 200, is provided so as to cover the openings 241 and 243 through the semiconductor layer 208.
  • the insulating layer 106 is provided on the semiconductor layer 108, the conductive layer 112b, the semiconductor layer 208, the conductive layer 202b, and the insulating layer 110c.
  • the insulating layer 106 has a region in contact with the upper surface of the semiconductor layer 108, the side of the conductive layer 112b, the upper surface of the semiconductor layer 208, the side of the conductive layer 202b, and the upper surface of the insulating layer 110c.
  • the insulating layer 106 has a shape that follows the upper surface of the insulating layer 110c, the side of the conductive layer 112b, the upper surface of the semiconductor layer 108, the side of the conductive layer 202b, and the upper surface of the semiconductor layer 208.
  • the conductive layer 104 which functions as the gate electrode of the transistor 100, is provided in contact with the upper surface of the insulating layer 106.
  • the conductive layer 104 has a region that overlaps with the semiconductor layer 108 via the insulating layer 106. In this region, the conductive layer 104 has a shape that follows the upper surface of the insulating layer 106.
  • the conductive layer 204 which functions as the gate electrode of the transistor 200, is provided in contact with the upper surface of the insulating layer 106.
  • the conductive layer 204 has a region that overlaps with the semiconductor layer 208 via the insulating layer 106. In this region, the conductive layer 204 has a shape that follows the upper surface of the insulating layer 106.
  • the conductive layer 204 can be formed using the same material and in the same process as the conductive layer 104.
  • Transistor 100 and transistor 200 are so-called top-gate transistors that have a gate electrode above semiconductor layer 108 and semiconductor layer 208, respectively. Furthermore, since the bottom surface (the surface facing substrate 102) of semiconductor layer 108 and the bottom surface (the surface facing substrate 102) of semiconductor layer 208 are in contact with the source electrode and drain electrode of transistor 100 and the source electrode and drain electrode of transistor 200, respectively, transistor 100 and transistor 200 can be said to be TGBC (Top Gate Bottom Contact) type transistors.
  • TGBC Topic Gate Bottom Contact
  • the transistor 100 and the transistor 200 can also be called a vertical transistor, a vertical channel transistor, a vertical channel type transistor, or a VFET (Vertical Field Effect Transistor).
  • transistor 100 has insulating layers 110a, 110b, and 110c sandwiched between its source electrode and drain electrode
  • transistor 200 has insulating layers 110a, 110_1, 110b, and 110c sandwiched between its source electrode and drain electrode. Therefore, it can be said that transistor 200 has a longer channel length than transistor 100 by the thickness of insulating layer 110_1. Alternatively, it can be said that transistor 100 has a shorter channel length than transistor 200 by the thickness of insulating layer 110_1.
  • the channel length of the transistor 100 can be controlled by the thickness of the insulating layer (insulating layer 110a, insulating layer 110b, and insulating layer 110c) provided between the conductive layer 112a and the conductive layer 112b.
  • the channel length of the transistor 200 can be controlled by the thickness of the insulating layer (insulating layer 110a, insulating layer 110_1, insulating layer 110b, and insulating layer 110c) provided between the conductive layer 202a and the conductive layer 202b. Therefore, a transistor having a channel length smaller than the limit resolution of the exposure device used to manufacture the transistor can be manufactured with high precision. In addition, since an extremely small channel length can be formed, a transistor with a large on-current can be realized.
  • the channel length of the transistors 100 and 200 can be controlled simply by adjusting the thickness of the insulating layer between the source electrode and drain electrode, when manufacturing a plurality of transistors 100 and 200, it is possible to reduce the characteristic variation between the transistors 100 and between the transistors 200 within the substrate surface. As a result, the operation of the semiconductor device including the transistors 100 and 200 becomes stable, and the reliability can be improved. Furthermore, the reduction in characteristic variation increases the degree of freedom in circuit design, and the operating voltage of the semiconductor device can be reduced. As a result, the power consumption of the semiconductor device can be reduced.
  • a transistor 100 with a short channel length and a transistor 200 with a long channel length can be formed on the same substrate by sharing some of the processes.
  • a high-performance semiconductor device 10 can be realized by applying transistor 100 to a transistor that requires a large on-current and transistor 200 to a transistor that requires high saturation characteristics.
  • the transistor 100 can be used as a selection transistor included in a pixel circuit of the display device, and the transistor 200 can be used as a driving transistor included in the pixel circuit of the display device.
  • the transistor 100 can also be used as a transistor that constitutes a driver circuit (e.g., a scan line driver circuit or a signal line driver circuit) of the display device, and the transistor 200 can be used as a transistor that constitutes a pixel circuit of the display device. Examples of display devices to which the semiconductor device of one embodiment of the present invention can be applied are as described with reference to FIGS. 2A to 4C.
  • each opening in a plan view can be, for example, a circle or an ellipse.
  • the shape of each opening in a plan view can be a polygon such as a triangle, a quadrangle (including a rectangle, a diamond, and a square), or a pentagon, or a polygon with rounded corners.
  • transistor 100 and transistor 200 The detailed configuration of transistor 100 and transistor 200 will be described.
  • the end of the conductive layer 112b on the opening 143 side coincides with or roughly coincides with the end of the insulating layer 110c on the opening 141 side. It can also be said that the shape of the opening 143 in a planar view coincides with or roughly coincides with the shape of the opening 141 in a planar view. Note that in this specification, the end of the conductive layer 112b on the opening 143 side refers to the bottom end of the conductive layer 112b on the opening 143 side. The bottom surface of the conductive layer 112b refers to the surface on the insulating layer 110c side.
  • the end of the insulating layer 110c on the opening 141 side refers to the top end of the insulating layer 110c on the opening 141 side.
  • the top surface of the insulating layer 110c refers to the surface on the conductive layer 112b side.
  • the shape of the opening 143 in a planar view refers to the shape of the bottom end of the conductive layer 112b on the opening 143 side.
  • the shape of the opening 141 in a plan view refers to the shape of the upper surface end of the insulating layer 110c on the opening 141 side.
  • the opening 141 can be formed, for example, by using the resist mask used to form the opening 143. Specifically, an insulating film that will become the insulating layer 110, a conductive film that will become the conductive layer 112b on the insulating film, and a resist mask on the conductive film are formed. Then, after forming the opening 143 in the conductive film that will become the conductive layer 112b using the resist mask, the opening 141 is formed in the insulating film that will become the insulating layer 110 using the resist mask, so that the edge of the opening 141 and the edge of the opening 143 can be aligned or roughly aligned. This structure can simplify the process.
  • the opening 141 may be formed in a process different from that for the opening 143. Furthermore, the order in which the openings 141 and 143 are formed is not particularly limited. For example, after the opening 141 is formed in the insulating film that will become the insulating layer 110, a conductive film that will become the conductive layer 112b may be formed, and the opening 143 may be formed in the conductive film.
  • transistor 200 by replacing conductive layer 112b with conductive layer 202b, opening 143 with opening 243, and opening 141 with opening 241.
  • openings 143 and 243 can be formed in parallel in the same process.
  • openings 141 and 241 can be formed in parallel in the same process.
  • the end of the conductive layer 112b on the opening 143 side may not coincide with the end of the insulating layer 110c on the opening 141 side.
  • the shape of the opening 143 in a planar view may not coincide with the shape of the opening 141 in a planar view.
  • the end of the conductive layer 112b on the opening 143 side may be located outside the end of the insulating layer 110c on the opening 141 side.
  • the semiconductor layer 108 has an area that contacts the upper surface and side surface of the conductive layer 112b, the upper surface and side surface of the insulating layer 110, and the upper surface of the conductive layer 112a.
  • the steps of the formation surfaces of the conductive layer 112a, the insulating layer 110, and the layer (e.g., the semiconductor layer 108) formed on the conductive layer 112b can be reduced. Therefore, the coverage of the layers formed on the conductive layer 112a, the insulating layer 110, and the conductive layer 112b can be improved, and defects such as discontinuities or voids in the layers can be suppressed.
  • transistor 200 can also be applied to transistor 200 by replacing conductive layer 112b, opening 143, opening 141, semiconductor layer 108, and conductive layer 112a in transistor 100 with conductive layer 202b, opening 243, opening 241, semiconductor layer 208, and conductive layer 202a, respectively.
  • the openings 141 and 143 are provided in the insulating layer 110 and the conductive layer 112b, respectively, and the semiconductor layer 108 is provided to cover the openings 141 and 143; however, one embodiment of the present invention is not limited to this.
  • the transistor 100 may have a first region in which the insulating layer 110 is provided on the conductive layer 112a, and a second region in which the insulating layer 110 is not provided on the conductive layer 112a.
  • the semiconductor layer 108 may be provided in a step formed between the first region and the second region.
  • the insulating layer 106 may be provided on the semiconductor layer 108, and the conductive layer 104 may be provided to overlap with the semiconductor layer 108 via the insulating layer 106 (see FIG. 21A to FIG. 23B).
  • the insulating layer 110 and the conductive layer 202b are provided with the openings 241 and 243, respectively, and the semiconductor layer 208 is provided to cover the openings 241 and 243; however, one embodiment of the present invention is not limited to this.
  • the transistor 200 may have a first region in which the insulating layer 110 is provided on the conductive layer 202a, and a second region in which the insulating layer 110 is not provided on the conductive layer 202a.
  • the semiconductor layer 208 may be provided in a step formed by the first region and the second region.
  • the insulating layer 106 may be provided on the semiconductor layer 208, and the conductive layer 204 may be provided to overlap with the semiconductor layer 208 via the insulating layer 106 (see FIG. 21A to FIG. 23B).
  • the semiconductor layer 108 preferably covers the end of the conductive layer 112b on the opening 143 side.
  • FIG. 6B and other figures show a configuration in which the end of the semiconductor layer 108 is located on the conductive layer 112b. It can also be said that the end of the semiconductor layer 108 contacts the upper surface of the conductive layer 112b. Note that the semiconductor layer 108 may extend to cover the end of the conductive layer 112b on the side not facing the opening 143. The end of the semiconductor layer 108 may contact the upper surface of the insulating layer 110c.
  • the semiconductor layer 108 is provided so as to cover the openings 141 and 143. As shown in FIG. 6B etc., in the opening 141, the semiconductor layer 108 has a region that contacts the upper surface of the conductive layer 112a.
  • transistor 200 can also be applied to transistor 200 by replacing the semiconductor layer 108, conductive layer 112b, opening 143, opening 141, and conductive layer 112a in transistor 100 with the semiconductor layer 208, conductive layer 202b, opening 243, opening 241, and conductive layer 202a, respectively.
  • the semiconductor layer 108 and the semiconductor layer 208 are each shown as having a single-layer structure, but one embodiment of the present invention is not limited to this.
  • the semiconductor layer 108 and the semiconductor layer 208 may each have a stacked structure of two or more layers.
  • the insulating layer 106 is provided on the semiconductor layer 108 and on the semiconductor layer 208.
  • the conductive layer 104 is provided so as to cover the openings 141 and 143 via the insulating layer 106.
  • the conductive layer 204 is provided so as to cover the openings 241 and 243 via the insulating layer 106.
  • the conductive layer 104 has a region that overlaps with the semiconductor layer 108 through the insulating layer 106 in the opening 141 and the opening 143.
  • the conductive layer 104 also has a region that overlaps with the conductive layer 112a and a region that overlaps with the conductive layer 112b through the insulating layer 106 and the semiconductor layer 108.
  • the conductive layer 104 preferably covers the end of the conductive layer 112b on the opening 143 side. With this configuration, the entire region of the semiconductor layer 108 that overlaps with the gate electrode through the gate insulating layer between the source electrode and the drain electrode can function as a channel formation region.
  • the conductive layer 104 may extend to cover the end of the conductive layer 112b on the side that does not face the opening 143.
  • the conductive layer 104 may also extend to cover the end of the semiconductor layer 108.
  • transistor 200 can also be applied to transistor 200 by replacing conductive layer 104, opening 141, opening 143, semiconductor layer 108, conductive layer 112a, and conductive layer 112b in transistor 100 with conductive layer 204, opening 241, opening 243, semiconductor layer 208, conductive layer 202a, and conductive layer 202b, respectively.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each function as a wiring.
  • the conductive layer 202a, the conductive layer 202b, and the conductive layer 204 can each function as a wiring.
  • the transistor 100 and the transistor 200 can be provided in a region where these wirings overlap, and in a circuit including the transistor 100, the transistor 200, and the wiring, the area occupied by the transistor 100, the transistor 200, and the wiring can be reduced. Therefore, the area occupied by the circuit can be reduced, and a small-sized semiconductor device can be realized.
  • the semiconductor device 10 of one embodiment of the present invention when the semiconductor device 10 of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, and a high-definition display device can be realized. Furthermore, when the semiconductor device 10 of one embodiment of the present invention is applied to a driver circuit (for example, a scanning line driver circuit or a signal line driver circuit) of a display device, the area occupied by the driver circuit can be reduced, and a display device with a narrow frame can be realized. Furthermore, when the semiconductor device 10 of one embodiment of the present invention is applied to a memory cell of a memory device, the area occupied by the memory cell can be reduced, and a miniaturized memory device can be realized.
  • a driver circuit for example, a scanning line driver circuit or a signal line driver circuit
  • the conductive layers 112a and 202a, the conductive layers 112b and 202b, and the conductive layers 104 and 204, which also function as wirings, are provided in different layers. Therefore, since wirings can be arranged in each layer, the freedom of layout is increased and the area occupied by the circuit can be reduced.
  • Figure 7A is a plan view of the transistor 100.
  • Figure 7B is an enlarged view of the transistor 100 shown in Figure 6B.
  • transistor 200 which is a vertical channel transistor like transistor 100.
  • the region in contact with the conductive layer 112a functions as one of the source region and the drain region
  • the region in contact with the conductive layer 112b functions as the other of the source region and the drain region.
  • the region between the source region and the drain region functions as a channel formation region.
  • the channel length of transistor 100 is the distance between the source region and the drain region.
  • the channel length L100 of transistor 100 is indicated by a dashed double-headed arrow.
  • channel length L100 is the distance between the end of the region where semiconductor layer 108 and conductive layer 112a contact, and the end of the region where semiconductor layer 108 and conductive layer 112b contact.
  • the channel length L100 of the transistor 100 corresponds to the length of the side of the insulating layer 110 (insulating layers 110a, 110b, and 110c) on the opening 141 side in a cross-sectional view.
  • the channel length L100 is determined by the film thickness T110 of the insulating layer 110 and the angle ⁇ 110 between the side of the insulating layer 110 on the opening 141 side and the surface on which the insulating layer 110 is to be formed (here, the upper surface of the conductive layer 112a), and is not affected by the performance of the exposure device used to fabricate the transistor. Therefore, the channel length L100 can be set to a value smaller than the limit resolution of the exposure device, and a transistor of a fine size can be realized.
  • the channel length L100 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, more preferably 0.050 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.10 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.15 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 2.0 ⁇ m, even more preferably 0.20 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than
  • the on-state current of the transistor 100 can be increased.
  • the transistor 100 with a small channel length L100 By using the transistor 100 with a small channel length L100, a circuit capable of high-speed operation can be manufactured. Furthermore, the area occupied by the circuit can be reduced. Therefore, a small-sized semiconductor device can be realized. For example, when the semiconductor device 10 of one embodiment of the present invention is applied to a large display device or a high-definition display device, even if the number of wirings is increased, signal delay in each wiring can be reduced and display unevenness can be suppressed. Furthermore, since the area occupied by the circuit can be reduced, the frame of the display device can be narrowed.
  • the transistor 100 can be made into a transistor with high saturation characteristics.
  • Increasing the channel length of a transistor improves the withstand voltage between the source and drain, so a circuit requiring high withstand voltage can be manufactured using a transistor 100 with a large channel length L100.
  • a transistor 100 with a large channel length L100 when used in a display device, it can be suitably used as a drive transistor included in a pixel circuit by taking advantage of its high saturation characteristics.
  • the channel length L100 can be controlled by adjusting the thickness T110 and angle ⁇ 110 of the insulating layer 110.
  • the thickness T110 of the insulating layer 110 is preferably 0.010 ⁇ m or more and less than 3.0 ⁇ m, 0.050 ⁇ m or more and less than 2.5 ⁇ m, 0.10 ⁇ m or more and less than 2.0 ⁇ m, 0.15 ⁇ m or more and less than 1.5 ⁇ m, 0.20 ⁇ m or more and less than 1.2 ⁇ m, 0.30 ⁇ m or more and less than 1.0 ⁇ m, 0.40 ⁇ m or more and less than 1.0 ⁇ m, or 0.50 ⁇ m or more and less than 1.0 ⁇ m.
  • the side of the insulating layer 110 on the opening 141 side is preferably tapered.
  • the angle ⁇ 110 between the side of the insulating layer 110 on the opening 141 side and the surface on which the insulating layer 110 is to be formed is preferably less than 90 degrees.
  • the coverage of the layer (e.g., the semiconductor layer 108) provided on the insulating layer 110 can be improved.
  • the angle ⁇ 110 is reduced, the contact area between the semiconductor layer 108 and the conductive layer 112a becomes smaller, and the contact resistance between the semiconductor layer 108 and the conductive layer 112a may become high.
  • the angle ⁇ 110 can be, for example, 30 degrees or more and less than 90 degrees, 35 degrees or more and less than 85 degrees, 40 degrees or more and less than 80 degrees, 45 degrees or more and less than 80 degrees, 50 degrees or more and less than 80 degrees, 55 degrees or more and less than 80 degrees, 60 degrees or more and less than 80 degrees, 65 degrees or more and less than 80 degrees, or 70 degrees or more and less than 80 degrees.
  • the angle ⁇ 110 in the above-mentioned range, the coverage of the conductive layer 112a and the layer (e.g., the semiconductor layer 108) formed on the insulating layer 110 can be improved, and defects such as step discontinuities or voids in the layer can be suppressed.
  • the contact resistance between the semiconductor layer 108 and the conductive layer 112a can be reduced.
  • the shape of the side of the insulating layer 110 on the opening 141 side is shown as straight lines in cross section, but this is not a limitation of one aspect of the present invention.
  • the shape of the side of the insulating layer 110 on the opening 141 side may be curved, and the side may have both straight line regions and curved regions.
  • the conductive layer 112b is not provided inside the opening 141. Specifically, it is preferable that the conductive layer 112b does not have a region that contacts the side of the insulating layer 110 on the opening 141 side. If the conductive layer 112b is also provided inside the opening 141, the channel length L100 of the transistor 100 will be shorter than the length of the side of the insulating layer 110 on the opening 141 side, which may make it difficult to control the channel length L100. Therefore, it is preferable that the shape of the opening 143 in a plan view matches the shape of the opening 141 in a plan view, or that the opening 143 encompasses the opening 141 in a plan view.
  • the channel width of the transistor 100 is the length of the channel formation region in a direction perpendicular to the channel length direction. In other words, it can be said to be the length of the source region or the drain region in a direction perpendicular to the channel length direction. In other words, the channel width is the length of the region where the semiconductor layer 108 and the conductive layer 112a contact, or the length of the region where the semiconductor layer 108 and the conductive layer 112b contact, in a direction perpendicular to the channel length direction.
  • the channel width of the transistor 100 is described as the length of the region where the semiconductor layer 108 and the conductive layer 112b contact, in a direction perpendicular to the channel length direction.
  • the channel width W100 of the transistor 100 is indicated by a solid double-headed arrow.
  • the channel width W100 is the circumference of the opening 143 in a plan view.
  • the channel width W100 is the length of the end of the lower surface (surface on the insulating layer 110 side) of the conductive layer 112b on the opening 143 side in a plan view.
  • the channel width of the transistor 100 is defined as the length of the end of the lower surface (surface on the insulating layer 110 side) of the conductive layer 112b on the opening 143 side in a plan view, but this is not limited to this.
  • the channel width of the transistor 100 may be defined as the perimeter in a plan view of the portion where the upper surface of the conductive layer 112a and the semiconductor layer 108 contact each other.
  • the channel width of the transistor 100 may also be defined as the intermediate value between the two values mentioned above.
  • the channel width W100 is determined by the shape of the opening 143 in a planar view.
  • the width D143 of the opening 143 is indicated by a two-dot dashed line with a double arrow.
  • the width D143 refers to the length of the short side of the smallest rectangle that circumscribes the opening 143 in a planar view.
  • the width D143 of the opening 143 is equal to or greater than the limit resolution of the exposure device.
  • the width D143 is, for example, preferably 0.01 ⁇ m or more and less than 5.0 ⁇ m, more preferably 0.01 ⁇ m or more and less than 4.5 ⁇ m, even more preferably 0.01 ⁇ m or more and less than 4.0 ⁇ m, even more preferably 0.01 ⁇ m or more and less than 3.5 ⁇ m, even more preferably 0.01 ⁇ m or more and less than 3.0 ⁇ m, even more preferably 0.01 ⁇ m or more and less than 2.5 ⁇ m, even more preferably 0.01 ⁇ m or more and less than 2.0 ⁇ m, even more preferably 0.01 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.5 ⁇ m, even more preferably 0.30 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and less than 1.2 ⁇ m, even more preferably 0.40 ⁇ m or more and
  • the channel length L100 of the transistor 100 can be set to a value smaller than the limit resolution of the exposure device.
  • the channel length L100 of the transistor 100 can be set to a value equal to or greater than the limit resolution of the exposure device.
  • a vertical channel type transistor is used, and the channel length of the transistor can be determined by adjusting the thickness of the insulating layer sandwiched between the source electrode and drain electrode of the transistor.
  • two or more vertical channel type transistors are used, and the thicknesses of the insulating layers sandwiched between the source electrode and drain electrode of the transistors are made different within the substrate plane, so that transistors with short channel lengths and transistors with long channel lengths can be made separately within the substrate plane.
  • the transistor 100 with a short channel length and the transistor 200 with a long channel length can be made separately within the substrate plane.
  • the transistor 100 and the transistor 200 which have different channel lengths, can be formed over the substrate 102 by sharing some of the steps.
  • the conductive layer 112a and the conductive layer 202a can be formed in the same step.
  • the conductive layer 112b and the conductive layer 202b can be formed in the same step.
  • the semiconductor layer 108 and the semiconductor layer 208 can be formed in the same step.
  • the conductive layer 104 and the conductive layer 204 can be formed in the same step. Therefore, the manufacturing cost of the semiconductor device 10 can be reduced.
  • semiconductor layer 108 semiconductor layer 208
  • the semiconductor material that can be used for the semiconductor layer 108 and the semiconductor layer 208 is not particularly limited.
  • an elemental semiconductor or a compound semiconductor can be used.
  • the elemental semiconductor for example, silicon or germanium can be used.
  • the compound semiconductor for example, gallium arsenide or silicon germanium can be used.
  • an organic substance having semiconductor properties or a metal oxide (also referred to as an oxide semiconductor) having semiconductor properties can be used. Note that these semiconductor materials may contain impurities as dopants.
  • the crystallinity of the semiconductor material used for the semiconductor layer 108 and the semiconductor layer 208 is not particularly limited, and any of an amorphous semiconductor and a semiconductor having crystallinity (a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, or a semiconductor having a crystalline region in a part) may be used.
  • the use of a semiconductor having crystallinity is preferable because it can suppress deterioration of the transistor characteristics.
  • Silicon can be used for the semiconductor layer 108 and the semiconductor layer 208.
  • Examples of silicon include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
  • Transistors that use amorphous silicon for the semiconductor layer can be formed on large glass substrates and can be manufactured at low cost. Transistors that use polycrystalline silicon for the semiconductor layer have high field effect mobility and can operate at high speed. Transistors that use microcrystalline silicon for the semiconductor layer have higher field effect mobility and can operate at high speed than transistors that use amorphous silicon.
  • the semiconductor layer 108 and the semiconductor layer 208 may have a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are stacked via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of the chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used in the semiconductor layer of a transistor include molybdenum sulfide (representatively MoS 2 ), molybdenum selenide (representatively MoSe 2 ), molybdenum tellurium (representatively MoTe 2 ), tungsten sulfide (representatively WS 2 ), tungsten selenide (representatively WSe 2 ), tungsten tellurium (representatively WTe 2 ), hafnium sulfide (representatively HfS 2 ), hafnium selenide (representatively HfSe 2 ), zirconium sulfide (representatively ZrS 2 ), zirconium selenide (representatively ZrSe 2 ), and the like.
  • the semiconductor layer 108 and the semiconductor layer 208 each preferably have a metal oxide (oxide semiconductor).
  • metal oxides that can be used for the semiconductor layer 108 and the semiconductor layer 208 include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide preferably contains at least indium (In) or zinc (Zn).
  • the metal oxide preferably contains two or three elements selected from indium, element M, and zinc.
  • the element M is a metal element or semi-metal element that has a high bond energy with oxygen, for example, a metal element or semi-metal element that has a higher bond energy with oxygen than indium.
  • the element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M of the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably gallium.
  • metal elements and metalloid elements may be collectively referred to as "metal elements", and the "metal element" described in this specification may include metalloid elements.
  • the semiconductor layer 108 and the semiconductor layer 208 may each contain, for example, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, also written as GZO), aluminum zinc oxide (Al-Zn oxide), indium aluminum Indium zinc oxide (In-Al-Zn oxide, also written as IAZO), indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also written as IGZO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also written as IGZTO), indium gallium aluminum zinc oxide (In-Ga-Al
  • composition of the metal oxide in the semiconductor layer 108 and the semiconductor layer 208 greatly affects the electrical characteristics and reliability of the transistor 100 and the transistor 200.
  • a transistor with a large on-current or high field effect mobility can be realized.
  • a transistor with excellent electrical characteristics can be realized.
  • the metal oxide may contain one or more metal elements having a large period in the periodic table.
  • metal elements having a large period include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • Specific examples of the metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may contain one or more nonmetallic elements.
  • the field effect mobility of the transistor may be increased.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • In-Zn oxide When In-Zn oxide is used for the semiconductor layer, it is preferable to use a metal oxide in which the atomic ratio of indium is equal to or greater than the atomic ratio of zinc.
  • metal oxide in which the atomic ratio of indium is equal to or greater than the atomic ratio of tin can be used.
  • In-M-Zn oxide When In-M-Zn oxide is used for the semiconductor layer, a metal oxide in which the atomic ratio of indium to the sum of the atomic numbers of all contained metal elements is higher than the atomic ratio of element M can be used. Furthermore, it is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M.
  • the sum of the atomic ratios of the metal elements can be taken as the atomic ratio of element M.
  • the sum of the atomic ratio of gallium and the atomic ratio of aluminum can be taken as the atomic ratio of element M.
  • the atomic ratios of indium, element M, and zinc are within the above-mentioned range.
  • the sum of the atomic ratio of gallium and the atomic ratio of tin can be taken as the atomic ratio of element M. It is also preferable that the atomic ratios of indium, element M, and zinc are within the above-mentioned range.
  • a metal oxide in which the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained in the metal oxide is 30 atomic % or more and 100 atomic %, preferably 30 atomic % or more and 95 atomic %, more preferably 35 atomic % or more and 95 atomic %, more preferably 35 atomic % or more and 90 atomic %, more preferably 40 atomic % or more and 90 atomic %, more preferably 45 atomic % or more and 90 atomic %, more preferably 50 atomic % or more and 80 atomic %, more preferably 60 atomic % or more and 80 atomic %, more preferably 70 atomic % or more and 80 atomic %.
  • the ratio of the number of indium atoms to the sum of the numbers of indium, element M, and zinc atoms is in the above-mentioned range.
  • the ratio of the number of indium atoms to the sum of the numbers of atoms of all metal elements contained may be referred to as the indium content. The same applies to other metal elements.
  • EDX energy dispersive X-ray spectrometry
  • XPS X-ray photoelectron spectrometry
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma-atomic emission spectrometry
  • the analysis may be performed by combining a plurality of these techniques.
  • the actual content may differ from the content obtained by analysis due to the influence of analytical accuracy. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • a composition in the vicinity includes a range of ⁇ 30% of the desired atomic ratio.
  • the metal oxide can be formed preferably by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the atomic ratio of the target and the atomic ratio of the metal oxide may differ.
  • the atomic ratio of zinc in the metal oxide may be smaller than the atomic ratio of the target.
  • the atomic ratio of zinc in the metal oxide may be 40% or more and 90% or less of the atomic ratio of zinc contained in the target.
  • GBT Gate Bias Temperature
  • PBTS Positive Bias Temperature Stress
  • NBTS Negative Bias Temperature Stress
  • the PBTS and NBTS tests performed under light irradiation are called the PBTIS (Positive Bias Temperature Illumination Stress) test and the NBTIS (Negative Bias Temperature Illumination Stress) test, respectively.
  • n-type transistors In the case of n-type transistors, a positive potential is applied to the gate when the transistor is turned on (current passing state), so the amount of variation in threshold voltage during PBTS testing is one of the important items to note as an indicator of the reliability of the transistor.
  • a transistor with high reliability when a positive bias is applied can be obtained.
  • a transistor with a small amount of variation in threshold voltage in a PBTS test can be obtained.
  • One of the factors that causes the threshold voltage to fluctuate in the PBTS test is the trapping of carriers (here, electrons) into defect levels at or near the interface between the semiconductor layer and the gate insulating layer.
  • carriers here, electrons
  • the reason why the use of a metal oxide that does not contain gallium or has a low gallium content in the semiconductor layer can suppress the fluctuation of the threshold voltage in the PBTS test can be considered to be, for example, as follows.
  • the gallium contained in the metal oxide has the property of attracting oxygen more easily than other metal elements (e.g., indium or zinc). Therefore, it is presumed that at the interface between the metal oxide that contains a lot of gallium and the gate insulating layer, gallium combines with excess oxygen in the gate insulating layer, making it easier for carrier (here, electron) trap sites to occur. Therefore, when a positive potential is applied to the gate, carriers are trapped at the interface between the semiconductor layer and the gate insulating layer, which is thought to cause the threshold voltage to fluctuate.
  • a metal oxide in which the atomic ratio of indium is higher than that of gallium can be used for the semiconductor layer. It is more preferable to use a metal oxide in which the atomic ratio of zinc is higher than that of gallium. In other words, it is preferable to use a metal oxide in which the atomic ratios of metal elements satisfy In>Ga and Zn>Ga for the semiconductor layer.
  • a metal oxide in which the ratio of the number of gallium atoms to the sum of the number of atoms of all metal elements contained is higher than 0 atomic % and 50 atomic % or less, preferably 0.1 atomic % to 40 atomic % or less, more preferably 0.1 atomic % to 35 atomic % or less, more preferably 0.1 atomic % to 30 atomic % or less, more preferably 0.1 atomic % to 25 atomic % or less, more preferably 0.1 atomic % to 20 atomic % or less, more preferably 0.1 atomic % to 15 atomic % or less, and more preferably 0.1 atomic % to 10 atomic % or less.
  • a metal oxide that does not contain gallium may be applied to the semiconductor layer.
  • In-Zn oxide may be applied to the semiconductor layer.
  • the field effect mobility of the transistor can be increased by increasing the atomic ratio of indium to the sum of the atomic numbers of all metal elements contained in the metal oxide.
  • the metal oxide becomes highly crystalline, so that the fluctuation in the electrical characteristics of the transistor is suppressed and the reliability can be increased.
  • a metal oxide that does not contain gallium or zinc, such as indium oxide may be applied to the semiconductor layer. By using a metal oxide that does not contain gallium, the fluctuation in the threshold voltage, particularly in the PBTS test, can be made extremely small.
  • an oxide containing indium and zinc can be used for the semiconductor layer.
  • gallium has been used as a representative example, the present invention can also be applied to the case where element M is used instead of gallium. It is preferable to use a metal oxide in which the atomic ratio of indium is higher than the atomic ratio of element M for the semiconductor layer. It is also preferable to use a metal oxide in which the atomic ratio of zinc is higher than the atomic ratio of element M.
  • transistors used in areas where light can be incident have small fluctuations in electrical characteristics under light irradiation and high reliability against light. Reliability against light can be evaluated, for example, by the amount of variation in threshold voltage in an NBTIS test.
  • a transistor with high reliability against light can be obtained.
  • a transistor with a small variation in threshold voltage in NBTIS testing can be obtained.
  • a metal oxide in which the atomic ratio of element M is equal to or greater than the atomic ratio of indium has a larger band gap, and can reduce the variation in threshold voltage of a transistor in NBTIS testing.
  • the band gap of the metal oxide in the semiconductor layer is preferably 2.0 eV or more, more preferably 2.5 eV or more, even more preferably 3.0 eV or more, even more preferably 3.2 eV or more, even more preferably 3.3 eV or more, even more preferably 3.4 eV or more, and even more preferably 3.5 eV or more.
  • metal oxides in which the ratio of the number of atoms of element M to the sum of the numbers of atoms of all contained metal elements is 20 atomic % or more and 70 atomic % or less, preferably 30 atomic % or more and 70 atomic % or less, more preferably 30 atomic % or more and 60 atomic % or less, more preferably 40 atomic % or more and 60 atomic % or less, more preferably 50 atomic % or more and 60 atomic % or less can be preferably used.
  • a metal oxide with a high content of element M By applying a metal oxide with a high content of element M to the semiconductor layer, a transistor with high reliability against light can be obtained. By applying this transistor to a transistor that requires high reliability against light, a semiconductor device with high reliability can be realized.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, by using a metal oxide with a high zinc content in the semiconductor layer, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be increased.
  • the electrical characteristics and reliability of a transistor vary depending on the composition of the metal oxide used in the semiconductor layer. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, it is possible to realize a semiconductor device that has both excellent electrical characteristics and high reliability.
  • the semiconductor layer may have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers of the semiconductor layer may have the same or approximately the same composition.
  • the two or more metal oxide layers in the semiconductor layer may have different compositions.
  • gallium or aluminum as the element M.
  • a laminate structure of any one selected from indium oxide, indium gallium oxide, and IGZO, and any one selected from IAZO, IAGZO, and ITZO (registered trademark) can be used.
  • the two or more metal oxide layers in the semiconductor layer may be a stacked structure of a metal oxide layer not containing element M and a metal oxide layer containing element M.
  • a structure in which a metal oxide layer not containing element M is stacked on a metal oxide layer containing element M may also be used.
  • a metal oxide layer having crystallinity for the semiconductor layer.
  • a metal oxide layer having a CAAC (C-Axis Aligned Crystal) structure, a polycrystalline structure, a nano-crystalline (nc: nano-crystal) structure, or the like can be used.
  • CAAC C-Axis Aligned Crystal
  • nc nano-crystalline
  • the density of defect levels in the semiconductor layer can be reduced, and a highly reliable semiconductor device can be realized.
  • the semiconductor layer may have a stacked structure of two or more metal oxide layers with different crystallinity.
  • the semiconductor layer may have a stacked structure of a first metal oxide layer and a second metal oxide layer provided on the first metal oxide layer, and the second metal oxide layer may have a region with higher crystallinity than the first metal oxide layer.
  • the second metal oxide layer may have a region with lower crystallinity than the first metal oxide layer.
  • the two or more metal oxide layers in the semiconductor layer may have the same composition or approximately the same composition.
  • the same sputtering target can be used to form the stacked structure, which can reduce manufacturing costs.
  • the same sputtering target can be used to form a stacked structure of two or more metal oxide layers with different crystallinity by changing the oxygen flow rate ratio.
  • the two or more metal oxide layers in the semiconductor layer may have different compositions.
  • the thickness of the semiconductor layer 108 and the semiconductor layer 208 is preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 100 nm or less, more preferably 10 nm or more and 100 nm or less, more preferably 10 nm or more and 70 nm or less, more preferably 15 nm or more and 70 nm or less, more preferably 15 nm or more and 50 nm or less, more preferably 20 nm or more and 50 nm or less, more preferably 20 nm or more and 40 nm or less, and more preferably 25 nm or more and 40 nm or less.
  • the substrate temperature during the formation of the semiconductor layer 108 and the semiconductor layer 208 is preferably from room temperature (25°C) to 200°C, and more preferably from room temperature to 130°C. By keeping the substrate temperature within the above range, bending or distortion of the substrate can be suppressed when a large-area glass substrate is used.
  • oxygen contained in the oxide semiconductor may react with oxygen bonded to a metal atom to form water, and oxygen vacancies ( VO ) may be formed in the oxide semiconductor.
  • a defect in which hydrogen enters an oxygen vacancy (hereinafter referred to as VOH ) may function as a donor and generate an electron that is a carrier.
  • some of the hydrogen may bond with oxygen bonded to a metal atom to generate an electron that is a carrier. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics.
  • hydrogen in an oxide semiconductor is easily mobile due to stress such as heat or an electric field, and therefore, if an oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • VOH can function as a donor of an oxide semiconductor.
  • evaluation may be performed using the carrier concentration instead of the donor concentration.
  • the carrier concentration assuming a state in which no electric field is applied may be used instead of the donor concentration.
  • the "carrier concentration” described in this specification and the like may be rephrased as the "donor concentration".
  • V O H when an oxide semiconductor is used for a semiconductor layer, it is preferable to reduce V O H in the semiconductor layer as much as possible to make the semiconductor layer highly pure or substantially highly pure.
  • impurities e.g., water and hydrogen
  • V O repair oxygen vacancies
  • supplying oxygen to an oxide semiconductor to repair oxygen vacancies (V O ) may be referred to as oxygen addition treatment.
  • the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , even more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , still more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and still more preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the oxide semiconductor in the region functioning as a channel formation region is not particularly limited, and can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the sheet resistance of the channel formation region is preferably 1 ⁇ 10 9 ⁇ / ⁇ or more, more preferably 5 ⁇ 10 9 ⁇ / ⁇ or more, and even more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more.
  • the electrical resistance of the channel formation region in a state where a channel is not formed is preferably as high as possible, there is no need to set an upper limit.
  • the sheet resistance of the channel formation region is preferably 1 ⁇ 10 9 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less, more preferably 5 ⁇ 10 9 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less, and even more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less.
  • Transistors that use an oxide semiconductor for the semiconductor layer have extremely high field-effect mobility compared to transistors that use amorphous silicon for the semiconductor layer.
  • the leakage current between the source and drain of an OS transistor in an off state (also referred to as off-state current) is extremely small, and the charge accumulated in a capacitor connected in series with the transistor can be held for a long period of time.
  • the power consumption of the semiconductor device can be reduced.
  • the semiconductor device can be applied to, for example, a display device.
  • a display device In order to increase the light emission luminance of a light-emitting device included in a pixel circuit of a display device, it is necessary to increase the amount of current flowing through the light-emitting device. To achieve this, it is necessary to increase the source-drain voltage of a driving transistor included in the pixel circuit. Since an OS transistor has a higher withstand voltage between the source and drain than a Si transistor, a high voltage can be applied between the source and drain of the OS transistor. Therefore, by using an OS transistor as the driving transistor included in the pixel circuit, it is possible to increase the amount of current flowing through the light-emitting device and increase the light emission luminance of the light-emitting device.
  • the transistor 200 having a long channel length and a high withstand voltage between the source and drain can be suitably used as the driving transistor included in the pixel circuit.
  • the transistor 100 having a short channel length may be used as the driving transistor included in the pixel circuit. In this case, the amount of current flowing through the light-emitting device can be increased without increasing the source-drain voltage.
  • an OS transistor When a transistor operates in the saturation region, an OS transistor can reduce the change in source-drain current in response to a change in gate-source voltage compared to a Si transistor. Therefore, by using an OS transistor as a driving transistor included in a pixel circuit, the current flowing between the source and drain can be precisely determined by changing the gate-source voltage, and the amount of current flowing to the light-emitting device can be controlled. This makes it possible to increase the number of gradations in the pixel circuit. For example, when the semiconductor device 10 shown in Figures 6A and 6B is applied to a display device, a transistor 200 having a long channel length and high saturation characteristics can be suitably used as a driving transistor included in a pixel circuit.
  • an OS transistor can pass a more stable current (saturation current) than a Si transistor, even when the source-drain voltage gradually increases. Therefore, by using an OS transistor as a driving transistor, a stable current can be passed to a light-emitting device, for example, even when the current-voltage characteristics of the light-emitting device vary.
  • the source-drain current hardly changes even when the source-drain voltage is increased, so that the light emission luminance of the light-emitting device can be stabilized.
  • a transistor 200 having a long channel length and high saturation characteristics can be suitably used as a driving transistor included in a pixel circuit.
  • OS transistors have small variations in electrical characteristics due to radiation exposure, i.e., they have high resistance to radiation, and therefore can be suitably used in environments where radiation may be present. It can also be said that OS transistors have high reliability against radiation.
  • OS transistors can be suitably used in pixel circuits of X-ray flat panel detectors.
  • OS transistors can also be suitably used in semiconductor devices used in outer space.
  • radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, proton rays, and neutron rays).
  • Insulating layer 110 An inorganic insulating material or an organic insulating material can be used for the insulating layer 110 (the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c).
  • the insulating layer 110 may have a stacked structure of an inorganic insulating material and an organic insulating material.
  • Inorganic insulating materials can be suitably used for the insulating layer 110.
  • the inorganic insulating material one or more of oxide, oxynitride, nitride oxide, and nitride can be used.
  • oxide, oxynitride, nitride oxide, and nitride can be used.
  • silicon oxide, silicon oxynitride, aluminum oxide, hafnium oxide, yttrium oxide, zirconium oxide, gallium oxide, tantalum oxide, magnesium oxide, lanthanum oxide, cerium oxide, neodymium oxide, silicon nitride, silicon nitride oxide, and aluminum nitride can be used for the insulating layer 110.
  • an oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • a nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • SIMS secondary ion mass spectrometry
  • XPS is suitable when the content of the target element is high (e.g., 0.5 atomic% or more, or 1 atomic% or more).
  • SIMS is suitable when the content of the target element is low (e.g., 0.5 atomic% or less, or 1 atomic% or less).
  • the insulating layer 110 may have a laminated structure of two or more layers.
  • FIG. 6B and other figures show a configuration in which the insulating layer 110 has a laminated structure of an insulating layer 110a, an insulating layer 110b on the insulating layer 110a, and an insulating layer 110c on the insulating layer 110b.
  • the insulating layers 110a, 110b, and 110c may each be made of the same material as that used for the insulating layer 110.
  • the insulating layers 110a, 110b, and 110c may each be made of the same material or different materials.
  • the insulating layers 110a, 110b, and 110c may each be made of a laminated structure of two or more layers.
  • the insulating layer 110b can be thicker than the insulating layer 110a.
  • the insulating layer 110b can be thicker than the insulating layer 110c. It is preferable that the deposition speed of the insulating layer 110b is fast. In particular, when the insulating layer 110b is thick, it is preferable that the deposition speed of the insulating layer 110b is fast. By increasing the deposition speed of the insulating layer 110b, productivity can be increased. For example, the deposition speed can be increased by increasing the power when forming the insulating layer 110b.
  • the insulating layer 110b may have a laminated structure of two or more layers. For example, if the insulating layer 110b is made thicker, the stress in the insulating layer 110b increases, which may cause the substrate to warp. By forming the insulating layer 110b in multiple steps, it may be possible to prevent problems during the process caused by stress. Note that in cross-sectional transmission electron microscope (TEM) images, the boundaries between the layers that make up the insulating layer 110b may be unclear.
  • TEM transmission electron microscope
  • the insulating layer 110b has a small stress. If the insulating layer 110b is made thicker, the stress in the insulating layer 110b will increase, which may cause the substrate to warp. By reducing the stress in the insulating layer 110b, it is possible to prevent problems during processing caused by stress such as substrate warping.
  • Each of the insulating layers 110a and 110c functions as a blocking film that suppresses the desorption of gas from the insulating layer 110b.
  • the insulating layers 110a and 110c it is preferable to use a material that is difficult for gas to diffuse.
  • impurities e.g., water and hydrogen. Note that the film density of the insulating layers 110a and 110c may be different.
  • each of the insulating layers 110a and 110c it is possible to use, for example, a material with a higher nitrogen content than the insulating layer 110b.
  • a material with a higher nitrogen content than the insulating layer 110b.
  • the nitrogen content may be different between insulating layer 110a and insulating layer 110c.
  • the insulating layer 110a and the insulating layer 110c may have a thickness that functions as a blocking film that suppresses the desorption of gas from the insulating layer 110b, and may be thinner than the insulating layer 110b.
  • the insulating layer 110a and the insulating layer 110c may have different thicknesses.
  • the deposition rate of the insulating layer 110a and the insulating layer 110c is preferably slower than the deposition rate of the insulating layer 110b. By slowing down the deposition rate of the insulating layer 110a and the insulating layer 110c, the film density can be increased and the blocking ability against impurities can be improved. Similarly, by increasing the substrate temperature during deposition of the insulating layer 110a and the insulating layer 110c, the film density can be increased and the blocking ability against impurities can be improved.
  • the film density can be evaluated, for example, by Rutherford Backscattering Spectrometry (RBS) or X-ray Reflection (XRR).
  • the difference in film density may be evaluated by a cross-sectional TEM image.
  • TEM observation if the film density is high, the transmission electron (TE) image is dense (dark), and if the film density is low, the transmission electron (TE) image is faint (bright). Therefore, in the transmission electron (TE) image, the insulating layer 110a and the insulating layer 110c may appear dense (dark) compared to the insulating layer 110b. Note that even if the same material is used for the insulating layers 110a, 110b, and 110c, the film densities are different, and therefore the boundaries between these layers may be observed as differences in contrast in the cross-sectional TEM image.
  • the difference in the nitrogen content of the insulating layers 110a, 110b, and 110c can be confirmed, for example, by EDX.
  • EDX EDX
  • the ratio of the nitrogen peak height to the silicon peak height in the insulating layer 110a is higher than the ratio of the nitrogen peak height to the silicon peak height in the insulating layer 110b.
  • the ratio of the nitrogen peak height to the silicon peak height in the insulating layer 110c is higher than the ratio of the nitrogen peak height to the silicon peak height in the insulating layer 110b.
  • the peak of a certain element refers to the point where the count number of the element becomes a maximum value in a spectrum showing the energy of characteristic X-rays on the horizontal axis and the count number (detection value) of characteristic X-rays on the vertical axis.
  • the difference in nitrogen content may be confirmed by the ratio of the nitrogen count number to the silicon count number using the count number at the energy of characteristic X-rays specific to the element.
  • the count number at 1.739 keV (Si-K ⁇ ) can be used for silicon
  • the count number at 0.392 keV (N-K ⁇ ) can be used for nitrogen.
  • the ratio of the nitrogen count number to the silicon count number in the insulating layer 110a is higher than the ratio of the nitrogen count number to the silicon count number in the insulating layer 110b.
  • the ratio of the nitrogen count number to the silicon count number in the insulating layer 110c is higher than the ratio of the nitrogen count number to the silicon count number in the insulating layer 110b.
  • Each of insulating layers 110a and 110c may have a region in which the hydrogen concentration in the film is higher than that of insulating layer 110b.
  • the difference in hydrogen concentration between insulating layers 110a, 110b, and 110c can be evaluated, for example, by SIMS.
  • insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c) using an example of a configuration in which a metal oxide is used for the semiconductor layer of a transistor.
  • inorganic insulating materials can be suitably used for the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c.
  • the insulating layer 110b is preferably made of an oxide or an oxynitride.
  • the insulating layer 110b is preferably made of a film that releases oxygen when heated.
  • the insulating layer 110b is preferably made of, for example, silicon oxide or silicon oxynitride.
  • the insulating layer 110b releases oxygen, which allows oxygen to be supplied from the insulating layer 110b to the semiconductor layer.
  • oxygen vacancies ( VO ) and VOH in the semiconductor layer can be reduced, and a transistor with good electrical characteristics and high reliability can be realized.
  • the insulating layer 110b preferably has a high oxygen diffusion coefficient. By increasing the oxygen diffusion coefficient of the insulating layer 110b, oxygen is easily diffused in the insulating layer 110b, and oxygen can be efficiently supplied from the insulating layer 110b to the semiconductor layer.
  • other treatments for supplying oxygen to the semiconductor layer include heat treatment in an atmosphere containing oxygen, plasma treatment in an atmosphere containing oxygen, and the like.
  • oxygen vacancies (V O ) and V O H in the channel formation region of the transistor are small.
  • the oxygen vacancies (V O ) and V O H in the channel formation region have a large effect on the electrical characteristics and reliability of the transistor.
  • V O H diffuses from the source region or drain region to the channel formation region, the carrier concentration in the channel formation region increases, which may cause a change in the threshold voltage of the transistor or a decrease in reliability.
  • the effect of such diffusion of V O H on the electrical characteristics and reliability of the transistor becomes larger as the channel length becomes shorter.
  • the insulating layer 110b releases little impurities (e.g., water and hydrogen) from itself. By reducing the release of impurities from the insulating layer 110b, the diffusion of the impurities into the semiconductor layer is suppressed, and a transistor that exhibits good electrical characteristics and is highly reliable can be realized.
  • impurities e.g., water and hydrogen
  • silicon oxide or silicon oxynitride using the PECVD method can be suitably used for the insulating layer 110b.
  • a mixed gas of a gas containing silicon and a gas containing oxygen as the raw material gas.
  • any one or more of silane, disilane, trisilane, and fluorinated silane can be used as the gas containing silicon.
  • any one or more of oxygen (O 2 ), ozone (O 3 ), dinitrogen monoxide (N 2 O), nitric oxide (NO), and nitrogen dioxide (NO 2 ) can be used as the gas containing oxygen. Note that by increasing the power during the formation of the insulating layer 110b, the amount of impurities (for example, water and hydrogen) released from the insulating layer 110b can be reduced.
  • the insulating layers 110a and 110c are each difficult for oxygen to permeate.
  • the insulating layers 110a and 110c each function as a blocking film that suppresses oxygen from being released from the insulating layer 110b.
  • the insulating layers 110a and 110c each are difficult for hydrogen to permeate.
  • the insulating layers 110a and 110c function as a blocking film that suppresses hydrogen from diffusing from outside the transistor to the semiconductor layer. It is preferable that the film density of the insulating layers 110a and 110c is high. By increasing the film density of the insulating layers 110a and 110c, the blocking properties of oxygen and hydrogen can be improved.
  • the film density of the insulating layers 110a and 110c is higher than the film density of the insulating layer 110b.
  • silicon oxide or silicon oxynitride is used for the insulating layer 110b, for example, silicon nitride, silicon nitride oxide, or aluminum oxide can be preferably used for the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110a and the insulating layer 110c each have a region with a higher nitrogen content than the insulating layer 110b.
  • a material with a higher nitrogen content than the insulating layer 110b can be used for the insulating layer 110a and the insulating layer 110c.
  • a nitride or a nitride oxide for the insulating layer 110a and the insulating layer 110c.
  • silicon nitride or silicon nitride oxide can be preferably used for the insulating layer 110a and the insulating layer 110c.
  • the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer may be reduced.
  • the insulating layer 110c on the insulating layer 110b, it is possible to suppress the oxygen contained in the insulating layer 110b from diffusing upward from a region of the insulating layer 110b that is not in contact with the semiconductor layer.
  • the insulating layer 110a under the insulating layer 110b, it is possible to suppress the oxygen contained in the insulating layer 110b from diffusing downward from a region of the insulating layer 110b that is not in contact with the semiconductor layer. Therefore, the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer is increased, and oxygen vacancies (V O ) and V O H in the semiconductor layer can be reduced. Therefore, a transistor that exhibits good electrical characteristics and is highly reliable can be realized.
  • the conductive layer 112a and the conductive layer 112b may be oxidized by oxygen contained in the insulating layer 110b, and the resistance of the conductive layer may be increased.
  • the conductive layer 112a and the conductive layer 112b may be oxidized by oxygen contained in the insulating layer 110b, and the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer (semiconductor layer 108) may be reduced.
  • the conductive layer 112a may be prevented from being oxidized and the resistance may be reduced.
  • the conductive layer 112b may be prevented from being oxidized and the resistance may be reduced.
  • the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer may be increased, and oxygen vacancies (V O ) and V O H in the semiconductor layer may be reduced, and a transistor having good electrical characteristics and high reliability may be realized.
  • oxygen vacancies ( VO ) When hydrogen diffuses into the semiconductor layer, it reacts with oxygen atoms contained in the oxide semiconductor to become water, which may cause oxygen vacancies ( VO ). Furthermore, VOH may be formed, which may increase the carrier concentration. By providing the insulating layers 110a and 110c, oxygen vacancies ( VO ) and VOH in the semiconductor layer can be reduced, and a highly reliable transistor with favorable electrical characteristics can be realized.
  • the insulating layer 110a and the insulating layer 110c each preferably have a thickness that functions as a blocking film for oxygen and hydrogen. If the insulating layer 110a and the insulating layer 110c are each thin, the function as a blocking film may be reduced. On the other hand, if the insulating layer 110a and the insulating layer 110c are each thick, the region of the semiconductor layer (e.g., the semiconductor layer 108) in contact with the insulating layer 110b may be narrowed, and the amount of oxygen supplied from the insulating layer 110b to the semiconductor layer may be reduced.
  • the insulating layer 110a and the insulating layer 110c may each have a thickness smaller than that of the insulating layer 110b.
  • the insulating layer 110a and the insulating layer 110c each preferably have a thickness of 5 nm or more and 100 nm or less, more preferably 5 nm or more and 70 nm or less, more preferably 10 nm or more and 70 nm or less, more preferably 10 nm or more and 50 nm or less, more preferably 20 nm or more and 50 nm or less, and more preferably 20 nm or more and 40 nm or less.
  • the insulating layers 110a and 110c each release little impurities (e.g., water and hydrogen) from themselves. By reducing the release of impurities from the insulating layers 110a and 110c, the impurities are prevented from diffusing into the semiconductor layer, and a transistor that exhibits good electrical characteristics and is highly reliable can be realized.
  • impurities e.g., water and hydrogen
  • the semiconductor layer in the region in contact with the insulating layer 110a and the semiconductor layer in the region in contact with the insulating layer 110c can also function as channel formation regions.
  • impurities e.g., water and hydrogen
  • the semiconductor layer in the region in contact with the insulating layer 110a can function as a source region or drain region. The same applies to the insulating layer 110c.
  • oxygen vacancies ( VO ) and VOH in the channel formation region are reduced, thereby making it possible to realize a transistor that has favorable electrical characteristics and high reliability.
  • oxygen may be desorbed from the semiconductor layer due to the heat.
  • an increase in oxygen vacancy ( VO ) and VOH in the semiconductor layer can be suppressed.
  • the degree of freedom in the processing temperature can be increased. Specifically, the processing temperature can be increased even in steps after the formation of the semiconductor layer. Therefore, a transistor that exhibits good electrical characteristics and is highly reliable can be formed.
  • the insulating layer 110_1 can be made of a material that can be used for the insulating layer 110b. Note that although the insulating layer 110_1 is shown to have a single-layer structure in FIG. 6B and other figures, one embodiment of the present invention is not limited to this. The insulating layer 110_1 may have a stacked structure of two or more layers.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202a, the conductive layer 202b, and the conductive layer 204 functioning as a source electrode, a drain electrode, or a gate electrode can be formed using one or more of chromium, copper, aluminum, gold, silver, zinc, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, molybdenum, and niobium, or an alloy containing one or more of the above-mentioned metals.
  • a low-resistance conductive material containing one or more of copper, silver, gold, and aluminum can be suitably used for the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202a, the conductive layer 202b, and the conductive layer 204.
  • copper or aluminum is preferable because of its excellent mass productivity.
  • a metal oxide film (also called an oxide conductor) can be used for each of the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202a, the conductive layer 202b, and the conductive layer 204.
  • oxide conductors include In-Sn oxide (ITO), In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Zn oxide, In-Sn-Si oxide (ITSO), and In-Ga-Zn oxide.
  • oxide conductors For example, when oxygen vacancies are created in a metal oxide with semiconductor properties and hydrogen is added to the oxygen vacancies, a donor level is formed near the conduction band. As a result, the metal oxide becomes more conductive and becomes a conductor. A metal oxide that has become a conductor can be called an oxide conductor.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202a, the conductive layer 202b, and the conductive layer 204 may each have a stacked structure of a conductive film containing the oxide conductor (metal oxide) described above and a conductive film containing a metal or an alloy. By using a conductive film containing a metal or an alloy, the wiring resistance can be reduced.
  • a Cu-X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti) may be applied to each of conductive layer 112a, conductive layer 112b, conductive layer 104, conductive layer 202a, conductive layer 202b, and conductive layer 204.
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 104, the conductive layer 202a, the conductive layer 202b, and the conductive layer 204 may be made of the same material or different materials.
  • the conductive layer 112a, the conductive layer 112b, the conductive layer 202a, and the conductive layer 202b will be specifically described using an example of a structure in which a metal oxide is used for the semiconductor layer 108 and the semiconductor layer 208.
  • the conductive layer 112a and the conductive layer 112b and the conductive layer 202a and the conductive layer 202b may be oxidized by oxygen contained in the semiconductor layer 108 and the semiconductor layer 208, resulting in high resistance. Furthermore, the conductive layer 112a and the conductive layer 112b and the conductive layer 202a and the conductive layer 202b may be oxidized by oxygen contained in the insulating layer 110b or the like, resulting in high resistance.
  • the conductive layer 112a and the conductive layer 112b and the conductive layer 202a and the conductive layer 202b may be oxidized by oxygen contained in the semiconductor layer 108 and the semiconductor layer 208, resulting in an increase in oxygen vacancy (V O ) in the semiconductor layer 108 and the semiconductor layer 208.
  • the conductive layers 112a and 112b and the conductive layers 202a and 202b may be oxidized by oxygen contained in the insulating layer 110b, etc., which may reduce the amount of oxygen supplied from the insulating layer 110b, etc. to the semiconductor layer 108 and the semiconductor layer 208.
  • the carrier concentration in the channel formation region increases due to the diffusion of VOH from the source region or drain region to the channel formation region, which may cause a change in the threshold voltage of each of the transistors 100 and 200 or a decrease in reliability.
  • the influence of such diffusion of VOH on the electrical characteristics and reliability of the transistor increases as the channel length becomes shorter. Therefore, it is preferable to use a material that is difficult to oxidize for each of the conductive layers 112a and 112b having a region in contact with the semiconductor layer 108, and the conductive layers 202a and 202b having a region in contact with the semiconductor layer 208.
  • an oxide conductor for each of the conductive layers 112a and 112b, and the conductive layers 202a and 202b.
  • ITO In-Sn oxide
  • ITSO In-Sn-Si oxide
  • the conductive layer 112a and the conductive layer 112b, and the conductive layer 202a and the conductive layer 202b may each include a nitride conductor. Examples of nitride conductors include tantalum nitride and titanium nitride.
  • the conductive layer 112a and the conductive layer 112b, and the conductive layer 202a and the conductive layer 202b may each have a stacked structure of the above-mentioned materials. Note that the conductive layer 112a and the conductive layer 112b may be made of the same material or different materials.
  • the conductive layer 202a and the conductive layer 202b may be made of the same material or different materials.
  • the conductive layer 112a functioning as one of the source and drain electrodes of the transistor 100 and the conductive layer 202a functioning as one of the source and drain electrodes of the transistor 200 can be made of one or more oxide conductors and nitride conductors.
  • the conductive layer 112a and the conductive layer 202a can each have a two-layer structure, with the above-mentioned material being used for the first layer and a material with lower resistance being used for the second layer.
  • the second layer can be made of one or more of copper, aluminum, titanium, tungsten, and molybdenum, or an alloy containing one or more of the above-mentioned metals.
  • In-Sn-Si oxide (ITSO) can be used for the first layer and tungsten can be used for the second layer.
  • the configuration of the conductive layer 112a and the conductive layer 202a may be determined according to the wiring resistance required for the conductive layer 112a and the conductive layer 202a. For example, when the length of the wiring (conductive layer 112a and conductive layer 202a) is short and the required wiring resistance is relatively high, the conductive layer 112a and the conductive layer 202a may have a single-layer structure and a material that is not easily oxidized may be applied.
  • the length of the wiring (conductive layer 112a and conductive layer 202a) is long and the required wiring resistance is relatively low, it is preferable to apply a stacked structure of a material that is not easily oxidized and a material with low resistance to the conductive layer 112a and the conductive layer 202a.
  • the conductive layer 112a may have a stacked structure of a first conductive layer and a second conductive layer on the first conductive layer, and a part of the second conductive layer is removed to provide a region where the first conductive layer is exposed.
  • the first conductive layer may be in contact with the semiconductor layer 108 in this region.
  • the conductive layer 202a may have a stacked structure of a first conductive layer and a second conductive layer on the first conductive layer, and a part of the second conductive layer is removed to provide a region where the first conductive layer is exposed.
  • the first conductive layer may be in contact with the semiconductor layer 208 in this region. Note that the structures of the conductive layer 112a and the conductive layer 202a can also be applied to other conductive layers.
  • the insulating layer 106 which functions as a gate insulating layer for each of the transistor 100 and the transistor 200, preferably has a low defect density. When the insulating layer 106 has a low defect density, the transistor 100 and the transistor 200 can have favorable electrical characteristics. Furthermore, the insulating layer 106 preferably has a high withstand voltage. When the insulating layer 106 has a high withstand voltage, the transistor 100 and the transistor 200 can have high reliability.
  • the insulating layer 106 may be made of one or more of an oxide, an oxide nitride, a nitride oxide, and a nitride having insulating properties.
  • the insulating layer 106 may be made of one or more of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, and Ga-Zn oxide.
  • the insulating layer 106 may be a single layer or a stacked layer.
  • the insulating layer 106 may be a stacked layer structure of an oxide and a nitride.
  • the leakage current may become large.
  • a material with a high relative dielectric constant also called a high-k material
  • high-k materials include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • the insulating layer 106 releases little impurities (e.g., water and hydrogen) from itself. By reducing the release of impurities from the insulating layer 106, the diffusion of impurities into the semiconductor layer 108 and the semiconductor layer 208 is suppressed, and the transistors 100 and 200 exhibit good electrical characteristics and are highly reliable.
  • impurities e.g., water and hydrogen
  • the insulating layer 106 is a film formed under conditions that cause little damage to the semiconductor layer 108 and the semiconductor layer 208.
  • the insulating layer 106 is formed under conditions that cause a sufficiently slow film formation speed (also called the film formation rate).
  • the damage to the semiconductor layer 108 and the semiconductor layer 208 can be reduced by forming the insulating layer 106 under low power conditions.
  • the insulating layer 106 will be specifically described using an example in which a metal oxide is used for the semiconductor layer 108 and the semiconductor layer 208.
  • an oxide or an oxynitride on at least the side of the insulating layer 106 that contacts the semiconductor layer 108 and the semiconductor layer 208, respectively.
  • silicon oxide and silicon oxynitride can be suitably used for the insulating layer 106. It is more preferable to use a film that releases oxygen when heated for the insulating layer 106.
  • the insulating layer 106 may have a stacked structure.
  • the insulating layer 106 may have a stacked structure of an oxide film on the side in contact with the semiconductor layer 108 and the semiconductor layer 208, and a nitride film on the side in contact with the conductive layer 104 and the conductive layer 204.
  • the oxide film for example, one or more of silicon oxide and silicon oxynitride can be preferably used.
  • silicon nitride silicon nitride can be preferably used.
  • Substrate 102 Although there is no particular limitation on the material of the substrate 102, it is necessary that the material has at least a heat resistance sufficient to withstand subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or an organic resin substrate may be used as the substrate 102.
  • any of these substrates on which a semiconductor element is provided may be used as the substrate 102.
  • the shape of the semiconductor substrate and the insulating substrate may be circular or rectangular.
  • a flexible substrate may be used as the substrate 102, and the transistors 100 and 200 may be formed directly on the flexible substrate.
  • a peeling layer may be provided between the substrate 102 and the transistors 100 and 200. The peeling layer can be used to separate the semiconductor device from the substrate 102 after a part or whole of the semiconductor device is completed thereon, and to transfer the device to another substrate.
  • the transistors 100 and 200 may be transferred to a substrate with poor heat resistance or a flexible substrate.
  • FIG. 6B and other figures show a configuration in which the conductive layer 112a in the region that is in contact with the semiconductor layer 108 and the conductive layer 112a in the region that is not in contact with the semiconductor layer 108 are equal or approximately equal in thickness in the transistor 100, but this is not a limitation of one embodiment of the present invention.
  • the conductive layer 112a in the region that is in contact with the semiconductor layer 108 may be thinner than the conductive layer 112a in the region that is not in contact with the semiconductor layer 108.
  • 6B and other figures show a configuration in which the thickness of the conductive layer 202a in the region that is in contact with the semiconductor layer 208 in the transistor 200 is equal to or approximately equal to the thickness of the conductive layer 202a in the region that is not in contact with the semiconductor layer 208, but this is not a limitation of one embodiment of the present invention.
  • the thickness of the conductive layer 202a in the region that is in contact with the semiconductor layer 208 may be thinner than the thickness of the conductive layer 202a in the region that is not in contact with the semiconductor layer 208.
  • Fig. 8A shows a plan view of the semiconductor device 10A
  • Fig. 8B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 8A.
  • the semiconductor device 10A includes a transistor 100A and a transistor 200A.
  • the transistor 100A is different from the transistor 100 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the transistor 100A has a four-layer stacked structure including insulating layer 110a, insulating layer 110b, insulating layer 110c, and insulating layer 110e on insulating layer 110c as insulating layers sandwiched between conductive layer 112a and conductive layer 112b.
  • the transistor 200A is different from the transistor 200 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the transistor 200A has a five-layer stacked structure including insulating layer 110a, insulating layer 110b, insulating layer 110c, insulating layer 110d on insulating layer 110c, and insulating layer 110e on insulating layer 110d as insulating layers sandwiched between conductive layer 202a and conductive layer 202b.
  • insulating layer 110a, insulating layer 110c, and insulating layer 110e do not have to be provided. The same applies to the other configuration examples shown in this specification.
  • transistor 100A the end of conductive layer 112b extends outside transistor 100 (the side opposite opening 143), and this end is located on the five-layer stack of insulating layers 110a, 110b, 110c, 110d, and 110e.
  • the insulating layer 110d has a function of supplying oxygen to the semiconductor layer 208. Therefore, the insulating layer 110d can be formed using the same material as the insulating layer 110b described above. Furthermore, the insulating layer 110e has a function of suppressing impurities (e.g., water and hydrogen) from entering the insulating layer 110d from above the insulating layer 110d, and a function of suppressing the oxygen contained in the insulating layer 110d from being released above the insulating layer 110d. Therefore, the insulating layer 110e can be formed using the same material as the insulating layers 110a and 110c described above.
  • impurities e.g., water and hydrogen
  • the first insulating layer 110_1 is formed in an island shape, and the second insulating layer 110b is formed on the island-shaped insulating layer 110_1.
  • the transistor 200A of the semiconductor device 10A has an insulating layer (i.e., insulating layer 110b and insulating layer 110d) that supplies oxygen and is sandwiched between the conductive layer 202a and the conductive layer 202b, and has a configuration in which the second insulating layer 110d is formed in an island shape on the first insulating layer 110b formed on the substrate 102.
  • an insulating layer i.e., insulating layer 110b and insulating layer 110d
  • the transistor 200 of the semiconductor device 10 shown in ⁇ Configuration Example 1> the first insulating layer of the two insulating layers that supply oxygen is processed into an island shape
  • the transistor 200A of the semiconductor device 10A the second insulating layer of the two insulating layers that supply oxygen is processed into an island shape.
  • the channel length of the vertical channel transistor can be adjusted by processing one of the insulating layers (insulating layers that supply oxygen) of the stacked structure sandwiched between the source electrode and drain electrode of the vertical channel transistor into an island shape. This makes it possible to make the channel lengths of two or more transistors included in the semiconductor device different from each other. Details of the semiconductor device 10 shown in ⁇ Configuration Example 1> and an example of a method for manufacturing the semiconductor device 10A will be described in Embodiment 2.
  • transistors 100A and 200A in the semiconductor device 10A other than the differences described above, the description of the transistors 100 and 200 in the semiconductor device 10 shown in ⁇ Configuration Example 1> can be referred to, and therefore a detailed description will be omitted.
  • the semiconductor device 10A can also achieve the same effects as the semiconductor device 10 shown in Configuration Example 1.
  • Fig. 9A shows a plan view of the semiconductor device 10B
  • Fig. 9B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 9A.
  • the semiconductor device 10B has a transistor 100A and a transistor 200B.
  • the above-mentioned contents can be referred to for the transistor 100A.
  • the transistor 200B is different from the transistor 200 of the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the transistor 200B has a six-layer stacked structure of insulating layer 110a, insulating layer 110_1 on insulating layer 110a, insulating layer 110b on insulating layer 110_1, insulating layer 110c on insulating layer 110b, insulating layer 110d on insulating layer 110c, and insulating layer 110e on insulating layer 110d as insulating layers sandwiched between conductive layer 202a and conductive layer 202b.
  • the first insulating layer 110_1 is formed in an island shape
  • the second insulating layer 110b is formed on the island insulating layer 110_1
  • the third insulating layer 110d is formed in an island shape on insulating layer 110b.
  • the transistor 200B of the semiconductor device 10B has a configuration that combines the transistor 200 (see FIG. 6B) of the semiconductor device 10 shown in ⁇ Configuration Example 1> and the transistor 200A (see FIG. 8B) of the semiconductor device 10A shown in ⁇ Configuration Example 2>. Therefore, the transistor 200B of the semiconductor device 10B has three insulating layers (insulating layer 110_1, insulating layer 110b, and insulating layer 110d) that can supply oxygen to the semiconductor layer 208.
  • the transistor 200B in the semiconductor device 10B can be understood by referring to the description of the transistor 200 in the semiconductor device 10 shown in ⁇ Configuration Example 1> and the transistor 200A in the semiconductor device 10A shown in ⁇ Configuration Example 2>, and therefore a detailed description will be omitted.
  • the transistor 200B of the semiconductor device 10B has a thicker insulating layer sandwiched between the source electrode and the drain electrode and a longer channel length than the transistor 200 of the semiconductor device 10 and the transistor 200A of the semiconductor device 10A. Therefore, the semiconductor device 10B can be suitably used in circuits that require high saturation characteristics and high source-drain breakdown voltage.
  • Fig. 10A shows a plan view of the semiconductor device 10C
  • Fig. 10B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 10A.
  • the semiconductor device 10C includes a transistor 100 and a transistor 200C.
  • the above description can be referred to for the transistor 100.
  • the transistor 200C also differs from the transistor 200 included in the semiconductor device 10 shown in Configuration Example 1 in that the insulating layer sandwiched between the conductive layer 202a and the conductive layer 202b has a three-layer stacked structure (insulating layer 110a, insulating layer 110b, and insulating layer 110c). In both the transistor 100 and the transistor 200C, the insulating layer that supplies oxygen to each semiconductor layer is only the insulating layer 110b.
  • the transistor 100 of the semiconductor device 10C is provided on an island-shaped insulating layer 107 formed on the substrate 102.
  • the insulating layer 110a is provided to cover a part of the upper surface of the substrate 102, the side of the insulating layer 107, a part of the upper surface and the side of the conductive layer 112a, and a part of the upper surface and the side of the conductive layer 202a.
  • the conductive layer 112b that functions as the other of the source electrode or drain electrode of the transistor 100 in the semiconductor device 10C and the conductive layer 202b that functions as the other of the source electrode or drain electrode of the transistor 200C are provided on the insulating layer 110c so that their heights are approximately the same.
  • the channel length of transistor 100 in semiconductor device 10C i.e., the film thicknesses of insulating layers 110a, 110b, and 110c in the region sandwiched between conductive layers 112a and 112b
  • the channel length of transistor 200C i.e., the film thicknesses of insulating layers 110a, 110b, and 110c in the region sandwiched between conductive layers 202a and 202b
  • an island-shaped insulating layer is provided on a substrate, and multiple vertical channel transistors are formed on the substrate on which the island-shaped insulating layer is formed, so that transistors with different channel lengths can be formed simultaneously. Note that details of an example of a method for manufacturing the semiconductor device 10C will be described in embodiment 2.
  • the description of the transistor 200 of the semiconductor device 10 shown in ⁇ Configuration Example 1> can be referred to, so a detailed description will be omitted.
  • the semiconductor device 10C can also achieve the same effects as the semiconductor device 10 shown in Configuration Example 1.
  • Fig. 11A shows a plan view of the semiconductor device 10D
  • Fig. 11B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 11A.
  • the semiconductor device 10D includes a transistor 100 and a transistor 200D.
  • the transistor 100 the above-mentioned contents can be referred to.
  • the transistor 200D is different from the transistor 200 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the insulating layer sandwiched between the conductive layer 202a and the conductive layer 202b has a five-layer stacked structure (insulating layer 110a, insulating layer 110_1, insulating layer 110_2, insulating layer 110b, and insulating layer 110c).
  • the transistor 200D of the semiconductor device 10D has an insulating layer 110a between the conductive layer 202a and the conductive layer 202b, an insulating layer 110_1 formed in an island shape on the insulating layer 110a, an insulating layer 110_2 formed in an island shape covering the insulating layer 110_1, an insulating layer 110b formed on the insulating layer 110_2, and an insulating layer 110c formed on the insulating layer 110b.
  • the insulating layer 110_2 has a function of supplying oxygen to the semiconductor layer 208. Therefore, the insulating layer 110_2 can be formed using the same material as the insulating layer 110b and the insulating layer 110_1 described above. Therefore, the transistor 200D of the semiconductor device 10D has three insulating layers (insulating layer 110_1, insulating layer 110_2, and insulating layer 110b) that can supply oxygen to the semiconductor layer 208.
  • the description of the transistor 200 of the semiconductor device 10 shown in ⁇ Configuration Example 1> can be referred to, so a detailed description will be omitted.
  • the transistor 200D of the semiconductor device 10D has a thicker insulating layer sandwiched between the source electrode and the drain electrode and a longer channel length than the transistor 200 of the semiconductor device 10. Therefore, the semiconductor device 10D can be suitably used in circuits that require high saturation characteristics and high source-drain breakdown voltage.
  • FIG. 12 shows a cross-sectional view of a modification of the semiconductor device 10 shown in Configuration Example 1.
  • the semiconductor device 10 may be configured to include three or more vertical channel transistors each having a different channel length.
  • the semiconductor device 10 is shown to have a transistor 300 in addition to the transistors 100 and 200 shown in FIG. 6B.
  • the transistor 300 included in the semiconductor device 10 shown in FIG. 12 includes a conductive layer 304, an insulating layer 106, a semiconductor layer 308, a conductive layer 302a, and a conductive layer 302b.
  • the conductive layer 304 functions as a gate electrode.
  • a part of the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 302a functions as one of the source electrode and the drain electrode, and the conductive layer 302b functions as the other of the source electrode and the drain electrode.
  • the entire region of the semiconductor layer 308 that overlaps with the gate electrode via the gate insulating layer between the source electrode and the drain electrode functions as a channel formation region.
  • the region of the semiconductor layer 308 that is in contact with the source electrode functions as a source region
  • the region that is in contact with the drain electrode functions as a drain region.
  • the conductive layer 302a is provided in a region on the substrate 102 that is different from the conductive layer 112a and the conductive layer 202a.
  • the conductive layer 302a can be formed in the same process using the same material as the conductive layer 112a and the conductive layer 202a.
  • an insulating layer 110a, an insulating layer 210_1 on the insulating layer 110a, an insulating layer 210_2 on the insulating layer 210_1, an insulating layer 110b on the insulating layer 210_2, and an insulating layer 110c on the insulating layer 110b are provided on the conductive layer 302a.
  • a conductive layer 302b is provided on the insulating layer 110c.
  • the insulating layer 110a, the insulating layer 210_1, the insulating layer 210_2, the insulating layer 110b, and the insulating layer 110c have regions sandwiched between the conductive layer 302a and the conductive layer 302b.
  • the conductive layer 302a has a region overlapping with the conductive layer 302b via the insulating layer 110a, the insulating layer 210_1, the insulating layer 210_2, the insulating layer 110b, and the insulating layer 110c.
  • the insulating layer 110a, the insulating layer 210_1, the insulating layer 210_2, the insulating layer 110b, and the insulating layer 110c have an opening 341 in a region overlapping with the conductive layer 302a.
  • the conductive layer 302a is exposed in the opening 341.
  • the conductive layer 302b has an opening 343 in a region overlapping with the conductive layer 302a.
  • the opening 343 is provided in a region overlapping with the opening 341.
  • the insulating layers that supply oxygen to the semiconductor layer 308 are three layers: insulating layer 210_1, insulating layer 210_2, and insulating layer 110b. Therefore, the insulating layer 210_1 and insulating layer 210_2 can be made of the same material as the insulating layer 110b and insulating layer 110_1 described above. Note that the insulating layer 210_2 can be formed in the same process as the insulating layer 110_1.
  • the semiconductor layer 308 is provided so as to cover the opening 341 and the opening 343.
  • the semiconductor layer 308 has an area in contact with the upper surface and side surface of the conductive layer 302b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 210_2, the side surface of the insulating layer 210_1, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 302a.
  • the semiconductor layer 308 is electrically connected to the conductive layer 302a through the opening 341 and the opening 343.
  • the semiconductor layer 308 has a shape that follows the upper surface and side surface of the conductive layer 302b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 210_2, the side surface of the insulating layer 210_1, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 302a.
  • the conductive layer 302b can be formed in the same process and using the same material as the conductive layer 112b and the conductive layer 202b.
  • the semiconductor layer 308 can be formed in the same process and using the same material as the semiconductor layer 108 and the semiconductor layer 208.
  • the insulating layer 106 which functions as a gate insulating layer of the transistor 300, is provided so as to cover the opening 341 and the opening 343 via the semiconductor layer 308.
  • the insulating layer 106 is provided on the semiconductor layer 108, the conductive layer 112b, the semiconductor layer 208, the conductive layer 202b, the semiconductor layer 308, the conductive layer 302b, and the insulating layer 110c.
  • the insulating layer 106 has a region in contact with the upper surface of the semiconductor layer 108, the side of the conductive layer 112b, the upper surface of the semiconductor layer 208, the side of the conductive layer 202b, the upper surface of the semiconductor layer 308, the side of the conductive layer 302b, and the upper surface of the insulating layer 110c.
  • the insulating layer 106 has a shape along the upper surface of the insulating layer 110c, the side of the conductive layer 112b, the upper surface of the semiconductor layer 108, the side of the conductive layer 202b, the upper surface of the semiconductor layer 208, the side of the conductive layer 302b, and the upper surface of the semiconductor layer 308.
  • the conductive layer 304 which functions as the gate electrode of the transistor 300, is provided in contact with the upper surface of the insulating layer 106.
  • the conductive layer 304 has a region that overlaps with the semiconductor layer 308 via the insulating layer 106. In this region, the conductive layer 304 has a shape that follows the upper surface of the insulating layer 106.
  • the conductive layer 304 can be formed in the same process using the same material as the conductive layer 104 and the conductive layer 204.
  • the semiconductor device 10 shown in FIG. 12 By having three transistors with different channel lengths, as in the semiconductor device 10 shown in FIG. 12, it is possible to increase the variety of transistor features possessed by a single semiconductor device compared to a case in which there are two transistors (see FIG. 6B). Note that the number of transistors possessed by the semiconductor device 10 may be four or more.
  • FIG. 13 shows a cross-sectional view of a modification of the semiconductor device 10 shown in Configuration Example 1, which is different from Configuration Example 6.
  • the semiconductor device 10 shown in FIG. 13 differs from the semiconductor device 10 shown in ⁇ Configuration Example 6> in that the transistor 300 does not have the insulating layer 210_2. Also, the semiconductor device 10 shown in ⁇ Configuration Example 6> differs from the semiconductor device 10 shown in ⁇ Configuration Example 6> in that the insulating layer 110_1 is provided in both the transistor 200 and the transistor 300.
  • the insulating layer 110_1 extends to the transistor 300 side and is provided not only on the conductive layer 202a but also on the conductive layer 302a and the insulating layer 210_1.
  • FIG. 14 shows a cross-sectional view of a modification of the semiconductor device 10A shown in Configuration Example 2.
  • the semiconductor device 10A is shown to have a transistor 300A in addition to the transistors 100A and 200A shown in FIG. 8B.
  • the transistor 300A of the semiconductor device 10A shown in FIG. 14 is different from the transistor 300 (see FIG. 12) of the semiconductor device 10 shown in ⁇ Configuration Example 6> in that there are seven insulating layers sandwiched between the conductive layers 302a and 302b (insulating layer 110a, insulating layer 110b, insulating layer 110c, insulating layer 110d, insulating layer 110e, insulating layer 110f, and insulating layer 110g).
  • insulating layer 110a, insulating layer 110c, insulating layer 110e, and insulating layer 110g do not necessarily have to be provided. The same applies to the other configuration examples shown in this specification.
  • the insulating layer 110b, the insulating layer 110d, and the insulating layer 110f have a function of supplying oxygen to the semiconductor layer 308. Therefore, the insulating layer 110f can be made of the same material as the insulating layer 110b and the insulating layer 110d described above.
  • the insulating layer 110a, the insulating layer 110c, the insulating layer 110e, and the insulating layer 110g have a function of suppressing impurities (e.g., water and hydrogen) from entering the insulating layer 110b, the insulating layer 110d, and the insulating layer 110f from the outside of the semiconductor device 10A, and a function of suppressing the oxygen contained in the insulating layer 110b, the insulating layer 110d, and the insulating layer 110f from being released to the outside of the semiconductor device 10A. Therefore, the insulating layer 110g can be made of the same material as the insulating layer 110a, the insulating layer 110c, and the insulating layer 110e described above.
  • impurities e.g., water and hydrogen
  • the semiconductor device 10A shown in FIG. 14 By having three transistors with different channel lengths, as in the semiconductor device 10A shown in FIG. 14, it is possible to increase the variety of transistor features possessed by a single semiconductor device compared to a case in which there are two transistors (see FIG. 8B). Note that the number of transistors possessed by the semiconductor device 10A may be four or more.
  • FIG. 15 shows a cross-sectional view of a modification of the semiconductor device 10B shown in Configuration Example 3.
  • semiconductor device 10B is shown having a transistor 300B in addition to transistor 100A and transistor 200B shown in FIG. 9B.
  • the transistor 300B of the semiconductor device 10B shown in FIG. 15 differs from the transistor 300 (see FIG. 12) of the semiconductor device 10 shown in ⁇ Configuration Example 6> in that there are five insulating layers sandwiched between the conductive layers 302a and 302b (insulating layer 110a, insulating layer 210_1, insulating layer 110b, insulating layer 110c, and insulating layer 110e).
  • the insulating layer 210_1 and the insulating layer 110b have a function of supplying oxygen to the semiconductor layer 308.
  • the insulating layer 110a, the insulating layer 110c, and the insulating layer 110e have a function of preventing impurities (e.g., water and hydrogen) from entering the insulating layer 210_1 and the insulating layer 110b from outside the semiconductor device 10B, and a function of preventing oxygen contained in the insulating layer 210_1 and the insulating layer 110b from being released to the outside of the semiconductor device 10B.
  • impurities e.g., water and hydrogen
  • the insulating layer 210_1 can be formed in the same process as the insulating layer 110_1.
  • the semiconductor device 10B shown in FIG. 15 By having three transistors with different channel lengths, as in the semiconductor device 10B shown in FIG. 15, it is possible to increase the variety of transistor features possessed by a single semiconductor device compared to a case in which there are two transistors (see FIG. 9B). Note that the number of transistors possessed by the semiconductor device 10B may be four or more.
  • FIG. 16 shows a cross-sectional view of a modified example of the semiconductor device 10B shown in ⁇ Configuration Example 3>, which is different from ⁇ Configuration Example 9>.
  • the semiconductor device 10B shown in FIG. 16 differs from the semiconductor device 10B shown in ⁇ Configuration Example 9> in that the transistor 200B does not have the insulating layer 110_1. Also, the semiconductor device 10B differs from the semiconductor device 10B shown in ⁇ Configuration Example 9> in that the insulating layer 210_1 is provided in both the transistor 200B and the transistor 300B.
  • the insulating layer 210_1 extends to the transistor 200B side and is provided not only on the conductive layer 302a but also on the conductive layer 202a.
  • Fig. 17A shows a plan view of the semiconductor device 10E
  • Fig. 17B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 17A.
  • the semiconductor device 10E includes a transistor 100E and a transistor 200E.
  • the transistor 100E is different from the transistor 100 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the conductive layer 112b functioning as the other of the source electrode and the drain electrode is in contact with the top surface of the semiconductor layer 108.
  • the transistor 200E is also different from the transistor 200 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the conductive layer 202b functioning as the other of the source electrode and the drain electrode is in contact with the top surface of the semiconductor layer 208.
  • the semiconductor device of one embodiment of the present invention may have a structure in which the conductive layer functioning as the other of the source electrode and drain electrode is in contact with the bottom surface of the semiconductor layer (the surface on the insulating layer 110 side) or in contact with the top surface of the semiconductor layer, depending on the ease of manufacturing or the target to which the semiconductor device is applied.
  • FIG. 17B shows a configuration in which the conductive layer functioning as the other of the source electrode or drain electrode is in contact with the top surface of the semiconductor layer in both the transistor 100E and the transistor 200E included in the semiconductor device 10E, but this is not limited thereto.
  • the conductive layer functioning as the other of the source electrode or drain electrode in only some of the transistors included in the semiconductor device may be in contact with the bottom surface of the semiconductor layer (the surface on the insulating layer 110 side), and the conductive layer functioning as the other of the source electrode or drain electrode in the remaining transistors may be in contact with the top surface of the semiconductor layer.
  • transistors 100E and 200E of the semiconductor device 10E other than the differences described above, the description of the transistors 100 and 200 of the semiconductor device 10 shown in ⁇ Configuration Example 1> can be referred to, and therefore a detailed description will be omitted.
  • Fig. 18A shows a plan view of the semiconductor device 10F
  • Fig. 18B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 18A.
  • the semiconductor device 10F includes a transistor 100F and a transistor 200F.
  • the transistor 100F is different from the transistor 100 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the end of the conductive layer 112b, which functions as the other of the source electrode and drain electrode, on the opening 143 side is located outside the end of the opening 141.
  • the transistor 200F is also different from the transistor 200 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in that the end of the conductive layer 202b, which functions as the other of the source electrode and drain electrode, on the opening 243 side is located outside the end of the opening 241.
  • the semiconductor device 10F has the above-mentioned configuration, in a plan view (see FIG. 18A), in the transistor 100F, the upper end of the insulating layer 110 on the opening 141 side does not match the lower end of the conductive layer 112b on the opening 143 side. Similarly, in the transistor 200F, the upper end of the insulating layer 110 and the insulating layer 110_1 on the opening 241 side does not match the lower end of the conductive layer 202b on the opening 243 side. Also, in a cross-sectional view (see FIG. 18B), in the transistor 100F, a step is generated between the upper end of the insulating layer 110 on the opening 141 side and the lower end of the conductive layer 112b on the opening 143 side. Similarly, in the transistor 200F, a step is generated between the upper end of the insulating layer 110 and the insulating layer 110_1 on the opening 241 side and the lower end of the conductive layer 202b on the opening 243 side.
  • transistor 100F the area of the surface on which the semiconductor layer 108 is formed can be increased compared to transistor 100 (see FIG. 6B) that does not have the above-mentioned step.
  • transistor 200F the area of the surface on which the semiconductor layer 208 is formed can be increased compared to transistor 200 (see FIG. 6B) that does not have the above-mentioned step. Therefore, it can be said that the transistor in semiconductor device 10F has a higher coverage of the surface on which the semiconductor layer is formed than the transistor in semiconductor device 10 shown in ⁇ Configuration Example 1>.
  • both the transistor 100F and the transistor 200F included in the semiconductor device 10F have a structure in which there is a step between the top end of the insulating layer 110 and the bottom end of the conductive layer that functions as the other of the source electrode or drain electrode, but this is not limited thereto.
  • only some of the multiple transistors included in the semiconductor device may have a step between the top end of the insulating layer 110 and the bottom end of the conductive layer that functions as the other of the source electrode or drain electrode.
  • transistors 100F and 200F of the semiconductor device 10F other than the differences described above, the description of the transistors 100 and 200 of the semiconductor device 10 shown in ⁇ Configuration Example 1> can be referred to, and therefore a detailed description will be omitted.
  • Fig. 19A shows a plan view of the semiconductor device 10G
  • Fig. 19B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 19A.
  • the semiconductor device 10G has a transistor 100F and a transistor 200G.
  • the transistor 100F the above-mentioned contents can be referred to.
  • the transistor 200G also differs from the transistor 200F of the semiconductor device 10F shown in ⁇ Configuration Example 12> in that the taper angle of the side surface of the insulating layer 110a and the insulating layer 110_1 on the opening 241 side is different from the taper angle of the side surface of the insulating layer 110b and the insulating layer 110c on the opening 241 side.
  • the taper angles of the side surfaces of the insulating layers 110a, 110_1, 110b, and 110c on the opening 241 side are approximately the same.
  • the taper angles of the side surfaces of the insulating layers 110a and 110_1 on the opening 241 side are smaller than the taper angles of the side surfaces of the insulating layers 110b and 110c on the opening 241 side.
  • the transistor 200G of the semiconductor device 10G can provide better coverage of the surface on which the semiconductor layer 208 is to be formed than the transistor 200F of the semiconductor device 10F shown in ⁇ Configuration Example 12>.
  • the taper angles of the side surfaces of the insulating layers 110a, 110_1, 110b, and 110c on the opening 241 side are roughly the same as in the transistor 200F, it is possible to form the opening 241 all at once, and the process can be simplified compared to the transistor 200G.
  • FIG. 19B shows a configuration in which the taper angle of the side of the insulating layer 110a and the insulating layer 110_1 on the opening 241 side is smaller than the taper angle of the side of the insulating layer 110b and the insulating layer 110c on the opening 241 side, but this is not the only possible configuration.
  • the taper angle of the side of the insulating layer 110a and the insulating layer 110_1 on the opening 241 side may be larger than the taper angle of the side of the insulating layer 110b and the insulating layer 110c on the opening 241 side.
  • the description of the transistor 200G in the semiconductor device 10G can be referred to in the description of the transistor 200F in the semiconductor device 10F shown in ⁇ Configuration Example 12>, so a detailed description will be omitted.
  • Fig. 20A shows a plan view of the semiconductor device 10H
  • Fig. 20B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 20A.
  • the semiconductor device 10H includes a transistor 100F and a transistor 200H.
  • the transistor 100F the above description can be referred to.
  • the transistor 200H is different from the transistor 200F included in the semiconductor device 10F shown in ⁇ Configuration Example 12> in that the side surfaces of the insulating layer 110a and the insulating layer 110_1 on the opening 241 side are located more inward than the side surfaces of the insulating layer 110b and the insulating layer 110c on the opening 241 side.
  • the transistor 200H As a result, in the transistor 200H, the area of the surface on which the semiconductor layer 208 is formed can be increased more than in the transistor 200F (see FIG. 18B) of the semiconductor device 10F shown in Configuration Example 12. Therefore, it can be said that the transistor 200H has a higher coverage of the surface on which the semiconductor layer 208 is formed than the transistor 200F.
  • the description of the transistor 200H in the semiconductor device 10H can be referred to in the description of the transistor 200F in the semiconductor device 10F shown in ⁇ Configuration Example 12>, so a detailed description will be omitted.
  • Fig. 21A shows a plan view of the semiconductor device 10I
  • Fig. 21B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 21A.
  • the semiconductor device 10I includes a transistor 100I and a transistor 200I.
  • the transistors 100I and 200I included in the semiconductor device 10I are different from the transistors 100 and 200 included in the semiconductor device 10 shown in ⁇ Configuration Example 1> in the arrangement of the source and drain electrodes and the size of the openings 141 and 241.
  • the conductive layer 112a functioning as one of the source electrode and the drain electrode and the conductive layer 112b functioning as the other of the source electrode and the drain electrode are provided so as to overlap in a plan view (see FIG. 6A), and each is provided so as to cover the opening 141.
  • the opening 141 is provided so as to fit inside the semiconductor layer 108 in a plan view.
  • the conductive layer 202a functioning as one of the source electrode and the drain electrode and the conductive layer 202b functioning as the other of the source electrode and the drain electrode are provided so as to overlap in a plan view (see FIG. 6A), and each is provided so as to cover the opening 241.
  • the opening 241 is provided so as to fit inside the semiconductor layer 208 in a plan view.
  • the conductive layers 112a and 112b are spaced apart from each other in a plan view (see FIG. 21A).
  • the opening 141 does not fit within the semiconductor layer 108 in a plan view, and the opening 141 is longer in the Y direction than the semiconductor layer 108.
  • the conductive layers 202a and 202b are spaced apart from each other in a plan view (see FIG. 21A).
  • the opening 241 does not fit within the semiconductor layer 208 in a plan view, and the opening 241 is longer in the Y direction than the semiconductor layer 208.
  • transistors in the semiconductor device 10I has the configuration described above, like the transistors in each of the semiconductor devices shown in ⁇ Configuration Example 1> to ⁇ Configuration Example 14>, by varying the film thickness of the insulating layer sandwiched between the source electrode and the drain electrode within the substrate plane, transistors with different channel lengths can be formed.
  • Fig. 22A shows a plan view of the semiconductor device 10J
  • Fig. 22B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 22A.
  • the semiconductor device 10J includes a transistor 100J and a transistor 200J.
  • the transistors 100J and 200J included in the semiconductor device 10J are different in size from the transistors 100I and 200I included in the semiconductor device 10I shown in ⁇ Configuration Example 15> in that the conductive layer that functions as one of the source electrode and the drain electrode is different.
  • the conductive layer 112a functioning as one of the source electrode and the drain electrode has an area that overlaps only with the A1 side of the opening 141 in a planar view (see FIG. 21A).
  • the conductive layer 112a and the conductive layer 112b functioning as the other of the source electrode and the drain electrode are provided to have a gap therebetween in a planar view.
  • the conductive layer 202a functioning as one of the source electrode and the drain electrode has an area that overlaps only with the A1 side of the opening 241 in a planar view (see FIG. 21A).
  • the conductive layer 202a and the conductive layer 202b functioning as the other of the source electrode and the drain electrode are provided to have a gap therebetween in a planar view.
  • transistor 100J of semiconductor device 10J conductive layer 112a is provided to have an area that overlaps conductive layer 112b in a plan view, and is longer in the X direction than conductive layer 112a of transistor 100I.
  • conductive layer 202a is provided to have an area that overlaps conductive layer 202b in a plan view, and is longer in the X direction than conductive layer 202a of transistor 200I.
  • transistors 100J and 200J of the semiconductor device 10J other than the differences described above, the description of the transistors 100I and 200I of the semiconductor device 10I shown in ⁇ Configuration Example 15> can be referred to, and therefore a detailed description will be omitted.
  • Fig. 23A shows a plan view of the semiconductor device 10K
  • Fig. 23B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 23A.
  • the semiconductor device 10K includes a transistor 100K and a transistor 200K.
  • the transistors 100K and 200K of the semiconductor device 10K differ from the transistors 100I and 200I of the semiconductor device 10I shown in ⁇ Configuration Example 15> in that both the source electrode and the drain electrode of the semiconductor device 10K are provided so as to be approximately the same height on the insulating layer 110.
  • the semiconductor device 10K also differs from the transistors 100I and 200I of the semiconductor device 10I shown in ⁇ Configuration Example 15> in that the semiconductor layer 108 and the semiconductor layer 208 each have an island-shaped conductive layer below (on the substrate 102 side).
  • the transistor 100K in the semiconductor device 10K has an island-shaped conductive layer 112c on the substrate 102, and has a conductive layer 112b_1 and a conductive layer 112b_2 on the insulating layer 110c through the insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c).
  • the conductive layer 112b_1 functions as one of the source electrode and the drain electrode.
  • the conductive layer 112b_2 functions as the other of the source electrode and the drain electrode.
  • the conductive layer 112c is an independent conductive layer that is not electrically connected to other conductive layers.
  • such a conductive layer is also referred to as a floating electrode.
  • the transistor 200K of the semiconductor device 10K has an island-shaped conductive layer 202c in a region different from the conductive layer 112c on the substrate 102, and has a conductive layer 202b_1 and a conductive layer 202b_2 on the insulating layer 110c through the insulating layer 110a, the insulating layer 110_1, the insulating layer 110b, and the insulating layer 110c.
  • the conductive layer 202b_1 functions as one of the source electrode and the drain electrode.
  • the conductive layer 202b_2 functions as the other of the source electrode and the drain electrode.
  • the conductive layer 202c is an independent conductive layer (floating electrode) that is not electrically connected to other conductive layers.
  • the conductive layer 112b_1 corresponds to the conductive layer 112a in the transistor 100I of the semiconductor device 10I shown in ⁇ Configuration Example 15>.
  • the conductive layer 112b_2 corresponds to the conductive layer 112b in the transistor 100I of the semiconductor device 10I shown in ⁇ Configuration Example 15>.
  • the conductive layer 202b_1 corresponds to the conductive layer 202a in the transistor 200I of the semiconductor device 10I shown in ⁇ Configuration Example 15>.
  • the conductive layer 202b_2 corresponds to the conductive layer 202b in the transistor 200I of the semiconductor device 10I shown in ⁇ Configuration Example 15>.
  • transistors 100K and 200K of the semiconductor device 10K other than the differences described above, the description of the transistors 100I and 200I of the semiconductor device 10I shown in ⁇ Configuration Example 15> can be referred to, and therefore a detailed description will be omitted.
  • Figure 24A is a plan view of transistor 100K.
  • Figure 24B is an enlarged view of transistor 100K shown in Figure 23B.
  • transistor 200K which has the same structure as transistor 100K.
  • the region in contact with the conductive layer 112b_1 functions as one of the source region and the drain region
  • the region in contact with the conductive layer 112b_2 functions as the other of the source region and the drain region.
  • the conductive layer 112c functions as a floating electrode, so that in the semiconductor layer 108, the region between the conductive layer 112b_1 and the conductive layer 112c, and the region between the conductive layer 112b_2 and the conductive layer 112c each function as a channel formation region.
  • transistor 100K has two channel formation regions between the source electrode and the drain electrode, via a floating electrode.
  • Figure 24C shows a circuit diagram corresponding to transistor 100K. As shown in Figure 24C, transistor 100K has a configuration equivalent to two transistors connected in series via conductive layer 112c. In addition, the two transistors share conductive layer 104 as their respective gate electrodes.
  • the channel length of the transistor 100K is the distance between the source region and the floating electrode, and the distance between the drain region and the floating electrode.
  • the channel length L100_1 and the channel length L100_2 of the transistor 100K are each indicated by a dashed double-headed arrow.
  • the channel length L100_1 is the distance between the end of the region where the semiconductor layer 108 and the conductive layer 112b_1 contact each other and the end of the region where the semiconductor layer 108 and the conductive layer 112c contact each other in a cross-sectional view.
  • the channel length L100_2 is the distance between the end of the region where the semiconductor layer 108 and the conductive layer 112b_2 contact each other and the end of the region where the semiconductor layer 108 and the conductive layer 112c contact each other in a cross-sectional view.
  • the channel width of the transistor 100K is the length of the channel formation region in a direction perpendicular to the channel length direction. In other words, it can be said to be the length of the source region or the drain region in a direction perpendicular to the channel length direction. In other words, the channel width is the length of the region where the semiconductor layer 108 and the conductive layer 112b_1 contact each other and the length of the region where the semiconductor layer 108 and the conductive layer 112b_2 contact each other in a direction perpendicular to the channel length direction.
  • the channel width W100_1 and the channel width W100_2 of the transistor 100K are each indicated by a solid double-headed arrow.
  • the channel width W100_1 is the channel width in the channel formation region between the conductive layer 112b_1 and the conductive layer 112c
  • the channel width W100_2 is the channel width in the channel formation region between the conductive layer 112b_2 and the conductive layer 112c.
  • the channel width W100_1 is the length in the Y direction of the region where the conductive layer 112b_1 and the semiconductor layer 108 overlap in a planar view
  • the channel width W100_2 is the length in the Y direction of the region where the conductive layer 112b_2 and the semiconductor layer 108 overlap in a planar view.
  • Fig. 25A shows a plan view of the semiconductor device 10L
  • Fig. 25B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 25A.
  • the semiconductor device 10L includes a transistor 100L and a transistor 200L.
  • the transistor 100L is different from the transistor 100K included in the semiconductor device 10K shown in ⁇ Configuration Example 17> in that the end of the conductive layer 112b_1 functioning as one of the source electrode or drain electrode on the opening 141 side and the end of the conductive layer 112b_2 functioning as the other of the source electrode or drain electrode on the opening 141 side are located outside the end of the insulating layer 110c on the opening 141 side.
  • the transistor 200L is different from the transistor 200K included in the semiconductor device 10K shown in ⁇ Configuration Example 17> in that the end of the conductive layer 202b_1 functioning as one of the source electrode or drain electrode on the opening 241 side and the end of the conductive layer 202b_2 functioning as the other of the source electrode or drain electrode on the opening 241 side are located outside the end of the insulating layer 110c on the opening 241 side.
  • the semiconductor device 10L has the above-mentioned configuration, in a plan view (see FIG. 25A), in the transistor 100L, the upper end of the insulating layer 110 on the opening 141 side does not match the lower end of the conductive layer 112b_1 on the opening 141 side, and the upper end of the insulating layer 110 on the opening 141 side does not match the lower end of the conductive layer 112b_2 on the opening 141 side.
  • a plan view see FIG.
  • the upper end of the insulating layer 110 and the insulating layer 110_1 on the opening 241 side does not match the lower end of the conductive layer 202b_1 on the opening 241 side
  • the upper end of the insulating layer 110 and the insulating layer 110_1 on the opening 241 side does not match the lower end of the conductive layer 202b_2 on the opening 241 side.
  • a step occurs between the upper end of the insulating layer 110 on the opening 141 side and the lower end of the conductive layer 112b_1 on the opening 141 side.
  • a step occurs between the upper end of the insulating layer 110 on the opening 141 side and the lower end of the conductive layer 112b_2 on the opening 141 side.
  • a step occurs between the upper end of the insulating layer 110 and the insulating layer 110_1 on the opening 241 side and the lower end of the conductive layer 202b_1 on the opening 241 side.
  • a step occurs between the upper end of the insulating layer 110 and the insulating layer 110_1 on the opening 241 side and the lower end of the conductive layer 202b_2 on the opening 241 side.
  • transistor 100L the area of the surface on which the semiconductor layer 108 is formed can be increased more than in transistor 100K (see FIG. 23B) which does not have the above-mentioned step.
  • transistor 200L the area of the surface on which the semiconductor layer 208 is formed can be increased more than in transistor 200K (see FIG. 23B) which does not have the above-mentioned step. Therefore, it can be said that the transistor in semiconductor device 10L has a higher coverage of the surface on which the semiconductor layer is formed than the transistor in semiconductor device 10K shown in ⁇ Configuration Example 17>.
  • both the transistor 100L and the transistor 200L included in the semiconductor device 10L have a structure in which there is a step between the top end of the insulating layer 110 and the bottom end of the conductive layer that functions as a source electrode and a drain electrode, but this is not limited to the above.
  • only some of the transistors included in the semiconductor device may have a step between the top end of the insulating layer 110 and the bottom end of the conductive layer that functions as a source electrode and a drain electrode.
  • transistors 100L and 200L of the semiconductor device 10L other than the differences described above, the description of the transistors 100K and 200K of the semiconductor device 10 shown in ⁇ Configuration Example 17> can be referred to, and therefore a detailed description will be omitted.
  • Fig. 26A shows a plan view of the semiconductor device 10M
  • Fig. 26B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 26A.
  • the semiconductor device 10M includes a transistor 100M and a transistor 200M.
  • the transistor 100M is different from the transistor 100L included in the semiconductor device 10L shown in ⁇ Configuration Example 18> in that the conductive layer 112c functioning as a floating electrode is provided with a gap between it and the conductive layer 112b_1 and the conductive layer 112b_2 functioning as a source electrode or a drain electrode in a plan view (see FIG. 26A).
  • the transistor 200M is different from the transistor 200L included in the semiconductor device 10L shown in ⁇ Configuration Example 18> in that the conductive layer 202c functioning as a floating electrode is provided with a gap between it and the conductive layer 202b_1 and the conductive layer 202b_2 functioning as a source electrode or a drain electrode in a plan view.
  • the semiconductor device having the transistor can be miniaturized.
  • transistors 100M and 200M of the semiconductor device 10M other than the differences described above, the description of the transistors 100L and 200L of the semiconductor device 10L shown in ⁇ Configuration Example 18> can be referenced, and therefore a detailed description will be omitted.
  • Fig. 27A shows a plan view of the semiconductor device 10N
  • Fig. 27B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 27A.
  • the semiconductor device 10N includes a transistor 100N and a transistor 200N.
  • the transistor 100N is different from the transistor 100K included in the semiconductor device 10K shown in ⁇ Configuration Example 17> in that the conductive layer 112b_1 and the conductive layer 112b_2 functioning as a source electrode or a drain electrode are in contact with the top surface of the semiconductor layer 108.
  • the transistor 200N is different from the transistor 200K included in the semiconductor device 10K shown in ⁇ Configuration Example 17> in that the conductive layer 202b_1 and the conductive layer 202b_2 functioning as a source electrode or a drain electrode are in contact with the top surface of the semiconductor layer 208.
  • the semiconductor device of one embodiment of the present invention may have a structure in which the conductive layer functioning as a source electrode or a drain electrode is in contact with the bottom surface of the semiconductor layer (the surface on the insulating layer 110 side) or in contact with the top surface of the semiconductor layer, depending on the ease of manufacturing or the target to which the semiconductor device is applied.
  • FIG. 27B shows a configuration in which the conductive layer functioning as a source electrode or drain electrode is in contact with the upper surface of the semiconductor layer in both transistors 100N and 200N of semiconductor device 10N, but this is not limited thereto.
  • the transistors among a plurality of transistors included in the semiconductor device, only some of the transistors may have a conductive layer functioning as a source electrode or drain electrode in contact with the lower surface (surface on the insulating layer 110 side) of the semiconductor layer, and the remaining transistors may have a conductive layer functioning as a source electrode or drain electrode in contact with the upper surface of the semiconductor layer.
  • transistors 100N and 200N in the semiconductor device 10N other than the differences described above, the description of the transistors 100K and 200K in the semiconductor device 10K shown in ⁇ Configuration Example 17> can be referred to, and therefore a detailed description will be omitted.
  • Fig. 28A shows a plan view of the semiconductor device 100.
  • Fig. 28B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 28A.
  • the semiconductor device 10O includes a transistor 100O and a transistor 200O.
  • the transistor 100O is different from the transistor 100N included in the semiconductor device 10N shown in ⁇ Configuration Example 20> in that the conductive layer 112c functioning as a floating electrode is provided with a gap between it and the conductive layer 112b_1 and the conductive layer 112b_2 functioning as a source electrode or a drain electrode in a plan view (see FIG. 28A).
  • the transistor 200O is different from the transistor 200N included in the semiconductor device 10N shown in ⁇ Configuration Example 20> in that the conductive layer 202c functioning as a floating electrode is provided with a gap between it and the conductive layer 202b_1 and the conductive layer 202b_2 functioning as a source electrode or a drain electrode in a plan view.
  • the semiconductor device having the transistor can be miniaturized.
  • transistors 100O and 200O of the semiconductor device 10O other than the differences described above, the description of the transistors 100N and 200N of the semiconductor device 10N shown in ⁇ Configuration Example 20> can be referred to, and therefore a detailed description will be omitted.
  • 29A and 29B are cross-sectional views of a modification of a transistor 100K (see FIG. 23B) included in a semiconductor device 10K shown in ⁇ Structure example 17>.
  • FIG. 29C is a circuit diagram corresponding to the transistor 100K shown in FIG. 29A and 29B.
  • the transistor 100K shown in FIG. 29A is composed of two transistors, transistor 100K_1 and transistor 100K_2.
  • Transistor 100K_1 has a conductive layer 112c_1 provided in an island shape on substrate 102, conductive layers 112b_1 and 112b_2 provided on conductive layer 112c_1 via insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c), a semiconductor layer 108 having an area in contact with the upper surface of conductive layer 112c_1, the upper surface of conductive layer 112b_1, and the upper surface of conductive layer 112b_2, an insulating layer 106 on semiconductor layer 108, and a conductive layer 104 on insulating layer 106.
  • the conductive layer 112c_1 functions as a floating electrode.
  • the conductive layer 112b_1 functions as one of the source electrode and the drain electrode.
  • the conductive layer 112b_2 functions as the other of the source electrode and the drain electrode.
  • the region between the conductive layer 112b_1 and the conductive layer 112c_1 and the region between the conductive layer 112b_2 and the conductive layer 112c_1 each function as a channel formation region.
  • the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 104 functions as a gate electrode.
  • Transistor 100K_2 has a conductive layer 112c_2 provided in an island shape on substrate 102, conductive layers 112b_2 and 112b_3 provided on conductive layer 112c_2 via insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c), a semiconductor layer 108 having an area in contact with the upper surface of conductive layer 112c_2, the upper surface of conductive layer 112b_2, and the upper surface of conductive layer 112b_3, an insulating layer 106 on semiconductor layer 108, and a conductive layer 104 on insulating layer 106.
  • the conductive layer 112c_2 functions as a floating electrode.
  • the conductive layer 112b_2 functions as one of the source electrode and the drain electrode.
  • the conductive layer 112b_3 functions as the other of the source electrode and the drain electrode.
  • the region between the conductive layer 112b_2 and the conductive layer 112c_2 and the region between the conductive layer 112b_3 and the conductive layer 112c_2 each function as a channel formation region.
  • the insulating layer 106 functions as a gate insulating layer.
  • the conductive layer 104 functions as a gate electrode.
  • transistor 100K has the above-described configuration, it is not necessary to fabricate a semiconductor layer, a gate insulating layer, and a gate electrode for each transistor, which reduces the number of processes.
  • FIG. 29B shows a cross-sectional view of a modified version of transistor 100K that is different from that shown in FIG. 29A.
  • the transistor 100K shown in FIG. 29B differs from the transistor 100K shown in FIG. 29A in that the transistor 100K_2 constituting the transistor 100K has an insulating layer 110_1 in addition to the insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c) as an insulating layer sandwiched between the conductive layer 112c_2 and the conductive layer 112b_2 and the conductive layer 112b_3.
  • the channel length of the transistor 100K_2 is greater than the channel length of the transistor 100K_1 by the thickness of the insulating layer 110_1 in the transistor 100K_1 and the transistor 100K_2 constituting the transistor 100K. In this manner, in the transistor 100K of one embodiment of the present invention, the channel lengths of the multiple transistors constituting the transistor 100K may be different from one another.
  • the transistor 100K shown in Figures 29A and 29B has a structure equivalent to a structure in which four transistors are connected in series via conductive layers 112c_1, 112b_2, and 112c_2, as in the circuit diagram shown in Figure 29C.
  • the four transistors share a semiconductor layer 108 having a channel formation region, an insulating layer 106 functioning as a gate insulating layer, and a conductive layer 104 functioning as a gate electrode.
  • FIGS. 30A and 30B are cross-sectional views of a modification of the transistor 100K shown in Structure Example 22.
  • FIG 30C is a circuit diagram corresponding to the transistor 100K shown in FIG 30A and FIG 30B.
  • the transistor 100K shown in FIG. 30A differs from the transistor 100K shown in FIG. 29A in that the transistors 100K_1 and 100K_2 that constitute the transistor 100K each have a different semiconductor layer.
  • transistor 100K_1 has semiconductor layer 108_1 as the semiconductor layer in which the channel is formed
  • transistor 100K_2 has semiconductor layer 108_2 as the semiconductor layer in which the channel is formed.
  • transistor 100K_1 and transistor 100K_2 By configuring transistor 100K_1 and transistor 100K_2 as described above, a part of conductive layer 112b_2 (specifically, a region that does not overlap with semiconductor layer 108_1 and semiconductor layer 108_2) can function as a floating electrode.
  • FIG. 30B shows an example in which the channel lengths of transistors 100K_1 and 100K_2 constituting the transistor 100K shown in FIG. 30A are different. For specific details, see the description of the transistor 100K shown in FIG. 29B.
  • FIGS. 24> are cross-sectional views of modified examples of the transistor 100K shown in Structure Example 22 and Structure Example 23.
  • FIG 31C is a circuit diagram corresponding to the transistor 100K shown in FIG 31A and FIG 31B.
  • the transistor 100K shown in FIG. 31A differs from the transistor 100K shown in FIG. 29A in that the transistor 100K_1 and the transistor 100K_2 constituting the transistor 100K do not have the conductive layer 112b_2.
  • the region between the conductive layer 112b_1 and the conductive layer 112c_1, the region between the conductive layer 112c_1 and the conductive layer 112c_2, and the region between the conductive layer 112b_3 and the conductive layer 112c_2 in the semiconductor layer 108 can each function as a channel formation region. That is, the transistor 100K shown in FIG. 31A has a structure equivalent to a structure in which three transistors are connected in series via the conductive layer 112c_1 and the conductive layer 112c_2 as in the circuit diagram shown in FIG. 31C. In addition, the three transistors each share the semiconductor layer 108 having a channel formation region, the insulating layer 106 functioning as a gate insulating layer, and the conductive layer 104 functioning as a gate electrode.
  • FIG. 31B shows an example in which the channel lengths of transistors 100K_1 and 100K_2 constituting the transistor 100K shown in FIG. 31A are different. For specific details, see the description of the transistor 100K shown in FIG. 29B.
  • Fig. 32A shows a plan view of the semiconductor device 10P
  • Fig. 32B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 32A.
  • the semiconductor device 10P has a transistor 100 (see Figures 6A and 6B) included in the semiconductor device 10 shown in ⁇ Configuration Example 1> and a transistor 200I (see Figures 21A and 21B) included in the semiconductor device 10I shown in ⁇ Configuration Example 15>.
  • the transistor 100 and transistor 200I of the semiconductor device 10P can be referred to in the description of the transistor 100 of the semiconductor device 10 shown in ⁇ Configuration Example 1> and the description of the transistor 200I of the semiconductor device 10I shown in ⁇ Configuration Example 15>, and therefore detailed description will be omitted.
  • a semiconductor device can have two transistors that differ in the arrangement of the source and drain electrodes and in the shape of the opening formed in the insulating layer 110 or the like. This makes it possible to realize a semiconductor device that has both the advantages of the transistor 100 and the transistor 200I described above.
  • Fig. 33A shows a plan view of the semiconductor device 10Q
  • Fig. 33B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 33A.
  • the semiconductor device 10Q has a transistor 100I (see Figures 21A and 21B) included in the semiconductor device 10I shown in Configuration Example 15, and a transistor 200 (see Figures 6A and 6B) included in the semiconductor device 10 shown in Configuration Example 1.
  • the description of the transistor 100I of the semiconductor device 10I shown in ⁇ Configuration Example 15> and the description of the transistor 200 of the semiconductor device 10 shown in ⁇ Configuration Example 1> can be referred to, and therefore a detailed description will be omitted.
  • a semiconductor device can have two transistors that differ in the arrangement of the source and drain electrodes and in the shape of the opening formed in insulating layer 110 or the like. This makes it possible to realize a semiconductor device that has both the advantages of transistor 100I and transistor 200 described above.
  • Fig. 34A shows a plan view of the semiconductor device 10R
  • Fig. 34B shows a cross-sectional view taken along dashed line A1-A2 shown in Fig. 34A.
  • the semiconductor device 10R has a transistor 100 (see Figures 6A and 6B) included in the semiconductor device 10 shown in ⁇ Configuration Example 1> and a transistor 200K (see Figures 23A and 23B) included in the semiconductor device 10K shown in ⁇ Configuration Example 17>.
  • the transistor 100 and transistor 200K in the semiconductor device 10R can be referred to in the description of the transistor 100 in the semiconductor device 10 shown in ⁇ Configuration Example 1> and in the description of the transistor 200K in the semiconductor device 10K shown in ⁇ Configuration Example 17>, and therefore detailed description will be omitted.
  • a semiconductor device according to one embodiment of the present invention can also have two transistors that differ in the arrangement of the source and drain electrodes and in the shape of the opening formed in the insulating layer 110, etc. This makes it possible to realize a semiconductor device that has both the advantages of transistor 100 and transistor 200K described above.
  • 35A shows a circuit diagram in which some of the components shown in FIG. 2C etc. are excerpted.
  • a transistor 51, a transistor 52, a wiring 41, a wiring 43, and a wiring 45 are shown.
  • the transistor 51 in FIG. 35A corresponds to the transistor 100.
  • the transistor 52 in FIG. 35A corresponds to the transistor 200.
  • the conductive layer 104 of the transistor 100 functions as the wiring 41 in FIG. 35A.
  • the conductive layer 112a of the transistor 100 functions as the wiring 43 in FIG. 35A.
  • the conductive layer 202b of the transistor 200 functions as the wiring 45 in FIG. 35A. Therefore, for ease of understanding, in the plan views shown in FIGS.
  • the wiring corresponding to the wiring 41 is shown as the conductive layer 104
  • the wiring corresponding to the wiring 43 is shown as the conductive layer 112a
  • the wiring corresponding to the wiring 45 is shown as the conductive layer 202b.
  • FIG. 35B shows an example of a configuration applicable to the circuit diagram shown in FIG. 35A.
  • Conductive layer 104 and conductive layer 202b are wirings that extend in the Y direction.
  • Conductive layer 112a is a wiring that extends in the X direction and intersects with conductive layer 104 and conductive layer 202b.
  • FIG. 35C is a cross-sectional view corresponding to dashed line E1-E2 shown in FIG. 35B.
  • FIG. 35D is a cross-sectional view corresponding to dashed line E3-E4 shown in FIG. 35B.
  • the conductive layer 112a and the conductive layer 202b are wirings with different heights, and the conductive layer 202b is located higher than the conductive layer 112a. Between the conductive layer 112a and the conductive layer 202b, an insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c) is provided.
  • the conductive layer 202b and the conductive layer 104 are wirings with different heights, and the conductive layer 104 is located above the conductive layer 202b.
  • the conductive layer 104 has a region that is located at a position higher than the conductive layer 202b by the thickness of the insulating layer 106, for example. Furthermore, the conductive layer 104 and the conductive layer 202b are arranged parallel or approximately parallel in a plan view.
  • the conductive layer 112a can function as one of the source electrode and the drain electrode of the transistor 51.
  • the semiconductor layer 108 of the transistor 51 has a region that overlaps with the conductive layer 112a.
  • the semiconductor layer 108 is provided so as to be in contact with the top surface of the conductive layer 112a.
  • the conductive layer 104 can function as a gate electrode of the transistor 51.
  • An insulating layer 106 is provided between the semiconductor layer 108 and the conductive layer 104.
  • the insulating layer 106 functions as a gate insulating layer for the transistor 51.
  • the conductive layer 202b can function as one of the source electrode and drain electrode of the transistor 52.
  • the semiconductor layer 208 of the transistor 52 is provided so as to be in contact with the top surface of the conductive layer 202a which functions as the other of the source electrode and drain electrode of the transistor 52.
  • the conductive layer 204 functions as the gate electrode of the transistor 52.
  • An opening 91 is provided in the insulating layer 106. It is preferable that the conductive layer 204 contacts the upper surface of the conductive layer 112b in the area that overlaps with the opening 91.
  • transistors 100 and 200 shown in Figures 6A and 6B can be applied to transistors 51 and 52, respectively.
  • the descriptions of the corresponding components in transistors 100 and 200 for example, can be referenced.
  • insulating layer 110 is provided on conductive layer 112a, and conductive layer 202b is provided on insulating layer 110.
  • Fig. 36A is a plan view showing a configuration example including the pixel circuit 40A, the wiring 41, the wiring 43, and the wiring 45 shown in Fig. 2C.
  • Fig. 36B is a cross-sectional view corresponding to the dashed line A1-A2 shown in Fig. 36A.
  • the wiring 41 in the pixel circuit 40A corresponds to the conductive layer 104
  • the wiring 43 in the pixel circuit 40A corresponds to the conductive layer 112a
  • the wiring 45 in the pixel circuit 40A corresponds to the conductive layer 202b.
  • FIG. 36A and in plan views described later some of the components, such as the conductive layer electrically connected to the light-emitting element 60, are omitted. Also, in FIG. 36A and in plan views described later, some of the components of the display device, such as the substrate and insulating layer, are omitted.
  • the shapes of conductive layers, semiconductor layers, etc. may be simplified in the plan views.
  • the layout of each component may differ between the plan views, oblique views, and cross-sectional views. Therefore, the dimensions, layout, and shape of each component may differ between the plan views and cross-sectional views. Also, the dimensions, layout, and shape of each component may differ between the oblique views and cross-sectional views.
  • the conductive layer 104 and the conductive layer 202b are wirings that extend in the Y direction.
  • the conductive layer 112a is a wiring that extends in the X direction and intersects with the conductive layer 104 and the conductive layer 202b.
  • the conductive layer 112a and the conductive layer 202b are wirings with different heights, and the conductive layer 202b is located higher than the conductive layer 112a. Between the conductive layer 112a and the conductive layer 202b, an insulating layer 110 (insulating layer 110a, insulating layer 110b, and insulating layer 110c) is provided.
  • the conductive layer 202b and the conductive layer 104 are wirings with different heights, and the conductive layer 104 is located above the conductive layer 202b.
  • the conductive layer 104 has a region that is located at a position higher than the conductive layer 202b by the thickness of the insulating layer 106, for example.
  • the conductive layer 104 and the conductive layer 202b are also arranged parallel or approximately parallel.
  • the space S1 between the conductive layer 104 and the conductive layer 202b is smaller than the wiring width L1 of the conductive layer 104 and smaller than the wiring width L2 of the conductive layer 202b. Since the conductive layer 104 and the conductive layer 202b are different heights, the conductive layer 104 and the conductive layer 202b can be arranged with the space S1 made small.
  • the conductive layer 112a can function as one of the source electrode and drain electrode of the transistor 51.
  • the semiconductor layer 108 of the transistor 51 has a region overlapping with the conductive layer 112a.
  • the insulating layer 110 has an opening 141 that reaches the conductive layer 112a.
  • the conductive layer 112b has an opening 143 at a position overlapping with the opening 141.
  • the semiconductor layer 108 is provided to have a region located inside the opening 141 and the opening 143 so as to cover the opening 141 and the opening 143.
  • the semiconductor layer 108 is provided so as to be in contact with the upper surface of the conductive layer 112a.
  • the semiconductor layer 108 has a region located inside the opening 143 of the conductive layer 112b that functions as the other of the source electrode and drain electrode of the transistor 51, and a region provided so as to be in contact with the upper surface of the conductive layer 112b.
  • the conductive layer 104 can function as the gate electrode of the transistor 51.
  • the conductive layer 104 has a wider wiring width in the region where it overlaps with the semiconductor layer 108 of the transistor 51.
  • the conductive layer 104 can also be described as having a branch in the region where it overlaps with the semiconductor layer 108 of the transistor 51.
  • An insulating layer 106 is provided between the semiconductor layer 108 and the conductive layer 104.
  • the insulating layer 106 functions as a gate insulating layer for the transistor 51.
  • the conductive layer 202b can function as one of the source electrode or drain electrode of the transistor 52.
  • the semiconductor layer 208 of the transistor 52 is provided so as to be in contact with the top surface of the conductive layer 202a which functions as the other of the source electrode or drain electrode of the transistor 52.
  • the conductive layer 204 functions as the gate electrode of the transistor 52 and one electrode of the capacitor 57.
  • the conductive layer 312 functions as the other electrode of the capacitor 57.
  • the conductive layers 104 and 204 have regions where the heights are the same. Furthermore, the conductive layers 104 and 204 have, for example, the same material. Furthermore, when the conductive layer 104 has a layered structure, the conductive layer 204 also has, for example, a similar layered structure.
  • the conductive layers 104 and 204 can be formed, for example, by processing the same conductive film.
  • the height of the wiring, conductive layer, semiconductor layer, insulating layer, etc. of the display device can be, for example, the distance from a reference plane. For example, the surface of a substrate, a flat region of a film provided on a substrate, etc. can be used as the reference plane.
  • the conductive layer 112a and the conductive layer 202a have regions where the heights are the same. Furthermore, the conductive layer 112a and the conductive layer 202a have, for example, the same material. Furthermore, if the conductive layer 112a has a layered structure, the conductive layer 202a also has, for example, a similar layered structure. The conductive layer 112a and the conductive layer 202a can be formed, for example, by processing the same conductive film.
  • the conductive layer 202b, the conductive layer 112b, and the conductive layer 312 have regions where the heights are the same.
  • the conductive layer 202b, the conductive layer 112b, and the conductive layer 312 have, for example, the same material.
  • the conductive layer 112b and the conductive layer 312 also have, for example, a similar layered structure.
  • the conductive layer 202b, the conductive layer 112b, and the conductive layer 312 can be formed, for example, by processing the same conductive film.
  • the conductive layer 312 has a region that is provided so as to fill the opening of the insulating layer 110. It is preferable that the conductive layer 312 contacts the conductive layer 202a in this region. In addition, a plug may be provided in the opening of the insulating layer 110, and the conductive layer 312 and the conductive layer 202a may be electrically connected via the plug.
  • the conductive layer 204 also has a region that is provided so as to fill the opening of the insulating layer 106. It is preferable that the conductive layer 204 contacts the conductive layer 112b in this region. Also, a plug may be provided in the opening of the insulating layer 106, and the conductive layer 204 and the conductive layer 112b may be electrically connected via the plug.
  • An insulating layer 106 is provided between the semiconductor layer 208 and the conductive layer 204, and between the conductive layer 312 and the conductive layer 204.
  • the insulating layer 106 functions as a gate insulating layer for the transistor 52 and as a dielectric layer for the capacitor 57.
  • the pixel electrode of the light-emitting element may be provided, for example, so as to be in contact with the region 82 on the upper surface of the conductive layer 312.
  • FIG. 37 shows an example in which the configuration shown in FIG. 36A is arranged in multiple rows and columns.
  • pixel electrodes 311 electrically connected to light-emitting elements 60 are shown by two-dot chain lines.
  • the pixel electrodes 311 are provided, for example, so as to contact region 82 on the upper surface of the conductive layer 312.
  • FIGS. 38A and 38B show modified examples of the transistor 100 included in the semiconductor device 10 shown in FIGS. 6A and 6B.
  • FIG. 38A shows a plan view of the transistor 100.
  • FIG. 38B shows a cross-sectional view taken along dashed line B1-B2 shown in FIG. 38A.
  • FIGS. 38A and 38B show an example in which the transistor 100 has two openings 141 and two openings 143, which are arranged in the X direction.
  • the two openings 141 are distinguished by being described as opening 141_1 and opening 141_2, and the two openings 143 are distinguished by being described as opening 143_1 and opening 143_2.
  • FIGs. 38A and 38B an example is shown in which different semiconductor layers 108 are provided inside openings 141_1 and 143_1 and inside openings 141_2 and 143_2, and these two semiconductor layers 108 are distinguished by being described as semiconductor layer 108_1 and semiconductor layer 108_2, respectively. Similar descriptions are used in the subsequent drawings.
  • FIG. 39A is a modified example of the configuration shown in FIG. 38A, and shows an example in which the semiconductor layer 108 provided inside openings 141_1 and 143_1 is the same as the semiconductor layer 108 provided inside openings 141_2 and 143_2.
  • FIG. 39A shows an example in which the transistor 100 has two openings 141 and two openings 143, and one semiconductor layer 108.
  • FIG. 39B is a cross-sectional view of dashed line B1-B2 shown in FIG. 39A.
  • the semiconductor layer 108 when the semiconductor layer 108 is formed by photolithography and etching, the alignment accuracy of the photomask can be lower than that of the configuration shown in Figures 38A and 38B. Therefore, the transistor 100 can be manufactured easily.
  • the surface area of the semiconductor layer 108 which has a higher electrical resistance than the conductive layer 112b, can be reduced, so that the on-current of the transistor 100 can be increased compared to the configuration shown in Figures 39A and 39B.
  • the semiconductor layer 108 can also be one in the configurations shown in Figures 40A to 42B described later.
  • FIG. 40A is a modified example of the configuration shown in FIG. 38A, in which two openings 141 and openings 143 are arranged in the Y direction.
  • FIG. 40B is a modified example of the configuration shown in FIG. 40A, in which one opening 141 and opening 143 are provided to the right of the two openings 141 and openings 143 arranged in the Y direction.
  • the centers of the openings 141 and openings 143 in the second row can be located between the centers of the upper openings 141 and openings 143 in the first row and the centers of the lower openings 141 and openings 143 in the first row in the Y direction.
  • FIG. 40C is a modified example of the configuration shown in FIG. 40A, and shows an example in which one opening 141 and one opening 143 are provided on the left and right sides of the two openings 141 and 143 arranged in the Y direction.
  • one opening 141 and one opening 143 are provided in the first row and the third row, and two openings 141 and 143 arranged in the Y direction are provided in the second row, for example, the center of the openings 141 and 143 in the first row and the center of the openings 141 and 143 in the third row can be located between the centers of the upper openings 141 and 143 in the second row and the lower openings 141 and 143 in the second row in the Y direction.
  • FIG. 41A is a modified example of the configuration shown in FIG. 38A, in which four openings 141 and openings 143 are arranged in a matrix of two rows and two columns.
  • FIG. 41B is a modified example of the configuration shown in FIG. 41A, in which one opening 141 and opening 143 are provided below two openings 141 and opening 143 arranged in the X direction.
  • the centers of the openings 141 and openings 143 in the second row can be located between the centers of the openings 141 and openings 143 on the left side of the first row and the centers of the openings 141 and openings 143 on the right side of the first row in the X direction.
  • FIG. 41C shows a modified example of the configuration shown in FIG. 41A, in which the two lower openings 141 and opening 143 are located to the right of the configuration shown in FIG. 41A.
  • the four openings 141 and openings 143 are arranged in a zigzag pattern.
  • FIG. 42A is a modified example of the configuration shown in FIG. 38A, in which nine openings 141 and openings 143 are arranged in a matrix of three rows and three columns.
  • FIG. 42B is a modified example of the configuration shown in FIG. 42A, in which two openings 141 and openings 143 are provided in the center row.
  • the openings 141 and openings 143 in the top row and the openings 141 and openings 143 in the center row are arranged in a zigzag pattern.
  • the openings 141 and openings 143 in the bottom row and the openings 141 and openings 143 in the center row are arranged in a zigzag pattern.
  • Increasing the number of openings 141 and openings 143 provided in the transistor 100 may increase the total circumference of the openings 141 and openings 143 in a planar view. As described above, the channel width of the transistor 100 may be equal to the circumference of the opening 143 in a planar view. Therefore, providing multiple openings 141 and openings 143 in the transistor 100 may increase the channel width of the transistor 100. On the other hand, reducing the number of openings 141 and openings 143 provided in the transistor 100 may make it easier to manufacture the transistor 100 and may also enable the transistor 100 to be miniaturized.
  • FIG. 6B A method for manufacturing the semiconductor device 10 shown in Fig. 6B will be described below with reference to Fig. 43A to Fig. 46C. Each figure shows a cross-sectional view taken along dashed line A1-A2.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) that constitute the semiconductor device can be formed using sputtering, chemical vapor deposition (CVD), vacuum deposition, pulsed laser deposition (PLD), ALD, etc.
  • CVD methods include plasma enhanced chemical vapor deposition (PECVD) and thermal CVD.
  • PECVD plasma enhanced chemical vapor deposition
  • thermal CVD metal organic chemical vapor deposition
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed by methods such as spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, and knife coating.
  • the thin film When processing the thin film that constitutes the semiconductor device, a photolithography method or the like can be used.
  • the thin film may be processed by a nanoimprint method, a sandblasting method, a lift-off method, or the like.
  • an island-shaped thin film may be directly formed by a film formation method using a shielding mask such as a metal mask.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these. Other light such as ultraviolet light, KrF laser light, or ArF laser light can also be used.
  • Exposure can also be performed by immersion exposure technology. Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure. Electron beams can also be used instead of the light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferable because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
  • etching the thin film for example, dry etching, wet etching, or sandblasting can be used.
  • a conductive film 112af to be the conductive layer 112a and the conductive layer 202a is formed over the substrate 102 ( FIG. 43A ).
  • the conductive film 112af can be formed by, for example, a sputtering method.
  • a resist mask (not shown) is formed on the conductive film 112af by a photolithography process, and then the conductive film 112af is processed to form the conductive layer 112a and the conductive layer 202a (FIG. 43B).
  • the conductive film 112af can be processed by one or both of a wet etching method and a dry etching method. As a result, the conductive layer 112a that functions as one of the source electrode or drain electrode of the transistor 100 and the conductive layer 202a that functions as one of the source electrode or drain electrode of the transistor 200 are formed.
  • the PECVD method can be suitably used to form the insulating layer 110a and the insulating film 110_1f.
  • After forming the insulating layer 110a it is preferable to continuously form the insulating film 110_1f in a vacuum without exposing the surface of the insulating layer 110a to the atmosphere.
  • By continuously forming the insulating layer 110a and the insulating film 110_1f it is possible to prevent impurities derived from the atmosphere from adhering to the surface of the insulating layer 110a. Examples of such impurities include water and organic matter.
  • the substrate temperature during the formation of the insulating layer 110a and the insulating film 110_1f is preferably 180°C or higher and 450°C or lower, more preferably 200°C or higher and 450°C or lower, even more preferably 250°C or higher and 450°C or lower, even more preferably 300°C or higher and 450°C or lower, even more preferably 300°C or higher and 400°C or lower, even more preferably 350°C or higher and 400°C or lower.
  • the substrate temperature during the formation of the insulating layer 110a and the insulating film 110_1f within the above-mentioned range, it is possible to reduce the release of impurities (e.g., water and hydrogen) from the substrate itself and to suppress the diffusion of impurities into the semiconductor layer to be formed later. Therefore, it is possible to realize a transistor that exhibits good electrical characteristics and is highly reliable.
  • impurities e.g., water and hydrogen
  • the insulating layer 110a and the insulating film 110_1f are formed before the semiconductor layer 108 and the semiconductor layer 208, there is no need to worry about oxygen being desorbed from the semiconductor layer 108 and the semiconductor layer 208 due to the heat applied during the formation of the insulating layer 110a and the insulating film 110_1f.
  • heat treatment may be performed.
  • water and hydrogen can be desorbed from the surfaces and inside the insulating layer 110a and the insulating film 110_1f.
  • the temperature of the heat treatment is preferably 150°C or higher and lower than the distortion point of the substrate, more preferably 200°C or higher and 450°C or lower, even more preferably 250°C or higher and 450°C or lower, even more preferably 300°C or higher and 450°C or lower, even more preferably 300°C or higher and 400°C or lower, and even more preferably 350°C or higher and 400°C or lower.
  • the heat treatment can be performed in an atmosphere containing one or more of a noble gas, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. Note that it is preferable that the content of hydrogen, water, and the like in the atmosphere is as small as possible.
  • a high-purity gas with a dew point of -60°C or lower, preferably -100°C or lower, as the atmosphere.
  • an atmosphere containing as little hydrogen, water, and the like as possible it is possible to prevent hydrogen, water, and the like from being taken into the insulating layer 110a and the insulating film 110_1f as much as possible.
  • an oven or a rapid thermal annealing (RTA) device can be used for the heat treatment. By using an RTA device, the heat treatment time can be shortened.
  • a resist mask (not shown) is formed on the insulating film 110_1f by a photolithography process so as to have an area overlapping with the conductive layer 202a, and then the insulating film 110_1f is processed to form the insulating layer 110_1 (FIG. 44A).
  • the insulating layer 110_1 is formed in an island shape on the insulating layer 110a so as to have an area overlapping with the conductive layer 202a.
  • the insulating film 110_1f can be processed by using either or both of a wet etching method and a dry etching method.
  • insulating layer 110b and insulating layer 110c are formed in this order on insulating layer 110a and insulating layer 110_1 ( Figure 44B).
  • the PECVD method can be suitably used to form the insulating layer 110b and the insulating layer 110c.
  • After forming the insulating layer 110b it is preferable to continuously form the insulating layer 110c in a vacuum without exposing the surface of the insulating layer 110b to the atmosphere.
  • By continuously forming the insulating layer 110b and the insulating layer 110c it is possible to prevent impurities from the atmosphere from adhering to the surface of the insulating layer 110b. Examples of such impurities include water and organic matter.
  • the substrate temperature during the formation of insulating layer 110b and insulating layer 110c can be the same as the substrate temperature during the formation of insulating layer 110a and insulating film 110_1f described above, respectively.
  • a process for supplying oxygen to the insulating layer 110b may be performed.
  • oxygen radicals, oxygen atoms, oxygen atomic ions, oxygen molecular ions, etc. may be supplied to the insulating layer 110b by ion doping, ion implantation, plasma treatment, etc.
  • oxygen may be supplied to the insulating layer 110b through the film. It is preferable to remove the film after supplying oxygen.
  • a conductive film or a semiconductor film containing one or more of indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, or tungsten can be used.
  • the insulating layer 110c may be formed.
  • heat treatment may be performed after the insulating layer 110b and the insulating layer 110c are formed.
  • the heat treatment may be performed under the conditions of the heat treatment that can be used after the insulating layer 110a and the insulating film 110_1f are formed.
  • the conductive layer 112b and a conductive film 112bf to be the conductive layer 202b are formed over the insulating layer 110c (FIG. 44C).
  • the conductive film 112bf can be formed by, for example, a sputtering method.
  • the conductive film 112bf is processed to form a conductive layer 112B in a region overlapping with the conductive layer 112a, and a conductive layer 202B in a region overlapping with the conductive layer 202a ( FIG. 45A ).
  • the conductive layer 112B and the conductive layer 202B can be formed by one or both of a wet etching method and a dry etching method.
  • the wet etching method can be suitably used to form the conductive layer 112B and the conductive layer 202B.
  • openings 141, 143, 241, and 243 a part of the conductive layer 112B and a part of the conductive layer 202B are removed to form a conductive layer 112b having an opening 143 and a conductive layer 202b having an opening 243 ( FIG. 45B ).
  • the openings 143 and 243 can be formed by using one or both of a wet etching method and a dry etching method.
  • the openings 143 and 243 can be formed by, for example, a wet etching method.
  • the insulating layers (insulating layer 110a, insulating layer 110b, and insulating layer 110c) in the region overlapping with the opening 143 and the insulating layers (insulating layer 110a, insulating layer 110_1, insulating layer 110b, and insulating layer 110c) in the region overlapping with the opening 243 are removed to form the opening 141 and the opening 241, respectively (FIG. 45B).
  • the opening 141 and the opening 241 can be formed by one or both of a wet etching method and a dry etching method.
  • the opening 141 and the opening 241 can be formed by, for example, a dry etching method.
  • the conductive layer 112a is exposed in the opening 141, and the conductive layer 202a is exposed in the opening 241.
  • the opening 141 can be formed, for example, by using a resist mask (not shown) used to form the opening 143. Specifically, a resist mask is formed on the conductive film 112bf, the conductive film 112bf is removed using the resist mask to form the opening 143, and the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c are removed using the resist mask to form the opening 141.
  • the opening 141 may be formed using a resist mask different from the resist mask used to form the opening 143.
  • the opening 241 can be formed, for example, by using a resist mask (not shown) used to form the opening 243. Specifically, a resist mask is formed on the conductive film 112bf, the conductive film 112bf is removed using the resist mask to form the opening 243, and the insulating layer 110a, the insulating layer 110_1, the insulating layer 110b, and the insulating layer 110c are removed using the resist mask to form the opening 241.
  • the opening 241 may be formed using a resist mask different from the resist mask used to form the opening 243.
  • a metal oxide film 108f is formed so as to cover the openings 143, 141, 243, and 241 ( FIG. 45C ).
  • the metal oxide film 108f has a region in contact with the upper surface and side surface of the conductive layer 112b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 112a through the openings 143 and 141.
  • the metal oxide film 108f also has a region in contact with the upper surface and side surface of the conductive layer 202b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110_1, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 202a through the openings 243 and 241.
  • the metal oxide film 108f is preferably formed by a sputtering method using a metal oxide target.
  • the metal oxide film 108f is preferably a dense film with as few defects as possible.
  • the metal oxide film 108f is preferably a high-purity film with as few impurities, including hydrogen, as possible reduced.
  • oxygen gas When forming the metal oxide film 108f, it is preferable to use oxygen gas.
  • oxygen gas when forming the metal oxide film 108f, oxygen can be suitably supplied to the insulating layer 110b and the insulating layer 110_1.
  • oxygen when an oxide is used for the insulating layer 110b and the insulating layer 110_1, oxygen can be suitably supplied to the insulating layer 110b and the insulating layer 110_1.
  • oxygen can be supplied to the semiconductor layers 108 and 208 in a later step, and oxygen vacancies ( VO ) and VOH in the semiconductor layers 108 and 208 can be reduced.
  • oxygen gas may be mixed with an inert gas (e.g., helium gas, argon gas, xenon gas, etc.).
  • an inert gas e.g., helium gas, argon gas, xenon gas, etc.
  • oxygen flow ratio oxygen flow ratio
  • the lower the oxygen flow ratio the lower the crystallinity of the metal oxide film 108f can be, and a transistor with a large on-current can be realized.
  • a stacked structure of two or more metal oxide layers with different crystallinity can be formed.
  • the substrate temperature during the formation of the metal oxide film 108f may be from room temperature to 250°C, preferably from room temperature to 200°C, and more preferably from room temperature to 140°C.
  • a substrate temperature of from room temperature to less than 140°C is preferable because it increases productivity.
  • the crystallinity can be reduced.
  • the ALD method When the ALD method is used to form the metal oxide film 108f, it is preferable to use a film formation method such as a thermal ALD method or a PEALD (Plasma Enhanced ALD) method.
  • a thermal ALD method is preferable because it exhibits extremely high step coverage.
  • the PEALD method is preferable because it exhibits high step coverage and allows low-temperature film formation.
  • the metal oxide film can be formed, for example, by the ALD method using a precursor containing the metal element that constitutes the metal oxide film and an oxidizing agent.
  • three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc.
  • two precursors can be used: a precursor containing indium, and a precursor containing gallium and zinc.
  • precursors containing indium include triethylindium, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)indium, cyclopentadienylindium, indium(III) chloride, and (3-(dimethylamino)propyl)dimethylindium.
  • precursors containing gallium include trimethylgallium, triethylgallium, gallium trichloride, tris(dimethylamido)gallium, gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)gallium, dimethylchlorogallium, diethylchlorogallium, and gallium(III) chloride.
  • Examples of zinc-containing precursors include dimethylzinc, diethylzinc, zinc bis(2,2,6,6-tetramethyl-3,5-heptanedionate), and zinc chloride.
  • Oxidizing agents include, for example, ozone, oxygen, and water.
  • Methods for controlling the composition of the resulting film include adjusting one or more of the type of raw material gas, the flow ratio of the raw material gas, the time for which the raw material gas is flowed, and the order in which the raw material gas is flowed. By adjusting these, it is also possible to form a film whose composition changes continuously. It is also possible to continuously form films with different compositions.
  • the semiconductor layer 108 and the semiconductor layer 208 have a laminated structure, it is preferable to deposit the next metal oxide film in succession after depositing the first metal oxide film without exposing the surface to the air.
  • a treatment for removing impurities e.g., water, hydrogen, and organic substances
  • a treatment for supplying oxygen into the insulating layer 110 For example, heat treatment can be performed at a temperature of 70° C. or higher and 200° C. or lower in a reduced pressure atmosphere.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating layer 110 by plasma treatment in an atmosphere containing an oxidizing gas such as nitrous oxide (N 2 O).
  • the metal oxide film 108f is processed into an island shape, and the semiconductor layer 108 is formed in the region overlapping the conductive layer 112a, and the semiconductor layer 208 is formed in the region overlapping the conductive layer 202a (FIG. 46A).
  • the semiconductor layer 108 is formed so as to have a region in contact with the upper surface of the conductive layer 112a, the side of the insulating layer 110a, the side of the insulating layer 110b, the side of the insulating layer 110c, and the side and upper surface of the conductive layer 112b.
  • the semiconductor layer 208 is formed so as to have a region in contact with the upper surface of the conductive layer 202a, the side of the insulating layer 110a, the side of the insulating layer 110_1, the side of the insulating layer 110b, the side of the insulating layer 110c, and the side and upper surface of the conductive layer 202b.
  • the semiconductor layer 108 and the semiconductor layer 208 can be formed by using either or both of a wet etching method and a dry etching method.
  • a wet etching method can be suitably used for forming the semiconductor layer 108 and the semiconductor layer 208.
  • a part of the conductive layer 112b in the region that does not overlap with the semiconductor layer 108 may be etched and thinned.
  • a part of the conductive layer 202b in the region that does not overlap with the semiconductor layer 208 may be etched and thinned.
  • insulating layer 110 a part of the insulating layer 110 (specifically, the insulating layer 110c) in the region that does not overlap with the conductive layer 112b and the conductive layer 202b may be etched and thinned. Note that, in the etching of the metal oxide film 108f, by using a material with a high selectivity for the insulating layer 110c, it is possible to prevent the insulating layer 110c from becoming thin.
  • the heat treatment can remove hydrogen and water contained in the metal oxide film 108f, or the semiconductor layer 108 and the semiconductor layer 208, or adsorbed on the surface.
  • the heat treatment can also improve the film quality of the metal oxide film 108f, or the semiconductor layer 108 and the semiconductor layer 208 (e.g., reducing defects and improving crystallinity).
  • oxygen can be supplied from the insulating layer 110 to the metal oxide film 108f, or the semiconductor layer 108 and the semiconductor layer 208. In this case, it is more preferable to perform the heat treatment before processing into the semiconductor layer 108 and the semiconductor layer 208. Since the above description can be referred to for the heat treatment, a detailed description will be omitted.
  • this heat treatment does not have to be performed if it is not necessary. Also, instead of performing the heat treatment here, it may be combined with a heat treatment performed in a later process. Also, there are cases where the heat treatment can be combined with a high-temperature process in a later process (e.g., a film formation process, etc.).
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, the semiconductor layer 208, the conductive layer 202b, and the insulating layer 110 ( FIG. 46B ).
  • the insulating layer 106 can be formed by, for example, a PECVD method or an ALD method.
  • the insulating layer 106 When an oxide semiconductor is used for the semiconductor layer 108 and the semiconductor layer 208, the insulating layer 106 preferably functions as a barrier film that suppresses the diffusion of oxygen. Since the insulating layer 106 has a function of suppressing the diffusion of oxygen, the oxygen contained in the semiconductor layer 108 and the semiconductor layer 208 is suppressed from diffusing through the insulating layer 106 into the conductive layer 104 and the conductive layer 204, which will be formed later, respectively, and the conductive layer 104 and the conductive layer 204 can be suppressed from being oxidized. As a result, the transistor 100 and the transistor 200 that exhibit good electrical characteristics and are highly reliable can be realized.
  • a barrier film refers to a film that has barrier properties.
  • an insulating layer that has barrier properties can be called a barrier insulating layer.
  • barrier properties refer to one or both of the function of suppressing the diffusion of the corresponding substance (also called low permeability) and the function of capturing or fixing the corresponding substance (also called gettering).
  • the insulating layer 106 can have fewer defects. However, if the temperature during the formation of the insulating layer 106 is high, oxygen is released from the semiconductor layer 108 and the semiconductor layer 208, and oxygen vacancies (V O ) and V O H in the semiconductor layer 108 and the semiconductor layer 208 may increase.
  • the substrate temperature during the formation of the insulating layer 106 is preferably 180° C. or higher and 450° C. or lower, more preferably 200° C. or higher and 450° C. or lower, further preferably 250° C. or higher and 450° C. or lower, further preferably 300° C.
  • the transistors 100 and 200 can be realized which have favorable electrical characteristics and high reliability.
  • a plasma treatment may be performed on the surfaces of the semiconductor layer 108 and the semiconductor layer 208.
  • the plasma treatment can reduce impurities (e.g., water) adsorbed on the surfaces of the semiconductor layer 108 and the semiconductor layer 208. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating layer 106 and the interface between the semiconductor layer 208 and the insulating layer 106 can be reduced, and a highly reliable transistor can be realized. This is particularly suitable when the surfaces of the semiconductor layer 108 and the semiconductor layer 208 are exposed to the air between the formation of the semiconductor layer 108 and the semiconductor layer 208 and the formation of the insulating layer 106.
  • the plasma treatment can be performed in an atmosphere containing one or more of oxygen, ozone, nitrogen, nitrous oxide, and argon, for example. In addition, it is preferable that the plasma treatment and the formation of the insulating layer 106 are performed successively without exposure to the air.
  • a conductive film 104f which will become the conductive layer 104 and the conductive layer 204 is formed over the insulating layer 106 ( FIG. 46C ).
  • the conductive film 104f can be formed by, for example, a sputtering method.
  • a resist mask (not shown) is formed on the conductive film 104f by a photolithography process, and then the conductive film 104f is processed to form a conductive layer 104 overlapping with the conductive layer 112a and the semiconductor layer 108, and a conductive layer 204 overlapping with the conductive layer 202a and the semiconductor layer 208 (FIG. 6B).
  • the conductive film 104f can be processed by using either or both of a wet etching method and a dry etching method. Note that, due to this processing, the thickness of the insulating layer 106 in the portion that does not overlap with the conductive layer 104 and the conductive layer 204 may become thinner than the thickness of the overlapping portion.
  • transistors 100 and 200 can be manufactured.
  • the semiconductor device 10 shown in Figure 6B can be manufactured.
  • FIG. 8B A method for manufacturing the semiconductor device 10A shown in Fig. 8B will be described below with reference to Fig. 47A to Fig. 50C. Each figure shows a cross-sectional view taken along dashed line A1-A2.
  • insulating layer 110a, insulating layer 110b, and insulating layer 110c For the formation of insulating layer 110a, insulating layer 110b, and insulating layer 110c, the description of the formation of insulating layer 110a, insulating layer 110b, and insulating layer 110c shown in ⁇ Fabrication method example 1> can be referenced.
  • insulating film 110df the description of the formation of insulating layer 110b shown in ⁇ Fabrication method example 1> can be referenced.
  • a process for supplying oxygen to the insulating layer 110b may be performed.
  • the description of the process for supplying oxygen that can be performed after the insulating layer 110b is formed shown in ⁇ Example of manufacturing method 1> can be referred to.
  • heat treatment may be performed after forming the insulating layer 110a, the insulating layer 110b, the insulating layer 110c, and the insulating film 110df that becomes the insulating layer 110d.
  • heat treatment refer to the description of the heat treatment that can be performed after forming the insulating layer 110a and the insulating film 110_1f shown in ⁇ Manufacturing method example 1>.
  • a resist mask (not shown) is formed on the insulating film 110df by a photolithography process so as to exclude the region overlapping with the conductive layer 112a, and then the insulating film 110df is processed to form the insulating layer 110d ( Figure 48A).
  • the insulating layer 110d is formed on the insulating layer 110c so as to have an opening (opening 441) in the region overlapping with the conductive layer 112a.
  • the insulating film 110df can be processed by using either or both of a wet etching method and a dry etching method.
  • insulating layer 110e is formed on insulating layer 110c and insulating layer 110d (FIG. 48B).
  • insulating layer 110e the description of the formation of insulating layer 110a and insulating layer 110c shown in ⁇ Fabrication method example 1> can be referred to.
  • a heat treatment may be performed.
  • the description of the heat treatment that can be used after forming the insulating layer 110c shown in ⁇ Manufacturing method example 1> can be referred to.
  • a conductive film 112bf to be the conductive layer 112b and the conductive layer 202b is formed over the insulating layer 110e ( FIG. 48C ).
  • the description of the formation of the conductive film 112bf ( FIG. 44C ) in ⁇ Manufacturing method example 1> can be referred to.
  • the conductive film 112bf is processed to form a conductive layer 112B in a region overlapping with the conductive layer 112a and a conductive layer 202B in a region overlapping with the conductive layer 202a ( FIG. 49A ).
  • the conductive layers 112B and 202B can be formed by referring to the description of the formation of the conductive layers 112B and 202B ( FIG. 45A ) in ⁇ Manufacturing method example 1>.
  • openings 141, 143, 241, and 243 [Formation of openings 141, 143, 241, and 243] Subsequently, a part of the conductive layer 112B is removed to form a conductive layer 112b having an opening 143. In addition, a part of the conductive layer 202B is removed to form a conductive layer 202b having an opening 243 ( FIG. 49B ).
  • the description of the formation of the openings 143 and 243 ( FIG. 45B ) in ⁇ Manufacturing method example 1> can be referred to.
  • opening 141 and opening 241 respectively (FIG. 49B).
  • opening 141 and opening 241 the description of the formation of opening 141 and opening 241 shown in ⁇ Fabrication method example 1> (FIG. 45B) can be referred to.
  • conductive layer 112a is exposed in opening 141
  • conductive layer 202a is exposed in opening 241.
  • a metal oxide film 108f is formed so as to cover the openings 143, 141, 243, and 241 (FIG. 49C).
  • the metal oxide film 108f has a region in contact with the upper surface and side surface of the conductive layer 112b, the side surface of the insulating layer 110e, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 112a through the openings 143 and 141.
  • the metal oxide film 108f also has a region in contact with the upper surface and side surface of the conductive layer 202b, the side surface of the insulating layer 110e, the side surface of the insulating layer 110d, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 202a through the openings 243 and 241.
  • the metal oxide film 108f is processed into an island shape, and a semiconductor layer 108 is formed in the region overlapping with the conductive layer 112a, and a semiconductor layer 208 is formed in the region overlapping with the conductive layer 202a ( Figure 50A).
  • the semiconductor layer 108 is formed so as to have a region overlapping with the conductive layer 112a.
  • the semiconductor layer 208 is formed so as to have a region overlapping with the conductive layer 202a.
  • the semiconductor layer 108 is formed so as to have a region in contact with the top surface of the conductive layer 112a, the side surface of the insulating layer 110a, the side surface of the insulating layer 110b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110e, and the side surface and top surface of the conductive layer 112b.
  • the semiconductor layer 208 is formed so as to have an area in contact with the top surface of the conductive layer 202a, the side surface of the insulating layer 110a, the side surface of the insulating layer 110b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110d, the side surface of the insulating layer 110e, and the side surface and top surface of the conductive layer 202b.
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, the semiconductor layer 208, the conductive layer 202b, and the insulating layer 110 ( FIG. 50B ).
  • the description of the formation of the insulating layer 106 ( FIG. 46B ) in ⁇ Manufacturing method example 1> can be referred to.
  • a conductive film 104f to be the conductive layer 104 and the conductive layer 204 is formed over the insulating layer 106 ( FIG. 50C ).
  • the description of the formation of the conductive film 104f ( FIG. 46C ) in ⁇ Manufacturing method example 1> can be referred to.
  • a resist mask (not shown) is formed on the conductive film 104f by a photolithography process, and then the conductive film 104f is processed to form a conductive layer 104 overlapping with the conductive layer 112a and the semiconductor layer 108, and a conductive layer 204 overlapping with the conductive layer 202a and the semiconductor layer 208 (FIG. 8B).
  • the description of the formation of the conductive layer 104 and the conductive layer 204 shown in ⁇ Manufacturing method example 1> can be referred to. Note that, due to this processing, the film thickness of the insulating layer 106 in the portion not overlapping with the conductive layer 104 and the conductive layer 204 may become thinner than the film thickness of the overlapping portion.
  • transistor 100A and transistor 200A can be manufactured.
  • FIG. 10B A method for manufacturing the semiconductor device 10C shown in Fig. 10B will be described below with reference to Fig. 51A to Fig. 54C. Each figure shows a cross-sectional view taken along dashed line A1-A2.
  • insulating layer 107 An insulating film 107f to be the insulating layer 107 is formed over the substrate 102 ( FIG. 51A ).
  • the description of the formation of the insulating film 110_1f in ⁇ Manufacturing method example 1> can be referred to.
  • heat treatment may be performed.
  • the description of the heat treatment that can be performed after the formation of the insulating layer 110a and the insulating film 110_1f shown in ⁇ Manufacturing method example 1> can be referred to.
  • a resist mask (not shown) is formed by a photolithography process on the insulating film 107f that overlaps with the region where the transistor 100 will be formed later, and then the insulating film 107f is processed to form the insulating layer 107 ( Figure 51B).
  • the insulating film 107f can be processed by using either or both of a wet etching method and a dry etching method.
  • a conductive film 112af to be the conductive layer 112a and the conductive layer 202a is formed over the substrate 102 and the insulating layer 107 ( FIG. 51C ).
  • the description of the formation of the conductive film 112af ( FIG. 43A ) in ⁇ Manufacturing method example 1> can be referred to.
  • a resist mask (not shown) is formed on the conductive film 112af by a photolithography process, and then the conductive film 112af is processed to form the conductive layer 112a and the conductive layer 202a (FIG. 51D).
  • the description of the processing of the conductive film 112af shown in ⁇ Manufacturing method example 1> (FIG. 43B) can be referred to.
  • the conductive layer 112a is formed in the region where the transistor 100 will be formed later (on the insulating layer 107), and the conductive layer 202a is formed in the region where the transistor 200C will be formed later (a region different from on the insulating layer 107).
  • the insulating layer 110a and the insulating film 110bf to be the insulating layer 110b are formed over the substrate 102, the insulating layer 107, the conductive layer 112a, and the conductive layer 202a ( FIG. 52A ).
  • the description of the formation of the insulating layer 110a and the insulating film 110_1f ( FIG. 43C ) in ⁇ Manufacturing method example 1> can be referred to.
  • a process for supplying oxygen to the insulating film 110bf may be performed.
  • the description of the process for supplying oxygen to the insulating layer 110b shown in ⁇ Manufacturing method example 1> can be referred to.
  • heat treatment may be performed after the insulating layer 110a and the insulating film 110_1f are formed in ⁇ Manufacturing method example 1>.
  • a process for planarizing the surface of the insulating film 110bf is performed using a chemical mechanical polishing (CMP) method, forming an insulating layer 110b with a flat or approximately flat surface ( Figure 52B).
  • CMP chemical mechanical polishing
  • a process for supplying oxygen to the insulating layer 110b may be performed.
  • the description of the process for supplying oxygen to the insulating layer 110b shown in ⁇ Manufacturing method example 1> can be referred to.
  • heat treatment may be performed after the insulating layer 110b is formed.
  • the description of the heat treatment that can be performed after the insulating layer 110a and the insulating film 110_1f are formed in ⁇ Manufacturing method example 1> can be referred to.
  • insulating layer 110c is formed on insulating layer 110b (Fig. 52C).
  • insulating layer 110c the description of the formation of insulating layer 110c shown in ⁇ Fabrication method example 1> can be referred to.
  • a heat treatment may be performed.
  • the description of the heat treatment that can be used after the insulating layer 110a and the insulating film 110_1f shown in ⁇ Manufacturing method example 1> can be referred to.
  • the conductive layer 112b and the conductive film 112bf to be the conductive layer 202b are formed over the insulating layer 110c ( FIG. 52C ).
  • the description of the formation of the conductive film 112bf ( FIG. 44C ) in ⁇ Manufacturing method example 1> can be referred to.
  • the conductive film 112bf is processed to form a conductive layer 112B in a region overlapping with the conductive layer 112a and a conductive layer 202B in a region overlapping with the conductive layer 202a ( FIG. 53A ).
  • the conductive layers 112B and 202B can be formed by referring to the description of the formation of the conductive layers 112B and 202B ( FIG. 45A ) in ⁇ Manufacturing method example 1>.
  • openings 141, 143, 241, and 243 a part of the conductive layer 112B is removed to form a conductive layer 112b having an opening 143.
  • a part of the conductive layer 202B is removed to form a conductive layer 202b having an opening 243 ( FIG. 53B ).
  • the description of the formation of the openings 143 and 243 ( FIG. 45B ) in ⁇ Manufacturing method example 1> can be referred to.
  • openings 141 and 241 are removed to form openings 141 and 241, respectively (FIG. 53B).
  • FIG. 45B the description of the formation of openings 141 and 241 shown in ⁇ Fabrication method example 1> (FIG. 45B) can be referred to.
  • conductive layer 112a is exposed in opening 141
  • conductive layer 202a is exposed in opening 241.
  • a metal oxide film 108f is formed so as to cover the openings 143, 141, 243, and 241 ( FIG. 53C ).
  • the metal oxide film 108f has a region in contact with the upper surface and side surface of the conductive layer 112b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 112a through the openings 143 and 141.
  • the metal oxide film 108f also has a region in contact with the upper surface and side surface of the conductive layer 202b, the side surface of the insulating layer 110c, the side surface of the insulating layer 110b, the side surface of the insulating layer 110a, and the upper surface of the conductive layer 202a through the openings 243 and 241.
  • the metal oxide film 108f is processed into an island shape, and the semiconductor layer 108 is formed in the region overlapping the conductive layer 112a, and the semiconductor layer 208 is formed in the region overlapping the conductive layer 202a (FIG. 54A).
  • the semiconductor layer 108 is formed so as to have a region overlapping with the conductive layer 112a.
  • the semiconductor layer 208 is formed so as to have a region overlapping with the conductive layer 202a.
  • the semiconductor layer 108 is formed so as to have a region in contact with the upper surface of the conductive layer 112a, the side of the insulating layer 110a, the side of the insulating layer 110b, the side of the insulating layer 110c, and the side and upper surface of the conductive layer 112b.
  • the semiconductor layer 208 is formed so as to have a region in contact with the upper surface of the conductive layer 202a, the side of the insulating layer 110a, the side of the insulating layer 110b, the side of the insulating layer 110c, and the side and upper surface of the conductive layer 202b.
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, the semiconductor layer 208, the conductive layer 202b, and the insulating layer 110 ( FIG. 54B ).
  • the description of the formation of the insulating layer 106 ( FIG. 46B ) in ⁇ Manufacturing method example 1> can be referred to.
  • a conductive film 104f to be the conductive layer 104 and the conductive layer 204 is formed over the insulating layer 106 ( FIG. 54C ).
  • the description of the formation of the conductive film 104f ( FIG. 46C ) in ⁇ Manufacturing method example 1> can be referred to.
  • a resist mask (not shown) is formed on the conductive film 104f by a photolithography process, and then the conductive film 104f is processed to form a conductive layer 104 overlapping with the conductive layer 112a and the semiconductor layer 108, and a conductive layer 204 overlapping with the conductive layer 202a and the semiconductor layer 208 (FIG. 10B).
  • the conductive layer 104 and the conductive layer 204 can be formed by referring to the description of the formation of the conductive layer 104 and the conductive layer 204 shown in ⁇ Manufacturing method example 1>. Note that, due to this processing, the thickness of the insulating layer 106 in the portion not overlapping with the conductive layer 104 and the conductive layer 204 may become thinner than the thickness of the overlapping portion.
  • transistor 100 and transistor 200C can be manufactured.
  • the display device of this embodiment can be a high-definition display device. Therefore, the display device of this embodiment can be used, for example, in the display section of a wristwatch-type or bracelet-type information terminal (wearable device), as well as in the display section of a wearable device that can be worn on the head, such as a head-mounted display (HMD) or other VR device, or a glasses-type AR device.
  • a wearable device such as a head-mounted display (HMD) or other VR device, or a glasses-type AR device.
  • HMD head-mounted display
  • AR device glasses-type AR device
  • Fig. 55 is a perspective view showing a configuration example of the display device 50A
  • Fig. 56 is a cross-sectional view showing the configuration example of the display device 50A.
  • the configuration of the display device 30 shown in the first embodiment can be applied to the display device 50A.
  • Display device 50A has a configuration in which substrate 152 and substrate 102 are bonded together.
  • substrate 152 is shown by a dashed line.
  • the display device 50A has a display unit 20, a connection unit 140, a circuit 164, wiring 165, etc.
  • FIG. 55 shows an example in which an IC 173 and an FPC 172 are mounted on the display device 50A. Therefore, the configuration shown in FIG. 55 can also be said to be a display module having the display device 50A, an IC (integrated circuit), and an FPC.
  • a display device with a connector such as an FPC attached to the substrate, or a substrate with an IC mounted thereon is referred to as a display module.
  • connection portion 140 is provided on the outside of the display portion 20.
  • the connection portion 140 can be provided along one side or multiple sides of the display portion 20. There may be one or multiple connection portions 140.
  • Figure 55 shows an example in which the connection portion 140 is provided so as to surround the four sides of the display portion.
  • the common electrode of the light-emitting element is electrically connected to the conductive layer, and a potential can be supplied to the common electrode via the conductive layer.
  • the circuit 164 can have at least one of the scanning line driving circuit 11, the signal line driving circuit 13, and the power supply circuit 15 shown in FIGS. 2A and 3A in embodiment 1, and the reference potential generating circuit 17 shown in FIG. 3A.
  • the wiring 165 has a function of supplying signals and power to the display unit 20 and the circuit 164.
  • the signals and power are input to the wiring 165 from the outside via the FPC 172, or are input to the wiring 165 from the IC 173.
  • FIG. 55 shows an example in which an IC 173 is provided on a substrate 102 by a COG (chip on glass) method or a COF (chip on film) method.
  • the IC 173 can have at least one of the scanning line driver circuit 11, the signal line driver circuit 13, and the power supply circuit 15 shown in FIGS. 2A and 3A of embodiment 1, and the reference potential generating circuit 17 shown in FIG. 3A.
  • the display device 50A and the display module may be configured without an IC.
  • the IC may also be mounted on an FPC by, for example, a COF method.
  • Figure 56 shows an example of a cross section of the display device 50A when a portion of the area including the FPC 172, a portion of the circuit 164, a portion of the display unit 20, a portion of the connection unit 140, and a portion of the area including the end portion are cut away.
  • the display device 50A shown in Figure 56 has transistor 201, transistor 205R, transistor 205G, transistor 205B, light-emitting element 60R, light-emitting element 60G, and light-emitting element 60B, etc., between substrate 102 and substrate 152.
  • Light-emitting element 60R has pixel electrode 311R and layer 313R.
  • Light-emitting element 60G has pixel electrode 311G and layer 313G.
  • Light-emitting element 60B has pixel electrode 311B and layer 313B.
  • a common electrode 315 is provided on layer 313R, layer 313G, and layer 313B. Common electrode 315 is shared by light-emitting element 60R, light-emitting element 60G, and light-emitting element 60B.
  • FIG. 56 shows an example in which the conductive layer 202b of the transistor 205R is electrically connected to the pixel electrode 311R, the conductive layer 202b of the transistor 205G is electrically connected to the pixel electrode 311G, and the conductive layer 202b of the transistor 205B is electrically connected to the pixel electrode 311B.
  • An insulating layer 237 is provided to cover the upper end portions of pixel electrodes 311R, 311G, and 311B.
  • recesses are formed in pixel electrodes 311R, 311G, and 311B to cover openings 129 provided in insulating layers 106, 218, and 235.
  • the insulating layer 237 is filled into the recesses.
  • FIG 56 multiple cross sections of the insulating layer 237 are shown, but when the display device 50A is viewed from above, the insulating layer 237 is connected as one. In other words, the display device 50A can be configured to have one insulating layer 237. Note that the display device 50A may have multiple insulating layers 237 that are separated from each other.
  • Layer 313R, layer 313G, and layer 313B each have at least a light-emitting layer.
  • layer 313R has a light-emitting layer that emits red light
  • layer 313G has a light-emitting layer that emits green light
  • layer 313B has a light-emitting layer that emits blue light.
  • layer 313R has a light-emitting material that emits red light
  • layer 313G has a light-emitting material that emits green light
  • layer 313B has a light-emitting material that emits blue light.
  • light-emitting element 60R can emit red light
  • light-emitting element 60G can emit green light
  • light-emitting element 60B can emit blue light.
  • Layer 313R, layer 313G, and layer 313B may each have one or more of a hole injection layer, a hole transport layer, a hole blocking layer, a charge generating layer, an electron blocking layer, an electron transport layer, and an electron injection layer.
  • layers 313R, 313G, and 313B may each have a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer in this order.
  • layers 313R, 313G, and 313B may each have an electron injection layer, an electron transport layer, a light-emitting layer, a hole transport layer, and a hole injection layer in this order.
  • an electron blocking layer may be provided between the hole transport layer and the light-emitting layer
  • a hole blocking layer may be provided between the electron transport layer and the light-emitting layer.
  • Light-emitting element 60R, light-emitting element 60G, and light-emitting element 60B may have a single structure (a structure having only one light-emitting unit) or a tandem structure (a structure having multiple light-emitting units).
  • the light-emitting unit has at least one light-emitting layer.
  • the layer 313R has a structure having a plurality of light-emitting units that emit red light
  • the layer 313G has a structure having a plurality of light-emitting units that emit green light
  • the layer 313B has a structure having a plurality of light-emitting units that emit blue light. It is preferable to provide a charge generation layer between each light-emitting unit.
  • the layer 313R, 313G, and 313B can have a first light-emitting unit, a charge generation layer on the first light-emitting unit, and a second light-emitting unit on the charge generation layer.
  • Layers 313R, 313G, and 313B can be formed by, for example, a vacuum deposition method using a fine metal mask. In the vacuum deposition method using a fine metal mask, deposition is often performed over a range wider than the opening of the fine metal mask. Therefore, layers 313R, 313G, and 313B can be formed over a range wider than the opening of the fine metal mask. In addition, the ends of layers 313R, 313G, and 313B each have a tapered shape. Here, layers 313R, 313G, and 313B may be formed not only on pixel electrode 311 but also on insulating layer 237. Note that layers 313R, 313G, and 313B may be formed by a sputtering method using a fine metal mask or an inkjet method.
  • a protective layer 331 is provided on the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B.
  • the protective layer 331 and the substrate 152 are bonded via an adhesive layer 142.
  • a light-shielding layer 317 is provided on the substrate 152.
  • a solid sealing structure, a hollow sealing structure, or the like can be applied to seal the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B.
  • the space between the substrate 152 and the protective layer 331 is filled with the adhesive layer 142, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (nitrogen or argon, etc.) and a hollow sealing structure may be applied.
  • the adhesive layer 142 may be provided so as not to overlap the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B.
  • the space may also be filled with a resin different from the adhesive layer 142 provided in a frame shape.
  • the protective layer 331 is provided at least on the display unit 20, and is preferably provided so as to cover the entire display unit 20.
  • the protective layer 331 is preferably provided so as to cover not only the display unit 20, but also the connection unit 140 and the circuit 164.
  • the protective layer 331 is preferably provided up to the edge of the display device 50A.
  • connection portion 214 is provided in the region where the substrate 102 and the substrate 152 do not overlap.
  • the wiring 165 is electrically connected to the FPC 172 via the conductive layer 166 and the connection layer 242.
  • the wiring 165 can be provided in the same layer as the conductive layer 112b. Therefore, the wiring 165 can have the same material as the conductive layer 112b, and can be formed in the same process.
  • the conductive layer 112b and the wiring 165 can be formed by processing the same conductive film.
  • the conductive layer 166 can be provided in the same layer as the pixel electrode 311R, the pixel electrode 311G, and the pixel electrode 311B.
  • the conductive layer 166 can have the same material as the pixel electrode 311R, the pixel electrode 311G, and the pixel electrode 311B, and can be formed in the same process.
  • pixel electrode 311R, pixel electrode 311G, pixel electrode 311B, and conductive layer 166 can be formed by processing the same conductive film.
  • the conductive layer 166 is exposed on the upper surface of connection portion 214. This allows electrical connection between connection portion 214 and FPC 172 via connection layer 242.
  • connection portion 214 there are portions where the protective layer 331 is not provided in order to electrically connect the FPC 172 and the conductive layer 166.
  • the conductive layer 166 can be exposed by removing the area of the protective layer 331 that overlaps with the conductive layer 166 using a mask.
  • a laminated structure of at least one organic layer and a conductive layer may be provided on the conductive layer 166, and a protective layer 331 may be provided on the laminated structure.
  • a laser or a sharp blade e.g., a needle or a cutter
  • the laminated structure and the protective layer 331 thereon may be selectively removed to expose the conductive layer 166.
  • the protective layer 331 can be selectively removed by pressing an adhesive roller against the substrate 102 and moving the roller relative to the substrate 102 while rotating it.
  • an adhesive tape may be attached to the substrate 102 and peeled off.
  • the adhesion between the organic layer and the conductive layer, or the adhesion between the organic layers is low, separation occurs at the interface between the organic layer and the conductive layer, or within the organic layer. This allows selective removal of the area of the protective layer 331 that overlaps with the conductive layer 166. For example, if an organic layer remains on the conductive layer 166, it can be removed with an organic solvent.
  • the organic layer can be, for example, at least one organic layer (functioning as a light-emitting layer, carrier block layer, carrier transport layer, or carrier injection layer) used in any of layers 313R, 313G, and 313B.
  • the organic layer can be formed when any of layers 313R, 313G, and 313B is formed, or can be provided separately.
  • the conductive layer can be formed in the same process and with the same material as the common electrode 315. For example, it is preferable to form an ITO film as the common electrode 315 and the conductive layer. When a laminated structure is used for the common electrode 315, at least one of the layers constituting the common electrode 315 is used as the conductive layer.
  • the upper surface of the conductive layer 166 may be covered with a mask so that the protective layer 331 is not formed on the conductive layer 166.
  • the mask may be, for example, a metal mask (area metal mask), or a tape or film having adhesive or adhesive properties.
  • connection portion 214 an area where the protective layer 331 is not provided can be formed in the connection portion 214, and in this area, the conductive layer 166 and the FPC 172 can be electrically connected via the connection layer 242.
  • a conductive layer 323 is provided on the insulating layer 235. The end of the conductive layer 323 is covered with the insulating layer 237.
  • a common electrode 315 is provided on the conductive layer 323, and for example, the conductive layer 323 and the common electrode 315 have an area where they are in contact at the connection portion 140. As a result, the common electrode 315 is electrically connected to the conductive layer 323 provided in the connection portion 140.
  • the conductive layer 323 can be provided in the same layer as the pixel electrode 311R, the pixel electrode 311G, the pixel electrode 311B, and the conductive layer 166.
  • the conductive layer 323 can have the same material as the pixel electrode 311R, the pixel electrode 311G, the pixel electrode 311B, and the conductive layer 166, and can be formed in the same process.
  • the pixel electrode 311R, the pixel electrode 311G, the pixel electrode 311B, the conductive layer 166, and the conductive layer 323 can be formed by processing the same conductive film. It is preferable that layers 313R, 313G, and 313B are not formed on conductive layer 323.
  • the display device 50A is a top emission type.
  • the light emitted by the light emitting elements 60R, 60G, and 60B is emitted toward the substrate 152. Therefore, it is preferable to use a material that is highly transparent to visible light for the substrate 152. On the other hand, the translucency of the material used for the substrate 102 does not matter.
  • the common electrode 315 is made of a material that is highly transparent to visible light. It is preferable that the pixel electrodes 311R, 311G, and 311B are each made of a material that reflects visible light.
  • Transistor 201 and transistor 205 are all formed over substrate 102. These transistors can be manufactured using the same material and the same process.
  • the transistor 201 can be a transistor having a short channel length (transistor 100, etc.) among the transistors included in the semiconductor device 10, etc. shown in embodiment 1.
  • the transistor 205 can be a transistor having a long channel length (transistor 200, etc.) among the transistors included in the semiconductor device 10, etc. shown in embodiment 1.
  • the transistor 201 provided in the circuit 164 can be a transistor included in the scanning line driver circuit 11, the signal line driver circuit 13, or the power supply circuit 15 shown in FIG. 2A and FIG. 3A of embodiment 1, or the reference potential generation circuit 17 shown in FIG. 3A.
  • the transistors in the circuit 164 and the transistors in the display unit 20 may have the same structure or different structures.
  • the transistors in the circuit 164 may all have the same structure or may have two or more types.
  • the transistors in the display unit 20 may all have the same structure or may have two or more types.
  • All of the transistors in the display unit 20 may be OS transistors, all of the transistors in the display unit 20 may be Si transistors, or some of the transistors in the display unit 20 may be OS transistors and the rest may be Si transistors.
  • LTPS transistors and OS transistors are used in the display unit 20.
  • LTPO A configuration that combines LTPS transistors and OS transistors.
  • an OS transistor can be used as a selection transistor provided in a pixel circuit
  • an LTPS transistor can be used as a drive transistor.
  • image data can be continuously held in the pixel even if the frame frequency is significantly reduced (for example, 1 fps or less). Therefore, by stopping the drive circuit when displaying a still image, the power consumption of the display device can be reduced.
  • an LTPS transistor as the drive transistor, the current flowing through the light-emitting element 60 can be increased.
  • the light-shielding layer 317 can be provided between adjacent light-emitting elements 60, in the connection section 140, in the circuit 164, and the like.
  • the light-shielding layer 317 may also be provided between the protective layer 331 and the adhesive layer 142.
  • Various optical components can also be disposed on the outside of the substrate 152.
  • connection layer 242 may be an anisotropic conductive film (ACF) or an anisotropic conductive paste (ACP), etc.
  • ACF anisotropic conductive film
  • ACP anisotropic conductive paste
  • Display device 50B] 57 is a cross-sectional view showing a configuration example of a display device 50B.
  • the display device 50B is a modified example of the display device 50A, and differs from the display device 50A in that it is a bottom emission type display device, for example.
  • the light emitted by light-emitting element 60 is emitted toward substrate 102. It is preferable to use a material that is highly transparent to visible light for substrate 102. On the other hand, the translucency of the material used for substrate 152 does not matter.
  • Figure 57 shows an example in which the light-shielding layer 317 is provided on the substrate 102, an insulating layer 353 is provided on the light-shielding layer 317 and on the substrate 102, and the transistor 201, the transistor 205, etc. are provided on the insulating layer 353.
  • Pixel electrode 311R, pixel electrode 311G, and pixel electrode 311B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for common electrode 315.
  • Display device 50C] 58 is a cross-sectional view showing a configuration example of the display device 50C.
  • the display device 50C is a modified example of the display device 50A, and for example, the configurations of the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B are different from those of the display device 50A.
  • the display device 50C is different from the display device 50A in the configurations of the pixel electrode 311R, the pixel electrode 311G, the pixel electrode 311B, the conductive layer 166, and the conductive layer 323.
  • the display device 50C is different from the display device 50A in that it does not have the insulating layer 237, that the layer 313 (layer 313R, layer 313G, and layer 313B) covers the upper surface and side surface of the pixel electrode 311, and that it has the layer 328, the insulating layer 325, the insulating layer 327, and the common layer 314.
  • the pixel electrode 311 of the light-emitting element 60 has a laminated structure of a conductive layer 324, a conductive layer 326 on the conductive layer 324, and a conductive layer 329 on the conductive layer 326.
  • the conductive layer 324, the conductive layer 326, and the conductive layer 329 of the pixel electrode 311R are respectively referred to as conductive layer 324R, conductive layer 326R, and conductive layer 329R.
  • the conductive layer 324, the conductive layer 326, and the conductive layer 329 of the pixel electrode 311G are respectively referred to as conductive layer 324G, conductive layer 326G, and conductive layer 329G.
  • the conductive layer 324, the conductive layer 326, and the conductive layer 329 of the pixel electrode 311B are respectively referred to as conductive layer 324B, conductive layer 326B, and conductive layer 329B.
  • the conductive layer 324 is electrically connected to the conductive layer 202b of the transistor 205 through the opening 129 provided in the insulating layer 106, the insulating layer 218, and the insulating layer 235.
  • the end of conductive layer 326 is located inside the end of conductive layer 324 and the end of conductive layer 329. In other words, the end of conductive layer 326 is located on conductive layer 324, and the top and side surfaces of conductive layer 326 are covered with conductive layer 329.
  • the transmittance and reflectance of the conductive layer 324 to visible light are not particularly limited.
  • the conductive layer 324 may be a conductive layer that is transmissive to visible light or a conductive layer that is reflective to visible light.
  • an oxide conductive layer may be used as a conductive layer that is transmissive to visible light.
  • In-Si-Sn oxide (ITSO) may be suitably used as the conductive layer 324.
  • a metal such as aluminum, magnesium, titanium, chromium, nickel, copper, yttrium, zirconium, tin, zinc, silver, platinum, gold, molybdenum, tantalum, or tungsten, or an alloy containing the metal as a main component, may be used as a conductive layer that is reflective to visible light.
  • alloys that can be used for the conductive layer 324 include alloys containing aluminum, such as an alloy of aluminum, nickel, and lanthanum (Al-Ni-La), and alloys containing silver, such as an alloy of silver and magnesium, and an alloy of silver, palladium, and copper (APC: Ag-Pd-Cu).
  • the conductive layer 324 may have a laminated structure of a conductive layer that is transparent to visible light and a conductive layer that is reflective on the conductive layer.
  • the conductive layer 324 is preferably made of a material that has high adhesion to the surface on which the conductive layer 324 is formed (here, the insulating layer 235). This can prevent the conductive layer 324 from peeling off.
  • the conductive layer 326 may be a conductive layer that is reflective to visible light.
  • the conductive layer 326 may have a laminated structure of a conductive layer that is transparent to visible light and a conductive layer that is reflective on the conductive layer.
  • the conductive layer 326 may be made of a material that can be used for the conductive layer 324.
  • the conductive layer 326 may preferably have a laminated structure of In-Si-Sn oxide (ITSO) and an alloy of silver, palladium, and copper (APC) on the In-Si-Sn oxide (ITSO).
  • the conductive layer 329 can be made of a material that can be used for the conductive layer 324.
  • a conductive layer that is transparent to visible light can be used for the conductive layer 329.
  • In-Si-Sn oxide (ITSO) can be used for the conductive layer 329.
  • the conductive layer 326 When a material that is easily oxidized is used for the conductive layer 326, by using a material that is not easily oxidized for the conductive layer 329 and covering the conductive layer 326 with the conductive layer 329, it is possible to prevent the conductive layer 326 from being oxidized. In addition, it is possible to prevent the metal components contained in the conductive layer 326 from precipitating. For example, when a material containing silver is used for the conductive layer 326, In-Si-Sn oxide (ITSO) can be suitably used for the conductive layer 329. This makes it possible to prevent the conductive layer 326 from being oxidized and to prevent the precipitating of silver.
  • ITSO In-Si-Sn oxide
  • the conductive layer 323 can have a laminated structure of, for example, a conductive layer 324p, a conductive layer 326p on the conductive layer 324p, and a conductive layer 329p on the conductive layer 326p.
  • the conductive layer 324p can be provided in the same layer as the conductive layer 324R, the conductive layer 324G, and the conductive layer 324B. Therefore, the conductive layer 324p can have the same material as the conductive layer 324R, the conductive layer 324G, and the conductive layer 324B, and can be formed in the same process.
  • the conductive layer 324R, the conductive layer 324G, the conductive layer 324B, and the conductive layer 324p can be formed by processing the same conductive film.
  • the conductive layer 326p can have the same material as the conductive layer 326R, the conductive layer 326G, and the conductive layer 326B, and can be formed in the same process.
  • the conductive layer 326R, the conductive layer 326G, the conductive layer 326B, and the conductive layer 326p can be formed by processing the same conductive film.
  • the conductive layer 329p can have the same material as the conductive layer 329R, the conductive layer 329G, and the conductive layer 329B, and can be formed in the same process.
  • the conductive layer 329R, the conductive layer 329G, the conductive layer 329B, and the conductive layer 329p can be formed by processing the same conductive film.
  • FIG. 58 shows an example in which the film thickness of conductive layer 329p is different from the film thicknesses of conductive layer 329R, conductive layer 329G, and conductive layer 329B.
  • the film thicknesses of conductive layer 329p, conductive layer 329R, conductive layer 329G, and conductive layer 329B may be made different depending on the resistivity of the materials used for these layers.
  • conductive layer 329p may be formed in a different process from conductive layer 329R, conductive layer 329G, and conductive layer 329B.
  • the process of forming conductive layer 329p may be partly the same as the process of forming conductive layer 329R, conductive layer 329G, and conductive layer 329B.
  • Conductive layers 324R, 324G, and 324B have recesses formed therein to cover opening 129. Layer 328 is embedded in the recesses.
  • Layer 328 has a function of planarizing the recesses of conductive layer 324R, conductive layer 324G, and conductive layer 324B.
  • Conductive layer 326R which is electrically connected to conductive layer 324R, is provided on conductive layer 324R and layer 328.
  • Conductive layer 326G which is electrically connected to conductive layer 324G, is provided on conductive layer 324G and layer 328.
  • Conductive layer 326B, which is electrically connected to conductive layer 324B, is provided on conductive layer 324B and layer 328.
  • the regions overlapping with the recesses of conductive layer 324R, conductive layer 324G, and conductive layer 324B also function as light-emitting regions, and the aperture ratio of the pixel can be increased.
  • Layer 328 may be an insulating layer or a conductive layer.
  • Various inorganic insulating materials, organic insulating materials, or conductive materials can be used as appropriate for layer 328.
  • layer 328 is preferably formed using an insulating material, and is particularly preferably formed using an organic insulating material.
  • layer 328 can function as part of the pixel electrode.
  • Layer 328 of display device 50C can also be applied to display device 50A and display device 50B.
  • layer 328 can be embedded in at least a portion of the recesses of conductive layer 324R, conductive layer 324G, and conductive layer 324B instead of insulating layer 237.
  • Figure 58 shows an example in which the end of layer 313 is located outside the end of pixel electrode 311.
  • Layer 313 is formed to cover the end of pixel electrode 311. With this configuration, it is possible to make the entire upper surface of pixel electrode 311 the light-emitting region, and the aperture ratio can be increased compared to a configuration in which the end of island-shaped layer 313 is located inside the end of pixel electrode 311. Furthermore, covering the side surface of pixel electrode 311 with layer 313 can prevent pixel electrode 311 and common electrode 315 from coming into contact, thereby preventing short circuits in light-emitting elements 60.
  • the insulating layer 237 is not provided between the pixel electrode 311 and the layer 313. This allows the distance between adjacent light-emitting elements 60 to be reduced. Therefore, the display device 50C can be a high-definition or high-resolution display device. In addition, a mask for forming the insulating layer is not required, which reduces the manufacturing cost of the display device.
  • the layer 313 can be formed by, for example, photolithography and etching. Specifically, after forming the pixel electrode 311 for each subpixel, a film that will become the layer 313 is formed over the multiple pixel electrodes 311. Next, a mask layer (also called a sacrificial layer) is formed on the film that will become the layer 313, and a resist mask is formed on the mask layer by photolithography. Then, the mask layer and the film that will become the layer 313 are processed by, for example, etching, and the resist mask is removed. For example, the mask layer has a two-layer structure of a first mask layer and a second mask layer on the first mask layer.
  • a resist mask is formed on the second mask layer, and the second mask layer is processed. Then, the resist mask is removed. Then, the first mask layer and the film that will become the layer 313 are processed by using the second mask layer as, for example, a hard mask. As a result, one island-shaped layer 313 is formed for one pixel electrode 311.
  • layer 313 is divided into subpixels, and island-shaped layers 313 can be formed for each subpixel. For example, by performing the process from film formation to processing of the film that will become layer 313 three times, layers 313R, 313G, and 313B can be separately produced.
  • the mask layer refers to a layer that is located at least above the light-emitting layer (more specifically, the layer that is processed into an island shape among the layers that make up the EL layer) and has the function of protecting the light-emitting layer during the manufacturing process.
  • the island-shaped layer 313 By forming the island-shaped layer 313 without using a fine metal mask, it is possible to form a layer 313 of a fine size. Furthermore, by providing the layer 313 in an island shape for each light-emitting element 60, it is possible to suppress leakage current between adjacent light-emitting elements 60. This makes it possible to suppress unintended light emission caused by crosstalk, and to realize a display device with extremely high contrast. In particular, it is possible to realize a display device with high current efficiency at low brightness.
  • a device fabricated using a metal mask or a fine metal mask may be referred to as a device with an MM (metal mask) structure.
  • a device fabricated without using a metal mask or an FMM may be referred to as a device with an MML (metal maskless) structure.
  • layers 313R, 313G, and 313B each preferably have a carrier transport layer on the light-emitting layer.
  • layers 313R, 313G, and 313B each preferably have a carrier block layer on the light-emitting layer.
  • layers 313R, 313G, and 313B each preferably have a carrier block layer on the light-emitting layer and a carrier transport layer on the carrier block layer.
  • the light-emitting element 60 has a tandem structure, for example, when the layer 313 has a first light-emitting unit, a charge generation layer on the first light-emitting unit, and a second light-emitting unit on the charge generation layer, the surface of the second light-emitting unit is exposed during the manufacturing process of the display device. Therefore, it is preferable that the second light-emitting unit has a carrier transport layer on the light-emitting layer. Alternatively, it is preferable that the second light-emitting unit has a carrier block layer on the light-emitting layer.
  • the second light-emitting unit has a carrier block layer on the light-emitting layer and a carrier transport layer on the carrier block layer.
  • the light-emitting unit provided in the uppermost layer has one or both of a carrier transport layer and a carrier block layer on the light-emitting layer.
  • the heat resistance temperature of the compounds contained in layers 313R, 313G, and 313B is preferably 100°C or higher and 180°C or lower, more preferably 120°C or higher and 180°C or lower, and more preferably 140°C or higher and 180°C or lower.
  • the glass transition point (Tg) of these compounds is preferably 100°C or higher and 180°C or lower, more preferably 120°C or higher and 180°C or lower, and more preferably 140°C or higher and 180°C or lower. This makes it possible to prevent layers 313R, 313G, and 313B from being damaged by heat applied during the process, resulting in a decrease in luminous efficiency and a shortened lifespan.
  • an insulating layer 325 and an insulating layer 327 on the insulating layer 325 are provided.
  • FIG. 58 multiple cross sections of the insulating layer 325 and the insulating layer 327 are shown, but when the display device 50C is viewed from above, the insulating layer 325 and the insulating layer 327 are each connected together.
  • the display device 50C can be configured to have, for example, one insulating layer 325 and one insulating layer 327.
  • the display device 50C may have multiple insulating layers 325 that are separated from each other, and may also have multiple insulating layers 327 that are separated from each other.
  • the insulating layer 325 has an area in contact with each side of the layers 313R, 313G, and 313B.
  • the insulating layer 325 By configuring the insulating layer 325 to have an area in contact with the layers 313R, 313G, and 313B, peeling of the layers 313R, 313G, and 313B can be suppressed.
  • the adjacent layers 313 By bringing the insulating layer 325 into close contact with the layers 313R, 313G, or 313B, the adjacent layers 313 are fixed or bonded by the insulating layer 325. This can improve the reliability of the light-emitting element 60. In addition, the manufacturing yield of the light-emitting element 60 can be improved.
  • the insulating layer 325 may be made of a material that can be used for the protective layer 331, for example, an inorganic material.
  • an inorganic material for example, aluminum oxide.
  • aluminum oxide it is preferable to use aluminum oxide as the insulating layer 325, since this increases the etching selectivity between the insulating layer 325 and the layer 313 and protects the layer 313.
  • the insulating layer 325 preferably has a function as a barrier insulating layer against at least one of water and oxygen.
  • the insulating layer 325 preferably has a function of suppressing the diffusion of at least one of water and oxygen.
  • the insulating layer 325 preferably has a function of capturing or fixing (also called gettering) at least one of water and oxygen.
  • the insulating layer 325 has a function as a barrier insulating layer or a gettering function, which makes it possible to suppress the intrusion of impurities (typically at least one of water and oxygen) that can diffuse from the outside into each light-emitting element. With this configuration, it is possible to realize a highly reliable light-emitting element and further a highly reliable display device.
  • impurities typically at least one of water and oxygen
  • the insulating layer 327 is provided on the insulating layer 325 so as to fill the recesses formed in the insulating layer 325.
  • the insulating layer 327 can be configured to overlap a part of the upper surface and the side surface of each of the layers 313R, 313G, and 313B through the insulating layer 325. It is preferable that the insulating layer 327 covers at least a part of the side surface of the insulating layer 325.
  • the upper surface of the insulating layer 327 has a shape with a higher flatness, but it may have a convex portion, a convex curved surface, a concave curved surface, or a concave portion.
  • an insulating layer containing an organic material can be suitably used.
  • the organic material it is preferable to use a photosensitive organic resin, for example, a photosensitive resin composition containing an acrylic resin.
  • acrylic resin does not only refer to polymethacrylic acid ester or methacrylic resin, but may refer to acrylic polymers in a broad sense. Note that the materials that can be used for these insulating layers 327 can also be used for layer 328.
  • the mask layer 318R is located on the layer 313R of the light-emitting element 60R, the mask layer 318G is located on the layer 313G of the light-emitting element 60G, and the mask layer 318B is located on the layer 313B of the light-emitting element 60B.
  • the mask layer 318 (mask layer 318R, mask layer 318G, and mask layer 318B) is provided so as to surround the light-emitting region. In other words, the mask layer 318 has an opening in a portion that overlaps with the light-emitting region.
  • the mask layer 318R is a mask layer that is a part of the mask layer provided on the layer 313R when the layer 313R is formed.
  • the mask layer 318G is a mask layer that is a part of the mask layer provided when the layer 313G is formed
  • the mask layer 318B is a mask layer that is a part of the mask layer provided when the layer 313B is formed.
  • the display device of one embodiment of the present invention may have a part of the mask layer used to protect the layer 313 during its manufacture remaining.
  • the mask layer 318 has a single layer structure, but the mask layer 318 may have a laminated structure.
  • the mask layer 318 may have a two-layer structure, or a laminated structure of three or more layers.
  • a first mask layer and a second mask layer on the first mask layer may be formed as the mask layer.
  • the layers 313R, 313G, and 313B are formed using these mask layers, and the second mask layer is removed, and then an opening reaching the layer 313 is formed in the first mask layer.
  • the mask layer 318 remaining in the display device 50C has a single layer structure. In other words, the number of layers included in the mask layer 318 may be less than the number of layers included in the mask layer formed in the manufacturing process of the display device 50C.
  • common layer 314 is provided on layers 313R, 313G, 313B, and insulating layer 327, and common electrode 315 is provided on common layer 314.
  • Common layer 314, like common electrode 315, is shared by light-emitting element 60R, light-emitting element 60G, and light-emitting element 60B.
  • layer 313 and common layer 314 can be collectively referred to as an EL layer. It is not necessary to include common layer 314 in the EL layer.
  • the common layer 314 has, for example, an electron injection layer or a hole injection layer.
  • the common layer 314 may have a stack of an electron transport layer and an electron injection layer, or a stack of a hole transport layer and a hole injection layer.
  • the layer in the common layer 314 may be configured not to be provided in the layer 313.
  • the layer 313 may not have an electron injection layer.
  • the layer 313 may not have a hole injection layer.
  • the common electrode 315 can be formed continuously after the formation of the common layer 314 without an intervening process such as etching. For example, after forming the common layer 314 in a vacuum, the common electrode 315 can be formed in a vacuum without taking the substrate 102 out into the atmosphere. This allows the bottom surface of the common electrode 315 to be cleaner than when the display device is not provided with the common layer 314. For the above reasons, when the surface of the layer 313 is exposed to the atmosphere, for example, after the layer 313 is formed, it is preferable to provide the common layer 314 in the display device.
  • Figure 58 shows an example in which the common layer 314 is not provided in the connection portion 140.
  • a mask for defining the deposition area also called an area mask or rough metal mask to distinguish it from a fine metal mask
  • the areas in which the common layer 314 and the common electrode 315 are deposited can be changed.
  • the common layer 314 can be formed without using a metal mask including an area mask. This simplifies the manufacturing process of the display device 50C.
  • the display device 50C is a top-emission type display device, but the display device 50C may be a bottom-emission type display device or a dual-emission type display device.
  • the configuration of display device 50C can also be applied to display device 50A and display device 50B. Specifically, at least one of the configuration of light-emitting element 60, not having insulating layer 237, having insulating layer 325, and having insulating layer 327 can also be applied to display device 50A and display device 50B.
  • Fig. 59 is a cross-sectional view showing a configuration example of a display device 50D.
  • the display device 50D is a modified example of the display device 50A, and differs from the display device 50A in that it has a touch sensor.
  • Fig. 59 shows a configuration example of a detection unit 387 in which the touch sensor is provided.
  • a display device having a touch sensor is called a touch panel.
  • an adhesive layer 396 is provided on substrate 152, and an insulating layer 395 is provided on adhesive layer 396.
  • substrate 152 and insulating layer 395 are bonded together by adhesive layer 396.
  • substrate 330 is provided on insulating layer 395.
  • a detection element 380 (also called a detection device, a sensor element, or a sensor device) is provided as a touch sensor on the surface of the substrate 330 facing the substrate 152.
  • the detection element 380 can detect the proximity or contact of a detection target such as a finger or a stylus with the display device 50D.
  • Detection element 380 has electrodes 381 and 382.
  • Figure 59 shows an example in which electrode 381 has electrodes 383 and 384.
  • the electrodes 382 and 383 can be provided in the same layer. Therefore, the electrodes 382 and 383 can have the same material and can be formed in the same process. For example, the electrodes 382 and 383 can be formed by processing the same conductive film.
  • the insulating layer 395 is provided so as to cover at least a portion of the electrodes 382 and 383.
  • the electrode 384 is electrically connected to the two electrodes 383 that are provided so as to sandwich the electrode 382 through an opening provided in the insulating layer 395. Therefore, the electrode 384 has an area that overlaps with the electrode 382.
  • the electrodes 382, 383, and 384 it is preferable to use a material with low resistivity, specifically, for example, a metal.
  • a metal mesh can be used.
  • at least one of the electrodes 382, 383, and 384 may be a laminate of a metal layer and a layer with low reflectivity (also called a dark layer).
  • the dark layer include a layer containing copper oxide and a layer containing copper chloride or tellurium chloride.
  • examples of metal particles such as Ag particles, Ag fibers, or Cu particles, nanocarbon particles such as carbon nanotubes (CNT) or graphene, and conductive polymers such as PEDOT, polyaniline, or polypyrrole can be used.
  • a material that can be used for the pixel electrode 311 can be used.
  • the electrode 383 may have an area that overlaps with the light-emitting element 60.
  • the electrode 383 is made of a material that is highly transparent to visible light. Examples of such materials include materials that can be used for the common electrode 315.
  • the wiring 342, the conductive layer 344, the connection layer 309, and the FPC 350 are provided in the region of the substrate 330 that does not overlap with the substrate 152.
  • the wiring 342 and the FPC 350 are electrically connected to each other at the connection portion 307 through the conductive layer 344 and the connection layer 309.
  • the wiring 342 can be provided in the same layer as the electrode 382 and the electrode 383. Therefore, the wiring 342 can have the same material as the electrode 382 and the electrode 383, and can be formed in the same process.
  • the wiring 342, the electrode 382, and the electrode 383 can be formed by processing the same conductive film.
  • the conductive layer 344 can be provided in the same layer as the electrode 384. Therefore, the conductive layer 344 can have the same material as the electrode 384, and can be formed in the same process.
  • the conductive layer 344 and the electrode 384 can be formed by processing the same conductive film.
  • connection portion 307 there are portions where the insulating layer 395 is not provided in order to electrically connect the FPC 350 and the conductive layer 344.
  • the insulating layer 395 is formed over the entire substrate 330, an opening reaching the wiring 342 is formed in the insulating layer 395, so that the wiring 342 can be exposed.
  • the conductive layer 344 is formed, and the connection layer 309 and the FPC 350 are provided so as to be electrically connected to the conductive layer 344.
  • the wiring 342 and the FPC 350 can be electrically connected via the conductive layer 344 and the connection layer 309.
  • connection layer 309 As with connection layer 242, ACF, ACP, or the like can be used as connection layer 309.
  • the display device 50B and the display device 50C may be provided with a sensing element 380. This allows the display device 50B and the display device 50C to function as a touch panel.
  • the sensing element 380 in FIG. 59 is a capacitance type sensing element.
  • the capacitance type includes a surface capacitance type and a projected capacitance type.
  • the projected capacitance type includes a self-capacitance type and a mutual capacitance type.
  • the mutual capacitance type enables simultaneous multi-point detection.
  • the sensing element in the display device of one embodiment of the present invention is not limited to the capacitance type, and various types such as a resistive film type, a surface acoustic wave type, an infrared type, an optical type, or a pressure-sensitive type can be used.
  • the display device 50D shown in FIG. 59 has a configuration in which the sensing element 380 is formed on the substrate 330 and then bonded to the substrate 152, but this is not a limited aspect of the present invention.
  • the sensing element 380 may be formed between the substrate 102 and the substrate 152.
  • Fig. 60 is a cross-sectional view showing a configuration example of a display device 50E.
  • the display device 50E is a modified example of the display device 50A, and differs from the display device 50A in that it has a liquid crystal element 69 as a display element.
  • liquid crystal element 69R, liquid crystal element 69G, and liquid crystal element 69B are shown as the liquid crystal element 69.
  • the liquid crystal element 69 has a pixel electrode 311 and a common electrode 315, and a liquid crystal layer 346 is provided between the pixel electrode 311 and the common electrode 315.
  • the pixel electrode 311 of the liquid crystal element 69R is referred to as pixel electrode 311R
  • the pixel electrode 311 of the liquid crystal element 69G is referred to as pixel electrode 311G
  • the pixel electrode 311 of the liquid crystal element 69B is referred to as pixel electrode 311B.
  • An insulating layer 348 is provided between the pixel electrode 311 and the liquid crystal layer 346
  • an insulating layer 345 is provided between the liquid crystal layer 346 and the common electrode 315.
  • the insulating layer 348 and the insulating layer 345 function as alignment films.
  • Spacers 347 are provided between the liquid crystal elements 69.
  • the spacers 347 are columnar spacers obtained by selectively etching an insulating layer, and are provided to control the distance (cell gap) between the pixel electrode 311 and the common electrode 315.
  • the spacers 347 may also be spherical spacers.
  • a protective layer 331 is provided on the common electrode 315.
  • a light-shielding layer 317 is provided on the protective layer 331.
  • a colored layer 349R, a colored layer 349G, or a colored layer 349B is provided in the area of the protective layer 331 where the light-shielding layer 317 is not provided.
  • the ends of the colored layer 349R, the ends of the colored layer 349G, and the ends of the colored layer 349B overlap with the ends of the light-shielding layer 317.
  • a substrate 152 is provided on the light-shielding layer 317, the colored layer 349R, the colored layer 349G, and the colored layer 349B.
  • the insulating layer 235 and the protective layer 331 are bonded via an adhesive layer 142.
  • the common electrode 315 is formed on the substrate 102.
  • the transistor 201, the transistor 205, the liquid crystal element 69, and the like are formed on the substrate 102.
  • the light-shielding layer 317 is formed on the substrate 152, and then the colored layer 349 (colored layer 349R, colored layer 349G, and colored layer 349B) is formed on the substrate 152.
  • the protective layer 331 is formed on the light-shielding layer 317 and the colored layer 349.
  • the substrate 102 and the substrate 152 are bonded together using the adhesive layer 142.
  • the insulating layer 235 on the substrate 102 and the protective layer 331 on the substrate 152 are bonded together using the adhesive layer 142. In this manner, the display device 50E can be manufactured.
  • the display device 50E is provided with a backlight.
  • the backlight can be provided on the substrate 102 side, specifically, on the outer side of the substrate 102 (the side opposite to the surface on which the transistors 201 and 205 are formed). Note that if the display device 50E is a reflective liquid crystal display device, it is not necessary to provide a backlight in the display device 50E.
  • the colored layer 349R has an area overlapping with the liquid crystal element 69R, and for example, the transmittance of red light is higher than that of other colors. As a result, the light emitted by the liquid crystal element 69R is extracted to the outside of the display device 50E as red light.
  • the colored layer 349G also has an area overlapping with the liquid crystal element 69G, and for example, the transmittance of green light is higher than that of other colors. As a result, the light emitted by the liquid crystal element 69G is extracted to the outside of the display device 50E as green light.
  • the colored layer 349B has an area overlapping with the liquid crystal element 69B, and for example, the transmittance of blue light is higher than that of other colors. As a result, the light emitted by the liquid crystal element 69B is extracted to the outside of the display device 50E as blue light. As a result, the display device 50E can perform full-color display.
  • Adjacent colored layers 349 may have overlapping regions.
  • adjacent colored layers 349 may have overlapping regions on spacer 347.
  • one end of colored layer 349G may overlap colored layer 349R, and the other end of colored layer 349G may overlap colored layer 349B.
  • This can prevent light emitted from liquid crystal element 69 from being incident on adjacent colored layer 349 and being extracted to the outside of display device 50E.
  • it can prevent light emitted from liquid crystal element 69R from being incident on colored layer 349G and being extracted to the outside of display device 50E.
  • display device 50E can be a display device with high display quality.
  • Adjacent colored layers 349 do not need to have overlapping regions.
  • Materials that can be used for the colored layer 349 include metal materials, resin materials, and resin materials containing pigments or dyes.
  • the colored layer 349 can be formed, for example, by using an inkjet method.
  • materials that can be used for the light-shielding layer include carbon black, titanium black, metals, metal oxides, and composite oxides containing solid solutions of multiple metal oxides.
  • the light-shielding layer can be formed, for example, by using an inkjet method.
  • the light-shielding layer can also be a laminated film of films containing the material of the colored layer. For example, a laminated structure of a film containing a material used for a colored layer that transmits light of a certain color and a film containing a material used for a colored layer that transmits light of another color can be used.
  • FIG. 60 shows an example of a display device having a vertical electric field type liquid crystal element, but one embodiment of the present invention is not limited thereto, and may be, for example, a display device having a horizontal electric field type liquid crystal element.
  • a liquid crystal exhibiting a blue phase without using an alignment film may be used.
  • the blue phase is one of the liquid crystal phases, and is a phase that appears immediately before the cholesteric phase transitions to an isotropic phase when the temperature of the cholesteric liquid crystal is increased. Since the blue phase appears only in a narrow temperature range, a liquid crystal composition containing 5% by weight or more of a chiral agent is used for the liquid crystal layer 346 in order to improve the temperature range.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed and exhibits optical isotropy.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent does not require an alignment process and has a small viewing angle dependency.
  • a rubbing process is also not required. Therefore, electrostatic damage caused by the rubbing process can be suppressed, and defects or damage to the display device during the manufacturing process can be reduced.
  • the display device 50E may be provided with a sensing element 380 as shown in FIG. 59, for example, and may function as a touch panel.
  • the colored layer 349R, the colored layer 349G, and the colored layer 349B of the display device 50E may be provided in a display device having a light-emitting element 60, specifically, in the display devices 50A to 50C.
  • the colored layer 349R may be provided so as to have an area overlapping with the light-emitting element 60R
  • the colored layer 349G may be provided so as to have an area overlapping with the light-emitting element 60G
  • the colored layer 349B may be provided so as to have an area overlapping with the light-emitting element 60B.
  • the colored layer 349 may be provided between the light-emitting element 60 and the substrate 152, specifically, the colored layer 349 may be provided between the protective layer 331 and the substrate 152.
  • the colored layer 349 may be provided on the protective layer 331, specifically, the colored layer 349 may be provided so as to have an area in contact with the protective layer 331. In this case, it is preferable that the protective layer 331 is flattened.
  • the colored layer 349 may be provided on the substrate 152. In this case, for example, a portion of the colored layer 349 can be configured to contact the light-shielding layer 317, thereby allowing the end of the colored layer 349 to overlap the light-shielding layer 317.
  • a colored layer 349 can be provided between the light emitting element 60 and the substrate 102.
  • the colored layer 349 can be provided on the insulating layer 218.
  • the layers 349R, 349G, and 349B can be provided in a display device having a light-emitting element 60, a full-color image can be displayed on the display unit 20 even if the light-emitting elements 60R, 60G, and 60B are light-emitting elements that emit light of the same color, for example, light-emitting elements that emit white light.
  • the layers 313R, 313G, and 313B can be formed in the same process. This can simplify the manufacturing process of the display device and increase the yield of the display device. Therefore, a low-cost display device can be realized.
  • the light extraction efficiency of the display device can be increased compared to the case where the colored layer 349 is provided. This allows a bright image to be displayed on the display unit 20. Furthermore, when the brightness of the image displayed on the display unit 20 is the same, the light emission brightness of the light-emitting element 60 can be reduced when the colored layer 349 is not provided compared to when the colored layer 349 is provided, thereby reducing the power consumption of the display device.
  • the coloring layer 349R, the coloring layer 349G, and the coloring layer 349B are provided in a display device having the light-emitting element 60, the light-emitting element 60R, the light-emitting element 60G, and the light-emitting element 60B may emit different lights from each other.
  • the coloring layer 349R has a higher transmittance for red light than the transmittance for other colors of light
  • the coloring layer 349G has a higher transmittance for green light than the transmittance for other colors of light
  • the coloring layer 349B has a higher transmittance for blue light than the transmittance for other colors of light
  • the light-emitting element 60R may emit red light
  • the light-emitting element 60G may emit green light
  • the light-emitting element 60B may emit blue light.
  • the coloring layer 349 by providing the coloring layer 349, the color purity of the light emitted from the subpixel having the light-emitting element 60 can be increased. Therefore, a display device with high display quality can be realized.
  • the coloring layer 349 is not provided, the light extraction efficiency of the display device can be increased compared to the case in which the coloring layer 349 is provided.
  • the electronic device of this embodiment has a display device of one embodiment of the present invention in a display portion.
  • the display device of one embodiment of the present invention can easily achieve high definition and high resolution. Therefore, it can be used in the display portion of various electronic devices.
  • Electronic devices include, for example, electronic devices with relatively large screens such as television sets, desktop or notebook personal computers, computer monitors, digital signage, large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • the display device of one embodiment of the present invention can be used favorably in electronic devices having a relatively small display area because it is possible to increase the resolution.
  • electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, AR glasses-type devices, and MR devices.
  • the display device of one embodiment of the present invention preferably has an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels).
  • HD 1280 x 720 pixels
  • FHD (1920 x 1080 pixels
  • WQHD 2560 x 1440 pixels
  • WQXGA 2560 x 1600 pixels
  • 4K 3840 x 2160 pixels
  • 8K 8K
  • the pixel density (resolution) of the display device of one embodiment of the present invention is preferably 100 ppi or more, preferably 300 ppi or more, more preferably 500 ppi or more, more preferably 1000 ppi or more, more preferably 2000 ppi or more, more preferably 3000 ppi or more, more preferably 5000 ppi or more, and even more preferably 7000 ppi or more.
  • the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.
  • the electronic device of this embodiment may have a sensor (including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • a sensor including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of this embodiment can have various functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), a wireless communication function, a function to read out programs or data recorded on a recording medium, etc.
  • a function to display various information still images, videos, text images, etc.
  • a touch panel function a function to display a calendar, date or time, etc.
  • a function to execute various software (programs) a wireless communication function
  • a function to read out programs or data recorded on a recording medium etc.
  • FIG. 61A to 61D An example of a wearable device that can be worn on the head will be described using Figures 61A to 61D.
  • These wearable devices have at least one of the following functions: a function to display AR content, a function to display VR content, a function to display SR content, and a function to display MR content.
  • a function to display AR content a function to display AR content
  • VR content a function to display VR content
  • SR content a function to display SR content
  • MR content a function to display MR content
  • Electronic device 700A shown in FIG. 61A and electronic device 700B shown in FIG. 61B each have a pair of display panels 751, a pair of housings 721, a communication unit (not shown), a pair of mounting units 723, a control unit (not shown), an imaging unit (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.
  • a display device can be applied to the display panel 751. Therefore, the electronic device can display images with extremely high resolution.
  • Electronic device 700A and electronic device 700B can each project an image displayed on display panel 751 onto display area 756 of optical member 753. Because optical member 753 is translucent, the user can see the image displayed in the display area superimposed on the transmitted image visible through optical member 753. Therefore, electronic device 700A and electronic device 700B are each electronic devices capable of AR display.
  • Electronic device 700A and electronic device 700B may be provided with a camera capable of capturing an image of the front as an imaging unit. Furthermore, electronic device 700A and electronic device 700B may each be provided with an acceleration sensor such as a gyro sensor, thereby detecting the orientation of the user's head and displaying an image corresponding to that orientation in display area 756.
  • an acceleration sensor such as a gyro sensor
  • the communication unit has a wireless communication device, and can supply video signals and the like via the wireless communication device.
  • a connector can be provided to which a cable through which a video signal and power supply potential can be connected.
  • Electronic device 700A and electronic device 700B are provided with batteries and can be charged wirelessly, wired, or both.
  • the housing 721 may be provided with a touch sensor module.
  • the touch sensor module has a function of detecting that the outer surface of the housing 721 is touched.
  • the touch sensor module can detect a tap operation or a slide operation by the user and execute various processes. For example, a tap operation can execute processes such as pausing or resuming a video, and a slide operation can execute processes such as fast-forwarding or rewinding. Furthermore, by providing a touch sensor module on each of the two housings 721, the range of operations can be expanded.
  • touch sensors can be used as the touch sensor module.
  • various types can be adopted, such as the capacitance type, resistive film type, infrared type, electromagnetic induction type, surface acoustic wave type, and optical type.
  • a photoelectric conversion element When using an optical touch sensor, a photoelectric conversion element can be used as the light receiving element.
  • the active layer of the photoelectric conversion element can be made of either or both of an inorganic semiconductor and an organic semiconductor.
  • Electronic device 800A shown in FIG. 61C and electronic device 800B shown in FIG. 61D each have a pair of display units 820, a housing 821, a communication unit 822, a pair of mounting units 823, a control unit 824, a pair of imaging units 825, and a pair of lenses 832.
  • a display device can be applied to the display portion 820. Therefore, the electronic device can display images with extremely high resolution. This allows the user to feel a high sense of immersion.
  • the display unit 820 is provided inside the housing 821 at a position that can be seen through the lens 832. In addition, by displaying different images on the pair of display units 820, it is also possible to perform a three-dimensional display using parallax.
  • the electronic device 800A and the electronic device 800B can each be considered electronic devices for VR.
  • a user wearing the electronic device 800A or the electronic device 800B can view the image displayed on the display unit 820 through the lens 832.
  • Electric device 800A and electronic device 800B each preferably have a mechanism that can adjust the left-right positions of lens 832 and display unit 820 so that they are optimally positioned according to the position of the user's eyes. Also, it is preferable that they have a mechanism that adjusts the focus by changing the distance between lens 832 and display unit 820.
  • the attachment unit 823 allows the user to attach the electronic device 800A or electronic device 800B to the head. Note that in FIG. 61C and other figures, the attachment unit 823 is shaped like the temples of glasses, but is not limited to this. The attachment unit 823 may be shaped like a helmet or band, for example, as long as it can be worn by the user.
  • the imaging unit 825 has a function of acquiring external information.
  • the data acquired by the imaging unit 825 can be output to the display unit 820.
  • An image sensor can be used for the imaging unit 825.
  • multiple cameras may be provided to support multiple angles of view, such as telephoto and wide angle.
  • the imaging unit 825 is one aspect of the detection unit.
  • a distance measuring sensor hereinafter also referred to as a detection unit
  • the imaging unit 825 is one aspect of the detection unit.
  • an image sensor or a distance image sensor such as a LIDAR (Light Detection and Ranging) can be used.
  • LIDAR Light Detection and Ranging
  • the electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone.
  • a configuration having the vibration mechanism can be applied to one or more of the display unit 820, the housing 821, and the wearing unit 823. This makes it possible to enjoy video and audio by simply wearing the electronic device 800A, without the need for separate audio equipment such as headphones, earphones, or speakers.
  • Each of electronic devices 800A and 800B may have an input terminal.
  • the input terminal can be connected to a cable that supplies a video signal from a video output device or the like, and power for charging a battery provided within the electronic device.
  • the electronic device of one embodiment of the present invention may have a function of wireless communication with the earphone 750.
  • the earphone 750 has a communication unit (not shown) and has a wireless communication function.
  • the earphone 750 can receive information (e.g., audio data) from the electronic device through the wireless communication function.
  • the electronic device 700A shown in FIG. 61A has a function of transmitting information to the earphone 750 through the wireless communication function.
  • the electronic device 800A shown in FIG. 61C has a function of transmitting information to the earphone 750 through the wireless communication function.
  • the electronic device may have an earphone unit.
  • the electronic device 700B shown in FIG. 61B has an earphone unit 727.
  • the earphone unit 727 and the control unit may be configured to be connected to each other by wire.
  • a portion of the wiring connecting the earphone unit 727 and the control unit may be disposed inside the housing 721 or the attachment unit 723.
  • electronic device 800B shown in FIG. 61D has earphone unit 827.
  • earphone unit 827 and control unit 824 can be configured to be connected to each other by wire.
  • Part of the wiring connecting earphone unit 827 and control unit 824 may be disposed inside housing 821 or mounting unit 823.
  • earphone unit 827 and mounting unit 823 may have magnets. This allows earphone unit 827 to be fixed to mounting unit 823 by magnetic force, which is preferable as it makes storage easier.
  • the electronic device may have an audio output terminal to which earphones or headphones can be connected.
  • the electronic device may also have one or both of an audio input terminal and an audio input mechanism.
  • a sound collection device such as a microphone can be used as the audio input mechanism.
  • the electronic device may be endowed with the functionality of a so-called headset.
  • both glasses-type devices such as electronic device 700A and electronic device 700B
  • goggle-type devices such as electronic device 800A and electronic device 800B
  • An electronic device can transmit information to an earphone via a wired or wireless connection.
  • the electronic device 6500 shown in FIG. 62A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display portion 6502 has a touch panel function.
  • the display device of one embodiment of the present invention can be applied to the display portion 6502.
  • FIG. 62B is a schematic cross-sectional view including the end of the housing 6501 on the microphone 6506 side.
  • a translucent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, optical members 6512, a touch sensor panel 6513, a printed circuit board 6517, a battery 6518, etc. are arranged in the space surrounded by the housing 6501 and the protective member 6510.
  • the display panel 6511, the optical member 6512, and the touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back in the area outside the display unit 6502, and the FPC 6515 is connected to the folded back part.
  • An IC 6516 is mounted on the FPC 6515.
  • the FPC 6515 is connected to a terminal provided on a printed circuit board 6517.
  • the flexible display device can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized.
  • the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted thereon while keeping the thickness of the electronic device small.
  • an electronic device with a narrow frame can be realized.
  • FIG. 62C shows an example of a television device.
  • a display unit 7000 is built into a housing 7101.
  • the housing 7101 is supported by a stand 7103.
  • a display device can be applied to the display portion 7000.
  • the television device 7100 shown in FIG. 62C can be operated using operation switches provided on the housing 7101 and a separate remote control 7111.
  • the display unit 7000 may be provided with a touch sensor, and the television device 7100 may be operated by touching the display unit 7000 with a finger or the like.
  • the remote control 7111 may have a display unit that displays information output from the remote control 7111.
  • the channel and volume can be operated using operation keys or a touch panel provided on the remote control 7111, and the image displayed on the display unit 7000 can be operated.
  • the television device 7100 is configured to include a receiver and a modem.
  • the receiver can receive general television broadcasts.
  • by connecting to a wired or wireless communication network via the modem it is also possible to carry out one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers, etc.) information communication.
  • FIG. 62D shows an example of a notebook personal computer.
  • the notebook personal computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, etc.
  • the display unit 7000 is incorporated in the housing 7211.
  • a display device can be applied to the display portion 7000.
  • Figures 62E and 62F show an example of digital signage.
  • the digital signage 7300 shown in FIG. 62E has a housing 7301, a display unit 7000, and a speaker 7303. It can also have LED lamps, operation keys (including a power switch or an operation switch), connection terminals, various sensors, a microphone, etc.
  • FIG. 62F shows digital signage 7400 attached to a cylindrical pole 7401.
  • Digital signage 7400 has a display unit 7000 that is provided along the curved surface of pole 7401.
  • a display device of one embodiment of the present invention can be applied to the display portion 7000.
  • the larger the display unit 7000 the more information can be provided at one time. Also, the larger the display unit 7000, the more easily it catches people's attention, which can increase the advertising effectiveness of an advertisement, for example.
  • a touch panel By applying a touch panel to the display unit 7000, not only can images or videos be displayed on the display unit 7000, but the user can also intuitively operate it, which is preferable. Furthermore, when used to provide information such as route information or traffic information, the intuitive operation can improve usability.
  • the digital signage 7300 or the digital signage 7400 can be linked via wireless communication with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user.
  • advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411.
  • the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
  • the digital signage 7300 or the digital signage 7400 can also be made to run a game using the screen of the information terminal 7311 or the information terminal 7411 as an operating means (controller). This allows an unspecified number of users to participate in and enjoy the game at the same time.
  • the electronic device shown in Figures 63A to 63G has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including a function to sense, detect, or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), a microphone 9008, etc.
  • a display device of one embodiment of the present invention can be applied to the display portion 9001.
  • the electronic devices shown in Figures 63A to 63G have various functions. For example, they can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing by various software (programs), a wireless communication function, a function to read and process programs or data recorded on a recording medium, etc.
  • the functions of the electronic devices are not limited to these, and they can have various functions.
  • the electronic devices may have multiple display units.
  • the electronic devices may have a function to provide a camera or the like, capture still images or videos, and store them on a recording medium (external or built into the camera), display the captured images on the display unit, etc.
  • FIG. 63A is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as a smartphone, for example.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display text and image information on multiple surfaces.
  • FIG. 63A shows an example in which three icons 9050 are displayed.
  • Information 9051 shown in a dashed rectangle can also be displayed on another surface of the display unit 9001. Examples of the information 9051 include notifications of incoming e-mail, SNS, telephone calls, etc., the title of e-mail or SNS, the sender's name, the date and time, the remaining battery level, and radio wave strength.
  • an icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • Figure 63B is a perspective view showing a mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more sides of the display unit 9001.
  • information 9052, information 9053, and information 9054 are each displayed on different sides.
  • a user can check information 9053 displayed in a position that can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in a breast pocket of clothes. The user can check the display without taking the mobile information terminal 9102 out of the pocket and decide, for example, whether or not to answer a call.
  • FIG. 63C is a perspective view showing a tablet terminal 9103.
  • the tablet terminal 9103 is capable of executing various applications such as mobile phone calls, e-mail, text browsing and creation, music playback, Internet communication, and computer games, for example.
  • the tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front side of the housing 9000, operation keys 9005 as operation buttons on the left side of the housing 9000, and a connection terminal 9006 on the bottom.
  • FIG. 63D is a perspective view showing a wristwatch-type mobile information terminal 9200.
  • the mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark).
  • the display surface of the display unit 9001 is curved, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also make hands-free calls by communicating with, for example, a headset capable of wireless communication.
  • the mobile information terminal 9200 can also transmit data to and from other information terminals and charge itself via a connection terminal 9006. Charging may be performed by wireless power supply.
  • FIG. 63E to 63G are perspective views showing a foldable mobile information terminal 9201.
  • FIG. 63E is a perspective view of the mobile information terminal 9201 in an unfolded state
  • FIG. 63G is a perspective view of the mobile information terminal 9201 in a folded state
  • FIG. 63F is a perspective view of a state in the process of changing from one of FIG. 63E and FIG. 63G to the other.
  • the mobile information terminal 9201 is highly portable when folded, and is highly viewable due to a seamless, wide display area when unfolded.
  • the display unit 9001 of the mobile information terminal 9201 is supported by three housings 9000 connected by hinges 9055.
  • the display unit 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.

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Abstract

微細なサイズのトランジスタを有する半導体装置を提供する。 第１及び第２のトランジスタを有し、第１のトランジスタは第１乃至第３の導電層、第１の半導体層、第１の絶縁層を有し、第２の導電層は第１の導電層上に設けられ、第１の半導体層は第１の導 電層の上面及び第２の導電層に接し、第１の絶縁層は第１の半導体層の上面に接し、第３の導電層は第１の半導体層及び第１の絶縁層上に設けられ、第２のトランジスタは第４乃至第６の導電層、第２の半導体層、第１の絶縁層を有し、第５の導電層は第４の導電層上に設けられ、第２の半導体層は第４の導電層の上面及び第５の導電層に接し、第１の絶縁層は第２の半導体層の上面に接し、第６の導電層は第２の半導体層及び第１の絶縁層上に設けられ、第１及び第２の導電層間と、第４及び第５の導電層間に第２の絶縁層を有し、第２の絶縁層の膜厚は、第１及び第２の導電層間と、第４及び第５の導電層間と、で異なる。

Description

半導体装置、及び、半導体装置の作製方法
　本発明の一態様は、半導体装置、表示装置、表示モジュール、及び電子機器に関する。本発明の一態様は、半導体装置の作製方法、及び表示装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらを有する電子機器、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。
　トランジスタを有する半導体装置は、表示装置及び電子機器に広く適用されており、半導体装置の高集積化、及び高速化が求められている。例えば、高精細な表示装置に半導体装置を適用する場合、高集積の半導体装置が求められる。トランジスタの集積度を高める手段の１つとして、微細なサイズのトランジスタの開発が進められている。
　近年、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、又は複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）に適用可能な表示装置が求められている。ＶＲ、ＡＲ、ＳＲ、及びＭＲは総称してＸＲ（Ｅｘｔｅｎｄｅｄ　Ｒｅａｌｉｔｙ）とも呼ばれる。ＸＲ向けの表示装置は、現実感、及び没入感を高めるために、精細度の高いこと、及び色再現性の高いことが望まれている。当該表示装置に適用可能なものとして、例えば、液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）デバイス、又は発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の発光デバイス（発光素子ともいう。）を備える発光装置が挙げられる。
　特許文献１には、有機ＥＬデバイス（有機ＥＬ素子ともいう。）を用いた、ＶＲ向けの表示装置が開示されている。
国際公開第２０１８／０８７６２５号
　本発明の一態様は、微細なサイズのトランジスタを有する半導体装置、及びその作製方法を提供することを課題の一とする。又は、本発明の一態様は、小型の半導体装置、及びその作製方法を提供することを課題の一とする。又は、本発明の一態様は、オン電流の大きいトランジスタを有する半導体装置、及びその作製方法を提供することを課題の一とする。又は、本発明の一態様は、性能の高い半導体装置、及びその作製方法を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い半導体装置、及びその作製方法を提供することを課題の一とする。又は、本発明の一態様は、生産性の高い半導体装置の作製方法を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置、及びその作製方法を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、第１の導電層、第２の導電層、第３の導電層、第１の半導体層、及び、第１の絶縁層を有し、第２の導電層は、第１の導電層上に設けられ、第１の半導体層は、第１の導電層の上面、及び、第２の導電層と接し、第１の絶縁層は、第１の半導体層の上面と接し、第３の導電層は、第１の半導体層と重なる領域を有するように、第１の絶縁層上に設けられ、第２のトランジスタは、第４の導電層、第５の導電層、第６の導電層、第２の半導体層、及び、第１の絶縁層を有し、第５の導電層は、第４の導電層上に設けられ、第２の半導体層は、第４の導電層の上面、及び、第５の導電層と接し、第１の絶縁層は、第２の半導体層の上面と接し、第６の導電層は、第２の半導体層と重なる領域を有するように、第１の絶縁層上に設けられ、第１の導電層と第２の導電層との間、及び、第４の導電層と第５の導電層との間に、第２の絶縁層が設けられ、第１の導電層と第２の導電層との間における第２の絶縁層の膜厚と、第４の導電層と第５の導電層との間における第２の絶縁層の膜厚と、はそれぞれ異なる半導体装置である。
　また上記において、第１の半導体層、及び、第２の半導体層は、それぞれ金属酸化物を有していることが好ましい。
　また上記において、第２の絶縁層は、第３の絶縁層と、第４の絶縁層と、を有し、第３の絶縁層は、第４の導電層上に島状に設けられ、第４の絶縁層は、第１の導電層上、及び、第３の絶縁層上に設けられることが好ましい。
　また上記において、第２の絶縁層は、第３の絶縁層と、第４の絶縁層と、を有し、第３の絶縁層は、第１の導電層上、及び、第４の導電層上に設けられ、第４の絶縁層は、第１の導電層と重なる領域に開口を有するように、第３の絶縁層上に設けられることが好ましい。
　また上記において、第２の絶縁層は、第３の絶縁層と、第４の絶縁層と、を有し、第３の絶縁層は、島状に設けられ、第１の導電層は、第３の絶縁層上に設けられ、第４の絶縁層は、第１の導電層上、及び、第４の導電層上に設けられることが好ましい。
　また、本発明の一態様は、第１の導電膜を形成し、第１の導電膜を加工して、第１の導電層及び第２の導電層を形成し、第１の導電層上及び第２の導電層上に、第１の絶縁膜を形成し、第１の絶縁膜を加工して、第２の導電層と重なる第１の絶縁層を形成し、第１の導電層、第２の導電層、及び、第１の絶縁層上に、第２の絶縁層を形成し、第２の絶縁層上に、第２の導電膜を形成し、第２の導電膜を加工して、第１の導電層と重なる第３の導電層と、第２の導電層と重なる第４の導電層と、を形成し、第３の導電層、及び、第４の導電層の一部を除去して、それぞれ、第１の開口を有する第５の導電層、及び、第２の開口を有する第６の導電層を形成し、第１の開口と重なる領域の第２の絶縁層、並びに、第２の開口と重なる領域の第１の絶縁層及び第２の絶縁層を除去して、それぞれ、第３の開口、及び、第４の開口を形成し、第１の開口、第２の開口、第３の開口、及び、第４の開口を覆って、第１の導電層の上面、第２の導電層の上面、第５の導電層の上面及び側面、第６の導電層の上面及び側面、第１の絶縁層の側面、並びに、第２の絶縁層の側面と接する金属酸化物膜を形成し、金属酸化物膜を島状に加工して、第１の導電層の上面、第２の絶縁層の側面、並びに、第５の導電層の上面及び側面と接する第１の半導体層と、第２の導電層の上面、第１の絶縁層の側面、第２の絶縁層の側面、並びに、第６の導電層の上面及び側面と接する第２の半導体層と、を形成し、第１の半導体層上、第２の半導体層上、第５の導電層上、第６の導電層上、及び、第２の絶縁層上に、第３の絶縁層を形成し、第３の絶縁層上に、第３の導電膜を形成し、第３の導電膜を加工して、第１の導電層及び第１の半導体層と重なる第７の導電層と、第２の導電層及び第２の半導体層と重なる第８の導電層と、を形成する半導体装置の作製方法である。
　また、本発明の一態様は、第１の導電膜を形成し、第１の導電膜を加工して、第１の導電層及び第２の導電層を形成し、第１の導電層上及び第２の導電層上に、第１の絶縁層と、第１の絶縁層上の第１の絶縁膜と、を形成し、第１の絶縁膜を加工して、第１の導電層と重なる領域に第１の開口を有する第２の絶縁層を形成し、第１の絶縁層及び第２の絶縁層上に、第２の導電膜を形成し、第２の導電膜を加工して、第１の導電層と重なる第３の導電層と、第２の導電層と重なる第４の導電層と、を形成し、第３の導電層、及び、第４の導電層の一部を除去して、それぞれ、第２の開口を有する第５の導電層、及び、第３の開口を有する第６の導電層を形成し、第２の開口と重なる領域の第１の絶縁層、並びに、第３の開口と重なる領域の第１の絶縁層及び第２の絶縁層を除去して、それぞれ、第４の開口、及び、第５の開口を形成し、第２の開口、第３の開口、第４の開口、及び、第５の開口を覆って、第１の導電層の上面、第２の導電層の上面、第５の導電層の上面及び側面、第６の導電層の上面及び側面、第１の絶縁層の側面、並びに、第２の絶縁層の側面と接する金属酸化物膜を形成し、金属酸化物膜を島状に加工して、第１の導電層の上面、第１の絶縁層の側面、並びに、第５の導電層の上面及び側面と接する第１の半導体層と、第２の導電層の上面、第１の絶縁層の側面、第２の絶縁層の側面、並びに、第６の導電層の上面及び側面と接する第２の半導体層と、を形成し、第１の半導体層上、第２の半導体層上、第５の導電層上、第６の導電層上、及び、第２の絶縁層上に、第３の絶縁層を形成し、第３の絶縁層上に、第３の導電膜を形成し、第３の導電膜を加工して、第１の導電層及び第１の半導体層と重なる第７の導電層と、第２の導電層及び第２の半導体層と重なる第８の導電層と、を形成する半導体装置の作製方法である。
　また、本発明の一態様は、第１の絶縁膜を形成し、第１の絶縁膜を加工して、第１の絶縁層を形成し、第１の絶縁層上に、第１の導電膜を形成し、第１の導電膜を加工して、第１の絶縁層上の第１の導電層と、第１の絶縁層と異なる領域上の第２の導電層と、をそれぞれ形成し、第１の絶縁層上、第１の導電層上、及び、第２の導電層上に、第２の絶縁膜を形成し、第２の絶縁膜を加工して、表面が平坦又は概略平坦な第２の絶縁層を形成し、第２の絶縁層上に、第２の導電膜を形成し、第２の導電膜を加工して、第１の導電層と重なる第３の導電層と、第２の導電層と重なる第４の導電層と、を形成し、第３の導電層、及び、第４の導電層の一部を除去して、それぞれ、第１の開口を有する第５の導電層、及び、第２の開口を有する第６の導電層を形成し、第１の開口と重なる領域の第２の絶縁層、及び、第２の開口と重なる領域の第２の絶縁層を除去して、それぞれ、第３の開口、及び、第４の開口を形成し、第１の開口、第２の開口、第３の開口、及び、第４の開口を覆って、第１の導電層の上面、第２の導電層の上面、第５の導電層の上面及び側面、第６の導電層の上面及び側面、並びに、第２の絶縁層の側面と接する金属酸化物膜を形成し、金属酸化物膜を島状に加工して、第１の導電層の上面、第２の絶縁層の側面、並びに、第５の導電層の上面及び側面と接する第１の半導体層と、第２の導電層の上面、第２の絶縁層の側面、並びに、第６の導電層の上面及び側面と接する第２の半導体層と、を形成し、第１の半導体層上、第２の半導体層上、第５の導電層上、第６の導電層上、及び、第２の絶縁層上に、第３の絶縁層を形成し、第３の絶縁層上に、第３の導電膜を形成し、第３の導電膜を加工して、第１の導電層及び第１の半導体層と重なる第７の導電層と、第２の導電層及び第２の半導体層と重なる第８の導電層と、を形成する半導体装置の作製方法である。
　本発明の一態様により、微細なサイズのトランジスタを有する半導体装置、及びその作製方法を提供することができる。又は、本発明の一態様により、小型の半導体装置、及びその作製方法を提供することができる。又は、本発明の一態様により、オン電流の大きいトランジスタを有する半導体装置、及びその作製方法を提供することができる。又は、本発明の一態様により、性能の高い半導体装置、及びその作製方法を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置、及びその作製方法を提供することができる。又は、本発明の一態様により、生産性の高い半導体装置の作製方法を提供することができる。又は、本発明の一態様により、新規な半導体装置、及びその作製方法を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ及び図１Ｂは、半導体装置の一例を示す断面図である。
図２Ａは、表示装置の構成例を示すブロック図である。図２Ｂは、画素の構成例を示す平面図である。図２Ｃ及び図２Ｄは、画素の構成例を示す回路図である。
図３Ａは、表示装置の構成例を示すブロック図である。図３Ｂは、画素の構成例を示す回路図である。
図４Ａ乃至図４Ｃは、画素の構成例を示す回路図である。
図５Ａは、記憶装置の構成例を示すブロック図である。図５Ｂ乃至図５Ｅは、メモリセルの構成例を示す回路図である。
図６Ａは、半導体装置の一例を示す平面図である。図６Ｂは、半導体装置の一例を示す断面図である。
図７Ａは、トランジスタの一例を示す平面図である。図７Ｂは、トランジスタの一例を示す断面図である。
図８Ａは、半導体装置の一例を示す平面図である。図８Ｂは、半導体装置の一例を示す断面図である。
図９Ａは、半導体装置の一例を示す平面図である。図９Ｂは、半導体装置の一例を示す断面図である。
図１０Ａは、半導体装置の一例を示す平面図である。図１０Ｂは、半導体装置の一例を示す断面図である。
図１１Ａは、半導体装置の一例を示す平面図である。図１１Ｂは、半導体装置の一例を示す断面図である。
図１２は、半導体装置の一例を示す断面図である。
図１３は、半導体装置の一例を示す断面図である。
図１４は、半導体装置の一例を示す断面図である。
図１５は、半導体装置の一例を示す断面図である。
図１６は、半導体装置の一例を示す断面図である。
図１７Ａは、半導体装置の一例を示す平面図である。図１７Ｂは、半導体装置の一例を示す断面図である。
図１８Ａは、半導体装置の一例を示す平面図である。図１８Ｂは、半導体装置の一例を示す断面図である。
図１９Ａは、半導体装置の一例を示す平面図である。図１９Ｂは、半導体装置の一例を示す断面図である。
図２０Ａは、半導体装置の一例を示す平面図である。図２０Ｂは、半導体装置の一例を示す断面図である。
図２１Ａは、半導体装置の一例を示す平面図である。図２１Ｂは、半導体装置の一例を示す断面図である。
図２２Ａは、半導体装置の一例を示す平面図である。図２２Ｂは、半導体装置の一例を示す断面図である。
図２３Ａは、半導体装置の一例を示す平面図である。図２３Ｂは、半導体装置の一例を示す断面図である。
図２４Ａは、トランジスタの一例を示す平面図である。図２４Ｂは、トランジスタの一例を示す断面図である。図２４Ｃは、トランジスタについて説明する回路図である。
図２５Ａは、半導体装置の一例を示す平面図である。図２５Ｂは、半導体装置の一例を示す断面図である。
図２６Ａは、半導体装置の一例を示す平面図である。図２６Ｂは、半導体装置の一例を示す断面図である。
図２７Ａは、半導体装置の一例を示す平面図である。図２７Ｂは、半導体装置の一例を示す断面図である。
図２８Ａは、半導体装置の一例を示す平面図である。図２８Ｂは、半導体装置の一例を示す断面図である。
図２９Ａ及び図２９Ｂは、トランジスタの一例を示す断面図である。図２９Ｃは、トランジスタについて説明する回路図である。
図３０Ａ及び図３０Ｂは、トランジスタの一例を示す断面図である。図３０Ｃは、トランジスタについて説明する回路図である。
図３１Ａ及び図３１Ｂは、トランジスタの一例を示す断面図である。図３１Ｃは、トランジスタについて説明する回路図である。
図３２Ａは、半導体装置の一例を示す平面図である。図３２Ｂは、半導体装置の一例を示す断面図である。
図３３Ａは、半導体装置の一例を示す平面図である。図３３Ｂは、半導体装置の一例を示す断面図である。
図３４Ａは、半導体装置の一例を示す平面図である。図３４Ｂは、半導体装置の一例を示す断面図である。
図３５Ａは、画素回路を含む構成例を示す回路図である。図３５Ｂは、画素回路を含む構成例を示す平面図である。図３５Ｃ及び図３５Ｄは、画素回路を含む構成例を示す断面図である。
図３６Ａは、画素回路を含む構成例を示す平面図である。図３６Ｂは、画素回路を含む構成例を示す断面図である。
図３７は、画素回路を含む構成例を示す平面図である。
図３８Ａは、表示装置の構成例を示す平面図である。図３８Ｂは、表示装置の構成例を示す断面図である。
図３９Ａは、表示装置の構成例を示す平面図である。図３９Ｂは、表示装置の構成例を示す断面図である。
図４０Ａ乃至図４０Ｃは、表示装置の構成例を示す平面図である。
図４１Ａ乃至図４１Ｃは、表示装置の構成例を示す平面図である。
図４２Ａ、及び図４２Ｂは、表示装置の構成例を示す平面図である。
図４３Ａ乃至図４３Ｃは、半導体装置の作製方法の一例を示す断面図である。
図４４Ａ乃至図４４Ｃは、半導体装置の作製方法の一例を示す断面図である。
図４５Ａ乃至図４５Ｃは、半導体装置の作製方法の一例を示す断面図である。
図４６Ａ乃至図４６Ｃは、半導体装置の作製方法の一例を示す断面図である。
図４７Ａ乃至図４７Ｃは、半導体装置の作製方法の一例を示す断面図である。
図４８Ａ乃至図４８Ｃは、半導体装置の作製方法の一例を示す断面図である。
図４９Ａ乃至図４９Ｃは、半導体装置の作製方法の一例を示す断面図である。
図５０Ａ乃至図５０Ｃは、半導体装置の作製方法の一例を示す断面図である。
図５１Ａ乃至図５１Ｄは、半導体装置の作製方法の一例を示す断面図である。
図５２Ａ乃至図５２Ｃは、半導体装置の作製方法の一例を示す断面図である。
図５３Ａ乃至図５３Ｃは、半導体装置の作製方法の一例を示す断面図である。
図５４Ａ乃至図５４Ｃは、半導体装置の作製方法の一例を示す断面図である。
図５５は、表示装置の構成例を示す斜視図である。
図５６は、表示装置の構成例を示す断面図である。
図５７は、表示装置の構成例を示す断面図である。
図５８は、表示装置の構成例を示す断面図である。
図５９は、表示装置の構成例を示す断面図である。
図６０は、表示装置の構成例を示す断面図である。
図６１Ａ乃至図６１Ｄは、電子機器の一例を示す図である。
図６２Ａ乃至図６２Ｆは、電子機器の一例を示す図である。
図６３Ａ乃至図６３Ｇは、電子機器の一例を示す図である。
　実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。
　なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
　本明細書等において、発光デバイスは、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう。）として、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）が挙げられる。
　本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。例えば、島状の発光層とは、当該発光層と、隣接する発光層とが、物理的に分離されている状態であることを示す。
　本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とがなす角（テーパ角ともいう。）が９０度未満である領域を有する形状のことを指す。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。
　本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差など）に起因して分断されてしまう現象を指す。
　本明細書等において「上面形状（平面視における形状、輪郭形状ともいう。）が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、又は、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
　なお、本明細書等において、ある構成要素の上面形状とは、その平面視における当該構成要素の輪郭形状のことをいう。また、平面視とは、当該構成要素の被形成面、又は、当該構成要素が形成される支持体（例えば、基板）の表面の法線方向から見ることをいう。
　本明細書等において、「高さが概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが概略等しい構成を示す。
（実施の形態１）
　本発明の一態様の半導体装置は、少なくとも２つ以上のトランジスタを有する。当該トランジスタは、基板面に対してソース電極と、ドレイン電極と、がそれぞれ異なる高さに位置し、ドレイン電流が高さ方向（縦方向）に流れる構造を有する。また、当該トランジスタのソース電極とドレイン電極の間に位置する絶縁層の厚さは、半導体装置が有するトランジスタ毎に異なる。すなわち、本発明の一態様の半導体装置は、ソース電極とドレイン電極との間の距離（すなわち、チャネル長）が異なる２つ以上のトランジスタを有する。
　図１Ａ及び図１Ｂに、本発明の一態様の半導体装置の上位概念を説明する断面図を示す。
　図１Ａ及び図１Ｂに示すように、本発明の一態様の半導体装置は、トランジスタＭ１と、トランジスタＭ２の、２つのトランジスタを有する。なお、図１Ａ及び図１Ｂでは、トランジスタを２つだけ示しているが、この限りではない。本発明の一態様の半導体装置は、トランジスタを３つ以上有していてもよい。
　トランジスタＭ１及びトランジスタＭ２は、それぞれ基板１０２上に設けられる。トランジスタＭ１は、基板１０２上の導電層１１２ａと、導電層１１２ａ上の導電層１１２ｂと、導電層１１２ａ及び導電層１１２ｂの上面と接する領域を有する半導体層１０８と、半導体層１０８上の絶縁層１０６と、絶縁層１０６上の導電層１０４と、を有する。
　トランジスタＭ１において、導電層１１２ａは、ソース電極又はドレイン電極の一方として機能する。導電層１１２ｂは、ソース電極又はドレイン電極の他方として機能する。絶縁層１０６はゲート絶縁層として機能する。導電層１０４は、ゲート電極として機能する。半導体層１０８のうち、導電層１１２ａと導電層１１２ｂとの間において、絶縁層１０６を介して導電層１０４と重なる領域が、チャネル形成領域として機能する。
　トランジスタＭ２は、基板１０２上（導電層１１２ａとは異なる領域上）の導電層２０２ａと、導電層２０２ａ上の導電層２０２ｂと、導電層２０２ａ及び導電層２０２ｂの上面と接する領域を有する半導体層２０８と、半導体層２０８上の絶縁層１０６と、絶縁層１０６上の導電層２０４と、を有する。
　トランジスタＭ２において、導電層２０２ａは、ソース電極又はドレイン電極の一方として機能する。導電層２０２ｂは、ソース電極又はドレイン電極の他方として機能する。絶縁層１０６はゲート絶縁層として機能する。導電層２０４は、ゲート電極として機能する。半導体層２０８のうち、導電層２０２ａと導電層２０２ｂとの間において、絶縁層１０６を介して導電層２０４と重なる領域が、チャネル形成領域として機能する。
　トランジスタＭ１が有するソース電極とドレイン電極との間、及び、トランジスタＭ２が有するソース電極とドレイン電極との間には、それぞれ絶縁層１１０が設けられている。
　ここで、図１Ａに示す半導体装置では、導電層１１２ａ及び導電層２０２ａが、それぞれ基板１０２の上面に接して設けられており、導電層１１２ａ及び導電層２０２ａの被形成面の高さが、概略一致している。しかし、導電層１１２ｂ及び導電層２０２ｂについては、基板１０２の上面を基準とした被形成面の高さがそれぞれ異なる。
　一方、図１Ｂに示す半導体装置では、導電層１１２ｂ及び導電層２０２ｂの被形成面の高さは概略一致している。しかし、導電層２０２ａが基板１０２の上面に接して設けられているのに対し、導電層１１２ａは絶縁層１１０の内部に埋め込まれるように設けられており、導電層１１２ａの被形成面の高さと、導電層２０２ａの被形成面の高さと、がそれぞれ異なる。
　すなわち、図１Ａ及び図１Ｂに示すいずれの半導体装置においても、導電層１１２ａと導電層１１２ｂとの間における絶縁層１１０の膜厚と、導電層２０２ａと導電層２０２ｂとの間における絶縁層１１０の膜厚と、がそれぞれ異なる。詳細は図７Ｂ等で説明するが、本発明の一態様の半導体装置が有するトランジスタは、ソース電極と、ドレイン電極と、の間の絶縁層の膜厚が、チャネル長に対応する。したがって、本発明の一態様の半導体装置は、トランジスタＭ１のチャネル長と、トランジスタＭ２のチャネル長と、がそれぞれ異なる。
　トランジスタのチャネル長が短いほど、大きなオン電流、及び、高い電界効果移動度を得ることができる。一方、トランジスタのチャネル長が長いほど、トランジスタが飽和領域で駆動するときに流れる電流の飽和特性を高める（すなわち、ドレイン電圧の増加に対して、ドレイン電流の大きさがほとんど変化しない）ことができる。本発明の一態様では、絶縁層１１０の膜厚を基板面内で異ならせることによって、チャネル長の短いトランジスタＭ１と、チャネル長の長いトランジスタＭ２と、を一部の工程を共通にして同じ基板上に形成することができる。そのため、例えば、大きいオン電流が求められるトランジスタにトランジスタＭ１を適用し、高い飽和特性が求められるトランジスタにトランジスタＭ２を適用することにより、それぞれのトランジスタが有する特長を活かした高い性能の半導体装置を実現することができる。
　本発明の一態様の半導体装置は、例えば、表示装置に適用することができる。また、本発明の一態様の半導体装置は、例えば、記憶装置に適用することができる。以下では、本発明の一態様の半導体装置を適用可能な表示装置、及び、記憶装置の具体的な構成例について説明する。
＜表示装置の構成例＞
　図２Ａは、本発明の一態様の表示装置である、表示装置３０の構成例を示すブロック図である。表示装置３０は、表示部２０と、走査線駆動回路１１と、信号線駆動回路１３と、電源回路１５と、を有する。表示部２０は、マトリクス状に配列された複数の画素２１を有する。
　走査線駆動回路１１は、配線４１を介して画素２１と電気的に接続される。具体的には、同一行の画素２１は、同一の配線４１により走査線駆動回路１１と電気的に接続される。
　信号線駆動回路１３は、配線４３を介して画素２１と電気的に接続される。具体的には、同一列の画素２１は、同一の配線４３により信号線駆動回路１３と電気的に接続される。
　電源回路１５は、配線４５を介して画素２１と電気的に接続される。例えば、同じ行の画素２１を、同一の配線４５を介して電源回路１５と電気的に接続することができる。
　画素２１は、表示素子（表示デバイスともいう。）を有し、当該表示素子により画像を表示部２０に表示させることができる。具体的には、画素２１から射出される光の輝度を、表示素子で制御することにより、画像を表示部２０に表示させることができる。表示素子として、例えば発光素子を用いることができ、具体的には有機ＥＬ素子を用いることができる。また、表示素子として、液晶素子（液晶デバイスともいう。）を用いてもよい。
　走査線駆動回路１１は、画像データを書き込む画素２１を選択する機能を有する。走査線駆動回路１１は、具体的には、配線４１に信号を出力することにより、画像データを書き込む画素２１を選択することができる。ここで、走査線駆動回路１１は、１行目の配線４１に上記信号を出力した後、２行目の配線４１に上記信号を出力し、最終行の配線４１まで順に上記信号を出力することにより、画素２１に画像データを書き込むことができる。よって、走査線駆動回路１１が配線４１に出力する信号は走査信号であり、配線４１は走査線ということができる。なお、走査線駆動回路は、ゲートドライバと呼ばれる場合がある。また、配線４１は、ゲート線と呼ばれる場合がある。
　信号線駆動回路１３は、画像データを生成する機能を有する。画像データは、配線４３を介して画素２１に供給される。例えば、走査線駆動回路１１が選択している行に含まれる全ての画素２１に画像データを書き込むことができる。ここで、画像データは、信号として表すことができる。よって、配線４３は、信号線ということができる。なお、信号線駆動回路は、ソースドライバと呼ばれる場合がある。また、配線４３は、ソース線と呼ばれる場合がある。
　電源回路１５は、電源電位を生成し、配線４５に供給する機能を有する。電源回路１５は、例えば、高電源電位（以下、単に「高電位」、又は「ＶＤＤ」ともいう。）を生成し、配線４５に供給する機能を有する。また、電源回路１５は、低電源電位（以下、単に「低電位」、又は「ＶＳＳ」ともいう。）を生成する機能を有してもよい。また、電源回路１５は、高電源電位と、低電源電位と、を順次切り替えて、パルス状の信号を出力することができる。又は、パルス状の信号を、１行ずつ、スキャンして、出力することができる。配線４５に電源電位が供給されることから、配線４５は、電源線ということができる。また、配線４５から、図２Ｃ等に示すトランジスタ５２を介して、発光素子（例えば、後述の発光素子６０）に電流が流れる。よって配線４５は、電流供給線と呼ばれる場合がある。また、配線４５には、パルス状の信号が供給される場合があるため、パルス線と呼ばれる場合がある。配線４５にパルス状の電位を供給することにより、図２Ｃ等に示すトランジスタ５２のしきい値電圧及び移動度のばらつきを補正することが可能となる。
　配線４１、配線４３、及び配線４５には、定電位信号、パルス信号、等が与えられる。
　図２Ｂは、画素２１の構成例を示す平面図である。画素２１は、複数の副画素２３を有する。図２Ｂでは、画素２１が、副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂを有する例を示している。ここで、画素２１が表示素子として発光素子を有する場合、例えば、図２Ｂに示す副画素の上面形状は、発光素子の発光領域の上面形状に相当する。なお、図２Ｂでは、副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率、あるいは発光領域のサイズを等しく又は概略等しく示すが、本発明の一態様はこれに限定されない。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率は、それぞれ適宜決定することができる。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂの開口率は、それぞれ異なっていてもよく、２つ以上が等しい又は概略等しくてもよい。
　本明細書等において、例えば、副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂに共通する事項を説明する場合には、これらを区別するアルファベットを省略し、副画素２３と記載する場合がある。アルファベットで区別する他の要素についても、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。
　図２Ｂに示す画素２１には、副画素２３の配列法としてストライプ配列が適用されている。なお、副画素２３の配列法として、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、又はペンタイル配列等を適用してもよい。
　副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂは、それぞれ異なる色の光を呈する。副画素２３Ｒ、副画素２３Ｇ、及び副画素２３Ｂとして、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色の副画素、並びに、黄色（Ｙ）、シアン（Ｃ）、及びマゼンタ（Ｍ）の３色の副画素等が挙げられる。また、画素２１に副画素２３を４個以上設けてもよい。例えば、画素２１に、Ｒ、Ｇ、Ｂ、及び白色（Ｗ）の４色の副画素を設けてもよい。又は、画素２１に、Ｒ、Ｇ、Ｂ、及び赤外光（ＩＲ）の４色の副画素を設けてもよい。以上により、表示装置３０は、表示部２０にフルカラーの画像を表示することができる。
　図２Ｃは、副画素２３の構成例を示す回路図である。図２Ｃに示す副画素２３は、画素回路４０Ａと、発光素子６０と、を有する。
　画素回路４０Ａは、トランジスタ５１、トランジスタ５２、及び容量５７を有する。つまり、画素回路４０Ａは、２Ｔｒ１Ｃ型の画素回路である。
　画素回路４０Ａにおいて、トランジスタ５１のソース又はドレインの一方は、配線４３と電気的に接続される。トランジスタ５１のソース又はドレインの他方は、トランジスタ５２のゲートと電気的に接続される。トランジスタ５２のゲートは、容量５７の一方の電極と電気的に接続される。トランジスタ５１のゲートは、配線４１と電気的に接続される。
　トランジスタ５２のソース又はドレインの一方は、配線４５と電気的に接続される。トランジスタ５２のソース又はドレインの他方は、容量５７の他方の電極と電気的に接続される。容量５７の他方の電極は、発光素子６０の一方の電極と電気的に接続される。発光素子６０の他方の電極は、配線４７と電気的に接続される。ここで、発光素子６０の一方の電極は、画素電極ともいう。また、配線４７は、例えば、全ての画素２１間で共有することができる。そのため、発光素子６０の他方の電極を、共通電極ともいうことができる。
　前述のように、配線４１は走査線として機能し、配線４３は信号線として機能し、配線４５は電源線として機能する。また、配線４７は電源線として機能し、例えば、配線４５に高電源電位が供給される場合は、配線４７には低電源電位が供給される。配線４７は、例えば電源回路１５と電気的に接続することができる。
　トランジスタ５１は、スイッチとしての機能を有し、配線４１の電位に基づいて、配線４３と、トランジスタ５２のゲートと、の間の導通状態、又は非導通状態を制御する機能を有する。トランジスタ５１をオン状態とすることにより、画像データが画素回路４０Ａに書き込まれ、トランジスタ５１をオフ状態とすることにより、書き込まれた画像データが保持される。トランジスタ５１を、選択トランジスタともいう。
　トランジスタ５２は、発光素子６０に流れる電流量を制御する機能を有し、駆動トランジスタともいう。容量５７は、トランジスタ５２のゲート電位を保持する機能を有する。発光素子６０の発光輝度は、トランジスタ５２のゲートに供給される、画像データに対応する電位に応じて制御される。具体的には、配線４５に高電源電位が供給され、配線４７に低電源電位が供給される場合、トランジスタ５２のゲートの電位に応じて、配線４５から配線４７に流れる電流の大きさが制御され、これにより発光素子６０の発光輝度が制御される。
　トランジスタ５１及びトランジスタ５２として、半導体層に酸化物半導体（ＯＳ：Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタ（以下、ＯＳトランジスタと記す。）を用いることが好ましい。ＯＳトランジスタは、例えば、半導体層に非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５１及びトランジスタ５２として、ＯＳトランジスタを用いることにより、表示装置３０を高速に駆動させることができる。
　また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう。）が著しく小さい。よって、トランジスタ５１としてＯＳトランジスタを用いることにより、容量５７に蓄積した電荷を長期間保持することができる。これにより、副画素２３に書き込まれた画像データを長期間保持することができるため、リフレッシュ動作（副画素２３への画像データの再書き込み）の頻度を少なくすることができる。よって、表示装置３０の消費電力を低減することができる。
　ここで、発光素子６０の発光輝度を高くする場合、発光素子６０に流す電流量を大きくする必要がある。そのためには、駆動トランジスタであるトランジスタ５２のソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、半導体層にシリコンを用いたトランジスタ（Ｓｉトランジスタともいう。）と比較して、ソース−ドレイン間における耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、トランジスタ５２をＯＳトランジスタとすることで、発光素子６０に流れる電流量を大きくし、発光素子６０の発光輝度を高くすることができる。
　トランジスタが飽和領域で駆動する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、トランジスタ５２としてＯＳトランジスタを適用することによって、ゲート−ソース間電圧の変化によって、ソース−ドレイン間に流れる電流を細かく定めることができるため、発光素子６０に流れる電流量を制御することができる。このため、副画素２３が射出する光の輝度を、細かく制御することができる。よって、副画素２３が表すことができる階調数を多くすることができる。
　トランジスタが飽和領域で駆動するときに流れる電流の飽和特性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタをトランジスタ５２として用いることで、例えば、発光素子６０の電流−電圧特性にばらつきが生じた場合においても、発光素子６０に安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で駆動する場合において、ソース−ドレイン間電圧を高くしても、ソース−ドレイン間電流がほぼ変化しないため、発光素子６０の発光輝度を安定させることができる。
　上記の通り、トランジスタ５２にＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、及び「発光輝度のばらつきの抑制」等を図ることができる。
　発光素子６０として、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、又はＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いることが好ましい。発光素子６０が有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　Ａｃｔｉｖａｔｅｄ　Ｄｅｌａｙｅｄ　Ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び無機化合物（量子ドット材料等）が挙げられる。また、発光素子６０として、マイクロＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等のＬＥＤを用いることもできる。
　図２Ｃに示す画素回路４０Ａにおいて、例えば、トランジスタ５１に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。
　図２Ｄに示す副画素２３は、画素回路４０Ａ＿２と、発光素子６０と、を有する。画素回路４０Ａ＿２は、画素回路４０Ａの構成に加えて容量５７ｂを有する。つまり、画素回路４０Ａ＿２は、２Ｔｒ２Ｃ型の画素回路である。容量５７ｂの一方の電極は、トランジスタ５２のソース又はドレインの他方に電気的に接続される。容量５７ｂの他方の電極は、配線４７に電気的に接続される。容量５７ｂを配置し、その容量値を調整することにより、トランジスタ５２のしきい値電圧及び移動度のばらつきを補正する場合において、より適切にばらつきを補正することが可能となる。
　図２Ｄに示す画素回路４０Ａ＿２において、例えば、トランジスタ５１に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。
　図３Ａは、表示装置３０の構成例を示すブロック図であり、図２Ａに示す表示装置３０の変形例である。図３Ａに示す表示装置３０は、配線４１として配線４１ａ及び配線４１ｂを有する点、並びに、基準電位生成回路１７が設けられる点が、図２Ａに示す表示装置３０と異なる。
　基準電位生成回路１７は、配線４８を介して画素２１と電気的に接続される。例えば、全ての画素２１を、配線４８を介して基準電位生成回路１７と電気的に接続することができる。基準電位生成回路１７は、基準電位を生成し、配線４８に供給する機能を有する。配線４８の電位が基準電位となることから、配線４８は基準電位線ということができる。なお、配線４８を介して、各画素の電気特性を画素の外の基準電位生成回路１７に読み出してもよい。つまり、基準電位生成回路１７は、各画素の電気特性をセンシングする機能を有していてもよい。基準電位生成回路１７で、各画素の電気特性を読み取ることによって、各画素内の素子（トランジスタ又は発光素子など）の劣化及びばらつきなどをセンシングしてもよい。そして、読み取った特性を映像信号にフィードバックすることによって、画質の劣化及びばらつきを補正してもよい。
　図３Ｂは、図３Ａに示す画素２１が有する副画素２３の構成例を示す回路図である。図３Ｂに示す副画素２３は、画素回路４０Ｂと、発光素子６０と、を有する。画素回路４０Ｂは、画素回路４０Ａにトランジスタ５３を追加した構成を有する。つまり、画素回路４０Ｂは、３Ｔｒ１Ｃ型の画素回路である。
　画素回路４０Ｂにおいて、トランジスタ５１のゲートは、配線４１ａと電気的に接続される。トランジスタ５３のソース又はドレインの一方は、トランジスタ５２のソース又はドレインの他方、容量５７の他方の電極、及び、発光素子６０の一方の電極と電気的に接続される。トランジスタ５３のソース又はドレインの他方は、配線４８と電気的に接続される。トランジスタ５３のゲートは、配線４１ｂと電気的に接続される。
　トランジスタ５３は、スイッチとしての機能を有し、配線４１ｂの電位に基づいて、配線４８と、発光素子６０の一方の電極と、の間の導通状態、又は非導通状態を制御する機能を有する。配線４８には、例えば、基準電位が供給される。トランジスタ５３を介して供給される配線４８の基準電位によって、トランジスタ５２のゲート−ソース間電圧のばらつきを抑制することができる。
　また、配線４８を用いて、画素パラメータの設定に用いることのできる電流値を取得することができる。より具体的には、配線４８は、トランジスタ５２に流れる電流、又は発光素子６０に流れる電流を、画素２１の外部に出力するためのモニタ線として機能させることができる。配線４８に出力された電流は、例えば、ソースフォロア回路により電位に変換することができる。又は、例えば、Ａ−Ｄコンバータによりデジタル信号に変換することができる。なお、配線４８がモニタ線として機能する場合、表示装置３０は、基準電位生成回路１７を有さなくてもよい。また、配線４８がモニタ線として機能する場合、画素２１は、列毎に異なる配線４８と電気的に接続することができる。
　トランジスタ５３として、ＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタは、例えば、半導体層に非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５３として、ＯＳトランジスタを用いることにより、表示装置３０を高速に駆動させることができる。
　図３Ｂに示す画素回路４０Ｂにおいて、例えば、トランジスタ５１又はトランジスタ５３に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。
　図４Ａ、図４Ｂ、及び図４Ｃは、図３Ａに示す画素２１が有する副画素２３の構成例を示す回路図である。図４Ａに示す副画素２３は、画素回路４０Ｃと、発光素子６０と、を有する。画素回路４０Ｃは、画素回路４０Ｂにトランジスタ５４、及び容量５８を追加した構成を有する。つまり、画素回路４０Ｃは、４Ｔｒ２Ｃ型の画素回路である。
　画素回路４０Ｃにおいて、トランジスタ５２のソース又はドレインの一方は、トランジスタ５４のソース又はドレインの一方と電気的に接続される。トランジスタ５４のソース又はドレインの他方は、配線４５と電気的に接続される。トランジスタ５４のゲートは、配線４１ｃと電気的に接続される。容量５８の一方の電極は、トランジスタ５２のソース又はドレインの他方、トランジスタ５３のソース又はドレインの一方、容量５７の他方の電極、及び、発光素子６０の一方の電極と電気的に接続される。容量５８の他方の電極は、配線４５と電気的に接続される。
　配線４１ｃは、走査線駆動回路１１と電気的に接続される。つまり、画素２１が有する副画素２３が図４Ａに示す構成である場合、配線４１として配線４１ａ、配線４１ｂ、及び配線４１ｃが表示装置３０に設けられる。
　トランジスタ５４は、スイッチとしての機能を有し、配線４１ｃの電位に基づいて、配線４５と、トランジスタ５２のソース又はドレインの一方と、の間の導通状態、又は非導通状態を制御する機能を有する。
　トランジスタ５４をオン状態とすることで、トランジスタ５２のゲート電位に応じた大きさの電流が、例えば、配線４５から配線４７に向かって流れる。これにより、発光素子６０が、トランジスタ５２のゲート電位に応じた輝度の光を発する。一方、トランジスタ５４をオフ状態とすることで、発光素子６０に電流が流れないようにすることができるため、発光素子６０が光を発しないようにすることができる。
　トランジスタ５４として、ＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタは、例えば、半導体層に非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５４として、ＯＳトランジスタを用いることにより、表示装置３０を高速に駆動させることができる。
　図４Ａに示す画素回路４０Ｃにおいて、例えば、トランジスタ５１又はトランジスタ５３に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２又はトランジスタ５４に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。
　図４Ｂに示す副画素２３は、画素回路４０Ｄと、発光素子６０と、を有する。画素回路４０Ｄは、画素回路４０Ｂにトランジスタ５４を追加した構成を有する。つまり、画素回路４０Ｄは、４Ｔｒ１Ｃ型の画素回路である。
　画素回路４０Ｄにおいて、トランジスタ５４のソース又はドレインの一方は、トランジスタ５１のソース又はドレインの他方、トランジスタ５２のゲート、及び、容量５７の一方の電極と電気的に接続される。トランジスタ５４のソース又はドレインの他方は、配線４９と電気的に接続される。トランジスタ５４のゲートは、配線４１ｃと電気的に接続される。副画素２３が図４Ｂに示す構成である場合、配線４１として配線４１ａ、配線４１ｂ、及び配線４１ｃが表示装置３０に設けられる。
　トランジスタ５４をオン状態とすることで、トランジスタ５２のゲート電位を、配線４９の電位とすることができる。これにより、例えば、発光素子６０に電流が流れないようにすることができ、発光素子６０が光を発しないようにすることができる。
　図４Ｂに示す画素回路４０Ｄにおいて、例えば、トランジスタ５１又はトランジスタ５４に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２又はトランジスタ５３に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。
　図４Ｃに示す副画素２３は、画素回路４０Ｅと、発光素子６０と、を有する。
　画素回路４０Ｅは、トランジスタ６１、トランジスタ６２、トランジスタ６３、トランジスタ６４、トランジスタ６５、トランジスタ６６、容量６７、及び容量６８を有する。つまり、画素回路４０Ｅは、６Ｔｒ２Ｃ型の画素回路である。
　画素回路４０Ｅにおいて、トランジスタ６１のソース又はドレインの一方は、配線４５と電気的に接続される。トランジスタ６１のソース又はドレインの他方は、トランジスタ６２のソース又はドレインの一方と電気的に接続される。トランジスタ６２のソース又はドレインの一方は、トランジスタ６３のソース又はドレインの一方と電気的に接続される。トランジスタ６１のゲートは、配線４１ｄと電気的に接続される。
　トランジスタ６２のソース又はドレインの他方は、トランジスタ６３のゲートと電気的に接続される。トランジスタ６３のゲートは、容量６７の一方の電極と電気的に接続される。トランジスタ６２のゲートは、配線４１ｅと電気的に接続される。
　トランジスタ６４のソース又はドレインの一方は、配線４３と電気的に接続される。トランジスタ６４のソース又はドレインの他方は、トランジスタ６３のソース又はドレインの他方と電気的に接続される。トランジスタ６３のソース又はドレインの他方は、トランジスタ６５のソース又はドレインの一方と電気的に接続される。トランジスタ６４のゲートは、配線４１ｆと電気的に接続される。
　トランジスタ６５のソース又はドレインの他方は、トランジスタ６６のソース又はドレインの一方と電気的に接続される。トランジスタ６６のソース又はドレインの一方は、容量６７の他方の電極と電気的に接続される。容量６７の他方の電極は、容量６８の一方の電極と電気的に接続される。容量６８の一方の電極は、発光素子６０の一方の電極と電気的に接続される。トランジスタ６５のゲートは、配線４１ｇと電気的に接続される。
　トランジスタ６６のソース又はドレインの他方は、配線４８と電気的に接続される。トランジスタ６６のゲートは、配線４１ｅと電気的に接続される。
　容量６８の他方の電極は、配線４１ｆと電気的に接続される。発光素子６０の他方の電極は、配線４７と電気的に接続される。
　配線４１ｄ、配線４１ｅ、配線４１ｆ、及び配線４１ｇは、走査線駆動回路１１と電気的に接続される。つまり、画素２１が有する副画素２３が図４Ｃに示す構成である場合、配線４１として配線４１ｄ、配線４１ｅ、配線４１ｆ、及び配線４１ｇが表示装置３０に設けられる。
　トランジスタ６１、トランジスタ６２、トランジスタ６４、トランジスタ６５、及びトランジスタ６６は、スイッチとしての機能を有する。トランジスタ６１は、配線４１ｄの電位に基づいて、配線４５と、トランジスタ６２のソース又はドレインの一方、及び、トランジスタ６３のソース又はドレインの一方と、の間の導通状態、又は非導通状態を制御する機能を有する。トランジスタ６２は、配線４１ｅの電位に基づいて、トランジスタ６１のソース又はドレインの他方、及び、トランジスタ６３のソース又はドレインの一方と、トランジスタ６３のゲート、及び、容量６７の一方の電極と、の間の導通状態、又は非導通状態を制御する機能を有する。トランジスタ６４は、配線４１ｆの電位に基づいて、配線４３と、トランジスタ６３のソース又はドレインの他方、及び、トランジスタ６５のソース又はドレインの一方と、の間の導通状態、又は非導通状態を制御する機能を有する。トランジスタ６５は、配線４１ｇの電位に基づいて、トランジスタ６３のソース又はドレインの他方、及び、トランジスタ６４のソース又はドレインの他方と、発光素子６０の一方の電極と、の間の導通状態、又は非導通状態を制御する機能を有する。トランジスタ６６は、配線４１ｅの電位に基づいて、配線４８と、発光素子６０の一方の電極と、の間の導通状態、又は非導通状態を制御する機能を有する。
　トランジスタ６１乃至トランジスタ６６として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、例えば、半導体層に非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ６１乃至トランジスタ６６として、ＯＳトランジスタを用いることにより、表示装置３０を高速に駆動させることができる。
　図４Ｃに示す画素回路４０Ｅにおいて、例えば、トランジスタ６１、トランジスタ６２、トランジスタ６３、トランジスタ６４、又はトランジスタ６５に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ６６に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。
＜記憶装置の構成例＞
　図５Ａは、本発明の一態様の半導体装置を適用することができる記憶装置７０の構成例を示すブロック図である。記憶装置７０は、記憶部８０と、ワード線駆動回路７１と、ビット線駆動回路７３と、電源回路７５と、を有する。記憶部８０は、マトリクス状に配列された複数のメモリセル８１を有する。なお、電源回路７５は、記憶装置７０の外部に設けられていてもよい。
　ワード線駆動回路７１は、配線４１を介して、メモリセル８１と電気的に接続される。例えば図２Ａに示す表示装置３０と同様に、配線４１は、例えば、上記マトリクスの行方向に延伸する。記憶装置７０において、配線４１はワード線として機能する。
　ビット線駆動回路７３は、配線４３を介して、メモリセル８１と電気的に接続される。例えば図２Ａに示す表示装置３０と同様に、配線４３は、例えば、上記マトリクスの列方向に延伸する。記憶装置７０において、配線４３はビット線として機能する。
　電源回路７５は、配線４５を介して、メモリセル８１と電気的に接続される。例えば、全てのメモリセル８１を、同一の配線４５を介して、電源回路７５と電気的に接続することができる。配線４５は、電源線として機能する。
　ワード線駆動回路７１は、データを書き込むメモリセル８１を、行毎に選択する機能を有する。また、ワード線駆動回路７１は、データを読み出すメモリセル８１を、行毎に選択する機能を有する。ワード線駆動回路７１は、具体的には、配線４１に信号を出力することにより、データを書き込むメモリセル８１、又はデータを読み出すメモリセル８１を選択することができる。
　ビット線駆動回路７３は、ワード線駆動回路７１が選択したメモリセル８１に、配線４３を介してデータを書き込む機能を有する。また、ビット線駆動回路７３は、メモリセル８１が配線４３に出力したデータを増幅し、例えば、記憶装置７０の外部に出力することにより、メモリセル８１に保持されているデータを読み出す機能を有する。さらに、ビット線駆動回路７３は、メモリセル８１からのデータの読み出しの前に、配線４３をプリチャージする機能を有する。
　電源回路７５は、電源電位を生成し、配線４５に供給する機能を有する。電源回路７５は、例えば、高電位、又は低電位を生成し、配線４５に供給する機能を有する。
　図５Ｂ、図５Ｃ、図５Ｄ、及び図５Ｅは、メモリセル８１の構成例を示す回路図である。ここで、図５Ｂ、図５Ｃ、図５Ｄ、及び図５Ｅに示すメモリセル８１を、それぞれ、メモリセル８１Ａ、メモリセル８１Ｂ、メモリセル８１Ｃ、及びメモリセル８１Ｄとする。
　図５Ｂに示すメモリセル８１Ａは、トランジスタ５１と、トランジスタ５２と、容量５７と、を有する。つまり、メモリセル８１Ａは、２Ｔｒ１Ｃ型のメモリセルである。
　メモリセル８１Ａには、配線４１として配線４１ａ及び配線４１ｈが電気的に接続され、配線４３として配線４３ａ及び配線４３ｂが電気的に接続される。具体的には、トランジスタ５１のソース又はドレインの一方は、配線４３ａと電気的に接続される。トランジスタ５１のソース又はドレインの他方は、容量５７の一方の電極と電気的に接続される。容量５７の一方の電極は、トランジスタ５２のゲートと電気的に接続される。トランジスタ５１のゲートは、配線４１ａと電気的に接続される。容量５７の他方の電極は、配線４１ｈと電気的に接続される。トランジスタ５２のソース又はドレインの一方は、配線４３ｂと電気的に接続される。トランジスタ５２のソース又はドレインの他方は、配線４５と電気的に接続される。
　メモリセル８１Ａでは、トランジスタ５１をオン状態とすることにより、データが配線４３ａを介してメモリセル８１Ａに書き込まれ、トランジスタ５１をオフ状態とすることにより、書き込まれたデータが保持される。よって、メモリセル８１Ａにおいて、配線４１ａは書き込みワード線ということができ、配線４３ａは書き込みビット線ということができる。また、配線４１ｈの電位を制御することで、トランジスタ５２のゲート電位を容量結合により変化させ、配線４３ｂの電位をメモリセル８１Ａに保持されているデータに対応する電位とすることができる。これにより、ビット線駆動回路７３は、メモリセル８１Ａに保持されているデータを読み出すことができる。以上より、メモリセル８１Ａにおいて、配線４１ｈは読み出しワード線ということができ、配線４３ｂは読み出しビット線ということができる。
　なお、メモリセル８１Ａにおいて、トランジスタ５１にＯＳトランジスタを用いる場合、容量５７を有さない構成であってもよい。この場合、メモリセル８１Ａは、２Ｔｒ０Ｃ型のメモリセルとなる。
　メモリセル８１Ａにおいて、例えば、トランジスタ５１に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。なお、トランジスタ５１にトランジスタＭ２を用い、トランジスタ５２にトランジスタＭ１を用いる構成としてもよい。
　図５Ｃに示すメモリセル８１Ｂは、メモリセル８１Ａの変形例であり、トランジスタ５２のソース又はドレインの他方が配線４１ｈと電気的に接続され、容量５７の他方の電極が配線４５と電気的に接続される例を示している。メモリセル８１Ｂは、ワード線駆動回路７１がトランジスタ５２のソース又はドレインの他方の電位を制御することにより、メモリセル８１Ｂに保持されているデータを配線４３ｂに出力することができる。
　なお、メモリセル８１Ｂにおいて、トランジスタ５１にＯＳトランジスタを用いる場合、容量５７を有さない構成であってもよい。この場合、メモリセル８１Ｂは、２Ｔｒ０Ｃ型のメモリセルとなる。
　メモリセル８１Ｂにおいて、例えば、トランジスタ５１に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。なお、トランジスタ５１にトランジスタＭ２を用い、トランジスタ５２にトランジスタＭ１を用いる構成としてもよい。
　図５Ｄに示すメモリセル８１Ｃは、メモリセル８１Ｂの変形例であり、トランジスタ５３を有する点がメモリセル８１Ｂと異なる。つまり、メモリセル８１Ｃは、３Ｔｒ１Ｃ型のメモリセルである。
　メモリセル８１Ｃには、配線４１として配線４１ａ及び配線４１ｂが電気的に接続される。具体的には、トランジスタ５３のゲートは、配線４１ｂと電気的に接続される。また、トランジスタ５２のソース又はドレインの一方は、トランジスタ５３のソース又はドレインの一方と電気的に接続される。トランジスタ５２のソース又はドレインの他方は、配線４５と電気的に接続される。トランジスタ５３のソース又はドレインの他方は、配線４３ｂと電気的に接続される。
　トランジスタ５３は、スイッチとしての機能を有し、配線４１ｂの電位に基づいて、トランジスタ５２のソース又はドレインの一方と、配線４３ｂと、の間の導通状態、及び非導通状態を制御する機能を有する。トランジスタ５３をオン状態とすることにより、配線４３ｂの電位を、メモリセル８１Ｃに保持されているデータに対応する電位とすることができる。これにより、ビット線駆動回路７３は、メモリセル８１Ｃに保持されているデータを読み出すことができる。以上より、メモリセル８１Ｃにおいて、配線４１ｂは読み出しワード線ということができる。
　メモリセル８１Ｃにおいて、例えば、トランジスタ５１又はトランジスタ５３に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。なお、トランジスタ５１又はトランジスタ５３にトランジスタＭ２を用い、トランジスタ５２にトランジスタＭ１を用いる構成としてもよい。
　図５Ｅに示すメモリセル８１Ｄは、メモリセル８１Ｃの変形例であり、容量５７が設けられていない点が、メモリセル８１Ｃと異なる。つまり、メモリセル８１Ｄは、３Ｔｒ０Ｃ型のメモリセルである。メモリセル８１Ｄでは、配線４５は、トランジスタ５２のソース又はドレインの他方と電気的に接続される。
　例えば、トランジスタ５２のゲート容量等の寄生容量が十分大きい場合には、容量５７を設けなくても、メモリセルにデータを保持することができる。
　メモリセル８１Ｄにおいて、例えば、トランジスタ５１又はトランジスタ５３に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の短いトランジスタＭ１を用いることができる。また、例えば、トランジスタ５２に、図１Ａ及び図１Ｂに示す半導体装置が有するトランジスタのうち、チャネル長の長いトランジスタＭ２を用いることができる。なお、トランジスタ５１又はトランジスタ５３にトランジスタＭ２を用い、トランジスタ５２にトランジスタＭ１を用いる構成としてもよい。
　メモリセル８１Ａ乃至メモリセル８１Ｄが有するトランジスタ５１として、ＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタは、オフ電流が著しく小さい。よって、トランジスタ５１としてＯＳトランジスタを用いることにより、容量５７に蓄積した電荷を長期間保持することができる。また、トランジスタ５２のゲート電位を長期間保持することができる。以上により、メモリセル８１に書き込まれたデータを長期間保持することができるため、リフレッシュ動作（メモリセル８１へのデータの再書き込み）の頻度を少なくすることができる。よって、記憶装置７０の消費電力を低減することができる。
　また、トランジスタ５２及びトランジスタ５３にも、ＯＳトランジスタを用いることが好ましい。前述のように、ＯＳトランジスタは、例えば、半導体層に非晶質シリコンを用いたトランジスタより、電界効果移動度が高い。よって、トランジスタ５１乃至トランジスタ５３として、ＯＳトランジスタを用いることにより、記憶装置７０を高速に駆動させることができる。
　メモリセル８１Ａ乃至メモリセル８１Ｄは、ＮＯＳＲＡＭ（登録商標）ということができる。ＮＯＳＲＡＭとは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）」の略称である。ＮＯＳＲＡＭは、保持しているデータを破壊することなく読み出すこと（非破壊読み出し）ができる。よって、ＮＯＳＲＡＭは、データ読み出し動作のみを大量に繰り返す演算処理に適している。
　以下では、本発明の一態様の半導体装置の具体的な構成例について、図６Ａ乃至図４２Ｂを用いて説明する。
＜構成例１＞
　図６Ａに、半導体装置１０の平面図を示す。図６Ｂに、図６Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。なお、図６Ａでは、半導体装置１０の構成要素の一部（絶縁層等）を省略している。半導体装置の平面図については、以降の図面においても図６Ａと同様に、構成要素の一部を省略する。
　半導体装置１０は、トランジスタ１００と、トランジスタ２００と、を有する。トランジスタ１００及びトランジスタ２００は、それぞれ基板１０２上に設けられる。半導体装置１０において、トランジスタ１００が、図１Ａ及び図１ＢにおけるトランジスタＭ１に相当し、トランジスタ２００が、図１Ａ及び図１ＢにおけるトランジスタＭ２に相当する。
　トランジスタ１００は、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。導電層１０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａは、ソース電極又はドレイン電極の一方として機能し、導電層１１２ｂは、ソース電極又はドレイン電極の他方として機能する。半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体が、チャネル形成領域として機能する。また、半導体層１０８のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
　トランジスタ２００は、導電層２０４と、絶縁層１０６と、半導体層２０８と、導電層２０２ａと、導電層２０２ｂと、を有する。導電層２０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層２０２ａは、ソース電極又はドレイン電極の一方として機能し、導電層２０２ｂは、ソース電極又はドレイン電極の他方として機能する。半導体層２０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体が、チャネル形成領域として機能する。また、半導体層２０８のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
　基板１０２上には、導電層１１２ａ及び導電層２０２ａが、それぞれ設けられる。導電層１１２ａ及び導電層２０２ａは、それぞれ、同じ材料を用いて、同じ工程で形成することができる。
　導電層１１２ａ上には、絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）が設けられる。なお、図６Ｂでは、絶縁層１１０を絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの３層積層構造として示しているが、絶縁層１１０ａ、絶縁層１１０ｃについては、設けなくてもよい。本明細書中に示す他の構成例についても同様である。絶縁層１１０上には、導電層１１２ｂが設けられる。絶縁層１１０は、導電層１１２ａと、導電層１１２ｂと、に挟持される領域を有する。導電層１１２ａは、絶縁層１１０を介して、導電層１１２ｂと重なる領域を有する。絶縁層１１０は、導電層１１２ａと重なる領域に開口１４１を有する。開口１４１において、導電層１１２ａが露出する。導電層１１２ｂは、導電層１１２ａと重なる領域に開口１４３を有する。開口１４３は、開口１４１と重なる領域に設けられる。
　半導体層１０８は、開口１４１及び開口１４３を覆うように設けられる。半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の側面、並びに、導電層１１２ａの上面と接する領域を有する。半導体層１０８は、開口１４１及び開口１４３を介して、導電層１１２ａと電気的に接続される。半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の側面、並びに、導電層１１２ａの上面に沿った形状を有する。
　導電層２０２ａ上には、絶縁層１１０ａ、絶縁層１１０ａ上の絶縁層１１０＿１、絶縁層１１０＿１上の絶縁層１１０ｂ、及び、絶縁層１１０ｂ上の絶縁層１１０ｃが、設けられる。絶縁層１１０ｃ上には、導電層２０２ｂが設けられる。絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃは、導電層２０２ａと、導電層２０２ｂと、に挟持される領域を有する。導電層２０２ａは、絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃを介して、導電層２０２ｂと重なる領域を有する。絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃは、導電層２０２ａと重なる領域に開口２４１を有する。開口２４１において、導電層２０２ａが露出する。導電層２０２ｂは、導電層２０２ａと重なる領域に開口２４３を有する。開口２４３は、開口２４１と重なる領域に設けられる。
　半導体層２０８は、開口２４１及び開口２４３を覆うように設けられる。半導体層２０８は、導電層２０２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０＿１の側面、絶縁層１１０ａの側面、並びに、導電層２０２ａの上面と接する領域を有する。半導体層２０８は、開口２４１及び開口２４３を介して、導電層２０２ａと電気的に接続される。半導体層２０８は、導電層２０２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０＿１の側面、絶縁層１１０ａの側面、並びに、導電層２０２ａの上面に沿った形状を有する。
　なお、導電層２０２ｂは、導電層１１２ｂと同じ材料を用いて、同じ工程で形成することができる。また、半導体層２０８は、半導体層１０８と同じ材料を用いて、同じ工程で形成することができる。
　トランジスタ１００のゲート絶縁層として機能する絶縁層１０６は、半導体層１０８を介して、開口１４１及び開口１４３を覆うように設けられる。また、トランジスタ２００のゲート絶縁層としても機能する絶縁層１０６は、半導体層２０８を介して、開口２４１及び開口２４３を覆うように設けられる。絶縁層１０６は、半導体層１０８、導電層１１２ｂ、半導体層２０８、導電層２０２ｂ、及び絶縁層１１０ｃ上に設けられる。絶縁層１０６は、半導体層１０８の上面、導電層１１２ｂの側面、半導体層２０８の上面、導電層２０２ｂの側面、及び、絶縁層１１０ｃの上面と接する領域を有する。絶縁層１０６は、絶縁層１１０ｃの上面、導電層１１２ｂの側面、半導体層１０８の上面、導電層２０２ｂの側面、及び、半導体層２０８の上面に沿った形状を有する。
　トランジスタ１００のゲート電極として機能する導電層１０４は、絶縁層１０６の上面に接して設けられる。導電層１０４は、絶縁層１０６を介して、半導体層１０８と重なる領域を有する。当該領域において、導電層１０４は、絶縁層１０６の上面に沿った形状を有する。
　トランジスタ２００のゲート電極として機能する導電層２０４は、絶縁層１０６の上面に接して設けられる。導電層２０４は、絶縁層１０６を介して、半導体層２０８と重なる領域を有する。当該領域において、導電層２０４は、絶縁層１０６の上面に沿った形状を有する。
　なお、導電層２０４は、導電層１０４と同じ材料を用いて、同じ工程で形成することができる。
　トランジスタ１００、トランジスタ２００は、それぞれ、半導体層１０８、半導体層２０８よりも上方にゲート電極を有する、いわゆるトップゲート型のトランジスタである。さらに、半導体層１０８の下面（基板１０２側の面）、半導体層２０８の下面（基板１０２側の面）が、それぞれ、トランジスタ１００のソース電極及びドレイン電極、トランジスタ２００のソース電極及びドレイン電極と接することから、トランジスタ１００及びトランジスタ２００は、ＴＧＢＣ（Ｔｏｐ　Ｇａｔｅ　Ｂｏｔｔｏｍ　Ｃｏｎｔａｃｔ）型のトランジスタということができる。
　また、トランジスタ１００及びトランジスタ２００は、基板面に対してソース電極と、ドレイン電極と、がそれぞれ異なる高さに位置しているため、ドレイン電流が高さ方向（縦方向）に流れる。そのため、トランジスタ１００及びトランジスタ２００を、縦型トランジスタ、縦型チャネルトランジスタ、縦チャネル型トランジスタ、又はＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などとも呼ぶことができる。
　前述したように、トランジスタ１００は、ソース電極とドレイン電極との間に、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃを挟持し、トランジスタ２００は、ソース電極とドレイン電極との間に、絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃを挟持する。したがって、トランジスタ２００の方が、絶縁層１１０＿１の厚さ分だけ、トランジスタ１００よりもチャネル長が長いトランジスタであるということができる。あるいは、トランジスタ１００の方が、絶縁層１１０＿１の厚さ分だけ、トランジスタ２００よりもチャネル長が短いトランジスタであるということができる。
　トランジスタ１００は、導電層１１２ａと、導電層１１２ｂと、の間に設けられる絶縁層（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）の厚さでチャネル長を制御することができる。同様に、トランジスタ２００は、導電層２０２ａと、導電層２０２ｂと、の間に設けられる絶縁層（絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃ）の厚さでチャネル長を制御することができる。したがって、トランジスタの作製に用いる露光装置の限界解像度よりも小さなチャネル長を有するトランジスタを、精度良く作製することができる。また、極めて小さなチャネル長を形成できることから、オン電流の大きいトランジスタを実現することができる。
　また、トランジスタ１００及びトランジスタ２００は、それぞれ、ソース電極とドレイン電極との間の絶縁層の厚さを調整するだけでチャネル長を制御することができるため、複数のトランジスタ１００及びトランジスタ２００を作製する場合、基板面内におけるトランジスタ１００同士間、及び、トランジスタ２００同士間の特性ばらつきを低減することもできる。よって、トランジスタ１００及びトランジスタ２００を含む半導体装置の動作が安定し、信頼性を高めることができる。また、特性ばらつきが減ると、回路設計の自由度が高くなり、半導体装置の動作電圧を低くすることができる。よって、半導体装置の消費電力を低減することができる。
　前述したように、チャネル長の短いトランジスタ１００と、チャネル長の長いトランジスタ２００を、一部の工程を共通にして同じ基板上に形成することができる。例えば、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和特性が求められるトランジスタにトランジスタ２００を適用することにより、高い性能の半導体装置１０を実現することができる。
　例えば、本発明の一態様の半導体装置１０を表示装置に用いる場合、トランジスタ１００を、当該表示装置が有する画素回路に含まれる選択トランジスタに適用し、トランジスタ２００を、当該表示装置が有する画素回路に含まれる駆動トランジスタに適用することができる。また、トランジスタ１００を、当該表示装置が有する駆動回路（例えば、走査線駆動回路又は信号線駆動回路）を構成するトランジスタに適用し、トランジスタ２００を、当該表示装置が有する画素回路を構成するトランジスタに適用することもできる。本発明の一態様の半導体装置を適用することができる表示装置の例については、図２Ａ乃至図４Ｃで説明した通りである。
　なお、図６Ａにおいて、開口１４１及び開口１４３の平面視における形状、並びに、開口２４１及び開口２４３の平面視における形状を、それぞれ円形で示しているが、本発明の一態様はこれに限られない。各開口の平面視における形状は、それぞれ、例えば、円形、又は楕円形とすることができる。また、各開口の平面視における形状を、それぞれ、三角形、四角形（長方形、菱形、正方形を含む。）、五角形などの多角形、又はこれら多角形の角が丸い形状としてもよい。
　トランジスタ１００及びトランジスタ２００の詳細な構成について、説明する。
　トランジスタ１００において、導電層１１２ｂの開口１４３側の端部は、絶縁層１１０ｃの開口１４１側の端部と一致、又は概略一致することが好ましい。開口１４３の平面視における形状は、開口１４１の平面視における形状と一致、又は概略一致するともいえる。なお、本明細書等において、導電層１１２ｂの開口１４３側の端部とは、導電層１１２ｂの開口１４３側の下面端部を指す。導電層１１２ｂの下面とは、絶縁層１１０ｃ側の面を指す。絶縁層１１０ｃの開口１４１側の端部とは、絶縁層１１０ｃの開口１４１側の上面端部を指す。絶縁層１１０ｃの上面とは、導電層１１２ｂ側の面を指す。また、開口１４３の平面視における形状とは、導電層１１２ｂの開口１４３側の下面端部の形状を指す。開口１４１の平面視における形状とは、絶縁層１１０ｃの開口１４１側の上面端部の形状を指す。
　開口１４１は、例えば、開口１４３の形成に用いたレジストマスクを用いて形成することができる。具体的には、絶縁層１１０となる絶縁膜、当該絶縁膜上の導電層１１２ｂとなる導電膜、及び、当該導電膜上のレジストマスクを形成する。そして、当該レジストマスクを用いて、導電層１１２ｂとなる導電膜に開口１４３を形成した後に、当該レジストマスクを用いて、絶縁層１１０となる絶縁膜に開口１４１を形成することにより、開口１４１の端部と開口１４３の端部を一致、又は概略一致させることができる。このような構成とすることにより、工程を簡略にすることができる。
　開口１４３を形成した後に、開口１４３と異なる工程で開口１４１を形成してもよい。また、開口１４１と開口１４３の形成順は、特に限定されない。例えば、絶縁層１１０となる絶縁膜に開口１４１を形成した後に、導電層１１２ｂとなる導電膜を形成し、当該導電膜に開口１４３を形成してもよい。
　なお、上述のトランジスタ１００に係る記載において、導電層１１２ｂを導電層２０２ｂに、開口１４３を開口２４３に、開口１４１を開口２４１に、それぞれ置き換えることによって、同じ説明をトランジスタ２００に対しても適用することができる。
　なお、開口１４３と、開口２４３と、は同じ工程で並行して形成することができる。また、開口１４１と、開口２４１と、は同じ工程で並行して形成することができる。
　トランジスタ１００において、導電層１１２ｂの開口１４３側の端部は、絶縁層１１０ｃの開口１４１側の端部と一致しなくてもよい。つまり、開口１４３の平面視における形状は、開口１４１の平面視における形状と一致しなくてもよい。平面視において、開口１４３は、開口１４１を包含することが好ましい。導電層１１２ｂの開口１４３側の端部が、絶縁層１１０ｃの開口１４１側の端部より外側に位置してもよい。この場合、半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の上面及び側面、並びに、導電層１１２ａの上面と接する領域を有することになる。このような構成とすることにより、導電層１１２ａ、絶縁層１１０、及び導電層１１２ｂ上に形成される層（例えば、半導体層１０８）の被形成面の段差を小さくすることができる。したがって、導電層１１２ａ、絶縁層１１０、及び導電層１１２ｂ上に形成される層の被覆性を高めることができ、当該層に段切れ又は鬆といった不具合が発生することを抑制することができる。
　トランジスタ２００についても、トランジスタ１００における導電層１１２ｂ、開口１４３、開口１４１、半導体層１０８、及び導電層１１２ａを、それぞれ、導電層２０２ｂ、開口２４３、開口２４１、半導体層２０８、及び導電層２０２ａに置き換えることにより、上記記載内容を適用することができる。
　なお、本実施の形態では、絶縁層１１０及び導電層１１２ｂにそれぞれ開口１４１及び開口１４３を設け、開口１４１及び開口１４３を覆うように半導体層１０８を設ける構成を示しているが、本発明の一態様はこれに限られない。本発明の一態様では、トランジスタ１００は、導電層１１２ａ上に絶縁層１１０が設けられる第１の領域と、導電層１１２ａ上に絶縁層１１０が設けられない第２の領域と、を有すればよい。トランジスタ１００において、第１の領域と、第２の領域と、によって生じる段差に、半導体層１０８が設けられればよい。絶縁層１０６は、半導体層１０８上に設けられればよく、導電層１０４は、絶縁層１０６を介して、半導体層１０８と重なるように設けられればよい（図２１Ａ乃至図２３Ｂ参照）。
　同様に、本実施の形態では、絶縁層１１０及び導電層２０２ｂにそれぞれ開口２４１及び開口２４３を設け、開口２４１及び開口２４３を覆うように半導体層２０８を設ける構成を示しているが、本発明の一態様はこれに限られない。本発明の一態様では、トランジスタ２００は、導電層２０２ａ上に絶縁層１１０が設けられる第１の領域と、導電層２０２ａ上に絶縁層１１０が設けられない第２の領域と、を有すればよい。トランジスタ２００において、第１の領域と、第２の領域と、によって生じる段差に、半導体層２０８が設けられればよい。絶縁層１０６は、半導体層２０８上に設けられればよく、導電層２０４は、絶縁層１０６を介して、半導体層２０８と重なるように設けられればよい（図２１Ａ乃至図２３Ｂ参照）。
　トランジスタ１００において、半導体層１０８は、導電層１１２ｂの開口１４３側の端部を覆っていることが好ましい。図６Ｂ等では、半導体層１０８の端部が、導電層１１２ｂ上に位置する構成を示している。半導体層１０８の端部は、導電層１１２ｂの上面に接するともいえる。なお、半導体層１０８が、導電層１１２ｂの開口１４３に面しない側の端部まで延伸して覆ってもよい。半導体層１０８の端部が、絶縁層１１０ｃの上面に接してもよい。
　半導体層１０８は、開口１４１及び開口１４３を覆うように設けられる。図６Ｂ等に示すように、開口１４１において、半導体層１０８は、導電層１１２ａの上面と接する領域を有する。
　トランジスタ２００についても、トランジスタ１００における半導体層１０８、導電層１１２ｂ、開口１４３、開口１４１、及び導電層１１２ａを、それぞれ、半導体層２０８、導電層２０２ｂ、開口２４３、開口２４１、及び導電層２０２ａに置き換えることにより、上記記載内容を適用することができる。
　図６Ｂ等では、半導体層１０８及び半導体層２０８を、それぞれ、単層構造で示しているが、本発明の一態様はこれに限られない。半導体層１０８及び半導体層２０８を、それぞれ、２層以上の積層構造としてもよい。
　絶縁層１０６は、半導体層１０８上、及び、半導体層２０８上に設けられる。
　導電層１０４は、絶縁層１０６を介して、開口１４１及び開口１４３を覆うように設けられる。導電層２０４は、絶縁層１０６を介して、開口２４１及び開口２４３を覆うように設けられる。
　図６Ｂ等に示すように、トランジスタ１００において、導電層１０４は、開口１４１及び開口１４３において、絶縁層１０６を介して、半導体層１０８と重なる領域を有する。また、導電層１０４は、絶縁層１０６、及び半導体層１０８を介して、導電層１１２ａと重なる領域、及び、導電層１１２ｂと重なる領域を有する。導電層１０４は、導電層１１２ｂの開口１４３側の端部を覆っていることが好ましい。このような構成とすることで、半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体を、チャネル形成領域として機能させることができる。なお、導電層１０４が、導電層１１２ｂの開口１４３に面しない側の端部まで延伸して覆ってもよい。また、導電層１０４が、半導体層１０８の端部まで延伸して覆ってもよい。
　トランジスタ２００についても、トランジスタ１００における導電層１０４、開口１４１、開口１４３、半導体層１０８、導電層１１２ａ、及び導電層１１２ｂを、それぞれ、導電層２０４、開口２４１、開口２４３、半導体層２０８、導電層２０２ａ、及び導電層２０２ｂに置き換えることにより、上記記載内容を適用することができる。
　トランジスタ１００において、導電層１１２ａ、導電層１１２ｂ、及び導電層１０４を、それぞれ、配線として機能させることもできる。同様に、トランジスタ２００において、導電層２０２ａ、導電層２０２ｂ、及び導電層２０４を、それぞれ、配線として機能させることもできる。トランジスタ１００及びトランジスタ２００は、これらの配線が重なる領域に設けることができ、トランジスタ１００、トランジスタ２００、及び当該配線を有する回路において、トランジスタ１００、トランジスタ２００、及び当該配線の占有面積を縮小することができる。したがって、回路の占有面積を縮小することができ、小型の半導体装置を実現することができる。例えば、本発明の一態様の半導体装置１０を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置を実現することができる。また、本発明の一態様の半導体装置１０を表示装置の駆動回路（例えば、走査線駆動回路又は信号線駆動回路）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置を実現することができる。また、本発明の一態様の半導体装置１０を記憶装置のメモリセルに適用する場合、メモリセルの占有面積を縮小することができ、微細な記憶装置を実現することができる。
　本発明の一態様の半導体装置１０において、配線としても機能する導電層１１２ａ及び導電層２０２ａと、導電層１１２ｂ及び導電層２０２ｂと、導電層１０４及び導電層２０４と、はそれぞれ異なる層に設けられる。したがって、それぞれの層で配線を配置することができるため、レイアウトの自由度が高まり、回路の占有面積を縮小することができる。
　ここで、トランジスタ１００のチャネル長及びチャネル幅について、図７Ａ及び図７Ｂを用いて説明する。図７Ａは、トランジスタ１００の平面図である。図７Ｂは、図６Ｂに示すトランジスタ１００の拡大図である。
　なお、以下に示すトランジスタ１００のチャネル長及びチャネル幅についての説明は、トランジスタ１００と同じ縦チャネル型トランジスタであるトランジスタ２００に対しても、適用することができる。
　半導体層１０８において、導電層１１２ａと接する領域は、ソース領域又はドレイン領域の一方として機能し、導電層１１２ｂと接する領域は、ソース領域又はドレイン領域の他方として機能する。また、半導体層１０８において、ソース領域とドレイン領域の間の領域は、チャネル形成領域として機能する。
　トランジスタ１００のチャネル長は、ソース領域とドレイン領域の間の距離となる。図７Ｂでは、トランジスタ１００のチャネル長Ｌ１００を破線の両矢印で示している。チャネル長Ｌ１００は、断面視において、半導体層１０８と導電層１１２ａとが接する領域の端部と、半導体層１０８と導電層１１２ｂとが接する領域の端部と、の距離となる。
　ここで、トランジスタ１００のチャネル長Ｌ１００は、断面視における絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）の開口１４１側の側面の長さに相当する。つまり、チャネル長Ｌ１００は、絶縁層１１０の膜厚Ｔ１１０、及び、絶縁層１１０の開口１４１側の側面と絶縁層１１０の被形成面（ここでは、導電層１１２ａの上面）とのなす角θ１１０で決まり、トランジスタの作製に用いる露光装置の性能に影響されない。したがって、チャネル長Ｌ１００を露光装置の限界解像度よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。例えば、チャネル長Ｌ１００は、０．０１０μｍ以上３．０μｍ未満が好ましく、さらには０．０５０μｍ以上３．０μｍ未満が好ましく、さらには０．１０μｍ以上３．０μｍ未満が好ましく、さらには０．１５μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上３．０μｍ未満が好ましく、さらには０．２０μｍ以上２．５μｍ以下が好ましく、さらには０．２０μｍ以上２．０μｍ以下が好ましく、さらには０．２０μｍ以上１．５μｍ以下が好ましく、さらには０．３０μｍ以上１．５μｍ以下が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。図７Ｂでは、絶縁層１１０の膜厚Ｔ１１０を一点鎖線の両矢印で示している。
　チャネル長Ｌ１００を小さくすることにより、トランジスタ１００のオン電流を大きくすることができる。チャネル長Ｌ１００の小さいトランジスタ１００を用いることにより、高速動作が可能な回路を作製することができる。さらには、回路の占有面積を縮小することが可能となる。したがって、小型の半導体装置を実現することができる。例えば、本発明の一態様の半導体装置１０を大型の表示装置、又は高精細な表示装置に適用する際、配線数が増加した場合においても、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。また、回路の占有面積を縮小することができるため、表示装置の額縁を狭くすることができる。
　一方、チャネル長Ｌ１００を大きくすることにより、トランジスタ１００を、飽和特性の高いトランジスタとすることができる。トランジスタのチャネル長を大きくすることで、ソース−ドレイン間における耐圧が向上するため、チャネル長Ｌ１００の大きいトランジスタ１００を用いて、高耐圧が求められる回路を作製することができる。また、例えば、チャネル長Ｌ１００の大きいトランジスタ１００を表示装置に用いる場合、高い飽和特性を活かして、画素回路に含まれる駆動トランジスタに好適に用いることができる。
　絶縁層１１０の膜厚Ｔ１１０、及び角θ１１０を調整することにより、チャネル長Ｌ１００を制御することができる。
　絶縁層１１０の膜厚Ｔ１１０は、０．０１０μｍ以上３．０μｍ未満、０．０５０μｍ以上２．５μｍ以下、０．１０μｍ以上２．０μｍ以下、０．１５μｍ以上１．５μｍ以下、０．２０μｍ以上１．２μｍ以下、０．３０μｍ以上１．０μｍ以下、０．４０μｍ以上１．０μｍ以下、又は０．５０μｍ以上１．０μｍ以下が好ましい。
　絶縁層１１０の開口１４１側の側面は、テーパ形状であることが好ましい。絶縁層１１０の開口１４１側の側面と、絶縁層１１０の被形成面（ここでは、導電層１１２ａの上面）と、のなす角θ１１０は、９０度未満であることが好ましい。角θ１１０を小さくすることにより、絶縁層１１０上に設けられる層（例えば、半導体層１０８）の被覆性を高めることができる。しかしながら、角θ１１０を小さくすると、半導体層１０８と導電層１１２ａとの接触面積が小さくなり、半導体層１０８と導電層１１２ａの接触抵抗が高くなってしまう場合がある。角θ１１０は、例えば、３０度以上９０度未満、３５度以上８５度以下、４０度以上８０度以下、４５度以上８０度以下、５０度以上８０度以下、５５度以上８０度以下、６０度以上８０度以下、６５度以上８０度以下、又は７０度以上８０度以下とすることができる。角θ１１０を前述の範囲とすることで、導電層１１２ａ及び絶縁層１１０上に形成される層（例えば、半導体層１０８）の被覆性を高めることができ、当該層に段切れ又は鬆といった不具合が発生することを抑制することができる。また、半導体層１０８と導電層１１２ａの接触抵抗を低くすることができる。
　なお、図７Ｂ等では、断面視において、絶縁層１１０の開口１４１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁層１１０の開口１４１側の側面の形状は曲線であってもよく、また、側面の形状が直線である領域と、曲線である領域と、の双方を有してもよい。
　導電層１１２ｂは、開口１４１の内部に設けないことが好ましい。具体的には、導電層１１２ｂは、絶縁層１１０の開口１４１側の側面と接する領域を有さないことが好ましい。導電層１１２ｂを開口１４１の内側にも設ける場合、トランジスタ１００のチャネル長Ｌ１００が絶縁層１１０の開口１４１側の側面の長さより短くなり、チャネル長Ｌ１００の制御が困難になってしまう場合がある。したがって、開口１４３の平面視における形状が開口１４１の平面視における形状と一致、又は、平面視において、開口１４３が開口１４１を包含することが好ましい。
　トランジスタ１００のチャネル幅は、チャネル長方向と直交する方向におけるチャネル形成領域の長さである。別言すると、チャネル長方向と直交する方向におけるソース領域の長さ、又はドレイン領域の長さであるともいえる。つまり、チャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ａが接する領域の長さ、又は、半導体層１０８と導電層１１２ｂが接する領域の長さとなる。ここでは、トランジスタ１００のチャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ｂが接する領域の長さとして説明する。図７Ａ及び図７Ｂでは、トランジスタ１００のチャネル幅Ｗ１００を実線の両矢印で示している。チャネル幅Ｗ１００は、平面視における開口１４３の周の長さとなる。具体的には、チャネル幅Ｗ１００は、平面視において、開口１４３側の導電層１１２ｂの下面（絶縁層１１０側の面）端部の長さとなる。
　なお、図７Ａ及び図７Ｂでは、トランジスタ１００のチャネル幅を、平面視において、開口１４３側の導電層１１２ｂの下面（絶縁層１１０側の面）端部の長さと定義しているが、この限りではない。例えば、導電層１１２ａ上面と、半導体層１０８と、が接する部分の平面視における外周長を、トランジスタ１００のチャネル幅と定義してもよい。また、上述した両者の中間値を、トランジスタ１００のチャネル幅と定義してもよい。
　チャネル幅Ｗ１００は、開口１４３の平面視における形状で決まる。図７Ａ及び図７Ｂでは、開口１４３の幅Ｄ１４３を二点鎖線の両矢印で示している。幅Ｄ１４３は、平面視において、開口１４３に外接する最小矩形の短辺の長さを指す。フォトリソグラフィ法を用いて開口１４３を形成する場合、開口１４３の幅Ｄ１４３は、露光装置の限界解像度以上となる。幅Ｄ１４３は、例えば、０．０１μｍ以上５．０μｍ未満が好ましく、さらには０．０１μｍ以上４．５μｍ未満が好ましく、さらには０．０１μｍ以上４．０μｍ未満が好ましく、さらには０．０１μｍ以上３．５μｍ未満が好ましく、さらには０．０１μｍ以上３．０μｍ未満が好ましく、さらには０．０１μｍ以上２．５μｍ以下が好ましく、さらには０．０１μｍ以上２．０μｍ以下が好ましく、さらには０．０１μｍ以上１．５μｍ以下が好ましく、さらには０．３０μｍ以上１．５μｍ以下が好ましく、さらには０．３０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．２μｍ以下が好ましく、さらには０．４０μｍ以上１．０μｍ以下が好ましく、さらには０．５０μｍ以上１．０μｍ以下が好ましい。なお、開口１４３の平面視における形状が円形の場合、幅Ｄ１４３は開口１４３の直径に相当し、チャネル幅Ｗ１００は“Ｄ１４３×π”と算出することができる。
　前述したように、トランジスタ１００のチャネル長Ｌ１００は、露光装置の限界解像度よりも小さな値とすることができる。一方で、トランジスタ１００のソース電極とドレイン電極とに挟持された絶縁層の膜厚を厚くすることによって、トランジスタ１００のチャネル長Ｌ１００を、露光装置の限界解像度以上の値とすることができる。このように、本発明の一態様の半導体装置では、縦チャネル型トランジスタを用い、当該トランジスタのソース電極とドレイン電極とに挟持された絶縁層の膜厚を調整することによって、当該トランジスタのチャネル長を決定することができる。また、本発明の一態様の半導体装置では、２つ以上の縦チャネル型トランジスタを用い、当該トランジスタのソース電極とドレイン電極とに挟持された絶縁層の膜厚を基板面内で異ならせることによって、チャネル長の短いトランジスタと、チャネル長の長いトランジスタと、を基板面内で作り分けることができる。例えば、チャネル長の短いトランジスタ１００と、チャネル長の長いトランジスタ２００と、を基板面内で作り分けることができる。そして、大きいオン電流が求められるトランジスタにトランジスタ１００を適用し、高い飽和特性が求められるトランジスタにトランジスタ２００を適用することにより、それぞれのトランジスタの利点を生かした高い性能の半導体装置１０を実現することができる。
　本発明の一態様の半導体装置１０は、基板１０２上に、それぞれチャネル長が異なるトランジスタ１００と、トランジスタ２００と、を一部の工程を共通にして形成することができる。具体的には、導電層１１２ａと、導電層２０２ａと、を同じ工程で形成することができる。導電層１１２ｂと、導電層２０２ｂと、を同じ工程で形成することができる。半導体層１０８と、半導体層２０８と、を同じ工程で形成することができる。導電層１０４と、導電層２０４と、を同じ工程で形成することができる。したがって、半導体装置１０の製造コストを低くすることができる。
　以下では、本実施の形態の半導体装置に含まれる構成要素について、説明する。
＜半導体装置の構成要素＞
［半導体層１０８、半導体層２０８］
　半導体層１０８及び半導体層２０８に用いることができる半導体材料は、特に限定されない。例えば、単体半導体、又は化合物半導体を用いることができる。単体半導体として、例えば、シリコン又はゲルマニウムを用いることができる。化合物半導体として、例えば、ヒ化ガリウム、シリコンゲルマニウムを用いることができる。化合物半導体として、半導体特性を有する有機物、又は半導体特性を有する金属酸化物（酸化物半導体ともいう。）を用いることができる。なお、これらの半導体材料に、ドーパントとして不純物が含まれていてもよい。
　半導体層１０８及び半導体層２０８に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、又は結晶性を有する半導体（単結晶半導体、多結晶半導体、微結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制することができるため好ましい。
　半導体層１０８及び半導体層２０８には、それぞれ、シリコンを用いることができる。シリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
　半導体層に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成することができ、低コストで作製することができる。半導体層に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
　半導体層１０８及び半導体層２０８は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合又はイオン結合によって形成される層が、ファンデルワールス力のような、共有結合又はイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層に適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
　半導体層１０８及び半導体層２０８は、それぞれ、金属酸化物（酸化物半導体）を有することが好ましい。半導体層１０８及び半導体層２０８に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種又は複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種又は複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には、半金属元素が含まれることがある。
　半導体層１０８及び半導体層２０８には、それぞれ、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す。）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す。）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す。）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す。）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ又はＩＡＧＺＯとも記す。）などを用いることができる。又は、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
　ここで、半導体層１０８及び半導体層２０８が有する金属酸化物の組成は、トランジスタ１００及びトランジスタ２００の電気的特性、及び信頼性に大きく影響する。
　例えば、金属酸化物に含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、オン電流の大きい、又は電界効果移動度の高いトランジスタを実現することができる。当該トランジスタを、大きいオン電流が求められるトランジスタに適用することにより、優れた電気特性を有する半導体装置を実現することができる。
　なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、周期表において周期の数が大きい金属元素の一種又は複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期の数が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期の数が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　金属酸化物は、非金属元素の一種又は複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　半導体層にＩｎ−Ｚｎ酸化物を用いる場合、インジウムの原子数比が亜鉛の原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝３：１、Ｉｎ：Ｚｎ＝４：１、Ｉｎ：Ｚｎ＝５：１、Ｉｎ：Ｚｎ＝７：１、又はＩｎ：Ｚｎ＝１０：１、又はこれらの近傍の金属酸化物を用いることができる。
　半導体層にＩｎ−Ｓｎ酸化物を用いる場合、インジウムの原子数比がスズの原子数比以上である金属酸化物を適用することが好ましい。例えば、金属元素の原子数比が、Ｉｎ：Ｓｎ＝１：１、Ｉｎ：Ｓｎ＝２：１、Ｉｎ：Ｓｎ＝３：１、Ｉｎ：Ｓｎ＝４：１、Ｉｎ：Ｓｎ＝５：１、Ｉｎ：Ｓｎ＝７：１、又はＩｎ：Ｓｎ＝１０：１、又はこれらの近傍の金属酸化物を用いることができる。
　半導体層にＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、含有される全ての金属元素の原子数の和に対するインジウムの原子数比が、元素Ｍの原子数比よりも高い金属酸化物を適用することができる。さらには、亜鉛の原子数比が、元素Ｍの原子数比よりも高い金属酸化物を用いることが、より好ましい。例えば、半導体層は、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：７、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、又はこれらの近傍の金属酸化物を用いることができる。
　なお、元素Ｍとして複数の金属元素を有する場合は、当該金属元素の原子数比の合計を、元素Ｍの原子数比とすることができる。例えば、元素Ｍとしてガリウムとアルミニウムを有するＩｎ−Ｇａ−Ａｌ−Ｚｎ酸化物の場合、ガリウムの原子数比とアルミニウムの原子数比の合計を、元素Ｍの原子数比とすることができる。また、インジウム、元素Ｍ、及び亜鉛の原子数比が、前述の範囲であることが好ましい。例えば、元素Ｍとしてガリウムとスズを有するＩｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物の場合、ガリウムの原子数比とスズの原子数比の合計を、元素Ｍの原子数比とすることができる。また、インジウム、元素Ｍ、及び亜鉛の原子数比が、前述の範囲であることが好ましい。
　金属酸化物に含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合が、３０原子％以上１００原子％以下、好ましくは３０原子％以上９５原子％以下、より好ましくは３５原子％以上９５原子％以下、より好ましくは３５原子％以上９０原子％以下、より好ましくは４０原子％以上９０原子％以下、より好ましくは４５原子％以上９０原子％以下、より好ましくは５０原子％以上８０原子％以下、より好ましくは６０原子％以上８０原子％以下、より好ましくは７０原子％以上８０原子％以下である金属酸化物を用いることが好ましい。例えば、半導体層にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、インジウム、元素Ｍ、及び亜鉛の原子数の合計に対する、インジウムの原子数の割合が前述の範囲であることが好ましい。
　本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。
　金属酸化物の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又は誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。又は、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と、分析によって得られた含有率と、が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
　本明細書等において、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。例えば、原子数比がＩｎ：Ｍ：Ｚｎ＝４：２：３又はその近傍の組成と記載する場合、インジウムの原子数比を４としたとき、Ｍの原子数比が１以上３以下であり、亜鉛の原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝５：１：６又はその近傍の組成と記載する場合、インジウムの原子数比を５としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｍ：Ｚｎ＝１：１：１又はその近傍の組成と記載する場合、インジウムの原子数比を１としたときに、Ｍの原子数比が０．１より大きく２以下であり、亜鉛の原子数比が０．１より大きく２以下である場合を含む。
　金属酸化物の形成には、スパッタリング法、又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、ターゲットの原子数比と、当該金属酸化物の原子数比が異なる場合がある。特に、亜鉛は、ターゲットの原子数比よりも金属酸化物の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０％以上９０％以下程度となる場合がある。
　ここで、トランジスタの信頼性について、説明する。トランジスタの信頼性を評価する指標の１つとして、ゲートに電界を印加した状態で、高温下で保持する、ＧＢＴ（Ｇａｔｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験がある。その中でも、ソース電位及びドレイン電位に対して、ゲートに正の電位（正バイアス）を与えた状態で、高温下で保持する試験をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験、ゲートに負の電位（負バイアス）を与えた状態で、高温下で保持する試験をＮＢＴＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験と呼ぶ。また、光を照射した状態で行うＰＢＴＳ試験及びＮＢＴＳ試験を、それぞれ、ＰＢＴＩＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験と呼ぶ。
　ｎ型のトランジスタにおいては、トランジスタをオン状態（電流を流す状態）とする際にゲートに正の電位が与えられるため、ＰＢＴＳ試験でのしきい値電圧の変動量が、トランジスタの信頼性の指標として着目すべき重要な項目の１つとなる。
　半導体層にガリウムを含まない、又はガリウムの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、ガリウムを含む金属酸化物を用いる場合は、インジウムの含有率よりも、ガリウムの含有率を低くすることが好ましい。これにより、信頼性の高いトランジスタを実現することができる。
　ＰＢＴＳ試験でのしきい値電圧の変動の１つの要因として、半導体層とゲート絶縁層の界面、又は界面近傍における欠陥準位へのキャリア（ここでは電子）トラップが挙げられる。欠陥準位密度が大きいほど、欠陥準位へのキャリアトラップ量が増えるため、ＰＢＴＳ試験での劣化が顕著になる。半導体層の、ゲート絶縁層と接する領域におけるガリウムの含有率を低くすることにより、当該欠陥準位の生成を抑制することができる。
　ガリウムを含まない、又はガリウムの含有率の低い金属酸化物を半導体層に用いることにより、ＰＢＴＳ試験でのしきい値電圧の変動を抑制できる理由として、例えば、以下のようなことが考えられる。金属酸化物に含まれるガリウムは、他の金属元素（例えば、インジウム又は亜鉛）と比較して、酸素を誘引しやすい性質を有する。そのため、ガリウムを多く含む金属酸化物と、ゲート絶縁層と、の界面において、ガリウムがゲート絶縁層中の余剰酸素と結合することにより、キャリア（ここでは電子）トラップサイトが生じやすくなると推察される。そのため、ゲートに正の電位を与えた際に、半導体層とゲート絶縁層との界面にキャリアがトラップされることにより、しきい値電圧が変動することが考えられる。
　より具体的には、半導体層にＩｎ−Ｇａ−Ｚｎ酸化物を用いた場合、インジウムの原子数比が、ガリウムの原子数比よりも高い金属酸化物を、半導体層に適用することができる。また、亜鉛の原子数比が、ガリウムの原子数比よりも高い金属酸化物を用いることが、より好ましい。言い換えると、金属元素の原子数比が、Ｉｎ＞Ｇａ、かつＺｎ＞Ｇａを満たす金属酸化物を、半導体層に適用することが好ましい。
　例えば、半導体層には、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：６、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：７、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：８、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｇａ：Ｚｎ＝４０：１：１０、又はこれらの近傍の金属酸化物を用いることができる。
　半導体層には、含有される全ての金属元素の原子数の和に対するガリウムの原子数の割合が、０原子％より高く５０原子％以下、好ましくは０．１原子％以上４０原子％以下、より好ましくは０．１原子％以上３５原子％以下、より好ましくは０．１原子％以上３０原子％以下、より好ましくは０．１原子％以上２５原子％以下、より好ましくは０．１原子％以上２０原子％以下、より好ましくは０．１原子％以上１５原子％以下、より好ましくは０．１原子％以上１０原子％以下である金属酸化物を用いることが好ましい。半導体層中のガリウムの含有率を低くすることにより、ＰＢＴＳ試験に対する耐性の高いトランジスタを実現することができる。なお、金属酸化物にガリウムを含有させることにより、金属酸化物に酸素欠損（ＶＯ：Ｏｘｙｇｅｎ　Ｖａｃａｎｃｙ）が生じにくくなるといった効果を奏する。
　半導体層に、ガリウムを含まない金属酸化物を適用してもよい。例えば、Ｉｎ−Ｚｎ酸化物を半導体層に適用することができる。このとき、金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数比を高くすることにより、トランジスタの電界効果移動度を高めることができる。一方、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数比を高くすることにより、結晶性の高い金属酸化物となるため、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。また、半導体層には、酸化インジウムなどの、ガリウム及び亜鉛を含まない金属酸化物を適用してもよい。ガリウムを含まない金属酸化物を用いることにより、特に、ＰＢＴＳ試験におけるしきい値電圧の変動を極めて小さなものとすることができる。
　例えば、半導体層に、インジウムと亜鉛を含む酸化物を用いることができる。このとき、金属元素の原子数比が、例えばＩｎ：Ｚｎ＝２：３、Ｉｎ：Ｚｎ＝４：１、又はこれらの近傍である金属酸化物を用いることができる。
　なお、代表的にガリウムを挙げて説明したが、ガリウムに代えて元素Ｍを用いた場合にも適用することができる。半導体層には、インジウムの原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。また、亜鉛の原子数比が元素Ｍの原子数比よりも高い金属酸化物を適用することが好ましい。
　半導体層に元素Ｍの含有率が低い金属酸化物を適用することにより、正バイアス印加に対する信頼性が高いトランジスタを実現することができる。当該トランジスタを正バイアス印加に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有する半導体装置を実現することができる。
　続いて、光に対するトランジスタの信頼性について、説明する。
　トランジスタに光が入射することにより、トランジスタの電気特性が変動してしまう場合がある。特に、光が入射し得る領域に適用されるトランジスタは、光照射下での電気特性の変動が小さく、光に対する信頼性が高いことが好ましい。光に対する信頼性は、例えば、ＮＢＴＩＳ試験でのしきい値電圧の変動量により評価することができる。
　金属酸化物の元素Ｍの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、元素Ｍの原子数比がインジウムの原子数比以上である金属酸化物は、バンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくすることができる。半導体層が有する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、さらには２．５ｅＶ以上が好ましく、さらには３．０ｅＶ以上が好ましく、さらには３．２ｅＶ以上が好ましく、さらには３．３ｅＶ以上が好ましく、さらには３．４ｅＶ以上が好ましく、さらには３．５ｅＶ以上が好ましい。
　例えば、半導体層には、金属元素の原子数比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、又はこれらの近傍の金属酸化物を用いることができる。
　半導体層には、特に、含有される全ての金属元素の原子数の和に対する元素Ｍの原子数の割合が、２０原子％以上７０原子％以下、好ましくは３０原子％以上７０原子％以下、より好ましくは３０原子％以上６０原子％以下、より好ましくは４０原子％以上６０原子％以下、より好ましくは５０原子％以上６０原子％以下である金属酸化物を好適に用いることができる。
　半導体層に元素Ｍの含有率が高い金属酸化物を適用することにより、光に対する信頼性が高いトランジスタとすることができる。当該トランジスタを光に対する高い信頼性が求められるトランジスタに適用することにより、高い信頼性を有する半導体装置を実現することができる。
　元素Ｍの含有率を高くすることにより、金属酸化物に酸素欠損（ＶＯ）が形成されることを抑制することができる。したがって、半導体層に元素Ｍの含有率が高い金属酸化物を適用することにより、酸素欠損（ＶＯ）に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタを実現することができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　又は、亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制することができる。したがって、半導体層に亜鉛の含有率が高い金属酸化物を適用することにより、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　前述したように、半導体層に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立する半導体装置を実現することができる。
　半導体層は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層が有する２以上の金属酸化物層は、組成が互いに同じ、又は概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成することができるため、製造コストを削減することができる。
　半導体層が有する２以上の金属酸化物層は、組成が互いに異なっていてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。また、元素Ｍとして、ガリウム又はアルミニウムを用いることが特に好ましい。例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯ（登録商標）の中から選ばれるいずれか一と、の積層構造を用いてもよい。
　また、半導体層が有する２以上の金属酸化物層は、元素Ｍを含まない金属酸化物層と、元素Ｍを含む金属酸化物層と、の積層構造であってもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：０：１［原子数比］若しくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。なお、元素Ｍを含む金属酸化物層上に、元素Ｍを含まない金属酸化物層を積層する構造としてもよい。
　半導体層には、結晶性を有する金属酸化物層を用いることが好ましい。例えば、ＣＡＡＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層に用いることにより、半導体層中の欠陥準位密度を低減することができ、信頼性の高い半導体装置を実現することができる。
　半導体層に用いる金属酸化物層の結晶性が高いほど、半導体層中の欠陥準位密度を低減することができる。一方、結晶性の低い金属酸化物層を用いることで、大きな電流を流すことができるトランジスタを実現することができる。
　金属酸化物層をスパッタリング法により形成する場合、形成時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物層を形成することができる。また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう。）が高いほど、結晶性の高い金属酸化物層を形成することができる。
　半導体層は、結晶性が異なる２以上の金属酸化物層の積層構造としてもよい。例えば、第１の金属酸化物層と、当該第１の金属酸化物層上に設けられる第２の金属酸化物層と、の積層構造とし、第２の金属酸化物層は、第１の金属酸化物層より結晶性が高い領域を有する構成とすることができる。又は、第２の金属酸化物層は、第１の金属酸化物層より結晶性が低い領域を有する構成とすることができる。半導体層が有する２以上の金属酸化物層は、組成が互いに同じ、又は概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成することができるため、製造コストを削減することができる。例えば、同じスパッタリングターゲットを用いて、酸素流量比を異ならせることにより、結晶性が異なる２以上の金属酸化物層の積層構造を形成することができる。なお、半導体層が有する２以上の金属酸化物層は、組成が互いに異なっていてもよい。
　半導体層１０８及び半導体層２０８の厚さは、それぞれ、３ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上１００ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上７０ｎｍ以下が好ましく、さらには１５ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上４０ｎｍ以下が好ましく、さらには２５ｎｍ以上４０ｎｍ以下が好ましい。
　半導体層１０８及び半導体層２０８の形成時の基板温度は、室温（２５℃）以上２００℃以下が好ましく、室温以上１３０℃以下がより好ましい。基板温度を前述の範囲とすることで、大面積のガラス基板を用いる場合に、基板の撓み又は歪みを抑制することができる。
　ここで、半導体層中に形成され得る酸素欠損について、説明する。
　半導体層に酸化物半導体を用いる場合、酸化物半導体に含まれる水素が金属原子と結合する酸素と反応して水になり、酸化物半導体中に酸素欠損（ＶＯ）が形成される場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと記す。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　ＶＯＨは、酸化物半導体のドナーとして機能し得る。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　以上より、半導体層に酸化物半導体を用いる場合、半導体層中のＶＯＨをできる限り低減し、高純度真性又は実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の不純物（例えば、水及び水素）を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することが重要である。酸素欠損（ＶＯ）、ＶＯＨ、及び不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、酸化物半導体に酸素を供給して酸素欠損（ＶＯ）を修復することを、加酸素化処理と記す場合がある。
　半導体層に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は高いほど好ましい。例えば、チャネル形成領域のシート抵抗の値は、１×１０９Ω／□以上が好ましく、５×１０９Ω／□以上がより好ましく、１×１０１０Ω／□以上がさらに好ましい。
　チャネルが形成されていない状態におけるチャネル形成領域の電気抵抗は高いほど好ましいため、上限値を特に設ける必要はない。ただし、上限値を設けるなら、例えば、チャネル形成領域のシート抵抗の値は、１×１０９Ω／□以上１×１０１２Ω／□以下が好ましく、５×１０９Ω／□以上１×１０１２Ω／□以下がより好ましく、１×１０１０Ω／□以上１×１０１２Ω／□以下がさらに好ましい。
　半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、半導体層に非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（オフ電流ともいう。）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を、長期間にわたって保持することが可能である。また、ＯＳトランジスタを半導体装置に適用することで、半導体装置の消費電力を低減することができる。
　本発明の一態様の半導体装置は、例えば、表示装置に適用することができる。表示装置の画素回路に含まれる発光デバイスの発光輝度を高くする場合、発光デバイスに流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース−ドレイン間における耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光デバイスに流れる電流量を大きくし、発光デバイスの発光輝度を高くすることができる。例えば、図６Ａ及び図６Ｂに示す半導体装置１０を表示装置に適用する場合、チャネル長が長く、ソース−ドレイン間における耐圧が高いトランジスタ２００を、画素回路に含まれる駆動トランジスタに好適に用いることができる。又は、チャネル長が短いトランジスタ１００を、画素回路に含まれる駆動トランジスタに用いてもよい。この場合、ソース−ドレイン間電圧を高くしなくても、発光デバイスに流れる電流量を大きくすることができる。
　トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタとしてＯＳトランジスタを適用することによって、ゲート−ソース間電圧の変化によって、ソース−ドレイン間に流れる電流を細かく定めることができるため、発光デバイスに流れる電流量を制御することができる。このため、画素回路における階調数を多くすることができる。例えば、図６Ａ及び図６Ｂに示す半導体装置１０を表示装置に適用する場合、チャネル長が長く、高い飽和特性を有するトランジスタ２００を、画素回路に含まれる駆動トランジスタに好適に用いることができる。
　トランジスタが飽和領域で動作するときに流れる電流の飽和特性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタを駆動トランジスタとして用いることで、例えば、発光デバイスの電流−電圧特性にばらつきが生じた場合においても、発光デバイスに安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で動作する場合において、ソース−ドレイン間電圧を高くしても、ソース−ドレイン間電流がほぼ変化しないため、発光デバイスの発光輝度を安定させることができる。例えば、図６Ａ及び図６Ｂに示す半導体装置１０を表示装置に適用する場合、チャネル長が長く、高い飽和特性を有するトランジスタ２００を、画素回路に含まれる駆動トランジスタに好適に用いることができる。
　上記の通り、画素回路に含まれる駆動トランジスタにＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、「発光輝度のばらつきの抑制」などを図ることができる。
　ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射し得る環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
［絶縁層１１０、絶縁層１１０＿１］
　絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）には、無機絶縁材料又は有機絶縁材料を用いることができる。絶縁層１１０は、無機絶縁材料と有機絶縁材料の積層構造としてもよい。
　絶縁層１１０には、無機絶縁材料を好適に用いることができる。無機絶縁材料として、酸化物、酸化窒化物、窒化酸化物、及び窒化物の一又は複数を用いることができる。絶縁層１１０には、例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化タンタル、酸化マグネシウム、酸化ランタン、酸化セリウム、酸化ネオジム、窒化シリコン、窒化酸化シリコン、及び窒化アルミニウムの一又は複数を用いることができる。
　なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として酸素よりも窒素の含有量が多い材料を指す。
　酸素及び窒素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸＰＳを用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、又は１ａｔｏｍｉｃ％以上）場合には、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％以下、又は１ａｔｏｍｉｃ％以下）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。
　絶縁層１１０を、２層以上の積層構造としてもよい。図６Ｂ等では、絶縁層１１０が、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃと、の積層構造を有する構成を示している。絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃには、それぞれ、前述の絶縁層１１０に用いることができる材料を用いることができる。なお、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃのそれぞれで、互いに同じ材料を用いてもよく、異なる材料を用いてもよい。なお、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃを、それぞれ、２層以上の積層構造としてもよい。
　絶縁層１１０ｂの膜厚は、絶縁層１１０ａの膜厚より厚い構成とすることができる。また、絶縁層１１０ｂの膜厚は、絶縁層１１０ｃの膜厚より厚い構成とすることができる。絶縁層１１０ｂの成膜速度は、速いことが好ましい。特に、絶縁層１１０ｂの膜厚が厚い場合は、絶縁層１１０ｂの成膜速度が速いことが好ましい。絶縁層１１０ｂの成膜速度を速くすることにより、生産性を高めることができる。例えば、絶縁層１１０ｂの形成時のパワーを高くすると、成膜速度を速くすることができる。
　絶縁層１１０ｂを、２層以上の積層構造としてもよい。例えば、絶縁層１１０ｂの膜厚を厚くすると、絶縁層１１０ｂの応力が大きくなり、基板の反りが発生する場合がある。絶縁層１１０ｂを複数回に分けて形成することにより、応力に起因する工程中の問題の発生を抑制することができる場合がある。なお、断面の透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、絶縁層１１０ｂを構成する各層の境界が不明瞭となる場合がある。
　絶縁層１１０ｂは、応力が小さいことが好ましい。絶縁層１１０ｂの膜厚を厚くすると、絶縁層１１０ｂの応力が大きくなり、基板の反りが発生する場合がある。絶縁層１１０ｂの応力を小さくすることにより、基板の反りなどの応力に起因する工程中の問題の発生を抑制することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれは、絶縁層１１０ｂからガスが脱離することを抑制するブロッキング膜として機能する。絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、ガスが拡散しづらい材料を用いることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれは、絶縁層１１０ｂより膜密度が高い領域を有することが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの膜密度を高くすることで、不純物（例えば、水及び水素）に対するブロッキング性を高めることができる。なお、絶縁層１１０ａと、絶縁層１１０ｃと、で膜密度は異なっていてもよい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれには、例えば、絶縁層１１０ｂより窒素の含有量が多い材料を用いることができる。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの窒素の含有量を多くすることで、不純物に対するブロッキング性を高めることができる。なお、絶縁層１１０ａと、絶縁層１１０ｃと、で窒素の含有量は異なっていてもよい。
　絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれは、絶縁層１１０ｂからガスが脱離することを抑制するブロッキング膜として機能する膜厚であればよく、絶縁層１１０ｂの膜厚より薄い構成とすることができる。なお、絶縁層１１０ａと、絶縁層１１０ｃと、で膜厚は異なってもよい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの成膜速度は、絶縁層１１０ｂの成膜速度より遅いことが好ましい。なお、絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの成膜速度を遅くすることにより、膜密度が高くなり、不純物に対するブロッキング性を高めることができる。同様に、絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの成膜時の基板温度を高くすることで、膜密度が高くなり、不純物に対するブロッキング性を高めることができる。
　膜密度の評価には、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ　Ｒｅｆｌｅｃｔｉｏｎ）を用いることができる。また、膜密度の違いは、断面のＴＥＭ像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。したがって、透過電子（ＴＥ）像において、絶縁層１１０ｂと比較して、絶縁層１１０ａ及び絶縁層１１０ｃは濃い（暗い）像となる場合がある。なお、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃに同じ材料を適用する場合であっても、膜密度が異なるため、断面のＴＥＭ像において、これらの境界をコントラストの違いとして観察することができる場合がある。
　絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの窒素の含有量の違いは、例えば、ＥＤＸで確認することができる。例えば、絶縁層１１０ａに窒化シリコンを用い、絶縁層１１０ｂに酸化窒化シリコンを用いる場合、絶縁層１１０ａにおけるシリコンのピークの高さに対する窒素のピークの高さの比は、絶縁層１１０ｂにおけるシリコンのピークの高さに対する窒素のピークの高さの比より高くなる。絶縁層１１０ｃに窒化シリコンを用い、絶縁層１１０ｂに酸化窒化シリコンを用いる場合、絶縁層１１０ｃにおけるシリコンのピークの高さに対する窒素のピークの高さの比は、絶縁層１１０ｂにおけるシリコンのピークの高さに対する窒素のピークの高さの比より高くなる。なお、ＥＤＸにおいて、ある元素のピークとは、横軸に特性Ｘ線のエネルギーを示し、縦軸に特性Ｘ線のカウント数（検出値）を示すスペクトルにおいて、当該元素のカウント数が極大値となる点を指す。又は、当該元素固有の特性Ｘ線のエネルギーにおけるカウント数を用い、シリコンのカウント数に対する窒素のカウント数の比で窒素の含有量の違いを確認してもよい。例えば、シリコンは１．７３９ｋｅＶ（Ｓｉ−Ｋα）でのカウント数を用いることができ、窒素は０．３９２ｋｅＶ（Ｎ−Ｋα）でのカウント数を用いることができる。絶縁層１１０ａにおけるシリコンのカウント数に対する窒素のカウント数の比は、絶縁層１１０ｂにおけるシリコンのカウント数に対する窒素のカウント数の比より高くなる。絶縁層１１０ｃにおけるシリコンのカウント数に対する窒素のカウント数の比は、絶縁層１１０ｂにおけるシリコンのカウント数に対する窒素のカウント数の比より高くなる。
　絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれは、絶縁層１１０ｂより膜中の水素濃度が高い領域を有する場合がある。絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの水素濃度の違いは、例えば、ＳＩＭＳで評価することができる。
　ここで、トランジスタの半導体層に金属酸化物を用いる構成を例に挙げて、絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）について具体的に説明する。
　半導体層に酸化物半導体を用いる場合、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃには、それぞれ、無機絶縁材料を好適に用いることができる。
　絶縁層１１０ｂには、酸化物又は酸化窒化物を用いることが好ましい。絶縁層１１０ｂには、加熱により酸素を放出する膜を用いることが好ましい。絶縁層１１０ｂには、例えば、酸化シリコン又は酸化窒化シリコンを好適に用いることができる。
　絶縁層１１０ｂが酸素を放出することで、絶縁層１１０ｂから半導体層に酸素を供給することができる。絶縁層１１０ｂから半導体層、特に半導体層のチャネル形成領域に酸素を供給することで、半導体層中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。絶縁層１１０ｂは、酸素の拡散係数が高いことが好ましい。絶縁層１１０ｂの酸素の拡散係数を高くすることで、絶縁層１１０ｂ中を酸素が拡散しやすくなり、効率よく絶縁層１１０ｂから半導体層に酸素を供給することができる。なお、半導体層に酸素を供給する処理は、他に、酸素を含む雰囲気での加熱処理、又は酸素を含む雰囲気下におけるプラズマ処理などがある。
　トランジスタのチャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨは、少ないことが好ましい。特に、チャネル長が短い場合、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨが、トランジスタの電気特性及び信頼性に与える影響が大きくなる。例えば、ソース領域又はドレイン領域からチャネル形成領域にＶＯＨが拡散することで、チャネル形成領域のキャリア濃度が高まり、トランジスタのしきい値電圧の変動、又は信頼性の低下が生じる場合がある。このようなＶＯＨの拡散によるトランジスタの電気特性及び信頼性への影響は、チャネル長が短いほど、大きくなる。絶縁層１１０ｂから半導体層、特に半導体層のチャネル形成領域に酸素を供給することにより、酸素欠損（ＶＯ）及びＶＯＨを低減することができる。したがって、良好な電気特性及び高い信頼性を有する、チャネル長の短いトランジスタを実現することができる。
　絶縁層１１０ｂは、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。絶縁層１１０ｂからの不純物の放出を少なくすることにより、当該不純物が半導体層に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　絶縁層１１０ｂには、例えば、ＰＥＣＶＤ法を用いた酸化シリコン又は酸化窒化シリコンを好適に用いることができる。この場合、原料ガスは、シリコンを含むガスと、酸素を含むガスと、の混合ガスを用いることが好ましい。シリコンを含むガスとして、例えば、シラン、ジシラン、トリシラン、又はフッ化シランのいずれか一又は複数を用いることができる。酸素を含むガスとして、例えば、酸素（Ｏ２）、オゾン（Ｏ３）、一酸化二窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）、又は二酸化窒素（ＮＯ２）のいずれか一又は複数を用いることができる。なお、絶縁層１１０ｂの形成時のパワーを高くすることにより、絶縁層１１０ｂから放出される不純物（例えば、水及び水素）の量を少なくすることができる。
　絶縁層１１０ａ及び絶縁層１１０ｃは、それぞれ、酸素が透過しづらいことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれは、絶縁層１１０ｂから酸素が脱離することを抑制するブロッキング膜として機能する。さらに、絶縁層１１０ａ及び絶縁層１１０ｃは、それぞれ、水素が透過しづらいことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃは、トランジスタの外から半導体層へ水素が拡散することを抑制するブロッキング膜として機能する。絶縁層１１０ａ及び絶縁層１１０ｃの膜密度は、高いことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃの膜密度を高くすることで、酸素及び水素のブロッキング性を高めることができる。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの膜密度は、絶縁層１１０ｂの膜密度より高いことが好ましい。絶縁層１１０ｂに酸化シリコン又は酸化窒化シリコンを用いる場合、絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、例えば、窒化シリコン、窒化酸化シリコン、又は酸化アルミニウムを好適に用いることができる。絶縁層１１０ａ及び絶縁層１１０ｃは、それぞれ、例えば、絶縁層１１０ｂより窒素の含有量が多い領域を有することが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、例えば、絶縁層１１０ｂより窒素の含有量が多い材料を用いることができる。絶縁層１１０ａ及び絶縁層１１０ｃには、それぞれ、窒化物又は窒化酸化物を用いることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれには、例えば、窒化シリコン又は窒化酸化シリコンを好適に用いることができる。
　絶縁層１１０ｂに含まれる酸素が、絶縁層１１０ｂの半導体層（例えば、半導体層１０８）と接しない領域から上方に拡散すると、絶縁層１１０ｂから半導体層へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ｂ上に絶縁層１１０ｃを設けることにより、絶縁層１１０ｂに含まれる酸素が、絶縁層１１０ｂの半導体層と接しない領域から上方に拡散することを抑制することができる。同様に、絶縁層１１０ｂの下に絶縁層１１０ａを設けることにより、絶縁層１１０ｂに含まれる酸素が、絶縁層１１０ｂの半導体層と接しない領域から下方に拡散することを抑制することができる。したがって、絶縁層１１０ｂから半導体層へ供給される酸素の量が増え、半導体層中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　例えば、トランジスタ１００において、絶縁層１１０ｂに含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂが酸化され、当該導電層の抵抗が高くなってしまう場合がある。また、絶縁層１１０ｂに含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂが酸化されることにより、絶縁層１１０ｂから半導体層（半導体層１０８）に供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ｂと、導電層１１２ａと、の間に絶縁層１１０ａを設けることにより、導電層１１２ａが酸化され、抵抗が高くなることを抑制することができる。同様に、絶縁層１１０ｂと、導電層１１２ｂと、の間に絶縁層１１０ｃを設けることにより、導電層１１２ｂが酸化され、抵抗が高くなることを抑制することができる。それとともに、絶縁層１１０ｂから半導体層へ供給される酸素の量が増え、半導体層中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　半導体層に水素が拡散すると、酸化物半導体に含まれる酸素原子と反応して水になり、酸素欠損（ＶＯ）が形成される場合がある。さらに、ＶＯＨが形成され、キャリア濃度が高くなってしまう場合がある。絶縁層１１０ａ及び絶縁層１１０ｃを設けることにより、半導体層中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃは、それぞれ、酸素及び水素のブロッキング膜として機能する膜厚であることが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの膜厚が薄いと、ブロッキング膜としての機能が低くなってしまう場合がある。一方、絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの膜厚が厚いと、絶縁層１１０ｂと接する半導体層（例えば、半導体層１０８）の領域が狭くなり、絶縁層１１０ｂから半導体層へ供給される酸素の量が少なくなってしまう場合がある。絶縁層１１０ａ及び絶縁層１１０ｃの膜厚は、それぞれ、絶縁層１１０ｂの膜厚より薄くてもよい。絶縁層１１０ａ及び絶縁層１１０ｃの膜厚は、それぞれ、５ｎｍ以上１００ｎｍ以下が好ましく、さらには５ｎｍ以上７０ｎｍ以下が好ましく、さらには１０ｎｍ以上７０ｎｍ以下が好ましく、さらには１０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上５０ｎｍ以下が好ましく、さらには２０ｎｍ以上４０ｎｍ以下が好ましい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれの膜厚を前述の範囲とすることで、半導体層中、特にチャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃは、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれからの不純物の放出を少なくすることにより、当該不純物が半導体層に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　絶縁層１１０ａ及び絶縁層１１０ｃのそれぞれからの不純物（例えば、水及び水素）の放出を少なくすることで、絶縁層１１０ａと接する領域の半導体層、及び、絶縁層１１０ｃと接する領域の半導体層もチャネル形成領域として機能させることができる。なお、絶縁層１１０ａに不純物（例えば、水及び水素）を放出する材料を用いることで、絶縁層１１０ａと接する領域の半導体層をソース領域又はドレイン領域として機能させることができる。絶縁層１１０ｃについても同様である。
　絶縁層１１０ｂから半導体層に酸素が供給されることにより、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨが低減される。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　半導体層の形成より後の工程でかかる熱により、半導体層から酸素が脱離してしまう場合がある。しかしながら、絶縁層１１０から半導体層に酸素が供給されることにより、半導体層における酸素欠損（ＶＯ）及びＶＯＨの増加を抑制することができる。また、半導体層の形成より後の工程において、処理温度の自由度を高めることができる。具体的には、半導体層の形成より後の工程においても、処理温度を高くすることができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタを形成することができる。
　なお、絶縁層１１０ａ及び絶縁層１１０ｃの一以上を設けない構成としてもよい。絶縁層１１０ａ及び絶縁層１１０ｃのいずれも設けない構成としてもよい。
　絶縁層１１０＿１には、絶縁層１１０ｂに用いることができる材料を用いることができる。なお、図６Ｂ等では、絶縁層１１０＿１を単層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１１０＿１を２層以上の積層構造としてもよい。
［導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２ａ、導電層２０２ｂ、導電層２０４］
　ソース電極、ドレイン電極、又はゲート電極として機能する導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２ａ、導電層２０２ｂ、及び導電層２０４は、それぞれ、クロム、銅、アルミニウム、金、銀、亜鉛、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、及びニオブの一又は複数、若しくは前述した金属の一又は複数を成分とする合金を用いて、それぞれ形成することができる。導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２ａ、導電層２０２ｂ、及び導電層２０４には、それぞれ、銅、銀、金、又はアルミニウムの一又は複数を含む、低抵抗な導電性材料を好適に用いることができる。特に、銅又はアルミニウムは量産性に優れるため好ましい。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２ａ、導電層２０２ｂ、及び導電層２０４には、それぞれ、金属酸化物膜（酸化物導電体ともいう。）を用いることができる。酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）として、例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）、及びＩｎ−Ｇａ−Ｚｎ酸化物が挙げられる。
　ここで、酸化物導電体（ＯＣ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、当該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２ａ、導電層２０２ｂ、及び導電層２０４は、それぞれ、前述の酸化物導電体（金属酸化物）を含む導電膜と、金属又は合金を含む導電膜の積層構造としてもよい。金属又は合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。
　導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２ａ、導電層２０２ｂ、及び導電層２０４には、それぞれ、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、又はＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウェットエッチングプロセスで加工することができるため、製造コストを抑制することが可能となる。
　なお、導電層１１２ａ、導電層１１２ｂ、導電層１０４、導電層２０２ａ、導電層２０２ｂ、及び導電層２０４で、それぞれ互いに同じ材料を用いてもよく、互いに異なる材料を用いてもよい。
　ここで、半導体層１０８及び半導体層２０８に金属酸化物を用いる構成を例に挙げて、導電層１１２ａ、導電層１１２ｂ、導電層２０２ａ、及び導電層２０２ｂについて具体的に説明する。
　半導体層１０８及び半導体層２０８に酸化物半導体を用いる場合、半導体層１０８及び半導体層２０８に含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂが酸化され、抵抗が高くなってしまう場合がある。また、絶縁層１１０ｂ等に含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂが酸化され、抵抗が高くなってしまう場合がある。また、半導体層１０８及び半導体層２０８に含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂが酸化されることにより、半導体層１０８中及び半導体層２０８中の酸素欠損（ＶＯ）が増加してしまう場合がある。絶縁層１１０ｂ等に含まれる酸素によって、導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂが酸化されることにより、絶縁層１１０ｂ等から半導体層１０８及び半導体層２０８に供給される酸素の量が少なくなってしまう場合がある。
　トランジスタ１００及びトランジスタ２００のそれぞれにおいて、ソース領域又はドレイン領域からチャネル形成領域にＶＯＨが拡散することで、チャネル形成領域のキャリア濃度が高まり、トランジスタ１００及びトランジスタ２００のそれぞれのしきい値電圧の変動、又は信頼性の低下が生じる場合がある。このようなＶＯＨの拡散によるトランジスタの電気特性及び信頼性への影響は、チャネル長が短いほど大きくなる。したがって、半導体層１０８と接する領域を有する導電層１１２ａ及び導電層１１２ｂ、並びに、半導体層２０８と接する領域を有する導電層２０２ａ及び導電層２０２ｂには、それぞれ、酸化されにくい材料を用いることが好ましい。導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂには、それぞれ、酸化物導電体を用いることが好ましい。例えば、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、又はＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を好適に用いることができる。導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂには、それぞれ、窒化物導電体を用いてもよい。窒化物導電体として、窒化タンタル及び窒化チタンが挙げられる。導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂは、それぞれ、前述の材料の積層構造を有してもよい。なお、導電層１１２ａと、導電層１１２ｂと、で同じ材料を用いてもよく、異なる材料を用いてもよい。導電層２０２ａと、導電層２０２ｂと、で同じ材料を用いてもよく、異なる材料を用いてもよい。
　導電層１１２ａ及び導電層１１２ｂ、並びに、導電層２０２ａ及び導電層２０２ｂに酸化されにくい材料を用いることにより、半導体層１０８に含まれる酸素、半導体層２０８に含まれる酸素、又は、絶縁層１１０ｂ等に含まれる酸素によって当該導電層が酸化され、抵抗が高くなることを抑制することができる。また、半導体層１０８中及び半導体層２０８中の酸素欠損（ＶＯ）の増加が抑制されるとともに、絶縁層１１０ｂ等から半導体層１０８及び半導体層２０８に供給される酸素の量を増やすことができる。したがって、半導体層１０８中及び半導体層２０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタ１００及びトランジスタ２００を実現することができる。
　トランジスタ１００のソース電極又はドレイン電極の一方として機能する導電層１１２ａ、及び、トランジスタ２００のソース電極又はドレイン電極の一方として機能する導電層２０２ａには、それぞれ、酸化物導電体及び窒化物導電体の一又は複数を好適に用いることができる。また、導電層１１２ａ及び導電層２０２ａをそれぞれ２層積層構造とし、１層目に上記材料を用い、２層目にこれより抵抗の低い材料を用いてもよい。例えば、２層目には、銅、アルミニウム、チタン、タングステン、及びモリブデンの一又は複数、若しくは前述した金属の一又は複数を成分とする合金を好適に用いることができる。具体的には、導電層１１２ａ及び導電層２０２ａをそれぞれ２層積層構造とする場合、１層目にＩｎ−Ｓｎ−Ｓｉ酸化物（ＩＴＳＯ）を、２層目にタングステンを好適に用いることができる。
　なお、導電層１１２ａ及び導電層２０２ａの構成は、導電層１１２ａ及び導電層２０２ａに求められる配線抵抗に応じて決めればよい。例えば、配線（導電層１１２ａ及び導電層２０２ａ）の長さが短く、求められる配線抵抗が比較的高い場合は、導電層１１２ａ及び導電層２０２ａを単層構造とし、酸化されにくい材料を適用してもよい。一方、配線（導電層１１２ａ及び導電層２０２ａ）の長さが長く、求められる配線抵抗が比較的低い場合は、導電層１１２ａ及び導電層２０２ａに酸化されにくい材料と、抵抗の低い材料と、の積層構造を適用することが好ましい。
　例えば、トランジスタ１００において、導電層１１２ａを第１の導電層と、第１の導電層上の第２の導電層と、の積層構造とし、第２の導電層の一部を除去して、第１の導電層が露出する領域を設ける。当該領域で第１の導電層と、半導体層１０８と、が接する構成としてもよい。同様に、トランジスタ２００において、導電層２０２ａを第１の導電層と、第１の導電層上の第２の導電層と、の積層構造とし、第２の導電層の一部を除去して、第１の導電層が露出する領域を設ける。当該領域で第１の導電層と、半導体層２０８と、が接する構成としてもよい。なお、導電層１１２ａ及び導電層２０２ａの構成は、他の導電層にも適用することができる。
［絶縁層１０６］
　トランジスタ１００及びトランジスタ２００のゲート絶縁層としてそれぞれ機能する絶縁層１０６は、欠陥密度が低いことが好ましい。絶縁層１０６の欠陥密度が低いことにより、良好な電気特性を示すトランジスタ１００及びトランジスタ２００を実現することができる。さらに、絶縁層１０６は、絶縁耐圧が高いことが好ましい。絶縁層１０６の絶縁耐圧が高いことにより、信頼性の高いトランジスタ１００及びトランジスタ２００を実現することができる。
　絶縁層１０６には、例えば、絶縁性を有する酸化物、酸化窒化物、窒化酸化物、及び窒化物の一又は複数を用いることができる。絶縁層１０６には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一又は複数を用いることができる。絶縁層１０６は、単層でもよく、積層であってもよい。絶縁層１０６は、例えば、酸化物と窒化物の積層構造としてもよい。
　なお、微細なトランジスタにおいて、ゲート絶縁層の膜厚が薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう。）を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。ｈｉｇｈ−ｋ材料として、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、又はシリコン及びハフニウムを有する窒化物が挙げられる。
　絶縁層１０６は、自身からの不純物（例えば、水及び水素）の放出が少ないことが好ましい。絶縁層１０６からの不純物の放出が少ないことにより、不純物が半導体層１０８及び半導体層２０８に拡散することが抑制され、良好な電気特性を示し、かつ信頼性の高いトランジスタ１００及びトランジスタ２００を実現することができる。
　絶縁層１０６は、半導体層１０８上及び半導体層２０８上にそれぞれ形成されるため、半導体層１０８及び半導体層２０８へのダメージが少ない条件で形成される膜であることが好ましい。例えば、成膜速度（成膜レートともいう。）が十分に遅い条件で形成することが好ましい。例えば、ＰＥＣＶＤ法により絶縁層１０６を形成する場合、低電力の条件で形成することにより、半導体層１０８及び半導体層２０８に与えるダメージを小さくすることができる。
　ここで、半導体層１０８及び半導体層２０８に金属酸化物を用いる構成を例に挙げて、絶縁層１０６について具体的に説明する。
　絶縁層１０６と半導体層１０８との界面特性、及び、絶縁層１０６と半導体層２０８との界面特性を向上させるため、絶縁層１０６の少なくともそれぞれ半導体層１０８及び半導体層２０８と接する側には、酸化物又は酸化窒化物を用いることが好ましい。絶縁層１０６には、例えば、酸化シリコン、及び酸化窒化シリコンの一以上を好適に用いることができる。また、絶縁層１０６には、加熱により酸素を放出する膜を用いるとより好ましい。
　なお、絶縁層１０６を積層構造としてもよい。絶縁層１０６は、半導体層１０８及び半導体層２０８と接する側の酸化物膜と、導電層１０４及び導電層２０４と接する側の窒化物膜と、の積層構造とすることができる。当該酸化物膜として、例えば、酸化シリコン及び酸化窒化シリコンの一以上を好適に用いることができる。当該窒化物膜として、窒化シリコンを好適に用いることができる。
［基板１０２］
　基板１０２の材質に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、シリコン、又は炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、又は有機樹脂基板を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、半導体基板、及び絶縁性基板の形状は円形であってもよく、角形であってもよい。
　基板１０２として、可撓性基板を用い、当該可撓性基板上に直接、トランジスタ１００及びトランジスタ２００等を形成してもよい。又は、基板１０２と、トランジスタ１００及びトランジスタ２００等と、の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載することに用いることができる。その際、トランジスタ１００及びトランジスタ２００等を耐熱性の劣る基板、又は可撓性基板にも転載することができる。
　なお、図６Ｂ等では、トランジスタ１００において、導電層１１２ａの半導体層１０８と接する領域の膜厚と、導電層１１２ａの半導体層１０８と接しない領域の膜厚が等しい、又は概略等しい構成を示しているが、本発明の一態様はこれに限られない。導電層１１２ａの半導体層１０８と接する領域の膜厚が、導電層１１２ａの半導体層１０８と接しない領域の膜厚より薄くなっていてもよい。
　同様に、図６Ｂ等では、トランジスタ２００において、導電層２０２ａの半導体層２０８と接する領域の膜厚と、導電層２０２ａの半導体層２０８と接しない領域の膜厚が等しい、又は概略等しい構成を示しているが、本発明の一態様はこれに限られない。導電層２０２ａの半導体層２０８と接する領域の膜厚が、導電層２０２ａの半導体層２０８と接しない領域の膜厚より薄くなっていてもよい。
　以上が、構成要素についての説明である。
　以下では、前述の＜構成例１＞と一部の構成が異なる半導体装置の構成例について、説明する。なお、以下では、前述の＜構成例１＞と重複する部分は、説明を省略する場合がある。また、以下で示す図面において、前述の＜構成例１＞と同様の機能を有する部分については、ハッチングパターンを同じくし、符号を付さない場合もある。
＜構成例２＞
　図８Ａに、半導体装置１０Ａの平面図を示す。図８Ｂに、図８Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ａは、トランジスタ１００Ａと、トランジスタ２００Ａと、を有する。トランジスタ１００Ａは、導電層１１２ａと導電層１１２ｂとに挟持される絶縁層として、絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃに加え、絶縁層１１０ｃ上の絶縁層１１０ｅを含めた４層積層構造を有している点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００と異なる。また、トランジスタ２００Ａは、導電層２０２ａと導電層２０２ｂとに挟持される絶縁層として、絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃに加え、絶縁層１１０ｃ上の絶縁層１１０ｄと、絶縁層１１０ｄ上の絶縁層１１０ｅと、を含めた５層積層構造を有している点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００と異なる。なお、図８Ｂにおいて、絶縁層１１０ａ、絶縁層１１０ｃ、及び絶縁層１１０ｅについては、設けなくてもよい。本明細書中に示す他の構成例についても同様である。
　また、図８Ｂに示すように、トランジスタ１００Ａでは、導電層１１２ｂの端部がトランジスタ１００よりも外側（開口１４３とは反対側）まで延伸し、当該端部が、絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ、及び絶縁層１１０ｅの５層積層上に位置している。
　半導体装置１０Ａにおいて、絶縁層１１０ｄは、半導体層２０８に酸素を供給する機能を有する。したがって、絶縁層１１０ｄは、前述した絶縁層１１０ｂと同じ材料を用いて形成することができる。また、絶縁層１１０ｅは、絶縁層１１０ｄの上方から不純物（例えば、水及び水素）が絶縁層１１０ｄに混入することを抑制する機能と、絶縁層１１０ｄに含まれる酸素が絶縁層１１０ｄの上方へ放出されることを抑制する機能と、を有する。したがって、絶縁層１１０ｅは、前述した絶縁層１１０ａ及び絶縁層１１０ｃと同じ材料を用いて形成することができる。
　＜構成例１＞に示す半導体装置１０が有するトランジスタ２００では、図６Ｂに示すように、導電層２０２ａと導電層２０２ｂとに挟持された酸素を供給する絶縁層（すなわち、絶縁層１１０＿１及び絶縁層１１０ｂ）のうち、１層目の絶縁層１１０＿１が島状に形成され、当該島状の絶縁層１１０＿１上に、２層目の絶縁層１１０ｂが形成された構成を有する。
　これに対して、半導体装置１０Ａが有するトランジスタ２００Ａでは、図８Ｂに示すように、導電層２０２ａと導電層２０２ｂとに挟持された酸素を供給する絶縁層（すなわち、絶縁層１１０ｂ及び絶縁層１１０ｄ）のうち、基板１０２上に形成された１層目の絶縁層１１０ｂ上に、２層目の絶縁層１１０ｄが島状に形成された構成を有する。
　すなわち、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００では、酸素を供給する２層の絶縁層のうち、１層目の絶縁層が島状に加工されているのに対し、半導体装置１０Ａが有するトランジスタ２００Ａでは、酸素を供給する２層の絶縁層のうち、２層目の絶縁層が島状に加工されている点が異なる。
　このように、本発明の一態様の半導体装置では、縦チャネル型トランジスタのソース電極とドレイン電極とに挟持された積層構造の絶縁層（酸素を供給する絶縁層）のうち、いずれかの層を島状に加工することによって、縦チャネル型トランジスタのチャネル長を調整することができる。これにより、半導体装置が有する２つ以上のトランジスタのチャネル長を、それぞれ異ならせることができる。なお、＜構成例１＞に示す半導体装置１０、及び、半導体装置１０Ａの作製方法例の詳細については、実施の形態２で説明する。
　半導体装置１０Ａが有するトランジスタ１００Ａ及びトランジスタ２００Ａについて、前述した相違点以外については、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００及びトランジスタ２００の記載を参照することができるため、詳細な説明は省略する。
　半導体装置１０Ａについても、＜構成例１＞に示す半導体装置１０と同様の効果を享受することができる。
＜構成例３＞
　図９Ａに、半導体装置１０Ｂの平面図を示す。図９Ｂに、図９Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｂは、トランジスタ１００Ａと、トランジスタ２００Ｂと、を有する。トランジスタ１００Ａについては、前述した内容を参照することができる。トランジスタ２００Ｂは、導電層２０２ａと導電層２０２ｂとに挟持される絶縁層として、絶縁層１１０ａ、絶縁層１１０ａ上の絶縁層１１０＿１、絶縁層１１０＿１上の絶縁層１１０ｂ、絶縁層１１０ｂ上の絶縁層１１０ｃ、絶縁層１１０ｃ上の絶縁層１１０ｄ、及び、絶縁層１１０ｄ上の絶縁層１１０ｅの６層積層構造を有している点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００と異なる。
　半導体装置１０Ｂが有するトランジスタ２００Ｂでは、図９Ｂに示すように、導電層２０２ａと導電層２０２ｂとに挟持された酸素を供給する絶縁層（すなわち、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｄ）のうち、１層目の絶縁層１１０＿１が島状に形成され、当該島状の絶縁層１１０＿１上に、２層目の絶縁層１１０ｂが形成され、当該絶縁層１１０ｂ上に、３層目の絶縁層１１０ｄが島状に形成された構成を有する。
　すなわち、半導体装置１０Ｂが有するトランジスタ２００Ｂは、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００（図６Ｂ参照）と、＜構成例２＞に示す半導体装置１０Ａが有するトランジスタ２００Ａ（図８Ｂ参照）と、を組み合わせた構成を有しているということができる。したがって、半導体装置１０Ｂが有するトランジスタ２００Ｂは、半導体層２０８に酸素を供給することができる絶縁層を３層（絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｄ）有することになる。
　半導体装置１０Ｂが有するトランジスタ２００Ｂについて、前述した相違点以外については、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００、及び、＜構成例２＞に示す半導体装置１０Ａが有するトランジスタ２００Ａの記載を参照することができるため、詳細な説明は省略する。
　半導体装置１０Ｂが有するトランジスタ２００Ｂは、半導体装置１０が有するトランジスタ２００、及び、半導体装置１０Ａが有するトランジスタ２００Ａよりも、ソース電極とドレイン電極とに挟持された絶縁層の厚さが厚く、チャネル長が長い。したがって、半導体装置１０Ｂを、高い飽和特性、及び、高いソース−ドレイン間耐圧が求められる回路に好適に用いることができる。
＜構成例４＞
　図１０Ａに、半導体装置１０Ｃの平面図を示す。図１０Ｂに、図１０Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｃは、トランジスタ１００と、トランジスタ２００Ｃと、を有する。トランジスタ１００については、前述した内容を参照することができる。また、トランジスタ２００Ｃは、導電層２０２ａと導電層２０２ｂとに挟持される絶縁層が３層積層構造（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）である点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００と異なる。トランジスタ１００及びトランジスタ２００Ｃのいずれにおいても、それぞれの半導体層に酸素を供給する絶縁層は、絶縁層１１０ｂのみである。
　図１０Ｂに示すように、半導体装置１０Ｃが有するトランジスタ１００は、基板１０２上に形成された島状の絶縁層１０７上に設けられている。半導体装置１０Ｃにおいて、絶縁層１１０ａは、基板１０２の上面の一部、絶縁層１０７の側面、導電層１１２ａの上面の一部及び側面、並びに、導電層２０２ａの上面の一部及び側面を覆って設けられる。
　また、図１０Ｂに示すように、半導体装置１０Ｃが有するトランジスタ１００のソース電極又はドレイン電極の他方として機能する導電層１１２ｂと、トランジスタ２００Ｃのソース電極又はドレイン電極の他方として機能する導電層２０２ｂと、は絶縁層１１０ｃ上において、それぞれ高さが概略一致するように設けられている。
　したがって、半導体装置１０Ｃが有するトランジスタ１００のチャネル長（すなわち、導電層１１２ａと導電層１１２ｂとに挟持された領域における絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの膜厚）は、トランジスタ２００Ｃのチャネル長（すなわち、導電層２０２ａと導電層２０２ｂとに挟持された領域における絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの膜厚）よりも、絶縁層１０７の膜厚分だけ短いということができる。
　このように、本発明の一態様の半導体装置では、基板上に島状の絶縁層を設け、当該島状の絶縁層が形成された基板上に、複数の縦チャネル型トランジスタを形成することにより、チャネル長の異なるトランジスタを同時に形成することができる。なお、半導体装置１０Ｃの作製方法例の詳細については、実施の形態２で説明する。
　半導体装置１０Ｃが有するトランジスタ２００Ｃについて、前述した相違点以外については、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００の記載を参照することができるため、詳細な説明は省略する。
　半導体装置１０Ｃについても、＜構成例１＞に示す半導体装置１０と同様の効果を享受することができる。
＜構成例５＞
　図１１Ａに、半導体装置１０Ｄの平面図を示す。図１１Ｂに、図１１Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｄは、トランジスタ１００と、トランジスタ２００Ｄと、を有する。トランジスタ１００については、前述した内容を参照することができる。また、トランジスタ２００Ｄは、導電層２０２ａと導電層２０２ｂとに挟持される絶縁層が５層積層構造（絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０＿２、絶縁層１１０ｂ、及び絶縁層１１０ｃ）である点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００と異なる。
　図１１Ｂに示すように、半導体装置１０Ｄが有するトランジスタ２００Ｄは、導電層２０２ａと導電層２０２ｂとの間に、絶縁層１１０ａ、当該絶縁層１１０ａ上に島状に形成された絶縁層１１０＿１、当該絶縁層１１０＿１を覆って島状に形成された絶縁層１１０＿２、当該絶縁層１１０＿２上に形成された絶縁層１１０ｂ、及び、当該絶縁層１１０ｂ上に形成された絶縁層１１０ｃを有する。
　半導体装置１０Ｄにおいて、絶縁層１１０＿２は、半導体層２０８に酸素を供給する機能を有する。したがって、絶縁層１１０＿２は、前述した絶縁層１１０ｂ及び絶縁層１１０＿１と同じ材料を用いて形成することができる。そのため、半導体装置１０Ｄが有するトランジスタ２００Ｄは、半導体層２０８に酸素を供給することができる絶縁層を３層（絶縁層１１０＿１、絶縁層１１０＿２、及び絶縁層１１０ｂ）有することになる。
　半導体装置１０Ｄが有するトランジスタ２００Ｄについて、前述した相違点以外については、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００の記載を参照することができるため、詳細な説明は省略する。
　半導体装置１０Ｄが有するトランジスタ２００Ｄは、半導体装置１０が有するトランジスタ２００よりも、ソース電極とドレイン電極とに挟持された絶縁層の厚さが厚く、チャネル長が長い。したがって、半導体装置１０Ｄを、高い飽和特性、及び、高いソース−ドレイン間耐圧が求められる回路に好適に用いることができる。
＜構成例６＞
　図１２に、＜構成例１＞に示す半導体装置１０の変形例の断面図を示す。
　半導体装置１０は、それぞれチャネル長の異なる３つ以上の縦チャネル型トランジスタからなる構成としてもよい。図１２では、半導体装置１０が、図６Ｂに示すトランジスタ１００及びトランジスタ２００に加え、トランジスタ３００を有する構成を示している。
　図１２に示す半導体装置１０が有するトランジスタ１００及びトランジスタ２００については、前述した内容を参照することができる。
　図１２に示す半導体装置１０が有するトランジスタ３００は、導電層３０４と、絶縁層１０６と、半導体層３０８と、導電層３０２ａと、導電層３０２ｂと、を有する。導電層３０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層３０２ａは、ソース電極又はドレイン電極の一方として機能し、導電層３０２ｂは、ソース電極又はドレイン電極の他方として機能する。半導体層３０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域の全体が、チャネル形成領域として機能する。また、半導体層３０８のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。
　導電層３０２ａは、基板１０２上の、導電層１１２ａ及び導電層２０２ａとは異なる領域に設けられる。導電層３０２ａは、導電層１１２ａ及び導電層２０２ａと同じ材料を用いて、同じ工程で形成することができる。
　導電層３０２ａ上には、絶縁層１１０ａ、絶縁層１１０ａ上の絶縁層２１０＿１、絶縁層２１０＿１上の絶縁層２１０＿２、絶縁層２１０＿２上の絶縁層１１０ｂ、及び、絶縁層１１０ｂ上の絶縁層１１０ｃが、設けられる。絶縁層１１０ｃ上には、導電層３０２ｂが設けられる。絶縁層１１０ａ、絶縁層２１０＿１、絶縁層２１０＿２、絶縁層１１０ｂ、及び絶縁層１１０ｃは、導電層３０２ａと、導電層３０２ｂと、に挟持される領域を有する。導電層３０２ａは、絶縁層１１０ａ、絶縁層２１０＿１、絶縁層２１０＿２、絶縁層１１０ｂ、及び絶縁層１１０ｃを介して、導電層３０２ｂと重なる領域を有する。絶縁層１１０ａ、絶縁層２１０＿１、絶縁層２１０＿２、絶縁層１１０ｂ、及び絶縁層１１０ｃは、導電層３０２ａと重なる領域に開口３４１を有する。開口３４１において、導電層３０２ａが露出する。導電層３０２ｂは、導電層３０２ａと重なる領域に開口３４３を有する。開口３４３は、開口３４１と重なる領域に設けられる。
　トランジスタ３００において、半導体層３０８に酸素を供給する絶縁層は、絶縁層２１０＿１、絶縁層２１０＿２、及び絶縁層１１０ｂの３層となる。したがって、絶縁層２１０＿１及び絶縁層２１０＿２には、前述した絶縁層１１０ｂ及び絶縁層１１０＿１と同じ材料を用いることができる。なお、絶縁層２１０＿２は、絶縁層１１０＿１と同じ工程で形成することができる。
　半導体層３０８は、開口３４１及び開口３４３を覆うように設けられる。半導体層３０８は、導電層３０２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層２１０＿２の側面、絶縁層２１０＿１の側面、絶縁層１１０ａの側面、並びに、導電層３０２ａの上面と接する領域を有する。半導体層３０８は、開口３４１及び開口３４３を介して、導電層３０２ａと電気的に接続される。半導体層３０８は、導電層３０２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層２１０＿２の側面、絶縁層２１０＿１の側面、絶縁層１１０ａの側面、並びに、導電層３０２ａの上面に沿った形状を有する。
　なお、導電層３０２ｂは、導電層１１２ｂ及び導電層２０２ｂと同じ材料を用いて、同じ工程で形成することができる。また、半導体層３０８は、半導体層１０８及び半導体層２０８と同じ材料を用いて、同じ工程で形成することができる。
　トランジスタ３００のゲート絶縁層として機能する絶縁層１０６は、半導体層３０８を介して、開口３４１及び開口３４３を覆うように設けられる。絶縁層１０６は、半導体層１０８、導電層１１２ｂ、半導体層２０８、導電層２０２ｂ、半導体層３０８、導電層３０２ｂ、及び絶縁層１１０ｃ上に設けられる。絶縁層１０６は、半導体層１０８の上面、導電層１１２ｂの側面、半導体層２０８の上面、導電層２０２ｂの側面、半導体層３０８の上面、導電層３０２ｂの側面、及び、絶縁層１１０ｃの上面と接する領域を有する。絶縁層１０６は、絶縁層１１０ｃの上面、導電層１１２ｂの側面、半導体層１０８の上面、導電層２０２ｂの側面、半導体層２０８の上面、導電層３０２ｂの側面、及び、半導体層３０８の上面に沿った形状を有する。
　トランジスタ３００のゲート電極として機能する導電層３０４は、絶縁層１０６の上面に接して設けられる。導電層３０４は、絶縁層１０６を介して、半導体層３０８と重なる領域を有する。当該領域において、導電層３０４は、絶縁層１０６の上面に沿った形状を有する。
　なお、導電層３０４は、導電層１０４及び導電層２０４と同じ材料を用いて、同じ工程で形成することができる。
　図１２に示す半導体装置１０のように、それぞれチャネル長の異なる３つのトランジスタを有することにより、トランジスタを２つ有する場合（図６Ｂ参照）よりも、１つの半導体装置が有するトランジスタの特長のバリエーションを増やすことができる。なお、半導体装置１０が有するトランジスタの数は４つ以上であってもよい。
＜構成例７＞
　図１３に、＜構成例６＞とは異なる、＜構成例１＞に示す半導体装置１０の変形例の断面図を示す。
　図１３に示す半導体装置１０は、トランジスタ３００が、絶縁層２１０＿２を有していない点で、＜構成例６＞に示す半導体装置１０とは異なる。また、絶縁層１１０＿１が、トランジスタ２００とトランジスタ３００の双方に設けられている点で、＜構成例６＞に示す半導体装置１０とは異なる。
　具体的には、図１３に示す半導体装置１０が有するトランジスタ３００では、絶縁層１１０＿１がトランジスタ３００側まで延伸し、導電層２０２ａ上だけでなく、導電層３０２ａ及び絶縁層２１０＿１上にも設けられている。
＜構成例８＞
　図１４に、＜構成例２＞に示す半導体装置１０Ａの変形例の断面図を示す。
　図１４では、半導体装置１０Ａが、図８Ｂに示すトランジスタ１００Ａ及びトランジスタ２００Ａに加え、トランジスタ３００Ａを有する構成を示している。
　図１４に示す半導体装置１０Ａが有するトランジスタ１００Ａ及びトランジスタ２００Ａについては、前述した内容を参照することができる。
　図１４に示す半導体装置１０Ａが有するトランジスタ３００Ａは、導電層３０２ａと導電層３０２ｂとに挟持された絶縁層が７層（絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ、絶縁層１１０ｅ、絶縁層１１０ｆ、及び絶縁層１１０ｇ）である点で、＜構成例６＞に示す半導体装置１０が有するトランジスタ３００（図１２参照）とは異なる。なお、図１４において、絶縁層１１０ａ、絶縁層１１０ｃ、絶縁層１１０ｅ、及び絶縁層１１０ｇについては、設けなくてもよい。本明細書中に示す他の構成例についても同様である。
　図１４に示す半導体装置１０Ａが有するトランジスタ３００Ａにおいて、絶縁層１１０ｂ、絶縁層１１０ｄ、及び絶縁層１１０ｆは、半導体層３０８に酸素を供給する機能を有する。したがって、絶縁層１１０ｆには、前述した絶縁層１１０ｂ及び絶縁層１１０ｄと同じ材料を用いることができる。また、絶縁層１１０ａ、絶縁層１１０ｃ、絶縁層１１０ｅ、及び絶縁層１１０ｇは、半導体装置１０Ａの外部から不純物（例えば、水及び水素）が絶縁層１１０ｂ、絶縁層１１０ｄ、及び絶縁層１１０ｆに混入することを抑制する機能と、絶縁層１１０ｂ、絶縁層１１０ｄ、及び絶縁層１１０ｆに含まれる酸素が半導体装置１０Ａの外部に放出されることを抑制する機能と、を有する。したがって、絶縁層１１０ｇには、前述した絶縁層１１０ａ、絶縁層１１０ｃ、及び絶縁層１１０ｅと同じ材料を用いることができる。
　図１４に示す半導体装置１０Ａのように、それぞれチャネル長の異なる３つのトランジスタを有することにより、トランジスタを２つ有する場合（図８Ｂ参照）よりも、１つの半導体装置が有するトランジスタの特長のバリエーションを増やすことができる。なお、半導体装置１０Ａが有するトランジスタの数は４つ以上であってもよい。
＜構成例９＞
　図１５に、＜構成例３＞に示す半導体装置１０Ｂの変形例の断面図を示す。
　図１５では、半導体装置１０Ｂが、図９Ｂに示すトランジスタ１００Ａ及びトランジスタ２００Ｂに加え、トランジスタ３００Ｂを有する構成を示している。
　図１５に示す半導体装置１０Ｂが有するトランジスタ１００Ａ及びトランジスタ２００Ｂについては、前述した内容を参照することができる。
　図１５に示す半導体装置１０Ｂが有するトランジスタ３００Ｂは、導電層３０２ａと導電層３０２ｂとに挟持された絶縁層が５層（絶縁層１１０ａ、絶縁層２１０＿１、絶縁層１１０ｂ、絶縁層１１０ｃ、及び絶縁層１１０ｅ）である点で、＜構成例６＞に示す半導体装置１０が有するトランジスタ３００（図１２参照）とは異なる。
　図１５に示す半導体装置１０Ｂが有するトランジスタ３００Ｂにおいて、絶縁層２１０＿１及び絶縁層１１０ｂは、半導体層３０８に酸素を供給する機能を有する。また、絶縁層１１０ａ、絶縁層１１０ｃ、及び絶縁層１１０ｅは、半導体装置１０Ｂの外部から不純物（例えば、水及び水素）が絶縁層２１０＿１及び絶縁層１１０ｂに混入することを抑制する機能と、絶縁層２１０＿１及び絶縁層１１０ｂに含まれる酸素が半導体装置１０Ｂの外部に放出されることを抑制する機能と、を有する。
　なお、絶縁層２１０＿１は、絶縁層１１０＿１と同じ工程で形成することができる。
　図１５に示す半導体装置１０Ｂのように、それぞれチャネル長の異なる３つのトランジスタを有することにより、トランジスタを２つ有する場合（図９Ｂ参照）よりも、１つの半導体装置が有するトランジスタの特長のバリエーションを増やすことができる。なお、半導体装置１０Ｂが有するトランジスタの数は４つ以上であってもよい。
＜構成例１０＞
　図１６に、＜構成例９＞とは異なる、＜構成例３＞に示す半導体装置１０Ｂの変形例の断面図を示す。
　図１６に示す半導体装置１０Ｂは、トランジスタ２００Ｂが、絶縁層１１０＿１を有していない点で、＜構成例９＞に示す半導体装置１０Ｂとは異なる。また、絶縁層２１０＿１が、トランジスタ２００Ｂとトランジスタ３００Ｂの双方に設けられている点で、＜構成例９＞に示す半導体装置１０Ｂとは異なる。
　具体的には、図１６に示す半導体装置１０Ｂが有するトランジスタ２００Ｂでは、絶縁層２１０＿１がトランジスタ２００Ｂ側まで延伸し、導電層３０２ａ上だけでなく、導電層２０２ａ上にも設けられている。
＜構成例１１＞
　図１７Ａに、半導体装置１０Ｅの平面図を示す。図１７Ｂに、図１７Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｅは、トランジスタ１００Ｅと、トランジスタ２００Ｅと、を有する。トランジスタ１００Ｅは、ソース電極又はドレイン電極の他方として機能する導電層１１２ｂが、半導体層１０８の上面に接している点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００と異なる。また、トランジスタ２００Ｅは、ソース電極又はドレイン電極の他方として機能する導電層２０２ｂが、半導体層２０８の上面に接している点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００と異なる。
　このように、本発明の一態様の半導体装置は、作製のしやすさ、あるいは、半導体装置を適用する対象等に応じて、ソース電極又はドレイン電極の他方として機能する導電層が、半導体層の下面（絶縁層１１０側の面）に接する構成としてもよいし、半導体層の上面に接する構成としてもよい。
　なお、図１７Ｂでは、半導体装置１０Ｅが有するトランジスタ１００Ｅ及びトランジスタ２００Ｅの双方において、ソース電極又はドレイン電極の他方として機能する導電層が半導体層の上面に接する構成を示しているが、この限りではない。本発明の一態様の半導体装置では、当該半導体装置が有する複数のトランジスタのうち、一部のトランジスタのみが、ソース電極又はドレイン電極の他方として機能する導電層が半導体層の下面（絶縁層１１０側の面）と接し、残りのトランジスタにおいては、ソース電極又はドレイン電極の他方として機能する導電層が半導体層の上面と接する構成としてもよい。
　半導体装置１０Ｅが有するトランジスタ１００Ｅ及びトランジスタ２００Ｅについて、前述した相違点以外については、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００及びトランジスタ２００の記載を参照することができるため、詳細な説明は省略する。
＜構成例１２＞
　図１８Ａに、半導体装置１０Ｆの平面図を示す。図１８Ｂに、図１８Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｆは、トランジスタ１００Ｆと、トランジスタ２００Ｆと、を有する。トランジスタ１００Ｆは、ソース電極又はドレイン電極の他方として機能する導電層１１２ｂの開口１４３側の端部が、開口１４１の端部よりも外側に位置している点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００と異なる。また、トランジスタ２００Ｆは、ソース電極又はドレイン電極の他方として機能する導電層２０２ｂの開口２４３側の端部が、開口２４１の端部よりも外側に位置している点で、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００と異なる。
　半導体装置１０Ｆが上述の構成を有することにより、平面視（図１８（Ａ）参照）において、トランジスタ１００Ｆでは、絶縁層１１０の開口１４１側の上面端部と、導電層１１２ｂの開口１４３側の下面端部と、が一致しない。同様に、トランジスタ２００Ｆでは、絶縁層１１０及び絶縁層１１０＿１の開口２４１側の上面端部と、導電層２０２ｂの開口２４３側の下面端部と、が一致しない。また、断面視（図１８（Ｂ）参照）において、トランジスタ１００Ｆでは、絶縁層１１０の開口１４１側の上面端部と、導電層１１２ｂの開口１４３側の下面端部と、の間に段差が生じる。同様に、トランジスタ２００Ｆでは、絶縁層１１０及び絶縁層１１０＿１の開口２４１側の上面端部と、導電層２０２ｂの開口２４３側の下面端部と、の間に段差が生じる。
　これにより、トランジスタ１００Ｆでは、上記段差を有さない構造のトランジスタ１００（図６Ｂ参照）よりも、半導体層１０８の被形成面の面積を増加させることができる。同様に、トランジスタ２００Ｆでは、上記段差を有さない構造のトランジスタ２００（図６Ｂ参照）よりも、半導体層２０８の被形成面の面積を増加させることができる。したがって、半導体装置１０Ｆが有するトランジスタは、＜構成例１＞に示す半導体装置１０が有するトランジスタよりも、半導体層の被形成面に対する被覆性が高いといえる。
　なお、図１８Ｂでは、半導体装置１０Ｆが有するトランジスタ１００Ｆ及びトランジスタ２００Ｆの双方において、絶縁層１１０の上面端部と、ソース電極又はドレイン電極の他方として機能する導電層の下面端部と、の間に段差を有する構成を示しているが、この限りではない。本発明の一態様の半導体装置では、当該半導体装置が有する複数のトランジスタのうち、一部のトランジスタのみが、絶縁層１１０の上面端部と、ソース電極又はドレイン電極の他方として機能する導電層の下面端部と、の間に段差を有する構成としてもよい。
　半導体装置１０Ｆが有するトランジスタ１００Ｆ及びトランジスタ２００Ｆについて、前述した相違点以外については、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００及びトランジスタ２００の記載を参照することができるため、詳細な説明は省略する。
＜構成例１３＞
　図１９Ａに、半導体装置１０Ｇの平面図を示す。図１９Ｂに、図１９Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｇは、トランジスタ１００Ｆと、トランジスタ２００Ｇと、を有する。トランジスタ１００Ｆについては、前述した内容を参照することができる。また、トランジスタ２００Ｇは、絶縁層１１０ａ及び絶縁層１１０＿１の開口２４１側における側面のテーパ角と、絶縁層１１０ｂ及び絶縁層１１０ｃの開口２４１側における側面のテーパ角と、が異なる構成を有している点で、＜構成例１２＞に示す半導体装置１０Ｆが有するトランジスタ２００Ｆと異なる。
　具体的には、＜構成例１２＞に示す半導体装置１０Ｆが有するトランジスタ２００Ｆでは、絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃのそれぞれの開口２４１側における側面のテーパ角が概略一致している。これに対して、半導体装置１０Ｇが有するトランジスタ２００Ｇでは、絶縁層１１０ａ及び絶縁層１１０＿１の開口２４１側における側面のテーパ角の方が、絶縁層１１０ｂ及び絶縁層１１０ｃの開口２４１側の側面におけるテーパ角よりも小さい構成を有している。
　これにより、半導体装置１０Ｇが有するトランジスタ２００Ｇは、＜構成例１２＞に示す半導体装置１０Ｆが有するトランジスタ２００Ｆよりも、半導体層２０８の被形成面に対する被覆性を高めることができる。一方で、トランジスタ２００Ｆのように、絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃのそれぞれの開口２４１側における側面のテーパ角が概略一致する構成の場合、開口２４１を一括で形成することが可能となり、トランジスタ２００Ｇよりも、工程を簡略化することができる。
　なお、図１９Ｂでは、絶縁層１１０ａ及び絶縁層１１０＿１の開口２４１側における側面のテーパ角の方が、絶縁層１１０ｂ及び絶縁層１１０ｃの開口２４１側における側面のテーパ角よりも小さい構成を示しているが、この限りではない。本発明の一態様では、絶縁層１１０ａ及び絶縁層１１０＿１の開口２４１側における側面のテーパ角の方が、絶縁層１１０ｂ及び絶縁層１１０ｃの開口２４１側における側面のテーパ角よりも大きくてもよい。
　半導体装置１０Ｇが有するトランジスタ２００Ｇについて、前述した相違点以外については、＜構成例１２＞に示す半導体装置１０Ｆが有するトランジスタ２００Ｆの記載を参照することができるため、詳細な説明は省略する。
＜構成例１４＞
　図２０Ａに、半導体装置１０Ｈの平面図を示す。図２０Ｂに、図２０Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｈは、トランジスタ１００Ｆと、トランジスタ２００Ｈと、を有する。トランジスタ１００Ｆについては、前述した内容を参照することができる。また、トランジスタ２００Ｈは、絶縁層１１０ａ及び絶縁層１１０＿１の開口２４１側における側面が、絶縁層１１０ｂ及び絶縁層１１０ｃの開口２４１側における側面よりも内側に位置している点で、＜構成例１２＞に示す半導体装置１０Ｆが有するトランジスタ２００Ｆと異なる。
　これにより、トランジスタ２００Ｈでは、＜構成例１２＞に示す半導体装置１０Ｆが有するトランジスタ２００Ｆ（図１８Ｂ参照）よりも、半導体層２０８の被形成面の面積を増加させることができる。したがって、トランジスタ２００Ｈは、トランジスタ２００Ｆよりも、半導体層２０８の被形成面に対する被覆性が高いといえる。
　半導体装置１０Ｈが有するトランジスタ２００Ｈについて、前述した相違点以外については、＜構成例１２＞に示す半導体装置１０Ｆが有するトランジスタ２００Ｆの記載を参照することができるため、詳細な説明は省略する。
＜構成例１５＞
　図２１Ａに、半導体装置１０Ｉの平面図を示す。図２１Ｂに、図２１Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｉは、トランジスタ１００Ｉと、トランジスタ２００Ｉと、を有する。半導体装置１０Ｉが有するトランジスタ１００Ｉ及びトランジスタ２００Ｉは、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００及びトランジスタ２００と、ソース電極及びドレイン電極の配置、並びに、開口１４１及び開口２４１の大きさが異なる。
　具体的には、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００では、ソース電極又はドレイン電極の一方として機能する導電層１１２ａと、ソース電極又はドレイン電極の他方として機能する導電層１１２ｂと、が平面視（図６Ａ参照）にて、重なるように設けられ、かつ、それぞれが開口１４１を覆うように設けられている。また、開口１４１は、平面視にて、半導体層１０８の内部に収まるように設けられている。同様に、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００では、ソース電極又はドレイン電極の一方として機能する導電層２０２ａと、ソース電極又はドレイン電極の他方として機能する導電層２０２ｂと、が平面視（図６Ａ参照）にて、重なるように設けられ、かつ、それぞれが開口２４１を覆うように設けられている。また、開口２４１は、平面視にて、半導体層２０８の内部に収まるように設けられている。
　これに対して、半導体装置１０Ｉが有するトランジスタ１００Ｉでは、導電層１１２ａと、導電層１１２ｂと、が平面視（図２１Ａ参照）にて、間隔を有するように設けられている。また、開口１４１は、平面視にて、半導体層１０８の内部には収まらず、開口１４１の方が、半導体層１０８よりもＹ方向の長さが長い。同様に、半導体装置１０Ｉが有するトランジスタ２００Ｉでは、導電層２０２ａと、導電層２０２ｂと、が平面視（図２１Ａ参照）にて、間隔を有するように設けられている。また、開口２４１は、平面視にて、半導体層２０８の内部には収まらず、開口２４１の方が、半導体層２０８よりもＹ方向の長さが長い。
　半導体装置１０Ｉが有するトランジスタが、上述した構成を有する場合であっても、＜構成例１＞乃至＜構成例１４＞に示す各半導体装置が有するトランジスタ同様、ソース電極とドレイン電極とに挟持された絶縁層の膜厚を基板面内で異ならせることによって、チャネル長の異なるトランジスタを形成することができる。
＜構成例１６＞
　図２２Ａに、半導体装置１０Ｊの平面図を示す。図２２Ｂに、図２２Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｊは、トランジスタ１００Ｊと、トランジスタ２００Ｊと、を有する。半導体装置１０Ｊが有するトランジスタ１００Ｊ及びトランジスタ２００Ｊは、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉ及びトランジスタ２００Ｉと、ソース電極又はドレイン電極の一方として機能する導電層の大きさが異なる。
　具体的には、半導体装置１０Ｉが有するトランジスタ１００Ｉでは、ソース電極又はドレイン電極の一方として機能する導電層１１２ａが、平面視（図２１Ａ参照）にて、開口１４１のＡ１側としか重なる領域を有していない。また、導電層１１２ａと、ソース電極又はドレイン電極の他方として機能する導電層１１２ｂと、が平面視にて、間隔を有するように設けられている。同様に、半導体装置１０Ｉが有するトランジスタ２００Ｉでは、ソース電極又はドレイン電極の一方として機能する導電層２０２ａが、平面視（図２１Ａ参照）にて、開口２４１のＡ１側としか重なる領域を有していない。また、導電層２０２ａと、ソース電極又はドレイン電極の他方として機能する導電層２０２ｂと、が平面視にて、間隔を有するように設けられている。
　これに対して、半導体装置１０Ｊが有するトランジスタ１００Ｊでは、導電層１１２ａが、平面視にて、導電層１１２ｂと重なる領域を有するように設けられており、トランジスタ１００Ｉが有する導電層１１２ａよりもＸ方向における長さが長い。同様に、半導体装置１０Ｊが有するトランジスタ２００Ｊでは、導電層２０２ａが、平面視にて、導電層２０２ｂと重なる領域を有するように設けられており、トランジスタ２００Ｉが有する導電層２０２ａよりもＸ方向における長さが長い。
　半導体装置１０Ｊが有するトランジスタ１００Ｊ及びトランジスタ２００Ｊについて、前述した相違点以外については、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉ及びトランジスタ２００Ｉの記載を参照することができるため、詳細な説明は省略する。
＜構成例１７＞
　図２３Ａに、半導体装置１０Ｋの平面図を示す。図２３Ｂに、図２３Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｋは、トランジスタ１００Ｋと、トランジスタ２００Ｋと、を有する。半導体装置１０Ｋが有するトランジスタ１００Ｋ及びトランジスタ２００Ｋのそれぞれは、ソース電極とドレイン電極の双方が、絶縁層１１０上に概略高さが一致するように設けられている点で、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉ及びトランジスタ２００Ｉと異なる。また、半導体層１０８及び半導体層２０８の下方（基板１０２側）に、それぞれ島状の導電層を有している点で、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉ及びトランジスタ２００Ｉと異なる。
　具体的には、半導体装置１０Ｋが有するトランジスタ１００Ｋは、基板１０２上に島状の導電層１１２ｃを有し、絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）を介して、絶縁層１１０ｃ上に導電層１１２ｂ＿１及び導電層１１２ｂ＿２を有する。トランジスタ１００Ｋにおいて、導電層１１２ｂ＿１は、ソース電極又はドレイン電極の一方として機能する。導電層１１２ｂ＿２は、ソース電極又はドレイン電極の他方として機能する。導電層１１２ｃは、他の導電層と電気的に接続しない独立した導電層である。以下、本明細書では、このような導電層をフローティング電極とも呼ぶ。
　また、半導体装置１０Ｋが有するトランジスタ２００Ｋは、基板１０２上の導電層１１２ｃとは異なる領域に島状の導電層２０２ｃを有し、絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃを介して、絶縁層１１０ｃ上に導電層２０２ｂ＿１及び導電層２０２ｂ＿２を有する。トランジスタ２００Ｋにおいて、導電層２０２ｂ＿１は、ソース電極又はドレイン電極の一方として機能する。導電層２０２ｂ＿２は、ソース電極又はドレイン電極の他方として機能する。導電層２０２ｃは、他の導電層と電気的に接続しない独立した導電層（フローティング電極）である。
　半導体装置１０Ｋが有するトランジスタ１００Ｋにおいて、導電層１１２ｂ＿１は、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉにおける導電層１１２ａに相当する。また、半導体装置１０Ｋが有するトランジスタ１００Ｋにおいて、導電層１１２ｂ＿２は、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉにおける導電層１１２ｂに相当する。同様に、半導体装置１０Ｋが有するトランジスタ２００Ｋにおいて、導電層２０２ｂ＿１は、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ２００Ｉにおける導電層２０２ａに相当する。また、半導体装置１０Ｋが有するトランジスタ２００Ｋにおいて、導電層２０２ｂ＿２は、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ２００Ｉにおける導電層２０２ｂに相当する。
　半導体装置１０Ｋが有するトランジスタ１００Ｋ及びトランジスタ２００Ｋについて、前述した相違点以外については、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉ及びトランジスタ２００Ｉの記載を参照することができるため、詳細な説明は省略する。
　ここで、トランジスタ１００Ｋのチャネル長及びチャネル幅について、図２４Ａ及び図２４Ｂを用いて説明する。図２４Ａは、トランジスタ１００Ｋの平面図である。図２４Ｂは、図２３Ｂに示すトランジスタ１００Ｋの拡大図である。
　以下では、先に図７Ａ及び図７Ｂにて、トランジスタ１００のチャネル長及びチャネル幅について説明した内容と重複する部分については、説明を省略する。
　なお、以下に示すトランジスタ１００Ｋのチャネル長及びチャネル幅についての説明は、トランジスタ１００Ｋと同じ構造を有するトランジスタ２００Ｋに対しても、適用することができる。
　半導体層１０８において、導電層１１２ｂ＿１と接する領域は、ソース領域又はドレイン領域の一方として機能し、導電層１１２ｂ＿２と接する領域は、ソース領域又はドレイン領域の他方として機能する。また、前述したように、導電層１１２ｃはフローティング電極として機能するため、半導体層１０８においては、導電層１１２ｂ＿１と導電層１１２ｃとの間の領域、及び、導電層１１２ｂ＿２と導電層１１２ｃとの間の領域が、それぞれ、チャネル形成領域として機能する。
　すなわち、トランジスタ１００Ｋは、ソース電極とドレイン電極との間に、フローティング電極を介して、２つのチャネル形成領域を有する。図２４Ｃに、トランジスタ１００Ｋに対応する回路図を示す。図２４Ｃに示すように、トランジスタ１００Ｋは、導電層１１２ｃを介して直列接続された２つのトランジスタと等価な構成を有する。また、当該２つのトランジスタは、それぞれのゲート電極として、導電層１０４を共有する構成を有する。
　トランジスタ１００Ｋのチャネル長は、ソース領域とフローティング電極との間の距離、及び、ドレイン領域とフローティング電極との間の距離となる。図２４Ｂでは、トランジスタ１００Ｋのチャネル長Ｌ１００＿１及びチャネル長Ｌ１００＿２を、それぞれ破線の両矢印で示している。チャネル長Ｌ１００＿１は、断面視において、半導体層１０８と導電層１１２ｂ＿１とが接する領域の端部と、半導体層１０８と導電層１１２ｃとが接する領域の端部と、の距離となる。チャネル長Ｌ１００＿２は、断面視において、半導体層１０８と導電層１１２ｂ＿２とが接する領域の端部と、半導体層１０８と導電層１１２ｃとが接する領域の端部と、の距離となる。
　トランジスタ１００Ｋのチャネル幅は、チャネル長方向と直交する方向におけるチャネル形成領域の長さである。別言すると、チャネル長方向と直交する方向におけるソース領域の長さ、又はドレイン領域の長さであるともいえる。つまり、チャネル幅は、チャネル長方向と直交する方向における、半導体層１０８と導電層１１２ｂ＿１が接する領域の長さ、及び、半導体層１０８と導電層１１２ｂ＿２が接する領域の長さとなる。図２４Ａでは、トランジスタ１００Ｋのチャネル幅Ｗ１００＿１及びチャネル幅Ｗ１００＿２を、それぞれ実線の両矢印で示している。チャネル幅Ｗ１００＿１は、導電層１１２ｂ＿１と導電層１１２ｃとの間のチャネル形成領域におけるチャネル幅であり、チャネル幅Ｗ１００＿２は、導電層１１２ｂ＿２と導電層１１２ｃとの間のチャネル形成領域におけるチャネル幅である。チャネル幅Ｗ１００＿１は、平面視において、導電層１１２ｂ＿１と半導体層１０８とが重なる領域のＹ方向の長さとなり、チャネル幅Ｗ１００＿２は、平面視において、導電層１１２ｂ＿２と半導体層１０８とが重なる領域のＹ方向の長さとなる。
＜構成例１８＞
　図２５Ａに、半導体装置１０Ｌの平面図を示す。図２５Ｂに、図２５Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｌは、トランジスタ１００Ｌと、トランジスタ２００Ｌと、を有する。トランジスタ１００Ｌは、ソース電極又はドレイン電極の一方として機能する導電層１１２ｂ＿１の開口１４１側の端部、並びに、ソース電極又はドレイン電極の他方として機能する導電層１１２ｂ＿２の開口１４１側の端部が、それぞれ、絶縁層１１０ｃの開口１４１側の端部よりも外側に位置している点で、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ１００Ｋと異なる。また、トランジスタ２００Ｌは、ソース電極又はドレイン電極の一方として機能する導電層２０２ｂ＿１の開口２４１側の端部、並びに、ソース電極又はドレイン電極の他方として機能する導電層２０２ｂ＿２の開口２４１側の端部が、それぞれ、絶縁層１１０ｃの開口２４１側の端部よりも外側に位置している点で、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ２００Ｋと異なる。
　半導体装置１０Ｌが上述の構成を有することにより、平面視（図２５Ａ参照）において、トランジスタ１００Ｌでは、絶縁層１１０の開口１４１側の上面端部と、導電層１１２ｂ＿１の開口１４１側の下面端部と、は一致せず、絶縁層１１０の開口１４１側の上面端部と、導電層１１２ｂ＿２の開口１４１側の下面端部と、は一致しない。同様に、平面視（図２５Ａ参照）において、トランジスタ２００Ｌでは、絶縁層１１０及び絶縁層１１０＿１の開口２４１側の上面端部と、導電層２０２ｂ＿１の開口２４１側の下面端部と、は一致せず、絶縁層１１０及び絶縁層１１０＿１の開口２４１側の上面端部と、導電層２０２ｂ＿２の開口２４１側の下面端部と、は一致しない。また、断面視（図２５Ｂ参照）において、トランジスタ１００Ｌでは、絶縁層１１０の開口１４１側の上面端部と、導電層１１２ｂ＿１の開口１４１側の下面端部と、の間に段差が生じる。また、絶縁層１１０の開口１４１側の上面端部と、導電層１１２ｂ＿２の開口１４１側の下面端部と、の間に段差が生じる。同様に、トランジスタ２００Ｌでは、絶縁層１１０及び絶縁層１１０＿１の開口２４１側の上面端部と、導電層２０２ｂ＿１の開口２４１側の下面端部と、の間に段差が生じる。また、絶縁層１１０及び絶縁層１１０＿１の開口２４１側の上面端部と、導電層２０２ｂ＿２の開口２４１側の下面端部と、の間に段差が生じる。
　これにより、トランジスタ１００Ｌでは、上記段差を有さない構造のトランジスタ１００Ｋ（図２３Ｂ参照）よりも、半導体層１０８の被形成面の面積を増加させることができる。同様に、トランジスタ２００Ｌでは、上記段差を有さない構造のトランジスタ２００Ｋ（図２３Ｂ参照）よりも、半導体層２０８の被形成面の面積を増加させることができる。したがって、半導体装置１０Ｌが有するトランジスタは、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタよりも、半導体層の被形成面に対する被覆性が高いといえる。
　なお、図２５Ｂでは、半導体装置１０Ｌが有するトランジスタ１００Ｌ及びトランジスタ２００Ｌの双方において、絶縁層１１０の上面端部と、ソース電極及びドレイン電極として機能する導電層の下面端部と、の間に段差を有する構成を示しているが、この限りではない。本発明の一態様の半導体装置では、当該半導体装置が有する複数のトランジスタのうち、一部のトランジスタのみが、絶縁層１１０の上面端部と、ソース電極及びドレイン電極として機能する導電層の下面端部と、の間に段差を有する構成としてもよい。
　半導体装置１０Ｌが有するトランジスタ１００Ｌ及びトランジスタ２００Ｌについて、前述した相違点以外については、＜構成例１７＞に示す半導体装置１０が有するトランジスタ１００Ｋ及びトランジスタ２００Ｋの記載を参照することができるため、詳細な説明は省略する。
＜構成例１９＞
　図２６Ａに、半導体装置１０Ｍの平面図を示す。図２６Ｂに、図２６Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｍは、トランジスタ１００Ｍと、トランジスタ２００Ｍと、を有する。トランジスタ１００Ｍは、平面視（図２６Ａ参照）にて、フローティング電極として機能する導電層１１２ｃが、ソース電極又はドレイン電極として機能する導電層１１２ｂ＿１及び導電層１１２ｂ＿２のそれぞれとの間に、間隔を有するように設けられている点で、＜構成例１８＞に示す半導体装置１０Ｌが有するトランジスタ１００Ｌと異なる。また、トランジスタ２００Ｍは、平面視にて、フローティング電極として機能する導電層２０２ｃが、ソース電極又はドレイン電極として機能する導電層２０２ｂ＿１及び導電層２０２ｂ＿２のそれぞれとの間に、間隔を有するように設けられている点で、＜構成例１８＞に示す半導体装置１０Ｌが有するトランジスタ２００Ｌと異なる。
　上述のように、半導体装置１０Ｍが有するトランジスタにおけるフローティング電極の基板面内でのサイズを小さくすることにより、当該トランジスタの基板面内での占有面積を縮小することができる。また、当該トランジスタを有する半導体装置の微細化を図ることができる。
　半導体装置１０Ｍが有するトランジスタ１００Ｍ及びトランジスタ２００Ｍについて、前述した相違点以外については、＜構成例１８＞に示す半導体装置１０Ｌが有するトランジスタ１００Ｌ及びトランジスタ２００Ｌの記載を参照することができるため、詳細な説明は省略する。
＜構成例２０＞
　図２７Ａに、半導体装置１０Ｎの平面図を示す。図２７Ｂに、図２７Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｎは、トランジスタ１００Ｎと、トランジスタ２００Ｎと、を有する。トランジスタ１００Ｎは、ソース電極又はドレイン電極として機能する導電層１１２ｂ＿１及び導電層１１２ｂ＿２が、半導体層１０８の上面と接している点で、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ１００Ｋと異なる。また、トランジスタ２００Ｎは、ソース電極又はドレイン電極として機能する導電層２０２ｂ＿１及び導電層２０２ｂ＿２が、半導体層２０８の上面と接している点で、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ２００Ｋと異なる。
　このように、本発明の一態様の半導体装置は、作製のしやすさ、あるいは、半導体装置を適用する対象等に応じて、ソース電極又はドレイン電極として機能する導電層が、半導体層の下面（絶縁層１１０側の面）に接する構成としてもよいし、半導体層の上面に接する構成としてもよい。
　なお、図２７Ｂでは、半導体装置１０Ｎが有するトランジスタ１００Ｎ及びトランジスタ２００Ｎの双方において、ソース電極又はドレイン電極として機能する導電層が半導体層の上面に接する構成を示しているが、この限りではない。本発明の一態様の半導体装置では、当該半導体装置が有する複数のトランジスタのうち、一部のトランジスタのみが、ソース電極又はドレイン電極として機能する導電層が半導体層の下面（絶縁層１１０側の面）と接し、残りのトランジスタにおいては、ソース電極又はドレイン電極として機能する導電層が半導体層の上面と接する構成としてもよい。
　半導体装置１０Ｎが有するトランジスタ１００Ｎ及びトランジスタ２００Ｎについて、前述した相違点以外については、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ１００Ｋ及びトランジスタ２００Ｋの記載を参照することができるため、詳細な説明は省略する。
＜構成例２１＞
　図２８Ａに、半導体装置１０Ｏの平面図を示す。図２８Ｂに、図２８Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｏは、トランジスタ１００Ｏと、トランジスタ２００Ｏと、を有する。トランジスタ１００Ｏは、平面視（図２８Ａ参照）にて、フローティング電極として機能する導電層１１２ｃが、ソース電極又はドレイン電極として機能する導電層１１２ｂ＿１及び導電層１１２ｂ＿２のそれぞれとの間に、間隔を有するように設けられている点で、＜構成例２０＞に示す半導体装置１０Ｎが有するトランジスタ１００Ｎと異なる。また、トランジスタ２００Ｏは、平面視にて、フローティング電極として機能する導電層２０２ｃが、ソース電極又はドレイン電極として機能する導電層２０２ｂ＿１及び導電層２０２ｂ＿２のそれぞれとの間に、間隔を有するように設けられている点で、＜構成例２０＞に示す半導体装置１０Ｎが有するトランジスタ２００Ｎと異なる。
　上述のように、半導体装置１０Ｏが有するトランジスタにおけるフローティング電極の基板面内でのサイズを小さくすることにより、当該トランジスタの基板面内での占有面積を縮小することができる。また、当該トランジスタを有する半導体装置の微細化を図ることができる。
　半導体装置１０Ｏが有するトランジスタ１００Ｏ及びトランジスタ２００Ｏについて、前述した相違点以外については、＜構成例２０＞に示す半導体装置１０Ｎが有するトランジスタ１００Ｎ及びトランジスタ２００Ｎの記載を参照することができるため、詳細な説明は省略する。
＜構成例２２＞
　図２９Ａ及び図２９Ｂに、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ１００Ｋ（図２３Ｂ参照）の変形例の断面図を示す。また、図２９Ｃに、図２９Ａ及び図２９Ｂに示すトランジスタ１００Ｋに対応する回路図を示す。
　なお、以下で説明する内容は、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ２００Ｋ（図２３Ｂ参照）に対しても、適用することができる。
　図２９Ａに示すトランジスタ１００Ｋは、トランジスタ１００Ｋ＿１と、トランジスタ１００Ｋ＿２の、２つのトランジスタで構成される。
　トランジスタ１００Ｋ＿１は、基板１０２上に島状に設けられた導電層１１２ｃ＿１と、導電層１１２ｃ＿１上に絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）を介して設けられた導電層１１２ｂ＿１及び導電層１１２ｂ＿２と、導電層１１２ｃ＿１の上面、導電層１１２ｂ＿１の上面、及び、導電層１１２ｂ＿２の上面と接する領域を有する半導体層１０８と、半導体層１０８上の絶縁層１０６と、絶縁層１０６上の導電層１０４と、を有する。
　トランジスタ１００Ｋ＿１において、導電層１１２ｃ＿１は、フローティング電極として機能する。導電層１１２ｂ＿１は、ソース電極又はドレイン電極の一方として機能する。導電層１１２ｂ＿２は、ソース電極又はドレイン電極の他方として機能する。半導体層１０８のうち、導電層１１２ｂ＿１と導電層１１２ｃ＿１との間の領域、及び、導電層１１２ｂ＿２と導電層１１２ｃ＿１との間の領域は、それぞれチャネル形成領域として機能する。絶縁層１０６は、ゲート絶縁層として機能する。導電層１０４は、ゲート電極として機能する。
　トランジスタ１００Ｋ＿２は、基板１０２上に島状に設けられた導電層１１２ｃ＿２と、導電層１１２ｃ＿２上に絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）を介して設けられた導電層１１２ｂ＿２及び導電層１１２ｂ＿３と、導電層１１２ｃ＿２の上面、導電層１１２ｂ＿２の上面、及び、導電層１１２ｂ＿３の上面と接する領域を有する半導体層１０８と、半導体層１０８上の絶縁層１０６と、絶縁層１０６上の導電層１０４と、を有する。
　トランジスタ１００Ｋ＿２において、導電層１１２ｃ＿２は、フローティング電極として機能する。導電層１１２ｂ＿２は、ソース電極又はドレイン電極の一方として機能する。導電層１１２ｂ＿３は、ソース電極又はドレイン電極の他方として機能する。半導体層１０８のうち、導電層１１２ｂ＿２と導電層１１２ｃ＿２との間の領域、及び、導電層１１２ｂ＿３と導電層１１２ｃ＿２との間の領域は、それぞれチャネル形成領域として機能する。絶縁層１０６は、ゲート絶縁層として機能する。導電層１０４は、ゲート電極として機能する。
　トランジスタ１００Ｋが上述した構成を有することにより、それぞれのトランジスタ毎に半導体層、ゲート絶縁層、及びゲート電極を作り分ける必要がないため、工程数を削減することができる。
　図２９Ｂに、図２９Ａとは異なるトランジスタ１００Ｋの変形例の断面図を示す。
　図２９Ｂに示すトランジスタ１００Ｋは、トランジスタ１００Ｋを構成するトランジスタ１００Ｋ＿２が、導電層１１２ｃ＿２と、導電層１１２ｂ＿２及び導電層１１２ｂ＿３と、に挟持された絶縁層として、絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）に加えて絶縁層１１０＿１を有している点で、図２９Ａに示すトランジスタ１００Ｋとは異なる。
　図２９Ｂに示すトランジスタ１００Ｋでは、トランジスタ１００Ｋを構成するトランジスタ１００Ｋ＿１及びトランジスタ１００Ｋ＿２において、トランジスタ１００Ｋ＿２のチャネル長の方が、トランジスタ１００Ｋ＿１のチャネル長よりも、絶縁層１１０＿１の膜厚分だけ厚い構成を有する。このように、本発明の一態様のトランジスタ１００Ｋでは、トランジスタ１００Ｋを構成する複数のトランジスタのチャネル長が、それぞれ異なる構成であってもよい。
　なお、図２９Ａ及び図２９Ｂに示すトランジスタ１００Ｋは、図２９Ｃに示す回路図のように、４つのトランジスタが、導電層１１２ｃ＿１、導電層１１２ｂ＿２、及び導電層１１２ｃ＿２を介して、直列接続された構成と等価な構造を有する。また、当該４つのトランジスタは、チャネル形成領域を有する半導体層１０８、ゲート絶縁層として機能する絶縁層１０６、及び、ゲート電極として機能する導電層１０４を、それぞれ共有する構成を有する。
＜構成例２３＞
　図３０Ａ及び図３０Ｂに、＜構成例２２＞に示すトランジスタ１００Ｋの変形例の断面図を示す。また、図３０Ｃに、図３０Ａ及び図３０Ｂに示すトランジスタ１００Ｋに対応する回路図を示す。
　図３０Ａに示すトランジスタ１００Ｋは、トランジスタ１００Ｋを構成するトランジスタ１００Ｋ＿１と、トランジスタ１００Ｋ＿２と、でそれぞれ異なる半導体層を有している点で、図２９Ａに示すトランジスタ１００Ｋとは異なる。
　具体的には、トランジスタ１００Ｋ＿１は、チャネルが形成される半導体層として、半導体層１０８＿１を有し、トランジスタ１００Ｋ＿２は、チャネルが形成される半導体層として、半導体層１０８＿２を有する。
　トランジスタ１００Ｋ＿１及びトランジスタ１００Ｋ＿２を、上述の構成とすることにより、導電層１１２ｂ＿２の一部（具体的には、半導体層１０８＿１及び半導体層１０８＿２と重ならない領域）を、フローティング電極として機能させることができる。
　図３０Ａに示すトランジスタ１００Ｋにおいて、上記の相違点以外については、図２９Ａに示すトランジスタ１００Ｋで説明した内容を参照することができる。
　図３０Ｂには、図３０Ａに示すトランジスタ１００Ｋを構成するトランジスタ１００Ｋ＿１及びトランジスタ１００Ｋ＿２のそれぞれのチャネル長が異なる場合の例を示す。具体的な内容については、図２９Ｂに示すトランジスタ１００Ｋで説明した内容を参照することができる。
＜構成例２４＞
　図３１Ａ及び図３１Ｂに、＜構成例２２＞及び＜構成例２３＞に示すトランジスタ１００Ｋの変形例の断面図を示す。また、図３１Ｃに、図３１Ａ及び図３１Ｂに示すトランジスタ１００Ｋに対応する回路図を示す。
　図３１Ａに示すトランジスタ１００Ｋは、トランジスタ１００Ｋを構成するトランジスタ１００Ｋ＿１及びトランジスタ１００Ｋ＿２が、導電層１１２ｂ＿２を有さない点で、図２９Ａに示すトランジスタ１００Ｋとは異なる。
　トランジスタ１００Ｋを上述の構成とすることにより、半導体層１０８において、導電層１１２ｂ＿１と導電層１１２ｃ＿１との間の領域、導電層１１２ｃ＿１と導電層１１２ｃ＿２との間の領域、及び、導電層１１２ｂ＿３と導電層１１２ｃ＿２との間の領域を、それぞれチャネル形成領域として機能させることができる。すなわち、図３１Ａに示すトランジスタ１００Ｋは、図３１Ｃに示す回路図のように、３つのトランジスタが、導電層１１２ｃ＿１及び導電層１１２ｃ＿２を介して、直列接続された構成と等価な構造を有する。また、当該３つのトランジスタは、チャネル形成領域を有する半導体層１０８、ゲート絶縁層として機能する絶縁層１０６、及び、ゲート電極として機能する導電層１０４を、それぞれ共有する構成を有する。
　図３１Ａに示すトランジスタ１００Ｋにおいて、上記の相違点以外については、図２９Ａに示すトランジスタ１００Ｋで説明した内容を参照することができる。
　図３１Ｂには、図３１Ａに示すトランジスタ１００Ｋを構成するトランジスタ１００Ｋ＿１及びトランジスタ１００Ｋ＿２のそれぞれのチャネル長が異なる場合の例を示す。具体的な内容については、図２９Ｂに示すトランジスタ１００Ｋで説明した内容を参照することができる。
＜構成例２５＞
　図３２Ａに、半導体装置１０Ｐの平面図を示す。図３２Ｂに、図３２Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｐは、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００（図６Ａ及び図６Ｂ参照）と、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ２００Ｉ（図２１Ａ及び図２１Ｂ参照）と、を有する。
　半導体装置１０Ｐが有するトランジスタ１００及びトランジスタ２００Ｉについては、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００の記載、及び、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ２００Ｉの記載を、それぞれ参照することができるため、詳細な説明は省略する。
　半導体装置１０Ｐのように、本発明の一態様の半導体装置は、ソース電極及びドレイン電極の配置、並びに、絶縁層１１０等に形成される開口の形状がそれぞれ異なる２つのトランジスタを有することもできる。これにより、前述したトランジスタ１００の長所と、トランジスタ２００Ｉの長所と、の双方を併せ持つ半導体装置を実現することができる。
＜構成例２６＞
　図３３Ａに、半導体装置１０Ｑの平面図を示す。図３３Ｂに、図３３Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｑは、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉ（図２１Ａ及び図２１Ｂ参照）と、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００（図６Ａ及び図６Ｂ参照）と、を有する。
　半導体装置１０Ｑが有するトランジスタ１００Ｉ及びトランジスタ２００については、＜構成例１５＞に示す半導体装置１０Ｉが有するトランジスタ１００Ｉの記載、及び、＜構成例１＞に示す半導体装置１０が有するトランジスタ２００の記載を、それぞれ参照することができるため、詳細な説明は省略する。
　半導体装置１０Ｑのように、本発明の一態様の半導体装置は、ソース電極及びドレイン電極の配置、並びに、絶縁層１１０等に形成される開口の形状がそれぞれ異なる２つのトランジスタを有することもできる。これにより、前述したトランジスタ１００Ｉの長所と、トランジスタ２００の長所と、の双方を併せ持つ半導体装置を実現することができる。
＜構成例２７＞
　図３４Ａに、半導体装置１０Ｒの平面図を示す。図３４Ｂに、図３４Ａに示す一点鎖線Ａ１−Ａ２における断面図を示す。
　半導体装置１０Ｒは、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００（図６Ａ及び図６Ｂ参照）と、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ２００Ｋ（図２３Ａ及び図２３Ｂ参照）と、を有する。
　半導体装置１０Ｒが有するトランジスタ１００及びトランジスタ２００Ｋについては、＜構成例１＞に示す半導体装置１０が有するトランジスタ１００の記載、及び、＜構成例１７＞に示す半導体装置１０Ｋが有するトランジスタ２００Ｋの記載を、それぞれ参照することができるため、詳細な説明は省略する。
　半導体装置１０Ｒのように、本発明の一態様の半導体装置は、ソース電極及びドレイン電極の配置、並びに、絶縁層１１０等に形成される開口の形状がそれぞれ異なる２つのトランジスタを有することもできる。これにより、前述したトランジスタ１００の長所と、トランジスタ２００Ｋの長所と、の双方を併せ持つ半導体装置を実現することができる。
＜複数のトランジスタを含む構成例＞
　図３５Ａには、図２Ｃ等に示す構成要素を一部、抜粋した回路図を示す。図３５Ａに示す回路図には、トランジスタ５１、トランジスタ５２、配線４１、配線４３、及び配線４５を示している。
　なお、＜構成例１＞に示す半導体装置１０（図６Ａ及び図６Ｂ参照）を例に取る場合、図３５Ａにおけるトランジスタ５１は、トランジスタ１００に相当する。図３５Ａにおけるトランジスタ５２は、トランジスタ２００に相当する。トランジスタ１００が有する導電層１０４は、図３５Ａにおける配線４１として機能する。トランジスタ１００が有する導電層１１２ａは、図３５Ａにおける配線４３として機能する。トランジスタ２００が有する導電層２０２ｂは、図３５Ａにおける配線４５として機能する。したがって、理解の簡単のため、図３５Ｂ、図３６Ａ、及び図３７に示す平面図においては、配線４１に相当する配線を導電層１０４として示し、配線４３に相当する配線を導電層１１２ａとして示し、配線４５に相当する配線を導電層２０２ｂとして示している。
　図３５Ｂは、図３５Ａに示す回路図に適用可能な構成例を示す。導電層１０４及び導電層２０２ｂは、それぞれ、Ｙ方向に延伸する配線である。また、導電層１１２ａはＸ方向に延伸する配線であり、導電層１０４及び導電層２０２ｂと、それぞれ交差する。図３５Ｃは、図３５Ｂに示す一点鎖線Ｅ１−Ｅ２に対応する断面図である。また図３５Ｄは、図３５Ｂに示す一点鎖線Ｅ３−Ｅ４に対応する断面図である。
　導電層１１２ａと導電層２０２ｂは互いに高さが異なる配線であり、導電層２０２ｂは導電層１１２ａよりも上方に位置する。導電層１１２ａと導電層２０２ｂとの間には、絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）が設けられる。
　導電層２０２ｂと導電層１０４は互いに高さが異なる配線であり、導電層１０４は導電層２０２ｂよりも上方に位置する。導電層１０４は、例えば、導電層２０２ｂよりも絶縁層１０６の厚さ分だけ高い位置に配置される領域を有する。また、導電層１０４と導電層２０２ｂは平面視において平行、あるいは概略平行に配置されている。
　導電層１１２ａは、トランジスタ５１のソース電極又はドレイン電極の一方として機能することができる。トランジスタ５１の半導体層１０８は、導電層１１２ａと重畳する領域を有する。半導体層１０８は、導電層１１２ａの上面と接するように設けられる。
　導電層１０４は、トランジスタ５１のゲート電極として機能することができる。
　半導体層１０８と導電層１０４との間には、絶縁層１０６が設けられる。絶縁層１０６は、トランジスタ５１のゲート絶縁層としての機能を有する。
　導電層２０２ｂは、トランジスタ５２のソース電極又はドレイン電極の一方として機能することができる。トランジスタ５２の半導体層２０８は、トランジスタ５２のソース電極又はドレイン電極の他方として機能する導電層２０２ａの上面と接するように設けられる。導電層２０４は、トランジスタ５２のゲート電極として機能する。
　絶縁層１０６には開口９１が設けられる。導電層２０４は開口９１と重畳する領域において、導電層１１２ｂの上面と接することが好ましい。
　前述したように、図３５Ｂ及び図３５Ｃに示す構成例において、トランジスタ５１及びトランジスタ５２はそれぞれ、図６Ａ及び図６Ｂに示すトランジスタ１００及びトランジスタ２００に関する記載を適用することができる。また、トランジスタ５１及びトランジスタ５２に関する構成要素は、例えば、トランジスタ１００及びトランジスタ２００において、対応する構成要素の記載を参照することができる。
　図３５Ｄに示すように、導電層１１２ａと導電層２０２ｂが交差する領域においては、導電層１１２ａ上に絶縁層１１０が設けられ、絶縁層１１０上に導電層２０２ｂが設けられる。
＜画素回路を含む構成例＞
　図３６Ａは、図２Ｃに示す画素回路４０Ａ、配線４１、配線４３、及び配線４５を含む構成例を示す平面図である。また図３６Ｂは、図３６Ａに示す破線Ａ１−Ａ２に対応する断面図である。なお、前述したように、＜構成例１＞に示す半導体装置１０（図６Ａ及び図６Ｂ参照）を例に取る場合、画素回路４０Ａにおける配線４１は導電層１０４に相当し、画素回路４０Ａにおける配線４３は導電層１１２ａに相当し、画素回路４０Ａにおける配線４５は導電層２０２ｂに相当する。
　なお、図３６Ａ及び後述する平面図等において、発光素子６０に電気的に接続される導電層等の構成要素の一部を省略する。また、図３６Ａ及び後述する平面図等において、例えば、基板、絶縁層、等の表示装置の構成要素の一部を省略する。
　なお、平面図において、導電層、半導体層などの形状が簡略化されることがある。また、図を見やすくするため、各構成要素の配置が平面図、斜視図、断面図の間で異なる場合がある。よって、平面図と断面図との間で、各構成要素の寸法、配置、及び形状が異なる場合がある。また斜視図と断面図との間で、各構成要素の寸法、配置、及び形状が異なる場合がある。
　導電層１０４及び導電層２０２ｂは、それぞれ、Ｙ方向に延伸する配線である。また、導電層１１２ａはＸ方向に延伸する配線であり、導電層１０４及び導電層２０２ｂとそれぞれ、交差する。
　導電層１１２ａと導電層２０２ｂは、互いに高さが異なる配線であり、導電層２０２ｂは導電層１１２ａよりも上方に位置する。導電層１１２ａと導電層２０２ｂとの間には、絶縁層１１０（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）が設けられる。
　導電層２０２ｂと導電層１０４は、互いに高さが異なる配線であり、導電層１０４は導電層２０２ｂよりも上方に位置する。導電層１０４は、例えば、導電層２０２ｂよりも絶縁層１０６の厚さ分だけ高い位置に配置される領域を有する。また、導電層１０４と導電層２０２ｂは平行、あるいは概略平行に配置されている。導電層１０４と導電層２０２ｂの間のスペースＳ１は、導電層１０４の配線幅Ｌ１より小さく、導電層２０２ｂの配線幅Ｌ２より小さい。導電層１０４と導電層２０２ｂの高さが異なるため、スペースＳ１を小さくして導電層１０４と導電層２０２ｂを配置することができる。
　導電層１１２ａは、トランジスタ５１のソース電極又はドレイン電極の一方として機能することができる。トランジスタ５１の半導体層１０８は、導電層１１２ａと重畳する領域を有する。絶縁層１１０は、導電層１１２ａに達する開口１４１を有する。また、導電層１１２ｂは、開口１４１と重なる位置に、開口１４３を有する。半導体層１０８は、開口１４１及び開口１４３を覆うように、開口１４１及び開口１４３の内部に位置する領域を有するように設けられる。半導体層１０８は、導電層１１２ａの上面と接するように設けられる。また、半導体層１０８は、トランジスタ５１のソース電極又はドレイン電極の他方として機能する導電層１１２ｂの開口１４３内に位置する領域と、導電層１１２ｂの上面と接するように設けられる領域と、を有する。
　導電層１０４は、トランジスタ５１のゲート電極として機能することができる。導電層１０４は、トランジスタ５１の半導体層１０８と重なる領域において、配線幅が太くなっている。導電層１０４は、トランジスタ５１の半導体層１０８と重なる領域において、分岐を有すると表現することもできる。
　半導体層１０８と導電層１０４との間には、絶縁層１０６が設けられる。絶縁層１０６は、トランジスタ５１のゲート絶縁層としての機能を有する。
　導電層２０２ｂは、トランジスタ５２のソース電極又はドレイン電極の一方として機能することができる。トランジスタ５２の半導体層２０８は、トランジスタ５２のソース電極又はドレイン電極の他方として機能する導電層２０２ａの上面と接するように設けられる。導電層２０４は、トランジスタ５２のゲート電極、及び容量５７の一方の電極として機能する。
　導電層３１２は、容量５７の他方の電極として機能する。
　導電層１０４と導電層２０４は、高さが一致する領域を有することが好ましい。また、導電層１０４と導電層２０４は、例えば、同じ材料を有する。また、導電層１０４が積層構造を有する場合には、導電層２０４も、例えば、同様の積層構造を有する。導電層１０４及び導電層２０４は、例えば、同じ導電膜から加工して形成することができる。ここで、表示装置が有する配線、導電層、半導体層、絶縁層、等の高さは、例えば、基準面からの距離とすることができる。基準面として、例えば、基板の表面、基板上に設けられた膜の平坦領域、等を用いることができる。
　また、導電層１１２ａと導電層２０２ａは、高さが一致する領域を有することが好ましい。また、導電層１１２ａと導電層２０２ａは、例えば、同じ材料を有する。また、導電層１１２ａが積層構造を有する場合には、導電層２０２ａも、例えば、同様の積層構造を有する。導電層１１２ａ及び導電層２０２ａは、例えば、同じ導電膜から加工して形成することができる。
　また、導電層２０２ｂ、導電層１１２ｂ、及び導電層３１２は、互いに高さが一致する領域を有することが好ましい。また、導電層２０２ｂ、導電層１１２ｂ、及び導電層３１２は、例えば、互いに同じ材料を有する。また、導電層２０２ｂが積層構造を有する場合には、導電層１１２ｂ及び導電層３１２も、例えば、同様の積層構造を有する。導電層２０２ｂ、導電層１１２ｂ、及び導電層３１２は、例えば、同じ導電膜から加工して形成することができる。
　導電層３１２は、絶縁層１１０が有する開口を埋めるように設けられる領域を有する。導電層３１２は、当該領域において、導電層２０２ａと接することが好ましい。また、絶縁層の１１０の開口内にプラグを設けて、導電層３１２と導電層２０２ａとを、当該プラグを介して、電気的に接続させる構成としてもよい。
　また導電層２０４は絶縁層１０６が有する開口を埋めるように設けられる領域を有する。導電層２０４は、当該領域において、導電層１１２ｂと接することが好ましい。また、絶縁層１０６の開口内にプラグを設けて、導電層２０４と導電層１１２ｂとを、当該プラグを介して、電気的に接続させる構成としてもよい。
　半導体層２０８と導電層２０４との間、及び、導電層３１２と導電層２０４との間には、絶縁層１０６が設けられる。絶縁層１０６は、トランジスタ５２のゲート絶縁層としての機能、及び容量５７の誘電体層としての機能を有する。
　また、容量５７の上方に発光素子が設けられる場合には、発光素子の画素電極を、例えば、導電層３１２の上面の領域８２と接するように設ければよい。
　図３７には、図３６Ａに示す構成を行方向及び列方向に複数配置する例を示す。また、図３７においては、発光素子６０に電気的に接続される画素電極３１１を二点鎖線にて示す。画素電極３１１は、例えば、導電層３１２の上面の領域８２と接するように設けられる。
　図３８Ａ及び図３８Ｂは、図６Ａ及び図６Ｂに示す半導体装置１０が有するトランジスタ１００の変形例である。図３８Ａに、トランジスタ１００の平面図を示す。図３８Ｂに、図３８Ａに示す一点鎖線Ｂ１−Ｂ２における断面図を示す。
　図３８Ａ及び図３８Ｂでは、トランジスタ１００が、開口１４１、及び開口１４３をそれぞれ２つ有し、これらがＸ方向に配列される例を示している。
　図３８Ａ及び図３８Ｂでは、２つの開口１４１を、それぞれ開口１４１＿１及び開口１４１＿２と記載して区別し、２つの開口１４３を、それぞれ開口１４３＿１、及び開口１４３＿２と記載して区別している。また、図３８Ａ及び図３８Ｂでは、開口１４１＿１及び開口１４３＿１の内部と、開口１４１＿２及び開口１４３＿２の内部と、に異なる半導体層１０８が設けられる例を示しており、これら２つの半導体層１０８をそれぞれ半導体層１０８＿１及び半導体層１０８＿２と記載して区別している。以降の図面でも同様の記載をする。
　図３９Ａは、図３８Ａに示す構成の変形例であり、開口１４１＿１及び開口１４３＿１の内部に設けられる半導体層１０８と、開口１４１＿２及び開口１４３＿２の内部に設けられる半導体層１０８と、が共通する例を示している。つまり、図３９Ａは、トランジスタ１００が開口１４１及び開口１４３をそれぞれ２つ有し、かつ、半導体層１０８を１つ有する例を示している。図３９Ｂは、図３９Ａに示す一点鎖線Ｂ１−Ｂ２の断面図である。
　図３９Ａ及び図３９Ｂに示す構成では、例えば、半導体層１０８をフォトリソグラフィ法及びエッチング法を用いて形成する場合、図３８Ａ及び図３８Ｂに示す構成よりも、フォトマスクの位置合わせ精度を低くすることができる。よって、トランジスタ１００を容易に作製することができる。一方、図３８Ａ及び図３８Ｂに示す構成では、導電層１１２ｂよりも電気抵抗が高い半導体層１０８の表面積を小さくすることができるため、図３９Ａ及び図３９Ｂに示す構成よりも、トランジスタ１００のオン電流を大きくすることができる。なお、後述する図４０Ａ乃至図４２Ｂに示す構成においても、半導体層１０８を１つとすることができる。
　図４０Ａは、図３８Ａに示す構成の変形例であり、２つの開口１４１及び開口１４３が、Ｙ方向に配列される例を示している。図４０Ｂは、図４０Ａに示す構成の変形例であり、Ｙ方向に配列される２つの開口１４１及び開口１４３の右側に、開口１４１及び開口１４３が１つ設けられる例を示している。ここで、Ｙ方向に配列される２つの開口１４１及び開口１４３が１列目に設けられるとし、１つの開口１４１及び開口１４３が２列目に設けられるとすると、例えば２列目の開口１４１及び開口１４３の中心は、Ｙ方向において、１列目の上側の開口１４１及び開口１４３の中心と、１列目の下側の開口１４１及び開口１４３の中心と、の間に位置することができる。
　図４０Ｃは、図４０Ａに示す構成の変形例であり、Ｙ方向に配列される２つの開口１４１及び開口１４３の左側及び右側に、開口１４１及び開口１４３がそれぞれ１つずつ設けられる例を示している。ここで、１つの開口１４１及び開口１４３が、１列目及び３列目に設けられるとし、Ｙ方向に配列される２つの開口１４１及び開口１４３が、２列目に設けられるとすると、例えば、１列目の開口１４１及び開口１４３の中心、並びに、３列目の開口１４１及び開口１４３の中心は、Ｙ方向において、２列目の上側の開口１４１及び開口１４３の中心と、２列目の下側の開口１４１及び開口１４３の中心と、の間に位置することができる。
　図４１Ａは、図３８Ａに示す構成の変形例であり、４つの開口１４１及び開口１４３が、２行２列のマトリクス状に配列される例を示している。図４１Ｂは、図４１Ａに示す構成の変形例であり、Ｘ方向に配列される２つの開口１４１及び開口１４３の下側に、１つの開口１４１及び開口１４３が設けられる例を示している。ここで、Ｘ方向に配列される２つの開口１４１及び開口１４３が１行目に設けられるとし、１つの開口１４１及び開口１４３が２行目に設けられるとすると、例えば、２行目の開口１４１及び開口１４３の中心は、Ｘ方向において、１行目の左側の開口１４１及び開口１４３の中心と、１行目の右側の開口１４１及び開口１４３の中心と、の間に位置することができる。
　図４１Ｃは、図４１Ａに示す構成の変形例であり、下側の２つの開口１４１及び開口１４３が、図４１Ａに示す構成よりも右側に位置する例を示している。図４１Ｃに示す構成では、４つの開口１４１及び開口１４３がジグザグに配列される。
　図４２Ａは、図３８Ａに示す構成の変形例であり、９つの開口１４１及び開口１４３が、３行３列のマトリクス状に配列される例を示している。図４２Ｂは、図４２Ａに示す構成の変形例であり、中央の行に設けられる開口１４１及び開口１４３の個数が２つである例を示している。図４２Ｂに示す例では、上の行の開口１４１及び開口１４３と、中央の行の開口１４１及び開口１４３と、がジグザグに配列される。また、図４２Ｂに示す例では、下の行の開口１４１及び開口１４３と、中央の行の開口１４１及び開口１４３と、がジグザグに配列される。
　トランジスタ１００に設けられる開口１４１及び開口１４３の個数を多くすることにより、平面視における開口１４１及び開口１４３の外周の合計を長くできる場合がある。前述のように、トランジスタ１００のチャネル幅は、例えば、平面視における開口１４３の外周の長さと等しくすることができる。よって、トランジスタ１００に開口１４１及び開口１４３を複数設けることにより、トランジスタ１００のチャネル幅を長くできる場合がある。一方、トランジスタ１００に設けられる開口１４１及び開口１４３の個数を少なくすることにより、トランジスタ１００を容易に作製し、また、トランジスタ１００を微細化することができる場合がある。
　なお、図３８Ａ乃至図４２Ｂに示す構成は、図６Ａ及び図６Ｂに示す半導体装置１０が有するトランジスタのうち、トランジスタ１００を対象とした変形例として説明してきたが、この限りではない。当該構成は、図６Ａ及び図６Ｂに示す半導体装置１０が有するトランジスタのうち、トランジスタ２００に対しても適用することができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置の作製方法例について、図面を参照して説明する。
＜作製方法例１＞
　以下では、図４３Ａ乃至図４６Ｃを用いて、図６Ｂに示す半導体装置１０の作製方法を説明する。各図は、一点鎖線Ａ１−Ａ２における断面図を示している。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を用いて形成することができる。ＣＶＤ法は、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱ＣＶＤ法などがある。また、熱ＣＶＤ法の１つに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いることができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより、薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法は、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を形成した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、又はこれらを混合させた光を用いることができる。その他、紫外線、ＫｒＦレーザ光、又はＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−Ｖｉｏｌｅｔ）光、又はＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線又は電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、例えば、ドライエッチング法、ウェットエッチング法、又はサンドブラスト法を用いることができる。
〔導電層１１２ａ、導電層２０２ａの形成〕
　基板１０２上に、導電層１１２ａ及び導電層２０２ａとなる導電膜１１２ａｆを形成する（図４３Ａ）。導電膜１１２ａｆの形成には、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１１２ａｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、導電膜１１２ａｆを加工することにより、導電層１１２ａ及び導電層２０２ａを形成する（図４３Ｂ）。導電膜１１２ａｆの加工には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いればよい。これにより、トランジスタ１００のソース電極又はドレイン電極の一方として機能する導電層１１２ａと、トランジスタ２００のソース電極又はドレイン電極の一方として機能する導電層２０２ａと、が形成される。
〔絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、絶縁層１１０ｃの形成〕
　続いて、基板１０２、導電層１１２ａ、及び導電層２０２ａ上に、絶縁層１１０ａ、及び、絶縁層１１０＿１となる絶縁膜１１０＿１ｆを、この順で形成する（図４３Ｃ）。
　絶縁層１１０ａ及び絶縁膜１１０＿１ｆの形成には、ＰＥＣＶＤ法を好適に用いることができる。絶縁層１１０ａを形成した後、絶縁層１１０ａの表面を大気に曝すことなく、真空中で連続して絶縁膜１１０＿１ｆを形成することが好ましい。絶縁層１１０ａ及び絶縁膜１１０＿１ｆを連続して形成することで、絶縁層１１０ａの表面に大気由来の不純物が付着することを抑制することができる。当該不純物として、例えば、水及び有機物が挙げられる。
　絶縁層１１０ａ及び絶縁膜１１０＿１ｆの形成時の基板温度は、それぞれ、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。絶縁層１１０ａ及び絶縁膜１１０＿１ｆの形成時の基板温度を前述の範囲とすることで、自身からの不純物（例えば、水及び水素）の放出を少なくすることができ、不純物が後に形成する半導体層に拡散することを抑制することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタを実現することができる。
　なお、絶縁層１１０ａ及び絶縁膜１１０＿１ｆは、半導体層１０８及び半導体層２０８より先に形成されるため、絶縁層１１０ａ及び絶縁膜１１０＿１ｆの形成時に加わる熱によって、半導体層１０８及び半導体層２０８から酸素が脱離することを懸念する必要はない。
　絶縁層１１０ａ及び絶縁膜１１０＿１ｆを形成した後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁層１１０ａ及び絶縁膜１１０＿１ｆの表面及び膜中から、水及び水素を脱離させることができる。
　加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、貴ガス、窒素又は酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、又は酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、当該雰囲気に水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁層１１０ａ及び絶縁膜１１０＿１ｆに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理には、例えば、オーブン、又は急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮することができる。
　続いて、導電層２０２ａと重なる領域を有するように、絶縁膜１１０＿１ｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、絶縁膜１１０＿１ｆを加工することにより、絶縁層１１０＿１を形成する（図４４Ａ）。絶縁層１１０＿１は、導電層２０２ａと重なる領域を有するように、絶縁層１１０ａ上に島状に形成する。絶縁膜１１０＿１ｆの加工には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いればよい。
　続いて、絶縁層１１０ａ及び絶縁層１１０＿１上に、絶縁層１１０ｂ及び絶縁層１１０ｃを、この順で形成する（図４４Ｂ）。
　絶縁層１１０ｂ及び絶縁層１１０ｃの形成には、ＰＥＣＶＤ法を好適に用いることができる。絶縁層１１０ｂを形成した後、絶縁層１１０ｂの表面を大気に曝すことなく、真空中で連続して絶縁層１１０ｃを形成することが好ましい。絶縁層１１０ｂ及び絶縁層１１０ｃを連続して形成することで、絶縁層１１０ｂの表面に大気由来の不純物が付着することを抑制することができる。当該不純物として、例えば、水及び有機物が挙げられる。
　絶縁層１１０ｂ及び絶縁層１１０ｃの形成時の基板温度は、それぞれ、前述の絶縁層１１０ａ及び絶縁膜１１０＿１ｆの形成時の基板温度を適用することができる。
　なお、絶縁層１１０ｂの形成後に、絶縁層１１０ｂに対して酸素を供給する処理を行ってもよい。例えば、絶縁層１１０ｂに対してイオンドーピング法、イオン注入法、プラズマ処理等により、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等を供給する。また、絶縁層１１０ｂ上に酸素の脱離を抑制する膜を形成した後、当該膜を介して絶縁層１１０ｂに酸素を供給してもよい。当該膜は、酸素を供給した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、スズ、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、又はタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。上記処理を行った後に、絶縁層１１０ｃを形成してもよい。
　また、絶縁層１１０ｂ及び絶縁層１１０ｃを形成した後に、加熱処理を行ってもよい。当該加熱処理には、前述の絶縁層１１０ａ及び絶縁膜１１０＿１ｆを形成した後に用いることができる加熱処理の条件を適用することができる。
〔導電膜１１２ｂｆの形成〕
　続いて、絶縁層１１０ｃ上に、導電層１１２ｂ及び導電層２０２ｂとなる導電膜１１２ｂｆを形成する（図４４Ｃ）。導電膜１１２ｂｆの形成には、例えば、スパッタリング法を好適に用いることができる。
〔導電層１１２Ｂ、導電層２０２Ｂの形成〕
　続いて、導電膜１１２ｂｆを加工し、導電層１１２ａと重なる領域に導電層１１２Ｂを形成し、導電層２０２ａと重なる領域に導電層２０２Ｂを形成する（図４５Ａ）。導電層１１２Ｂ及び導電層２０２Ｂの形成には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いることができる。導電層１１２Ｂ及び導電層２０２Ｂの形成には、例えば、ウェットエッチング法を好適に用いることができる。
〔開口１４１、開口１４３、開口２４１、開口２４３の形成〕
　続いて、導電層１１２Ｂの一部、及び、導電層２０２Ｂの一部を除去し、開口１４３を有する導電層１１２ｂと、開口２４３を有する導電層２０２ｂと、をそれぞれ形成する（図４５Ｂ）。開口１４３及び開口２４３の形成には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いることができる。開口１４３及び開口２４３の形成には、例えば、ウェットエッチング法を好適に用いることができる。
　続いて、開口１４３と重なる領域の絶縁層（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）と、開口２４３と重なる領域の絶縁層（絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃ）と、を除去し、それぞれ開口１４１及び開口２４１を形成する（図４５Ｂ）。開口１４１及び開口２４１の形成には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いることができる。開口１４１及び開口２４１の形成には、例えば、ドライエッチング法を好適に用いることができる。当該形成により、開口１４１においては、導電層１１２ａが露出し、開口２４１においては、導電層２０２ａが露出する。
　開口１４１は、例えば、開口１４３の形成に用いるレジストマスク（図示しない。）を用いて形成することができる。具体的には、導電膜１１２ｂｆ上にレジストマスクを形成し、当該レジストマスクを用いて導電膜１１２ｂｆを除去して開口１４３を形成し、当該レジストマスクを用いて絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃを除去して、開口１４１を形成することができる。開口１４１は、開口１４３の形成に用いるレジストマスクと異なるレジストマスクを用いて形成してもよい。
　同様に、開口２４１は、例えば、開口２４３の形成に用いるレジストマスク（図示しない。）を用いて形成することができる。具体的には、導電膜１１２ｂｆ上にレジストマスクを形成し、当該レジストマスクを用いて導電膜１１２ｂｆを除去して開口２４３を形成し、当該レジストマスクを用いて絶縁層１１０ａ、絶縁層１１０＿１、絶縁層１１０ｂ、及び絶縁層１１０ｃを除去して、開口２４１を形成することができる。開口２４１は、開口２４３の形成に用いるレジストマスクと異なるレジストマスクを用いて形成してもよい。
〔半導体層１０８、半導体層２０８の形成〕
　続いて、開口１４３、開口１４１、開口２４３、及び開口２４１を覆うように、金属酸化物膜１０８ｆを形成する（図４５Ｃ）。金属酸化物膜１０８ｆは、開口１４３及び開口１４１を介して、導電層１１２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０ａの側面、並びに、導電層１１２ａの上面と接する領域を有する。また、金属酸化物膜１０８ｆは、開口２４３及び開口２４１を介して、導電層２０２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０＿１の側面、絶縁層１１０ａの側面、並びに、導電層２０２ａの上面と接する領域を有する。
　金属酸化物膜１０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　金属酸化物膜１０８ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜１０８ｆは、可能な限り水素元素を含む不純物が低減され、高純度な膜であることが好ましい。特に、金属酸化物膜１０８ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。
　金属酸化物膜１０８ｆを形成する際に、酸素ガスを用いることが好ましい。金属酸化物膜１０８ｆの形成時に酸素ガスを用いることで、絶縁層１１０ｂ及び絶縁層１１０＿１中に好適に酸素を供給することができる。例えば、絶縁層１１０ｂ及び絶縁層１１０＿１に酸化物を用いる場合、絶縁層１１０ｂ及び絶縁層１１０＿１中に好適に酸素を供給することができる。
　絶縁層１１０ｂ及び絶縁層１１０＿１に酸素を供給することにより、後の工程で半導体層１０８及び半導体層２０８に酸素が供給され、半導体層１０８及び半導体層２０８中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。
　金属酸化物膜１０８ｆを成膜する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）と、を混合させてもよい。なお、金属酸化物膜１０８ｆを成膜する際の成膜ガス全体に占める酸素ガスの割合（酸素流量比）が高いほど、金属酸化物膜１０８ｆの結晶性を高めることができ、信頼性の高いトランジスタを実現することができる。一方、酸素流量比が低いほど、金属酸化物膜１０８ｆの結晶性が低くなり、オン電流の大きいトランジスタを実現することができる。例えば、酸素流量比を異ならせることにより、結晶性が異なる２以上の金属酸化物層の積層構造を形成することができる。
　金属酸化物膜１０８ｆを形成する際の基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。
　金属酸化物膜１０８ｆの形成時の基板温度は、室温以上２５０℃以下、好ましくは室温以上２００℃以下、より好ましくは室温以上１４０℃以下とすればよい。例えば、基板温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、又は基板を加熱しない状態で、金属酸化物膜１０８ｆを成膜することにより、結晶性を低くすることができる。
　金属酸化物膜１０８ｆの形成にＡＬＤ法を用いる場合、熱ＡＬＤ法、又はＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法等の成膜方法を用いることが好ましい。熱ＡＬＤ法は、極めて高い段差被覆性を示すため好ましい。ＰＥＡＬＤ法は、高い段差被覆性を示すことに加え、低温成膜が可能であるため好ましい。
　金属酸化物膜は、例えば、金属酸化物膜を構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により形成することができる。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、及び、亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。又は、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサと、の２つのプリカーサを用いてもよい。
　インジウムを含むプリカーサとして、例えば、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）、及び、（３−（ジメチルアミノ）プロピル）ジメチルインジウムが挙げられる。
　ガリウムを含むプリカーサとして、例えば、トリメチルガリウム、トリエチルガリウム、三塩化ガリウム、トリス（ジメチルアミド）ガリウム、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、及び、塩化ガリウム（ＩＩＩ）が挙げられる。
　亜鉛を含むプリカーサとして、例えば、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、及び、塩化亜鉛が挙げられる。
　酸化剤として、例えば、オゾン、酸素、及び、水が挙げられる。
　得られる膜の組成を制御する方法として、原料ガスの種類、原料ガスの流量比、原料ガスを流す時間、及び、原料ガスを流す順番の一又は複数を調整することが挙げられる。これらを調整することで、組成が連続して変化する膜を形成することもできる。また、組成の異なる膜を連続して成膜することも可能となる。
　なお、半導体層１０８及び半導体層２０８を積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。
　金属酸化物膜１０８ｆを成膜する前に、絶縁層１１０の表面に吸着した不純物（例えば、水、水素、及び有機物）を脱離させるための処理、並びに、絶縁層１１０中に酸素を供給する処理のうち、少なくとも一方を行うことが好ましい。例えば、減圧雰囲気にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。又は、酸素を含む雰囲気におけるプラズマ処理を行ってもよい。又は、一酸化二窒素（Ｎ２Ｏ）などの酸化性気体を含む雰囲気におけるプラズマ処理により、絶縁層１１０に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１１０の表面の不純物を好適に除去しつつ、酸素を供給することができる。
　続いて、金属酸化物膜１０８ｆを島状に加工し、導電層１１２ａと重なる領域に半導体層１０８を、導電層２０２ａと重なる領域に半導体層２０８を、それぞれ形成する（図４６Ａ）。半導体層１０８は、導電層１１２ａの上面、絶縁層１１０ａの側面、絶縁層１１０ｂの側面、絶縁層１１０ｃの側面、並びに、導電層１１２ｂの側面及び上面と接する領域を有するように形成する。半導体層２０８は、導電層２０２ａの上面、絶縁層１１０ａの側面、絶縁層１１０＿１の側面、絶縁層１１０ｂの側面、絶縁層１１０ｃの側面、並びに、導電層２０２ｂの側面及び上面と接する領域を有するように形成する。
　半導体層１０８及び半導体層２０８の形成には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いることができる。半導体層１０８及び半導体層２０８の形成には、例えば、ウェットエッチング法を好適に用いることができる。このとき、半導体層１０８と重ならない領域の導電層１１２ｂの一部がエッチングされ、薄くなる場合がある。同様に、半導体層２０８と重ならない領域の導電層２０２ｂの一部がエッチングされ、薄くなる場合がある。また、導電層１１２ｂ及び導電層２０２ｂと重ならない領域の絶縁層１１０（具体的には、絶縁層１１０ｃ）の一部がエッチングされ、薄くなる場合がある。なお、金属酸化物膜１０８ｆのエッチングにおいて、絶縁層１１０ｃに選択比の高い材料を用いることで、絶縁層１１０ｃの膜厚が薄くなることを抑制することができる。
　金属酸化物膜１０８ｆの成膜後、又は金属酸化物膜１０８ｆを半導体層１０８及び半導体層２０８に加工した後に、加熱処理を行うことが好ましい。当該加熱処理により、金属酸化物膜１０８ｆ中、又は半導体層１０８及び半導体層２０８中に含まれる、又は表面に吸着した水素及び水を除去することができる。また、当該加熱処理により、金属酸化物膜１０８ｆ、又は半導体層１０８及び半導体層２０８の膜質が向上する（例えば、欠陥の低減、及び結晶性の向上）場合がある。
　当該加熱処理により、絶縁層１１０から金属酸化物膜１０８ｆ、又は、半導体層１０８及び半導体層２０８に酸素を供給することもできる。このとき、半導体層１０８及び半導体層２０８に加工する前に加熱処理を行うことがより好ましい。加熱処理については、前述の記載を参照することができるため、詳細な説明は省略する。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば、成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔絶縁層１０６の形成〕
　続いて、半導体層１０８、導電層１１２ｂ、半導体層２０８、導電層２０２ｂ、及び絶縁層１１０を覆って、絶縁層１０６を形成する（図４６Ｂ）。絶縁層１０６の形成には、例えば、ＰＥＣＶＤ法又はＡＬＤ法を好適に用いることができる。
　半導体層１０８及び半導体層２０８に酸化物半導体を用いる場合、絶縁層１０６は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が、酸素の拡散を抑制する機能を有することにより、半導体層１０８及び半導体層２０８に含まれる酸素が、それぞれ絶縁層１０６を介して、それぞれ、後に形成する導電層１０４及び導電層２０４へと拡散することが抑制され、導電層１０４及び導電層２０４が酸化されることを抑制することができる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタ１００及びトランジスタ２００を実現することができる。
　なお、本明細書等において、バリア膜とは、バリア性を有する膜のことを指す。例えば、バリア性を有する絶縁層を、バリア絶縁層ということができる。本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう。）、及び、対応する物質を、捕獲、又は固着する（ゲッタリングともいう。）機能の一方又は双方を指すものとする。
　トランジスタ１００及びトランジスタ２００のゲート絶縁層となる絶縁層１０６の形成時の温度を高くすることにより、欠陥の少ない絶縁層１０６とすることができる。しかしながら、絶縁層１０６の形成時の温度が高いと、半導体層１０８及び半導体層２０８から酸素が脱離し、半導体層１０８及び半導体層２０８中の酸素欠損（ＶＯ）及びＶＯＨが増加してしまう場合がある。絶縁層１０６の形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁層１０６の形成時の基板温度を前述の範囲とすることで、絶縁層１０６の欠陥を少なくするとともに、半導体層１０８及び半導体層２０８から酸素が脱離することを抑制することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタ１００及びトランジスタ２００を実現することができる。
　絶縁層１０６を形成する前に、半導体層１０８の表面及び半導体層２０８の表面に対してプラズマ処理を行ってもよい。当該プラズマ処理により、半導体層１０８の表面及び半導体層２０８の表面に吸着する不純物（例えば、水）を低減することができる。そのため、半導体層１０８と絶縁層１０６との界面、及び、半導体層２０８と絶縁層１０６との界面における不純物を低減することができ、信頼性の高いトランジスタを実現することができる。特に、半導体層１０８及び半導体層２０８の形成から、絶縁層１０６の形成までの間に、半導体層１０８及び半導体層２０８の表面が大気に曝される場合には好適である。プラズマ処理は、例えば、酸素、オゾン、窒素、一酸化二窒素、及びアルゴンの一以上を含む雰囲気で行うことができる。また、当該プラズマ処理と、絶縁層１０６の成膜と、は大気に曝すことなく、連続して行われることが好ましい。
〔導電層１０４、導電層２０４の形成〕
　続いて、絶縁層１０６上に、導電層１０４及び導電層２０４となる導電膜１０４ｆを形成する（図４６Ｃ）。導電膜１０４ｆの形成には、例えば、スパッタリング法を好適に用いることができる。
　続いて、導電膜１０４ｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、導電膜１０４ｆを加工することにより、導電層１１２ａ及び半導体層１０８と重なる導電層１０４と、導電層２０２ａ及び半導体層２０８と重なる導電層２０４と、をそれぞれ形成する（図６Ｂ）。導電膜１０４ｆの加工には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いることができる。なお、当該加工により、導電層１０４及び導電層２０４と重ならない部分の絶縁層１０６の膜厚が、重なる部分の膜厚よりも薄くなる場合がある。
　以上の工程により、トランジスタ１００及びトランジスタ２００を作製することができる。
　以上の工程により、図６Ｂに示す半導体装置１０を作製することができる。
＜作製方法例２＞
　以下では、図４７Ａ乃至図５０Ｃを用いて、図８Ｂに示す半導体装置１０Ａの作製方法を説明する。各図は、一点鎖線Ａ１−Ａ２における断面図を示している。
　導電膜１１２ａｆの形成から、導電層１１２ａ及び導電層２０２ａを形成するまでの工程（図４７Ａ及び図４７Ｂ）については、前述の＜作製方法例１＞に示した作製方法と同様である。よって、当該工程については、図４３Ａ及び図４３Ｂに係る半導体装置１０の作製方法に関する記載を参照することができる。
〔絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ、絶縁層１１０ｅの形成〕
　続いて、基板１０２、導電層１１２ａ、及び導電層２０２ａ上に、絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃをこの順で形成する。その後、絶縁層１１０ｃ上に、絶縁層１１０ｄとなる絶縁膜１１０ｄｆを形成する（図４７Ｃ）。
　絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの形成については、＜作製方法例１＞に示した絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃの形成に係る記載を参照することができる。絶縁膜１１０ｄｆの形成については、＜作製方法例１＞に示した絶縁層１１０ｂの形成に係る記載を参照することができる。
　なお、絶縁層１１０ｂの形成後に、絶縁層１１０ｂに対して酸素を供給する処理を行ってもよい。当該処理は、＜作製方法例１＞に示した絶縁層１１０ｂの形成後に行うことができる酸素を供給する処理に係る記載を参照することができる。
　また、絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、及び、絶縁層１１０ｄとなる絶縁膜１１０ｄｆを形成した後に、加熱処理を行ってもよい。当該加熱処理は、＜作製方法例１＞に示した絶縁層１１０ａ及び絶縁膜１１０＿１ｆを形成した後に行うことができる加熱処理に係る記載を参照することができる。
　続いて、導電層１１２ａと重なる領域を除くように、絶縁膜１１０ｄｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、絶縁膜１１０ｄｆを加工することにより、絶縁層１１０ｄを形成する（図４８Ａ）。絶縁層１１０ｄは、導電層１１２ａと重なる領域に開口（開口４４１）を有するように、絶縁層１１０ｃ上に形成する。絶縁膜１１０ｄｆの加工には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いればよい。
　続いて、絶縁層１１０ｃ及び絶縁層１１０ｄ上に、絶縁層１１０ｅを形成する（図４８Ｂ）。絶縁層１１０ｅの形成は、＜作製方法例１＞に示した絶縁層１１０ａ及び絶縁層１１０ｃの形成に係る記載を参照することができる。
　また、絶縁層１１０ｅを形成した後に、加熱処理を行ってもよい。当該加熱処理は、＜作製方法例１＞に示した絶縁層１１０ｃを形成した後に用いることができる加熱処理に係る記載を参照することができる。
〔導電膜１１２ｂｆの形成〕
　続いて、絶縁層１１０ｅ上に、導電層１１２ｂ及び導電層２０２ｂとなる導電膜１１２ｂｆを形成する（図４８Ｃ）。導電膜１１２ｂｆの形成は、＜作製方法例１＞に示した導電膜１１２ｂｆの形成（図４４Ｃ）に係る記載を参照することができる。
〔導電層１１２Ｂ、導電層２０２Ｂの形成〕
　続いて、導電膜１１２ｂｆを加工し、導電層１１２ａと重なる領域に導電層１１２Ｂを、導電層２０２ａと重なる領域に導電層２０２Ｂを、それぞれ形成する（図４９Ａ）。導電層１１２Ｂ及び導電層２０２Ｂの形成は、＜作製方法例１＞に示した導電層１１２Ｂ及び導電層２０２Ｂの形成（図４５Ａ）に係る記載を参照することができる。
〔開口１４１、開口１４３、開口２４１、開口２４３の形成〕
　続いて、導電層１１２Ｂの一部を除去し、開口１４３を有する導電層１１２ｂを形成する。また、導電層２０２Ｂの一部を除去し、開口２４３を有する導電層２０２ｂを形成する（図４９Ｂ）。開口１４３及び開口２４３の形成は、＜作製方法例１＞に示した開口１４３及び開口２４３の形成（図４５Ｂ）に係る記載を参照することができる。
　続いて、開口１４３と重なる領域の絶縁層（絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、及び絶縁層１１０ｅ）と、開口２４３と重なる領域の絶縁層（絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ、及び絶縁層１１０ｅ）と、を除去し、それぞれ開口１４１及び開口２４１を形成する（図４９Ｂ）。開口１４１及び開口２４１の形成は、＜作製方法例１＞に示した開口１４１及び開口２４１の形成（図４５Ｂ）に係る記載を参照することができる。当該形成により、開口１４１においては、導電層１１２ａが露出し、開口２４１においては、導電層２０２ａが露出する。
〔半導体層１０８、半導体層２０８の形成〕
　続いて、開口１４３、開口１４１、開口２４３、及び開口２４１を覆うように、金属酸化物膜１０８ｆを形成する（図４９Ｃ）。金属酸化物膜１０８ｆは、開口１４３及び開口１４１を介して、導電層１１２ｂの上面及び側面、絶縁層１１０ｅの側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０ａの側面、並びに、導電層１１２ａの上面と接する領域を有する。また、金属酸化物膜１０８ｆは、開口２４３及び開口２４１を介して、導電層２０２ｂの上面及び側面、絶縁層１１０ｅの側面、絶縁層１１０ｄの側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０ａの側面、並びに、導電層２０２ａの上面と接する領域を有する。
　なお、金属酸化物膜１０８ｆの形成方法、及び、金属酸化物膜１０８ｆの加熱処理に関する詳細については、＜作製方法例１＞に示した金属酸化物膜１０８ｆの形成方法、及び、金属酸化物膜１０８ｆの加熱処理に用いることができる記載内容を適用することができる。
　続いて、金属酸化物膜１０８ｆを島状に加工し、導電層１１２ａと重なる領域に半導体層１０８を、導電層２０２ａと重なる領域に半導体層２０８を、それぞれ形成する（図５０Ａ）。半導体層１０８は、導電層１１２ａと重なる領域を有するように形成する。半導体層２０８は、導電層２０２ａと重なる領域を有するように形成する。半導体層１０８は、導電層１１２ａの上面、絶縁層１１０ａの側面、絶縁層１１０ｂの側面、絶縁層１１０ｃの側面、絶縁層１１０ｅの側面、並びに、導電層１１２ｂの側面及び上面と接する領域を有するように形成する。半導体層２０８は、導電層２０２ａの上面、絶縁層１１０ａの側面、絶縁層１１０ｂの側面、絶縁層１１０ｃの側面、絶縁層１１０ｄの側面、絶縁層１１０ｅの側面、並びに、導電層２０２ｂの側面及び上面と接する領域を有するように形成する。
　なお、半導体層１０８及び半導体層２０８の形成方法、並びに、半導体層１０８及び半導体層２０８の加熱処理に関する詳細については、＜作製方法例１＞に示した半導体層１０８及び半導体層２０８の形成方法、並びに、半導体層１０８及び半導体層２０８の加熱処理に用いることができる記載内容を適用することができる。
〔絶縁層１０６の形成〕
　続いて、半導体層１０８、導電層１１２ｂ、半導体層２０８、導電層２０２ｂ、及び絶縁層１１０を覆って、絶縁層１０６を形成する（図５０Ｂ）。絶縁層１０６の形成は、＜作製方法例１＞に示した絶縁層１０６の形成（図４６Ｂ）に係る記載を参照することができる。
〔導電層１０４、導電層２０４の形成〕
　続いて、絶縁層１０６上に、導電層１０４及び導電層２０４となる導電膜１０４ｆを形成する（図５０Ｃ）。導電膜１０４ｆの形成は、＜作製方法例１＞に示した導電膜１０４ｆの形成（図４６Ｃ）に係る記載を参照することができる。
　続いて、導電膜１０４ｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、導電膜１０４ｆを加工することにより、導電層１１２ａ及び半導体層１０８と重なる導電層１０４と、導電層２０２ａ及び半導体層２０８と重なる導電層２０４と、をそれぞれ形成する（図８Ｂ）。導電層１０４及び導電層２０４の形成には、＜作製方法例１＞に示した導電層１０４及び導電層２０４の形成に係る記載を参照することができる。なお、当該加工により、導電層１０４及び導電層２０４と重ならない部分の絶縁層１０６の膜厚が、重なる部分の膜厚よりも薄くなる場合がある。
　以上の工程により、トランジスタ１００Ａ及びトランジスタ２００Ａを作製することができる。
　以上の工程により、図８Ｂに示す半導体装置１０Ａを作製することができる。
＜作製方法例３＞
　以下では、図５１Ａ乃至図５４Ｃを用いて、図１０Ｂに示す半導体装置１０Ｃの作製方法を説明する。各図は、一点鎖線Ａ１−Ａ２における断面図を示している。
〔絶縁層１０７の形成〕
　基板１０２上に、絶縁層１０７となる絶縁膜１０７ｆを形成する（図５１Ａ）。絶縁膜１０７ｆの形成については、＜作製方法例１＞に示した絶縁膜１１０＿１ｆの形成に係る記載を参照することができる。
　絶縁膜１０７ｆを形成した後に、加熱処理を行ってもよい。当該加熱処理は、＜作製方法例１＞に示した絶縁層１１０ａ及び絶縁膜１１０＿１ｆの形成後に行うことができる加熱処理に係る記載を参照することができる。
　続いて、後にトランジスタ１００を形成する領域と重なる絶縁膜１０７ｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、絶縁膜１０７ｆを加工することにより、絶縁層１０７を形成する（図５１Ｂ）。絶縁膜１０７ｆの加工には、ウェットエッチング法又はドライエッチング法の一方又は双方を用いればよい。
〔導電層１１２ａ、導電層２０２ａの形成〕
　基板１０２及び絶縁層１０７上に、導電層１１２ａ及び導電層２０２ａとなる導電膜１１２ａｆを形成する（図５１Ｃ）。導電膜１１２ａｆの形成は、＜作製方法例１＞に示した導電膜１１２ａｆの形成（図４３Ａ）に係る記載を参照することができる。
　続いて、導電膜１１２ａｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、導電膜１１２ａｆを加工することにより、導電層１１２ａ及び導電層２０２ａを形成する（図５１Ｄ）。導電膜１１２ａｆの加工は、＜作製方法例１＞に示した導電膜１１２ａｆの加工（図４３Ｂ）に係る記載を参照することができる。これにより、後にトランジスタ１００が形成される領域（絶縁層１０７上）に、導電層１１２ａが形成され、後にトランジスタ２００Ｃが形成される領域（絶縁層１０７上とは異なる領域）に、導電層２０２ａが形成される。
〔絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃの形成〕
　続いて、基板１０２、絶縁層１０７、導電層１１２ａ、及び導電層２０２ａ上に、絶縁層１１０ａ、及び、絶縁層１１０ｂとなる絶縁膜１１０ｂｆを形成する（図５２Ａ）。絶縁層１１０ａ及び絶縁膜１１０ｂｆの形成は、＜作製方法例１＞に示した絶縁層１１０ａ及び絶縁膜１１０＿１ｆの形成（図４３Ｃ）に係る記載を参照することができる。
　なお、絶縁膜１１０ｂｆの形成後に、絶縁膜１１０ｂｆに対して酸素を供給する処理を行ってもよい。当該処理は、＜作製方法例１＞に示した絶縁層１１０ｂに対して行うことができる酸素を供給する処理に関する記載を参照することができる。
　また、絶縁膜１１０ｂｆを形成した後に、加熱処理を行ってもよい。当該加熱処理は、＜作製方法例１＞に示した絶縁層１１０ａ及び絶縁膜１１０＿１ｆを形成した後に行うことができる加熱処理に係る記載を参照することができる。
　続いて、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて、絶縁膜１１０ｂｆの表面を平坦化する処理を行い、表面が平坦又は概略平坦な絶縁層１１０ｂを形成する（図５２Ｂ）。
　なお、絶縁層１１０ｂの形成後に、絶縁層１１０ｂに対して酸素を供給する処理を行ってもよい。当該処理は、＜作製方法例１＞に示した絶縁層１１０ｂに対して行うことができる酸素を供給する処理に関する記載を参照することができる。
　また、絶縁層１１０ｂを形成した後に、加熱処理を行ってもよい。当該加熱処理は、＜作製方法例１＞に示した絶縁層１１０ａ及び絶縁膜１１０＿１ｆを形成した後に行うことができる加熱処理に係る記載を参照することができる。
　続いて、絶縁層１１０ｂ上に、絶縁層１１０ｃを形成する（図５２Ｃ）。絶縁層１１０ｃの形成条件については、＜作製方法例１＞に示した絶縁層１１０ｃの形成に係る記載を参照することができる。
　絶縁層１１０ｃを形成した後に、加熱処理を行ってもよい。当該加熱処理には、＜作製方法例１＞に示した絶縁層１１０ａ及び絶縁膜１１０＿１ｆを形成した後に用いることができる加熱処理に係る記載を参照することができる。
〔導電膜１１２ｂｆの形成〕
　続いて、絶縁層１１０ｃ上に、導電層１１２ｂ及び導電層２０２ｂとなる導電膜１１２ｂｆを形成する（図５２Ｃ）。導電膜１１２ｂｆの形成は、＜作製方法例１＞に示した導電膜１１２ｂｆの形成（図４４Ｃ）に係る記載を参照することができる。
〔導電層１１２Ｂ、導電層２０２Ｂの形成〕
　続いて、導電膜１１２ｂｆを加工し、導電層１１２ａと重なる領域に導電層１１２Ｂを、導電層２０２ａと重なる領域に導電層２０２Ｂを、それぞれ形成する（図５３Ａ）。導電層１１２Ｂ及び導電層２０２Ｂの形成は、＜作製方法例１＞に示した導電層１１２Ｂ及び導電層２０２Ｂの形成（図４５Ａ）に係る記載を参照することができる。
〔開口１４１、開口１４３、開口２４１、開口２４３の形成〕
　続いて、導電層１１２Ｂの一部を除去し、開口１４３を有する導電層１１２ｂを形成する。また、導電層２０２Ｂの一部を除去し、開口２４３を有する導電層２０２ｂを形成する（図５３Ｂ）。開口１４３及び開口２４３の形成は、＜作製方法例１＞に示した開口１４３及び開口２４３の形成（図４５Ｂ）に係る記載を参照することができる。
　続いて、開口１４３と重なる領域の絶縁層（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）と、開口２４３と重なる領域の絶縁層（絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃ）と、を除去し、それぞれ開口１４１及び開口２４１を形成する（図５３Ｂ）。開口１４１及び開口２４１の形成は、＜作製方法例１＞に示した開口１４１及び開口２４１の形成（図４５Ｂ）に係る記載を参照することができる。当該形成により、開口１４１においては、導電層１１２ａが露出し、開口２４１においては、導電層２０２ａが露出する。
〔半導体層１０８、半導体層２０８の形成〕
　続いて、開口１４３、開口１４１、開口２４３、及び開口２４１を覆うように、金属酸化物膜１０８ｆを形成する（図５３Ｃ）。金属酸化物膜１０８ｆは、開口１４３及び開口１４１を介して、導電層１１２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０ａの側面、並びに、導電層１１２ａの上面と接する領域を有する。また、金属酸化物膜１０８ｆは、開口２４３及び開口２４１を介して、導電層２０２ｂの上面及び側面、絶縁層１１０ｃの側面、絶縁層１１０ｂの側面、絶縁層１１０ａの側面、並びに、導電層２０２ａの上面と接する領域を有する。
　なお、金属酸化物膜１０８ｆの形成方法、及び、金属酸化物膜１０８ｆの加熱処理に関する詳細については、＜作製方法例１＞に示した金属酸化物膜１０８ｆの形成方法、及び、金属酸化物膜１０８ｆの加熱処理に用いることができる記載内容を適用することができる。
　続いて、金属酸化物膜１０８ｆを島状に加工し、導電層１１２ａと重なる領域に半導体層１０８を、導電層２０２ａと重なる領域に半導体層２０８を、それぞれ形成する（図５４Ａ）。半導体層１０８は、導電層１１２ａと重なる領域を有するように形成する。半導体層２０８は、導電層２０２ａと重なる領域を有するように形成する。半導体層１０８は、導電層１１２ａの上面、絶縁層１１０ａの側面、絶縁層１１０ｂの側面、絶縁層１１０ｃの側面、並びに、導電層１１２ｂの側面及び上面と接する領域を有するように形成する。半導体層２０８は、導電層２０２ａの上面、絶縁層１１０ａの側面、絶縁層１１０ｂの側面、絶縁層１１０ｃの側面、並びに、導電層２０２ｂの側面及び上面と接する領域を有するように形成する。
　なお、半導体層１０８及び半導体層２０８の形成方法、並びに、半導体層１０８及び半導体層２０８の加熱処理に関する詳細については、＜作製方法例１＞に示した半導体層１０８及び半導体層２０８の形成方法、並びに、半導体層１０８及び半導体層２０８の加熱処理に用いることができる記載内容を適用することができる。
〔絶縁層１０６の形成〕
　続いて、半導体層１０８、導電層１１２ｂ、半導体層２０８、導電層２０２ｂ、及び絶縁層１１０を覆って、絶縁層１０６を形成する（図５４Ｂ）。絶縁層１０６の形成は、＜作製方法例１＞に示した絶縁層１０６の形成（図４６Ｂ）に係る記載を参照することができる。
〔導電層１０４、導電層２０４の形成〕
　続いて、絶縁層１０６上に、導電層１０４及び導電層２０４となる導電膜１０４ｆを形成する（図５４Ｃ）。導電膜１０４ｆの形成は、＜作製方法例１＞に示した導電膜１０４ｆの形成（図４６Ｃ）に係る記載を参照することができる。
　続いて、導電膜１０４ｆ上に、フォトリソグラフィ工程によりレジストマスク（図示しない。）を形成した後、導電膜１０４ｆを加工することにより、導電層１１２ａ及び半導体層１０８と重なる導電層１０４と、導電層２０２ａ及び半導体層２０８と重なる導電層２０４と、をそれぞれ形成する（図１０Ｂ）。導電層１０４及び導電層２０４の形成は、＜作製方法例１＞に示した導電層１０４及び導電層２０４の形成に係る記載を参照することができる。なお、当該加工により、導電層１０４及び導電層２０４と重ならない部分の絶縁層１０６の膜厚が、重なる部分の膜厚よりも薄くなる場合がある。
　以上の工程により、トランジスタ１００及びトランジスタ２００Ｃを作製することができる。
　以上の工程により、図１０Ｂに示す半導体装置１０Ｃを作製することができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を用いることができる表示装置について、図５５乃至図６０を用いて説明する。
　本実施の形態の表示装置は、高精細な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、腕時計型、及び、ブレスレット型等の情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイ（ＨＭＤ）等のＶＲ向け機器、及び、メガネ型のＡＲ向け機器等の頭部に装着可能なウェアラブル機器の表示部に用いることができる。
［表示装置５０Ａ］
　図５５は、表示装置５０Ａの構成例を示す斜視図であり、図５６は、表示装置５０Ａの構成例を示す断面図である。表示装置５０Ａには、実施の形態１に示す表示装置３０の構成を適用することができる。
　表示装置５０Ａは、基板１５２と基板１０２とが貼り合わされた構成を有する。図５５では、基板１５２を破線で明示している。
　表示装置５０Ａは、表示部２０、接続部１４０、回路１６４、及び配線１６５等を有する。図５５では、表示装置５０ＡにＩＣ１７３及びＦＰＣ１７２が実装されている例を示している。そのため、図５５に示す構成は、表示装置５０Ａと、ＩＣ（集積回路）と、ＦＰＣと、を有する表示モジュールということもできる。
　本明細書等において、表示装置の基板に、ＦＰＣ等のコネクタが取り付けられたもの、又は当該基板にＩＣが実装されたものを、表示モジュールという。
　接続部１４０は、表示部２０の外側に設けられる。接続部１４０は、表示部２０の一辺又は複数の辺に沿って設けることができる。接続部１４０は、単数であっても複数であってもよい。図５５では、表示部の四辺を囲むように接続部１４０が設けられる例を示す。接続部１４０では、発光素子の共通電極と、導電層とが電気的に接続されており、当該導電層を介して共通電極に電位を供給することができる。
　回路１６４は、実施の形態１の図２Ａ及び図３Ａに示す走査線駆動回路１１、信号線駆動回路１３、及び電源回路１５、並びに、図３Ａに示す基準電位生成回路１７のうち、少なくとも１つを有することができる。
　配線１６５は、表示部２０及び回路１６４に信号及び電力を供給する機能を有する。当該信号及び電力は、ＦＰＣ１７２を介して外部から配線１６５に入力される、又はＩＣ１７３から配線１６５に入力される。
　図５５では、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式、又はＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により、基板１０２にＩＣ１７３が設けられる例を示す。ＩＣ１７３は、実施の形態１の図２Ａ及び図３Ａに示す走査線駆動回路１１、信号線駆動回路１３、及び電源回路１５、並びに、図３Ａに示す基準電位生成回路１７のうち、少なくとも１つを有することができる。なお、表示装置５０Ａ及び表示モジュールは、ＩＣを設けない構成としてもよい。また、ＩＣを、例えばＣＯＦ方式により、ＦＰＣに実装してもよい。
　図５６に、表示装置５０Ａの、ＦＰＣ１７２を含む領域の一部、回路１６４の一部、表示部２０の一部、接続部１４０の一部、及び、端部を含む領域の一部をそれぞれ切断したときの断面の一例を示す。
　図５６に示す表示装置５０Ａは、基板１０２と基板１５２との間に、トランジスタ２０１、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、トランジスタ２０５Ｂ、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂ等を有する。発光素子６０Ｒは、画素電極３１１Ｒ及び層３１３Ｒを有する。また、発光素子６０Ｇは、画素電極３１１Ｇ及び層３１３Ｇを有する。発光素子６０Ｂは、画素電極３１１Ｂ及び層３１３Ｂを有する。層３１３Ｒ上、層３１３Ｇ上、及び層３１３Ｂ上には、共通電極３１５が設けられる。共通電極３１５は、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂで共有される。図５６では、トランジスタ２０５Ｒが有する導電層２０２ｂが、画素電極３１１Ｒと電気的に接続され、トランジスタ２０５Ｇが有する導電層２０２ｂが、画素電極３１１Ｇと電気的に接続され、トランジスタ２０５Ｂが有する導電層２０２ｂが、画素電極３１１Ｂと電気的に接続される例を示している。
　画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂの上面端部を覆うように、絶縁層２３７が設けられる。また、画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂには、絶縁層１０６、絶縁層２１８、及び絶縁層２３５に設けられる開口１２９を覆うように凹部が形成される。当該凹部には、絶縁層２３７が埋め込まれる。
　図５６では、絶縁層２３７の断面が複数示されているが、表示装置５０Ａを上面から見た場合、絶縁層２３７は１つに繋がっている。つまり、表示装置５０Ａは、絶縁層２３７を１つ有する構成とすることができる。なお、表示装置５０Ａは、互いに分離されている複数の絶縁層２３７を有してもよい。
　層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、少なくとも発光層を有する。例えば、層３１３Ｒは、赤色の光を発する発光層を有し、層３１３Ｇは、緑色の光を発する発光層を有し、層３１３Ｂは、青色の光を発する発光層を有する。言い換えると、層３１３Ｒは、赤色の光を発する発光物質を有し、層３１３Ｇは、緑色の光を発する発光物質を有し、層３１３Ｂは、青色の光を発する発光物質を有する。以上により、発光素子６０Ｒは赤色の光を発することができ、発光素子６０Ｇは緑色の光を発することができ、発光素子６０Ｂは青色の光を発することができる。
　層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、正孔注入層、正孔輸送層、正孔ブロック層、電荷発生層、電子ブロック層、電子輸送層、及び電子注入層のうち１つ以上を有してもよい。
　例えば、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層をこの順で有してもよい。又は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、電子注入層、電子輸送層、発光層、正孔輸送層、及び正孔注入層をこの順で有してもよい。また、正孔輸送層と発光層の間に電子ブロック層を有してもよく、電子輸送層と発光層の間に正孔ブロック層を有してもよい。
　発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂには、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。
　発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂにタンデム構造を適用する場合、層３１３Ｒは、赤色の光を発する発光ユニットを複数有する構造であり、層３１３Ｇは、緑色の光を発する発光ユニットを複数有する構造であり、層３１３Ｂは、青色の光を発する発光ユニットを複数有する構造であると好ましい。各発光ユニットの間には、電荷発生層を設けることが好ましい。例えば、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂにタンデム構造を適用する場合、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、第１の発光ユニットと、第１の発光ユニット上の電荷発生層と、電荷発生層上の第２の発光ユニットと、を有することができる。
　層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、例えば、ファインメタルマスクを用いた真空蒸着法により形成することができる。ファインメタルマスクを用いた真空蒸着法では、ファインメタルマスクの開口よりも広い範囲に蒸着される場合が多い。よって、ファインメタルマスクの開口よりも広い範囲に層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂが形成され得る。また、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの端部は、それぞれ、テーパ形状となる。ここで、画素電極３１１上だけでなく、絶縁層２３７上にも層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂが形成されてもよい。なお、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの形成に、ファインメタルマスクを用いたスパッタリング法、又はインクジェット法を用いてもよい。
　発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂ上には、保護層３３１が設けられる。保護層３３１と基板１５２とは、接着層１４２を介して接着されている。基板１５２には、遮光層３１７が設けられる。発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂの封止には、固体封止構造又は中空封止構造等を適用することができる。図５６では、基板１５２と保護層３３１との間の空間が、接着層１４２で充填されており、固体封止構造が適用されている。又は、当該空間を、不活性ガス（窒素又はアルゴン等）で充填し、中空封止構造を適用してもよい。このとき、接着層１４２は、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂと重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１４２とは異なる樹脂で充填してもよい。
　保護層３３１は、少なくとも表示部２０に設けられており、表示部２０全体を覆うように設けられることが好ましい。保護層３３１は、表示部２０だけでなく、接続部１４０及び回路１６４を覆うように設けられることが好ましい。また、保護層３３１は、表示装置５０Ａの端部にまで設けられることが好ましい。
　基板１０２と基板１５２が重ならない領域には、接続部２１４が設けられる。接続部２１４では、配線１６５が、導電層１６６及び接続層２４２を介して、ＦＰＣ１７２と電気的に接続される。配線１６５は、導電層１１２ｂと同一の層に設けることができる。よって、配線１６５は、導電層１１２ｂと同一の材料を有することができ、また、同一の工程で形成することができる。例えば、導電層１１２ｂと配線１６５とは、同一の導電膜を加工することで形成することができる。また、導電層１６６は、画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂと同一の層に設けることができる。よって、導電層１６６は、画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂと同一の材料を有することができ、また、同一の工程で形成することができる。例えば、画素電極３１１Ｒ、画素電極３１１Ｇ、画素電極３１１Ｂ、及び導電層１６６は、同一の導電膜を加工することで形成することができる。接続部２１４の上面では、導電層１６６が露出している。これにより、接続部２１４とＦＰＣ１７２とを、接続層２４２を介して、電気的に接続することができる。
　なお、接続部２１４には、ＦＰＣ１７２と導電層１６６とを電気的に接続させるため、保護層３３１が設けられていない部分が生じる。例えば、保護層３３１を表示装置５０Ａの一面全体に成膜した後、マスクを用いて保護層３３１の導電層１６６と重なる領域を除去することで、導電層１６６を露出させることができる。
　導電層１６６上に、少なくとも１層の有機層と導電層との積層構造を設け、当該積層構造上に、保護層３３１を設けてもよい。そして、当該積層構造に対して、レーザ、又は鋭利な刃物（例えば、針又はカッター）を用いて、剥離の起点（剥離のきっかけとなる部分）を形成し、当該積層構造及びその上の保護層３３１を選択的に除去し、導電層１６６を露出させてもよい。例えば、粘着性のローラーを基板１０２に押し付け、ローラーを回転させながら相対的に移動させることで、保護層３３１を選択的に除去することができる。又は、粘着性のテープを基板１０２に貼り付け、剥してもよい。有機層と導電層の密着性、又は、有機層同士の密着性が低いため、有機層と導電層の界面、又は有機層中で分離が生じる。これにより、保護層３３１の導電層１６６と重なる領域を選択的に除去することができる。なお、例えば、導電層１６６上に有機層が残存した場合は、有機溶剤により除去することができる。
　有機層は、例えば、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂのいずれかに用いる少なくとも１層の有機層（発光層、キャリアブロック層、キャリア輸送層、又はキャリア注入層として機能する層）を用いることができる。有機層は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂのいずれかの形成時に形成してもよく、別途設けてもよい。導電層は、共通電極３１５と同一工程及び同一材料で形成できる。例えば、共通電極３１５及び導電層として、ＩＴＯ膜を形成することが好ましい。なお、共通電極３１５に積層構造を用いる場合、導電層として、共通電極３１５を構成する層のうち、少なくとも１層を用いる。
　導電層１６６上に保護層３３１が成膜されないように、導電層１６６の上面をマスクで覆ってもよい。マスクは、例えば、メタルマスク（エリアメタルマスク）を用いてもよく、粘着性又は吸着性を有するテープ又はフィルムを用いてもよい。当該マスクを配置した状態で保護層３３１を形成し、その後、マスクを取り除くことで、保護層３３１を形成した後でも、導電層１６６が露出した状態を保つことができる。
　このような方法を用いて、接続部２１４に保護層３３１が設けられていない領域を形成し、当該領域において、導電層１６６とＦＰＣ１７２とを、接続層２４２を介して電気的に接続することができる。
　接続部１４０において、絶縁層２３５上に導電層３２３が設けられる。導電層３２３の端部は、絶縁層２３７によって覆われる。また、導電層３２３上に共通電極３１５が設けられ、例えば、導電層３２３と共通電極３１５とは、接続部１４０において接する領域を有する。これにより、共通電極３１５は、接続部１４０に設けられる導電層３２３と電気的に接続される。導電層３２３は、画素電極３１１Ｒ、画素電極３１１Ｇ、画素電極３１１Ｂ、及び導電層１６６と同一の層に設けることができる。よって、導電層３２３は、画素電極３１１Ｒ、画素電極３１１Ｇ、画素電極３１１Ｂ、及び導電層１６６と同一の材料を有することができ、また、同一の工程で形成することができる。例えば、画素電極３１１Ｒ、画素電極３１１Ｇ、画素電極３１１Ｂ、導電層１６６、及び導電層３２３は、同一の導電膜を加工することで形成することができる。なお、導電層３２３上には、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂを形成しないことが好ましい。
　表示装置５０Ａは、上面射出型（トップエミッション型）である。発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂが発する光は、基板１５２側に射出される。よって、基板１５２には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１０２に用いる材料の透光性は問わない。
　共通電極３１５には、可視光に対する透過性が高い材料を用いる。画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂには、それぞれ、可視光を反射する材料を用いることが好ましい。
　トランジスタ２０１及びトランジスタ２０５（トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂ）は、いずれも基板１０２上に形成されている。これらのトランジスタは、同一の材料及び同一の工程により作製することができる。例えば、トランジスタ２０１には、実施の形態１に示す半導体装置１０等が有するトランジスタのうち、チャネル長の短いトランジスタ（トランジスタ１００等）を好適に用いることができる。また、例えば、トランジスタ２０５には、実施の形態１に示す半導体装置１０等が有するトランジスタのうち、チャネル長の長いトランジスタ（トランジスタ２００等）を好適に用いることができる。また、回路１６４に設けられるトランジスタ２０１は、実施の形態１の図２Ａ及び図３Ａに示す走査線駆動回路１１、信号線駆動回路１３、若しくは電源回路１５、又は、図３Ａに示す基準電位生成回路１７が有するトランジスタとすることができる。
　回路１６４が有するトランジスタと、表示部２０が有するトランジスタと、はそれぞれ同じ構造であってもよく、異なる構造であってもよい。回路１６４が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。同様に、表示部２０が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。
　表示部２０が有するトランジスタの全てをＯＳトランジスタとしてもよく、表示部２０が有するトランジスタの全てをＳｉトランジスタとしてもよく、表示部２０が有するトランジスタの一部をＯＳトランジスタとし、残りをＳｉトランジスタとしてもよい。
　例えば、表示部２０に、ＬＴＰＳトランジスタとＯＳトランジスタとの双方を用いることで、消費電力が低く、駆動能力の高い表示装置を実現することができる。また、ＬＴＰＳトランジスタと、ＯＳトランジスタとを、組み合わせる構成をＬＴＰＯという場合がある。表示部２０の構成をＬＴＰＯとする場合、例えば、画素回路に設けられる選択トランジスタにＯＳトランジスタを用い、駆動トランジスタにＬＴＰＳトランジスタを用いることができる。選択トランジスタにＯＳトランジスタを用いることにより、フレーム周波数を著しく小さく（例えば、１ｆｐｓ以下）しても、画素に画像データを保持し続けることができる。よって、静止画を表示する際に駆動回路を停止することで、表示装置の消費電力を低減することができる。また、駆動トランジスタにＬＴＰＳトランジスタを用いることで、発光素子６０に流れる電流を大きくすることができる。
　基板１５２の基板１０２側の面には、遮光層３１７を設けることが好ましい。遮光層３１７は、隣り合う発光素子６０の間、接続部１４０、及び回路１６４等に設けることができる。なお、保護層３３１と接着層１４２との間に、遮光層３１７を設けてもよい。また、基板１５２の外側には、各種光学部材を配置することができる。
　接続層２４２としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）、又は異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｐａｓｔｅ）等を用いることができる。
［表示装置５０Ｂ］
　図５７は、表示装置５０Ｂの構成例を示す断面図である。表示装置５０Ｂは、表示装置５０Ａの変形例であり、例えば、下面射出型（ボトムエミッション型）の表示装置である点で、表示装置５０Ａと異なる。
　表示装置５０Ｂにおいて、発光素子６０が発する光は、基板１０２側に射出される。基板１０２には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。
　基板１０２とトランジスタ２０１との間、及び、基板１０２とトランジスタ２０５との間には、遮光層３１７を設けることが好ましい。図５７では、基板１０２上に、遮光層３１７が設けられ、遮光層３１７上、及び、基板１０２上に、絶縁層３５３が設けられ、絶縁層３５３上に、トランジスタ２０１及びトランジスタ２０５等が設けられる例を示す。
　画素電極３１１Ｒ、画素電極３１１Ｇ、及び画素電極３１１Ｂ（図示しない。）には、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極３１５には、可視光を反射する材料を用いることが好ましい。
［表示装置５０Ｃ］
　図５８は、表示装置５０Ｃの構成例を示す断面図である。表示装置５０Ｃは、表示装置５０Ａの変形例であり、例えば、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂの構成が、表示装置５０Ａと異なる。また、表示装置５０Ｃは、画素電極３１１Ｒ、画素電極３１１Ｇ、画素電極３１１Ｂ、導電層１６６、及び導電層３２３の構成が、表示装置５０Ａと異なる。さらに、表示装置５０Ｃは、絶縁層２３７を有さない点、層３１３（層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂ）が画素電極３１１の上面及び側面を覆う点、層３２８、絶縁層３２５、絶縁層３２７、及び共通層３１４を有する点が、表示装置５０Ａと異なる。
　図５８に示すように、発光素子６０が有する画素電極３１１は、導電層３２４と、導電層３２４上の導電層３２６と、導電層３２６上の導電層３２９と、の積層構造を有する。ここで、画素電極３１１Ｒが有する導電層３２４、導電層３２６、及び導電層３２９を、それぞれ、導電層３２４Ｒ、導電層３２６Ｒ、及び導電層３２９Ｒとする。また、画素電極３１１Ｇが有する導電層３２４、導電層３２６、及び導電層３２９を、それぞれ、導電層３２４Ｇ、導電層３２６Ｇ、及び導電層３２９Ｇとする。さらに、画素電極３１１Ｂが有する導電層３２４、導電層３２６、及び導電層３２９を、それぞれ、導電層３２４Ｂ、導電層３２６Ｂ、及び導電層３２９Ｂとする。
　導電層３２４は、絶縁層１０６、絶縁層２１８、及び絶縁層２３５に設けられる開口１２９を介して、トランジスタ２０５が有する導電層２０２ｂと電気的に接続される。
　導電層３２６の端部は、導電層３２４の端部、及び導電層３２９の端部より内側に位置する。つまり、導電層３２６の端部は、導電層３２４上に位置し、導電層３２６の上面及び側面は、導電層３２９で覆われる。
　導電層３２４の可視光に対する透過性及び反射性は、特に限定されない。導電層３２４は、可視光に対して透過性を有する導電層、又は可視光に対して反射性を有する導電層を用いることができる。可視光に対して透過性を有する導電層として、例えば、酸化物導電層を用いることができる。具体的には、導電層３２４として、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を好適に用いることができる。可視光に対して反射性を有する導電層として、例えば、アルミニウム、マグネシウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、スズ、亜鉛、銀、白金、金、モリブデン、タンタル、若しくはタングステン等の金属、又はこれを主成分とする合金を用いることができる。導電層３２４に用いることができる合金として、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金、並びに、銀とマグネシウムの合金、及び銀とパラジウムと銅の合金（ＡＰＣ：Ａｇ−Ｐｄ−Ｃｕ）等の銀を含む合金が挙げられる。導電層３２４は、可視光に対して透過性を有する導電層と、当該導電層上の反射性を有する導電層との積層構造としてもよい。導電層３２４は、導電層３２４の被形成面（ここでは、絶縁層２３５）との密着性が高い材料を適用することが好ましい。これにより、導電層３２４の膜剥がれを抑制することができる。
　導電層３２６には、可視光に対して反射性を有する導電層を用いることができる。導電層３２６は、可視光に対して透過性を有する導電層と、当該導電層上の反射性を有する導電層との積層構造としてもよい。導電層３２６は、導電層３２４に適用できる材料を適用することができる。具体的には、導電層３２６として、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）と、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）上の銀とパラジウムと銅の合金（ＡＰＣ）の積層構造を好適に用いることができる。
　導電層３２９には、導電層３２４に適用可能な材料を適用することができる。導電層３２９には、例えば、可視光に対して透過性を有する導電層を用いることができる。具体的には、導電層３２９として、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を用いることができる。
　導電層３２６に酸化されやすい材料を用いる場合、導電層３２９に酸化されにくい材料を用い、導電層３２９で導電層３２６を覆うことにより、導電層３２６が酸化されてしまうことを抑制することができる。また、導電層３２６に含まれる金属成分が析出してしまうことを抑制することができる。例えば、導電層３２６に銀を含む材料を用いる場合、導電層３２９には、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯ）を好適に用いることができる。これにより、導電層３２６が酸化されることを抑制することができ、銀の析出を抑制することができる。
　導電層３２３は、例えば、導電層３２４ｐと、導電層３２４ｐ上の導電層３２６ｐと、導電層３２６ｐ上の導電層３２９ｐと、の積層構造とすることができる。導電層３２４ｐは、導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂと同一の層に設けることができる。よって、導電層３２４ｐは、導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂと同一の材料を有することができ、また、同一の工程で形成することができる。例えば、導電層３２４Ｒ、導電層３２４Ｇ、導電層３２４Ｂ、及び導電層３２４ｐは、同一の導電膜を加工することで形成することができる。また、導電層３２６ｐは、導電層３２６Ｒ、導電層３２６Ｇ、及び導電層３２６Ｂと同一の材料を有することができ、また、同一の工程で形成することができる。例えば、導電層３２６Ｒ、導電層３２６Ｇ、導電層３２６Ｂ、及び導電層３２６ｐは、同一の導電膜を加工することで形成することができる。さらに、導電層３２９ｐは、導電層３２９Ｒ、導電層３２９Ｇ、及び導電層３２９Ｂと同一の材料を有することができ、また、同一の工程で形成することができる。例えば、導電層３２９Ｒ、導電層３２９Ｇ、導電層３２９Ｂ、及び導電層３２９ｐは、同一の導電膜を加工することで形成することができる。
　図５８では、導電層３２９ｐの膜厚が、導電層３２９Ｒ、導電層３２９Ｇ、及び導電層３２９Ｂの膜厚と異なる例を示している。導電層３２９ｐ、導電層３２９Ｒ、導電層３２９Ｇ、及び導電層３２９Ｂに用いる材料の抵抗率に応じて、これらの膜厚を異ならせてもよい。膜厚を異ならせる場合、導電層３２９ｐは、導電層３２９Ｒ、導電層３２９Ｇ、及び導電層３２９Ｂと異なる工程で形成してもよい。又は、導電層３２９ｐを形成する工程と、導電層３２９Ｒ、導電層３２９Ｇ、及び導電層３２９Ｂを形成する工程の一部と、を共通にしてもよい。
　導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂには、開口１２９を覆うように凹部が形成される。当該凹部には、層３２８が埋め込まれている。
　層３２８は、導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂの凹部を平坦化する機能を有する。導電層３２４Ｒ上、及び層３２８上には、導電層３２４Ｒと電気的に接続される導電層３２６Ｒが設けられる。また、導電層３２４Ｇ上、及び層３２８上には、導電層３２４Ｇと電気的に接続される導電層３２６Ｇが設けられる。さらに、導電層３２４Ｂ上、及び層３２８上には、導電層３２４Ｂと電気的に接続される導電層３２６Ｂが設けられる。以上より、導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂの凹部と重なる領域も発光領域として機能し、画素の開口率を高めることができる。
　層３２８は絶縁層であってもよく、導電層であってもよい。層３２８には、各種無機絶縁材料、有機絶縁材料、又は導電材料を適宜用いることができる。特に、層３２８は、絶縁材料を用いて形成されることが好ましく、有機絶縁材料を用いて形成されることが特に好ましい。
　なお、層３２８を導電層とする場合、層３２８は画素電極の一部として機能することができる。
　表示装置５０Ｃが有する層３２８は、表示装置５０Ａ及び表示装置５０Ｂにも適用することができる。例えば、導電層３２４Ｒ、導電層３２４Ｇ、及び導電層３２４Ｂの凹部の少なくとも一部に、絶縁層２３７の代わりに層３２８を埋め込むことができる。
　図５８は、画素電極３１１の端部よりも層３１３の端部が外側に位置する例を示している。層３１３は、画素電極３１１の端部を覆うように形成される。このような構成とすることで、画素電極３１１の上面全体を発光領域とすることも可能となり、島状の層３１３の端部が画素電極３１１の端部よりも内側に位置する構成に比べて、開口率を高めることができる。また、画素電極３１１の側面を層３１３で覆うことにより、画素電極３１１と共通電極３１５とが接することを抑制することができるため、発光素子６０のショートを抑制することができる。
　画素電極３１１と層３１３との間には、絶縁層２３７が設けられていない。これにより、隣り合う発光素子６０の間の距離を小さくすることができる。したがって、表示装置５０Ｃは、高精細、又は高解像度の表示装置とすることができる。また、当該絶縁層を形成するためのマスクも不要となり、表示装置の作製コストを削減することができる。
　層３１３は、例えば、フォトリソグラフィ法、及びエッチング法を用いて形成することができる。具体的には、副画素毎に画素電極３１１を形成した後、複数の画素電極３１１にわたって、層３１３となる膜を成膜する。続いて、層３１３となる膜上にマスク層（犠牲層ともいう。）を形成し、マスク層上にフォトリソグラフィ法を用いてレジストマスクを形成する。その後、マスク層、及び層３１３となる膜を、例えば、エッチング法を用いて加工し、レジストマスクを除去する。例えば、マスク層を、第１のマスク層と、第１のマスク層上の第２のマスク層と、の２層構造とする。この場合、第２のマスク層上にレジストマスクを形成し、第２のマスク層を加工する。続いて、レジストマスクを除去する。その後、第２のマスク層を、例えば、ハードマスクとして、第１のマスク層、及び、層３１３となる膜を加工する。これにより、１つの画素電極３１１に対して、１つの島状の層３１３を形成する。よって、層３１３が副画素毎に分割され、副画素毎に島状の層３１３を形成することができる。例えば、層３１３となる膜の成膜から加工までの工程を３回行うことにより、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂを作り分けることができる。
　本明細書等において、マスク層とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、作製工程中において、当該発光層を保護する機能を有する層を指す。
　ファインメタルマスクを用いずに島状の層３１３を形成することにより、微細なサイズの層３１３を形成することができる。また、層３１３を発光素子６０毎に島状に設けることで、隣接する発光素子６０間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を抑制することができ、コントラストの極めて高い表示装置を実現することができる。特に、低輝度における電流効率の高い表示装置を実現することができる。
　本明細書等において、メタルマスク、又はファインメタルマスク（ＦＭＭ）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスという場合がある。また、本明細書等において、メタルマスク、又はＦＭＭを用いることなく作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスという場合がある。
　ファインメタルマスクを用いずに島状の層３１３を形成する場合、層３１３の表面が、表示装置の作製工程中に露出する。よって、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、発光層上のキャリア輸送層を有することが好ましい。又は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、発光層上のキャリアブロック層を有することが好ましい。又は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂは、それぞれ、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。以上により、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光素子６０の信頼性を高めることができる。
　また、発光素子６０をタンデム構造とする場合、例えば、層３１３が第１の発光ユニットと、第１の発光ユニット上の電荷発生層と、電荷発生層上の第２の発光ユニットと、を有する場合、第２の発光ユニットの表面が、表示装置の作製工程中に露出する。よって、第２の発光ユニットは、発光層上のキャリア輸送層を有することが好ましい。又は、第２の発光ユニットは、発光層上のキャリアブロック層を有することが好ましい。又は、第２の発光ユニットは、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。以上により、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光素子６０の信頼性を高めることができる。なお、発光ユニットを３つ以上有する場合は、最も上層に設けられる発光ユニットにおいて、発光層上のキャリア輸送層及びキャリアブロック層の一方又は双方を有することが好ましい。
　層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂに含まれる化合物の耐熱温度は、それぞれ、１００℃以上１８０℃以下であることが好ましく、１２０℃以上１８０℃以下が好ましく、１４０℃以上１８０℃以下がより好ましい。例えば、これらの化合物のガラス転移点（Ｔｇ）は、それぞれ、１００℃以上１８０℃以下であることが好ましく、１２０℃以上１８０℃以下が好ましく、１４０℃以上１８０℃以下がより好ましい。これにより、工程中に加わる熱により層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂがダメージを受けて発光効率が低下すること、及び、寿命が短くなることを抑制することができる。
　隣り合う発光素子６０の間の領域には、絶縁層３２５と、絶縁層３２５上の絶縁層３２７と、が設けられる。図５８では、絶縁層３２５及び絶縁層３２７の断面が複数示されているが、表示装置５０Ｃを上面から見た場合、絶縁層３２５及び絶縁層３２７は、それぞれ１つに繋がっている。つまり、表示装置５０Ｃは、例えば、絶縁層３２５及び絶縁層３２７を１つずつ有する構成とすることができる。なお、表示装置５０Ｃは、互いに分離された複数の絶縁層３２５を有してもよく、また、互いに分離された複数の絶縁層３２７を有してもよい。
　絶縁層３２５は、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂのそれぞれの側面と接する領域を有することが好ましい。絶縁層３２５が層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂと接する領域を有する構成とすることで、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂの膜剥がれを抑制することができる。絶縁層３２５と層３１３Ｒ、層３１３Ｇ、又は層３１３Ｂとが密着することで、隣り合う層３１３が絶縁層３２５によって固定される、又は、接着される効果を奏する。これにより、発光素子６０の信頼性を高めることができる。また、発光素子６０の作製歩留まりを高めることができる。
　絶縁層３２５には、保護層３３１に用いることができる材料を用いることができ、例えば、無機材料を用いることができる。特に、絶縁層３２５として酸化アルミニウムを用いると、絶縁層３２５と層３１３のエッチング選択比を高めることができ、層３１３を保護することができるため、好ましい。
　絶縁層３２５は、水及び酸素の少なくとも一方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層３２５は、水及び酸素の少なくとも一方の拡散を抑制する機能を有することが好ましい。また、絶縁層３２５は、水及び酸素の少なくとも一方を捕獲、又は固着する（ゲッタリングともいう。）機能を有することが好ましい。
　絶縁層３２５が、バリア絶縁層としての機能、又はゲッタリング機能を有することで、外部から各発光素子に拡散し得る不純物（代表的には、水及び酸素の少なくとも一方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高い表示装置を実現することができる。
　絶縁層３２７は、絶縁層３２５に形成された凹部を充填するように、絶縁層３２５上に設けられる。絶縁層３２７は、絶縁層３２５を介して、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂのそれぞれの上面の一部及び側面と重なる構成とすることができる。絶縁層３２７は、絶縁層３２５の側面の少なくとも一部を覆うことが好ましい。絶縁層３２５及び絶縁層３２７を設けることで、隣り合う島状の層の間を埋めることができるため、島状の層上に設ける層、例えば、共通電極３１５の被形成面の凹凸を低減し、当該層の被覆性を高めることができる。したがって、共通電極３１５の段切れによる接続不良を抑制することができる。また、段差によって共通電極３１５の膜厚が局所的に薄くなり、電気抵抗が上昇することを抑制することができる。なお、絶縁層３２７の上面は、より平坦性の高い形状を有することが好ましいが、凸部、凸曲面、凹曲面、又は凹部を有してもよい。
　絶縁層３２７として、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の有機樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書等において、アクリル樹脂とは、ポリメタクリル酸エステル、又はメタクリル樹脂だけを示すものではなく、広義のアクリル系ポリマー全体を示す場合がある。なお、これら絶縁層３２７に用いることができる材料は、層３２８にも用いることができる。
　発光素子６０Ｒが有する層３１３Ｒ上に、マスク層３１８Ｒが位置し、発光素子６０Ｇが有する層３１３Ｇ上に、マスク層３１８Ｇが位置し、発光素子６０Ｂが有する層３１３Ｂ上に、マスク層３１８Ｂが位置する。マスク層３１８（マスク層３１８Ｒ、マスク層３１８Ｇ、及びマスク層３１８Ｂ）は、発光領域を囲むように設けられる。言い換えると、マスク層３１８は、発光領域と重なる部分に開口を有する。マスク層３１８Ｒは、層３１３Ｒを形成する際に層３１３Ｒ上に設けたマスク層の一部が残存しているものである。同様に、マスク層３１８Ｇは層３１３Ｇを形成する際、マスク層３１８Ｂは層３１３Ｂを形成する際に、それぞれ設けたマスク層の一部が残存しているものである。このように、本発明の一態様の表示装置は、その作製時に層３１３を保護するために用いるマスク層が一部残存していてもよい。
　なお、図５８では、マスク層３１８を単層構造としているが、マスク層３１８を積層構造としてもよい。例えば、マスク層３１８を２層構造としてもよく、３層以上の積層構造としてもよい。また、層３１３となる膜を形成した後、マスク層として第１のマスク層と、第１のマスク層上の第２のマスク層と、を形成する場合がある。その後、これらのマスク層を用いて層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂを形成した後、第２のマスク層を除去し、その後に層３１３に達する開口を第１のマスク層に形成する場合がある。以上の場合、表示装置５０Ｃに残存するマスク層３１８は、単層構造となる。つまり、マスク層３１８に含まれる層の数が、表示装置５０Ｃの作製工程で形成するマスク層に含まれる層の数より少なくなる場合がある。
　表示装置５０Ｃにおいて、層３１３Ｒ上、層３１３Ｇ上、層３１３Ｂ上、及び絶縁層３２７上に共通層３１４が設けられ、共通層３１４上に共通電極３１５が設けられる。共通層３１４は、共通電極３１５と同様に、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂで共有される。発光素子６０が共通層３１４を有する場合、層３１３と共通層３１４をまとめてＥＬ層ということができる。なお、ＥＬ層に共通層３１４を含めなくてもよい。
　共通層３１４は、例えば、電子注入層、又は正孔注入層を有する。又は、共通層３１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有してもよい。ここで、共通層３１４が有する層は、層３１３には設けない構成とすることができる。例えば、共通層３１４が電子注入層を有する場合は、層３１３は電子注入層を有さなくてもよい。また、共通層３１４が正孔注入層を有する場合は、層３１３は正孔注入層を有さなくてもよい。
　表示装置に共通層３１４を設ける場合、共通電極３１５は、共通層３１４の成膜後、間にエッチング等の工程を挟まずに連続して成膜することができる。例えば、真空中で共通層３１４を形成した後、基板１０２を大気中に取り出すことなく、真空中で共通電極３１５を形成することができる。これにより、表示装置に共通層３１４を設けない場合より、共通電極３１５の下面を清浄な面とすることができる。以上より、層３１３を形成後、層３１３の表面を、例えば、大気に暴露する場合は、表示装置に共通層３１４を設けることが好ましい。
　図５８では、接続部１４０に共通層３１４が設けられない例を示している。例えば、成膜エリアを規定するためのマスク（ファインメタルマスクと区別して、エリアマスク、又はラフメタルマスクともいう。）を用いることで、共通層３１４と、共通電極３１５と、で成膜される領域を変えることができる。
　ここで、共通層３１４の厚さ方向の電気抵抗が無視できる程度に小さい場合、導電層３２３と、共通電極３１５と、の間に共通層３１４が設けられる場合であっても、導電層３２３と、共通電極３１５と、の導通を確保することができる。表示部２０だけでなく、接続部１４０にも共通層３１４を設けることで、例えば、エリアマスクも含めたメタルマスクを用いずに、共通層３１４を形成することができる。よって、表示装置５０Ｃの作製工程を簡略化することができる。
　図５８では、表示装置５０Ｃをトップエミッション型の表示装置としているが、表示装置５０Ｃはボトムエミッション型の表示装置としてもよいし、デュアルエミッション型の表示装置としてもよい。
　表示装置５０Ｃの構成は、表示装置５０Ａ及び表示装置５０Ｂにも適用することができる。具体的には、発光素子６０の構成、絶縁層２３７を有さない点、絶縁層３２５を有する点、及び絶縁層３２７を有する点のうち、少なくとも１つを、表示装置５０Ａ及び表示装置５０Ｂにも適用することができる。
［表示装置５０Ｄ］
　図５９は、表示装置５０Ｄの構成例を示す断面図である。表示装置５０Ｄは、表示装置５０Ａの変形例であり、タッチセンサを有する点が、表示装置５０Ａと異なる。図５９では、タッチセンサが設けられる検知部３８７の構成例を示している。
　本明細書等において、タッチセンサを有する表示装置を、タッチパネルという。
　表示装置５０Ｄでは、基板１５２上に接着層３９６が設けられ、接着層３９６上に絶縁層３９５が設けられる。これにより、基板１５２と絶縁層３９５が、接着層３９６により貼り合わされる。また、絶縁層３９５上には、基板３３０が設けられる。
　検知部３８７において、基板３３０の基板１５２側の面に、タッチセンサとして検知素子３８０（検知デバイス、センサ素子、又はセンサデバイスともいう。）が設けられる。検知素子３８０により、指又はスタイラス等の被検知体の、表示装置５０Ｄへの近接又は接触を検知することができる。
　検知素子３８０は、電極３８１及び電極３８２を有する。図５９では、電極３８１が、電極３８３及び電極３８４を有する例を示している。
　電極３８２と電極３８３は、同一の層に設けることができる。よって、電極３８２と電極３８３は、同一の材料を有することができ、また、同一の工程で形成することができる。例えば、電極３８２と電極３８３は、同一の導電膜を加工することで形成することができる。
　また、検知部３８７において、絶縁層３９５は、電極３８２及び電極３８３の少なくとも一部を覆うように設けられる。電極３８４は、絶縁層３９５に設けられる開口を介して、電極３８２を挟むように設けられる２つの電極３８３と電気的に接続される。よって、電極３８４は、電極３８２と重なる領域を有する。
　電極３８２、電極３８３、及び電極３８４として、抵抗率が低い材料、具体的には、例えば、金属を用いることが好ましい。電極３８２、電極３８３、及び電極３８４として、例えば、メタルメッシュを用いることができる。また、電極３８２、電極３８３、及び電極３８４のうち、少なくとも１つを、金属層と反射率の小さい層（暗色層ともいう。）との積層としてもよい。暗色層の一例として、酸化銅を含む層、及び、塩化銅又は塩化テルルを含む層等が挙げられる。また、暗色層として、Ａｇ粒子、Ａｇファイバー、又はＣｕ粒子等の金属微粒子、カーボンナノチューブ（ＣＮＴ）、又はグラフェン等のナノ炭素粒子、及び、ＰＥＤＯＴ、ポリアニリン、又はポリピロール等の導電性高分子等が挙げられる。さらに、電極３８２、電極３８３、及び電極３８４として、例えば、画素電極３１１に用いることができる材料を用いることができる。
　なお、例えば、電極３８３は、発光素子６０と重なる領域を有してもよい。この場合、例えば、電極３８３には、可視光に対する透過性が高い材料を用いる。当該材料として、例えば、共通電極３１５に用いることができる材料が挙げられる。
　基板３３０の、基板１５２と重ならない領域には、配線３４２、導電層３４４、接続層３０９、及びＦＰＣ３５０が設けられる。配線３４２とＦＰＣ３５０は、接続部３０７において、導電層３４４及び接続層３０９を介して電気的に接続される。配線３４２は、電極３８２及び電極３８３と同一の層に設けることができる。よって、配線３４２は、電極３８２及び電極３８３と同一の材料を有することができ、また、同一の工程で形成することができる。例えば、配線３４２、電極３８２、及び電極３８３は、同一の導電膜を加工することで形成することができる。また、導電層３４４は、電極３８４と同一の層に設けることができる。よって、導電層３４４は、電極３８４と同一の材料を有することができ、また、同一の工程で形成することができる。例えば、導電層３４４及び電極３８４は、同一の導電膜を加工することで形成することができる。
　接続部３０７には、ＦＰＣ３５０と、導電層３４４と、を電気的に接続させるため、絶縁層３９５が設けられていない部分が生じる。例えば、絶縁層３９５を基板３３０上全体に成膜した後、配線３４２に達する開口を絶縁層３９５に形成することで、配線３４２を露出させることができる。その後、導電層３４４を形成し、導電層３４４と電気的に接続されるように接続層３０９、及びＦＰＣ３５０を設ける。以上により、配線３４２とＦＰＣ３５０を、導電層３４４及び接続層３０９を介して、電気的に接続することができる。
　接続層３０９としては、接続層２４２と同様に、ＡＣＦ、又はＡＣＰ等を用いることができる。
　なお、表示装置５０Ｂ及び表示装置５０Ｃに、検知素子３８０を設けてもよい。これにより、表示装置５０Ｂ及び表示装置５０Ｃが、タッチパネルとしての機能を有することができる。
　図５９が有する検知素子３８０は、静電容量方式の検知素子としている。静電容量方式としては、表面型静電容量方式、及び投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、及び相互容量方式等がある。相互容量方式を用いると、同時多点検出が可能となる。なお、本発明の一態様の表示装置が有する検知素子は、静電容量方式に限られず、例えば、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、又は感圧方式等様々な方式を用いることができる。
　図５９に示す表示装置５０Ｄは、基板３３０上に検知素子３８０を形成し、基板１５２に貼り合わせる構成であるが、本発明の一態様はこれに限らない。例えば、基板１０２と基板１５２の間に、検知素子３８０を形成してもよい。
［表示装置５０Ｅ］
　図６０は、表示装置５０Ｅの構成例を示す断面図である。表示装置５０Ｅは、表示装置５０Ａの変形例であり、表示素子として液晶素子６９を有する点が、表示装置５０Ａと異なる。図６０では、液晶素子６９として、液晶素子６９Ｒ、液晶素子６９Ｇ、及び液晶素子６９Ｂを示している。
　液晶素子６９は、画素電極３１１と共通電極３１５を有し、画素電極３１１と、共通電極３１５と、の間に液晶層３４６が設けられる。図６０において、液晶素子６９Ｒが有する画素電極３１１を画素電極３１１Ｒとし、液晶素子６９Ｇが有する画素電極３１１を画素電極３１１Ｇとし、液晶素子６９Ｂが有する画素電極３１１を画素電極３１１Ｂとする。また、画素電極３１１と、液晶層３４６と、の間には絶縁層３４８が設けられ、液晶層３４６と、共通電極３１５と、の間には絶縁層３４５が設けられる。絶縁層３４８及び絶縁層３４５は、配向膜としての機能を有する。
　液晶素子６９間には、スペーサ３４７が設けられる。スペーサ３４７は、絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極３１１と、共通電極３１５と、の間隔（セルギャップ）を制御するために設けられる。なお、スペーサ３４７は、球状のスペーサとしてもよい。
　共通電極３１５上には、保護層３３１が設けられる。また、保護層３３１上に遮光層３１７が設けられる。さらに、表示部２０において、保護層３３１上の、遮光層３１７が設けられない領域には、着色層３４９Ｒ、着色層３４９Ｇ、又は着色層３４９Ｂが設けられる。ここで、着色層３４９Ｒの端部、着色層３４９Ｇの端部、及び着色層３４９Ｂの端部は、遮光層３１７の端部と重なる。遮光層３１７上、着色層３４９Ｒ上、着色層３４９Ｇ上、及び着色層３４９Ｂ上には、基板１５２が設けられる。また、接着層１４２を介して、絶縁層２３５と保護層３３１が接着される。
　表示装置５０Ｅを作製するには、基板１０２上に共通電極３１５まで形成する。これにより、基板１０２上にトランジスタ２０１、トランジスタ２０５、及び液晶素子６９等が形成される。また、基板１５２上に遮光層３１７を形成し、その後、基板１５２上に着色層３４９（着色層３４９Ｒ、着色層３４９Ｇ、及び着色層３４９Ｂ）を形成する。基板１５２上に遮光層３１７及び着色層３４９を形成した後、遮光層３１７上、及び、着色層３４９上に保護層３３１を形成する。その後、基板１０２と基板１５２とを、接着層１４２を用いて貼り合わせる。具体的には、基板１０２上の絶縁層２３５と、基板１５２上の保護層３３１とを、接着層１４２を用いて貼り合わせる。以上により、表示装置５０Ｅを作製することができる。
　表示装置５０Ｅには、バックライトが設けられる。バックライトは、基板１０２側に設けることができ、具体的には、基板１０２よりも外側（トランジスタ２０１及びトランジスタ２０５の形成面と反対側）に設けることができる。なお、表示装置５０Ｅを反射型の液晶表示装置とする場合、表示装置５０Ｅにバックライトを設けなくてもよい。
　着色層３４９Ｒは、液晶素子６９Ｒと重なる領域を有し、例えば、赤色の光の透過率が、他の色の光の透過率より高い。これにより、液晶素子６９Ｒが射出する光は、赤色の光として表示装置５０Ｅの外部に取り出される。また、着色層３４９Ｇは、液晶素子６９Ｇと重なる領域を有し、例えば、緑色の光の透過率が、他の色の光の透過率より高い。これにより、液晶素子６９Ｇが射出する光は、緑色の光として表示装置５０Ｅの外部に取り出される。さらに、着色層３４９Ｂは、液晶素子６９Ｂと重なる領域を有し、例えば、青色の光の透過率が、他の色の光の透過率より高い。これにより、液晶素子６９Ｂが射出する光は、青色の光として表示装置５０Ｅの外部に取り出される。以上により、表示装置５０Ｅは、フルカラー表示を行うことができる。
　隣接する着色層３４９は、互いに重なる領域を有してもよい。例えば、隣接する着色層３４９は、スペーサ３４７上で互いに重なる領域を有してもよい。例えば、図６０に示す断面において、着色層３４９Ｇの一方の端部は着色層３４９Ｒと重なり、着色層３４９Ｇの他方の端部は着色層３４９Ｂと重なってもよい。これにより、液晶素子６９から射出される光が、隣接する着色層３４９に入射されて、表示装置５０Ｅの外部に取り出されることを抑制することができる。例えば、液晶素子６９Ｒから射出された光が、着色層３４９Ｇに入射されて表示装置５０Ｅの外部に取り出されることを抑制することができる。以上より、表示装置５０Ｅを、表示品位が高い表示装置とすることができる。なお、隣接する着色層３４９は、互いに重なる領域を有さなくてもよい。この場合、図６０に示すように、隣接する着色層３４９の間に遮光層３１７を設けることで、液晶素子６９から射出される光が、隣接する着色層３４９に入射されて表示装置５０Ｅの外部に取り出されることを抑制することができる。
　着色層３４９に用いることのできる材料としては、金属材料、樹脂材料、及び、顔料又は染料が含まれた樹脂材料等が挙げられる。着色層３４９は、例えば、インクジェット法を用いて形成することができる。なお、表示装置５０Ｅが遮光層を有する場合、遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、及び、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。また、遮光層は、例えば、インクジェット法を用いて形成することができる。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜と、の積層構造を用いることができる。
　なお、図６０では、縦電界方式の液晶素子を有する表示装置の例を示したが、本発明の一態様はこれに限られず、例えば、横電界方式の液晶素子を有する表示装置としてもよい。横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために、５重量％以上のカイラル剤を混合させた液晶組成物を液晶層３４６に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性を示す。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また、配向膜を設けなくてもよいため、ラビング処理も不要となる。よって、ラビング処理によって引き起こされる静電破壊を抑制することができ、作製工程中の表示装置の不良又は破損を軽減することができる。
　表示装置５０Ｅは、例えば、図５９に示すような検知素子３８０を設け、タッチパネルとしての機能を有してもよい。
　表示装置５０Ｅが有する着色層３４９Ｒ、着色層３４９Ｇ、及び着色層３４９Ｂは、発光素子６０を有する表示装置、具体的には、表示装置５０Ａ乃至表示装置５０Ｃ等に設けてもよい。例えば、発光素子６０Ｒと重なる領域を有するように着色層３４９Ｒを設け、発光素子６０Ｇと重なる領域を有するように着色層３４９Ｇを設け、発光素子６０Ｂと重なる領域を有するように着色層３４９Ｂを設けることができる。例えば、表示装置５０Ａ及び表示装置５０Ｃのようなトップエミッション型の表示装置では、発光素子６０と、基板１５２と、の間に着色層３４９を設けることができ、具体的には、保護層３３１と基板１５２の間に着色層３４９を設けることができる。例えば、保護層３３１上に着色層３４９を設けることができ、具体的には、保護層３３１と接する領域を有するように着色層３４９を設けることができる。この場合、保護層３３１は、平坦化されていることが好ましい。ここで、隣接する着色層３４９が、互いに重なる領域を有する構成とすることにより、遮光層３１７を設けない構成とすることができる。また、基板１５２に着色層３４９を設けてもよい。この場合、例えば、着色層３４９の一部が遮光層３１７と接する構成とすることができ、これにより、着色層３４９の端部を遮光層３１７に重ねることができる。
　また、表示装置５０Ｂのようなボトムエミッション型の表示装置では、発光素子６０と、基板１０２と、の間に着色層３４９を設けることができる。例えば、絶縁層２１８上に着色層３４９を設けることができる。
　発光素子６０を有する表示装置に着色層３４９Ｒ、着色層３４９Ｇ、及び着色層３４９Ｂを設けることにより、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂが、互いに同一の色の光を発する発光素子、例えば、白色の光を発する発光素子であったとしても、表示部２０にフルカラーの画像を表示させることができる。発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂを、互いに同一の色の光を発する発光素子とすることにより、層３１３Ｒ、層３１３Ｇ、及び層３１３Ｂを、同一の工程で形成することができる。これにより、表示装置の作製工程を簡略化することができ、表示装置の歩留まりを高くすることができる。よって、低価格な表示装置を実現することができる。一方、着色層３４９を設けない構成とすることにより、着色層３４９を設ける場合より表示装置の光取り出し効率を高めることができる。これにより、表示部２０に明るい画像を表示することができる。また、表示部２０に表示される画像の輝度が等しい場合、着色層３４９を設けない場合の方が、着色層３４９を設ける場合よりも発光素子６０の発光輝度を小さくすることができるため、表示装置の消費電力を低減することができる。
　なお、発光素子６０を有する表示装置に、着色層３４９Ｒ、着色層３４９Ｇ、及び着色層３４９Ｂを設ける場合であっても、発光素子６０Ｒ、発光素子６０Ｇ、及び発光素子６０Ｂが互いに異なる光を発してもよい。例えば、着色層３４９Ｒは、赤色の光の透過率が他の色の光の透過率より高く、着色層３４９Ｇは、緑色の光の透過率が他の色の光の透過率より高く、着色層３４９Ｂは、青色の光の透過率が他の色の光の透過率より高い場合、発光素子６０Ｒは赤色の光を発し、発光素子６０Ｇは緑色の光を発し、発光素子６０Ｂは青色の光を発してもよい。この場合、着色層３４９を設けることにより、発光素子６０を有する副画素から射出される光の色純度を高めることができる。よって、表示品位が高い表示装置を実現することができる。一方、前述のように、着色層３４９を設けない構成とすることにより、着色層３４９を設ける場合よりも、表示装置の光取り出し効率を高めることができる。
　本実施の形態で示される複数の構成例は、適宜組み合わせることができる。また、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の電子機器について、図６１Ａ乃至図６３Ｇを用いて説明する。
　本実施の形態の電子機器は、表示部に本発明の一態様の表示装置を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易である。したがって、様々な電子機器の表示部に用いることができる。
　電子機器として、例えば、テレビジョン装置、デスクトップ型若しくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器として、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。
　本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、又はそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方又は双方を有する表示装置を用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。
　本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を検知、検出、又は測定する機能を含むもの）を有してもよい。
　本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出す機能等を有することができる。
　図６１Ａ乃至図６１Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも１つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどの少なくとも１つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。
　図６１Ａに示す電子機器７００Ａ、及び、図６１Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない。）と、一対の装着部７２３と、制御部（図示しない。）と、撮像部（図示しない。）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。
　表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。
　電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。
　電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。
　通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、又は無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。
　電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリが設けられており、無線及び有線の一方又は双方によって充電することができる。
　筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作又はスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止又は再開などの処理を実行することが可能となり、スライド操作により、早送り又は早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。
　タッチセンサモジュールとして、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、光学方式等、種々の方式を採用することができる。特に、静電容量方式又は光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。
　光学方式のタッチセンサを用いる場合には、受光素子として、光電変換素子を用いることができる。光電変換素子の活性層には、無機半導体及び有機半導体の一方又は双方を用いることができる。
　図６１Ｃに示す電子機器８００Ａ、及び、図６１Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。
　表示部８２０には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。
　表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。
　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａ又は電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。
　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。
　装着部８２３により、使用者は電子機器８００Ａ又は電子機器８００Ｂを頭部に装着することができる。なお、図６１Ｃなどにおいては、メガネのつる（テンプルともいう。）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型又はバンド型の形状としてもよい。
　撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。
　なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部とも呼ぶ。）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部として、例えばイメージセンサ、又は、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　Ａｎｄ　Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。
　電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有してもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一又は複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドフォン、イヤフォン、又はスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。
　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有してもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。
　本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有してもよい。イヤフォン７５０は、通信部（図示しない。）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図６１Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。また、例えば、図６１Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。
　電子機器がイヤフォン部を有してもよい。図６１Ｂに示す電子機器７００Ｂは、イヤフォン部７２７を有する。例えば、イヤフォン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤフォン部７２７と制御部とをつなぐ配線の一部は、筐体７２１又は装着部７２３の内部に配置されていてもよい。
　同様に、図６１Ｄに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１又は装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有してもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。
　なお、電子機器は、イヤフォン又はヘッドフォンなどを接続することができる音声出力端子を有してもよい。また、電子機器は、音声入力端子及び音声入力機構の一方又は双方を有してもよい。音声入力機構として、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。
　このように、本発明の一態様の電子機器として、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂなど）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂなど）と、のどちらも好適である。
　本発明の一態様の電子機器は、有線又は無線によって、イヤフォンに情報を送信することができる。
　図６２Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用することができる。
　図６２Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には、透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない。）により固定されている。
　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１に、本発明の一態様の可撓性を有する表示装置を適用することができる。そのため、極めて軽量な電子機器を実現することができる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、表示部６５０２の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現することができる。
　図６２Ｃに、テレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　表示部７０００に、本発明の一態様の表示装置を適用することができる。
　図６２Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。又は、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有してもよい。リモコン操作機７１１１が備える操作キー又はタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
　なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。
　図６２Ｄに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
　表示部７０００に、本発明の一態様の表示装置を適用することができる。
　図６２Ｅ及び図６２Ｆに、デジタルサイネージの一例を示す。
　図６２Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、又は操作スイッチを含む。）、接続端子、各種センサ、マイクロフォン等を有することができる。
　図６２Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
　図６２Ｅ及び図６２Ｆにおいて、表示部７０００に、本発明の一態様の表示装置を適用することができる。
　表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
　表示部７０００にタッチパネルを適用することで、表示部７０００に画像又は動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報若しくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
　図６２Ｅ及び図６２Ｆに示すように、デジタルサイネージ７３００又はデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１又は情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１又は情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１又は情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
　デジタルサイネージ７３００又はデジタルサイネージ７４００に、情報端末機７３１１又は情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。
　図６３Ａ乃至図６３Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を検知、検出、又は測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図６３Ａ乃至図６３Ｇにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。
　図６３Ａ乃至図６３Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有してもよい。また、電子機器にカメラ等を設け、静止画又は動画を撮影し、記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有してもよい。
　図６３Ａ乃至図６３Ｇに示す電子機器の詳細について、以下説明を行う。
　図６３Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図６３Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例として、電子メール、ＳＮＳ、電話などの着信の通知、電子メール又はＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、電波強度などがある。又は、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図６３Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図６３Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の左側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。
　図６３Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図６３Ｅ乃至図６３Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図６３Ｅは携帯情報端末９２０１を展開した状態、図６３Ｇは折り畳んだ状態、図６３Ｆは図６３Ｅと図６３Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１０Ｆ：半導体装置、１０Ｇ：半導体装置、１０Ｈ：半導体装置、１０Ｉ：半導体装置、１０Ｊ：半導体装置、１０Ｋ：半導体装置、１０Ｌ：半導体装置、１０Ｍ：半導体装置、１０Ｎ：半導体装置、１０Ｏ：半導体装置、１０Ｐ：半導体装置、１０Ｑ：半導体装置、１０Ｒ：半導体装置、１０：半導体装置、１１：走査線駆動回路、１３：信号線駆動回路、１５：電源回路、１７：基準電位生成回路、２０：表示部、２１：画素、２３Ｂ：副画素、２３Ｇ：副画素、２３Ｒ：副画素、２３：副画素、３０：表示装置、４０Ａ：画素回路、４０Ａ＿２：画素回路、４０Ｂ：画素回路、４０Ｃ：画素回路、４０Ｄ：画素回路、４０Ｅ：画素回路、４１ａ：配線、４１ｂ：配線、４１ｃ：配線、４１ｄ：配線、４１ｅ：配線、４１ｆ：配線、４１ｇ：配線、４１ｈ：配線、４１：配線、４３ａ：配線、４３ｂ：配線、４３：配線、４５：配線、４７：配線、４８：配線、４９：配線、５０Ａ：表示装置、５０Ｂ：表示装置、５０Ｃ：表示装置、５０Ｄ：表示装置、５０Ｅ：表示装置、５１：トランジスタ、５２：トランジスタ、５３：トランジスタ、５４：トランジスタ、５７：容量、５７ｂ：容量、５８：容量、６０Ｂ：発光素子、６０Ｇ：発光素子、６０Ｒ：発光素子、６０：発光素子、６１：トランジスタ、６２：トランジスタ、６３：トランジスタ、６４：トランジスタ、６５：トランジスタ、６６：トランジスタ、６７：容量、６８：容量、６９Ｂ：液晶素子、６９Ｇ：液晶素子、６９Ｒ：液晶素子、６９：液晶素子、７０：記憶装置、７１：ワード線駆動回路、７３：ビット線駆動回路、７５：電源回路、８０：記憶部、８１Ａ：メモリセル、８１Ｂ：メモリセル、８１Ｃ：メモリセル、８１Ｄ：メモリセル、８１：メモリセル、８２：領域、９１：開口、１００Ａ：トランジスタ、１００Ｅ：トランジスタ、１００Ｆ：トランジスタ、１００Ｉ：トランジスタ、１００Ｊ：トランジスタ、１００Ｋ：トランジスタ、１００Ｋ＿１：トランジスタ、１００Ｋ＿２：トランジスタ、１００Ｌ：トランジスタ、１００Ｍ：トランジスタ、１００Ｎ：トランジスタ、１００Ｏ：トランジスタ、１００：トランジスタ、１０２：基板、１０４ｆ：導電膜、１０４：導電層、１０６：絶縁層、１０７ｆ：絶縁膜、１０７：絶縁層、１０８ｆ：金属酸化物膜、１０８＿１：半導体層、１０８＿２：半導体層、１０８：半導体層、１１０ａ：絶縁層、１１０ｂ：絶縁層、１１０ｂｆ：絶縁膜、１１０ｃ：絶縁層、１１０ｄ：絶縁層、１１０ｄｆ：絶縁膜、１１０ｅ：絶縁層、１１０ｆ：絶縁層、１１０ｇ：絶縁層、１１０＿１：絶縁層、１１０＿１ｆ：絶縁膜、１１０＿２：絶縁層、１１０：絶縁層、１１２ａ：導電層、１１２ａｆ：導電膜、１１２Ｂ：導電層、１１２ｂ：導電層、１１２ｂｆ：導電膜、１１２ｂ＿１：導電層、１１２ｂ＿２：導電層、１１２ｂ＿３：導電層、１１２ｃ：導電層、１１２ｃ＿１：導電層、１１２ｃ＿２：導電層、１２９：開口、１４０：接続部、１４１＿１：開口、１４１＿２：開口、１４１：開口、１４２：接着層、１４３＿１：開口、１４３＿２：開口、１４３：開口、１５２：基板、１６４：回路、１６５：配線、１６６：導電層、１７２：ＦＰＣ、１７３：ＩＣ、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００Ｄ：トランジスタ、２００Ｅ：トランジスタ、２００Ｆ：トランジスタ、２００Ｇ：トランジスタ、２００Ｈ：トランジスタ、２００Ｉ：トランジスタ、２００Ｊ：トランジスタ、２００Ｋ：トランジスタ、２００Ｌ：トランジスタ、２００Ｍ：トランジスタ、２００Ｎ：トランジスタ、２００Ｏ：トランジスタ、２００：トランジスタ、２０１：トランジスタ、２０２ａ：導電層、２０２Ｂ：導電層、２０２ｂ：導電層、２０２ｂ＿１：導電層、２０２ｂ＿２：導電層、２０２ｃ：導電層、２０４：導電層、２０５Ｂ：トランジスタ、２０５Ｇ：トランジスタ、２０５Ｒ：トランジスタ、２０５：トランジスタ、２０８：半導体層、２１０＿１：絶縁層、２１０＿２：絶縁層、２１４：接続部、２１８：絶縁層、２３５：絶縁層、２３７：絶縁層、２４１：開口、２４２：接続層、２４３：開口、３００Ａ：トランジスタ、３００Ｂ：トランジスタ、３００：トランジスタ、３０２ａ：導電層、３０２ｂ：導電層、３０４：導電層、３０７：接続部、３０８：半導体層、３０９：接続層、３１１Ｂ：画素電極、３１１Ｇ：画素電極、３１１Ｒ：画素電極、３１１：画素電極、３１２：導電層、３１３Ｂ：層、３１３Ｇ：層、３１３Ｒ：層、３１３：層、３１４：共通層、３１５：共通電極、３１７：遮光層、３１８Ｂ：マスク層、３１８Ｇ：マスク層、３１８Ｒ：マスク層、３１８：マスク層、３２３：導電層、３２４Ｂ：導電層、３２４Ｇ：導電層、３２４ｐ：導電層、３２４Ｒ：導電層、３２４：導電層、３２５：絶縁層、３２６Ｂ：導電層、３２６Ｇ：導電層、３２６ｐ：導電層、３２６Ｒ：導電層、３２６：導電層、３２７：絶縁層、３２８：層、３２９Ｂ：導電層、３２９Ｇ：導電層、３２９ｐ：導電層、３２９Ｒ：導電層、３２９：導電層、３３０：基板、３３１：保護層、３４１：開口、３４２：配線、３４３：開口、３４４：導電層、３４５：絶縁層、３４６：液晶層、３４７：スペーサ、３４８：絶縁層、３４９Ｂ：着色層、３４９Ｇ：着色層、３４９Ｒ：着色層、３４９：着色層、３５０：ＦＰＣ、３５３：絶縁層、３８０：検知素子、３８１：電極、３８２：電極、３８３：電極、３８４：電極、３８７：検知部、３９５：絶縁層、３９６：接着層、４４１：開口、７００Ａ：電子機器、７００Ｂ：電子機器、７２１：筐体、７２３：装着部、７２７：イヤフォン部、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００２：カメラ、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９１０３：タブレット端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (8)

  1. 　第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタは、第１の導電層、第２の導電層、第３の導電層、第１の半導体層、及び、第１の絶縁層を有し、
    　前記第２の導電層は、前記第１の導電層上に設けられ、
    　前記第１の半導体層は、前記第１の導電層の上面、及び、前記第２の導電層と接し、
    　前記第１の絶縁層は、前記第１の半導体層の上面と接し、
    　前記第３の導電層は、前記第１の半導体層と重なる領域を有するように、前記第１の絶縁層上に設けられ、
    　前記第２のトランジスタは、第４の導電層、第５の導電層、第６の導電層、第２の半導体層、及び、前記第１の絶縁層を有し、
    　前記第５の導電層は、前記第４の導電層上に設けられ、
    　前記第２の半導体層は、前記第４の導電層の上面、及び、前記第５の導電層と接し、
    　前記第１の絶縁層は、前記第２の半導体層の上面と接し、
    　前記第６の導電層は、前記第２の半導体層と重なる領域を有するように、前記第１の絶縁層上に設けられ、
    　前記第１の導電層と前記第２の導電層との間、及び、前記第４の導電層と前記第５の導電層との間に、第２の絶縁層が設けられ、
    　前記第１の導電層と前記第２の導電層との間における前記第２の絶縁層の膜厚と、前記第４の導電層と前記第５の導電層との間における前記第２の絶縁層の膜厚と、はそれぞれ異なる、
    　半導体装置。
  2. 　請求項１において、
    　前記第１の半導体層、及び、前記第２の半導体層は、それぞれ金属酸化物を有する、
    　半導体装置。
  3. 　請求項１又は請求項２において、
    　前記第２の絶縁層は、第３の絶縁層と、第４の絶縁層と、を有し、
    　前記第３の絶縁層は、前記第４の導電層上に島状に設けられ、
    　前記第４の絶縁層は、前記第１の導電層上、及び、前記第３の絶縁層上に設けられる、
    　半導体装置。
  4. 　請求項１又は請求項２において、
    　前記第２の絶縁層は、第３の絶縁層と、第４の絶縁層と、を有し、
    　前記第３の絶縁層は、前記第１の導電層上、及び、前記第４の導電層上に設けられ、
    　前記第４の絶縁層は、前記第１の導電層と重なる領域に開口を有するように、前記第３の絶縁層上に設けられる、
    　半導体装置。
  5. 　請求項１又は請求項２において、
    　前記第２の絶縁層は、第３の絶縁層と、第４の絶縁層と、を有し、
    　前記第３の絶縁層は、島状に設けられ、
    　前記第１の導電層は、前記第３の絶縁層上に設けられ、
    　前記第４の絶縁層は、前記第１の導電層上、及び、前記第４の導電層上に設けられる、
    　半導体装置。
  6. 　第１の導電膜を形成し、
    　前記第１の導電膜を加工して、第１の導電層及び第２の導電層を形成し、
    　前記第１の導電層上及び前記第２の導電層上に、第１の絶縁膜を形成し、
    　前記第１の絶縁膜を加工して、前記第２の導電層と重なる第１の絶縁層を形成し、
    　前記第１の導電層、前記第２の導電層、及び、前記第１の絶縁層上に、第２の絶縁層を形成し、
    　前記第２の絶縁層上に、第２の導電膜を形成し、
    　前記第２の導電膜を加工して、前記第１の導電層と重なる第３の導電層と、前記第２の導電層と重なる第４の導電層と、を形成し、
    　前記第３の導電層、及び、前記第４の導電層の一部を除去して、それぞれ、第１の開口を有する第５の導電層、及び、第２の開口を有する第６の導電層を形成し、
    　前記第１の開口と重なる領域の前記第２の絶縁層、並びに、前記第２の開口と重なる領域の前記第１の絶縁層及び前記第２の絶縁層を除去して、それぞれ、第３の開口、及び、第４の開口を形成し、
    　前記第１の開口、前記第２の開口、前記第３の開口、及び、前記第４の開口を覆って、前記第１の導電層の上面、前記第２の導電層の上面、前記第５の導電層の上面及び側面、前記第６の導電層の上面及び側面、前記第１の絶縁層の側面、並びに、前記第２の絶縁層の側面と接する金属酸化物膜を形成し、
    　前記金属酸化物膜を島状に加工して、前記第１の導電層の上面、前記第２の絶縁層の側面、並びに、前記第５の導電層の上面及び側面と接する第１の半導体層と、前記第２の導電層の上面、前記第１の絶縁層の側面、前記第２の絶縁層の側面、並びに、前記第６の導電層の上面及び側面と接する第２の半導体層と、を形成し、
    　前記第１の半導体層上、前記第２の半導体層上、前記第５の導電層上、前記第６の導電層上、及び、前記第２の絶縁層上に、第３の絶縁層を形成し、
    　前記第３の絶縁層上に、第３の導電膜を形成し、
    　前記第３の導電膜を加工して、前記第１の導電層及び前記第１の半導体層と重なる第７の導電層と、前記第２の導電層及び前記第２の半導体層と重なる第８の導電層と、を形成する、
    　半導体装置の作製方法。
  7. 　第１の導電膜を形成し、
    　前記第１の導電膜を加工して、第１の導電層及び第２の導電層を形成し、
    　前記第１の導電層上及び前記第２の導電層上に、第１の絶縁層と、前記第１の絶縁層上の第１の絶縁膜と、を形成し、
    　前記第１の絶縁膜を加工して、前記第１の導電層と重なる領域に第１の開口を有する第２の絶縁層を形成し、
    　前記第１の絶縁層及び前記第２の絶縁層上に、第２の導電膜を形成し、
    　前記第２の導電膜を加工して、前記第１の導電層と重なる第３の導電層と、前記第２の導電層と重なる第４の導電層と、を形成し、
    　前記第３の導電層、及び、前記第４の導電層の一部を除去して、それぞれ、第２の開口を有する第５の導電層、及び、第３の開口を有する第６の導電層を形成し、
    　前記第２の開口と重なる領域の前記第１の絶縁層、並びに、前記第３の開口と重なる領域の前記第１の絶縁層及び前記第２の絶縁層を除去して、それぞれ、第４の開口、及び、第５の開口を形成し、
    　前記第２の開口、前記第３の開口、前記第４の開口、及び、前記第５の開口を覆って、前記第１の導電層の上面、前記第２の導電層の上面、前記第５の導電層の上面及び側面、前記第６の導電層の上面及び側面、前記第１の絶縁層の側面、並びに、前記第２の絶縁層の側面と接する金属酸化物膜を形成し、
    　前記金属酸化物膜を島状に加工して、前記第１の導電層の上面、前記第１の絶縁層の側面、並びに、前記第５の導電層の上面及び側面と接する第１の半導体層と、前記第２の導電層の上面、前記第１の絶縁層の側面、前記第２の絶縁層の側面、並びに、前記第６の導電層の上面及び側面と接する第２の半導体層と、を形成し、
    　前記第１の半導体層上、前記第２の半導体層上、前記第５の導電層上、前記第６の導電層上、及び、前記第２の絶縁層上に、第３の絶縁層を形成し、
    　前記第３の絶縁層上に、第３の導電膜を形成し、
    　前記第３の導電膜を加工して、前記第１の導電層及び前記第１の半導体層と重なる第７の導電層と、前記第２の導電層及び前記第２の半導体層と重なる第８の導電層と、を形成する、
    　半導体装置の作製方法。
  8. 　第１の絶縁膜を形成し、
    　前記第１の絶縁膜を加工して、第１の絶縁層を形成し、
    　前記第１の絶縁層上に、第１の導電膜を形成し、
    　前記第１の導電膜を加工して、前記第１の絶縁層上の第１の導電層と、前記第１の絶縁層と異なる領域上の第２の導電層と、をそれぞれ形成し、
    　前記第１の絶縁層上、前記第１の導電層上、及び、前記第２の導電層上に、第２の絶縁膜を形成し、
    　前記第２の絶縁膜を加工して、表面が平坦又は概略平坦な第２の絶縁層を形成し、
    　前記第２の絶縁層上に、第２の導電膜を形成し、
    　前記第２の導電膜を加工して、前記第１の導電層と重なる第３の導電層と、前記第２の導電層と重なる第４の導電層と、を形成し、
    　前記第３の導電層、及び、前記第４の導電層の一部を除去して、それぞれ、第１の開口を有する第５の導電層、及び、第２の開口を有する第６の導電層を形成し、
    　前記第１の開口と重なる領域の前記第２の絶縁層、及び、前記第２の開口と重なる領域の前記第２の絶縁層を除去して、それぞれ、第３の開口、及び、第４の開口を形成し、
    　前記第１の開口、前記第２の開口、前記第３の開口、及び、前記第４の開口を覆って、前記第１の導電層の上面、前記第２の導電層の上面、前記第５の導電層の上面及び側面、前記第６の導電層の上面及び側面、並びに、前記第２の絶縁層の側面と接する金属酸化物膜を形成し、
    　前記金属酸化物膜を島状に加工して、前記第１の導電層の上面、前記第２の絶縁層の側面、並びに、前記第５の導電層の上面及び側面と接する第１の半導体層と、前記第２の導電層の上面、前記第２の絶縁層の側面、並びに、前記第６の導電層の上面及び側面と接する第２の半導体層と、を形成し、
    　前記第１の半導体層上、前記第２の半導体層上、前記第５の導電層上、前記第６の導電層上、及び、前記第２の絶縁層上に、第３の絶縁層を形成し、
    　前記第３の絶縁層上に、第３の導電膜を形成し、
    　前記第３の導電膜を加工して、前記第１の導電層及び前記第１の半導体層と重なる第７の導電層と、前記第２の導電層及び前記第２の半導体層と重なる第８の導電層と、を形成する、
    　半導体装置の作製方法。
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