WO2002054474A1 - Film diélectrique et procédé de formation, dispositif à semi-conducteurs, dispositif de mémoire non volatile à semi-conducteurs, et procédé de production pour dispositif à semi-conducteurs - Google Patents

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Shigetoshi Sugawa
Masaki Hirayama
Yasuyuki Shirai
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Tadahiro Ohmi
Shigetoshi Sugawa
Masaki Hirayama
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    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Definitions

  • the present invention relates to a nonvolatile memory device and a method of manufacturing the same.
  • the present invention relates to a body having a silicon body on which acid, nitrogen, water, etc. are formed.
  • the transistor gate excellence includes various high current characteristics such as low leakage current characteristics, g-plane standing density, high withstand voltage, high hot carrier resistance, and uniform tSE characteristics. ⁇ Electric street life and discussion 14 are required.
  • the thermal oxidation process a pre-process? Surface treatment of male, particles, etc. 3 ⁇ 4 # J is removed after »process.
  • aging using dilute fluorine-excited water or the like is performed at the end, silicon male joints on the silicon surface are terminated with hydrogen, and natural oxygen on the silicon surface is removed.
  • the company has introduced a silicon screen with a clean surface to the subsequent thermal oxidation process.
  • the surface-terminated hydrogen is about 1 ° C. or more in the process of exposing silicon in an inert gas atmosphere such as argon (A r), so that it is 1 or more.
  • Oxidation of the silicon surface was favorable at temperatures above 800 ° C, and was performed in an atmosphere with water: ⁇ introduced.
  • a silicon oxide film is formed on the silicon surface using such a thermal oxidation technique, it is possible to obtain a spontaneous silicon-oxygen interface characteristic, a silicon oxide pressure characteristic, a leak characteristic, and the like. This was limited when silicon whose surface was oriented in the (100) plane orientation was used.
  • silicon oxide made by conventional thermal oxidation technology if the swelling is reduced to about 2 nm or less, remarkable leakage sickle shading will occur, and thin swelling of gate cranes will be required. Transistor is obstructed
  • crystalline silicon oriented in a plane other than the (100) plane In the case of polycrystalline silicon or the like oriented mainly in the (111) plane, even if a silicon oxide film is formed by using a thermal oxidation technique, the silicon oxide film is oriented in comparison with a silicon oxide film oriented in the (100) plane. Due to this, the interface density of the silicon interface is remarkably high.Since the silicon is thin, the electrical characteristics such as the pressure resistance and the leak hygiene are poor, and the silicon oxide increases in the shelf. Need o
  • an inert gas and oxygen gas molecules are introduced into the plasma to efficiently perform atomization suitable for an inert gas having a large metastable volume.
  • the silicon surface is oxidized by atomic oxygen O *, and relatively good electrical characteristics are obtained.
  • FIG. 1 shows a schematic structure of a conventional flash memory device 10.
  • a flash memory device 10 is formed on a silicon substrate 11 which is doped in a ⁇ -type or an ⁇ -type, and is placed on the silicon substrate 11 via a tunnel ⁇ t I 12.
  • Floating Goodt 1 3 Power S is formed.
  • the abominable floating gate 3 ⁇ 4 13 is covered by the IKS inter-thread feMl 4, and a control gate detachment 15 is formed on the abominable floating gate i 3 via the unfavorable S «g interlock 14.
  • an ⁇ -type or ⁇ -type source shell area 11B and a drain area 11C are formed on both sides of the channel area 11A immediately below the disgusting floating gate ⁇ 3. .
  • control gate 3 ⁇ 4g 15 is capacitively coupled to the floating gate 3 ⁇ 4g via the humid electrode 14, and as a result, the StrlB control gate is disconnected.
  • the control applied to 15 can control the potential of the floating gate.
  • a predetermined voltage is applied between the disgusting drain region 11C and the source region 11B. Then, by applying a predetermined positive write to the disgusting control gut 15, the hot electrons formed at the vicinity of the IS! Disgusting floating through ⁇ During gate i3.
  • a predetermined erase ⁇ is applied to the disgusting silicon fiber 11 or the source region 11 B to extract the electrons in the disgusting S floating gate cage 13.
  • a predetermined read HE is applied to the ⁇ control gut 15, and the volume S channel area 1 1 A is disturbed in the source area 1 B and the drain area 1 Detect the electron flow to 1 C.
  • FIG. 2A is a cross-sectional view of the flash memory device 10 shown in FIG. 1, including the floating gate 13, the disgusting tunnel 12, and the silicon barrier 11.
  • FIG. 5 is a diagram showing a state in which a control signal is not applied to the control gate 15 of the self-control device.
  • ⁇ ⁇ ⁇ ⁇ 12 forms a potential barrier, and electrons on the conduction band E c in the silicon substrate 11 are transmitted to the floating gate electrode 13 by 3 ⁇ 4 ⁇ . You can see that PJJh is effective.
  • FIG. 2B shows a band structure diagram in a state where SE is applied to the disgusting control gut 15.
  • the band structure of the dislike tunnel 12 is deformed by the application of the self-writing ®, and the conduction band E c forms a triangular potential. Then, the hot electrons formed in the return channel area ⁇ pass through the triangular potential barrier, where the hot electrons act, forming a Fowler 'Nordheim-type tunnel fl3 ⁇ 4, and are then ⁇ ⁇ d by the touch screen floating gate 3.
  • Fig. 3 shows the relationship between the key tunnel and ⁇ (1 ⁇ 12), and the passage of the tunnel tunnel through b ⁇ l2.
  • the tiff self flash memory device 10 is written:! ! When Wei quotient only time, as shown in FIG. 2 in B of the write state to ⁇ tunnel Sani «was applied to about 1 to 0 MV / cm to 1 2 ⁇ , about 1 tunnel fl ⁇ S of AZ cm 2 is before Note Tonneno! It is required to go through 2.
  • the size of the leak fibers passing through the humiliated tunnelne 12 is less than 10—15 A / cm 2 for ⁇ at 1 MV / cm 2. It is required that there be.
  • the conventional flash memory device 10 uses a thermal oxide film of phosphorus nm as the negative S tunnel layer 12 and has difficulty in exhibiting the characteristics shown in FIG.
  • the present invention provides a general summary of a useful body device which is useful for determining a titration and a method for finely removing the body device.
  • Another aspect of the present invention is to provide a dielectric film and a method for forming the same, which have a small leakage current and can provide a tunnel having a large 3 ⁇ 4a degree when applied.
  • Still another aspect of the present invention is to provide a body device and a volatile body device using a knitted dielectric film, and a method of manufacturing such a body device.
  • the disgusting dielectric film acts as a glue line to allow nitrogen to flow at a nitrogen concentration on the surface of the dielectric film that is higher than that in the dielectric film.
  • Another aspect of the present invention is that.
  • ttiia ⁇ ⁇ is to carry a body device that has a nitrogen distribution that increases on the wisteria in contact with Sukumi rather than in the nitrogen membrane.
  • One of the colored cranes is a non-volatile semiconductor memory device that uses a glue bed that has a nitrogen concentration distribution such that nitrification increases on the surface in contact with the disgusting cage rather than on the center of the film. To do it.
  • the process of exposing the surface of the silicon oxide to the nitric acid radical NH * and modifying the surface is to form a dielectric film using the glue method.
  • the silicon surface is exposed to a microphone mouth-wave plasma formed in a mixed gas of an inert gas mainly composed of Kr, a gas containing nitrogen as a constituent element, and a gas containing oxygen as a constituent element, It is an object of the present invention to provide a method of forming a dielectric film on a siriB silicon surface, which makes the process of forming ⁇ (difficult).
  • I ⁇ of the present invention are: A step of forming silicon oxide on silicon by an oxidizing treatment, and a step of exposing the surface of the humid silicon oxide [ ⁇ ] to nitrogen radical NH * to modify the silicon;
  • Part S A step of forming a gate on a modified silicon oxide film.
  • the silicon anti-surface is exposed to a microphone mouth wave plasma formed in a mixed gas of an inert gas mainly composed of r, a gas containing nitrogen as a component, and a gas containing oxygen as a component, Forming oxynitride on the silicon surface
  • the process of forming a gut on an anaerobic oxynitride is used as a woodwork.
  • a microphone mouth wave formed by forming the surface of an oxide film formed on a surface of silicon or the like in a mixed gas of an inert gas mainly containing Ar or ⁇ r and a gas containing nitrogen and hydrogen. Exposure to ras and mas modifies the surface of the succinic acid [ ⁇ and removes the nitrogen force within the range of the surface needle metric of the eliminating acid [ ⁇ . Thanks a lot! ⁇ ! Nitrogen separated from the surface is a tiff oxide. ⁇ The surface is substantially layered to form a nitrided region. The same dielectric structure as that obtained by ⁇ H on the surface of ⁇ is obtained.
  • the effective thickness force in the IJI region, s, has decreased, and as a result, the hot-elect openings in the channel m region 11 A can efficiently tunnel during the formation of a disgusting dielectric. Will be possible. Since the nitrided region formed on the tins surface has a small band gap, it does not act as a potential barrier against hot electrons generated by ⁇ .
  • an acid having a structure in which nitrogen is separated from a force surface is obtained by mixing a silicon surface with an inert gas mainly containing Kr and a gas containing nitrogen as a constituent element. It can also be formed by exposing to a microphone mouth-wave plasma formed in a gas.
  • the oxygen formed in this way has a loss of oxygen as a whole, but part of the nitrogen is difficult at the interface between the silicon and the silicon surface to relieve the stress, and the remaining nitrogen is A desired nitride layer region is formed apart from the surface.
  • the stress at the interface with the silicon surface is increased by the nitrogen, and the density of the interface trapped in the film and the density of the interface shoes is increased. Separation is effectively blocked. That is, the film formed by such a method has very excellent film quality.
  • the method for forming a dielectric film according to the present invention can be performed at a low temperature of 550 ° C. or less, so The oxygen deficiency in the film can be recovered without desorbing the hydrogen terminating the dangling ring in the film.
  • BRIEF DESCRIPTION OF THE FIGURES Figure 1 shows the structure of a conventional flash memory device
  • Figure 2A a diagram explaining the operation of the flash memory device
  • FIG. 3 is a diagram illustrating a conventional flash memory device
  • 4A to 4C are diagrams illustrating the method of acid formation and the production of a body device according to the first embodiment of the present invention.
  • FIG. 5f Schematic overview of the plasma apparatus using the radial line slot antenna used in the invention
  • Figure 6 is a characteristic diagram showing the Kr plasma exposure dependence of the bond between silicon-terminated hydrogen and silicon measured by infrared spectroscopy
  • Figure 7 is a characteristic diagram showing the dependence of silicon oxide on gas pressure.
  • Fig. 8 is a characteristic diagram showing the depth distribution of Kr density in silicon oxide [ ⁇ ]
  • Fig. 9 is a characteristic diagram showing the ® ⁇ characteristic of silicon oxide y;
  • FIG. 10 is a diagram showing the relationship between the leakage characteristics and SD of silicon oxide film and silicon oxynitride MI;
  • FIGS. 11A to 11C are diagrams showing a method of forming a nitride Ml according to a second embodiment of the present invention and manufacturing of a transfer device;, FIG. Features that show pressure-dependent regeneration! 1 raw diagram;
  • FIGS. 13A to 13D are views showing a process of forming an oxynitride (dielectric film) according to a third embodiment of the present invention and a method of manufacturing a body device;
  • Figure 14 is a diagram showing the distribution of nitrogen in an a-i dielectric film
  • Figure 15 shows the band structure of the dielectric film.
  • FIGS. 16A to 16C are diagrams showing the shape of a self-alignment and manufacturing of a semiconductor device according to a fourth embodiment of the present invention.
  • Figure 17 is a diagram showing atomic ⁇ and atoms during silicon oxynitride; emission of tfeK element 3 ⁇ 4 ⁇ ;
  • Figure 18 is a diagram showing element distribution in silicon oxynitride;
  • Figure 19 is a characteristic diagram showing the ⁇ 1 ⁇ characteristics of silicon oxynitride bSI;
  • Figure 20 shows the time variation of nitrogen distribution in silicon nitride ( ⁇ schematic diagram
  • FIG. 22 is a cross-sectional Sit diagram of a solid-state transistor formed on an uneven silicon surface according to the fifth embodiment of the present invention.
  • FIG. 23 is a diagram showing a configuration of a flash memory device according to a sixth embodiment of the present invention
  • FIG. 24 is a band structure diagram showing a write operation of the flash memory device of FIG. 23
  • FIG. Fig. 4 shows the leakage current characteristics of Tuneno in the flash memory device of
  • Fig. 26 ⁇ Schematic view of the cross-sectional structure of the flash memory device according to the seventh aspect of the present invention.
  • FIGS. 27 to 30 are schematic diagrams showing steps of a method of forming the flash memory device of FIG. 26;
  • FIG. 31 is a schematic diagram of a cross-sectional structure of a MOS transistor according to the eighth embodiment of the present invention, which is formed on a metal 3 ⁇ 4KS O I;
  • FIG. 32 is a root diagram of a plasma treatment according to the ninth embodiment of the present invention applied to glass, plastic, or the like;
  • FIG. 33 is a schematic diagram of a cross-sectional ffiit of a polycrystalline silicon transistor formed by the plasma treatment of FIG. 32;
  • FIG. 34 is a conceptual diagram of a cross-sectional structure of a three-dimensional LSI according to the tenth embodiment of the present invention.
  • FIG. 5 is an f-plane view showing an example of a plasma processing using a radiant line slot antenna used in the present invention.
  • hydrogen terminating at the joints on the silicon surface is removed. More specifically, in the male form, the following acid Ml Kr used as a plasma excitation gas is used in the formation process, and the surface and the final hydrogen are removed in the same process 3). ,
  • the inside of the vacuum vessel (processing a) 101 is evacuated, and then Ar gas is first introduced from the shower plate 102 and then switched to Kr gas. Further, the pressure in the knitting 01 is set to 133 Pa (lTo r r). Next, place the silicon ® K103 on the doot 104 holding the cauldron, and set the temperature to 400 11 ⁇ . If the value of the latest silicon anti-103 is in the range of 200-550 ° C, ⁇ The results described below are almost the same: The disgusting Silyun anticoagulant 103 is treated with dilute hydrofluoric acid in the immediately preceding process, and the silicon on the surface is terminated with hydrogen. I have.
  • the interval between the shower plates 102 and 103 is set to 6 cm in the present embodiment.
  • a radial line slot antenna was used, and an example using a plasma device was shown. You can also excite the plasma.
  • the surface of the Fujimi silicon substrate 1.03 is exposed to low-energy K ion irradiation, and the surface-terminated hydrogen is removed.
  • FIG. 6 shows the result of analyzing the silicon-hydrogen bond on the surface of the silicon substrate ⁇ 103 by an infrared spectroscope.
  • the microwave was applied to the surface of the silicon substrate 103 at a pressure of 133 Pa ( ⁇ rr) at 1.2 W / cm 2.
  • Kr plasma excited by introduction with power of 2 The effect of removing silicon surface terminated hydrogen is ⁇ i ⁇ .
  • the surface of the ftit self-silicon 103 is oxidized by the atomic state O * to form an acid 103A.
  • the conventional thermal oxidation method for silicon surface 0 2 ⁇ ⁇ ⁇ ⁇ the 2 0 minutes child is done oxide, 800 ° C or more exceedingly Kore, the atomic Fuji Omicron * by Sani management of noodles was necessary force present invention, it can be very low in oxidation 400 ° Seeds of K r * and O 2 ⁇ Circumference f
  • the force is higher, more preferable, but if it is too high, the generated O * comrades collide and the O 2 The fiber gas pressure naturally rises.
  • the acid becomes the fastest, and this pressure, or the pressure in the vicinity, is: 3 ⁇ 4
  • the 3 ⁇ 4igJEE force is not limited to the (100) plane orientation of the contact silicon 3 ⁇ 43 ⁇ 4103, and is the same regardless of the orientation of the silicon surface.
  • the Kr gas stored in this process is collected and reused.
  • a gate « ⁇ 103B is formed on the self-oxide film 103A in the step of FIG. 4C, and a patterning step, an ion step, and a protection step are performed.
  • a forming step, a hydrogen sintering step, and the like an integrated circuit device including a transistor and a capacitor can be formed.
  • the aqueous organic content in the silicon oxide film formed in the steps above temperature was measured by leaving, 3 nm in surface density conversion Te Contact Rere silicon Sani of Lin 1 0 12 / cm 2 - key less there were.
  • the water content in silicon oxide was less than 1 On / cm 2 in terms of areal density.
  • the oxide film which was not exposed to Kr plasma before the oxide film formation contained hydrogen in excess of 10 12 / cm 2 in terms of surface density.
  • the silicon surface formed after the above procedure is separated from the silicon surface after the silicon oxide kSI is peeled off.
  • FIG. 8 shows the depth distribution of the Kr density in the silicon oxide bSI obtained by the above procedure, measured using the ⁇ ⁇ fluorescence ⁇ ⁇ 3 ⁇ 43 ⁇ 4.
  • the results in FIG. 7 are for the (100) plane of silicon, but similar results can be obtained not only for the (100) plane but also in other orientations.
  • the partial pressure of oxygen in Kr is set to 3%, the pressure in the process is set to 133 Pa (lTorr), and the plasma oxidation treatment is performed at 400 ° C. Is going.
  • K r density of the middle silicon Sani [ ⁇ increases as the that Tozaka from the silicon surface of the base, reaches a density of 2 X 1 0 11 / cm 2 ' away the silicon oxide I arsenide ⁇ .
  • the silicon oxide obtained by the above procedure has a constant K r in the film when the emission from the underlying silicon surface is within a region of 4 nm or more, whereas the silicon oxide from the silicon surface is less. It can be seen that in the region of 4 nm or less, the film decreases toward the silicon / silicon oxide interface.
  • Figure 9 shows the application of the leaked sickle to the silicon oxide obtained by the above procedure. However, the results in Fig. 9 indicate that the silicon thickness is 4.4 nm. It is a thing. For comparison, FIG. 9 shows the acid leak characteristics of the same enzyme without exposure to Kr plasma before oxidation.
  • FIG. 10 shows the result of measuring the leak 3 ⁇ 4S characteristic of silicon oxide y according to the present invention while changing the HI of the silicon oxide.
  • (1) represents the conventional thermal leakage leak (* 1), and ( 2 ) silicon oxide obtained by oxidizing with Kr / O 2 plasma without exposure to Kr plasma.
  • the graph shows the leak characteristics of silicon oxide according to the present embodiment, in which oxidation was performed by ffitSK r / O 2 plasma after exposure to disgusting K r plasma. Note that, in FIG. 9, the data shown by the gardens show the leakage characteristics of each of them, as will be described later.
  • the leak of silicon oxide formed by the plasma oxidation process without the Kr plasma exposure process is indicated by ⁇ . While the current characteristic I and the raw current are one stitch, the leakage current characteristic 14 of silicon oxide due to this 3 ⁇ 4S ⁇ state shown by Is also reduced. Also, the silicon Sani according flame form, ( ⁇ is be about 1. 5 nm, the thickness is comparable to the leakage current of 2 nm of Netsusani trillions, 1 X 1 0- 2 AZc m It can be seen that leak 2 3 ⁇ 4fg can be realized.
  • the silicon oxide obtained by the present embodiment was measured for the plane orientation dependency of the silicon / silicon oxide plane erecting density, it was found that about 1 ⁇ 10 10 cm one 2 e V be obtained '1 very low interface' density power S was Heading a.
  • withstand voltage characteristics, hot carrier resistance, electrical characteristics such as 3 ⁇ 4f * QBD (Charge-to-Breakdo wn) until the silicon oxide reaches the skin crust when stress is applied With regard to the mechanical properties, the acid formed by the present difficult form has the same or better characteristics as the conventional thermal acid.
  • another plasma processing apparatus capable of performing low-temperature oxidation using plasma in addition to the apparatus shown in FIG. 5 may be used.
  • a first gas release structure that emits Kr gas to excite plasma by microphone mouth waves and a second gas release structure that releases wisteria gas, which is different from the first gas release structure
  • a two-stage shower plate type plasma processing device equipped with an emission structure o ⁇
  • 11A to 11C show the formation of nitrogen at a low temperature using a plasma according to the second embodiment of the present invention, and the production of a body device using such a nitride.
  • the silicon woven joint 103 on the surface was introduced into the silicon woven fabric 103 with hydrogen termination by hydrogenation, and the sample with the addition of f ⁇ I3 ⁇ 4 is added to the platform 104. Further temperature of 500. Set to C. If this source is within the range of 300 ° -550 ° C., the result will be almost the same as described below.
  • a microwave of 2.45 GHz is combined into the process 33 ⁇ 4. A high-density Ar plasma is applied to the plasma.
  • the frequency of the touching microphone mouth wave is in the range of about 90 OMHz to about 10 GH 3 ⁇ 4 3 ⁇ 43 ⁇ 4, the results described below will hardly change.
  • the distance between the shower plate 102 and the body 103 is set to 6 cm in the present difficulty mode. A narrower interval enables a faster wisteria.
  • the present haze mode an example is shown in which a film is formed using a plasma device using a radial line slot antenna.
  • microwaves may be introduced into the process using another method.
  • the silicon surface exposed to the plasma excited by the Ar gas is irradiated with low-energy Ar ions, and the surface termination element is removed.
  • Ar plasma exposure is performed for 1 minute.
  • 2% NH 3 gas is mixed and introduced into the Ar gas from the shower plate 102 at a partial pressure ratio.
  • the pressure in the treated land is kept at 13.3 Pa (1 O OmT orr) g3 ⁇ 4.
  • High density plasma mixed with Ar gas and NH 3 gas In the during, A r * and NH 3 molecules in an intermediate excited state is ⁇ , NH * radicals are generated rather than by efficiency. These NH * radicals nitridize the silicon surface, and the silicon surface is exposed to silicon nitride.
  • the silicon 0 3 C formed by the above-described nitriding process is used as a gate, and a gate ⁇ ⁇ 0 3 D is formed on the strong gate 10 3 C. Further, by performing a patterning process, an ion 3 ⁇ 4 ⁇ process, an i * 3 ⁇ 4) ⁇ cast process, a hydrogen sink process, etc., ⁇ plants including transistors and capacitors are formed.
  • a plasma device using a radial line slot antenna was used to play a gas.
  • other methods may be used to introduce a microphone mouth wave into the inside.
  • Ar is used as the plasma excitation gas, but similar results can be obtained using Kr.
  • NH 3 is used for the plasma process gas, but a mixed gas such as N 2 and H 2 may be used.
  • one important requirement is that hydrogen be machined into the plasma even after the surface-terminated hydrogen is removed. Hydrogen in the plasma causes dangling bonds in the silicon nitride and at the interface to be terminated by forming Si-H and NH bonds, resulting in the elimination of electron traps at the silicon nitride MS and interface. it is conceivable that.
  • Fig. 12 shows the pressure dependence of the silicon nitride ⁇ 3 ⁇ created by the following procedure. According to 12 experiments, the fraction fflt of Ar / NH 3 is set to 98/2, and the interval between Hosoji is 30 minutes.
  • the growth and separation of ⁇ is faster when the pressure within the chamber is reduced and the energy given by the rare gas (Ar or Kr) to NH 3 (or N 2 / H 2 ) is increased.
  • the gas pressure is in the range of 6.6'5 to 13.3Pa (50 to: LOOmTor r).
  • uniform nitriding at a pressure suitable for oxidation for example, about 133 Pa (lTorr) is also a preferable rice cake from the viewpoint of the nature.
  • the partial pressure of NH 3 (or N 2 / H 2 ) in the noble gas is preferably in the range of 1 to 10%, and more preferably 2 to 6%.
  • the relative permittivity of silicon nitride till 03 C obtained by this embodiment is 7.9-this force is about twice the relative permittivity of silicon oxide [ ⁇ ].
  • the favorable results obtained by the present invention are not only due to the removal of terminal hydrogen, but also to the fact that Ar or Kr force S is contained in the nitrogen bSI » It is thought that. That is, in the nitride film according to the present embodiment, the stress on the surface of the silicon nitride is reduced by Ar or Kr contained in the silicon nitride hi! It is considered that the fixed charge and the interface density in the film are high, and the electrical characteristics and the characteristics of the characteristics are greatly improved.
  • the surface density may contain Ar or Kr of 5 ⁇ 10 u / cm 2 or less, which means that the electrical characteristics of silicon nitride kSI, In the raw good It is considered to have contributed.
  • another apparatus for plasma processing that enables low-temperature oxidation using a plasma may be used in addition to the apparatus shown in FIG. .
  • the first gas emission structure that emits Ar or Kr gas for exciting plasma by microwaves and the first gas emission structure that emits NH 3 (or N 2 ZH 2 gas) gas
  • a two-stage shower plate type plasma processing apparatus having a second gas release structure different from the above.
  • FIGS. 13A to 13D show the formation of a two-layer orchid dielectric using oxygen and nitrogen in an itt using a plasma according to the third embodiment of the present invention, and the two-layer window. The production of this device using «1 is shown.
  • Kr is used as a plasma excitation gas for the purpose of clarifying TO.
  • the vacuum weave of Fig. 5 the inside of the process 101 is evacuated to a vacuum, and the Ar gas is introduced from the shower plate 102 into the anatomy process S3 ⁇ 401. Switch from the original Ar to the Kr gas, and set the pressure in the anxiety process ⁇ 01 to 133 Pa ( ⁇ rr).
  • a silicon fiber 103 in which dilute hydrofluoric acid was applied in the immediately preceding pretreatment step and the silicon on the surface was terminated with hydrogen was introduced into the fiber 101, and a force f «was provided. Placed on Doodai 104. In addition, set the TO of 'to 400 ° C.
  • ⁇ ⁇ ⁇ Make a microphone mouth wave with a frequency of 2.45 GHz for 1 minute to the coaxial waveguide 105 radia / reline slot antenna 106 ⁇ Introduced into the knitting process 3 101.
  • the surface-terminated hydrogen is removed by exposing the surface of the tiff-self silicon 103 to the high-density Kr plasma generated in the sacrifice 101 in this manner.
  • the shower plate 102 is 97/3 97/1 1 £ 1; 2 A mixed gas is introduced to form a 1.5 nm thick silicon oxide kEl 03 A on the surface of the disgusting silicon sickle 103.
  • FIG. 1 3 C step Niore, Te, day #f Chin'yoshi the microwave ⁇ and stopping the introduction of the 0 2 gas. Further After purging the vacuum weave (Processing 1 Omicron 1 in K r, introduces K r ZNH 3 mixed gas shower pre over sheet 1 0 2 forces et division ratio 9 8/2, the pressure in the processing 3 ⁇ 4 1 While maintaining the distance of 33 Pa (1 Torr), a microwave with a frequency of 2.56 GHz is supplied again, and high-density plasma is generated On the surface of the silicon oxide film 103 A, a 1 nm silicon nitride film 103 N is formed.
  • a multi-layer circuit device having the above is formed.
  • the dielectric constant of the thus formed observation gate was measured, and a value of about 6 was obtained.
  • electrical properties such as Leak®! ⁇ characteristics, withstand voltage characteristics 14, hot carrier resistance, and the like, were also excellent as in male form 1:: ⁇ .
  • the obtained gate completeness does not show any dependence on the plane orientation of silicon 03, and is excellent for silicon of any plane orientation of the (100) plane. O In this way, it is difficult to prevent the gate from becoming unusual because the gate has both the raw characteristics and the high dielectric constant characteristics of 1 I.
  • a two-layer structure consisting of acid ai and silicon nitride is shown on the silicon side, but depending on the purpose, it is possible to use acid y and nitrogen (( In addition, it is possible to form more than one observation film such as oxynitride and oxynitride.
  • FIG. L4 schematically shows the nitrogen distribution in the two-layered dielectric film obtained in this example. . ⁇
  • nitrogen has a depth of the dielectric test surface corresponding to 103 N. Fiber in the 2-3 nm area and does not penetrate deeper.
  • according to W it is possible to stably form a nitrided region with a thickness of 2 to 3 nm on the surface of the oxide ki.
  • FIG. 15 shows the band diagram along the cross section 1 of FIG. 130 in the thermal equilibrium state.
  • the silicon oxide having a large band gap (the layer 103) and the smaller nitride layer 103 of the band gap are formed with N 3 S It can be seen that the gate H103B is formed on the layer 103N and the silicon 103 is formed on the silicon oxide 1103A.
  • the conduction electrons in the Fujimi Silicon Corp. 103 are in the non- ⁇ state where the ⁇ is not applied to the gut ⁇ ⁇ 0 3 ⁇ .
  • the tunneling is Plihed by the thick dielectric film composed of the silicon oxide film layer 103A and the nitride layer 103N, and does not leak to the gate S103B.
  • the band structure shown in FIG. 15 is a very shelf for suppressing leakage and increasing the intensity of the tunnel.
  • FIGS. 16A to 16C show a fourth embodiment of the present invention, in which low-temperature oxynitridation using plasma is performed, and a method of a body device using such oxynitridation.
  • the oxynitride female used in this state is the same as in FIG.
  • K r is stored as plasma excitation gas.
  • the inside of the vacuum weave (process) 101 shown in FIG. 5 is evacuated to a vacuum, and Ar gas is introduced into the shower plate 102 in the process 105.
  • the gas to be introduced into the abomination process S3 ⁇ 4 l 0 1 is switched from Ar to K r gas, and the pressure of the process is set to 133 P a ( ⁇ ⁇ ⁇ r r).
  • a silicon fiber 103 which had been subjected to dilute hydrofluoric acid washing in the immediately preceding pretreatment step and whose silicon dangling bonds on the surface had been terminated with hydrogen, was introduced into the treatment ⁇ 01, and was provided with a force tli3 ⁇ 4 «.
  • Sugar to 104. Set the temperature of the flask to 400 ° C.
  • the coaxial waveguide 105 force radial line slot antenna 106 has a frequency of 2. 4 5 GHz mic mouth waves work together for 1 minute, disturbing radial lines mouth antenna 1 0 6 force Dielectric 1 0 7 ⁇ Introduce IS microphone mouth waves into 1 0 1 A high-density Kr plasma is generated in 01. By exposing the surface of the key silicon anti-103 to the plasma excited by the r gas in this way, the surface-terminated hydrogen is removed.
  • the pressure of the tiff self-treatment S3 ⁇ 4l 0 1 was set to 13 3 P a. (L Tor or), and the pressure ratio of the self-shower plate 102 was set to 96.5 / 3 / introducing a K r Bruno 0 2 ZNH 3 mixed gas of 0.5 to ⁇ a 3. 5 nm of silicon ⁇ ⁇ 1 0 3 ⁇ the silicon surface.
  • Exit stop plasma excitation introduction of microphones port wave power at a desired D silicon ⁇ (1 0 3 E is ⁇ further;?
  • the K r / 0 2 / NH 3 gas mixture A r gas After the substitution, the oxynitriding step is completed.
  • a gate @ 110 3 F is formed on the self gate gap 103. Further, a patterning process, an ion process, an imi, a hydrogen sintering process a, and the like are performed to form a circuit device including a transistor and a capacitor.
  • Figure 1 7 shows the mixing ratio of the relationship between the NH 3 gas of atomic ⁇ mo * of occur density and K r / 0 2 / NH 3 gas in ⁇ of Figure 5 was measured by emission spectrometry.
  • atomic oxygen O * generation density measured by emission spectrometry virtually the K r / 0 2 / NH 3 gas mixture ratio is 9 7X3 / 0- 9 5, 3 , 2 range
  • the ratio of NH 3 is further increased, the amount of atomic oxygen O * generated decreases, and the amount of atomic 3 ⁇ 4fek element increases instead.
  • the leakage is reduced most, and the withstand pressure of the fiber and the test are also improved.
  • FIG. 18 shows the distribution of silicon, rising, and nitrogen in the water according to the embodiment of the present invention, as measured by the mass fraction ⁇ of two fire ions.
  • the horizontal axis is oxynitride! Indicates the depth from the surface of ⁇ .
  • the power of silicon, just as if the distribution of nitrogen is changing smoothly in the film, is due to the poor etching properties without the unevenness of the acid window. I do. .
  • the nitrogen content in the anaerobic oxynitride i I is silicon Z silicon In the oxynitride kSI ⁇ surface and the silicon oxynitride surface, the height is high.
  • the amount of nitrogen incorporated in this oxynitride is less than a few percent compared to that of silicon.
  • the nitrogen separated from the silicon Z silicon oxynitride surface in the silicon-based bSI in Fig. 18 relaxes the stress at the force interface.
  • the density of traps and interface shoes in the film caused by the stress is reduced, and the leak fibers are reduced.
  • Figure 1 9 Leakage due to « ⁇ » state.
  • the leak of acid 1 ⁇ 1 of the acid 1 ⁇ 1 of the same type without exposure to Kr plasma before the formation of the acid by microwave plasma was used for comparison. It also shows the characteristics of the acid generated by oxidation.
  • the acid formed after Kr irradiation according to the present embodiment has the same leak characteristics as the MI formed by the same process as the acid MI formed by the same process. It can be seen that the leakage value is only 1 ⁇ 10 2 AZ cm 2 even at a wavelength of about 1.6 nm.
  • the electrical characteristics such as the withstand voltage characteristics and the hot carrier resistance 14 were also superior to those of the above-described embodiment 1 in the tJ! Also, there is no dependence on the plane orientation of silicon, and it is possible to form gates with excellent characteristics not only on the (loo) plane of silicon but also on the silicon surface in any plane direction. .
  • the hydrogen in the bulk I in the t I is small; the amount of hydrogen is low, so the proportion of weakly-radical bonds in the silicon oxynitride is reduced. Stress force in the film and at the S i / S i ⁇ 2 interface S is relaxed and consequently; 3 ⁇ 4In SI, the interface density is difficult, and thus the electrical characteristics of l-oxygen ( ⁇ ) are greatly improved. considered to be.
  • FIG. 20 schematically shows the change in the nitrogen distribution profile with the growth of anaerobic acid.
  • nitrogen is keyed to the surface of the anamorphic oxynitride and the interface between Okinatai! ⁇ ! And the underlying silicon grave.
  • the center in the direction of rotation has a stiffness close to that of acid.
  • the surface and the interface between the light fiber and the silicon fiber have a stringiness close to that of t I.
  • the depth at which nitrogen on the surface of the assemblage becomes ⁇ ⁇ At the very least, the thickness is limited to 2 to 3 nm, so the thickness of the nitride formed on the disturbing surface is also limited to 2 to 3 nm.
  • a fifth embodiment of the present invention in which a high-quality silicon oxide is formed on the surface of the silicon having a surface resistance of $ with irregularities, at the corners ⁇ of the element isolation side wall constituting the shallow trench isolation.
  • 3 shows a method for forming a body device according to the embodiment.
  • Figure 21A shows a conceptual diagram of shallow trench isolation.
  • an isolation trench is formed on the surface of silicon 103 by plasma etching, and the formed trench is formed by silicon oxide 1 formed by a CVD method. It is formed by filling the substrate with O.sub.02 and flattening the silicon oxide layer hi! 102 by, for example, a CMP method.
  • sacrificial oxidation is performed by exposing the silicon substrate to an oxidizing atmosphere of 800 to 900 ° C. «Silicon oxide deoxidized by oxidation is etched in a mixed bath containing hydrofluoric acid to obtain a hydrogen-terminated silicon surface.
  • K r plasma by removing the surface terminating hydrogen, then K r / 0 2 gas was introduced divorced San ⁇ to about 2.5 ⁇ formation.
  • the silicon layer is formed to have a uniform thickness even at the corner of the shallow trench eye.
  • the Yi r plasma Yore was the whole including the formed sheet Yarrow trench isolation portion by plasma oxidation of the silicon oxide film QBD (C hargeto B reakdo wn) grace or It is very good, and even if the amount of oxygen is 10 2 CZ cm 2 , the leak ⁇ ⁇ ⁇ _h does not increase, and the yieldability of the device is greatly improved.
  • the shallow trench isolation structure can be used, and the area of the element separation area can be reduced by making the taper angle of the trench closer to a right angle. It is possible to further improve the rolling element.
  • FIG. 22 shows a cross section of a silicon oxide film formed to a thickness of 3 nm on a silicon substrate S having an uneven surface shape obtained by etching a silicon substrate to about 90 degrees according to the procedure of the first embodiment.
  • a uniform silicon oxide can be formed on any surface, and the power of the silicon oxide can be increased.
  • the oxygen formed in this way has good electrical characteristics such as leakage m3 ⁇ 43 ⁇ 4 and withstand voltage. Therefore, according to the present invention, a high-density characteristic having a silicon solid having a plurality of plane orientations, such as a structure, is provided by the present invention.
  • FIG. 23 shows a configuration of a flash memory device 20 according to the sixth embodiment of the present invention.
  • the same reference numerals are given to the parts described above with reference to FIG. 1, and description thereof will be omitted.
  • the flash memory element 20 of the present example uses the dielectric film 12 A according to the third or fourth 3 ⁇ 4 ⁇ state as the color scheme 12 of the tunnel.
  • FIG. 24 shows a state in which write is applied to the obscene control gate electrode 15 in the flash memory device 20 of FIG.
  • the band structure of silicon oxide and nitride forming the key dielectric film 12 A is a floating good with application of the write to the control gate 3 ⁇ 4g 15 «1
  • the hot-elect orifice formed in the 1 ⁇ ⁇ region 1 1 ⁇ ⁇ ⁇ is greatly deformed by the change in the potential of 3 and is the conduction band of anamorphic silicon oxide t I.
  • Fowler-Nordheim tunnel ® fS Floating gate is found in HI3.
  • FIG. 25 shows the ttflB transistor in the flash memory device 20 of FIG. Apply 2A 3 ⁇ 4 — Overlay the characteristic data on the graph of Fig. 3.
  • the disgusting tunnel spirit 12 2 2 gives a very low leak ®S when the applied S is small, whereas the applied 11 increases and the predetermined write is applied.
  • the tunnel worker will be able to write ff3 ⁇ 4 efficiently in a short time.
  • FIG. 26 is a schematic PW®tiit diagram of a flash memory device according to the present embodiment. Referring to FIG.
  • the self-flash memory device is formed on a silicon male 1201, and the tunneling acid formed on the silicon silicon 1201 is kSI 1 202
  • a first polycrystalline silicon gate 3 ⁇ 4g 1203 serving as a floating gate m3 ⁇ 4 formed on the disgusting tunnel oxide film 122, and a lift polycrystalline silicon gate «11 203 formed sequentially Silicon dioxide and silicon nitride It is composed of a second polycrystalline silicon gate ⁇ 1206 and a control gate formed on a silicon nitride 20125.
  • FIG. 26 the illustration of the source region, the drain region, the contact hole, the roster / turn, etc. is omitted.
  • the silicon oxide film 122 is formed by the silicon oxide forming method described in the first embodiment, and the observation of the silicon oxide 124 and the nitrogen bii Formed by the formation of silicon nitride as described in.
  • FIGS. 27 to 30 are schematic cross-sectional views for explaining a method of manufacturing the flash memory device of the embodiment step by step.
  • a flash memory semometer area A, a high-use transistor area B, and a transistor area C are defined on silicon ⁇ 13.01 by field 130.
  • a silicon oxide till 303 force is formed on the surface of the silicon 3 ⁇ 43 ⁇ 4 301.
  • Ed. S field acid UI1 3 0 2 Sculpting method (LOCO S3 ⁇ 4) ⁇ Shallow trench isolation method.
  • Kr is used as the plasma excitation gas to remove hydrogen at the surface and to remove acid from the surface and to remove acid from the surface.
  • Sani, ⁇ I ⁇ location is the same as FIG.
  • the ttitS silicon oxide [I133] is removed from the memory area A, and the silicon surface is hydrogen-terminated with dilute hydrogen.
  • the inside of the return empty container is exhausted to a vacuum, and Ar gas is introduced from the shower plate 102 into the displeased W101.
  • the tiilBA r gas is switched to the Kr gas, and the pressure during the swelling 101 is set to 1 Torr. ⁇
  • remove the silicon oxide 13 and remove the silicon surface and put the silicon surface on the surface S silicon S 1301 as silicon 3 ⁇ 43 ⁇ 4 103 in Fig. Insert and add to the dovetail table 104 equipped with ») f.
  • ⁇ of? Set to C.
  • a microwave with a frequency of 2.45 GHz is supplied for 1 minute to the radio antenna slot antenna 106 and the suco coaxial waveguide 105, and the mic microphone mouth wave is transmitted to the radio channel.
  • In-slot antenna 106 Force stiffs Dielectric material 107 Introduces into S processing board 101.
  • r gas and O 2 gas are introduced from the S shower plate 102, and the silicon oxide 1304, which is a very large amount, is added to the knitting area A to a thickness of 3.5 nm. Then, a first polycrystalline silicon layer 1305 is formed so as to cover the tiff silicon oxide film 1304.
  • the first polycrystalline silicon layer 1305 is patterned by the pattern jung, and the first polysilicon layer is formed only on the tunnel oxide film 1304 in the memory cell region A.
  • the crystalline silicon pattern 1305 is left.
  • the surface of the polycrystalline silicon z-turn 1305 is terminated with hydrogen.
  • a system color haze 1306 having an ON structure of the lower acid ft! L 30 and 6A and the upper nitride film 1306B is converted to The castle is covered so as to cover the surface of the silicon pattern 1305.
  • This ON film is formed as follows.
  • Vacuum weaving ( ⁇ m 101 ⁇ is evacuated ⁇ ), the Ar gas introduced from the shower plate 102 is switched to Kr gas and introduced, and the pressure in the process S3 ⁇ 4 is increased to 133 P a (IT orr Next, a silicon concavity 1301 having a k-terminated polycrystalline silicon pattern 130 5 is introduced into the IS process 3 101, and the sample table 104 having a force t 3 ⁇ 4w is set on the sample table 104. Then, set the temperature of ⁇ f to 400 ° C.
  • the microphone mouth wave with a frequency of 2.45 GHz from the wave tube 105 is applied to the self-radial line slot antenna 106 for about 1 minute, and the fiflB microphone mouth wave is tilted from the self-radial rice slot antenna 106 to the dielectric plate. Introduced into Shuku processing room 101 via 107, and high density Kr plasma is generated. As a result, the surface of the Fujimi polycrystalline silicon pattern 1305 is exposed to Kr gas, and surface-terminated hydrogen is removed.
  • the process of FIG. 30 is repeated to remove the high-voltage and high-voltage transistor regions B and C. Then, ion 3 ⁇ 4 ⁇ for threshold 3 ⁇ 4 ⁇ control is performed on transistor regions B and C for high flffi and ⁇ . Further, the oxide film 1303 formed on the Mf3 ⁇ 4S regions B and C is removed, and a gate electrode 1307 is formed to a thickness of 5 ⁇ m in the key region ⁇ . In region C, a gate oxide film 1308 is formed to a thickness of 3 nm. "
  • a second polycrystalline silicon layer 1309 and a silicide layer 1310 are formed in the entire fine it including the field acid layer 13 ⁇ 2, and then the tiff
  • the polycrystalline silicon layer 1309 and the silicide layer 1310 are patterned to form gates in the high-voltage transistor region B and the high-voltage transistor region C. Generate 1 1 C respectively.
  • a gate electrode 1311A is formed corresponding to the memory cell area A.
  • these insulating films 1306A and 1306B have good electrical characteristics even if their J3H ⁇ can be reduced to about half that of the conventional oxide film.
  • these silicon oxides 130 A and silicon nitrides B have good electrical properties even if they are thin films, and are dense and dense.
  • the key is a silicon oxide film. Since A and silicon nitride Hi306B are formed at a low temperature, thermal budget does not occur at the interface between the gate polycrystalline silicon and the oxide [ ⁇ ], and a good interface is obtained. I have.
  • the flash memory device of the present invention can perform the writing and removing operations of ', and can suppress the occurrence of ⁇ ⁇ , thereby suppressing the deterioration of the tunnel haze. For this reason, the nonvolatile memory device formed by flashing the flash memory device of the present invention can be manufactured with high yield and high yield, and shows stable characteristics.
  • the flash memory device has a small leak profile corresponding to the fact that the tfifS color layers 130 A and 130 B have excellent film quality, and also reduces the richness without increasing the leak level. Therefore, writing or erasing operation can be performed at the operating voltage of 5 V IS. As a result, the memory time of the flash memory device is increased by more than two orders of magnitude, and the number of rewritable times is increased by about two orders of magnitude.
  • the excitement of the absolute value of 1303 is not limited to the ON structure described above.
  • ⁇ O structure consisting of the same acid MI as in Difficult form 1, »N apart composed of nitric acid MI as in Form 2, Or it may be ai, which is the same as Form 4.
  • the encapsulation 1306 is composed of a NO structure consisting of m and, an ONO structure formed by sequentially slicing ⁇ , ⁇ , and a NONO structure in which ⁇ , ⁇ , m, and ⁇ are ordered.
  • FIG. 31 shows a cross-sectional view of an MO transistor having a metal SOI structure.
  • 1701 is an n + -type or p + -type low dielectric layer
  • 1702 is a silicide layer such as NiSi
  • 1703 is a conductive layer such as TaN or TiN.
  • a metal layer such as C u is 1704, 1705 T a n, guide 1, such as T i n; Sei ⁇ I ⁇ layer, 1706 n + -type or p + -type low-resistance ⁇ layers 1707, a 1 N, S i 3 N 4 or the like of the nitride yarn Irokago, 1708 S i 0 2 film, 1709, S i 0 2-layer, BPSG layer, if Ku is them, see their «SH, 1710 is n + type drain f shell region, 1711 is n + type source region, 1712 is p + type drain shell region, 1 713 is p + type source region, 1714, 1715
  • the Kr ZO 2 micro-induced high-density plasma after surface termination hydrogen is removed by Kr plasma irradiation by injection S i 0 2 film in formed, 17
  • the 1719 nMOS transistors of the source 3 ⁇ 41, 1720 is a drain electrode of the nMOS transistor and a pMOS transistor.
  • 1721 is a source electrode of the pMOS transistor.
  • 1722 is Sickle Surface II.
  • n + -type walking is p + -type source or drain region of, As +, As F 2 + or BF 2 + after ion 3 ⁇ 4 ⁇ , 550 °. ⁇
  • the age who were use to Netsusani kll the gate insulation, K r / 0 2 microwave-excited high-density plasma treatment after the surface terminating hydrogen is removed by K r plasma irradiation Sub-threshold characteristics of the transistor using the gate thread Ml
  • the gut yarn Ml was formed by thermal oxidation.
  • the kink and leak force were observed in the subthreshold characteristics of tj ⁇ , but when the gut was formed by the present invention, The subthreshold characteristics are very good.
  • the thickness of silicon nitride is set to 3 nm (silicon oxide dielectric constant: 1.5 nm), good electrical properties can be obtained, and the silicon oxide of 3 nm can be obtained.
  • the ⁇ ability of the transistor was approximately twice as high as that of m ⁇ im.
  • Fig. 32 shows the oxidization and nitridation of a polycrystalline silicon layer formed on a rectangle, such as a glass layer where a liquid crystal display element ⁇ a electroluminescent element etc. is formed.
  • FIG. 13 shows an example of the difficult manufacturing process according to the eighth male form of the present invention for performing the S-formation process.
  • Figure 3 Referring to 2, the vacuum woven miso within 7 to ⁇ state, then Iyaonore punished i 8 0 shower plate 1 8 0 1 K r Z0 2 mixed gas introduced city from that provided in the 7, Further, the pressure in the disturbing device 1807 is set to 133 Pa (1 T orr) by controlling the inside of the dispensing device 1807 with the pump 1802. Further, the glass substrate 1803 is placed on a substrate 1804 having a force B «, and the temperature of the glass is set at 300 ° C.
  • the tiff device 1807 is provided with a rectangular waveguide 1805 force S, and then the dielectric iffi Microwaves are introduced into 1807 in a ⁇ m ⁇ d 0 a3 ⁇ 4 through 1806, and high-density plasma is generated in 807 in volume.
  • the shower plate 18 0 1 provided in the abomination 3 3 ⁇ 4 180 7 also serves as a difficult path ⁇ ⁇ ⁇ »J to propagate the microphone mouth wave tipped from the waveguide as a surface wave to fe & .
  • FIG. 33 shows the formation of a gate oxide film or a gate nitride film of the present invention using the apparatus shown in FIG. 32 to form a liquid crystal display element, an image of an EL light-emitting element, or a polycrystal for a processing circuit.
  • An example is shown in which a silicon thin film transistor (TFT) is formed.
  • TFT silicon thin film transistor
  • 1901 is a glass layer
  • 1902 is a Si 3 N 4 film
  • 1903 is a channel layer of a polycrystalline silicon nMOS mainly oriented in the (1 1 1) plane
  • 1905 and 1906 are respectively
  • 1904 is a polycrystalline silicon pMOS channel layer oriented mainly on the (1 1 1) plane
  • 1907 and 1908 are each crystalline silicon pMO
  • 191 0 is the gate electrode of polycrystalline silicon nMOS
  • 191 1 is the gate of polycrystalline silicon pMOS®
  • 192 2 is the cranes of SiO 2 , BSG, BPS G, etc.
  • Reference numeral 914 is a polycrystalline silicon nMOS source electrode (simultaneously, a polycrystalline silicon p-MOS drain electrode)
  • 915 is a polycrystalline silicon p-MOS source electrode.
  • the polycrystalline silicon formed on Ml is stable when oriented in the (111) plane direction perpendicular to the blue color, and has high crystallinity and high quality when pressed.
  • 1909 is the silicon oxide 1 of the present invention having a thickness of 0.2 ⁇ m, which was prepared at about the same time as in the embodiment 1 by using the apparatus shown in FIG. 1) Formed at 400 ° C with a thickness of 3 nm on polycrystalline silicon whose surface is oriented.
  • the acid MI is not thin, and the silicon oxide of ⁇ )? Ion implantation to form the source and drain regions formed on the silicon is performed without passing through the gate oxide, and is activated and formed at 400 ° C. as a result.
  • the entire process could be performed at temperatures below 400 ° C, and transistors could be formed on glass.
  • the mobility of this transistor is about 300 cm 2 / V sec or more for electrons, about 150 cm 2 / V sec or more for holes, and the source, drain breakdown voltage and gate breakdown voltage are 12 V or more. 2.
  • the transistor of ⁇ it is possible to achieve high operation exceeding 100MHz. Silicon Leakage characteristics of MI, polycrystalline silicon! The interface thinning of ⁇ was also good.
  • the liquid crystal display element and the HEL light emitting element can have a large size, a low price, a high performance, and a high controversy by performing ffl on the transistor of the present embodiment.
  • ⁇ a gate oxide film or a gate nitride film of the invention is a ⁇ state adapted to polycrystalline silicon, but an amorphous silicon thin film transistor (TFT) used for a liquid crystal display element or the like; In particular, the gate of a staggered thin film transistor (TFT) Or it can be applied to gate nitrogen as well.
  • TFT amorphous silicon thin film transistor
  • FIG. 34 is a diagram showing a cross-sectional structure of the three-dimensional LSI of the present invention.
  • 2001 is the first S0I and USfi ⁇
  • 2002 is the second SOI and the cage
  • 2003 is the first polycrystalline silicon element e
  • 2oo4 is the second polycrystalline silicon element.
  • 2005 are amorphous ⁇ itt element and material layer.
  • the first SOI 2001 and the second SOI RXM ⁇ 2002 use the SOI transistor described in ⁇ 7, using digital operation processing, high-precision high-speed analog, Synchronous DRAM I, II, interface circuit, etc. are created.
  • the first polycrystalline silicon element and 2003 ⁇ 2003 include a parallel digital operation unit and a function block repeater using the polycrystalline silicon transistor and flash memory described in the previous sections 6 and 8. Part, the description “hidden” ?, etc.-One lift is used for the second polycrystalline silicon element and BM 2004 uses the polycrystalline silicon transistor explained in the tiff self-embodiment 8.
  • Computing unit for parallel analog processing such as pumps, AD outlines, etc. S is created.Amorphous transfer element and "material element"! In 2005, optical sensor, sound sensor, tactile sensor, radio wave receiver, etc. Created.
  • the signals of the optical sensor, sound sensor, tactile sensor, and radio wave receiver provided in the MfS amorph element and the material element in 2005 are the second polycrystalline silicon element and the ⁇ ⁇ .
  • ⁇ ⁇ Polycrystalline silicon transistors provided in 2004 are keyed in parallel analog arithmetic operation units such as amplifiers, pumps, and AD converters. The process was carried over to the second polycrystalline silicon element and the polycrystalline silicon transistor provided in the wiring layer 2004, a parallel digital operation unit using a flash memory, and a memory element.
  • SOI and Iffi ⁇ l 2001 or it's second SOI and S ⁇ 2002 It is achieved by a digital arithmetic processing unit using transistors, a high-precision high-speed analog unit, and a synchronous DRAM.
  • the first polycrystalline silicon element and the re-blocker between the functional blocks provided in the device 2003 synchronize the signal of the entire LSI without occupying a large chip: 7%. be able to.

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Description

Figure imgf000003_0001
不揮発性^体メモリ装置、および^ 体装置の製 法 技術分野
本発明は、シリコン 体上に酸ィ 、窒ィ 、赌 等が形成された 体装
6¾ぴその开 ^^法に関する。 背景技術
M I s 觀 z ^シリコン） トランジスタのゲート絶観には、低リ ク電 流特性、 g 面 立密度、高耐圧性、高ホットキャリア耐性、均一なしきレ tSE特 性など、 様々な高 '[^電気街生およ 議性特 14が要求される。
これらの要求を満たすゲート絶^ 亍として、従来は、瞧 i^1?"^好を 観した約 8 0 0。 。 以上の熱酸化鎌が用いられてきた。
熱酸化工程は、従来、その前工程として ？、雄、パーティクルなどの表面付 着汚 ¾#Jを »工程〖こよって除去を施してから行われる。こうした従来の賺工程で は、その最後に希フッ 素励 Π水等を用いた齡を行い、シリコン表面のシリコ ン雄合手を水素で終端して、シリコン表面への自然酸ィ 1«缄を抑制し、清浄な表 面を有するシリコン簾を、次に続く熱酸化工程へと導入している。熱酸化工程では、 この表面終端水素はアルゴン（A r )などの不活性ガス雰囲気でシリコン »を 显 していく過程で約 6 0 0° C驗以上の で«1~る。シリコン表面の酸化は、そ の働 8 0 0° C以上で歸好なレ、しは水:^を導入した雰囲気で行われてレ、た。 従来、このような熱酸化技術を使用してシリコン表面にシリコン酸ィ匕膜を形成した 、射子な酸ィ シリコン界面特性、酸ィ の而ォ圧特性、 リーク 特性などが 得られるのは、表面が ( 1 0 0)面方位に配向したシリコンを用いた時に限られてい た。また、従来の熱酸化技術で作成されたシリコン酸ィ ではその膨を約 2 nm程 度以下にすると著しいリーク鎌の 匕が起こり、ゲート絶鶴の薄膨匕を要針る 高' 14»細トランジスタの が阻害されてい
また、 （1 0 0) 面以外の他の面方位に配向した結晶シリコンや、 絶縁膜上におい て主として （1 1 1)面に配向する多結晶シリコン等では、熱酸化技術を使用してシ リコン酸化膜を形成しても、 （1 00) 面方位に配向したシリコンのシリコン酸化膜 に比べて酸ィ シリコン界面の界面 立密度が著しく高 このため が薄いシ リコン謝 では耐圧特性、 リーク 衛生などの電気的特 ι·生が劣悪であり、棚す る にシリコン酸ィ の醇を増大させる必要があつ o
—方、醉におレ、ては 体装置の錢性の効率を向上させるために大口径のシリ コンゥエー/、鎌の删、あるいは大繊のガラス纖反 (Z^ffl力 ¾1んでいる。 こうし た大¾»反の全面で均一な特性のトランジスタを高レヽス /トプットで生産するため には、 显降温の?踏変化幅の少なレ、©显での、 しかも 依存性の少なレ、絶 成工程が求められる。従来の熱酸化工程では酸ィ の^ ¾ゆらぎに财る変化 力 s大き 、大麵鎌を使って高レ、 プットで 体装置の 性を行うことは 困難であった。
こうした、従来の熱酸化工程における ^旱決しようとして、数多くの低? Ml プロセス力 S られている。なかでも、特開平 1 1 -2 79 77 3公報 |E¾の撤 、 テクニカル 'ダイジェスト'ォブ 'インターナショナル 'エレクトロン'デバイセズ' ^一ァイング, 1 9 9 9 (Technical Digest of International Electron Devices Meeting 1999)、 p p . 2 4 9— 2 5 2言 の技術、 あるいは 20 0 0 シンポジウム ·オン'ブイエノレエスアイ 'テクノロジ.ダイジエスト ·ォブ ·テク二 カル ·へ一ハース、 (2000 Symposiumon VLSI TechnologyDigestof Technical Papers)、 p p . 7 6— 1 7 7に記載の技術では、 プラズマ中に不活性ガスと酸素 気体分子を導入して、大きな準安定雜を有する不活性ガスに隨好の原子状化を 効率的に行 ることで、 原子状酸素 O*によるシリコン表面の酸化を行レ、比較的良 好な電気特性を得ている。
これらの鎌においては、 不活性ガスのクリプトン （K r ) と酸素 (02) 混合ガ スにマイク口波を照射し、 K rと 02混合プラズマを発生させ原子状酸素 0*を大量 に^ ¾して 400 ° cagの でシリコンの酸化を行レヽ、従来の熱酸化に匹 cl~る 低リーク 特 14、 S 面 立密度、高耐圧性を難している。 また、 この酸化 術 によれば（1 00)面以外の他の面方位を有すシリコン表面にも高品質な酸ィヒ膜が得 られる。 しかしながら、こうした従来のマイクロ «起プラズマによるシリコン酸ィ h«城 漏では、 原子状酸素 o*を棚した酸化を行っているにも力かわらず、 従来の酵 分子あるレ、は水分子を使用した熱酸化工程と同等禾！^の電気的特性を有するシリコ ン酸ィ し力 4辱られていない。特にシリコン凝反表面において約 2 nmg^以下の酸 ィ を有するシリコン酸ィ kSIでは良好な低レ、リ一ク 1¾特生を得ることが出来ず、 ゲー
Figure imgf000005_0001
ランジスタの^ aは、従来の 熱酸ィ1 ^術と同様に困難であつ '
また、 トランジスタの酸イ^へのホットキャリ 7¾λの影響によるコンダクタンス の劣化や、 フラッシュメモリなど、シリコン酸ィ 中に電子をトンネル伝導させる素 子において、 リーク ¾¾¾の増加など電気特性の経時的劣化が、シリコン酸ィ! ^を従来 の熱工程により形成した よりも顕著に起こってしまうという! ^を有していた。 図 1は従来のフラッシュメモリ素子 1 0の概略嶋造を示す。
図 1を参照するに、フラッシュメモリ素子 1 0は ρ型あるいは η型にドーブされた シリコン基板 1 1上に形成されており、前記シリコン基板 1 1上にはトンネノ «t I 1 2を介してフローティンググート謹 1 3力 S形成されている。嫌己フローティング ゲート ¾ 1 3は IKS間糸 feMl 4により覆われ、さらに嫌己フローティングゲート i 3上には、嫌 S«g間絶纏 1 4を介してコントロールゲート離1 5が形成 されて る。また ffffSシリコン繊 1 1中には、嫌己フローティングゲート ΐ 3 直下のチヤネ 域 1 1 A両側に、 η型あるいは ρ型のソース貝域 1 1 Bおよびドレ イン領域 1 1 Cが形成されている。
図 1のフラッシュメモリ素子 1 0では、嫌己コントロ一ルゲート ¾g 1 5は謙己電 極間 fe霞 1 4を介して編己フローティングゲート ¾gと容量 結合を生じ、その結 果、 StrlBコントロールゲート離 1 5に印加される制御 ®Βこより、 ΙίίΐΒフローティ ングゲ一ト ®ϋの電位を制御することが可能である。
そこで、図 1のフラッシュメモリ素子 1 0におレヽて前記フローティングゲート β¾ に' it¾を書き込む齢には、嫌己ドレイン領域 1 1 Cとソース領域 1 1 Bとの間に所 定の垂 ¾Εを印加し、さらに嫌己コントロールグート 1 5に所定の正の書き込 み を印加することにより、 IS!己ドレイン領域 1 1 C近傍におけるカロ速の結 成 されたホットエレクトロンを、嫌己トンネノ嚷 2を介して嫌己フローティング ゲート i 3中に ¾Λする。
また書き込まれた 'fffgを消去する齢には、嫌己シリコン纖 1 1あるいはソース 領域 1 1 Bに所定の消去 βϊを印加して、嫌 Sフローティングゲート籠1 3中の電 子を引き抜く。 さらに廳己書き込まれた '赚を読み出 には、 ΙΐίΐΕコントロール グート 1 5に所定の読み出し HEを印加し、編 Sチヤネノ 域 1 1 A中を嫌己ソ ース領域 1 B力らドレイン領域 1 1 Cへの電子流を検出する。
図 2 Aは、図 1のフラッシュメモリ素子 1 0におレヽて、 記フローティングゲ一ト 藤 1 3、嫌己トンネ 確 1 2およぴシリコン難 1 1を含む断面のパンド構造 図を、歸己コント口ールゲ一ト ®ϋ 1 5に制御 ®Ξを印加しなレ、状態にっレ、て示す図 である。
図 2 Αを参照するに、編己トンネル ¾|譲 1 2はポテンシャルバリアを形成し、前 記シリコン基板 1 1中の伝導帯 E c上の電子が前記フローティングゲ一ト電極 1 3 に ¾λされるのを効果的に PJJhするのがわかる。
これに対し、図 2 Bは嫌己コントロールグート 1 5に書き込み SEを印加した 状態のバンド構造図を示す。
図 2 Bを参照するに、編己書き込み ®Ξの印加により嫌己トンネル絶霞 1 2のバ ンド構造は変形し、伝導帯 E cは三角ポテンシャルを形成する。そこで、歸己チヤネ ノ 域 Αにおいて形成されたホットエレクトロンが力かる三角ポテンシャルバリア を、ファウラー 'ノルトハイム型トンネル fl¾を形成して通過し、觸己フローテイン - グゲート 3に、 ί¾λされる。
ところで、このようなフラッシュメモリ素子 1 0において書き込み を向上させ るためには、図 2 Βの状態にぉレヽて編 SH角ポテンシャルを通過するトンネル の トンネル確率を増大させる必要がある。このためには廳己トンネノ ィ M l 2の麟 を減少させればよレヽが、 ffilBトンネル酸ィ kli 1 2の酵を減少させた齢には、図 2 Aに示す非書き込み状態にぉレ、ても嫌 Sチャネル中の電子が謂己トンネル酸ィ U莫 1 2をトンネリングにより通過してリーク を形 β ^るおそれがある。
図 3は、鍵己トンネノ^ (1^1 2に印カロされる と、嫌己トンネル酸ィ b^ l 2を 通過するトンネノレ «ί¾の 虔との,を示す。
図 3を参照するに、 tiff己フラッシュメモリ素子 1 0におレ、て:!〜 1 0 秒の書き込 ! み時間を魏しょうとすると、図 2 Bの書き 態において肅己トンネル酸ィ «1 2に約 1 0 MV/ c mの を印加した^に、約 1 AZ c m2のトンネル fl^Sが前 記トンネノ！ 2中を »ることが要求される。一方、図 2 Aの瞎き込^^態 •では、謙己トンネノ 1 2を るリーク繊の大きさが、印加離が 1 MV/ c m2の ^に 1 0— 15A/ c m2以下であることが要求される。 このため、 従来のフ ラッシュメモリ素子 1 0では、嫌 Sトンネノ嚷 1 2として麟カ nmの熱酸化 膜を使い、 図 3に纖: ^示した驗一識特性を難している。
これに対し、書き 時間を纖しょうとして編己トンネル酸ィ!^ 1 2の麟を減 少させた トンネ/ ィ 1 2の 特性は図 3中に曲線で示したように 変化し、 1 0 MV/ c mの を印加した齢のトンネル の大きさは大幅に増大 するものの、 またより低印加 におレ、て従来の 1 A/ c m2のトンネル 度を ^することが可能になるものの、非書き込^^態におけるリーク が大きく増加 してしまい、歸己フローティングゲ一ト麵 1 3中に の形で書き込まれた' を ^することができなくなってしまう。
■ 発明の開示
そこで本発明は、以±¾£ベた滴 決し ^規で有用な 体装置およびその製 去を微することを概括的纏とする。
本発明の他の翻は、 リーク職が小さく、 しかも 印加時に大きな ¾a度の トンネル が得られる誘電体膜およびその形成方法を# ^することにある。
本発明のさらに他の耀は、編己誘電体膜を使った 体装置およ 揮発性 体装置、 およびかかる 体装置の製^法を»することにある。 ' 本発明のその他の I ^は、
シリコン表面上〖こ形成された誘電体膜であって、
嫌己誘電体膜は窒素を、窒素 力 s誘電体膜表面において、誘電体膜中 におけ るよりも増大するような濃度分布で むことを糊敷とする誘電体膜を «すること »しある 0
本発明のその他の∞は、 . ' シリコン と、 嫌己シリコン鎌上に形成された絶纏と、
ΐϋΐ¾βι上に形成された ¾®とを備えた 体装置において、
ttiia铯讓は、窒素髓カ膜中«よりも肅己 と接する藤面において増对 るような窒素 ί ^分布を有することを樹敷とする^体装置を搬することにある。 本発明のその他の は、
シリコン纏と、
flit己シリコン に形成されたトンネゾ I ^纏と、
tiffsトンネ i fe«J:に形成されたフローティングゲ一ト ®ϋと、
tiff己フローティングゲ一ト SfeJに、 ®¾間絶 を介して設けられたコントロー ルゲート離とよりなる不揮発 I·生^ g体メモリ装置にぉレヽて、
爾 色鶴のいずれか一方は、窒 滅が膜中央部よりも嫌己籠と接する驗面 において増: るような窒素濃度分布を有することを糊敷とする不揮 性半導体メ モリ装置を^^することにある。
本発明のその他の は、
表面上にシリコン酸ィ を形^ る工程と、
膽己シリコン酸ィ! ¾の表面を、 窒ィ te素ラジカル NH*に曝露し、 改変する工程と むことを糊敫とする誘電体膜の形 ^^法を¾することにある。
本発明のその他の! ^は、
表面上にシリコン酸ィ を形成する工程と、 ' 纏己シリコン酸ィ の表面を、 A rまたは Kてより選ばれる不活性ガスと窒素およ び水素を構成成^ ϋ素として含むガスとの混合ガス中に形成されたマイク口波ブラ ズマに曝露し、歸己シリコン酸ィ h lの表面を改変する工程とよりなることを糊敷とす る誘電体 ϋの形成; W去を することにある。
本発明のその他の^ は、
シリコン表面を、 K rを主とする不活性ガスと窒素を構成元素として含むガスと酸 素を構成成^ 5素として含むガスとの混合ガス中に形成されたマイク口波プラズマ に曝露し、 siriBシリコン表面に^ ( を形 る工程を難とする誘電体膜の形成 方法を することにある。
本発明のその他の I ^は、 シリコン に、 酸ィ匕処理によりシリコン酸ィ を形成する工程と、 謙己シリコン酸ィ [^の表面を、窒ィ 素ラジカル NH*に曝露し、改変する工程と、
• 編 S改変されたシリコン酸化膜上にゲート爵を形成する工程とを含むことを特 徴とする^ ί本装置の製 i ¾"法を^^することにある。
本発明のその他の は、
シリコン に、酸化処理によりシリコン酸ィ! ^を形^ る工程と、 鍾己シリコン酸ィ [^の表面を、 A rまたは K rより選ばれる不活性ガスと窒素およ ぴ水素を構成成分元素として含むガスとの混合ガス中に形成されたマイク口波ブラ ズマに曝露し、 tiff己シリコン酸ィ [^面を改変する工程と、
it己改変されたシリコン酸化膜上にゲート m¾を形成する工程とを含むことを特 徴とする^体装置の製^^法を撒することにある。
本発明のその他の は、
シリコン 反表面を、 rを主とする不活性ガスと窒素を構^素として含むガス と酸素を構成成^素として含むガスとの混合ガス中に形成されたマイク口波プラ ズマに曝露し、 シリコン表面に酸窒ィ を形^ ·τる工程と、
嫌己酸窒ィ 上にグート を形成する工程とを樹敷とする ^体装置の製 法を^ ^することにある。
本発明によれば、シリコン などの表面上に形成された酸化膜の表面を A rや Κ rを主とする不活性ガスと窒素と水素を含むガスとの混合ガス中に形成したマイク 口波 ラス、マに曝露することにより、黼己酸ィ [^の表面が改質され、撤己酸ィ [^の表 面針ノメートルの範囲に窒素力 s離する。力かる謝！^!表面に離した窒素は tiff己 酸ィ! ^表面にぉレヽて実質的に層状窒化領域を形成し、その結果嫌 S酸ィ嚷は觀が変 化し、近似的にはシリコン酸ィ [^の表面に窒ィ I ^を ¾Hしたのと同様な誘電体藤造 が得られる。
力かる誘電体画造では、シリコン酸 領域に対応する大きなバンドギヤップ領 域に,して t!if己窒化領域に対応してより小さなバンドギャップ領域が形成されて , いるため、 また歸己窒化領域はシリコン酸ィ fllよりも大きな比誘電率を有するため、 図 1のフラッシュメモリ 1 0において SirfBコントローノレゲート ®Hl 5に制御 ¾E が印加されてレ、なレ、状態では、嫌己誘電体 Ifffitはチヤネノ 域 1 1 A中の電子に対 して実効的に大きな麟を示し、 編己電子のトンネリングが効果的に P lhされる。 これに対し、廳己コントローノレゲート！^ 1 5に書き ttffiを印加した には ΙίίΙΞ誘電体麵造を構^ る謝!^領域および窒化領域のバンド構造が変形するが、 その際、漏己窒化領域の形成に伴レ、編己酸ィ IJI領域の実効的な厚さ力 s減少しており、 その結果、チヤネノ m域 1 1 A中のホットエレクト口ンは、嫌己誘電体騰造中を効 率的にトンネリングすることが可能になる。 tins謝 領職面に形成された窒化領 域はバンドギャップが小さいため、 ¾λされるホットエレクトロンに対してはポテン シャル障壁として作用しない。
その結果、力 る誘電体 をフラッシュメモリをはじめとする不揮発性^体 メモリ装置のトンネ / «S として使うことにより、 リ一ク«¾を«しつつ、同時 に書き込み ¾gを向上させる、 あるいは動作 «ΕΕを ί«させることが可能になる。 また、力かる表面に窒素の離した構成の酸ィ 1«は、シリコン表面を K rを主とす る不活性ガスと、窒素を構成元素として含むガスと を構成元素として含むガスと の混合ガス中に形成したマイク口波プラズマに曝露することによっても形成できる。 このようにして形成された酸ィ は全体としては酸窒ィ の,滅を有するが、一部の 窒素が ΙίίΙΒ薩 t lとシリコン表面との界面に難して応力を緩和し、残りの窒素が 膜表面に離して所望の窒化物層領域を形成する。力かる構成の酸窒ィ ではシリコ ン表面との界面に した窒素により応力力锾禾口され、これに伴い膜中にトラップさ れた ¾ や界面靴の密度が赚され、トンネリング の漏によるリーク離の が効果的に遮断される。すなわち、このような方法で形成された麵 は、非 常に優れた膜質を有する。 また、 カかる酸窒ィ! ^は、 膜中に含まれる水素の濃度が、 表面密度換算にして 1 012 c Hi"2以下、好ましくは 1 011 c m_2以下であるの力 S好ま しレ、。
本発明の誘電体膜の形成方法は、 5 5 0°C以下の低温でできるので、酸ィ！ ^中の ダングリング^ンドを終端している水素を脱離させることなく、膜中の酸素欠損を 回復させることができる。 これは、後で説明する窒化膜あるいは酸窒ィ llの形成に おいても同じである。 図面の簡単な説明 図 1は、 従来のフラッシュメモリ素子の構成を示す図；
図 2 A, フラッシュメモリ素子の動作を説明する図；
図 3は、 従来のフラッシュメモリ素子の を説明する図；
図 4 A〜 4 Cは、本発明の第 1の ¾¾f態による酸ィ の形 法および 体装 置の製 去を^ "f図；
図 5 f 発明で使われるラジアルラインスロットァンテナを用レ、たブラズマ装置 の概略纏成を示す図；
図 6は赤外分 で測定したシリコン表面終端水素とシリコンの結合の K rプラ ズマ暴露依存性を示す特性図；
図 7はシリコン酸ィ の処3¾ガス圧力依存性を示す特 I·生図；
図 8はシリコン酸ィ [^中の K r密度の深さ方向分布を示す特性図； , 図 9はシリコン酸イ^の ®¾¾ΕΕ特性を示す特生図；
図 1 0はシリコン酸化膜およびシリコン酸窒ィ MIのリ一ク«¾特性と SD¥の関係 を示す図；
図 1 1 A〜 1 1 Cは、本発明の第 2の雞形態による窒ィ Mlの形献法および轉 体装置の製 去を示す図； , 図 1 2はシリコン窒ィ の処 a¾内ガス圧力依存†生を示す特！1生図；
図 1 3 A〜1 3 Dは、本発明の第 3の¾»態による酸ィ 窒ィ t«l誘電体膜' の形成工程およ 体装置の製 法を示す図；
図 1 4は酸ィ 窒ィ a»i誘電体膜中における窒素の分布を示す図；
図 1 5は酸ィ I 窒ィ 誘電体膜のバンド構造図；
図 1 6 A〜 1 6 Cは、本発明の第 4の 形態による自ィ [^の形 およ 導体装置の製 去を示す図；
図 1 7はシリコン酸窒ィ 城時の原子状 βと原子; tfeK素の発光 ¾ ^を示す図； 図 1 8はシリコン酸窒ィ 中の元素分布を示す図；
図 1 9はシリコン酸窒ィ bSIの ¾¾β1Ξ特性を示す特性図；
図 2 0はシリコン窒ィ (^中における窒素分布の時間変化を示 «略図；
図 2 1 Α〜 2 1 C{鉢発明の第 5の雄の形態による、シャロートレンチアイソレ ーシヨンの »的断面図； 図 2 2は本発明の第 5の実施の形態による、凹凸のあるシリコン表面に形成した立 体的トランジスタの断面 Sit図；
図 2 3は本発明の第 6の実施の形態によるフラッシュメモリ素子の構成を示す図； 図 2 4は図 2 3のフラッシュメモリ素子の書き込み動作を示すバンド構造図； 図 2 5は図 2 3のフラッシュメモリ素子におけるトンネノ のリーク電流特 性を 図； '
図 2 6 {鉢発明の第 7の! ^形態によるフラッシュメモリ素子の断面構造の概略 図；
図 2 7〜 3 0は図 2 6のフラッシュメモリ素子の形成方法を段階的に説明する概 瞻面構造図；
図 3 1は金属 ¾KS O I上にイ^された本発明の第 8の^ 形態による MO Sト ランジスタの断面構造の概略図；
図 3 2はガラス やプラスチック などに ¾Sされる本発明の第 9の 形 態におよるプラズマ処 置の根 図；
図 3 3は図 3 2のプラズマ処¾¾置により形成された の多結晶シリコン トランジスタの断面 ffiitの概略図；
図 3 4は本発明の第 1 0の実施开態による 3次元 L S Iの断面構造の概念図であ る。 発明を実施するための最良の態様
以下、本発明を適用した好適な諸^ fさ態について、図面を参照しながら詳細に説 明する。
(^ 1の織形態）
図 4 A〜 4 Cは、本発明の第 1の »3 態による、プラズマを用レヽた低温での酸化 魔城工程、およびかかる酸ィ を使った 体装置の製造工程を示す。また図 5は、 本発明で使われるラジァノレラインスロットァンテナを用レヽたプラズマ処 置の一 例を示 ¾f面図である。
本¾»態にぉレ、ては、最初に図 4 Aの工程にぉレ、てシリコン表面の 合手を終 端している水素を除去する。 より具体的に説明すると、本雄形態では、次の酸ィ Ml 形成工程でプラズマ励起ガスとして使われる K rを使用し、同一処 3¾内で遙镜して 面,終 水素除去 «と ^ィ匕 とを う。 ,
まず、 図 5のプラズマ処 ¾g置において真空容器 （処 a¾) 101内を真空にし、 次にシャワープレート 102力ら最初に A rガスを導入し、それを K rガスに切替え る。さらに、編己 01内の圧力を 133P a (lTo r r)離に設定する。 次にシリコン ®K 103を、カ卩 を持つ 斗台 104に置き、 の を 4 00 禾1^に設^"る。謙己シリコン 反 103の が 200— 550° Cの範囲 内であれば、 ^下に述べる結果はほとんど同様のものとなる。嫌己シリユン凝反 10 3は、直前の前麵工程において希フッ酸»が施され、その結; 面のシリコン未 手が水素で終端されている。
次に同軸導波管 105からラジアルラインス口ットァンテナ 106に周波数が 2. 45 GHzのマイク口波を^!合し、嫌己マイク口波を嫌 5ラジアルラインス口ットァ ンテナ 106力、ら処 a^l 01の壁面の""^に設けられた誘電 ί材反 107を通して、 嫌己処 ¾ 101内に導入する。導入されたマイク口波は嫌己シャワープレート 10 2から編己処纏 101内に導入された K rガスを励起し、その結果嫌己シャワープ レート 102の直下に高密度の K rプラズマ力 S形成される。供糸 るマイク口波の周 波数が 900MHz @¾以上ネ勺 10GHz禾敏以下の範囲にあれば、以下に述べる結 果はほとんど同様のものとなる。
図 5の構成にぉレヽてシャワープレート 102と 103の間隔は、本 »形態で は 6 c mに設定する。 この間隔は狭レ、ほうがより高速な藤が可能となる。 ^m 態では、ラジアルラインスロットアンテナを用レ、たプラズマ装置を用いて藤した例 を示してレ、る力 他の; W去を用レ、てマイク口波を ^^内に導入してプラズマを励起 してもよレヽ。
嫌 Sシリコン ¾¾103を Krガスで励起されたプラズマに曝すことにより、藤己 シリコン基板 1.03の表面は低エネルギの K rィオン照射を受け、その表面終端水素 が除去される。
図 6は前記シリコン基^ 103表面におけるシリコン一水素結合を赤外分光器に より分析した結果であり、嫌己処¾¾101中にマイクロ波を 133Pa (ΙΤο r r) の圧力下、 1. 2W/ cm2のパワーで導入することで励起した Krプラズマに よる、 シリコン表面終端水素の除去効果を^ i~。
図 6を参照するに、わずか 1秒離の K rブラズマ照射でシリコン一水素結合に特 徴的な波数 2100 cm— 1付近の光吸収がほとんど消滅し、約 30秒の照射ではほぼ 完全に消滅するのがわかる。すなわち、約 30秒の Krプラズマ照射により、 シリコ ン表面を終端してレ、た水素が除去できることがわかる。本 H»態では、 1分間の K rプラズマ照射を施して、表面終端水素を完全に除去する。
次に、図 4 Bの工程にぉレヽて、藤己シャワープレート 102から 97/3の分 匕 の r /Oz混合ガスを導入する。 この際、 処 内の圧力は 133Pa (lTo r r ) に維持しておく。 K rガスと 02ガスが混合された高密 起プラズマ中で は、 中間励起状態にある K r *と 02 カ衝突し、原子状隨 O*を効率よく大量に 発生できる。
本 «例では、この原子状隨 O*により ftit己シリコン ¾¾103の表面を酸ィ匕し、 酸ィ 103 Aを形^ "る。従来のシリコン表面の熱酸化法では、 02^ί^Η20分 子により酸化が行われ、 800° C以上の極めて高レ、麵 が必要であった力 本 発明の原子状藤 Ο*による酸ィ 理では、 400° の非常に低い で酸化 が可能である。 K r *と O2の種 ϊ突 f絵を大きくするには、 力は高レ、方が望 ましレ、が、あまり高くすると、発生した O*同志力 s衝突し、 O2分子に戻ってしまう。 当然、 纖ガス圧力が する。
図 7に、 処3¾内の K r /02の圧力比を 97Z 3に麟しつつ、 謙己処¾¾ 10 1內のガス圧力を変化させた齢の、形成される謝 103 Aの厚さと処«内圧 力との ^、を^"。ただし図 7では、シリコン¾¾ 103の^^を 400° Cに設定 し、 10分間の酸化 理を行っている。 .
図 7を参照するに、編己処3¾101内の圧力カ約 133Pa (1 To r r)の時 に最も酸ィ ΰΐ^は速くなり、この圧力なレ、しはその近傍の圧力^ ί牛が： ¾ であること がわ力る。 この： ¾igJEE力は、觸己シリコン ¾¾103の面方位が (100)面である に限らず、 どの面方位のシリコン表面であっても同じである。
所望の のシリコン酸ィ 103Aカ形成されたところでマイクロ波パワーの 導入を止めプラズマ励起を終了し、 さらに K r /02混合ガスを A rガスに して 酸化工程を終了する。本工程の碰に A rガスを翻するのは K rより^ Iffiなガスを パージガスに価するためである。 本工程に棚された K rガスは回収再利用する。 上記の酸ィ隨成工程に続いて図 4 Cの工程において爾己酸化膜 1 0 3 A上にゲ ート «^1 0 3 Bを开城し、 パターエング工程、 イオン ¾Λ工程、保 ¾ ^成工程、 水素シンタ^ @工程等を施すことにより、 トランジスタゃキャパシタ む 積回路装置を形成することができる。
上記の手順で形成されたシリコン酸化膜中の水 有量を昇、 出により測定し たところ、 3 n mの麟のシリコン酸ィ におレヽて面密度換算で 1 012 / c m2键 以下であった。特にリーク が少ない酸ィ! ^においてはシリコン酸ィ 内の水餘 有量は、 面密度藤で 1 On/ c m2離以下であること力 S された。 一方、 酸化 膜形成前に K rプラズマの暴露を行わなかつた酸化膜は面密度換算で 1 012/ c m2 を超える水素を含んでいた。
また、上記の手順で形成されたシリコン酸ィ kSIを剥離した後のシリコン表面と隞匕
•赚诚前のシリコン表面の粗さを原子間力顕麟で測定して比較したところ、シリコ ン表面の荒さ力変化してレ、ないの力 ¾ され すなわち、終端水素を^して酸化 した後でもシリコン表面が ることはなレ、。
図 8は、 上記の手順て缄されたシリコン酸ィ bSI中の K r密度の深さ方向分布を、 ^ΚΙί蛍光 Χ^·¾¾置を用いて調べたものである。ただし図 7の結果はシリコンの ( 1 0 0) 面についてのものであるが、 （1 0 0) 面に限らず他の方位でも同様の結 果が得られる。
図 8の では、 K r中の酸素の分圧を 3 %に、また処 内の圧力を 1 3 3 P a ( l T o r r ) に設定し、 プラズマ酸化処理を纖反 4 0 0° Cで行っている。 図 8を参照するに、シリコン酸ィ [^中の K r密度は下地のシリコン表面から遠ざか るにつれて増大し、シリコン酸ィヒ赚面では 2 X 1 011/ c m2'離の密度に達する。 こめこと力ゝら、上記の手順で得られるシリコン酸ィ は、下地のシリコン表面からの 賺が 4 n m以上の領域にぉレヽて膜中の K r が一定で、一方シリコン表面からの «が 4 nm以下の領域においてはシリコン/シリコン酸化膜の界面に向かって減 少してレ、る膜であることがわかる。
図 9は、上記の手順で得られたシリコン酸ィ につレヽて、 リーク鎌の印加 依 存 I·生を;^。ただし図 9の結果は、シリコン謝 の が 4. 4 nmの齢につい てのものである。比較のため、図 9中には酸化^^成前に K rプラズマの暴露を行わ なかつた につレヽて、 同ー酵の酸ィ のリーク 特性を示している。
図 9を参照するに、 K rプラズマへの暴露を行わな力つた:^のシリコン酸ィ [^の リーク 特性は、 従来の熱酸ィ のリーク職特 1·生と同等であり、 K r /O2マイ ク口波プラズマによる酸化処理を行っても、得られる酸ィ のリーク 特生を余り 改善することができないことがわかる。 これに対し、 K rブラズマ照射により終端水 素除去を施してから K r /02ガスを導入して酸化を行う本^ i形態の方法により形 成されたシリコン謝 [^は、従来のマイクロ波プラズマ酸化により形成されたシリコ ン酸ィ I ^よりも同一觀におけるリーク S¾が 2〜 3桁も減少し、非常に良好な低リ ーク特 ι·生を示していることがわかる。同様のリーク ¾¾¾特 I"生の改善は、さらに薄い 1 . 7 nmg^までの麟のシリコン酸ィ でも ^1できること力 されている。
図 1 0〖ま、本^ ^態によるシリコン酸イ^のリーク ¾ S特性を、前記シリコン酸 ィ の HI?を変化させて測定した結果を示す。ただし図 1 0中、△は従来の熱謝 のリーク ®¾特 I1生を、 また〇は K rプラズマへの曝露を省略して K r /O2プラズマ による酸化を行った のシリコン酸ィ のリーク ®¾特性を、 さらに ·は、嫌己 K rプラズマへの曝露の後、 ffitSK r /O2プラズマによる酸化を行った本雞例形態 によるシリコン酸ィ のリーク 特 I"生を示す。なお図 9中、園で示すデータは、後 で説明する隨 につレ、てのリーク «¾特性を示す。
図 1 0を参照するに、〇で示す、 K rプラズマへの曝露工程を省略してプラズマ酸 化工程で形成したシリコン酸ィ のリーク鎌特 1·生は、△で示 酸ィ嚷のリーク電 流特 I·生と一針るのに対し、 ·で示す、本 ¾S ^態によるシリコン酸ィ のリーク電 流特 14は、〇で すリーク電流特 1·生に対して 2〜 3桁も減少してレ、るのがわかる。ま た、本難形態によるシリコン酸ィ では、 (¥が約 1 . 5 nmであっても、厚さが 2 nmの熱酸ィ 莫のリーク電流に匹敵する、 1 X 1 0— 2AZc m2のリーク «¾fgを実 現できることがわかる。
また、本 形態により得られたシリコン酸ィ について、シリコン /シリコン酸' ィ 面 立密度の面方位依存性を測定してみると、どの面方位のシリコン表面にお いても、 約 1 X 1 010 c m一2 e V'1の非常に低い界面 ' 密度力 S得られることを見出 した。 この他、耐圧特性、ホットキヤリァ耐性、ストレス ¾ ^を流したときのシリコン酸 ィ が石皮壌に至るまでの ¾f*QBD (C h a r g e— t o— B r e a k d o wn) などの電気的特性、 ί藤性的特性に関して、本難形態により形成した酸ィ は、従 来の熱酸ィ と同等なレ、しはそれ以上の良好な特 [·生を示す。
したように、表面終端水素を除去してから K r /02高密度プラズマによりシ リコン酸化工程を行うことで、 4 0 0° Cという低温においても、あらゆる面方位の シリコンに優れたシリコン謝 MIを形財ることができる。こうした効果が得られる のは、終端水素除去により酸ィ! ^中の水 有量が少なくなり、力 、酸ィ 中に K r力 S含有されることに起因してレヽると考えられる。酸ィ 中の水素が少ないことでシ リコン酸ィ 内の元素の弱レ、結合が少なくなり、 また K r力 S含有されることにより、 膜中や S i /S i 0≤界面でのストレス力 s緩和され、 膜中鎌や界面 立密度が纖 され、 シリコン酸ィ [^の電気的特 I·生が大幅に改善されているためと考えられる。 . 特に、表面密度娜にぉレヽて水素濃度を 1 012/ c m2以下、望ましくは 1 Ο11/^ m2¾¾以下にすることと、 5 X 1 0u/ c m2以" の K rを含むことと力 シリ コン酸ィ の電気的特性、 麵性的特 I"生の改善に寄与しているものと考えられる。 本発明の酸ィ を難するためには、図 5の装置の他に、プラズマを用いた低温の 酸ィ 城を可能とする別のプラズマプロセス用装置を翻してもカゝまわない。たと えば、マイク口波によりプラズマを励起十るために K rガスを放出する第 1のガス放 出構造と、藤ガスを放出する、嫌己第 1のガス放出構造とは異なる第 2のガス放出 構造とを備えた 2段シャワープレート型プラズマプロセス装置を使うことも可能で める o ^
なお、本 態では、所望の E)¥の リコン酸ィ が形成されたところでマイク 口波パワーの導入を止めプラズマ励起を終了し、 さらに K r /02混合ガスを A rガ スに置換して酸化工程を終えているが、廳己マイクロ波パワーを止める前に、圧力を 1 3 3 P a ( Ι Τ ο r r )禾!^に保ったままシャワープレート 1 0 2から分圧比 9 8 / 2の K r /NH3船ガスを導入し、 シリコン酸ィ匕膜の表面に約 O. 7 n mのシリ コン窒ィヒ膜を形成して処理を終えても良い。この方法によれば表面にシリコン窒ィ 力 S形成されたシリコン隨 が得られ、より高レ、比誘酵^有する絶鶴を形 ることが可能になる。 (第 2の纖形態）
図 1 1 A〜1 1 Cは、本発明の第 2の^ 態によるプラズマを用いた低温での窒 ィ の形成 去、 およびかかる窒ィ U莫を使った 体装置の製 去を示す。
'本¾»態でも、窒ィ瞻成には図 5と同様の装置を用レヽる。また本織形態にお いては、終端水素除去及び窒ィ 1«诚時のために A rまたは K rをプラズマ励起ガス として翻することが良質な窒ィ を形成する上で望ましレ、。
以下 A rを使用した際の一例を示す。
まず、図 1 1 Aの工程において図 5の真空織 (処魅） 1 0 1内を真空に排気し、 次にシャワープレート 1 0 2から A rガスを導入して処3¾内の圧力を 1 3. 3 P a ( 1 0 OmT o r r ) 键に設定する。
次に、直前の前処 S 程において水素添卩水赫により表面のシリコン雄合手が 水素で終端されたシリコン織 1 0 3を処魅 1 0 1中に導入し、加 f ^を持つ試 料台 1 0 4に i¾ する。 さらに の温度を 5 0 0。 Cに設定する。この源度が 3 0 0— 5 5 0° Cの範囲内であるならば、 以下に述べる結果とはほとんど変わらない。 次に、同鶴波管 1 0 5力ら、ラジアルラインスロットアンテナ 1 0 6およひ誘電 0 7を通して、処 3¾内に、 2. 4 5 GH zのマイクロ波を働合し、処3¾内 に高密度の A rプラズマを る。觸 るマイク口波の周波数が 9 0 OMH z程 度以上 1 0 GH ¾ ¾¾以下の範囲にあれば、以下に述べる結果はほとんど変わらない。 シャワープレート 1 0 2と纏 1 0 3の間隔は、本難形態では 6 c mに設定してレヽ る。 この間隔は狭いほうがより高速な藤が可能となる。 なお本霞形態では、 ラジ アルラインスロットアンテナを用いたプラズマ装置を用いて成膜した例を示してレ、 るが、他の方法を用いてマイクロ波を処 ¾¾内に導入してもよい。
このように A rガスで励起されたプラズマに曝されたシリコン表面は低エネルギ の A rィオン照 を受け、その表面終端永素が除去される。本 形態では 1分間の A rプラズマ暴露を施す。
次に図 1 1 Bの工程において、 シャワープレート 1 0 2から A rガスに分圧比で 2%の NH3ガスを混合して導入する。 この際、 処理陸内の圧力は 1 3. 3 P a ( 1 O OmT o r r ) g¾に保つ。 A rガスと NH3ガスが混合された高密麵起プラズ マ中では、 中間励起状態にある A r *と NH3分子が嫉し、 NH*ラジカルが効率よ く発生する。 この NH*ラジカルがシリコン¾¾表面を窒化し、 膽3シリコン難 1 0 3の表面にシリコン窒ィ 1 0 3 C力 S开城される。
次に、所望の歸のシリコン窒ィ 1 0 3 C力 S形成されたところでマイクロ波パヮ 一の導入を止めブラズマ励起を終了し、 さらに A r /NH3齡ガスを A rガスに置 換して窒化工程を終了する。
さらに図 1 1 Cの工程において上記の窒ィ «城工程により形成されたシリコン 0 3 Cをゲート として使い、力かるゲート絶 «1 0 3 C上にゲート β ΐ 0 3 Dを形^"る。 さらにパターニングェ程、イオン ¾λ 程、 i*¾)^城工 程、水素シンク処理等を行うことにより、 トランジスタやキャパシタなどを含む ί植離置が形成される。
本 態では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて 窒ィ を戯した例を示したが、他の方法を用レ、てマイク口波を^ 内に導入して もよレ、。また本 » ^態では、プラズマ励起ガスに A rを棚しているが、 K rを用 いても同様の結果を得ることができる。また、本¾»態では、プラズマプロセスガ スに NH3 用いているが、 N2と H2などの混合ガスを用いても良い。
本発明のシリコン窒ィ t«誠においては、表面終端水素を除去した後においても、 プラズマ中に水素が械することがひとつの重要な要件である。プラズマ中に水素が することにより、 シリコン窒ィ 中及び界面のダングリングボンドが S i— H、 N—H結合を形成して終端され、その結果シリコン窒ィ MS:び界面の電子トラップが 無くなると考えられる。
S i— H結合、 N— H結合が本発明の窒ィ t Iに^ ¾することは、それぞれ赤外吸収 スぺクトル、 X線光電"？^スぺクトルを測定することで藤されている。水素が存 在することで、 CV特性のヒステリシスも無くなり、シリコン Zシリコン窒ィ 界面 密度も 2 X 1 010 c m—2と低く抑えられる。 希ガス （A rまたは K r ) と N2/
H2の混合ガスを してシリコン窒ィ を形 る ^には水素ガスの分圧を 0.
5 %以上とすることで、膜中の電^正孔のトラップを著しくに減少させることがで きる。
図 1 2は、 の手順で作成したシリコン窒ィ ϋ3ϋ¥の圧力依存性を^ "。ただし図 12の実験にぉレヽて A r /NH3の分 ffltは 98/2に設定されており、細寺間は 30分である。
図 12を参照するに、窒ィ！ ^の成長離は、処魅内の圧力を下げて希ガス (Ar または Kr) が NH3 (または N2/H2) に与えるエネルギーを増やした方が速くな ることがわかる。窒ィ 成効率の氣 からは、ガス圧力は 6. 6'5〜13. 3Pa (50〜： L OOmTor r)の範囲力 S好ましレ、が、他の難形態で ベるように、酸 化と窒化を連^ Tる工程では酸化に適した圧力、例えば 133Pa (lTo r r)程 度に統一して窒化を行うことも、继性の観 からは好ましい餅である。 また、希 ガス中の NH3 (または N2/H2) の分圧は 1〜10%の範囲が良く、 さらに好まし くは 2〜6%が良い。 ,
本 態により得られたシリコン窒ィ till 03 Cの比誘電率は 7.9であつ-た力 この値はシリコン酸ィ [^の比誘電率の約 2倍に相当する。
本^ 形態により得られたシリコン窒ィ ll 03 Cの S¾fg«EE特性を測定したと ころ、麟が 3. Onm (誘電率換算酸ィ Mil. 5nmに相当） のときに、 1 Vの電 圧印加時において、麟が 1. 5 nmの熱酸ィ MIよりも 5— 6桁以上も低いリーク電 流特性が得られることが見出された。 これは、本^ ¾例によるシリコ^ fbl を使う ことにより、グート絡纏にシリコン酸ィ を麵した従来のトランジスタにおレ、て 題となってレヽる辦田化限界を «できることが可能であることを意味する。
_h¾した窒ィ の ^^件、 およ υ¾性的、 電気的特 ¾は、 (loo)面方位のシ リコン表面上に^されるものではなく、 （1.11) 面を含むあらゆる面方位のシリ コンにおいて、 同様に成立する。 ：
本^ 態により得られた好ましレ、結果は、終端水素が除去されたことによること だけ力源因ではなく、窒ィ bSI中に A rまたは K r力 S含有されることにも »、すると考 えられる。すなわち、本 例形態による窒仆膜では窒ィ 14莫中ゃシリコン Z ィ 莫界 面でのストレスが、窒ィ hi!中に含有される A rあるいは K rにより緩和され、その結 果シリコン窒ィ 中の固定電荷や界面萌立密度が赚され、電気的特性、 ί讓性的特 性が大幅に改善されたものと考えられる。
特に、 シリコン酸ィ の ^と同様に、 表面密度にぉレ、て 5X 10u/cm2以下 の A rまたは K rを含むことがシリコン窒ィ kSIの電気的特性、ィ讓十生的特生の 善に 寄与していると考えられる。
本発明の窒ィ 莫 103 Cを魏するためには、図 5の装置の他に、プラズマを用い た低温の酸化^^成を可能とする別のプラズマプロセス用装置を使用してもかまわ ない。たとえば、マイクロ波によりプラズマを励起するための A rまたは Krガスを 放出する第 1のガス放出構造と、 NH3 (または N2ZH2ガス） ガスを放出する、 前 記第 1のガス放出構造とは異なる第 2のガス放出構造とをもつ 2段シャワープレー ト型プラズマプロセス装置で形^"ることも可能である。
(第 3の鍵形態）
図 13 A〜 13 Dは、本発明の第 3の 態による、プラズマを用レヽた ittでの 酸ィ と窒ィ を麵した 2層蘭誘電 ί權造の形成 去、およびかかる 2層麵誘 窗«1を使った 本装置の製 去を示す。
本 態で使われる酸ィ tmfeょぴ窒イ^の形^ ¾置は図 5と同じである。本^ ¾ 形態においては、謝 TO¾び窗瞻さ成のために K rをプラズマ励起ガスとして鶴 する。 - まず図 13 Aの工程において、図 5の真空織 (処簡 101内を真空に排気し、 シャワープレート 102から A rガスを嫌己処 S¾l 01中に導入する。 ^に導入さ れるガスを当初の A rから Krガスに切り替え、嫌己処 βΐ 01内の圧力を 133 Pa (ΙΤο r r) こ設定する。 '
次に、直前の前処理工程で希フッ酸藤が施され表面のシリコン^^手が水素で 終端されているシリコン纖 103を纖己処趣 101内に導入し、力f«を備え た辦斗台 104に載财る。 さらに TOの ' を 400°Cに設定する。
次に ΙίίΙΞ同軸導波管 105力らラジァ/レラインスロットァンテナ 106に周波数 が 2. 45GHzのマイク口波を 1分間 合し、 ΙίίΙΕマイク口波を謙己誘電 ί科反 10 7を介して編己処3¾ 101内に導入する。このようにして鎌己処¾¾ 101内に生 成した高密度の K rプラズマに、 tiff己シリコン¾¾ 103の表面を曝すことにより、 表面終端水素を除去する。
次に図 13 Bの工程において、
Figure imgf000021_0001
01内の圧力を 133Pa (lTor r)離に麟したまま、シャワープレート 102から 97/3の分1£1；匕の1：1：/0 2混合ガスを導入し、 嫌己シリコン鎌 1 0 3の表面に厚さが 1. 5 nmのシリコン 酸ィ kEl 0 3 Aを形成する。
次に図 1 3 Cの工程にぉレ、て、 マイクロ波の ^を一日 #f亭止し、 02ガスの導入を 停止する。 さらに真空織（処 1 Ο 1内を K rでパージした後、シャワープレ ート 1 0 2力ら分圧比 9 8 / 2の K r ZNH3混合ガスを導入し、 処¾内の圧力を 1 3 3 P a (1 T o r r)離に設定したまま、再び周波数が 2. 5 6 GH zのマイ クロ波を供給し、嫌己処魅 1 0 1内に高密度のプラズマを して、編己シリコン 酸化膜 1 0 3 Aの表面に 1 nmのシリコン 匕膜 1 0 3 Nを开 する。
次に、所望の酵のシリコン窒ィ Mil 0 3 A力 S形成されたところでマイクロ波パヮ —の導入を停止してプラズマ励起を終了し、 さらに K r /NH3混合ガスを A rガス に置換して酸化窒化工程を終了する。 ，
次に図 1 3 Dの工程にぉレ、て、以上の工程で得られた酸化窒ィ！ ^をゲ一ト糸色纏と してその上にゲート SS1 0 3 Bを形成し、 さらにパターニングェ程、イオン ί£λ! 程、 i ,水素シンタ処理等を施すことにより、 トランジスタやキヤゾシタを 有する鸭 ί樣積回路装置が形成される。
このようにして形成した觀ゲート絶籠の!^]的な誘電率を測定したところ、約 6の値が得られた。 その他、 リーク ®!Ε特性、耐圧特 14、ホットキャリア耐 I生などの 電気的特 、ィ譲性的特性も先の雄形態 1の:^と同様に、優れたものであった。 得られたゲート絶纏にはシリコン 0 3の面方位に ¾ "る依存性も見られず、 ( 1 0 0)面 のどの面方位のシリコンにも優れた特 !·生のゲート絶 «を开滅でき o このようにして、酣 の 面雜特 !■生と窒ィ 1 Iの高誘電率特 I·生 兼ね備えた ゲート絶霞を難でき
本¾ ^態では、シリコン側に酸ィ taiを形 る酸ィ ai、窒ィ tilの 2層構成を示し たが、 目的に応じて酸ィ瞧、窒ィ (^莫の I醉を Μτ えること、また酸ィ 窒ィ 酸ィ 、窒ィ I ^il 窒ィ などのさらに複数の觀膜を形成することも可能で める
図: L 4は、本 例により得られた 2層 ¾ 髓の誘電体膜中における窒素 分 布を概略的に示す。 . ■
図 1 4を参照するに、窒素は、編己窒ィ 1 0 3 Nに対応して誘電体驗面の深さ ' が 2〜3 nmの領域に纖しており、それ以上の深さには侵入しない。すなわち、本 »の形態による; W去によれば、酸ィ ki 表面に厚さが 2〜3 nmの窒化領域を、安定 して形 することが可能である。
図 1 5は、図 1 30の^»{本装置の断面 一 ，に沿ったバンド冓造図を、熱平衡 状態について示す。
図 1 5を参照するに、バンドギヤップの大きいシリコン酸ィ ΰ莫層 1 0 3 Αに,し てバンドギヤップのより小さレヽ窒化物層 1 0 3 N力 S形成されており、嫌己窒化物層 1 0 3 Nに難してゲート «H 1 0 3 Bが、また肅己シリコン酸ィ«11 0 3 Aに赚 してシリコン ¾¾ 1 0 3が形成されているのがわかる。
力かるバンド«造では、藤己シリコン雜 1 0 3中の伝導電子は、肅 S¥¾体装置 がグート βϋ ΐ 0 3 Βに «Εが印加されなレヽ非 β状態にある^ \ tiff己シリコン酸 化膜層 1 0 3 Aおよび窒化物層 1 0 3 Nよりなる厚い誘電体膜によりトンネリング を Plihされ、ゲート ®S1 0 3 Bにリークすることはない。後でフラッシュメモリ素 子にっレ、て説明するよう 、図 1 5のバンド «造は、 リーク飄を抑制し、 しかもト ンネル «^の¾¾度を増大させるのに非常に棚である。
(第 4の ¾¾ 態） .
図 1 6 A〜1 6 Cは、本発明の第 4の難形態による、プラズマを用いて低温で行 う酸窒確の形 去、およびかかる酸窒 を使った 体装置の 法を 。 ただし本 ¾l?さ態で使う酸窒ィ 雌置は、図 5と同じである。本 » ^態におい ては、 K rをプラズャ励起ガスとして棚する。
まず、図 1 6 Aの工程において図 5の真空織 (処 ） 1 0 1内を真空に排気し、 シャワープレート 1 0 2力ら嫌 5処 1 0 1中に A rガスを導入する。次に嫌己処 S¾ l 0 1中に導入されるガスを A rから K rガスに切り替え、処 內の圧力を 1 3 3 P a ( Ι Τ ο r r ) 輸こ設定する。
さらに直前の前処理工程で希フッ酸洗净が施され表面のシリコン未結合手が水素 で終端されているシリコン纖 1 0 3を 処 βΐ 0 1中に導入し、力 tli¾«を備 えた 台 1 0 4に糖する。 さらに辦斗の を 4 0 0°Cに設定する。
次に、同軸導波管 1 0 5力 ラジアルラインスロットアンテナ 1 0 6に周波数が 2. 4 5 GH zのマイク口波を 1分間働合し、嫌己ラジアルラインス口ットアンテナ 1 0 6力 誘電 1 0 7を通して処 ¾ 1 0 1内に ISマイク口波を導入し、爾己処理 室 1 0 1内に高密度の K rプラズマを る。このようにして rガスで励起され たブラズマに鍵己シリコン 反 1 0 3の表面を曝すことにより、その表面終端水素を 除去する。
次に図 1 6 Bの工程において、 tiff己処 S¾l 0 1の圧力を 1 3 3 P a .(l T o r r ) に し、 l己シャワープレート 1 0 2力ら 圧比 9 6. 5/3/0. 5の K r ノ 02ZNH3混合ガスを導入し、シリコン表面に 3. 5 n mのシリコン^ { 1 0 3 Εを开成する。所望のD?のシリコン^ ( 1 0 3 Eが开成されたところでマイ ク口波パワーの導入を止めプラズマ励起を終了し、さらに； K r /02/NH3混合ガス を A rガスに置換して酸窒化工程を終える。
.次に図 1 6 Cの工程において形成された 1 0 3 Eをグート絶籠として、 Ιίίϊ己ゲート絶 «1 0 3 Ε上にゲート @11 0 3 Fを形 る。さらにパターニング 工程、イオン ¾Λ 程、 i m i ,水素シンタ処 a 程などを施し、 トランジ スタゃキャパシタを含む 回路装置を形^- る。
図 1 7は、発光分析により測定した図 5の 置中における原子状^ mo*の発 生密度と K r /02/NH3ガス中の NH3ガスの混合比の関係を示す。
図 1 7を参照するに、発光分析により測定した原子状酸素 O*の発生密度は K r/ 02/NH3ガスの混合比が 9 7X3/0- 9 5 , 3 , 2の範囲では実質的に変化し ないが、 それ以上 NH3の比率を增大させると原子状酸素 O*の発生量が減り、 代わ りに原子 ¾fek素の量が増加するのがわかる。特に K r Ζθ2/ΝΗ3ガスの混合比が 9 6. 5/3/0. 5 の ^に得られる酸窒ィ瞧においてリーク が最も減少し、 纖耐圧、 驗 ¾Λ耐圧も向上する。
図 1 8は、 2火イオン質量分 βで測定した、本雞の形態による麵 内のシ リコン、騰、窒素の 分布を示す。 ただし図 1 8中、横軸は酸窒ィ！ ^の表面から の深さを示す。図 1 8中、 シリコン、隨、窒素の分布が膜内でなだらかに変化して いるように馬える力 これは酸窗 の醇が不均一なわけではなぐエッチング均. —性が悪いことに起因する。 .
図 1 8を参照するに、嫌己酸窒ィ i I中における窒素の は、シリコン Zシリコン 酸窒ィ kSI^面とシリコン酸窒ィ瞧面にぉレ、て高く、酸窒ィ瞧中: «で{織少するの がわかる。この酸窒ィ! ^中に取り込まれている窒素の量はシリコンゃ隨の比べて数 割以下である。後で説明するように、図 1 8のシリコン隨 bSIにおいてシリコン Z シリコン酸窒ィ 面に離している窒素は、力かる界面においける応力を緩和して いるものと考えられ、その結果、図 1 8のシリコン酸窒ィ におレヽては、応力に起因 する膜中 のトラップゃ界面靴の密度が繊され、 リーク繊が減少する。 図 1 9 «^»態による のリーク β¾の印加 ® 依存 14を^ 。ただし 図 1 9中、比較のためにマイク口波プラズマによる酸ィ !«成の前に K rプラズマへ の暴露処理を行わなかった同一 )¥の酸ィ 1^1のリーク ¾¾¾特性と、熱酸化により形 された酸ィ のリ一ク¾¾特 I·生も示している。
図 1 9を参照するに、 K rブラズマ照射により終端水素 を施してから K r ZO 2/NH3ガスを導入して酸窒化を行つた本^^態による酸窒ィ では、従来の 去 で形成された酸ィ より、同一離で J;嫩したリーク織の値が 2〜 4桁も減少して、 良好な低リーク特性が得られていることがわかる。
なお、先に説明した図 1 0中には、このようにして形成された自 のリーク電 流特 I·生と U¥の,が、 騸により示されている。
図 1 0を再 照するに、本^ の形態により K r照 を行った後で形成された酸 m 同様な工程で形成された酸ィ MIと同様なリーク ®¾特性を有し、特に 力約 1. 6 n mの におレヽてもリ一ク の値が 1 X 1 0一2 AZ c m2に過ぎなレヽ ことがわかる。
本 » ^態による随ィ tJ!では、その他、耐圧特性、ホットキヤリァ耐性などの電 気的特 14、ィ麵性的特性も、先の雞形態 1の酸ィ 以上に優れたものであった。 ま たシリコン の面方位に ¾~ る依存も見られず、シリコンの （l o o)面のみなら ず、 どの面方位のシリコン表面上にも、優れた特性のゲート 纏を形^ rることが できる。
Jb¾したように、表面終端水素を除去してから K r ZO2/NH3高密度プラズマに よりシリコン體化工程を行うことで、 4 0 0° Cという低温においても、あらゆる 面方位のシリコン表面上に、優れた特 [·生および膜質のシリコン酸窒ィ 莫を开 するこ とができる。 本雄の形態においてこのような好ましい効果が得られるのは、終端水素除去によ り酸窒ィ 中の水^^有量が減少していることだけでなく、酸窒ィ 中に聽似下の 窒素が含有されることにも起因しているものと考えられる。本雄形態の酸窒ィ! ^1で は K rの含有量は 態 1の酸ィ に比べ約 1 / 1 0以下であり、 K rの代わりに 5 窒素が多く含有されて ヽる。すなわち本難の形態では、随 t I中の纏 I ^中の 水素； ^少ないため、シリコン酸窒ィ [^中において弱レヽ結合の割合が減少し、また窒素 力 S含有されることにより、膜中や S i /S i〇2界面でのストレス力 S緩和され、 その 結; ¾SI中 界面戰の密度が難し、よって l己酸窒ィ (^の電気的特 I"生が大幅に 改善されていると考えられる。特に廳己酸窒ィ 中の水素濃度が、表面密度娜にお0 レヽて 1 012 c m一2以下、 望ましくは 1 011 c m"2禾1¾以下に減少、してレヽること、 およ び膜中にシリコンあるいは瞧の聽似下濃度の窒素 むことが、シリコン酸窒化 膜の電気的特 I"生、 ί藤性的特性の改善に寄与していると考えられる。
なお、本難形態では、所望の醇のシリコン酸窒ィ が形成された時点でマイク 口波パワーの導入を止めプラズマ励起を終了し、 さらに K r /C ZNHS混合ガス5 を A rガスに纖して輕化工程を終えている力 このマイク口波パワーを止める前' - に、圧力を 1 3 3 P a ( l T o r r ) ¾gに ί¾寺したまま、前記シャワープレート 1 0 2から分圧比 9 8 / 2の K r ,ΝΗ3混合ガスを導入し、 シリコン藤ィ の表面 に約 0. 7 nmのシリコン窒biiを形成してから酸窒化工程を終了してもよい。この 去によればシリコン隨ィ (^の表面にシリコン窒ィ が形成され、より高誘電率な 糸 が开城できる。
本 ¾5© ^態による難ィ llでは、先に図 1 8で説明した膜中におけるシリコン 窒ィ t»面およ «窒ィ [^表面への窒素の靈は、 lift己隨 の成長の間も膽さ ' れる。 '
図 2 0は、嫌己酸窒ィ [^の成長に伴う窒素分布プロファイルの変化を概略的に示す。 図 2 0を参照するに、窒素は嫌己酸窒ィ の表面と、翁己纏!^!と下地のシリコ ン墓との界面に鍵し、こ (^頃向は嫌己瞧ィ が成長しても麟される。その結 果、廳己酸窒ィ U莫は全体としては酸窒ィ MIの糸滅を有していても、轉方向上の中心 部は酸ィ に近い糸膽を有し、一方表面および、！^輕ィ とシリコン纖との界 面は窒ィ t Iに近い糸滅を有することになる。また、驢ィ 表面の窒素が^ λする深 さはせ、せい 2〜 3 n mに限られており、従って嫌 ィ の表面に形成される窒 イ^の厚さも 2〜 3 nmに限られる。
次に、 シヤロートレンチアイソレーションを構成する素子分離側壁部の角部^、 凹凸を有する表耐$状をもつシリコン表面に高品質なシリコン酸ィ藤を形成した、本 発明の第 5の雄の形態による 体装置の形成方法を示す。
図 2 1 Aはシヤロートレンチアイソレーションの概念図を示す。
図 2 1 Aを参照するに、図示のシヤロートレンチアイソレーションはシリコン 1 0 0 3表面にプラズマエッチングによりァイソレーショントレンチを形成し、形成 されたトレンチを CVD法により形成されたシリコン酸ィ 1 0 0 2により充填し、 さらに、鎌己シリコン酸ィ hi! 1 0 0 2を例えば CMP法などにより平坦化することに より开成される。
本実施の形態では、 CMP法による前記シリコン酸化膜 1 0 0 2の研磨工程の後、 シリコン勘反を 8 0 0— 9 0 0° Cの酸化性の雰囲気に曝すことにより犠牲酸化を 行い、 «酸化により开城されたシリコン酸ィ をフッ酸を含む菊夜中でエッチング し、水素終端されたシリコン表面を得る。本^ »態では、 態 1と同様の手順 で、 K rプラズマにより表面終端水素を除去し、 その後 K r /02ガスを導入してシ リコン酸確を約 2. 5請形成する。
本実施の形態によれば、図 2 1 Cに示すように、シャロートレンチアイ.ソレーショ ンの角部においても、シリコン謝 は一様な厚さで 成され、シリコン酸ィ! ^の膜 厚の減少が生じることはなレ、0この Yi rプラズマを用レ、たプラズマ酸化法により形成 されたシヤロートレンチアイソレーション部分を含めた全体のシリコン酸化膜の Q B D (C h a r g e t o B r e a k d o wn)猶ま、非常に良好で、 &Λ驢 量 1 02CZ c m2でもリーク ¾¾_h昇が起きず、デバイスの譲性が大幅に改善され る。
謙己シリコン酸ィ Mlを従来の熱酸化法によって形成した齢には、図 2 1 Bに^ ように、シャロートレンチアイソレーションのテーパ角が大きくなるに従って、シャ ロートレンチアイソレーション角部での薄腐匕が激しくなるが、本発明のプラズマ酸 化によれば、テーパ角が大きくなっても、シャロートレンチアイソレーション角部で のシリコン酸ィ の薄腐匕は起こらない。そこで本 例ではシヤロートレンチアイ ソレーショ 造にぉレ、て、トレンチのテーパ角を直角に近づけることで素子分隨 域の面積を減少でき。轉体素子のさらなる 向上が可能となる。従来の熱酸化 などの鎌では、図 2 1 Bに示したトレンチ角部での熱酸ィ の薄膜化に起因する制 約により、素子分 «に約 7 のテーパ角が用いられてレ、たが、本努明によれ ば、 9 0度の角度を使うことが可能である。
図 2 2は、シリコン基板を約 9 0度にェツチングした凹凸表面形状を持つシリコン S¾に実施形態 1の手順に従って 3 n mの厚さに形成したシリコン酸ィ匕膜の断面を 示す。
図 2 2を参照するに、どの面上にも均一な麟のシリコン酸ィ が形成できてレ、る こと力 ¾mできる。
このようにして形成された酸ィ ではリーク m¾¾や耐圧などの電気的特 14は良好 であり、従って本発明により 構造などの複数の面方位をもつシリコン立体 0»t を持つ高密度な特 ί機樹! ^置を することが可能となる。 悌 6の鍾形態）
図 2 3は、本発明の第 6の 態によるフラッシュメモリ素子 2 0の構成を示す。 ただし図 2 3中、先に図 1で説明した部分には同一の参照符号を付し、説明を省略す る。
図 2 3を参照するに、本謹例のフラッシュメモリ素子 2 0は、 トンネ 色纏 1 2として、先の第 3の 態または第 4の ¾ ^^態による誘電体膜 1 2 Aを使う。 図 2 4は、図 2 3のフラッシュメモリ素子 2 0において嫌己コントロールゲート電 極 1 5に書き込み が印加された状態を示す。
図 2 4を参照するに、鍵己誘電体膜 1 2 Aを構成するシリコン酸ィ および窒ィ のバンド構造は編己コントロールゲート ¾g 1 5への書き込み ¾ΕΕの印加に伴うフ ローテインググート « 1 3の電位の変化により大きく変形し、 l己チヤネ Λ^Μ域 1 1 Α中に形成されたホットエレクト口ンは、嫌己シリコン酸ィ t Iの伝導帯. E cカ形成 する三角ポテンシャル中をファウラー ·ノルトハイム型トンネル ®fSとして通過し、 フローティングゲ一ト ®Hl 3中に ¾Λされる。
一方、先に図 1 5で説明したように、 このような誘電体膜は、 tiifSフラッシュメモ リ素子 2 0の瞎き込 態においては、チヤネノ 應 1 1 A中の伝導電子に対して 厚いポテンシャルバリアを形成するため、 トンネル ||¾は効果的に P hされる。 図 2 5は、図 2 3のフラッシュメモリ素子 2 0における ttflBト
Figure imgf000029_0001
2A の印加 ¾ — 度特 I·生を、 図 3のグラフに重ねて 。
図 2 5を参照するに、嫌己トンネ 靈 1 2 Αは印加 S が小さい には非常 に低いリーク ®Sを与えるのに対し、印加 11 が増大し、所定の書き込み « が印加 された にはトンネル職が し、短時間で効率的に ff¾の書き を行うこと が可能になる。また従来の ¾Λ®¾レベルで書き込みを行う齢には、書き込みに要 する時間カ纖されるのがわかる。
図 2 3のフラッシュメモリ素子 2 0において、図 1 6 Α〜1 6 Cの工程で 成され る難ィ 1 0 3 Εを編己トンネ 色麵 1 2 Αとして使つた齢には、嫌己 S i基 板 1 1とトンネル糸色灘 1 2 Aとの界面における応力力徽 Πされ、嫌己トンネノ 椽 膜 1 2 Aの膜質が向上するため、 リーク職値をさらに纖させることができる。 こ のことは、謙己トンネ/ M色画 1 2 Aの^？:を減少させることができることを意味し ており、 低 «£動 f^ るフラッシュメモリ素子を^ aすることが可能になる。
(^ 7の雄形態） .
次に、 したプラズマを用レヽた低温での酸ィ および窒ィ 1 、あるいは酸窒ィ ΰ3Ι の形成技術を使用した本発明の第 7の実施の形態、によるフラッシュメモリ素子につ 、て説明する。なお以下の説明では、フラッシュメモリ素子を一例とし 開 るが、 本発明は同様の麵構造を有する E P R OM、 EE P R ΟΜ等にも適用可能である。 図 2 6は、 本 の形態によるフラッシュメモリ素子の概 PW®tiit図を示す。 図 2 6を参照するに、 l己フラッシュメモリ素子はシリコン雄 1 2 0 1上に形成 されており、 廳己シリコン凝反 1 2 0 1上に开成されたトンネノレ酸ィ kSI 1 2 0 2と、 嫌己トンネル酸化膜 1 2 0 2上に形成されたフローティングゲート m¾となる第 1 の多結晶シリコンゲート ¾g 1 2 0 3と、 lift己多結晶シリコンゲート «11 2 0 3上 に順次形成されたシリコン酸ィ 1 2 0 4およびシリコン窒ィ 1 2 0 5と、嫌己シ リコン窒ィ 1 20 5上に形成されコントロールゲート を構^- rる第 2の多結 晶シリコンゲート ¾¾1 2 0 6と力ら構成されている。 また図 2 6中、 ソース領域、 ドレイン領域、コンタクトホール、酉職/ ターンなどの図示は省略して してレ、る。
I己シリコン酸化膜 1 2 0 2は第 1の実施形態で説明したシリコン酸ィヒ 成方法 により、また、シリコン酸ィ 1 2 0 4および窒ィ bii 1 2 0 5の麵觀は、 態 3で説明したシリコン窒ィ の形成^去により形^ Tる。
図 2 7〜図 3 0 «^:実施形態のフラッシュメモリ素子の製 法を段階的に説明 するための概略断面図で る。
図 2 7を参照するに、シリコン舰 1 3.0 1上にはフィール 1 3 0 2.によ りフラッシュメモリセゾ m域 A、高 用トランジスタ領域 B及 用トランジ スタ領域 Cが画成されており、 tiff己領域 A〜Cの各々におレ、て觸己シリコン¾¾ 3 0 1の表面にシリコン酸ィ till 3 0 3力 S形成されている。編 Sフィールド酸ィ UI1 3 0 2 雕化法 (LOCO S¾)ゃシヤロートレンチアイソレーション法などで形成 すればょレ、。
本 » 態にぉレ、ては、表面終端水素除去、酸ィ 1¾び窒ィ隱城のために K rを プラズマ励起ガスとして麵する。 酸ィ 、 窒ィ瞻離置は図5と同じである。 次に図 2 8の工程にぉレ、て、メモリセノ 貝域 Aから ttitSシリコン酸ィ [ I 1 3 0 3を 除去し、希フッ酷 »によりシリコン表面を水素終端する。 さらに先の諭の形態 1 と同様にして、 トンネノ« 1 3 0 4を？ ϋる。
すなわち、先の 形態 1と同様に、歸镇空容器 ι ο ι内を真空に排 気し、嫌己 W¾ l 0 1中にシャワープレート 1 0 2から A rガスを導入する。次に tiilBA rガスを K rガスに切替え、処魅 1 0 1中の圧力を 1 T o r r禾敏に設針 る。 ' 次に、 ΙίίΙ己シリコン酸ィ 1 3ひ 3を除去しシリコン表面を希フッ魏理した觸 S シリコン ¾¾ 1 3 0 1を、図 5のシリコン ¾¾1 0 3として肅3処3¾1 0 1内に導 入し、加 »)fを備えた辦斗台 1 0 4に ¾Sする。 さらに麵の? を 4 0 0。Cに設 定する。
さらに肅己同軸導波管 1 0 5力らラジァノレラインスロットァンテナ 1 0 6に周波 数が 2. 4 5 GH zのマイクロ波を 1分間供給し、嫌己マイク口波を ΙίίΙ己ラジァルラ インスロットアンテナ 106力 stiffs誘電 ί材反 107を通して嫌 S処盤 101内 に導入する。前記シリコン基板 1301の表面を、このようにして前記^ ffi^l 01 中に形成される高密度 Krプラズマに曝露することにより、 tfriB^Kl 301のシリ コン表面から終端水素が除去される。
次に、 次に編 Sシャワープレート 102から rガス、 02ガスを導入して編己領 域 Aに l己トンネ1 自莫となるシリコン酸ィ 莫 1304を、 3. 5 nmの厚さに形 成し、続いて第 1の多結晶シリコン層 1305を、 tiff己シリコン酸化膜 1304を覆 うように ±»Τる。
次に、高 用及 用トランジスタ形成領域 B、 Cにおいて爾己第 1の多結 晶シリコン層 1305パターユングにより^ ¾し、メモリセノ^g域 Aのトンネル酸化 膜 1304上にのみ、 第 1の多結晶シリコンパターン 1305を残す。
このエッチング後、きを行い、多結晶シリコン zターン 1305の表面は水素終 端される。
次に図 29の工程において、先の第 3の雄形態と同様にして、下部酸 ft !l 30 ,6 A及び上部窒化膜 1306 Bの ON構造を有する系色霞 1306を、 it己多結晶シ リコンパターン 1305の表面を覆うように开城する。
この ON膜は、 次のようにして开¾¾ ~る。
真空織 (^ m 101內を真空にお^;し、シャワープレート 102力ら導入さ れていた A rガスを K rガスに切替えて導入し、処 S¾内の圧力を 133 P a (IT o r r)禾！^に設定する。次に、編 ¾k 終端された多結晶シリコンパターン 130 5を有するシリコン凝反 1301を IS処 3¾ 101内に導入し、力 t ¾wを持つ試 料台 104に «疆する。 さらに^ f斗の を 400°Cに設定する。
'次に、同！ ^波管 105から周波数が 2. 45 GHzのマイク口波を髓己ラジァル ラインスロットァンテナ 106に 1分間ほど働合し、 fiflBマイク口波を tilt己ラジァル ライ ス口ットアンテナ 106から前記誘電体板 107を介して肅己処理室 101 内に導入し、高密度の Krプラズマを^ ¾する。その結果、藤己多結晶シリコンパタ ーン 1305の表面は Krガスに曝露され、 表面終端水素が除去される。
次に f&fS処理室 101内の圧力を 133Pa (lTo r r) 程度に維持したまま、 嫌己シャワープレート 102から嫌己 M¾ 101内に K r /02混合ガスを導入し、 多結晶シリコン表面に 3 nmのシリコン酸ィ を形]^る。
次に、 マイクロ波の脚合を一 Bff亭止した後、 K rガス、 O2ガスの導入を停止し、 真空纏（処 a¾) 1 0 1内をお^;してから、シャワープレート 1 0 2から K rガス および NH3ガスを導入する。 tiff己処^¾ 1 0 1内の圧力を 1 3. 3 P a ( 1 0 0m T o r r)離に設定し、再び 2. 4 5 GH zのマイク口波を ΙίίΙΞ処 β 1 0 1内に 廳己ラジアルラインスロットアンテナ 1 0 6から働合し、処魅内に高密度のプラズ マを して、 シリコン酸ィ l ^面に 6 n mのシリコン窒ィ Mlを形^ る。
•このようにして ON膜を 9 nm形成したところ、得られた ON膜の醇は一様で、 多結晶シリコンの面方位に る依存性も見られず、極めて均一な膜が得られるのが わかった。
このようにして嫌己 ON膜を形成した後、図 3 0の工程にぉレヽて高 用及 Ό¾¾ 圧用トランジスタ領域 B, Cに力ら絶鲴莫 1 3 0 6をパターユングにより除去し、次. に高 flffi用及 ΐΚδβΙΞΕ用トランジスタ領域 B， C上に閾値 ¾ΒΕ制御用のイオン ¾λを 行う。 さらに Mf¾S域 B、 C上に开さ成された酸化膜 1 3 0 3を除去し、鍵己領域 Βに はゲート謝 1 3 0 7を 5 η mの厚さに形成し、その後、嫌己領域 Cにゲート酸化 膜 1 3 0 8を 3 nmの厚さに开城する。 "
その後、フィールド酸イ^ 1 3 0 2を包含する全体精 it±に第 2の多結晶シリコン 層 1 3 0 9及ぴシリサイド層 1 3 1 0を)頃次に形成し、さらに tiff己第 2の多結晶シリ コン層 1 3 0 9及びシリサイド層 1 3 1 0をパターユングして前記高電圧用トラン ジスタ領域 Bおよ 氐電圧用トランジスタ領域 Cにゲート«蓮 1 3 1 1 Bおよび 1 3 1 1 Cをそれぞれ开成する。さらに前記メモリセ 域 Aに対応してゲート電極 1 3 1 1 Aを形财る。
図 3 0の工程の後、標準的な 体工程に職して、 ソース領域およびドレイン領 域を形成し、層間絶鶴およびコンタクトホールの形成^ »镍パターンの形成などを 行って率子を させる。 . ' 本発明では、これらの絶縁膜 1 3 0 6 A, 1 3 0 6 Bは、その J3H¥を従来の酸匕膜 ゃ窒ィ [^の約半分に減少きせても良好な電気的特 I·生を;a i "る。すなわち、これらの シリコン酸ィ 1 3 0 6 A及びシリコン窒ィ. Mil 3 0 6 Bは薄膜ィ匕しても良好な電 気的特性を有し、緻密で高品質である。なお本発明では鍵己シリコン酸ィ匕膜 1 3 0 6 A及びシリコン窒^ Hi 3 0 6 Bは低温で 成されるのでゲート多結晶シリコンと 酸ィ [^との界面でサーマルバジヱット等が発生することはなく、良好な界面が得られ ている。
本発明のフラッシュメモリ素子は、 ' の書き込み及 肖去動作が で行え、 蓬 β¾¾の発生を抑制することができ、 トンネ 霞の劣化が抑えられる。このた め、本発明のフラッシュメモリ素子をニ^ ¾3 ^して形成された不揮 生 体メモ リ装置は、 高レ、歩留りで製造でき、 安定した特性を示す。
本発明によるフラッシュメモリ素子は tfifS色■ 1 3 0 6 A, 1 3 0 6 Bが優れた 膜質を有することに対応してリーク職が小さく、またリーク ¾¾¾を増付ことなく 醇を減少させることができるため、書き込みあるいは消去動作が 5 V禾 ISの動作電 圧で可能になる。その結果、フラッシュメモリ素子のメモリ 時間力 S従来よりも 2 桁以上増大し、 書き換え可能回数も約 2桁以上増大する。
なお、絶讓 1 3 0 6の騰成は上記 ON構造に限ったものでな《難形態 1と 同様の酸ィ MIからなる O構造、 »形態 2と同様の窒ィ MIからなる N離、あるいは 形態 4と赚な觸 aiであってもよレ、。また、嫌 纏 1 3 0 6は、 m およひ からなる NO構造、酸ィ 、窒ィ ぉよ確 [^を順次鶴した ONO 構造、 ,酸ィ 、 m ,酸ィ を順 した NONO構造などであっても よレ、。嫌 色讓 1 3 0 6としてレ、 t tの構造を選ぶかは、周辺回路の高 ¾Εトラン ジスタ及 氐 «Εトランジスタのゲート酸ィ との 性や共用可能性などを考慮 して、 目的に応じて; is尺することができる。
図 1の装置を用いた、 κ r /o2マイクロ麵起高密度プラズマによるゲート酸化 膜の形成、 あるいは A r (または K r ) ZNH3 (または N2/H2) マイクロ波励起 高密度プラズマによるグート窒ィ の形成は、従来のような高 程を用レ、ることが できなレ 層が下地シリコン内に するシリコン'オン'シンシュレータ ( 纖 S O I ) ウェハ上の轉 回路装置の形成に翻可能である。特に、シリコ ンの醇が薄レ、完^^乏化動作を行う S Ο I構造にぉレ、て、本発明による終端水素除 去の効果が顕著である。 ， - . 図 31は、 金属 S O I構造を有する MO トランジスタの断面図を示す。 図 31を参照するに、 1701は、 n+型あるいは p+型の低氐 体層、 170 2は、 N i S iなどのシリサイド層、 1703は、 T a N、 T i Nなどの導電†生窒ィ匕 物層、 1704は C u等の金属層、 1705は T a N， T i Nなどの導 1；性窒ィ匕物層、 1706は n+型あるいは p+型の低抵抗轉体層、 1707は、 A 1 N、 S i 3N4等 の窒化物糸色籠、 1708は S i 02膜、 1709は、 S i 02層、 BPSG層、 もし くはそれらを,祖み合わせた «SH、 1710は n+型ドレイン f貝域、 1711は、 n+型ソース領域、 1712は p+型ドレイン令貝域、 1 713は、 p+型ソース領域、 1714、 1715はく 1 1 1 >方向に酉己向したシリコン^体層、 1716ί¾φ:発 明の ¾¾形態 1の手)噴により K rプラズマ照射で表面終端水素が除去された後 K r ZO2マイクロ麵起高密度プラズマで形成された S i 02膜、 1717および 171 8は、それぞれ T a . T i , T a Ν/Ύ a， T i Ν/Τ i等で 成される nMO Sト ランジスタおよび pMOSトランジスタのゲート電極、 1719は nMOSトランジ スタのソース ¾1、 1720は nMOSトランジスタ及び pMOSトランジスタのド レイン電極である。 1721は pMOSトランジスタのソース電極である。 1722 は鎌表面酶である。 ，
このような T a Nや T i Nで保護された、 C u層を含む鎌では、 Cuの拡散を押 さえるために、讓理 は、 約 700° C以下でなければならない。 n+型あるい は p+型のソースあるいはドレイン領域は、 As+， As F2 +あるいは BF2+のイオン ¾Λ後、 550° 。の»理で ^ ~る。
図 31のデバイス^ を有する半導体装置において、ゲート絶 に熱酸ィ kllを用 いた齢と、 K rプラズマ照 で表面終端水素が除去された後で K r /02マイクロ 波励起高密度プラズマ処理で されたゲート糸 Mlを用いた でトランジスタ のサブスレツショールド特性の！；嫩を行うと、グート糸 Mlを熱酸ィ匕により形成した ： tj ^にはサブスレツショールド特性にはキンクやリーク力 ¾察されるが、本発明によ りグート絶 を形成した場合にはサブスレツショールド特性は極めて良好である。 また、メサ型素^离購造をもちいると、
Figure imgf000034_0001
コン 平面部とは別の面方位のシリコン表面が^ Lるが、 K rを用レ、たプラズマ酸化により ゲート絶 ¾を形 ることで、メサ素子分離貝 (壁部の酸化も平面部と同様にほぼ均 一に行うことができ、 良好な電気的特性、 高レ tm性を得ることができる。
また、 第 2の^ 形態の手順により、 A r /NH3を用レ、て形成したシリコン窒化 膜をゲート絶籠に翻した齢にも、非常に贿な電気的特 14、高レ 譲性を持つ た金属難 so I纏回路装置を作^ ることができる。
本¾1^態においても、シリコン窒ィ の厚さを 3 nm (シリコン酸ィ lH?誘電率 1. 5 nm) としても良好な電気的特 ί·生を得ることができ、 3 nmのシリコン酸 m^imしたときよりもトランジスタの β能力を約 2倍上げることができた。
(第 9の¾¾ ^態）
図 3 2は、液晶表示素^ レクトロルミネッセンス素子などが形成されるガ ラス ¾t反やプラスチック¾¾などの;^長方形 上に形成された多結晶シリコン ゃァモノレファスシリコン層に対して酸化処理、窒化 、あるレ、は S化処理を行う ための、 '本発明第 8の雄形態による製難置の一例を示 図を示す。
図 3 2を参照するに、真空織 m i s o 7内を β状態にし、次に嫌己処 i 8 0 7内に設けられたシャワープレート 1 8 0 1から K r Z02混合ガスを導 入し、さらに編己処¾¾1 8 0 7内をネ "^冓ポンプ 1 8 0 2によって することに より、嫌己«¾1 8 0 7内の圧力を 1 3 3 P a (1 T o r r ) に設定する。 さらに ガラス基板 1 8 0 3を、力 B «を持つ ^斗台 1 8 0 4に置き、ガラス の温度を 3 0 0° Cに設定する。
tiff己 1 8 0 7には錄の方形導波管 1 8 0 5力 S設けられており、次に嫌己多 数の方开缚波管 1 8 0 5の各々のスリット部から、誘電 iffi 1 8 0 6を通して謙己処 a¾内 1 8 0 7内にマイクロ波を導入し、.編 8 0 7内に高密度のプラズマ を する。その際、嫌己処3¾1 8 0 7中に設けられたシャワープレート 1 8 0 1 は導波管から腿されたマイク口波を、 fe&に表面波として伝搬させる難路の ¾»J をも果たす。
'図 3 3は、図 3 2の装置を使用して本発明のゲート酸ィ匕膜またはゲート窒ィ を作 成し、液晶表示素子、 E L発光素子等の画、あるいは処理回路用の多結晶シリ コン薄膜トランジスタ （TFT) を形成した例を示す。
まず、 シリコン酸ィ t Iを形成し使用した例を述べる。 図 33を参照するに、 1901はガラス ¾¾、 1 902は S i 3N4膜、 1903は (1 1 1)面に主に配向した多結晶シリコン nMOSのチャネル層、 1905、 1 9 06はそれぞれ多結晶シリコンの nMO Sのソース H域、 ドレイン領域、 1 904は (1 1 1)面に主に配向した多結晶シリコン pMOSのチャネル層、 1907、 1 9 08はそれそ、れ 結晶シリコン p MO Sのソース令貝域、 ドレイン領域である。 1 91 0は多結晶シリコン nMOSのゲート電極、 1 91 1は多結晶シリコン pMOSのゲ 一ト ®g、 1 91 2は S i O2、 B S G、 BPS G等の絶鶴、 1 91 3、 1 9 14 は多結晶シリコン nMO Sのソース電極 (同時に多結晶シリコン p -MO Sのドレイ ン電極)、 1 91 5は多結晶シリコン p -MO Sのソース電極である。
Ml :に形成される多結晶シリコンは ϋ色 に対して垂 向に（ 1 1 1 )面方 位を向くとき力安定であり、力 赚で結晶性が良く高品質なものとなる。本¾» 態では、 1 909は図 32の装置を ^ffiして 態 1と同様の手)頃で作成した厚さ 0. 2μ mの本発明のシリコン酸ィ «1であり、 （1 1 1) 面を向レヽた多結晶シリコ ン上に 400° Cで厚さ 3 nmで形成している。
態によれば、トランジスタ間の素^離貝域の鋭レヽ角部にぉレ、ても酸ィ MI は薄くならず、平坦部、エッジ部ともに均一な^)?のシリコン酸ィ が多結晶シリコ ン上に形成されるの力 、され ソース、 ドレイン領域を形^ るためのイオン注 入はゲート酸ィ を通さずに行い、 400° Cで髴気的活 化して形成し この結 果、全工程を 400° C以下の温度で^fでき、ガラス 上にトランジスタを开城 できた。 このトランジスタの移動度は、 電子で約 300 cm2/V s e c以上、 正孔 で約 150 c m2/V s e c以上、 ソース、 ドレイン耐圧及びゲート耐圧は 1 2 V以 上あつ チャネル長 1. 5-2. Onm禾！^のトランジスタでは、 100MHzを 越える高 作が可能となつ シリコン謝 MIのリーク特性、多結晶シリコン ィ！ ^の界面 細生も良好であった。
本^^態のトランジスタを^ fflすることで液晶表示素子、 HE L発光素子は大 画、低価格、 高 5ί®作、 高 ί議性を持つことができる。
本実施形態、 ^:発明のゲート酸ィヒ膜またはゲート窒ィ匕膜を多結晶シリコンに適応 した^^態であるが、液晶表示素子等に されるァモルファスシリコン薄膜トラ ンジスタ （TFT)、 特にスタガー型の薄膜トランジスタ （TFT) のゲート謝 またはゲート窒 ί瞧にも同様に適用できる。 "
(第 10の難形態）
次に、金属層を有する SO I素子、多結晶シリコン素子、アモルファスシリコン素 子を麵した 3次 5¾H L S Iの 態を説明する。
図 34は本発明の 3次元 L S Iの断面構造の 図である。
図 34において、 2001は第 1の S0I及 USfi^ 、 2002は第 2の SOI及 υ¾籠、 2003は第 1の多結晶シリコン素子及ひe 、 2 o o 4は第 2の多結 晶シリコン素子及 、 2005はアモルファス ^itt子及 t« ^才料素子及 ひs 層である。
嫌己第 1の S O I 2001、およひ It己第 2の S O I RXM^ 200 2には、 ^^態 7で説明した SO Iトランジスタを用レ、てデジタル演算処理部、高 精度高速アナログ部、シンクロナス DRAM¾、 ¾部、インターフェース回路部な どが作成される。
編己第 1の多結晶シリコン素子及ひ ¾Β^ 2003には、先の 態 6、 8で説 明した多結晶シリコントランジスタ、フラッシュメモリなどを用レヽて並列デジタル演 '算部、機能プロック間リビータ部、記'隱"? ^などが作成される。 - 一^ lift己第 2の多結晶シリコン素子及ひBM 2004には tiff己実施开態 8で説 明した多結晶シリコントランジスタを用レ、てァンプ、 AD変概などの並列アナ口グ 演算部力 S作成される。アモルファス轉体素子及 "料素子及 Ό!翻 2005 には光センサ、 音センサ、 触覚センサ、 電波 言受信部などが作成される。
. MfSァモルフ了ス轉体素子及 «能材料素子及ひ 2005内に設けられ た光センサ、音センサ、触覚センサ、電波 言受信部の信号は、嫌己第 2の多結晶シ リコン素子及 Όΐδ^ϋ 2004に設けられた多結晶シリコントランジスタを用レ、た ァンプ、 AD変換などの並列アナ口グ演算部で鍵され、 さらに廳己第 1の多結晶シ リコン素子及び B^S 2003あるレヽは肅己第 2の多結晶シリコン素子及ひ 線層 2004に設けられた多結晶シリコントランジスタ、フラッシュメモリを用レ、た並列 デジタル演算部、記憶素 にその処理が引き継がれ、 さらに嫌 S第 1の S O I及び Iffi^l 2001あるいは it己第 2の S O I及ひ ΪΒ^ 2002に設けられた S Ο I トランジスタを用いたデジタル演算処理部、高精度高速アナログ部、シンクロナス D RAMで達される。
また、嫌己第 1の多結晶シリコン素子及 Ό!薩 2 0 0 3に設けられた機能ブロッ ク間リビータ部は、 けても大きなチッ: 7¾¾を占有することなく L S I全体の 信号同期を することができる。
こうした 3次元 L S Iが ί乍成可能になったのは、上記の^形態に詳細に説明した 本発明の »亍によることは明ら力である。 ' 産 H の利用可能性
本発明によれば、シリコン鎌などのシリコン表面上に、酸ィ と窒ィ kSIとを漏 した、あるいは室ィ liB莫と酸ィ 摸と蜜ィ 莫とを順次 した、全体としては, t«の 糸滅を有するトンネル絶 を形成することが可能になり、リーク βί¾を大きく « すると同時に を減少させることが可能になる。 これに伴レ、、フラッシュメモリ素 子等にぉレヽて書き込み時のトンネル 度を大きく増大させることが可能になり、 動作藤カ垧上する。 また動作 SEを難することが可能になる。 .

Claims

請求の範囲.
1. - シリコン表面上に形成された誘電体膜であって、
ttilB誘電体膜は窒素を、窒素继が誘電体膜表面において、誘電体膜中: «におけ 5 るよりも增対るような濃度分布で含むことを難とする誘電体 B
2. 肅己誘電体膜中にぉレヽて、窒素魔は嫌己シリコン表面との界面近傍にぉレ、 ても、 歸 中 より増；^ることを赚とする請求項 1言織の誘電体
3 · 廳己誘電体膜はシリコン酸窒 莫ょりなり、肅 中央部にぉレ、て窒素 力 s最小になることを糊敷とする請求項 1纖の誘電体 IE
10 4. 歸己誘電体膜は、肅己 « と接する膜表面におレヽて実質的に窒化ケィ素膜の 糸 を有することを 敷とする請求項 1言 S*¾の誘電体
5. 歸己誘電体膜は、編確中: «にぉレ、て実質的に ケィ素膜の織を有す ることを糊敫とする請求項 1言織の誘電体
6. シリコン鎌と、 .
15 編己シリコン に形成された絶観と、
sfiB miiに形成された とを備えた鸭体装置にぉレ、て、
嫌 色籠は、窒素激カ 中央部よりも嫌 S«gと接する藤面において增对 るような窒素濃度^ ·布を有することを 1敷とする^ ί本装 -
7. tifte色観莫中において、窒素 ίϋ¾は t己シリコン との界面近傍において 20 も、 嫌 中央部より増大することを赚とする請求項 5鐘の 体装
- 8. 色霞はシリコン隨 よりなり、 fffai中 におレヽて窒素鍵が 最小になることを赚とする請求項 6纖の 本装齓
. 9. ttft fe霞は、編己¾ と接する膜表面において実質的に窒化ケィ素膜の組 成を有することを糊敷とする請求項 6記載の 体装 go
25 1 0. 編 色難は、編菌中«におレ、て実質的に酸化ケィ素膜の糸膽を有す ることを铜敷とする請求項 6纖の轉体装
, 1 1. liilS第 1の肅亟上には、 間;^讓を介して第 2の癒が形成されたこ とを赚とする請求項 6記載の轉体装 ^
1 2. シリコン と、 歸己シリコン に形成されたトンネノ と、
歸己トンネ 上に形成されたフローティングゲ一ト ®gと、
謙 Sフローティングゲ一ト ®H±に、籠間絶謹を介して設けられたコントロー ルゲート謹とよりなる不揮発 I·生 体メモリ装置にぉレ、て、
編 S色籠のレヽずれか一方は、窒素 が膜中 よりも ISttと接する難面 において増大するような窒素濃度分布を有することを難とする不揮勞性半導体メ モリ装 Mo
1 3. 鎌己トンネノ 髓中にぉレ、て、窒素 は編己シリコン纖との界面近 傍にぉレ、ても、編 中 ょり增 /CTることを難とする請求項 1 2纖の不揮発 性轉体メモリ装鼠
1 4. 膽己トンネ 色擁はシリコン酸窒ィ [^よりなり、廳 中 «におレ、て 窒素濃度が最小になることを糊数とする請求項 1 2記載の不揮 ¾f生半導体メモリ装
1 5. 嫌己トンネ /1 ^観は、編己 ®1と接する賺面にぉレヽて実質的に窒化ケ ィ素膜の糸滅を有することを街敷とする請求項 1 2記載の不揮 性半導体メモリ装
1 6. ISトンネノ ι«ϋは、 tai中： «にぉレ、て実質的に酸化ケィ素膜の組 成を有することを頓敷とする請求項 1言識の不揮 ¾†生鸭体メモリ装
1 7. 表面上にシリコン酸ィ Jiiを形 る工程と、
編己シリコン酸ィ の表面を、 窒ィは素ラジカル ΝΗ*に曝露し、；改変する工程と を含むことを糊敷とする誘電体膜の形^
1 8. 肅己窒ィ 素ラジカル NH*は、 A rまたは K rより選ばれる不活性ガス と、窒素および水素を構戯^ ΰ素として含むガスとの混合ガス中に形成されたマイ ク口波プラズマにより形成されることを销敷とする請求項 1 7記載の誘電体膜の形. 成方 ¾
1 9. 前記マイクロ波プラズマは、 前記表面上において 1 0 c m-3以上の 電子密度を有することを特徴とする請求項 1 8記載の誘電体膜の形成方法。
2 0. 前記マイク口波プラズマは、前記表面上において 1 0 V以下のプラズ マ電位を有することを特徴とする請求項 1 8記載の誘電体膜の形成方法。
2 1. flB窒素および水素を構赫 素として含むガスは、 H3ガスである ことを [とする請求項 1 8記載の誘電体膜の形成方 -
2 2. 嫌己窒素および水素を構戯^ £素として含むガスは、 N2ガスと ¾ガス の混合ガスよりなることを |敫とする請求項 1 8fB¾の誘電体膜の形成方 ¾
2 3. Sij|B¾面はシリコン表面よりなり、編己酸ィ は歸己シリコン表面の酸化 により形成されることを擀敷とする請求項 1 7言 の誘電体膜の形
2 4. 嫌己シリコン表面の酸化は、編己シリコン表面を、 K rを主とする不活性 ガスと酸素を構成元素として含むガスとの混合ガス中に形成されたマイク口波ブラ ズマに曝露する工程により されることを糊敫とする請求項 2 3記載の誘電体膜 の形成方
2 5. tiff己シリコン酸イ^は、嫌 2¾面の熱酸ィヒにより开成されることを糊敷と する請求項 2 3言識の誘電体膜の形
2 6. 表面上にシリコン酸ィ を形成する工程と、
藤己シリコン酸 の表面を、 A rまたは K rより選ばれる 性ガスと窒素およ ぴ水素を構成成^素として含むガスとの混合ガス中に形成されたマイクロ波ブラ ズマに曝露し、嫌己シリコン酸ィ [^の表面を改変する工程とよりなることを難とす る誘電体膜の形
2 7. 前記マイク口波プラズマは、 前記表面上において 1 0 12 c m-3以上の 電子密度を有することを特徴とする請求項 2 6記載の誘電体膜の形成方法。
2 8 . 前記マイク口波プラズマは、前記表面上において 1 O V以下のプラズ マ電位を有することを特徴とする請求項 2 6記載の誘電体膜の形成方法。
2 9. 編己窒素および水素を構赫 ¾素として含むガスは、 NH3ガスである ことを ί敷とする請求項 2 6f の誘電体膜の开さ成方
3 0. 嫌己窒素および水素を構戯 ^5素として含むガスは、 N2ガスと H2ガス の昆合ガスよりなることを |敷とする請求項 2 6記載の誘電体膜の形成方 ¾
3 1. 嫌2¾面はシリコン表面よりなり、謝己酸ィ は嫌己シリコン表面の酸ィ匕 により开成されることを樹敫とする請求項 2 6言 の誘電体膜の形成方
3 2. 嫌己シリコン表面の酸化は、 l己シリコン表面を、 rを主とする不活性 ガスと酸素を構成元素として含むガスとの混合ガス中に形成されたマイク口波ブラ ズマに曝露する工程により節されることを樹敷とする請求項 3 1記載の誘電体膜 の形成方
3 3. 歸己シリコン酸ィ は、 ttriBシリコン表面の薩匕により形成されること を物敷とする請求項 3 の誘電体膜の形成方
3 4. シリコン表面を、 K rを主とする不活性ガスと窒素を構成元素として含む ガスと酸素も構成成^素として含むガスとの混合ガス中に形成されたマイクロ波 プラズマに曝露し、編己シリコン表面に酸窒ィ を形成する工程を頓軟とする誘電体 膜の形駄
3 5. 前記マイクロ波プラズマは、前記シリコン表面上にぉレ、て 1 0 c in-3 以上め電子密度を有することを特徴とする請求項 3 4記載の誘電体膜の形成方 法。
3 6. 前記マイク口波プラズマは、前記シリコン表面上において 1 0 V以下 のプラズマ電位を有することを特徴とする請求項 3 4記載の誘電体膜の形成方 法。 — .
3 7. 嫌己窒素を構献 素として含むガスは、 NH3ガスであり、 嫌己隨 を構戯^素として含むガスは 02ガスであることを |敷とする請求項 3 4言織の 誘電体膜の形^ &
3 8. 歸杯活'性ガスと編己 02ガスと編己 ΝΗ3ガスとは、 9 6. 5 : 3 : 0. 5の分圧比で供給されることを擀敷とする請求項 3 7言 Β¾の誘電体膜の形
3 9. 嫌己シリコン表面をマイク口波プラズマに曝露する工程では、廳己シリコ ン表面が原子状酸素 O*およぴ窒ィは素ラジカル NH*に曝露されることを樹敫とす る請求項 3 4繊の誘電体膜の形雌あ
4 0. シリコン に、 酸化処理によりシリコン酸ィ (^を形成する工程と、 編己シリコン酸 ί (^の表面を、窒ィは素ラジカル ΝΗ*に曝露し、改変する工程と、 謂己改変されたシリコン酸化膜上にグート を形^ "Τる工程とを含むことを特 徴とする^体装置の製
4 1. 嫌己窒ィ toK素ラジカル NH*は、 A rまたは K rより選ばれる不活性ガス と、窒素および水素を構 J« ^素として含むガスとの?昆合ガス中に形成されたマイ ク口波プラズマにより形成されることを糊敫とする請求項 3 4記載の半導体装置の 製
4 2. 前記マイク口波ブラズマは、 前記シリコン基板の表面にぉレ、て 1 0 c nr3以上の電子密度を有することを特徴とする請求項 4 1記載の半導体装置の 製造方法。
5 4 3. 前記マイク口波プラズマは、前記シリコン基板の表面において 1 0 V 以下のプラズマ電位を有することを特徴とする請求項 4 1記載の半導体装置の 製造方法。
4 4. 觸 S輋素および水素を構戯;^素として含むガスは、 NH3ガスである ことを頻数とする請求項 4 1|¾の轉体装置の製
10 4 5. 編己窒素および水素を構戯 素として含むガスは、 N2ガスと H2ガス の混合ガスよりなることを擀敷とする請求項 4 1言織の^ 体装置の製^
4 6. 前記シリコン酸化膜は、前記シリコン表面を、 K rを主とする不活性ガス と を構成元素として含むガスとの混合ガス中に形成されたマイク口波プラズマ , に曝露する工程により形成されることを頻数とする請求項 4 1記載の半導体装置の
15 製
4 7. シリコン 反上に、酸化処理によりシリコン酸ィ を形成する工程と、 嫌己シリコン酸ィ Mlの表面を、 A rまたは K より選ばれる不活性ガスと窒素およ び水素を構成成分元素として含むガスとの混合ガス中に形成されたマイク口波プラ ズマに曝露し、 嫌己シリコン酸ィ瞧表面を改変する工程と、
20 嫌己改変されナこシリコン酸化膜上にゲート を形成する工程とを含むことを特 徴とする 体装置の製^
4 8. 前記マイク口波ブラズマは、 前記シリコン基板の表面にぉレ、て 1 0 c m-3以上の電子密度を有することを特徴とする請求項 4 7記載の半導体装置の 製造方法。
25 4 9. 前記マイク口波プラズマは、前記シリコン基板の表面にぉレ、て 1 0 V 以下のブラズマ電位を有することを特徴とする請求項 4 7記載の半導体装置の
. 製造方法。
5 0. 嫌己窒素および水素を構赫 素として含むガスは、 NH3ガスである ことを 1敫とする請求項 4 7言 ¾feの^ ¾ί本装置の製
5 1 . 編己窒素および水素を構戯 ^素として含むガスは、 N2ガスと ¾ガス の混合ガスよりなることを糊敫とする請求項 4 7言 の^体装置の製^
5 2. 編己シリコン表面の酸化は、嫌己シリコン表面を、 K rを主とする不活性 ガスと酸素を構成元素として含むガスとの混合ガス中に形成されたマイク口波ブラ ズマに曝露する工程により 亍されることを ί敷とする請求項 4 7記載の半導体装
5 3. 謂己シリコン酸ィ [^は、熱酸化により形成されることを街敷とする請求項 4 7纖の 本装置の製：^
5 4. シリコン¾¾表面を、 K rを主とする不活性ガスと窒素を構成元素として 含むガスと酸素を構成成^素として含むガスとの混合ガス中に形成されたマイク 口波プラズマに曝露し、 l己シリコン表面に を形成する工程と、
t己酸窒化 toにゲート ¾1を形成する工程とを !敷とする半導体装置の製
5 5. 前記マイク口波ブラズマは、前記シリコン基板上にぉレヽて 1 0 c m-3 以上の電子密度を有することを特徴とする請求項 5 4記載の半導体装置の製造 方法。
5 6. 前記マイク口波プラズマは、俞記シリコン基板上にお！/、て 1 0 V以下 のプラズマ電位を有することを特徴とする請求項 5 4記載の半導体装置の製造 方法。
5 7. 謙己窒素を構 J¾¾ ¾素として含むガスは、 NH3ガスであり、 編己隨 を構戯^ £素として含むガスは O,ガスであることを糊敷とする請求項 5 4言纖の
5 8. 編 5 活性ガスと編己 02ガスと嫌己 NH3ガスとは、 9 6. 5 : 3 : 0. 5の分 IS匕で 合されることを糊敷とする請求項 5 7記載の半導体装置の製 ^^法。
5 9. 嫌己シリコン表面をマイクロ波プラズマに曝露する工程では、嫌己シリコ ン表面力原子状酸素 O*およぴ窒ィ 素ラジカル NH*に曝露されることを糊敷とす る請求項 5 4纖の鸭体装置の製 it^fe
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US10/451,925 US7439121B2 (en) 2000-12-28 2001-12-27 Dielectric film and method of forming it, semiconductor device, non-volatile semiconductor memory device, and production method for semiconductor device
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003088345A1 (fr) * 2002-03-29 2003-10-23 Tokyo Electron Limited Materiau pour dispositif electronique et procede de fabrication correspondant
WO2003096403A1 (fr) * 2002-05-13 2003-11-20 Tokyo Electron Limited Procede de traitement d'un substrat
EP1598859A1 (en) * 2003-02-28 2005-11-23 Tokyo Electron Limited Substrate processing method

Families Citing this family (388)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6682913B1 (en) * 1999-02-03 2004-01-27 Institute For Drug Research Ltd. Microbial process for preparing pravastatin
KR100876927B1 (ko) * 2001-06-01 2009-01-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 열처리장치 및 열처리방법
JP2004175927A (ja) * 2002-11-27 2004-06-24 Canon Inc 表面改質方法
JP4320167B2 (ja) * 2002-12-12 2009-08-26 忠弘 大見 半導体素子及びシリコン酸化窒化膜の製造方法
WO2004070816A1 (ja) 2003-02-06 2004-08-19 Tokyo Electron Limited プラズマ処理方法，半導体基板及びプラズマ処理装置
WO2004082011A1 (ja) 2003-03-13 2004-09-23 Fujitsu Limited 半導体装置と半導体装置の製造方法
JP2005056870A (ja) * 2003-06-12 2005-03-03 Toyota Industries Corp ダイレクトコンバージョン受信の周波数変換回路、その半導体集積回路及びダイレクトコンバージョン受信機
JP2005006127A (ja) * 2003-06-12 2005-01-06 Toyota Industries Corp ミキサ回路
JP2005005620A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp スイッチトキャパシタ回路及びその半導体集積回路
JP2005005621A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp Ｄｃアンプ及びその半導体集積回路
JP2005005622A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp リミッタ回路及びその半導体集積回路
WO2005022624A1 (ja) * 2003-08-28 2005-03-10 National University Corporation Tokyo University Of Agriculture And Technology 絶縁膜形成方法
WO2005024381A2 (en) * 2003-09-05 2005-03-17 Griffin Analytical Technologies, Inc. Analysis methods, analysis device waveform generation methods, analysis devices, and articles of manufacture
JP4458527B2 (ja) 2003-11-20 2010-04-28 セイコーエプソン株式会社 ゲート絶縁膜、半導体素子、電子デバイスおよび電子機器
WO2006002027A2 (en) 2004-06-15 2006-01-05 Griffin Analytical Technologies, Inc. Portable mass spectrometer configured to perform multidimensional mass analysis
JP4903373B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4579637B2 (ja) * 2004-10-01 2010-11-10 東京エレクトロン株式会社 半導体記憶装置及びその製造方法
KR100887270B1 (ko) 2004-10-28 2009-03-06 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 플라즈마 처리 장치
KR100695140B1 (ko) * 2005-02-12 2007-03-14 삼성전자주식회사 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법
JP5089891B2 (ja) * 2005-03-08 2012-12-05 ルネサスエレクトロニクス株式会社 不揮発性記憶素子の製造方法
WO2006116564A2 (en) 2005-04-25 2006-11-02 Griffin Analytical Technologies, L.L.C. Analytical instrumentation, appartuses, and methods
JP5052033B2 (ja) * 2005-04-28 2012-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4509864B2 (ja) * 2005-05-30 2010-07-21 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
EP1818989A3 (en) 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
JP4909708B2 (ja) 2006-03-31 2012-04-04 株式会社東芝 半導体装置およびその製造方法
JP4762036B2 (ja) * 2006-04-14 2011-08-31 株式会社東芝 半導体装置
WO2007138937A1 (en) 2006-05-26 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5305620B2 (ja) * 2006-07-14 2013-10-02 株式会社半導体エネルギー研究所 不揮発性メモリ
US7376014B2 (en) * 2006-08-18 2008-05-20 Mammen Thomas Highly reliable NAND flash memory using five side enclosed floating gate storage elements
US7992424B1 (en) 2006-09-14 2011-08-09 Griffin Analytical Technologies, L.L.C. Analytical instrumentation and sample analysis methods
JP4976796B2 (ja) 2006-09-25 2012-07-18 株式会社東芝 半導体装置
US7972973B2 (en) * 2006-09-29 2011-07-05 Tokyo Electron Limited Method for forming silicon oxide film, plasma processing apparatus and storage medium
JP4855958B2 (ja) * 2007-01-25 2012-01-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100875022B1 (ko) * 2007-01-29 2008-12-19 주식회사 풍산마이크로텍 플래시 메모리의 제조방법
US8581260B2 (en) 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
US7791172B2 (en) * 2007-03-19 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US8481433B2 (en) * 2009-03-31 2013-07-09 Applied Materials, Inc. Methods and apparatus for forming nitrogen-containing layers
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
JP2012216631A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ窒化処理方法
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
WO2012169078A1 (ja) * 2011-06-07 2012-12-13 株式会社ユーテック 強誘電体膜、成膜方法及び強誘電体膜の製造方法
US9793148B2 (en) 2011-06-22 2017-10-17 Asm Japan K.K. Method for positioning wafers in multiple wafer transport
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US9054048B2 (en) 2011-07-05 2015-06-09 Applied Materials, Inc. NH3 containing plasma nitridation of a layer on a substrate
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
KR101906167B1 (ko) * 2011-10-27 2018-10-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US9005539B2 (en) 2011-11-23 2015-04-14 Asm Ip Holding B.V. Chamber sealing member
FR2987682B1 (fr) * 2012-03-05 2014-11-21 Soitec Silicon On Insulator Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure
US8946830B2 (en) 2012-04-04 2015-02-03 Asm Ip Holdings B.V. Metal oxide protective layer for a semiconductor device
US8728832B2 (en) * 2012-05-07 2014-05-20 Asm Ip Holdings B.V. Semiconductor device dielectric interface layer
TWI595219B (zh) * 2012-05-08 2017-08-11 Sony Corp Infrared conversion element, imaging device and imaging method
US8933375B2 (en) 2012-06-27 2015-01-13 Asm Ip Holding B.V. Susceptor heater and method of heating a substrate
US9499428B2 (en) * 2012-07-20 2016-11-22 Ferro Corporation Formation of glass-based seals using focused infrared radiation
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9640416B2 (en) 2012-12-26 2017-05-02 Asm Ip Holding B.V. Single-and dual-chamber module-attachable wafer-handling chamber
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9564309B2 (en) 2013-03-14 2017-02-07 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US8993054B2 (en) 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9018111B2 (en) 2013-07-22 2015-04-28 Asm Ip Holding B.V. Semiconductor reaction chamber with plasma capabilities
US9793115B2 (en) 2013-08-14 2017-10-17 Asm Ip Holding B.V. Structures and devices including germanium-tin films and methods of forming same
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US9556516B2 (en) 2013-10-09 2017-01-31 ASM IP Holding B.V Method for forming Ti-containing film by PEALD using TDMAT or TDEAT
US10179947B2 (en) 2013-11-26 2019-01-15 Asm Ip Holding B.V. Method for forming conformal nitrided, oxidized, or carbonized dielectric film by atomic layer deposition
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US9447498B2 (en) 2014-03-18 2016-09-20 Asm Ip Holding B.V. Method for performing uniform processing in gas system-sharing multiple reaction chambers
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9543180B2 (en) 2014-08-01 2017-01-10 Asm Ip Holding B.V. Apparatus and method for transporting wafers between wafer carrier and process tool under vacuum
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US9576792B2 (en) * 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102300403B1 (ko) 2014-11-19 2021-09-09 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US9478415B2 (en) 2015-02-13 2016-10-25 Asm Ip Holding B.V. Method for forming film having low resistance and shallow junction depth
FR3033079B1 (fr) * 2015-02-19 2018-04-27 Ion Beam Services Procede de passivation d'un substrat et machine pour la mise en oeuvre de ce procede
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US10043661B2 (en) 2015-07-13 2018-08-07 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US9899291B2 (en) 2015-07-13 2018-02-20 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US10087525B2 (en) 2015-08-04 2018-10-02 Asm Ip Holding B.V. Variable gap hard stop design
US9647114B2 (en) 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US10410857B2 (en) 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
US9711345B2 (en) 2015-08-25 2017-07-18 Asm Ip Holding B.V. Method for forming aluminum nitride-based film by PEALD
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US9909214B2 (en) 2015-10-15 2018-03-06 Asm Ip Holding B.V. Method for depositing dielectric film in trenches by PEALD
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US9455138B1 (en) 2015-11-10 2016-09-27 Asm Ip Holding B.V. Method for forming dielectric film in trenches by PEALD using H-containing gas
US9905420B2 (en) 2015-12-01 2018-02-27 Asm Ip Holding B.V. Methods of forming silicon germanium tin films and structures and devices including the films
US9607837B1 (en) 2015-12-21 2017-03-28 Asm Ip Holding B.V. Method for forming silicon oxide cap layer for solid state diffusion process
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US9627221B1 (en) 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US9754779B1 (en) 2016-02-19 2017-09-05 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10087522B2 (en) 2016-04-21 2018-10-02 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9793135B1 (en) 2016-07-14 2017-10-17 ASM IP Holding B.V Method of cyclic dry etching using etchant film
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10177025B2 (en) 2016-07-28 2019-01-08 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10090316B2 (en) 2016-09-01 2018-10-02 Asm Ip Holding B.V. 3D stacked multilayer semiconductor memory using doped select transistor channel
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US9916980B1 (en) 2016-12-15 2018-03-13 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10103040B1 (en) 2017-03-31 2018-10-16 Asm Ip Holding B.V. Apparatus and method for manufacturing a semiconductor device
USD830981S1 (en) 2017-04-07 2018-10-16 Asm Ip Holding B.V. Susceptor for semiconductor substrate processing apparatus
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TWI785043B (zh) * 2017-09-12 2022-12-01 日商松下知識產權經營股份有限公司 電容元件、影像感測器、電容元件之製造方法及影像感測器之製造方法
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
TWI791689B (zh) 2017-11-27 2023-02-11 荷蘭商Ａｓｍ智慧財產控股私人有限公司 包括潔淨迷你環境之裝置
WO2019103613A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. A storage device for storing wafer cassettes for use with a batch furnace
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11482412B2 (en) 2018-01-19 2022-10-25 Asm Ip Holding B.V. Method for depositing a gap-fill layer by plasma-assisted deposition
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
TW202349473A (zh) 2018-05-11 2023-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
KR20210027265A (ko) 2018-06-27 2021-03-10 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 막 및 구조체
WO2020002995A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10497817B1 (en) 2018-07-09 2019-12-03 Wisconsin Alumni Research Foundation P-n diodes and p-n-p heterojunction bipolar transistors with diamond collectors and current tunneling layers
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
CN109148686B (zh) * 2018-08-24 2020-01-31 中国科学院化学研究所 基于有机晶体管的仿生适应型感受器及其制备方法与应用
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
KR20200058622A (ko) * 2018-11-19 2020-05-28 삼성디스플레이 주식회사 다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법
US10666353B1 (en) * 2018-11-20 2020-05-26 Juniper Networks, Inc. Normal incidence photodetector with self-test functionality
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200111868A (ko) 2019-03-19 2020-10-05 삼성디스플레이 주식회사 다결정 실리콘층을 포함하는 표시 장치, 다결정 실리콘층의 제조 방법, 및 표시 장치의 제조 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
TW202107528A (zh) * 2019-04-30 2021-02-16 美商得昇科技股份有限公司 氫氣輔助的大氣自由基氧化
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
JP2021019198A (ja) 2019-07-19 2021-02-15 エーエスエム・アイピー・ホールディング・ベー・フェー トポロジー制御されたアモルファスカーボンポリマー膜の形成方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
TW202115273A (zh) 2019-10-10 2021-04-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
CN113555279A (zh) 2020-04-24 2021-10-26 Asm Ip私人控股有限公司 形成含氮化钒的层的方法及包含其的结构
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202147383A (zh) 2020-05-19 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR20210145080A (ko) 2020-05-22 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
KR20220081905A (ko) 2020-12-09 2022-06-16 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 증착용 실리콘 전구체
CN114639631A (zh) 2020-12-16 2022-06-17 Asm Ip私人控股有限公司 跳动和摆动测量固定装置
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03212938A (ja) * 1990-01-18 1991-09-18 Seiko Epson Corp シリコン窒化膜の形成方法
JPH06268234A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体装置およびその製造方法
EP0844668A2 (en) * 1996-11-25 1998-05-27 Matsushita Electronics Corporation MOS structure of semiconductor device and method of manufacturing the same
JP2000091331A (ja) * 1998-09-07 2000-03-31 Sony Corp 絶縁膜の作製方法および半導体装置の製造方法
JP2000260767A (ja) * 1999-03-10 2000-09-22 Tokyo Electron Ltd 半導体装置の製造方法
JP2000315790A (ja) * 1999-04-30 2000-11-14 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5642377A (en) * 1979-09-14 1981-04-20 Fujitsu Ltd Ultraviolet ray erasable type rewritable read-only memory
JPH036379A (ja) * 1989-05-31 1991-01-11 Nec Corp 化学気相成長装置
JPH06140392A (ja) * 1992-10-27 1994-05-20 Fujitsu Ltd 半導体装置の製造方法
JP3802945B2 (ja) * 1996-02-01 2006-08-02 株式会社ルネサステクノロジ 不揮発性半導体記憶装置の製造方法
JPH09331046A (ja) * 1996-06-13 1997-12-22 Ricoh Co Ltd 半導体記憶装置の製造方法
JP3681525B2 (ja) * 1996-11-25 2005-08-10 松下電器産業株式会社 半導体装置の製造方法
US6184158B1 (en) * 1996-12-23 2001-02-06 Lam Research Corporation Inductively coupled plasma CVD
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
JPH11251294A (ja) * 1998-02-27 1999-09-17 Sony Corp 半導体装置の製造方法
JPH11279773A (ja) 1998-03-27 1999-10-12 Tomoo Ueno 成膜方法
US20010052323A1 (en) 1999-02-17 2001-12-20 Ellie Yieh Method and apparatus for forming material layers from atomic gasses
US6331459B1 (en) 1999-02-18 2001-12-18 Infineon Technologies Ag Use of dummy poly spacers and divot fill techniques for DT-aligned processing after STI formation for advanced deep trench capacitor DRAM
KR100745495B1 (ko) * 1999-03-10 2007-08-03 동경 엘렉트론 주식회사 반도체 제조방법 및 반도체 제조장치
JP4255563B2 (ja) * 1999-04-05 2009-04-15 東京エレクトロン株式会社 半導体製造方法及び半導体製造装置
JP3399413B2 (ja) * 1999-09-13 2003-04-21 日本電気株式会社 酸窒化膜およびその形成方法
JP2001291865A (ja) * 2000-04-10 2001-10-19 Sharp Corp 絶縁ゲート型トランジスタ及びその製造方法
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03212938A (ja) * 1990-01-18 1991-09-18 Seiko Epson Corp シリコン窒化膜の形成方法
JPH06268234A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体装置およびその製造方法
EP0844668A2 (en) * 1996-11-25 1998-05-27 Matsushita Electronics Corporation MOS structure of semiconductor device and method of manufacturing the same
JP2000091331A (ja) * 1998-09-07 2000-03-31 Sony Corp 絶縁膜の作製方法および半導体装置の製造方法
JP2000260767A (ja) * 1999-03-10 2000-09-22 Tokyo Electron Ltd 半導体装置の製造方法
JP2000315790A (ja) * 1999-04-30 2000-11-14 Mitsubishi Electric Corp 半導体装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1347507A4 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003088345A1 (fr) * 2002-03-29 2003-10-23 Tokyo Electron Limited Materiau pour dispositif electronique et procede de fabrication correspondant
US7560396B2 (en) 2002-03-29 2009-07-14 Tokyo Electron Limited Material for electronic device and process for producing the same
WO2003096403A1 (fr) * 2002-05-13 2003-11-20 Tokyo Electron Limited Procede de traitement d'un substrat
US7226874B2 (en) 2002-05-13 2007-06-05 Tokyo Electron Limited Substrate processing method
EP1598859A1 (en) * 2003-02-28 2005-11-23 Tokyo Electron Limited Substrate processing method
EP1598859A4 (en) * 2003-02-28 2010-04-28 Tokyo Electron Ltd SUBSTRATE PROCESSING

Also Published As

Publication number Publication date
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