TWI559499B - 半導體裝置及半導體裝置製造方法 - Google Patents

半導體裝置及半導體裝置製造方法 Download PDF

Info

Publication number
TWI559499B
TWI559499B TW099123119A TW99123119A TWI559499B TW I559499 B TWI559499 B TW I559499B TW 099123119 A TW099123119 A TW 099123119A TW 99123119 A TW99123119 A TW 99123119A TW I559499 B TWI559499 B TW I559499B
Authority
TW
Taiwan
Prior art keywords
layer
thin film
electrode
oxide
oxide semiconductor
Prior art date
Application number
TW099123119A
Other languages
English (en)
Other versions
TW201133786A (en
Inventor
山崎舜平
坂田淳一郎
三宅博之
桑原秀明
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201133786A publication Critical patent/TW201133786A/zh
Application granted granted Critical
Publication of TWI559499B publication Critical patent/TWI559499B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Description

半導體裝置及半導體裝置製造方法
本發明關於包括氧化物半導體之半導體裝置及其製造方法。
請注意，在此說明書中，半導體裝置係指經由利用半導體屬性而具功能之所有裝置，且例如顯示裝置之電光裝置、半導體電路及電子裝置為所有半導體裝置。
透光金屬氧化物被用於半導體裝置中。例如，諸如銦氧化錫(ITO)之導電金屬氧化物(以下稱為氧化物導體)被用做諸如液晶顯示裝置之顯示裝置中所需的透明電極材料。
此外，透光金屬氧化物係以具有半導體屬性之材料而引人注意。例如，In-Ga-Zn-O基氧化物等料將用做諸如液晶顯示裝置之顯示裝置中所需的半導體材料。尤其，其料將用於薄膜電晶體之通道層(以下稱為薄膜電晶體)。
薄膜電晶體包括具有半導體屬性之金屬氧化物(以下稱為氧化物半導體)，可經由低溫程序而予形成。因此，對於以氧化物半導體做為取代或超越顯示裝置等中使用之非晶矽之材料的期待增加。
此外，氧化物導體及氧化物半導體具有透光屬性。因此，經由使用該些材料而形成薄膜電晶體，便可形成透光薄膜電晶體(例如，詳非專利文獻1)。
再者，包括氧化物半導體之薄膜電晶體具有高場效流動性。因此，顯示裝置等中驅動電路可使用薄膜電晶體予以形成(例如，詳非專利文獻2)。
[參考文獻] [非專利文獻]
[非專利文獻1]T. Nozawa著，「Nikkei Electronics」959期，2007年8月27日，「Transparent Circuitry」39-52頁。
[非專利文獻2]T. Osada等著，Proc. SID '09 Digest，2009，「Development of驅動-Integrated面板using Amorphous In-Ga-Zn-Oxide TFT」184-187頁。
本發明之一實施例的目標為降低半導體裝置的製造成本。
本發明之一實施例的目標為改善半導體裝置的孔徑比。
本發明之一實施例的目標為使半導體裝置之顯示部顯示高解析度影像。
本發明之一實施例的目標為提供可高速作業之半導體裝置。
本發明之一實施例為顯示裝置，包括一基底上之驅動電路部及顯示部。驅動電路部包括驅動電路薄膜電晶體及驅動電路佈線。驅動電路薄膜電晶體之源極電極(亦稱為源極電極層)及汲極電極(汲極電極層)係使用金屬形成。驅動電路薄膜電晶體之通道層係使用氧化物半導體形成。驅動電路佈線係使用金屬形成。顯示部包括像素薄膜電晶體及顯示部佈線。像素薄膜電晶體之源極電極及汲極電極係使用氧化物導體形成。像素薄膜電晶體之半導體層係使用氧化物半導體形成。顯示部佈線係使用氧化物導體形成。
請注意，非專利文獻1中未揭露薄膜電晶體之具體製造程序及顯示裝置中所包括不同元件(例如電容器)之具體結構。此外，其未揭露驅動電路及透光薄膜電晶體係於一基底上形成。
在本發明之一實施例之半導體裝置中，包括驅動電路薄膜電晶體之驅動電路部及包括像素薄膜電晶體之顯示部係於一基底上形成。因此，可降低半導體裝置之製造成本。
在本發明之一實施例之半導體裝置中，顯示部包括像素薄膜電晶體及顯示部佈線。像素薄膜電晶體之源極電極及汲極電極係使用氧化物導體形成。像素薄膜電晶體之半導體層係使用氧化物半導體形成。顯示部佈線係使用氧化物導體形成。即，在半導體裝置中，形成像素薄膜電晶體及顯示部佈線之區域可做為開口。因此，可改善半導體裝置之孔徑比。
在本發明之一實施例之半導體裝置中，顯示部包括像素薄膜電晶體及顯示部佈線。像素薄膜電晶體之源極電極及汲極電極係使用氧化物導體形成。像素薄膜電晶體之半導體層係使用氧化物半導體形成。顯示部佈線係使用氧化物導體形成。即，在半導體裝置中，可設計像素尺寸而不受限於像素薄膜電晶體尺寸。因此，可使半導體裝置之顯示部顯示高解析度影像。
在本發明之一實施例之半導體裝置中，驅動電路部包括驅動電路薄膜電晶體及驅動電路佈線。驅動電路薄膜電晶體之源極電極及汲極電極係使用金屬形成。驅動電路薄膜電晶體之通道層係使用氧化物半導體形成。驅動電路佈線係使用金屬形成。即，在半導體裝置中，驅動電路包括具有高場效流動性之薄膜電晶體及具有低阻抗之佈線。因此，半導體裝置可以高速作業。
做為本說明書中使用之氧化物半導體，形成以InMO3(ZnO)m(m>0)表示之材料的薄膜，並形成包括做為氧化物半導體層之薄膜的薄膜電晶體。請注意，M表示一或多項選自鎵(Ga)、鐵(Fe)、鎳(Ni)、錳(Mn)及鈷(Co)之金屬元素。例如，M可為鎵(Ga)或可為鎵(Ga)及鎵(Ga)以外之上述金屬元素，例如，鎵(Ga)及鎳(Ni)，或鎵(Ga)及鐵(Fe)。此外，在氧化物半導體中，在一些例子中，包含諸如鐵(Fe)或鎳(Ni)之過渡金屬元素，或過渡金屬之氧化物，做為包含做為M之金屬元素以外的雜質元素。在本說明書中，在表示為InMO3(ZnO)m(m>0)之材料的氧化物半導體層之間，包括鎵(Ga)做為M之氧化物半導體被稱為In-Ga-Zn-O基氧化物半導體，且In-Ga-Zn-O基氧化物半導體之薄膜亦稱為In-Ga-Zn-O基非單晶膜。
做為用做氧化物半導體層之氧化物半導體，除了上述氧化物半導體外，可使用任一下列氧化物半導體：In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、Sn-Al-Zn-O基氧化物半導體、In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、In-O基氧化物半導體、Sn-O基氧化物半導體及Zn-O基氧化物半導體。矽氧化物可包含於上述氧化物半導體層中。在氧化物半導體層中，經由包含妨礙結晶之矽氧化物(SiOx(x>0))，在製造程序中形成氧化物半導體層之後，可抑制熱處理期間氧化物半導體層之結晶。請注意，氧化物半導體層較佳地為非結晶的，但可部分結晶。
氧化物半導體較佳地包含銦(In)。更佳地，其包含銦(In)及鎵(Ga)。在獲得i型(本質的)氧化物半導體中，脫水或脫氫是有效的。
若熱處理是在諸如氮之惰性氣體或稀有氣體(例如氬或氦)或減壓之大氣中實施，氧化物半導體層經由熱處理而改變為缺氧氧化物半導體層，以便成為低阻抗氧化物半導體層，即n型(n-型)氧化物半導體層。接著，經由形成與氧化物半導體層接觸之氧化物絕緣膜而在氧氣過剩狀態下製造氧化物半導體層，以便成為高阻抗氧化物半導體層，即i型氧化物半導體層。因此，可形成並提供包括具有有利電氣特性之高度可靠薄膜電晶體的半導體裝置。
在脫水或脫氫中，熱處理是在高於或等於350℃溫度下實施，較佳地為高於或等於400℃，並低於在諸如氮之惰性氣體或稀有氣體(例如氬或氦)或減壓之大氣中基底之應變點，使得氧化物半導體層中所包含諸如濕氣之雜質減少。
設定於歷經脫水或脫氫之氧化物半導體層實施熱處理的狀況，使得當歷經脫水或脫氫之後，在高達450℃於氧化物半導體層實施熱脫附譜(TDS)時，未檢測到水的兩峰值或約300℃處至少一峰值。因此，在高達450℃於包括歷經脫水或脫氫之氧化物半導體層的薄膜電晶體實施TDS時，未檢測到約300℃處水的至少一峰值。
此外，重要的是不要在用於脫水或脫氫之相同熔爐中，藉由自未暴露於空氣中而實施脫水或脫氫之加熱溫度T冷卻氧化物半導體層，而將水或氫再混入氧化物半導體層。當使用氧化物半導體層而形成薄膜電晶體時，其中該氧化物半導體層係經由藉脫水或脫氫，將氧化物半導體層改變成為低阻抗氧化物半導體層，即n型(例如n-型或n+型)氧化物半導體層，接著將氧化物半導體層改變成為高阻抗氧化物半導體層，以便成為i型半導體層而予獲得，該薄膜電晶體之閾值電壓可為正電壓，使得可體現所謂常關開關元件。較佳的是半導體裝置(顯示裝置)之通道是在下列狀況下形成，即薄膜電晶體之閘極電壓為閾值電壓，其為正且儘可能接近0 V。請注意，當薄膜電晶體之閾值電壓為負時，薄膜電晶體傾向於所謂常開；即，當閘極電壓為0 V時，電流於源極電極及汲極電極之間流動。在主動式矩陣顯示裝置中，電路中所包括之薄膜電晶體的電氣特性是重要的並影響顯示裝置之效能。在薄膜電晶體之電氣特性中，閾值電壓(Vth)特別重要。當閾值電壓高，或當場效流動性高而為負時，便難以控制電路。若薄膜電晶體具有高閾值電壓且其閾值電壓之絕對值大時，薄膜電晶體便無法實施薄膜電晶體之切換功能，且當薄膜電晶體係以低電壓驅動時，其可能成為負載。在n-通道薄膜電晶體的狀況下，較佳的是於正電壓做為閘極電壓之後，形成通道且汲極電流流動。除非驅動電壓增加否則不形成通道之電晶體，及當施予負電壓時通道形成且汲極電流流動之電晶體，均不適用於電路中之薄膜電晶體。
此外，溫度從加熱溫度T下降之氣體環境，可改變為與溫度上升至加熱溫度T之氣體環境不同的氣體環境。例如，經由使用實施脫水或脫氫之熔爐，及經由以高純度氧氣、高純度N2O氣體或未暴露於空氣之超乾燥空氣(具有-40℃或更低之露點，較佳地為-60℃或更低)填充熔爐而實施冷卻。
在經由實施脫水或脫氫之熱處理減少膜中所包含濕氣之後，於不包含濕氣之大氣(具有-40℃五更低之靈點，較佳地為-60℃或更低)中，使用緩慢冷卻(或冷卻的)氧化物半導體膜，改善薄膜電晶體之電氣特性，並可體現可大量製造之高效能薄膜電晶體。
在本說明書中，在諸如氮之惰性氣體或稀有氣體(例如氬或氦)或減壓之大氣中實施之熱處理稱為脫水或脫氫之熱處理。在本說明書中，為求便利，脫水或脫氫不僅係指消除H2，亦指消除H、OH等。
若熱處理是在諸如氮之惰性氣體或稀有氣體(例如氬或氦)或減壓之大氣中實施，氧化物半導體層經由熱處理而改變為缺氧氧化物半導體層，以便成為低阻抗氧化物半導體層，即n型(n-型)氧化物半導體層。之後，形成與高阻抗汲極區(亦稱為HRD區)之汲極電極層重疊之區域，其為缺氧區。
具體地，高阻抗汲極區之載子濃度高於或等於1 x 1017/cm3，且至少高於通道形成區之載子濃度(低於1 x 1017/cm3)。請注意，本說明書中載子濃度為室溫下經霍爾效應測量所獲得之載子濃度。
阻抗汲極區(亦稱為LRN區)可形成於氧化物半導體層與使用金屬材料而形成之汲極電極層之間。具體地，低阻抗汲極區之載子濃度高於高阻抗汲極區(HRD區)之載子濃度；例如，其高於或等於1 x 1020/cm3及低於或等於1 x 1021/cm3。
接著，經由使至少部分歷經脫水或脫氫之氧化物半導體層處於氧氣過剩狀態，以便成為高阻抗氧化物半導體層，即i型氧化物半導體層，而形成通道形成區。請注意，隨著使歷經脫水或脫氫之氧化物半導體層處於氧氣過剩狀態之處理，實施經由噴濺使與歷經脫水或脫氫之氧化物半導體層接觸之氧化物絕緣膜沈積；在氧化物絕緣膜沈積之後的熱處理；在包含氧之大氣中氧化物絕緣膜沈積之後的熱處理；在氧化物絕緣膜沈積之後，惰性氣體環境中熱處理之後，氧環境中冷卻處理；在氧化物絕緣膜沈積之後，惰性氣體環境中熱處理之後，超乾燥空氣(具有-40℃或更低之露點，較佳地為-60℃或更低)中冷卻處理等。
此外，為使用至少部分歷經脫水或脫氫之氧化物半導體層(與閘極電極層重疊部分)做為通道形成區，氧化物半導體層選擇地以氧氣過剩狀態製造，以便成為高阻抗氧化物半導體層，即i型氧化物半導體層。通道形成區係以下列方式製造，即包括鈦(Ti)等金屬電極之源極電極層及汲極電極層係形成於歷經脫水或脫氫之氧化物半導體層上並與其接觸，且未與源極電極層及汲極電極層重疊之曝光區選擇地以氧氣過剩狀態製造。若曝光區係選擇地以氧氣過剩狀態製造，便形成與源極電極層重疊之第一高阻抗汲極區，及與汲極電極層重疊之第二高阻抗汲極區，且通道形成區係形成於第一高阻抗汲極區與第二高阻抗汲極區之間。即，通道形成區係以自調方式形成於源極電極層及汲極電極層之間。
因此，可形成並提供包括具有利電氣特性之高度可靠薄膜電晶體的半導體裝置。
請注意，經由於與汲極電極層(及源極電極層)重疊之氧化物半導體層中形成高阻抗汲極區，當驅動電路形成時可改善可靠性。具體地，經由形成高阻抗汲極區，可使用一結構，其中傳導性可逐漸從汲極電極層至高阻抗汲極區及通道形成區而改變。若為供應高電源電位VDD，而以連接佈線之汲極電極層實施作業，當高電場施予閘極電極層及汲極電極層之間時，因為高阻抗汲極區做為緩衝器，所以本地便無高電場作用；因而，可改善電晶體的耐受電壓。
低阻抗汲極區(亦稱為LRN區)可形成於使用金屬材料而形成之汲極電極層(及源極電極層)與氧化物半導體層之間。低阻抗汲極區(亦稱為LRN區)可進一步改善電晶體之耐受電壓。
此外，經由於與汲極電極層(及源極電極層)重疊之氧化物半導體層中形成高阻抗汲極區，當形成驅動電路時可減少通道形成區中洩漏電流的量。具體地，經由形成高阻抗汲極區，於汲極電極層與源極電極層之間流動之電晶體的洩漏電流，依序從汲極電極層、汲極電極層側之高阻抗汲極區、通道形成區、源極電極層側之高阻抗汲極區，流至源極電極層。在這種情況下，在通道形成區中，從汲極電極層側之低阻抗n型區流至通道形成區之洩漏電流，當電晶體關閉時，其可集中於通道形成區與具有高阻抗之閘極絕緣層之間的介面附近。因此，可減少背通道部(通道形成區的一部分表面，其遠離閘極電極層)中洩漏電流的量。
此外，依據閘極電極層之寬度，與源極電極層重疊之第一高阻抗汲極區，及與汲極電極層重疊之第二高阻抗汲極區，與其間插入閘極絕緣層之部分閘極電極層重疊，且可更有效降低接近汲極電極層末端部分之電場強度。
即，本發明之一實施例之半導體裝置包括：一基底上之包括第一薄膜電晶體之驅動電路，及包括第二薄膜電晶體之像素部。第二薄膜電晶體包括：基底上之底閘電極；底閘電極上之閘極絕緣層；閘極絕緣層上之氧化物半導體層；與部分氧化物半導體層接觸之第二通道保護層；第二通道保護層及氧化物半導體層上之源極電極及汲極電極；及第二通道保護層上之像素電極層。底閘電極、閘極絕緣層、氧化物半導體層、源極電極、汲極電極、第二通道保護層及第二薄膜電晶體之像素電極層具有透光屬性。第一薄膜電晶體之源極電極及汲極電極之材料，不同於第二薄膜電晶體之源極電極及汲極電極之材料，且其為具有較第二薄膜電晶體之源極電極及汲極電極的阻抗低之導電材料。
本發明的另一實施例為依據上述半導體裝置之半導體裝置，其中第一薄膜電晶體包括：與第一薄膜電晶體之部分氧化物半導體層接觸之第一通道保護層，及第一通道保護層及氧化物半導體層上之源極及汲極電極。
本發明的另一實施例為依據上述半導體裝置之半導體裝置，其中第一薄膜電晶體包括：與第一薄膜電晶體之部分氧化物半導體層接觸之第一通道保護層，第一通道保護層及氧化物半導體層上之源極電極及汲極電極，及其間插入第一通道保護層之通道形成區上的背閘電極。
本發明的另一實施例為依據上述半導體裝置之半導體裝置，其中第一通道保護層及第二通道保護層係使用相同透光絕緣材料形成。
本發明的另一實施例為依據上述半導體裝置之半導體裝置，其中第一薄膜電晶體之源極電極及汲極電極各使用選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)及鎢(W)之元素，或組合其合金膜所形成之堆疊膜而予形成。
本發明的另一實施例為依據上述半導體裝置之半導體裝置，其中第二薄膜電晶體之源極電極、汲極電極及像素電極層係使用氧化銦、氧化銦及氧化錫合金、氧化銦及氧化鋅合金、或氧化鋅而予形成。
本發明的另一實施例為依據上述半導體裝置之半導體裝置，其包括相同基底上之電容器部。電容器部包括電容器佈線及與電容器佈線重疊之電容器電極。電容器佈線及電容器電極具有透光屬性。
可提供具有穩定電氣特性之薄膜電晶體。因而，可提供包括具有有利電氣特性之高度可靠薄膜電晶體之半導體裝置。
各實施例將參照附圖而詳予描述。請注意，本發明並非侷限於下列描述，且本技藝中一般技術人士將輕易理解，在不偏離本發明之精神及範圍下，模式及內容可以各式方式予以修改。因而，本發明應不解釋為受限於下列實施例之描述。請注意，在文中所描述之本發明的結構中，相同零件及具有相似功能之零件在不同圖式中係以相同編號表示，且其描述並不重複。
(實施例1)
在本實施例中，描述本發明之一實施例之薄膜電晶體及其製造方法。
圖1A描繪薄膜電晶體141及薄膜電晶體142之截面圖，各為本發明之一實施例。薄膜電晶體141及142係形成於基底100上，二者均為底閘型薄膜電晶體。薄膜電晶體141係提供用於驅動電路，及薄膜電晶體142係提供用於像素。
圖1C1為提供用於驅動電路之一條龍式通道薄膜電晶體141的平面圖，且沿圖1C1中線C1-C2之截面圖係於圖1A中描繪。沿圖1C1中線C3-C4之截面圖係於圖1B中描繪。
圖1C2為提供用於像素之一條龍式通道薄膜電晶體142的平面圖，且沿圖1C2中線D1-D2之截面圖係於圖1A中描繪。沿圖1C2中線D3-D4之截面圖係於圖1B中描繪。
薄膜電晶體141包括第一底閘電極111、閘極絕緣膜102、包括第三氧化物半導體層113c及第四氧化物半導體區113d之氧化物半導體層113、第一通道保護層116及各形成於基底100上之源極及汲極電極。請注意，源極及汲極電極之形成係使用導電層，其中第二導電層115a堆疊於傳送可見光之第一導電層114a上；及導電層，其中第二導電層115b堆疊於傳送可見光之第一導電層114b上。此外，形成第一保護絕緣膜107進行覆蓋並與第一通道保護層116接觸。第二保護絕緣膜108係形成於第一保護絕緣膜107之上。再者，背閘電極129係形成於第二保護絕緣膜108之上，並與第三氧化物半導體層113c重疊。
請注意，與源極及汲極電極之底面接觸之低阻抗第四氧化物半導體區113d係以自調方式相對於通道保護層而形成。此外，本實施例中所描述之薄膜電晶體141為一條龍式通道之一實施例。
當像素部及驅動電路係形成於液晶顯示裝置中一基底上時，在驅動電路中，僅正極性或負極性施予薄膜電晶體的源極及汲極電極之間，用以構成邏輯閘極，諸如反相器電路、非及(NAND)電路、非或(NOR)電路，或閂鎖電路或薄膜電晶體，用以構成類比電路，諸如檢測放大器、恆定電壓產生電路或壓控振盪器(VCO)。因而，要求耐受電壓之第四氧化物半導體區113d之一可經設計而較其他第四氧化物半導體區113d寬。此外，與底閘電極重疊之第四氧化物半導體區113d的寬度可增加。
具有單一閘極結構之薄膜電晶體被描述為提供用於驅動電路之薄膜電晶體141；然而，亦可視需要使用具有包括複數通道形成區之多重閘極結構的薄膜電晶體。
背閘電極129係形成於氧化物半導體層113之上並與其重疊。氧化物半導體層113係插於底閘電極111與背閘電極129之間。經由電性連接背閘電極129及底閘電極111，而具有相同電位，閘極電壓可從上面及下面施予氧化物半導體層113。當底閘電極111之電位與背閘電極129之電位不同時，例如，其中之一具有固定電位、接地(GND)或0 V，諸如閾值電壓之薄膜電晶體的電氣特性可予控制。請注意，在本說明書中，不論其電位，形成於氧化物半導體層113之上並與其重疊之導電層，稱為背閘電極129。因而，背閘電極129亦可處於浮動狀態。
第一保護絕緣膜107及第二保護絕緣膜108係堆疊於背閘電極129與氧化物半導體層113之間。
薄膜電晶體142包括第二底閘電極211、閘極絕緣膜102、由第三氧化物半導體層213c及第四氧化物半導體區213d組成之氧化物半導體層213、第二通道保護層216、及各形成於基底100上之源極及汲極電極(表示為214a及214b)。此外，形成第一保護絕緣膜107進行覆蓋並與第二通道保護層216接觸。第二保護絕緣膜108係形成於第一保護絕緣膜107之上。
請注意，與源極及汲極電極之底面接觸之低阻抗第四氧化物半導體區213d，係以自調方式形成。此外，本實施例中所描述之薄膜電晶體142為一條龍式通道之一實施例。亦請注意，像素電極128係形成於第二保護絕緣膜108之上，以與薄膜電晶體142重疊。
液晶顯示裝置中實施交流(AC)驅動，以避免液晶劣化。經由交流(AC)驅動，施予像素電極層之信號電位的極性便於定期的時間被顛倒為負或正。在連接至像素電極層之薄膜電晶體中，一對電極交替作用做為源極電極及汲極電極。在本說明書中，像素薄膜電晶體之一電極稱為源極電極，另一則稱為汲極電極；實際上在交流(AC)驅動中，一電極交替作用做為源極電極及汲極電極。為減少洩漏電流，提供用於像素之薄膜電晶體142的第二底閘電極可較提供用於驅動電路之薄膜電晶體141的第一底閘電極窄。為減少洩漏電流，提供用於像素之薄膜電晶體142的底閘電極可經設計而不與源極或汲極電極重疊。
具有單一閘極結構之薄膜電晶體被描述為提供用於像素之薄膜電晶體142；然而，亦可視需要使用具有包括複數通道形成區之多重閘極結構的薄膜電晶體。
在薄膜電晶體142中，所使用者為：傳送可見光之第三氧化物半導體層213c；使用傳送可見光之導電膜而形成之第二底閘電極211及源極及汲極電極(表示為214a及214b)；傳送可見光之基底100；及傳送可見光之第二通道保護層216、第一保護絕緣膜107及第二保護絕緣膜108。因而，薄膜電晶體142為所謂傳送可見光之透明電晶體。
圖2A至2C及圖3A至3C描繪製造薄膜電晶體141及142之截面圖。
基底100傳送可見光，並具有絕緣表面，具體地，其可使用電子工業中所使用之任何玻璃基底(亦稱為無鹼玻璃基底)，諸如矽酸鋁玻璃基底、鋁硼矽酸鹽玻璃基底、鋇硼矽酸鹽玻璃基底、可承受製造程序中處理溫度之耐熱塑膠基底等。當具有絕緣表面之基底100為母體玻璃時，可使用下列尺寸基底：第一代(320 mm x 400 mm)；第二代(400 mm x 500 mm)；第三代(550 mm x 650 mm)；第四代(680 mm x 880 mm或730 mm x 920 mm)；第五代(1000 mm x 1200 mm或1100 mm x 1250 mm)；第六代(1500 mm x 1800 mm)；第七代(1900 mm x 2200 mm)；第八代(2160 mm x 2460 mm)；第九代(2400 mm x 2800 mm或2450 mm x 3050 mm)：第十代(2950 mm x 3400 mm)等。
基部絕緣層可形成於基底100與第一底閘電極111之間，及基底100與第二底閘電極211之間。基部絕緣層可使用絕緣膜而形成，以避免雜質元素(例如鈉)從基底100擴散進入薄膜電晶體。例如，其可使用選自氮化矽膜、矽氧化物膜、氮化矽氧化物膜及氮氧化矽膜之一或多種膜。
第一底閘電極111及第二底閘電極211係形成於具有絕緣表面之基底100上。第一底閘電極111及第二底閘電極211係使用傳送可見光之導電膜而予形成。
第一底閘電極111及第二底閘電極211係使用透光導電材料而予形成，例如，包含鎢氧化物之氧化銦、包含鎢氧化物之銦氧化鋅、包含鈦氧化物之氧化銦、包含鈦氧化物之銦氧化錫、銦氧化錫(以下稱為ITO)、銦氧化鋅、添加矽氧化物之銦氧化錫、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、Sn-Al-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、In-O基氧化物半導體、Sn-O基氧化物半導體、Zn-O基氧化物半導體等。厚度設定為介於50 nm至300 nm(含)之範圍。
另一方面，可使用例如，經由使用包含氮氣之大氣中包含銦(In)、鎵(Ga)及鋅(Zn)之氧化物半導體目標(In2O3:Ga2O3:ZnO=1:1:1)之噴濺，而形成包含銦(In)、鎵(Ga)及鋅(Zn)之氮氧化物膜。再另一方面，可使用Al-Zn-O基非單晶膜或包含氮之Al-Zn-O基非單晶膜，換言之，可使用Al-Zn-O-N基非單晶膜(亦稱為AZON膜)。
透光導電膜係使用噴濺法、真空蒸發法(例如電子束蒸發法)、電弧放電離子鍍法或噴霧法，而予沈積。當使用噴濺法時，較佳的是使用包含重量比百分之2至10之SiO2及抑制透光導電膜中所包含結晶之SiOx(x>0)的目標實施沈積，以避免後續步驟中脫水或脫氫之熱處理時之結晶。
佈線層包括第一底閘電極111，其類似於第二底閘電極211，可使用傳送可見光之導電材料予以形成。另一方面，其可使用耐熱之金屬材料予以形成，諸如鉬或鎢，或包含該些元素之一的合金材料做為主要成分，而做為單一層或堆疊層。
包括第一底閘電極111之佈線層較佳地係使用與第二底部電極211相同導電膜予以形成，因為可減少步驟數量。包括第一底閘電極111之佈線層較佳地係使用耐熱金屬材料予以形成，或包含該元素之合金材料做為主要成分，因為可減少佈線阻抗。
例如，若包括第一底閘電極111之佈線層具有雙層結構，則下列結構較佳：鋁層及堆疊於上之鉬層的雙層結構、銅層及堆疊於上之鉬層的雙層結構、銅層及氮化鈦層或堆疊於上之氮化鉭層的雙層結構、及氮化鈦層及鉬層的雙層結構。若為三層結構，則鎢層或鎢氮化物層、鋁及矽合金或鋁及鈦合金之層、及氮化鈦層或鈦層之堆疊層結構較佳。
在本實施例中，在傳送可見光之導電膜形成於基底100的整個表面上之後，實施第一光刻步驟，以於導電膜上形成抗蝕罩，經由蝕刻移除不必要部分，及形成佈線及電極(例如包括第一底閘電極111及第二底閘電極211之閘極佈線、電容器佈線、終端電極等)。
接著，閘極絕緣膜102形成於第一底閘電極111及第二底閘電極211之上。在本實施例中，單一氮化矽層形成做為閘極絕緣膜102。
閘極絕緣膜102可使用矽氧化物層、氮化矽層、氮氧化矽層及氮化矽氧化物層之任一單一層或堆疊層而予形成。此處，係使用單一層氮化矽膜。
閘極絕緣膜102可使用例如電漿CVD法或噴濺法而予形成。若使用電漿CVD法，氮氧化矽層可使用SiH4而予形成，並使用氧或/及氮做為源極氣體。另一方面，可使用一氧化二氮等代替氧及氮。
接著，氧化物半導體膜形成於閘極絕緣膜102之上。
可使用下列做為氧化物半導體膜：In-Ga-Zn-O基非單晶膜、In-Sn-Zn-O基氧化物半導體膜、In-Al-Zn-O基氧化物半導體膜、Sn-Ga-Zn-O基氧化物半導體膜、Al-Ga-Zn-O基氧化物半導體膜、Sn-Al-Zn-O基氧化物半導體膜、In-Zn-O基氧化物半導體膜、Sn-Zn-O基氧化物半導體膜、Al-Zn-O基氧化物半導體膜、In-O基氧化物半導體膜、Sn-O基氧化物半導體膜或Zn-O基氧化物半導體膜。在本實施例中，氧化物半導體膜係經由使用In-Ga-Zn-O基氧化物半導體目標之噴濺法而予形成。另一方面，氧化物半導體膜可於稀有氣體(典型為氬)氣、氧氣或包含稀有氣體(氬)及氧之大氣中經由噴濺法而予形成。當使用噴濺法時，較佳的是使用包含重量比百分之2至10之SiO2及抑制透光導電膜中所包含結晶之SiOx(x>0)的目標實施沈積，以避免後續步驟中脫水或脫氫之熱處理時之結晶。
接著，經由第二光刻步驟(詳圖2A)將氧化物半導體膜處理為島型第一氧化物半導體層113a及213a。形成島型氧化物半導體層之抗蝕罩可經由噴墨法而予形成。若係經由噴墨法形成抗蝕罩，便可降低製造成本，因為光罩是不必要的。
請注意，在經由噴濺法形成氧化物半導體膜之前，較佳地經由反向噴濺移除附著於閘極絕緣膜102表面之灰塵，其中導入氬氣以產生電漿。
反向噴濺係指一種方法，其中目標側未施予電壓，RF電源用於供應電壓予氬氣中之基底側，以修飾表面。請注意，可使用氮、氦、氧等代替氬氣。
接著，於第一氧化物半導體層113a及213a上實施脫水或脫氫。用於脫水或脫氫之第一熱處理的溫度高於或等於350℃，並低於應變點，較佳地為高於或等於400℃。此處，在基底被導入電熔爐之後，其為一種加熱裝置，氧化物半導體層便於氮氣中歷經熱處理，經由冷卻氧化物半導體層而不曝露於空氣可避免水及氫再進入氧化物半導體層。以此方式，可獲得第二氧化物半導體層113b及213b(詳圖2B)。
在本實施例中，相同熔爐從氧化物半導體膜歷經脫水或脫氫之加熱溫度T，使用至足以避免水再次進入之溫度；具體地，於氮氣中實施緩慢冷卻直至溫度從加熱溫度T下降100℃或更多。再者，未侷限於氮氣，脫水或脫氫可在諸如氦、氖或氬之惰性氣體或減壓之大氣中實施。
請注意，在第一熱處理中，較佳的是氮或諸如氦、氖或氬之稀有氣體並不包含水、氫等。另一方面，較佳的是被導入熱處理裝置之氮或諸如氦、氖或氬之稀有氣體的純度為6N(99.9999%)或更高，更佳地為7N(99.99999%)或更高(即，雜質濃度為1 ppm或更低，更佳地為0.1 ppm或更低)。
氧化物半導體層在一些例子中可因第一熱處理之狀況或氧化物半導體層之材料，而結晶為微晶膜或聚晶膜。
在氧化物半導體膜經處理為島型氧化物半導體層之前，可實施用於氧化物半導體層之第一熱處理。在此狀況下，第一熱處理之後，便從熱處理裝置提取基底，接著實施第二光刻步驟。
在氧化物半導體膜形成之前，基底可於惰性氣體(氮、氦、氖、氬等)、氧氣或降壓大氣中歷經熱處理(高於或等於400℃並低於基底之應變點)，使得閘極絕緣層中諸如氫及水之雜質被移除。
接著，形成做為通道保護層之絕緣膜，而與第二氧化物半導體層113b及213b接觸。與第二氧化物半導體層113b及213b接觸並做為通道保護層之絕緣膜，可使用氧化物絕緣膜經由噴濺法等形成，厚度至少1 nm。可視情況使用避免諸如水及氫之雜質進入氧化物絕緣膜的任何方法。
在本實施例中，經由噴濺法形成300-nm厚之矽氧化物膜，做為氧化物絕緣膜。形成中之基底溫度可為室溫至300℃(含)；在本實施例中，為100℃。經由噴濺法形成矽氧化物膜，可於稀有氣體(典型為氬)、氧氣或包含稀有氣體(典型為氬)及氧之大氣中實施。目標可為矽氧化物目標或矽目標。例如，可經由噴濺法於包含氧及氮之大氣中使用矽目標而形成矽氧化物膜。所形成與低阻抗氧化物半導體層接觸之通道保護層的範例為無機絕緣膜，其不包含諸如濕氣、氫離子及OH-之雜質，並阻止其自外部進入。通常，可使用矽氧化物膜、氮化矽氧化物膜、鋁氧化物膜、鋁氮氧化物膜等。
接著，實施第三光刻步驟，以於將做為通道保護層之絕緣膜上形成抗蝕罩。之後，經由蝕刻移除不必要的部分，並形成第一通道保護層116及第二通道保護層216。
接著，於惰性氣體中實施第二熱處理(較佳地於200℃至400℃(含)，例如250℃至350℃(含))(詳圖2C)。例如，在250℃於氮氣中實施第二熱處理達1小時。在第二熱處理中，於下列狀況下實施加熱：部分第二氧化物半導體層113b與第一通道保護層116接觸，及部分第二氧化物半導體層213b與第二通道保護層216接觸。未與第一通道保護層116接觸之第二氧化物半導體層113b的區域，及未與第一通道保護層216接觸之第二氧化物半導體層213b的區域被加熱同時暴露於惰性氣體，並以此狀況實施加熱。
經由上述步驟，在所形成之氧化物半導體膜的阻抗經由脫水或脫氫之熱處理降低之後，便使用氧化物絕緣膜形成與部分氧化物半導體膜接觸之通道保護層，且過多的氧便選擇地添加進入與通道保護層重疊的區域。結果，與通道保護層重疊之通道形成區成為i型。在本說明書中，i型氧化物半導體被稱為第三氧化物半導體。因此，歷經第二熱處理同時與第一通道保護層116接觸的部分第二氧化物半導體層113b成為第三氧化物半導體層113c，且歷經第二熱處理同時與第二通道保護層216接觸的部分第二氧化物半導體層213b成為第三氧化物半導體層213c。
另一方面，在未與第一通道保護層116接觸之第二氧化物半導體層113b的區域中，及未與第一通道保護層216接觸之第二氧化物半導體層213b的區域中，以自調方式形成高阻抗汲極區。在本說明書中，該些高阻抗汲極區被稱為第四氧化物半導體區。因此，未與第一通道保護層116接觸之第二氧化物半導體層113b的區域成為第四氧化物半導體區113d，且未與第二通道保護層216接觸之第二氧化物半導體層213b的區域成為第四氧化物半導體區213d。
接著，傳送可見光之導電膜形成於閘極絕緣膜102及第四氧化物半導體區113d及213d之上。
透光導電膜沈積係經由噴濺法、真空蒸發法(例如電子束蒸發法)、電弧放電離子鍍法或噴霧法。有關導電層之材料，例如可使用下列任一金屬氧化物做為傳送可見光之導電材料：In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、Sn-Al-Zn-O基金屬氧化物、In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、In-O基金屬氧化物、Sn-O基金屬氧化物及Zn-O基金屬氧化物。厚度設定介於50 nm至300 nm(含)之範圍。當使用噴濺法時，較佳的是使用包含重量比百分之2至10之SiO2及抑制透光導電膜中所包含結晶之SiOx(x>0)的目標實施沈積，以避免後續步驟中熱處理時之結晶。
接著，於傳送可見光之導電膜上形成金屬導電膜。金屬導電膜之範例包括：選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)及鎢(W)之元素；包含任一該些元素做為主要成份之合金；包含任一該些元素組合之合金等。鈦層、鋁層及鈦層依序堆疊之三層結構，或鉬層、鋁層及鉬層依序堆疊之三層結構較佳。不用說，金屬導電膜可為單一層、雙層或堆疊結構，其中四或更多層為堆疊。
接著，實施第四光刻步驟以形成抗蝕罩134，經由選擇地蝕刻移除傳送可見光之導電膜及金屬導電膜不必要的部分，並形成傳送可見光之導電膜與金屬導電膜堆疊之電極層(詳圖3A)。
請注意，在蝕刻中，第一通道保護層116及第二通道保護層216分別做為第三氧化物半導體層113c及213c的蝕刻限位器；因此，第三氧化物半導體層113c及213c未被蝕刻。
由於第一通道保護層116係形成於第三氧化物半導體層113c之通道形成區之上，及第二通道保護層216係形成於第三氧化物半導體層213c之通道形成區之上，所以可保護第三氧化物半導體層113c及213c之通道形成區在各步驟中免於損傷(例如當實施蝕刻時之電漿或蝕刻劑，或氧化時，造成厚度減少)。因此，可改善薄膜電晶體141及142之可靠性。
亦可經由噴墨法形成抗蝕罩。若經由噴墨法形成抗蝕罩，便可降低製造成本，因為光罩是不必要的。
接著，在抗蝕罩134移除之後，便實施第五光刻步驟以形成抗蝕罩135，而覆蓋薄膜電晶體141及包括源極及汲極電極(表示為115a及115b)之佈線層。接著，經由使用抗蝕罩135，及經由蝕刻移除不必要的導電層(表示為215a及215b)，產生具有透光屬性之源極及汲極電極(表示為214a及214b)。在此步驟，薄膜電晶體141及142形成(詳圖3B)。
請注意，當形成驅動電路時，可改善可靠性，因為於與汲極電極層或源極電極層重疊之氧化物半導體層的區域中形成高阻抗汲極區之第四氧化物半導體區。具體地，傳導性從汲極電極層至第四氧化物半導體區及通道形成區可逐漸改變。若為供應高電源電位VDD，而以連接佈線之汲極電極層實施作業，當高電場施予閘極電極層及汲極電極層之間時，因為高阻抗汲極區之第四氧化物半導體區做為緩衝器，所以本地便無高電場作用；因而，可改善電晶體的耐受電壓。與汲極電極層重疊之氧化物半導體層中高阻抗汲極區之第四氧化物半導體區，可於驅動電路形成時使通道形成區中洩漏電流減少。
具體地，在薄膜電晶體141中，使用佈線阻抗低之金屬導電膜所形成之導電層115b為汲極電極，電性連接至第三氧化物半導體層113c，其為經由具有透光屬性之導電層114b的通道形成區，及至高阻抗汲極區之第四氧化物半導體區113d。具有透光屬性之導電層114b亦可稱為低阻抗汲極區(亦稱為LRN區)。在薄膜電晶體142中，具有透光屬性之導電膜、高阻抗汲極區之第四氧化物半導體區213d及通道形成區之第三氧化物半導體層213c，彼此相連。
接著，移除抗蝕罩135，並於第一通道保護層116及第二通道保護層216上形成第一保護絕緣膜107。在第一保護絕緣膜107中，濕氣、氫離子及OH-的量降低，且第一保護絕緣膜107阻止該些元素從外部進入。第一保護絕緣膜107係使用絕緣無機材料形成。具體地，其可使用矽氧化物膜、氮氧化矽膜、氮化矽氧化物膜、氮化矽膜、鋁氧化物膜、氮化鋁膜等中任一項之單一層或堆疊層而予形成。
此處，首先使用氮化矽膜形成與閘極絕緣膜102接觸之第一保護絕緣膜107a。經由使用用於閘極絕緣膜102及第一保護絕緣膜107a之氮化矽膜，相同無機絕緣膜可圍繞薄膜電晶體141及142，並彼此接觸，使得薄膜電晶體密封地更緊實。第一保護絕緣膜107可為堆疊層，其中成份與氮化矽膜不同之保護絕緣膜，例如矽氮氧化物膜，堆疊在氮化矽膜上。
第一保護絕緣膜107可具有另一種結構；例如，氮化矽膜可堆疊於經由噴濺法形成300-nm厚之矽氧化物膜之上。形成之基底溫度可為室溫至300℃(含)。在本實施例中，其為100℃。經由噴濺法形成矽氧化物膜可於稀有氣體(典型為氬)、氧氣、或包含稀有氣體(典型為氬)及氧之混合氣體環境中實施。此外，矽氧化物目標或矽目標可用做目標。例如，矽氧化物膜可使用矽目標經由噴濺法於包含氧之大氣中予以形成。
接著，於第一保護絕緣膜107上形成第二保護絕緣膜108，以覆蓋薄膜電晶體141及142。
第二保護絕緣膜108覆蓋第一通道保護層116、第二通道保護層216及第一保護絕緣膜107插入其間之源極及汲極電極(表示為115a、115b、214a及214b)。
可使用具0.5μm至3μm厚度之光敏或非光敏有機材料形成第二保護絕緣膜108。可用於第二保護絕緣膜108之光敏或非光敏有機材料的範例包括聚酰亞胺、丙烯酸、聚酰胺、聚酰亞胺酰胺、抗蝕劑、苯並環丁烯，或該些材料堆疊之堆疊層。除了該等有機材料外，亦可使用低介電常數材料(低k材料)、矽氧烷基樹脂、磷矽酸玻璃(PSG)、摻雜硼磷的矽玻璃(BPSG)等。請注意，可經由堆疊複數項使用該些材料形成之絕緣膜而形成第二保護絕緣膜108。
請注意，矽氧烷基樹脂係指包括使用矽氧烷基材料做為啟動材料所形成之Si-O-Si鍵的樹脂。矽氧烷基樹脂可包括有機基(例如烷基或芳基)或氟基之取代基。此外，有機基可包括包括氟基。
形成第二保護絕緣膜108之方法不限於特別方法，可依據材料而使用下列方法或裝置：噴濺法、SOG法、旋塗、噴塗或液低釋放法(例如噴墨法、網印或膠印)；刮膠刀、擠膠滾筒、簾式塗料器、刮刀塗布機等。
在本實施例中，光敏聚酰亞胺經由塗布法而沈積做為第二保護絕緣膜108。在聚酰亞胺塗布於整個表面之後，實施曝光、顯影及烘烤以形成第二保護絕緣膜108，其係由具有1.5 μm厚度及平坦表面之聚酰亞胺形成。
第二保護絕緣膜108可減少由薄膜電晶體141及142之結構造成的不平坦，使得上表面平坦。材料不限於樹脂，只要可經由方法予以沈積而使上表面平坦(例如旋塗法或回流法)的任何其他材料亦可使用。
接著，實施蝕刻以於第一保護絕緣膜107中形成開口，造成抵達薄膜電晶體142之汲極電極214b的接觸孔125。
若背閘電極129連接至薄膜電晶體141中第一底閘電極111，在成為背閘電極129之導電膜形成之前，便於第二保護絕緣膜108、第一保護絕緣膜107及閘極絕緣膜102中之預定部(未描繪)形成開口。
接著，於第二保護絕緣膜108上形成傳送可見光之導電膜。傳送可見光之導電膜可為與用於第一底閘電極111及第二底閘電極211之導電膜相同。此外，經由使用與用於背閘電極129及像素電極128之材料相同，程序便可簡單。
接著，實施第六光刻步驟以於導電膜上形成抗蝕罩，經由蝕刻移除不必要的部分，並形成包括背閘電極129及像素電極128之佈線層。當包括背閘電極129及像素電極128之佈線層經由選擇地蝕刻而具有預定頂部表面形狀時，第二保護絕緣膜108便做為蝕刻限位器。
請注意，可形成背閘電極129以覆蓋源極及汲極電極之間與重疊第三氧化物半導體層113c之第一通道保護層116相重疊之區域。所形成之背閘電極129愈窄，寄生電容就變得更小。
像素電極128經由接觸孔125連接至薄膜電晶體142之汲極電極214b(詳圖3C)。
此外，薄膜電晶體141及142可於氮氣或大氣環境(空氣中)歷經熱處理。熱處理較佳地係以低於或等於350℃之溫度實施，並可於做為第一保護絕緣膜107之絕緣膜形成之後的任何時間實施。例如，熱處理可在350℃於氮氣中實施達1小時。熱處理可減少薄膜電晶體141及142之電氣特性的改變。
經由上述程序，可形成圖1A中所描繪之薄膜電晶體141及142。
在圖2A及2B中，在做為通道保護層之絕緣膜形成之前，可於暴露的第二氧化物半導體層113b及213b上實施氧基處理。經由氧基處理，暴露的表面及氧化物半導體層之暴露的表面附近可修改為氧氣過剩區。經由利用包含氧之氣體的電漿產生裝置，或經由臭氧產生裝置，可產生氧基。經由輻照具所產生之氧基或氧的薄膜，可修改第二氧化物半導體層113b及213b之表面(背通道部中表面)。處理並不限於氧基處理，而是可為使用氬及氧基之處理。氬及氧基處理修改使用經由導入氬氣及氧氣而產生之電漿的薄膜表面。
圖7描繪薄膜電晶體210及220，其中使用矽氧化物膜形成於氮化矽膜上之雙層堆疊膜而形成閘極絕緣膜102。若接觸氧化物半導體層之閘極絕緣膜102b為矽氧化物膜，當使用矽氧化物膜形成通道保護層時，便蝕刻閘極絕緣膜102b；結果，未與島型氧化物半導體層重疊之區域中閘極絕緣膜102b的厚度，便小於與島型氧化物半導體層重疊之區域中閘極絕緣膜102b的厚度。
在薄膜電晶體210及220中，經由使用相同無機絕緣材料形成彼此接觸之閘極絕緣膜102及第一保護絕緣膜107。由於相同無機絕緣膜圍繞薄膜電晶體210及220且彼此接觸之結構，薄膜電晶體密封地更緊實。若相同無機絕緣膜彼此接觸，便可使用上述無機絕緣膜；尤其，因可有效阻止雜質，所以氮化矽膜較佳。
亦可經由噴墨法形成用於形成像素電極128之抗蝕罩。若抗蝕罩係經由噴墨法而形成，便可降低製造成本，因為光罩是不必要的。
經由上述步驟，使用了七個光罩，薄膜電晶體141及142或薄膜電晶體210及220分別形成於相同基底上。
經由提供與第三氧化物半導體層113c之通道形成區重疊的背閘電極129，便可減少用於檢驗薄膜電晶體可靠性之偏壓溫度應力試驗(以下稱為BT試驗)前後，薄膜電晶體141之閾值電壓的改變量。背閘電極129之電位可與底閘電極111之電位相同或不同。此外，背閘電極129之電位可為接地(GND)、0 V，或背閘電極129可處於浮動狀態。
本實施例之薄膜電晶體中所包括之半導體層中的通道形成區為高阻抗區；因此，薄膜電晶體之電氣特性是穩定的，並可避免關閉電流等之增加。因而，可提供包括具有有利電氣特性之高度可靠薄膜電晶體之半導體裝置。
此外，在薄膜電晶體141及142和薄膜電晶體210及220中，由於第四氧化物半導體區分別形成於與源極及汲極電極接觸的源極及汲極區中，接觸阻抗被抑制而可達成高開啟電流。
本實施例可與本說明書中描述的任何其他實施例相組合。
(實施例2)
在本實施例中，所描述為不同於實施例1之本發明之一實施例的薄膜電晶體及其製造方法。
圖4A描繪薄膜電晶體143及薄膜電晶體144之截面圖，各為本發明之一實施例。薄膜電晶體143及144係形成於相同基底100上，二者均為底閘型薄膜電晶體。薄膜電晶體143係提供用於驅動電路，及薄膜電晶體144係提供用於像素。
圖4C1為提供用於驅動電路之一條龍式通道薄膜電晶體143的平面圖，且沿圖4C1中線C1-C2之截面圖係於圖4A中描繪。沿圖4C1中線C3-C4之截面圖係於圖4B中描繪。
圖4C2為提供用於像素之一條龍式通道薄膜電晶體144的平面圖，且沿圖4C2中線D1-D2之截面圖係於圖4A中描繪。沿圖4C2中線D3-D4之截面圖係於圖4B中描繪。
薄膜電晶體143包括第一底閘電極111、閘極絕緣膜102、第三氧化物半導體層113c、第一通道保護層116及各形成於基底100上之源極及汲極電極。請注意，源極及汲極電極之形成係使用導電層，其中第二導電層115a堆疊於第一導電層114a上；及導電層，其中第二導電層115b堆疊於第一導電層114b上。此外，形成第一保護絕緣膜107進行覆蓋並與第一通道保護層116接觸。第二保護絕緣膜108係形成於第一保護絕緣膜107之上。再者，背閘電極129係形成於第二保護絕緣膜108之上，並與第三氧化物半導體層113c重疊。此外，本實施例中描述之薄膜電晶體143為一條龍式通道之一實施例。
當像素部及驅動電路係形成於液晶顯示裝置中一基底上時，在驅動電路中，僅正極性或負極性施予薄膜電晶體的源極及汲極電極之間，用以構成邏輯閘極，諸如反相器電路、非及(NAND)電路、非或(NOR)電路，或閂鎖電路或薄膜電晶體，用以構成類比電路，諸如檢測放大器、恆定電壓產生電路或壓控振盪器(VCO)。因而，要求針對第三氧化物半導體層113c耐受電壓之源極及汲極電極之一可經設計而較其他源極及汲極電極寬。此外，與底閘電極重疊之第三氧化物半導體層113c的寬度可增加。
具有單一閘極結構之薄膜電晶體被描述為提供用於驅動電路之薄膜電晶體143；然而，亦可視需要使用具有包括複數通道形成區之多重閘極結構的薄膜電晶體。
背閘電極129係形成於第三氧化物半導體層113c之上並與其重疊。第三氧化物半導體層113c係插於底閘電極111與背閘電極129之間。經由電性連接背閘電極129及底閘電極111，而具有相同電位，閘極電壓可從上面及下面施予第三氧化物半導體層113c。當底閘電極111之電位與背閘電極129之電位不同時，例如，其中之一具有固定電位、接地(GND)或0 V，諸如閾值電壓之薄膜電晶體的電氣特性可予控制。請注意，在本說明書中，不論其電位，形成於第三氧化物半導體層113c之上並與其重疊之導電層，稱為背閘電極129。因而，背閘電極129亦可處於浮動狀態。
第一保護絕緣膜107及第二保護絕緣膜108係堆疊於背閘電極129與第三氧化物半導體層113c之間。
薄膜電晶體144包括第二底閘電極211、閘極絕緣膜102、第三氧化物半導體層213c、第二通道保護層216、及各形成於基底100上之源極及汲極電極(表示為214a及214b)。此外，形成第一保護絕緣膜107進行覆蓋並與第二通道保護層216接觸。第二保護絕緣膜108係形成於第一保護絕緣膜107之上。因此，本實施例中所描述之薄膜電晶體144為一條龍式通道之一實施例。請注意，像素電極128係形成於第二保護絕緣膜108之上，以與薄膜電晶體144重疊。
液晶顯示裝置中實施交流(AC)驅動，以避免液晶劣化。經由交流(AC)驅動，施予像素電極層之信號電位的極性便於定期的時間被顛倒為負或正。在連接至像素電極層之薄膜電晶體中，一對電極交替作用做為源極電極及汲極電極。在本說明書中，像素薄膜電晶體之一電極稱為源極電極，另一則稱為汲極電極；實際上在交流(AC)驅動中，一電極交替作用做為源極電極及汲極電極。為減少洩漏電流，提供用於像素之薄膜電晶體142的第二底閘電極可較提供用於驅動電路之薄膜電晶體141的第一底閘電極窄。為減少洩漏電流，提供用於像素之薄膜電晶體144的第二底閘電極，可較提供用於驅動電路之薄膜電晶體143的第一底閘電極窄。為減少洩漏電流，提供用於像素之薄膜電晶體144的底閘電極可經設計而不與源極或汲極電極重疊。
具有單一閘極結構之薄膜電晶體被描述為提供用於像素之薄膜電晶體144；然而，亦可視需要使用具有包括複數通道形成區之多重閘極結構的薄膜電晶體。
薄膜電晶體144中，所使用者為：傳送可見光之第三氧化物半導體層213c；使用傳送可見光之導電膜而形成之第二底閘電極211及源極及汲極電極(表示為214a及214b)；傳送可見光之基底100；及傳送可見光之第二通道保護層216、第一保護絕緣膜107及第二保護絕緣膜108。因而，薄膜電晶體144為所謂傳送可見光之透明電晶體。
包括通道形成區之氧化物半導體層，可使用具有半導體特性之氧化物材料予以形成。具體地，可使用實施例1中描述之氧化物半導體材料。
請注意，本實施例之每一薄膜電晶體包括通道形成區中之第三氧化物半導體層(表示為113c或213c)。
圖5A至5C及圖6A至6C描繪製造薄膜電晶體143及144之截面圖。請注意，於具有絕緣表面之基底100上形成第一底閘電極111及第二底閘電極211、閘極絕緣膜102覆蓋第一底閘電極111及第二底閘電極211、及氧化物半導體膜覆蓋閘極絕緣膜102等步驟與實施例1中相同；因而，此處省略詳細描述，且相同編號用於圖2A中描繪的相同零件。
如同實施例1，第一氧化物半導體膜形成於閘極絕緣膜102之上。
接著，實施第二光刻步驟以於第一氧化物半導體膜上形成抗蝕罩，且第一氧化物半導體膜被蝕刻以形成島型氧化物半導體層113a及213a。請注意，此處蝕刻不限於濕式蝕刻，亦可為乾式蝕刻(詳圖5A)。
接著，如同實施例1，於第一氧化物半導體層113a及213a上實施第一熱處理。氧化物半導體層113a及213a之阻抗經由於惰性氣體或降壓大氣中熱處理及緩慢冷卻而降低。第一氧化物半導體層113a及213a可分別為低阻抗第二氧化物半導體層113b及213b(詳圖5B)。
接著，如同實施例1，形成做為通道保護層之絕緣膜，並與第二氧化物半導體層113b及213b接觸。
在本實施例中，經由噴濺法形成300-nm厚之矽氧化物膜，做為氧化物絕緣膜。
接著，實施第三光刻步驟，以於將做為通道保護層之絕緣膜上形成抗蝕罩。之後，經由蝕刻移除不必要的部分，並形成第一通道保護層116及第二通道保護層216。
在本實施例中，在200℃至400℃(含)，較佳地為200℃至300℃(含)，於氧氣、N2O氣體或超乾燥空氣(具有-40℃或更低之露點，較佳地為-60℃或更低)中實施第二熱處理。例如，在250℃於氧氣中實施第二熱處理達1小時。
整個第二氧化物半導體層113b及213b之阻抗變高(詳圖5C)。
接著，如同實施例1，傳送可見光之導電膜形成於閘極絕緣膜102及第三氧化物半導體層113c及213c之上。在此之上形成金屬導電膜。
接著，實施第四光刻步驟，以於導電膜上形成抗蝕罩134，經由蝕刻移除傳送可見光之導電膜及導電膜不必要的部分，並形成包括源極及汲極電極(表示為114a、114b、115a、115b、214a、214b、215a及215b)之導電膜(詳圖6A)。
請注意，在蝕刻中，第一通道保護層116及第二通道保護層216分別做為第三氧化物半導體層113c及213c的蝕刻限位器；因此，第三氧化物半導體層113c及213c未被蝕刻。
由於第一通道保護層116係形成於第三氧化物半導體層113c之通道形成區之上，及第二通道保護層216係形成於第三氧化物半導體層213c之通道形成區之上，所以可保護第三氧化物半導體層113c及213c之通道形成區在各步驟中免於損傷(例如當實施蝕刻時之電漿或蝕刻劑，或氧化時，造成厚度減少)。因此，可改善薄膜電晶體143及144之可靠性。
接著，在抗蝕罩134移除之後，便實施第五光刻步驟以形成抗蝕罩135，而覆蓋薄膜電晶體141及包括源極及汲極電極(表示為115a及115b)之佈線層。接著，經由使用抗蝕罩135，及經由蝕刻移除不必要的導電層(表示為215a及215b)，產生具有透光屬性之源極及汲極電極(表示為214a及214b)。
接著，移除抗蝕罩135。在此步驟，薄膜電晶體143及144形成(詳圖6B)。
之後，如同實施例1，於第一通道保護層116及第二通道保護層216上形成第一保護絕緣膜107。第一保護絕緣膜107係使用絕緣無機材料做為單一層或堆疊層而予形成。
第一保護絕緣膜107可具有另一種結構；例如，氮化矽膜可堆疊於經由噴濺法形成300-nm厚之矽氧化物膜之上。
接著，如同實施例1，於第一保護絕緣膜107上形成第二保護絕緣膜108，以覆蓋薄膜電晶體143及144。
第二保護絕緣膜108覆蓋第一通道保護層116、第二通道保護層216及第一保護絕緣膜107插入其間之源極及汲極電極(表示為115a、115b、214a及214b)。
接著，實施蝕刻以於第一保護絕緣膜107中形成開口，造成抵達薄膜電晶體144之汲極電極214b的接觸孔125。
若背閘電極129連接至薄膜電晶體143中第一底閘電極111，在成為背閘電極129之導電膜形成之前，便於第二保護絕緣膜108、第一保護絕緣膜107及閘極絕緣膜102中之預定部(未描繪)形成開口。
接著，如同實施例1，於第二保護絕緣膜108上形成傳送可見光之導電膜，經由蝕刻移除不必要的部分，並形成包括背閘電極129及像素電極128之佈線層。
請注意，可形成背閘電極129以覆蓋源極及汲極電極之間與接觸第三氧化物半導體層113c之第一通道保護層116相重疊之區域。所形成之背閘電極129愈窄，寄生電容就變得更小。
像素電極128經由接觸孔125連接至薄膜電晶體144之汲極電極214b(詳圖6C)。
此外，薄膜電晶體143及144可於氮氣或大氣環境(空氣中)歷經熱處理。熱處理較佳地係以低於或等於350℃之溫度實施，並可於做為第一保護絕緣膜107之絕緣膜形成之後的任何時間實施。例如，熱處理可在350℃於氮氣中實施達1小時。熱處理可減少薄膜電晶體143及144之電氣特性的改變。
經由上述程序，可形成圖1A中所描繪之薄膜電晶體143及144。
在圖5A及5B中，如同實施例1，在做為通道保護層之絕緣膜形成之前，可於暴露的第二氧化物半導體層113b及213b上實施氧基處理。
圖8描繪薄膜電晶體145及146，其中使用矽氧化物膜及氮化矽膜之堆疊而形成閘極絕緣膜102。當使用矽氧化物膜形成通道保護層116及216時，便蝕刻閘極絕緣膜102中矽氧化物膜；結果，未與島型氧化物半導體層重疊之區域的厚度，便小於與島型氧化物半導體層重疊之矽氧化物膜的厚度。
可經由噴墨法形成用於形成像素電極128之抗蝕罩。若抗蝕罩係經由噴墨法而形成，便可降低製造成本，因為光罩是不必要的。
經由上述步驟，使用了七個光罩，薄膜電晶體143及144或薄膜電晶體145及146分別形成於相同基底上。
經由提供與第三氧化物半導體層113c之通道形成區重疊的背閘電極129，便可減少用於檢驗薄膜電晶體可靠性之偏壓溫度應力試驗(以下稱為BT試驗)前後，薄膜電晶體143之閾值電壓的改變量。背閘電極129之電位可與底閘電極111之電位相同或不同。此外，背閘電極129之電位可為接地(GND)、0 V，或背閘電極129可處於浮動狀態。
本實施例之薄膜電晶體中所包括之半導體層中的通道形成區為高阻抗區；因此，薄膜電晶體之電氣特性是穩定的，並可避免關閉電流等之增加。因而，可提供包括具有有利電氣特性之高度可靠薄膜電晶體之半導體裝置。
本實施例可與本說明書中描述的任何其他實施例相組合。
(實施例3)
本實施例將顯示以實施例1中描述之主動式矩陣基底製造主動式矩陣液晶顯示裝置之範例。
圖9A描繪主動式矩陣基底截面結構之範例。
實施例1中顯示一基底上驅動電路中薄膜電晶體及像素部中薄膜電晶體；在本實施例中，除了該些薄膜電晶體外，顯示儲存電容器之端子部、閘極佈線(亦稱為閘極佈線層)及源極佈線(亦稱為源極佈線層)進行描述。電容器之端子部、閘極佈線及源極佈線可以實施例1中相同製造步驟予以形成，並可不增加光罩數量及不增加步驟數量而予製造。再者，在做為像素部中顯示區之部分，所有閘極佈線、源極佈線及電容器佈線層均由透光導電膜形成，造成高孔徑比。再者，金屬佈線可用於非顯示區部分之源極佈線層，以降低佈線阻抗。
圖9A中，薄膜電晶體210為提供用於驅動電路之一條龍式通道薄膜電晶體。電性連接至像素電極層227之薄膜電晶體220為提供用於像素部之一條龍式通道薄膜電晶體。
在本實施例中，形成於基底200上之薄膜電晶體220具有與實施例1中薄膜電晶體220相同結構。請注意，第一保護絕緣層203可為單一層或堆疊層。
於薄膜電晶體220之閘極電極層的相同步驟由相同透光材料形成之電容器佈線層230，與電容器電極231重疊，且第一閘極絕緣層202a及第二閘極絕緣層202b做為電介質置於其間；因此，形成儲存電容器。電容器電極231係於薄膜電晶體220之源極電極層或汲極電極層的相同步驟由相同透光材料形成。由於儲存電容器及薄膜電晶體220具有透光屬性，可增加孔徑比。
在增加孔徑比方面，儲存電容器之透光是重要的。特別是針對10吋或更小之小型液晶顯示面板而言，當降低像素尺寸以便經由例如增加閘極佈線之數量而體現顯示影像的較高解析度時，亦可達成高孔徑比。再者，經由使用透光膜做為薄膜電晶體220及儲存電容器中組件，可體現寬視角，使得當一像素劃分為複數子像素時，亦可達成高孔徑比。即，甚至當配置一組高密度薄膜電晶體時亦可維持高孔徑比，且顯示區可具有充分區域。例如，當一像素包括二至四個子像素及儲存電容器時，儲存電容器具有透光及薄膜電晶體，使得可增加孔徑比。
請注意，儲存電容器係提供於像素電極層227之下，且電容器電極231電性連接至像素電極層227。
本實施例顯示範例，其中儲存電容器係由電容器電極231及電容器佈線層230構成；然而，對於儲存電容器之結構並無特別限制。例如，儲存電容器可以一種方式形成，即未提供電容器佈線層，像素電極層與鄰近像素中閘極佈線重疊，具平面化絕緣層、保護絕緣層、第一閘極絕緣層及置於其間之第二閘極絕緣層。
依據像素密度提供複數閘極佈線、源極佈線及電容器佈線層。在端子部，配置複數個與閘極佈線相同電位之第一終端電極、複數個與源極佈線相同電位之第二終端電極、複數個與電容器佈線層相同電位之第三終端電極等。對於每一端子電極之數量並無特別限制，並可由業者視需要決定端子之數量。
在端子部，具有與閘極佈線相同電位之第一終端電極可由與像素電極層227相同透光材料予以形成。第一終端電極經由抵達閘極佈線之接觸孔電性連接至閘極佈線。抵達閘極佈線之接觸孔利用用於形成接觸孔以電性連接薄膜電晶體220及像素電極層227之汲極電極層的光罩，選擇地蝕刻第二保護絕緣層204、第一保護絕緣層203、第二閘極絕緣層202b及第一閘極絕緣層202a，而予形成。
提供用於驅動電路之薄膜電晶體210的閘極電極層，可電性連接至提供於氧化物半導體層之上的導電層217。在此狀況下，接觸孔利用用於形成接觸孔以電性連接薄膜電晶體220及像素電極層227之汲極電極層的光罩，選擇地蝕刻第二保護絕緣層204、第一保護絕緣層203、第二閘極絕緣層202b及第一閘極絕緣層202a，而予形成。提供用於驅動電路之薄膜電晶體210的導電層217及閘極電極層，經由接觸孔而電性連接。
具有與驅動電路中源極佈線234相同電位之第二終端電極235，可由與像素電極層227相同透光材料形成。第二終端電極235經由抵達源極佈線234之接觸孔而電性連接至源極佈線234。源極佈線為金屬佈線，係由與薄膜電晶體210之源極電極層相同步驟中相同材料形成，並具有與薄膜電晶體210之源極電極層相同電位。
第三終端電極具有與電容器佈線層230相同電位，可由與像素電極層227相同透光材料形成。再者，抵達電容器佈線層230之接觸孔可使用用於形成接觸孔224而電性連接電容器電極231至像素電極層227之相同光罩，於相同步驟中形成。
在製造主動式矩陣液晶顯示裝置的例子中，液晶層係提供置於主動式矩陣基底與提供具有相對電極(亦稱為相對電極層)之相對基底之間，且主動式矩陣基底與相對基底係彼此固定。電性連接至相對基底上相對電極之共同電極係提供於主動式矩陣基底之上，及電性連接至共同電極之第四終端電極係提供於端子部中。第四終端電極用於將共同電極設定為固定電位，諸如接地(GND)或0 V。第四終端電極可由與像素電極層227相同透光材料形成。
對於薄膜電晶體220之源極電極層及薄膜電晶體210之源極電極層彼此電性連接之結構並無特別限制；例如，用於連接薄膜電晶體220之源極電極層及薄膜電晶體210之源極電極層的連接電極，可以與像素電極層227相同步驟形成。再者，在非顯示區的部分，薄膜電晶體220之源極電極層及薄膜電晶體210之源極電極層可彼此接觸而彼此重疊。
請注意，圖9A描繪驅動電路中閘極佈線層232之截面結構。由於本實施例顯示10吋或更小之小型液晶顯示面板的範例，驅動電路中閘極佈線層232係由與薄膜電晶體220之閘極電極層相同透光材料形成。
當相同材料用於閘極電極層、源極電極層、汲極電極層、像素電極層、另一電極層及另一佈線層時，可使用共同噴濺目標及共同製造裝置，因而可降低材料成本及用於蝕刻之蝕刻劑(或蝕刻氣體)成本。結果可降低製造成本。
當光敏樹脂材料用於圖9A中結構之第二保護絕緣層204時，可省略形成抗蝕罩之步驟。
圖9B描繪截面結構，其中部分與圖9A中結構不同。除了未提供第二保護絕緣層204外，圖9B與圖9A相同；因而，相同零件係以相同編號表示，且相同零件的詳細描述並未重複。在圖9B中，像素電極層227、導電層217及第二終端電極235形成於第一保護絕緣層203之上並與其接觸。
基於圖9B中結構，可省略形成第二保護絕緣層204之步驟。
本實施例可自由地與任何其他實施例組合。
(實施例4)
本實施例將顯示一範例，其中部分閘極佈線係由金屬佈線製造，使得佈線阻抗降低，因為若液晶顯示面板之尺寸超過10吋並達到60吋或120吋，透光佈線之阻抗可能成為問題。
請注意，在圖10A中，圖9A中相同零件係以相同編號表示，且相同零件的詳細描述並未重複。
圖10A描繪一範例，其中驅動電路中部分閘極佈線係由金屬佈線製造，並形成而接觸與薄膜電晶體210之閘極電極層相同的透光佈線。請注意，由於形成金屬佈線，所以光罩數量較實施例3中為大。
首先，於基底200上形成可承受脫水或脫氫之第一熱處理的耐熱導電材料膜(具有100 nm至500 nm(含)厚度)。
在本實施例中，形成370-nm厚鎢膜及50-nm厚氮化鉭膜。雖然此處氮化鉭膜及鎢膜之堆疊係用做導電膜，但並無特別限制，且導電膜之形成可由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)及銅(Cu)之元素；包含任何該些元素做為其組件之合金；包含任何該些元素之組合的合金；或包含任何該些元素做為其組件之氮化物。耐熱導電材料膜並未侷限於包含上述元素之單一層，二或更多層之堆疊亦可。
在第一光刻步驟中，形成金屬佈線，使得形成第一金屬佈線層236及第二金屬佈線層237。誘導耦合電漿(1CP)蝕刻法較佳地用於蝕刻鎢膜及氮化鉭膜。該些膜可以ICP蝕刻法適當地調整蝕刻狀況(例如施予螺旋電極之電量、施予基底側電極之電量及基底側電極之溫度)，而蝕刻成為錐形。第一金屬佈線層236及第二金屬佈線層237為錐形；因此，可減少形成之透光導電膜上之缺點。
接著，在透光導電膜形成之後，於第二光刻步驟中形成閘極佈線層238、薄膜電晶體210之閘極電極層、薄膜電晶體220之閘極電極層及電容器佈線層230。透光導電膜係使用實施例1中所描述之任何傳送可見光之導電材料予以形成。
請注意，例如，當存在閘極佈線層238接觸第一金屬佈線層236或第二金屬佈線層237之介面，依據透光導電膜之材料，便可以後續之熱處理等而形成氧化物膜，且接觸阻抗增加。因此，第二金屬佈線層237較佳地由金屬氮化物膜形成，避免第一金屬佈線層236氧化。
接著，以與實施例1中相同步驟形成閘極絕緣層、氧化物半導體層等。主動式矩陣基底係依據實施例1中後續步驟而予形成。
本實施例顯示一範例，其中在第二保護絕緣層204形成之後，便使用光罩選擇地移除端子部中平面化絕緣層。較佳的是平面化絕緣層並非位於端子部中，使得端子部可以有利方式連接至軟性印刷電路。
在圖10A中，第二終端電極235係形成於第一保護絕緣層203之上。圖10A描繪與部分第二金屬佈線層237重疊之閘極佈線層238；另一方面，閘極佈線層可覆蓋全部第一金屬佈線層236及第二金屬佈線層237。換言之，第一金屬佈線層236及第二金屬佈線層237可稱為輔助佈線，以降低閘極佈線層238之阻抗。
在端子部中，具有與閘極佈線相同電位之第一終端電極係形成於第一保護絕緣層203之上，並電性連接至第二金屬佈線層237。來自端子部之佈線發光二極體(LED)亦使用金屬佈線予以形成。
再者，為降低佈線阻抗，金屬佈線(即第一金屬佈線層236及第二金屬佈線層237)可用做未做為顯示區部分中閘極佈線層及電容器佈線層之輔助佈線。
圖10B描繪截面結構，其中部分與圖10A中結構不同。除了驅動電路中薄膜電晶體之閘極電極層的材料外，圖10B與圖10A相同；因而，相同零件係以相同編號表示，且相同零件的詳細描述並未重複。
圖10B描繪一範例，其中驅動電路中薄膜電晶體之閘極電極層係由金屬佈線製造。在驅動電路中，閘極電極層之材料不侷限於透光材料。
在圖10B中，驅動電路中薄膜電晶體240包括閘極電極層，其中第二金屬佈線層241堆疊於第一金屬佈線層242之上。請注意，第一金屬佈線層242可以與第一金屬佈線層236相同步驟中由相同材料形成。再者，第二金屬佈線層241可以與第二金屬佈線層237相同步驟中由相同材料形成。
若第一金屬佈線層242電性連接至導電層217，便可使用金屬氮化物膜做為第二金屬佈線層241，避免第一金屬佈線層242氧化。
在本實施例中，金屬佈線係用於一些佈線使得佈線阻抗降低；甚至當液晶顯示面板尺寸超過10吋及達60吋或120吋時，亦可達成顯示影像的高解析度及體現高孔徑比。
本實施例可自由地與任何其他實施例組合。
(實施例5)
在本實施例中，將參照圖11A及11B顯示儲存電容器之結構範例，其與實施例3中不同。除了儲存電容器之結構以外，圖11A與圖9A相同；因而，相同零件係以相同編號表示，且相同零件的詳細描述並未重複。圖11A描繪提供用於像素及儲存電容器之薄膜電晶體220的截面結構。
圖11A描繪一範例，其中儲存電容器係由像素電極層227及與像素電極層227重疊之電容器佈線層250構成，具有使用氧化物絕緣層形成之通道保護層216、第一保護絕緣層203及做為電介質之第二保護絕緣層204。由於電容器佈線層250係於與提供用於像素之薄膜電晶體220的源極電極層相同步驟由相同透光材料形成，所以電容器佈線層250經配置而不與薄膜電晶體220之源極佈線層重疊。
在圖11A描繪之儲存電容器中，一對電極及電介質具有透光屬性，因而儲存電容器整體上具有透光屬性。
圖11B描繪與圖11A中不同儲存電容器之結構範例。除了儲存電容器之結構以外，圖11B與圖11A相同；因而，相同零件係以相同編號表示，且相同零件的詳細描述並未重複。
圖11B描繪一範例，其中儲存電容器係由電容器佈線層230，及與電容器佈線層230重疊之氧化物半導體層251，和具有做為電介質之第一閘極絕緣層202a及第二閘極絕緣層202b的電容器電極231之堆疊構成。電容器電極231堆疊於氧化物半導體層251之上並與其接觸，及做為儲存電容器之一電極。請注意，氧化物半導體層251係於與薄膜電晶體220之源極電極或汲極電極相同步驟由相同透光材料形成。再者，由於電容器佈線層230係於與薄膜電晶體220之閘極電極相同步驟由相同透光材料形成，電容器佈線層230經配置而不與薄膜電晶體220之閘極佈線層重疊。
電容器電極231電性連接至像素電極層227。
亦於圖11B描繪之儲存電容器中，一對電極及電介質具有透光屬性，因而儲存電容器整體上具有透光屬性。
圖11A及11B描繪之每一儲存電容器具有透光屬性；因此，即使當像素尺寸減少以便例如經由增加閘極佈線數量而體現顯示影像之較高解析度時，亦可獲得充分電容及高孔徑比。
本實施例可自由地與任何其他實施例組合。
(實施例6)
在本實施例中，下列描述為一範例，其中至少若干驅動電路及置於像素部中薄膜電晶體係形成於一基底之上。
置於像素部中薄膜電晶體係依據實施例1或實施例2而予形成。由於實施例1或實施例2中描述之薄膜電晶體為n-通道薄膜電晶體，可由驅動電路中n-通道薄膜電晶體構成之若干驅動電路係形成於像素部中薄膜電晶體形成處之基底上。
圖16A描繪主動式矩陣顯示裝置之方塊圖範例。像素部5301、第一掃瞄線驅動電路5302、第二掃瞄線驅動電路5303及信號線驅動電路5304係提供於顯示裝置中基底5300之上。在像素部5301中，置放自信號線驅動電路5304延伸之複數信號線，及置放自第一掃瞄線驅動電路5302及第二掃瞄線驅動電路5303延伸之複數掃瞄線。請注意，各包括顯示元件之像素係以矩陣配置於掃瞄線及信號線彼此交叉的各區中。顯示裝置之基底5300經由諸如軟性印刷電路(FPC)之連接部，連接至時序控制電路5305(亦稱為控制器或控制IC)。
在圖16A中，第一掃瞄線驅動電路5302、第二掃瞄線驅動電路5303及信號線驅動電路5304形成於像素部5301形成處之基底5300之上。因此，外部提供之驅動電路組件等數量減少，使得成本降低。再者，若佈線係自基底5300外部提供之驅動電路延伸，連接部中連接數量可予減少，且可靠性或產量可以增加。
請注意，時序控制電路5305供應例如第一掃瞄線驅動電路啟動信號(GSP1)(啟動信號亦稱為啟動脈衝)及掃瞄線驅動電路時脈信號(GCK1)予第一掃瞄線驅動電路5302。再者，時序控制電路5305供應例如第二掃瞄線驅動電路啟動信號(GSP2)及掃瞄線驅動電路時脈信號(GCK2)予第二掃瞄線驅動電路5303。再者，時序控制電路5305供應信號線驅動電路啟動信號(SSP)、信號線驅動電路時脈信號(SCK)、視頻信號數據(DATA，亦簡單地稱為視頻信號)及閂鎖信號(LAT)予信號線驅動電路5304。每一時脈信號可為具移相之複數時脈信號，或可以經由反相時脈信號所獲得之信號(CKB)一同供應。請注意，可省略第一掃瞄線驅動電路5302或第二掃瞄線驅動電路5303。
圖16B描繪一種結構，其中具較低驅動頻率之電路(例如第一掃瞄線驅動電路5302及第二掃瞄線驅動電路5303)形成於像素部5301形成處之基底5300之上，及信號線驅動電路5304形成於不同於像素部5301形成處之基底5300的基底之上。基此結構，形成於基底5300上之驅動電路可由場效流動性較包括單晶半導體之電晶體低的薄膜電晶體構成。因此，顯示裝置尺寸增加、步驟數量減少、成本降低、產量改善等，均可達成。
實施例1或實施例2中薄膜電晶體為n-通道薄膜電晶體。圖17A及17B描繪n-通道薄膜電晶體構成之信號線驅動電路結構及作業範例。
信號線驅動電路包括移位暫存器5601及開關電路5602。開關電路5602包括複數開關電路5602_1至5602_N(N為自然數)。開關電路5602_1至5602_N各包括複數薄膜電晶體5603_1至5603_k(k為自然數)。下列描述範例，其中薄膜電晶體5603_1至5603_k為n-通道薄膜電晶體。
信號線驅動電路中連接關係係使用開關電路5602_1做為範例予以描述。薄膜電晶體5603_1至5603_k之第一端子分別連接至佈線5604_1至5604_k。薄膜電晶體5603_1至5603_k之第二端子分別連接至信號線S1至Sk。薄膜電晶體5603_1至5603_k之閘極連接至佈線5605_1。
移位暫存器5601具有經由連續輸出H-位準信號(亦稱為H信號或高電源電位位準信號)予佈線5605_1至5605_N而連續選擇開關電路5602_1至5602_N之功能。
開關電路5602_1具有控制佈線5604_1至5604_k及信號線S1至Sk之間傳導狀態(第一端子及第二端子之間電連續性)之功能。即，控制佈線5604_1至5604_k哪一電位將供應予信號線S1至Sk之功能。以此方式，開關電路5602_1做為選擇器。再者，薄膜電晶體5603_1至5603_k具有分別控制佈線5604_1至5604_k之間及信號線S1至Sk之間傳導狀態之功能。即，分別供應佈線5604_1至5604_k之電位予信號線S1至Sk之功能。以此方式，每一薄膜電晶體5603_1至5603_k做為開關。
視頻信號數據(DATA)被輸入至每一佈線5604_1至5604_k。視頻信號數據(DATA)通常為相應於影像信號或影像數據之類比信號。
接著，參照圖17B中時序圖描述圖17A中信號線驅動電路之作業。圖17B描繪信號Sout_1至Sout_N及信號Vdata_1至Vdata_k之範例。信號Sout_1至Sout_N為移位暫存器5601之輸出信號範例。信號Vdata_1至Vdata_k為信號輸入至佈線5604_1至5604_k之範例。請注意，信號線驅動電路之作業週期相應於顯示裝置中一閘極選擇週期。例如，一閘極選擇週期劃分為週期T1至TN。每一週期T1至TN為將視頻信號數據(DATA)寫入選擇列中像素之週期。
在週期T1至TN中，移位暫存器5601連續輸出H_位準信號予佈線5605_1至5605_N。例如，在週期T1中，移位暫存器5601輸出H-位準信號予佈線5605_1。接著，薄膜電晶體5603_1至5603_k被開啟，使得佈線5604_1至5604_k及信號線S1至Sk開始傳導。此時，Data(S1)至Data(Sk)分別輸入至佈線5604_1至5604_k。Data(S1)至Data(Sk)分別經由薄膜電晶體5603_1至5603_k寫入選擇列中第一至第k行中像素。以此方式，在週期T1至TN中，k行視頻信號數據(DATA)被連續寫入選擇列中像素。
如上述，複數行視頻信號數據(DATA)被寫入像素，藉此可減少視頻信號數據(DATA)數量或佈線數量。因此，可減少與外部電路連接數量。再者，當複數行視頻信號被寫入像素時，寫入時間可予延伸。因此，可避免視頻信號的不充分寫入。
請注意，實施例1或實施例2中描述任何由薄膜電晶體構成之電路，可用於移位暫存器5601及開關電路5602。在此狀況下，移位暫存器5601可僅由n-通道電晶體或僅由p-通道電晶體構成。
參照圖18A至18C及圖19A及19B，描述用於部分掃瞄線驅動電路及/或信號線驅動電路之移位暫存器之一實施例。
掃瞄線驅動電路包括移位暫存器。此外，掃瞄線驅動電路在一些例子中可包括位準移位器、緩衝器等。在掃瞄線驅動電路中，時脈信號(CK)及啟動脈衝信號(SP)被輸入至移位暫存器，使得選擇信號產生。所產生之選擇信號經緩衝器緩衝及放大，所產生之信號被供應予相應掃瞄線。一線之像素中電晶體之閘極電極被連接至掃瞄線。由於一線之像素中電晶體必須同時啟動，使用可供應大電流之緩衝器。
移位暫存器包括第一脈衝輸出電路10_1至第N輸出電路10_N(N為大於或等於3之自然數)(詳圖18A)。在圖18A中描繪之移位暫存器中，第一時脈信號CK1、第二時脈信號CK2、第三時脈信號CK3及第四時脈信號CK4係分別自第一佈線11、第二佈線12、第三佈線13及第四佈線14供應予第一脈衝輸出電路10_1至第N脈衝輸出電路10_N。啟動脈衝SP1(第一啟動脈衝)從第五佈線15輸入予第一脈衝輸出電路10_1。對第二或後續級之第n脈衝輸出電路10_n(n為大於或等於2及小於或等於N之自然數)而言，來自前一級之脈衝輸出電路的信號(該信號稱為前一級信號OUT(n-1))(n為大於或等於2之自然數)被輸入。對第一脈衝輸出電路10_1而言，來自下一級之後級之第三脈衝輸出電路10_3的信號被輸入。類似地，對第二或後續級之第n脈衝輸出電路10_n而言，來自下一級之後級之第(n+2)脈衝輸出電路10_(n+2)的信號(該信號稱為後續級信號OUT(n+2))被輸入。因而，各級脈衝輸出電路輸出將輸入至各後續級之脈衝輸出電路及/或前一級之前之級之脈衝輸出電路之第一輸出信號(OUT(1)(SR)至OUT(N)(SR))，及將輸入至另一佈線等之第二輸出信號(OUT(1)至OUT(N))。請注意，由於後續級信號OUT(n+2)並未輸入至圖18A描繪之移位暫存器的至少兩級，例如第二啟動脈衝SP2及第三啟動脈衝SP3可額外輸入至最後兩級之脈衝輸出電路。
請注意，時脈信號(CK)為於固定時間間隔在H-位準與L-位準(亦稱為L信號或低電源電位位準)之間交替的信號。此處，第一時脈信號(CK1)至第四時脈信號(CK4)連續延遲1/4週期。在本實施例中，脈衝輸出電路之驅動係以第一至第四時脈信號(CK1)至(CK4)控制。請注意，在一些例子中，時脈信號亦稱為GCK或SCK，取決於時脈信號輸入之驅動電路；在下列描述中，時脈信號表示為CK。
第一輸入端子21、第二輸入端子22及第三輸入端子23電性連接至任一第一至第四佈線11至14。例如，在圖18A之第一脈衝輸出電路10_1中，第一輸入端子21電性連接至第一佈線11，第二輸入端子22電性連接至第二佈線12，及第三輸入端子23電性連接至第三佈線13。在第二脈衝輸出電路10_2中，第一輸入端子21電性連接至第二佈線12，第二輸入端子22電性連接至第三佈線13，及第三輸入端子23電性連接至第四佈線14。
每一第一脈衝輸出電路10_1至第N脈衝輸出電路10_N包括第一輸入端子21、第二輸入端子22、第三輸入端子23、第四輸入端子24、第五輸入端子25、第一輸出端子26及第二輸出端子27(詳圖18B)。在第一脈衝輸出電路10_1中，第一時脈信號CK1輸入至第一輸入端子21；第二時脈信號CK2輸入至第二輸入端子22；第三時脈信號CK3輸入至第三輸入端子23；啟動脈衝輸入至第四輸入端子24；後續級信號OUT(3)輸入至第五輸入端子25；第一輸出信號OUT(1)(SR)從第一輸出端子26輸出；及第二輸出信號OUT(1)從第二輸出端子27輸出。
在第一脈衝輸出電路10_1至第N脈衝輸出電路10_N中，除了三端子之薄膜電晶體外，可使用於上述實施例中描述具有四端子之薄膜電晶體(TFT)。請注意，在本說明書中，當薄膜電晶體具有其間含半導體層之兩閘極電極時，半導體層之下的閘極電極稱為下閘極電極，半導體層之上的閘極電極稱為上閘極電極。
當氧化物半導體用於包括薄膜電晶體中通道形成區之半導體層時，閾值電壓有時基於製造程序而在正或負方向漂移。為此原因，其中氧化物半導體用於包括通道形成區之半導體層的薄膜電晶體，較佳地具有可控制閾值電壓之結構。經由控制上閘極電極及/或下閘極電極之電位，便可將具四端子之薄膜電晶體的閾值電壓控制為所需值。
接著，將參照圖18C描述圖18B中所描繪脈衝輸出電路之特定電路組態範例。
圖18C中所描繪脈衝輸出電路包括第一電晶體31至第十三電晶體43。除了上述第一輸入端子21至第五輸入端子25、第一輸出端子26及第二輸出端子27外，信號或電源電位從供應第一高電源電位VDD之電源線51、供應第二高電源電位VCC之電源線52及供應低電源電位VSS之電源線53供應予第一電晶體31至第十三電晶體43。圖18C中電源線之電源電位的關係如下：第一電源電位VDD高於或等於第二電源電位VCC，及第二電源電位VCC高於第三電源電位VSS。請注意，第一時脈信號(CK1)至第四時脈信號(CK4)各以固定時間間隔於H-位準及L-位準之間交替；在H位準之時脈信號為VDD，及在L位準之時脈信號為VSS。經由使電源線51之電位VDD高於電源線52之電位VCC，可降低供應予電晶體之閘極電極的電位，可降低電晶體之閾值電壓漂移，及可對於電晶體作業無不利影響下抑制電晶體劣化。具四端子之薄膜電晶體較佳地用做第一電晶體31至第十三電晶體43之間第一電晶體31及第六電晶體36至第九電晶體39。第一電晶體31及第六電晶體36至第九電晶體39需操作，使得做為源極或汲極之一電極連接之節點的電位由閘極電極之控制信號切換，且由於對於輸入至閘極電極之控制信號的回應快(開啟狀態電流之上升陡峭)，故可進一步降低脈衝輸出電路之故障。因此，經由使用具四端子之薄膜電晶體，閾值電壓可予以控制，並可進一步降低脈衝輸出電路之故障。
在圖18C中，第一電晶體31之第一端子電性連接至電源線51，第一電晶體31之第二端子電性連接至第九電晶體39之第一端子，及第一電晶體31之閘極電極電性連接至第四輸入端子24。第二電晶體32之第一端子電性連接至電源線53，第二電晶體32之第二端子電性連接至第九電晶體39之第一端子，及第二電晶體32之閘極電極電性連接至第四電晶體34之閘極電極。第三電晶體33之第一端子電性連接至第一輸入端子21，及第三電晶體33之第二端子電性連接至第一輸出端子26。第四電晶體34之第一端子電性連接至電源線53，及第四電晶體34之第二端子電性連接至第一輸出端子26。第五電晶體35之第一端子電性連接至電源線53，第五電晶體35之第二端子電性連接至第二電晶體32之閘極電極及第四電晶體34之閘極電極，及第五電晶體35之閘極電極電性連接至第四輸入端子24。第六電晶體36之第一端子電性連接至電源線52，第六電晶體36之第二端子電性連接至第二電晶體32之閘極電極及第四電晶體34之閘極電極，及第六電晶體36之閘極電極電性連接至第五輸入端子25。第七電晶體37之第一端子電性連接至電源線52，第七電晶體37之第二端子電性連接至第八電晶體38之第二端子，及第七電晶體37之閘極電極電性連接至第三輸入端子23。第八電晶體38之第一端子電性連接至第二電晶體32之閘極電極及第四電晶體34之閘極電極，及第八電晶體38之閘極電極電性連接至第二輸入端子22。第九電晶體39之第一端子電性連接至第一電晶體31之第二端子及第二電晶體32之第二端子，第九電晶體39之第二端子電性連接至第三電晶體33之閘極電極及第十電晶體40之閘極電極，及第九電晶體39之閘極電極電性連接至電源線52。第十電晶體40之第一端子電性連接至第一輸入端子21，第十電晶體40之第二端子電性連接至第二輸出端子27，及第十電晶體40之閘極電極電性連接至第九電晶體39之第二端子。第十一電晶體41之第一端子電性連接至電源線53，第十一電晶體41之 第二端子電性連接至第二輸出端子27，及第十一電晶體41之閘極電極電性連接至第二電晶體32之閘極電極及第四電晶體34之閘極電極。第十二電晶體42之第一端子電性連接至電源線53，第十二電晶體42之第二端子電性連接至第二輸出端子27，及第十二電晶體42之閘極電極電性連接至第七電晶體37之閘極電極。第十三電晶體43之第一端子電性連接至電源線53，第十三電晶體43之第二端子電性連接至第一輸出端子26，及第十三電晶體43之閘極電極電性連接至第七電晶體37之閘極電極。
在圖18C中，連接第三電晶體33之閘極電極、第十電晶體40之閘極電極及第九電晶體39之第二端子之部分稱為節點A。再者，連接第二電晶體32之閘極電極、第四電晶體34之閘極電極、第五電晶體35之第二端子、第六電晶體36之第二端子、第八電晶體38之第一端子及第十一電晶體41之閘極電極之部分稱為節點B(如圖19A所示)。
圖19A描繪若圖18C中描繪之脈衝輸出電路應用至第一脈衝輸出電路10_1，信號便輸入至或自第一輸入端子21至第五輸入端子25及第一輸出端子26及第二輸出端子27輸出。
具體地，第一時脈信號CK1輸入至第一輸入端子21；第二時脈信號CK2輸入至第二輸入端子22；第三時脈信號CK3輸入至第三輸入端子23；啟動脈衝輸入至第四輸入端子24；後續級信號OUT(3)輸入至第五輸入端子25；第一輸出信號OUT(1)(SR)自第一輸出端子26輸出；及第二輸出信號OUT(1)自第二輸出端子27輸出。
請注意，薄膜電晶體為具有閘極、汲極及源極至少三端子之元件。薄膜電晶體具有包括於與閘極重疊之區域中形成之通道區的半導體。流經汲極與源極之間並通過通道區之電流，可經由控制閘極電位而予控制。此處，由於薄膜電晶體之源極及汲極可依據結構、薄膜電晶體之作業狀況等而改變，故難以定義何者為源極或汲極。因而，做為源極或汲極之區域在一些例子中並不稱為源極或汲極。在此狀況下，例如，該區域可分別稱為第一端子及第二端子。
請注意，在圖18C及圖19A中，可額外提供經由將節點A帶入浮動狀態而用以實施啟動程式作業之電容器。再者，可額外提供具有一電極電性連接至節點B之電容器，以便保持節點B之電位。
圖19B描繪圖19A中所描繪包括複數脈衝輸出電路之移位暫存器的時序圖。請注意，當掃瞄線驅動電路包括移位暫存器時，圖19B中週期61相應於垂直回描週期，及週期62相應於閘極選擇週期。
請注意，經由提供第九電晶體39，其中第二電源電位VCC施予圖19A中所描繪之閘極，便可提供啟動程式作業前後之下列優點。
若節點A之電位經由啟動程式作業而上升，未提供其中第二電源電位VCC施予閘極電極之第九電晶體39，第一電晶體31之第二端子的源極電位便上升至高於第一電源電位VDD之值。接著，第一電晶體31之源極被切換為第一端子，即，電源線51側之端子。因此，在第一電晶體31中，因而產生高偏電壓，及連帶顯著的應力作用於閘極及源極之間，及閘極及汲極之間，可能導致電晶體劣化。相反地，若提供其中第二電源電位VCC施予閘極電極之第九電晶體39，可避免第一電晶體31之第二端子的電位增加，同時節點A之電位經由啟動程式作業而上升。即，第九電晶體39之提供可降低施予第一電晶體31之閘極及源極之間的負偏電壓位準。因此，本實施例中電路組態可降低施予第一電晶體31之閘極及源極之間的負偏電壓，使得以抑制因應力之第一電晶體31的劣化。
請注意，只要第九電晶體39之第一端子及第二端子係連接於第一電晶體31之第二端子及第三電晶體33之閘極之間，第九電晶體39可提供於任何地方。亦請注意，當本實施例中包括複數脈衝輸出電路之移位暫存器做為具有較掃瞄線驅動電路更大量級之信號線驅動電路，第九電晶體39便可省略，導致電晶體數量下降。
請注意，氧化物半導體用於第一電晶體31至第十三電晶體43之半導體層；因此，可降低薄膜電晶體之關閉狀態電流，並可增加開啟狀態電流及場效流動性，且可降低電晶體的劣化程度。結果，可降低電路故障。再者，經由應用高電位至閘極電極，使用氧化物半導體之電晶體的劣化程度便小於使用非晶矽之電晶體的劣化程度。因此，當第一電源電位VDD施予第二電源電位VCC所施予之電源線時，可獲得類似作業，置於電路之間的電源線數量可以減少，因此，電路尺寸可以減少。
請注意，當連接關係改變，使得從第三輸入端子23施予第七電晶體37之閘極電極的時脈信號，及從第二輸入端子22施予第八電晶體38之閘極電極的時脈信號，可分別由第二輸入端子22及第三輸入端子23供應時，可獲得類似功能。在圖19A中所描繪之移位暫存器中，第七電晶體37及第八電晶體38之狀態改變，使得第七電晶體37及第八電晶體38均開啟，接著第七電晶體37關閉及第八電晶體38開啟，及接著第七電晶體37及第八電晶體38均關閉。因此，由於第二輸入端子22及第三輸入端子23之電位下降，所造成節點B電位下降，而第七電晶體37之閘極電極之電位下降，及第八電晶體38之閘極電極之電位下降，則對節點B電位造成兩次影響。相反地，當圖19A中所描繪之移位暫存器中第七電晶體37及第八電晶體38之狀態於圖19B之週期中改變時，使得第七電晶體37及第八電晶體38均開啟，接著第七電晶體37開啟及第八電晶體38關閉，及接著第七電晶體37及第八電晶體38均關閉，發生一次節點B電位因第二輸入端子22及第三輸入端子23電位下降而下降，此係由於第八電晶體38之閘極電極電位下降所致。因此，較佳地使用從第三輸入端子23施予第七電晶體37之閘極電極的時脈信號，及從第二輸入端子22施予第八電晶體38之閘極電極的時脈信號，以便減少節點B電位波動，因為可降低雜訊。
以此方式，於第一輸出端子26及第二輸出端子27之電位保持在L位準期間，H-位準信號於週期中規律地施予節點B；因此，可抑制脈衝輸出電路之故障。
(實施例7)
可製造薄膜電晶體，及於像素部及驅動電路中使用薄膜電晶體並具有顯示功能之半導體裝置(亦稱為顯示裝置)。再者，可於像素部形成處之基底上形成使用薄膜電晶體之部分驅動電路或整個驅動電路，藉此可獲得面板系統。
顯示裝置包括顯示元件。顯示元件之範例包括液晶元件(亦稱為液晶顯示元件)及發光元件(亦稱為發光顯示元件)。在其種類中發光元件包括經由電流或電壓控制亮度之元件，具體地包括無機電致發光(EL)元件、有機EL元件等。再者，可使用諸如電子墨水之顯示媒體，其對比係經由電效應而改變。
此外，顯示裝置包括其中顯示元件密封之面板，及其中IC等包括安裝於面板之控制器的模組。再者，相應於一實施例之元件基底，其於顯示裝置之製造程序中顯示元件完成之前，便提供而具有用於供應電流至每一複數像素之顯示元件的裝置。具體地，元件基底可處於一狀態，其中僅形成顯示元件之像素電極(亦稱為像素電極層)；做為像素電極之導電膜形成之後及形成像素電極之導電膜蝕刻之前的狀態；或任何其他狀態。
請注意，本說明書中顯示裝置稱為影像顯示裝置，或光源(包括發光裝置)。此外，在其種類中顯示裝置包括下列模組：包括諸如軟性印刷電路(FPC)之連接器的模組；磁帶自動黏接(TAB)磁帶；或磁帶載體包(TCP)；具有TAB磁帶或TCP之模組，其經提供而於其末端具有印刷佈線板；及具有積體電路(IC)之模組，其係經由將芯片安裝於玻璃(COG)法而直接安裝於顯示元件上。
將參照圖12A1、12A2及12B描述半導體裝置之一實施例之液晶顯示面板的外觀及截面。圖12A1及12A2為面板平面圖，其中薄膜電晶體4010、薄膜電晶體4011及液晶元件4013以密封劑4005密封於第一基底4001及第二基底4006之間。圖12B為沿圖12A1及12A2中M-N之截面圖。
提供密封劑4005以便圍繞提供於第一基底4001上之像素部4002及掃描線驅動電路4004。第二基底4006係提供於像素部4002及掃瞄線驅動電路4004之上。因此，像素部4002及掃瞄線驅動電路4004經由第一基底4001、密封劑4005及第二基底4006而連同液晶層4008密封在一起。信號線驅動電路4003使用個別準備之基底上單晶半導體膜或聚晶半導體膜而予形成，其安裝於一區域，不同於第一基底4001上密封劑4005圍繞之區域。
請注意，對於分別形成之驅動電路的連接方法並無特別限制，可使用COG法、引線鏈合法、TAB法等。圖12A1描繪一範例，其中信號線驅動電路4003係經由COG法安裝。圖12A2描繪一範例，其中信號線驅動電路4003係經由TAB法安裝。
提供於第一基底4001上之像素部4002及掃瞄線驅動電路4004包括複數薄膜電晶體s。圖12B描繪包括於像素部4002中之薄膜電晶體4010，及包括於掃瞄線驅動電路4004中之薄膜電晶體4011，做為範例。保護絕緣層4020及保護絕緣層4021係於薄膜電晶體4010及薄膜電晶體4011上提供。
實施例1或實施例2中所描述包括氧化物半導體層的任何高度可靠薄膜電晶體，均可用做薄膜電晶體4010及薄膜電晶體4011。實施例1或實施例2中所描述薄膜電晶體141或薄膜電晶體143可用做用於驅動電路之薄膜電晶體4011。薄膜電晶體142或薄膜電晶體144可用做用於像素之薄膜電晶體4010。在本實施例中，薄膜電晶體4010及薄膜電晶體4011為n-通道薄膜電晶體。
背閘電極4040係提供於與用於驅動電路之薄膜電晶體4011中氧化物半導體層的通道形成區重疊之部分絕緣層4021之上。經由提供與氧化物半導體層的通道形成區重疊之背閘電極4040，可降低BT試驗前後薄膜電晶體4011之閾值電壓的改變量。背閘電極4040之電位可與薄膜電晶體4011之閘極電極層的電位相同或不同。背閘電極4040亦可做為第二閘極電極層。另一方面，背閘電極4040之電位可為接地(GND)、0 V，或背閘電極4040可處於浮動狀態。
液晶元件4013中包括之像素電極層4030電性連接至薄膜電晶體4010。液晶元件4013之相對電極層4031係形成於第二基底4006之上。像素電極層4030、相對電極層4031及液晶層4008彼此重疊之區域，相應於液晶元件4013。請注意，像素電極層4030及相對電極層4031經提供而分別具有做為校準膜之絕緣層4032及絕緣層4033，且液晶層4008插入於像素電極層4030及相對電極層4031之間，而其間具有絕緣層4032及絕緣層4033。
請注意，透光基底可用做第一基底4001及第二基底4006；可使用玻璃基底、陶瓷基底或塑料基底。塑料基底可為強化玻璃纖維塑料(FRP)板、聚氯乙烯(PVF)膜、聚脂膜或丙烯酸樹脂膜。
經由選擇蝕刻絕緣膜可獲得柱狀隔板4035，其經提供以便控制像素電極層4030及相對電極層4031之間的距離(格間距)。另一方面，可使用球形隔板。相對電極層4031電性連接至形成於薄膜電晶體4010形成處之基底上的共同電位線。經由配置於使用共同連接部的一對基底之間的導電粒子，相對電極層4031及共同電位線可彼此電性連接。請注意，導電粒子係包括於密封劑4005中。
另一方面，可使用展現不需校準膜之藍相的液晶。藍相為一種液晶相位，其發生於膽固醇相改變為各向同性相，同時膽固醇液晶之溫度增加之前；因此，藍相僅發生於窄的溫度範圍內。為改善溫度範圍，將包含5 wt%或更高之手性劑的液晶成分用於液晶層4008。包括展現藍相之液晶及手性劑的液晶成分具有1 msec或更短之短暫回應時間，並為光學各向同性；因而，不需校準處理且視角相依性小。
請注意，除了透射式液晶顯示裝置之外，本實施例亦可應用於半透射液晶顯示裝置。
在液晶顯示裝置的範例中，偏光板係提供於基底的外部表面(在觀看者側)，而著色層(濾色器)及用於顯示元件之電極層係連續提供於基底的內部表面；另一方面，偏光板可提供於基底的內部表面。偏光板及著色層的層結構並不侷限於在本實施例中，但可依據偏光板及著色層之材料或製造程序狀況而適當設定。此外，除了在顯示部中外，可提供做為黑矩陣的阻光膜。
在薄膜電晶體4011中，形成絕緣層4042做為通道保護層。絕緣層4042可使用類似於實施例1中所描述之通道保護層116及通道保護層216的材料及方法予以形成。再者，做為平面化絕緣膜之絕緣層4021覆蓋薄膜電晶體，以減少薄膜電晶體之表面不平坦。此處，經由實施例1中所描述之噴濺法形成矽氧化物膜，做為絕緣層4041及絕緣層4042之範例。
保護絕緣層4020係形成於絕緣層4041及絕緣層4042之上。保護絕緣層4020可使用類似於實施例1中所描述之保護絕緣膜107的材料及方法予以形成。此處，氮化矽膜係經由PCVD法形成做為絕緣層4020。
形成絕緣層4021做為平面化絕緣膜。絕緣層4021可使用類似於實施例1中所描述之保護絕緣膜108的材料及方法予以形成，並可使用諸如聚酰亞胺、丙烯酸、苯並環丁烯、聚酰胺或環氧樹脂之耐熱有機材料。除了該等有機材料外，亦可使用低介電常數材料(低k材料)、矽氧烷基樹脂、磷矽酸玻璃(PSG)、摻雜硼磷的矽玻璃(BPSG)等。請注意，絕緣層4021可經由堆疊由該些材料形成之複數絕緣膜予以形成。
請注意，相應於包括Si-O-Si鍵之樹脂的矽氧烷基樹脂，係使用矽氧烷基材料形成做為啟動材料。矽氧烷基樹脂可包括有機基(例如烷基或芳基)或氟基，做為取代基。再者，有機基可包括氟基。
形成絕緣層4021之方法並無特別限制，並可依據材料而使用下列方法或裝置：噴濺法、SOG法、旋塗法、浸漬法、噴塗法或液低釋放法(例如噴墨法、網印或膠印)；刮膠刀、擠膠滾筒、簾式塗料器、刮刀塗布機等。絕緣層4021之烘烤步驟亦做為半導體層之鍛燒，藉此可有效地製造半導體裝置。
像素電極層4030及相對電極層4031可由下列透光導電材料予以形成，諸如包含鎢氧化物之氧化銦、包含鎢氧化物之銦氧化鋅、包含鈦氧化物之氧化銦、包含鈦氧化物之銦氧化錫、銦氧化錫(ITO)、銦氧化鋅或添加矽氧化物之銦氧化錫。
另一方面，包含導電高分子(亦稱為導電聚合物)之導電成分可用於像素電極層4030及相對電極層4031。使用導電成分形成之像素電極較佳地具有低於或等於每平方10000歐姆之片阻抗，及於550 nm波長下大於或等於70%之透光率。此外，導電成分中所包含之導電高分子的電阻係數較佳地低於或等於0.1Ω-cm。
有關導電高分子，可使用所謂π-電子共軛導電聚合物。範例為聚苯胺及其衍生物；聚吡咯及其衍生物；聚噻吩及其衍生物；二或更多該類材料之共聚物等。
此外，各類信號及電位供應予個別形成之信號線驅動電路4003、掃瞄線驅動電路4004或來自軟性印刷電路4018之像素部4002。
使用與液晶元件4013中所包括之像素電極層4030相同導電膜形成連接終端電極4015。使用與薄膜電晶體4011之源極及汲極電極層相同導電膜形成終端電極4016。
連接終端電極4015經由各向異性導電膜4019電性連接至軟性印刷電路4018中所包括之端子。
請注意，圖12A1、12A2及12B描繪範例，其中信號線驅動電路4003係個別形成及安裝於第一基底4001上；然而，本實施例並不侷限於此結構。掃瞄線驅動電路可個別形成及安裝，或僅部分信號線驅動電路或部分掃瞄線驅動電路可個別形成及安裝。
圖21描繪液晶顯示模組之範例，其係使用依據本說明書中揭露之製造方法製造之薄膜電晶體基底2600而形成做為半導體裝置。
圖21顯示液晶顯示模組之範例，其中薄膜電晶體基底2600及相對基底2601係以密封劑2602而彼此固定，包括薄膜電晶體等之像素部2603、包括液晶層之顯示元件2604及著色層2605係提供於基底之間，以形成顯示區。著色層2605需要實施顏色顯示。在紅綠藍(RGB)系統中，相應於紅色、綠色及藍色之著色層提供用於像素。偏光板2606、偏光板2607及擴散板2613提供於薄膜電晶體基底2600及相對基底2601外部。光源包括冷陰極管2610及反射板2611。電路板2612經由軟性佈線板2609連接至薄膜電晶體基底2600之佈線電路部2608，包括外部電路，諸如控制電路或電源電路。偏光板及液晶層可以其間之延遲板進行堆疊。
對液晶顯示模組而言，可使用扭轉向列(TN)模式、平面方向切換(IPS)模式、邊緣場切換(FFS)模式、多區域垂直排列(MVA)模式、圖像垂直調整(PVA)模式、軸對稱排列微型格(ASM)模式、光學補償雙折射(OCB)模式、鐵電液晶(FLC)模式、反電液晶(AFLC)模式等。
經由上述步驟，可製造做為高度可靠半導體裝置之液晶顯示面板。
本實施例可以任何其他實施例中所描述之結構適當組合而予完成。
(實施例8)
在本實施例中，將描述電子紙之範例做為半導體裝置之一實施例。
半導體裝置可用做電子紙，其中電子墨水係由電性連接至開關元件之元件驅動。電子紙亦稱為電泳顯示裝置(電泳顯示)，其具有與一般紙相同的可讀性程度，具有較其他顯示裝置為低的電力消耗，並可製成形薄質輕。
電泳顯示可具有各式模式。電泳顯示包含分散於溶劑或溶解物的複數微膠囊，每一包含正向充電的第一粒子及負向充電的第二粒子。經由施予電場至微膠囊，微膠囊中粒子便以相對方向彼此移動，僅顯示聚集在一側之粒子顏色。請注意，第一粒子及第二粒子包含色素，無電場時不會移動。再者，第一粒子及第二粒子具有不同顏色(可為無色)。
以此方式，電泳顯示利用所謂介電泳效應，藉此具高介電常數之物質移至高電場區。電泳顯示裝置不需使用對液晶顯示裝置而言必要之偏光板。
其中上述微膠囊分散於溶劑中之溶液稱為電子墨水。電子墨水可印刷於玻璃、塑料、布料、紙等表面。再者，以濾色器或包括色素之粒子可達成顏色顯示。
當複數個上述微膠囊適當配置於主動式矩陣基底上時，使得夾於兩電極之間，主動式矩陣顯示裝置使完成，並經由應用電場至微膠囊而實施顯示。例如，可使用實施例1或2中使用薄膜電晶體之主動式矩陣基底。
請注意，微膠囊中第一粒子及第二粒子可由一對下列材料形成：導電材料、絕緣材料、半導體材料、磁性材料、液晶材料、鐵電材料、電致發光材料、電致變色材料、磁泳材料，或任一該些材料之複合材料。
圖20描繪主動式矩陣電子紙，做為半導體裝置之一範例。用做半導體裝置之薄膜電晶體581可以類似於實施例1中所描述之薄膜電晶體的方式形成，為包括氧化物半導體層之高度可靠薄膜電晶體。再者，實施例2至4中所描述之任何薄膜電晶體亦可用做本實施例中薄膜電晶體581。
圖20中電子紙為使用扭球顯示系統之顯示裝置範例。扭球顯示系統係指一種方法，其中染成黑色及白色的每一球形粒子配置於用做顯示元件之電極層的第一電極層及第二電極層之間，並於第一電極層及第二電極層之間產生電位差，以控制球形粒子之方向，而實施顯示。
薄膜電晶體581形成於基底580之上，為底閘薄膜電晶體，並以絕緣膜583覆蓋。薄膜電晶體581之源極電極層或汲極電極層於絕緣層583及絕緣層585中形成之開口與第一電極層587接觸。藉此，薄膜電晶體581電性連接至第一電極層587。球形粒子589係提供於形成在第二基底596上的第一電極層587及第二電極層588之間。每一球形粒子589包括黑區590a、白區590b及填充液體環繞黑區590a及白區590b之腔室594。圍繞球形粒子589之空間填注諸如樹脂之填充劑595。第一電極層587相應於像素電極，且第二電極層588相應於共同電極。第二電極層588電性連接至薄膜電晶體581形成處之基底上提供之共同電位線。基於使用共同連接部，第二電極層588及共同電位線可經由一對基底之間所提供之導電粒子而彼此電性連接。
另一方面，可使用電泳元件取代扭球。使用具有約10μm至200 μm直徑之微膠囊，其中透明液體、正向充電之白色微粒子及負向充電之黑色微粒子均裝入膠囊。在第一電極層及第二電極層所提供之微膠囊中，當第一電極層及第二電極層應用電場時，白色微粒子及黑色微粒子以相對方向移動，使得可顯示白色或黑色。使用此原理之顯示元件為電泳顯示元件，而包括電泳顯示元件之裝置一般稱為電子紙。電泳顯示元件具有高於液晶顯示元件之反射係數；因而不需要輔助光，電力消耗低，且可於黑暗處識別顯示部。此外，當供應予顯示部之電力不足時，可維持已顯示之影像。因此，當具有顯示功能之半導體裝置(此可簡單地稱為顯示裝置或具顯示裝置之半導體裝置)迴避電波源時，可儲存已顯示之影像。
經由上述步驟，可將高度可靠電子紙製造為半導體裝置。
此實施例可經由其他實施例中所描述之任何結構適當組合，而予實施。
(實施例9)
將描述做為半導體裝置之發光顯示裝置之範例。做為顯示裝置中所包括之顯示元件，此件描述使用電致發光之發光元件。使用電致發光之發光元件係依據發光材料為有機化合物或無機化合物予以分類。通常，前者稱為有機EL元件，後者稱為無機EL元件。
在有機EL元件中，經由將電壓施予發光元件，電子及電洞分別自一對電極注入包含發光有機化合物之層中，且電流流動。載子(電子及電洞)重新組合，因而發光有機化合物被激勵。發光有機化合物從被激勵狀態返回至接地狀態，藉此發光。由於該等機構，此發光元件稱為電流激勵發光元件。
無機EL元件依據其元件結構而區分為分散型無機EL元件及薄膜無機EL元件。分散型無機EL元件包括發光層，其中發光材料之粒子分散於黏合劑中，且其發光機構為使用供體位準及受體位準之供體-受體重組型發光。薄膜無機EL元件具有一結構，其中發光層插入於電介質層之間，電介質層進一步插入於電極之間，且其發光機構為使用金屬離子之內殼層電子躍遷的侷限型發光。請注意，此處將有機EL元件描述為發光元件。
圖14描繪可施予數字鐘灰階驅動之像素結構範例，做為半導體裝置範例。
描述可施予數字鐘灰階驅動之像素的結構及作業。此處，一像素包括兩個n-通道電晶體，各包括氧化物半導體層做為通道形成區。
像素6400包括開關電晶體6401、用於發光元件6402之驅動電晶體、發光元件6404及電容器6403。開關電晶體6401之閘極連接至掃瞄線6406。開關電晶體6401之第一電極(源極電極及汲極電極之一)連接至信號線6405。開關電晶體6401之第二電極(源極電極及汲極電極之另一)連接至發光元件6402之驅動電晶體閘極。發光元件6402之驅動電晶體閘極經由電容器6403連接至電源線6407。發光元件6402之驅動電晶體的第一電極連接至電源線6407。發光元件6402之驅動電晶體的第二電極連接至發光元件6404之第一電極(像素電極)。發光元件6404之第二電極相應於共同電極6408。共同電極6408電性連接至相同基底之上提供之共同電位線。
發光元件6404之第二電極(共同電極6408)設定為低電源電位。請注意，低電源電位低於設定至電源線6407之高電源電位。例如，接地(GND)或0 V可設定做為低電源電位。高電源電位及低電源電位之間電位差施予發光元件6404，使得電流流經發光元件6404，藉此，發光元件6404發光。為使發光元件6404發光，設定每一電位，使得高電源電位及低電源電位之間電位差高於或等於發光元件6404之向前閾值電壓。請注意，共同電極6408可設定為高電源電位，電源線6407可設定為低電源電位。在此狀況下，因為發光元件6404中電流逆流，發光元件6404之結構可適當修改。
請注意，發光元件6402之驅動電晶體的閘極電容可用做電容器6403之代用品，使得電容器6403可予省略。發光元件6402之驅動電晶體的閘極電容可形成於通道區及閘極電極之間。
若使用電壓-輸入、電壓-驅動方法，視頻信號被輸入至發光元件6402之驅動電晶體的閘極，使得發光元件6402之驅動電晶體處於充分開啟或關閉兩狀態之一。即，發光元件6402之驅動電晶體是在線性區作業。由於發光元件6402之驅動電晶體是在線性區作業，高於電源線6407電壓之電壓便施予發光元件6402之驅動電晶體的閘極。請注意，高於或等於電源線電壓及發光元件6402之第V驅動電晶體電壓總和之電壓施予信號線6405。
若使用類比灰階方法取代數字鐘灰階方法，便可改變信號輸入而使用圖14中相同像素結構。
若實施類比灰階驅動，高於或等於發光元件6404之向前電壓及發光元件6402之第V驅動電晶體電壓總和之電壓施予發光元件6402之驅動電晶體的閘極。發光元件6404之向前電壓係指獲得所需亮度之電壓，包括至少向前閾值電壓。藉此輸入發光元件6402之驅動電晶體在飽和區作業之視頻信號，使得電流可供應予發光元件6404。為使發光元件6402之驅動電晶體在飽和區作業，將電源線6407之電位設定高於發光元件6402之驅動電晶體的閘極電位。當使用類比視頻信號時，相應於視頻信號之電流可供應予發光元件6404，使得可實施類比灰階驅動。
請注意，像素結構不限於圖14中所描繪者。例如，開關、電阻器、電容器、電晶體及邏輯電路等，可附加至圖14中所描繪之像素。
接著，將參照圖15A至15C描述發光元件之結構。此處描述範例之截面結構，其中使用發光元件之n-通道驅動薄膜電晶體，發光元件中所包括之兩電極的上電極為陽極，其下電極為陰極。圖15A、15B及15C中所描繪做為半導體裝置中使用發光元件之驅動薄膜電晶體的薄膜電晶體7001、7011及7021，可以類似於實施例1中所描述用於像素而提供之薄膜電晶體的方式形成，為各包括氧化物半導體層之高度可靠薄膜電晶體。另一方面，實施例2至4中所描述用於像素而提供之任何薄膜電晶體，可用做薄膜電晶體7001、7011及7021。
為提取發光元件發射之光，至少陽極及陰極之一需透光。薄膜電晶體及發光元件係形成於基底之上。發光元件可具有頂部發光結構，其中光係經由相對於基底之表面予以提取；底部發光結構，其中光係經由基底側之表面予以提取；或雙重發光結構，其中光係經由相對於基底之表面及基底側之表面予以提取。像素結構可應用於具有任一該些發光結構之發光元件。
參照圖15A描述具有頂部發光結構之發光元件。
圖15A為像素之截面圖，其中做為發光元件之驅動薄膜電晶體的薄膜電晶體7001為n-通道薄膜電晶體，且自發光元件7002發射之光通過陽極7005。在圖15A中，發光元件7002之陰極7003電性連接至做為發光元件之驅動薄膜電晶體的薄膜電晶體7001，且發光層7004及陽極7005係以此順序堆疊於陰極7003之上。陰極7003可使用各類導電材料予以形成，只要其具有低功函數及反射光。例如，使用鈣(Ca)、鋁(Al)、MgAg、AlLi等較佳。可使用單一層或複數層堆疊而形成發光層7004。當使用複數層形成發光層7004時，發光層7004係依序於陰極7003上堆疊電子注入層、電子傳遞層、發光層、電洞傳遞層及電洞注入層而予形成。請注意，不需要形成所有該些層。陽極7005係使用透光導電膜而形成，例如下列各膜，包含鎢氧化物之氧化銦、包含鎢氧化物之銦氧化鋅、包含鈦氧化物之氧化銦、包含鈦氧化物之銦氧化錫、銦氧化錫(ITO)、銦氧化鋅或添加矽氧化物之銦氧化錫。
再者，庫7009係提供於陰極7003及鄰近像素之陰極7008之間，以覆蓋陰極7003及7008邊緣。庫7009之形成可使用聚酰亞胺、丙烯酸、聚酰胺、環氧樹脂等有機樹脂膜；無機絕緣膜；或有機聚矽氧烷。特別較佳的是庫7009可使用光敏樹脂材料形成，使得其側面為具連續曲率之傾斜表面。當光敏樹脂材料用於庫7009時，形成抗蝕罩之步驟便可省略。
發光元件7002相應於發光層7004插入於陰極7003及陽極7005之間的區域。在圖15A中所描繪之像素中，光如箭頭所示，自發光元件7002發射至陽極7005側。
接著，參照圖15B描述具有底部發光結構之發光元件。圖15B為像素之截面圖，其中發光元件7011之驅動薄膜電晶體為n-通道薄膜電晶體，且光係自發光元件7012發射至陰極7013側。在圖15B中，發光元件7012之陰極7013係形成於電性連接至發光元件7011之驅動薄膜電晶體的透光導電膜7017之上，且發光層7014及陽極7015依序堆疊於陰極7013上。請注意，當陽極7015具有透光屬性時，可形成反射或阻光之阻光膜7016，以覆蓋陽極7015。可使用圖15A中各類導電材料形成陰極7013，只要其具有低功函數。請注意，陰極7013經形成為可透光之厚度(較佳地約5 nm至30 nm)。例如，20-nm厚之鋁膜可用做陰極7013。如同圖15A，發光層7014可使用單一層或複數層堆疊而予形成。陽極7015不需透光，但可使用圖15A之透光導電材料形成。對阻光膜7016而言，可使用例如反光之金屬等。然而，阻光膜7016並不侷限於金屬膜。例如，可使用添加黑色素之樹脂等。
再者，庫7019係提供於導電膜7017及及鄰近像素之導電膜7018之間，以覆蓋導電膜7017及7018邊緣。庫7019之形成可使用聚酰亞胺、丙烯酸、聚酰胺、環氧樹脂等有機樹脂膜；無機絕緣膜；或有機聚矽氧烷。特別較佳的是庫7019可使用光敏樹脂材料形成，使得其側面為具連續曲率之傾斜表面。當光敏樹脂材料用於庫7019時，形成抗蝕罩之步驟便可省略。
發光元件7012相應於發光層7014插入於陰極7013及陽極7015之間的區域。在圖15B中所描繪之像素中，光如箭頭所示，自發光元件7012發射至陰極7013側。
接著，參照圖15C描述具有雙重發光結構之發光元件。在圖15C中，發光元件7022之陰極7023係形成於電性連接至發光元件7021之驅動薄膜電晶體的透光導電膜7027之上，且發光層7024及陽極7025係連續堆疊於陰極7023之上。如同圖15A，陰極7023可使用任何各類材料予以形成，只要其為具有低功函數之導電材料。請注意，陰極7023經形成為可透光之厚度。例如，20-nm厚之鋁膜可用做陰極7023。如同圖15A，可使用單一層或複數層堆疊形成發光層7024。可使用如圖15A中透光導電材料形成陽極7025。
再者，庫7029係提供於導電膜7027及及鄰近像素之導電膜7028之間，以覆蓋導電膜7027及7028邊緣。庫7029之形成可使用聚酰亞胺、丙烯酸、聚酰胺、環氧樹脂等有機樹脂膜；無機絕緣膜；或有機聚矽氧烷。特別較佳的是庫7029可使用光敏樹脂材料形成，使得其側面為具連續曲率之傾斜表面。當光敏樹脂材料用於庫7029時，形成抗蝕罩之步驟便可省略。
發光元件7022相應於陰極7023、發光層7024及陽極7025彼此重疊之部分。在圖15C描繪之像素中，光如箭頭所示，自發光元件7022發射至陽極7025側及陰極7023側。
請注意，儘管此處描述有機EL元件為發光元件，但無機EL元件亦可提供做為發光元件。
請注意，範例描述其中控制發光元件之驅動的薄膜電晶體(發光元件之驅動薄膜電晶體)電性連接至發光元件；另一方面，可使用結構其中用於電流控制之薄膜電晶體連接於發光元件之驅動薄膜電晶體及發光元件之間。
請注意，半導體裝置之結構並不限於圖15A至15C中描繪者，而是可以依據本說明書中揭露之技術的各式方法加以修改。
接著，將參照圖13A及13B描述發光顯示面板(亦稱為發光面板)之外觀及截面，其為半導體裝置之一實施例。圖13A為面板平面圖，其中形成於第一基底上之薄膜電晶體及發光元件以密封劑密封於第一基底及第二基底之間。圖13B為沿圖13A中H-1之截面圖。
提供密封劑4505以圍繞於第一基底4501上提供之像素部4502、信號線驅動電路4503a及4503b、及掃瞄線驅動電路4504a及4504b。再者，第二基底4506係提供於像素部4502、信號線驅動電路4503a及4503b、及掃瞄線驅動電路4504a及4504b之上。因此，像素部4502、信號線驅動電路4503a及4503b、及掃瞄線驅動電路4504a及4504b以填充劑4507經由第一基底4501、密封劑4505及第二基底4506密封在一起。以此方式，面板較佳地以保護膜(諸如層積膜或紫外線固化樹脂膜)或具高氣密性及低脫氣之覆蓋材料封裝(密封)，使得面板不暴露於外部空氣。
形成於第一基底4501上之像素部4502、信號線驅動電路4503a及4503b、掃瞄線驅動電路4504a及4504b，各包括複數薄膜電晶體。包括於像素部4502中之薄膜電晶體4510及包括於信號線驅動電路4503a中之薄膜電晶體4509被描繪為圖13B中範例。
實施例1或實施例2中描述任何包括氧化物半導體層之高度可靠薄膜電晶體可用做薄膜電晶體4509及4510。實施例1或實施例2中描述之薄膜電晶體141或薄膜電晶體143可用做提供用於驅動電路之薄膜電晶體4509。薄膜電晶體142或薄膜電晶體144可用做提供用於像素之薄膜電晶體4510。在本實施例中，薄膜電晶體4509及4510為n-通道薄膜電晶體。
背閘電極4540係提供於部分絕緣層4544之上，其與用於驅動電路之薄膜電晶體4509中氧化物半導體層之通道形成區重疊。經由提供與氧化物半導體層之通道形成區重疊的背閘電極4540，可降低BT試驗前後薄膜電晶體4509之閾值電壓的變化。背閘電極4540之電位可與薄膜電晶體4509中閘極電極層之電位相同或不同。背閘電極4540亦可做為第二閘極電極層。另一方面，背閘電極4540之電位可為接地(GND)、0 V，或背閘電極4540可處於浮動狀態。
在薄膜電晶體4509中，絕緣層4541經形成做為通道保護層。在薄膜電晶體4510中，絕緣層4542經形成做為通道保護層。絕緣層4541及4542可使用類似於實施例1描述之通道保護層116及216之材料及方法予以形成。再者，絕緣層4544做為平面化絕緣膜，覆蓋薄膜電晶體以便降低薄膜電晶體的表面不平坦。此處範例為矽氧化物膜經由實施例1描述之噴濺法形成，做為絕緣層4541及4542。
再者，保護絕緣層4543係形成於薄膜電晶體4509及4510之上。保護絕緣層4543可使用類似於實施例1描述之保護絕緣膜107之材料及方法予以形成。此處，氮化矽膜經由PCVD法形成，做為保護絕緣層4543。
絕緣層4544經形成做為平面化絕緣膜。絕緣層4544可使用類似於實施例1描述之第二保護絕緣膜108之材料及方法予以形成。此處，丙烯酸用於絕緣層4544。
編號4511表示發光元件。第一電極層4517為發光元件4511中所包括之像素電極，其電性連接至薄膜電晶體4510之源極電極層或汲極電極層。請注意，發光元件4511之結構並不限於第一電極層4517、電致發光層4512及第二電極層4513之層級結構。發光元件4511之結構可適當地依據光自發光元件4511提取之方向等，予以改變。
庫4520係使用有機樹脂膜、無機絕緣膜或有機聚矽氧烷予以形成。特別較佳的是庫4520可使用光敏材料及形成於第一電極層4517上之開口予以形成，使得形成開口側壁做為具連續曲率之傾斜表面。
電致發光層4512可以單一層或複數層堆疊形成。
保護膜可形成於第二電極層4513及庫4520之上，以避免氧、氫、濕氣、二氧化碳等進入發光元件4511。有關保護膜，可使用氮化矽膜、氮化矽氧化物膜、DLC膜等。
此外，各類信號及電位從軟性印刷電路4518a及4518b供應予信號線驅動電路4503a及4503b、掃瞄線驅動電路4504a及4504b、或像素部4502。
連接終端電極4515係由與發光元件4511所包括之第一電極層4517相同導電膜形成，及終端電極4516係由與薄膜電晶體4509所包括之源極及汲極電極層相同導電膜形成。
連接終端電極4515經由各向異性導電膜4519電性連接至軟性印刷電路4518a所包括之端子。
定位於光自發光元件4511提取之方向的第二基底，需具有透光屬性。在此範例中，諸如玻璃板、塑料板、聚脂膜或丙烯酸膜等透光材料用於第二基底。
有關填充劑4507，除了諸如氮或氬之惰性氣體外，可使用紫外線固化樹脂或熱固性樹脂。可使用例如聚氯乙烯(PVC)、丙烯酸、聚酰亞胺、環氧樹脂樹脂、矽樹脂、聚乙烯醇縮丁醛(PVB)或乙烯醋酸乙烯酯(EVA)。例如，氮用於填充劑。
當需要時，諸如偏光板、圓偏光板(包括橢圓偏光板)、延遲板(四分之一波板或半波板)或濾色器等光學膜，可適當地提供於發光元件之發光表面。此外，偏光板或圓偏光板可提供具防反射膜。例如，可實施防眩光處理，藉此反射光可經由投影而擴散並於表面上降低，以致降低眩光。
使用單晶半導體膜或聚晶半導體膜於個別準備之基底上形成之驅動電路，可安裝做為信號線驅動電路4503a及4503b及掃瞄線驅動電路4504a及4504b。另一方面，僅信號線驅動電路或其部分，或僅掃瞄線驅動電路或其部分，可個別形成及安裝。本實施例並不限於圖13A及13B中描繪之結構。
經由上述步驟，可製造做為高度可靠半導體裝置之發光顯示裝置(顯示面板)。
本實施例可以其他實施例中所描述任何結構之適當組合而予完成。
(實施例10)
本說明書中所揭露之半導體裝置可應用於電子紙。電子紙可用於所有領域之電子裝置，只要其顯示資料。例如，電子紙可應用於電子書閱讀器(電子書)、海報、諸如火車之車輛廣告，或諸如信用卡之各類卡的顯示。圖22描繪電子裝置之範例。
圖22描繪電子書閱讀器2700之範例。例如，電子書閱讀器2700包括外殼2701及外殼2703之兩外殼。外殼2701及外殼2703係以絞鏈2711結合，使得電子書閱讀器2700可以絞鏈2711做為軸而開啟或關閉。該等結構使得電子書閱讀器2700可如紙本書籍一般操作。
顯示部2705及顯示部2707分別併入外殼2701及外殼2703。顯示部2705及顯示部2707可顯示一影像或不同影像。若顯示部2705及顯示部2707顯示不同影像，例如，在右側之顯示部(圖22中顯示部2705)可顯示正文，及左側之顯示部(圖22中顯示部2707)可顯示圖像。
圖22描繪一範例，其中外殼2701經提供具作業部等。例如，外殼2701經提供具電源開關2721、操作鍵2723、揚聲器2725等。頁面可以操作鍵2723翻轉。請注意，鍵盤、指向裝置等可提供於相同表面上，做為外殼之顯示部。再者，外部連接端子(耳機端子、USB端子、可連接諸如AC轉接器及USB纜線之各類纜線的端子)、記錄媒體嵌入部等可提供於外殼之背面或側面。再者，電子書閱讀器2700可具有電子字典之功能。
電子書閱讀器2700可用於無線傳輸及接收資料。經由無線通訊，可從電子書伺服器採購及下載所需書籍資料等。
(實施例11)
本說明書中揭露之半導體裝置可應用於各類電子裝置(包括遊戲機)。該等電子裝置之範例為電視機(亦稱為電視或電視接收器)、電腦螢幕等、諸如數位相機或數位視訊攝影機之攝影機、數位像框、行動電話機(亦稱為行動電話或行動電話裝置)、可攜式遊戲機、可攜式資訊終端機、音頻再生裝置、諸如彈珠台之大型遊戲機等。
圖23A描繪電視機9600之範例。在電視機9600中，顯示部9603併入外殼9601。顯示部9603可顯示影像。此處，外殼9601係由支架9605支撐。
電視機9600可以外殼9601之操作開關或個別遙控器9610操作。可由遙控器9610之操作鍵9609控制頻道切換及音量，藉此，可控制顯示於顯示部9603之影像。再者，控制器9610可提供具顯示部9607，以顯示自遙控器9610輸出之資料。
請注意，電視機9600經提供具接收器、數據機等。基於接收器之使用，可接收一般電視廣播。再者，當顯示裝置經由數據機有線或無線連接至通訊網路時，可實施單向(從發送端至接收端)或雙向(發送端與接收端之間，或接收端之間)資訊通訊。
圖23B描繪數位像框9700之範例。例如，在數位像框9700中，顯示部9703併入外殼9701。顯示部9703可顯示各類影像。例如，顯示部9703可顯示攝自數位相機等之影像資料，並做為一般相框。
請注意，數位像框9700經提供具作業部、外部連接部(USB端子、可連接諸如USB纜線之各類纜線的端子)、記錄媒體嵌入部等。儘管該些組件可提供於相同表面上做為顯示部，較佳的是為設計美學而將其提供於側面或背面。例如，攝自數位相機之影像的記憶體儲存資料被插入數位像框9700之記錄媒體嵌入部，並載入資料，藉此影像便可顯示於顯示部9703。
數位像框9700可用於無線傳輸及接收資料。經由無線通訊，所需影像資料便可載入及顯示。
圖24A為可攜式遊戲機，其係由與接合部9893連接的外殼9881及外殼9891之兩外殼構成，所以該可攜式遊戲機可開啟及折疊。顯示部9882及顯示部9883分別併入外殼9881及外殼9891。此外，圖24A中描繪之可攜式遊戲機經提供具揚聲器部9884、記錄媒體嵌入部9886、發光二極體(LED)燈9890、輸入裝置(操作鍵9885、連接端子9887、感應器9888(具有下列項目測量功能：力量、位移、位置、速度、加速度、角速度、旋轉數、距離、光、液體、磁性、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流率、濕度、傾斜度、震動、氣味或紅外線)及麥克風9889)等。不用說，可使用之可攜式遊戲機之結構，不限於經提供而具至少本說明書中揭露之半導體裝置的上述結構及其他結構。可攜式遊戲機可酌情包括其他配件。圖24A中描繪之可攜式遊戲機具有讀取儲存於記錄媒體之程式或資料以顯示於顯示部之功能，與經由無線通訊而與另一可攜式遊戲機分享資訊之功能。請注意，圖24A中描繪之可攜式遊戲機之功能不限於上述，且可攜式遊戲機可具有各類功能。
圖24B描繪大型遊戲機之投幣機9900之範例。在投幣機9900中，顯示部9903併入外殼9901。此外，投幣機9900包括諸如啟動桿或停止開關、投幣孔、揚聲器等作業裝置。不用說，可使用之投幣機9900之結構，不限於經提供而具至少本說明書中揭露之半導體裝置的上述結構及其他結構。投幣機9900可酌情包括其他配件。
圖25A為透視圖，描繪手提電腦之範例。
在圖25A描繪之手提電腦中，頂部外殼9301具有顯示部9303，及底部外殼9302具有鍵盤9304，經由關閉連接頂部外殼9301及底部外殼9302之絞鏈單元而可彼此重疊。圖25A中描繪之手提電腦便於攜帶。再者，若使用鍵盤輸入資料，絞鏈單元便開啟使得使用者可看著顯示部9303輸入資料。
除了鍵盤9304以外，底部外殼9302包括指向裝置9306，基此可實施輸入。當顯示部9303為觸控面板時，使用者可經由碰觸部分顯示部而輸入資料。底部外殼9302包括算術功能部，諸如CPU或硬碟。此外，底部外殼9302包括外部連接埠9305，供另一裝置嵌入，例如，符合USB通訊標準之通訊纜線。
頂部外殼9301包括顯示部9307，可經由將其朝頂部外殼9301內部滑動而將顯示部9307保持於其中，其可具有大型顯示幕。此外，使用者可調整保持在頂部外殼9301內之顯示部9307的螢幕角度。當可保持在頂部外殼9301內之顯示部9307為觸控面板時，使用者可經由碰觸部分顯示部9307而輸入資料。
使用影像顯示裝置，諸如液晶顯示面板或使用有機發光元件、無機發光元件等發光顯示面板，形成顯示部9303或可收儲顯示部9307。
此外，圖25A中所描繪之手提電腦經提供具接收器等，可接收電視廣播以將影像顯示於顯示部。當顯示部9307的整個螢幕經滑動而暴露時，使用者可觀看電視廣播，同時連接頂部外殼9301及底部外殼9302之絞鏈單元關閉。在這種情況下，絞鏈單元並未開啟且未於顯示部9303上實施顯示。此外，僅用於顯示電視廣播之實電路施啟動。因此，可使電力消耗最少，此對於電池容量有限之手提電腦有所助益。
圖25B為使用者可如同手錶配戴於手腕上之行動電話的範例透視圖。
行動電話經形成而具主體，其包括至少具電話功能之通訊裝置及電池；帶部9204，使主體可配戴於手腕上；調整部9205，用以調整帶部9204以適於手腕；顯示部9201；揚聲器9207；及麥克風9208。
此外，主體包括操作開關9203。操作開關9203可做為例如，當推入時，除了做為電源開關外，可做為啟動網際網路程式之開關，切換顯示之開關，指示以開始拍攝影像之開關等，並可用於具有個別功能。
使用者可經由以手指或輸入筆碰觸顯示部9201而將資料輸入行動電話，操作操作開關9203，或將聲音輸入麥克風9208。在圖25B中，顯示按鈕9202係顯示於顯示部9201上。使用者可經由以手指等碰觸顯示按鈕9202而輸入資料。
此外，主體包括具影像拾取裝置之攝影機部9206，該裝置具有變換目標影像之功能，其係經由攝影機鏡頭而形成為電子影像信號。請注意，攝影機部非必要提供。
圖25B中所描繪之行動電話經提供而具電視廣播等接收器，並可經由接收電視廣播而將影像顯示於顯示部9201上。此外，行動電話經提供而具諸如記憶體等記憶裝置，並可將電視廣播記錄於記憶體中。圖25B中所描繪之行動電話可具有收集諸如GPS之位置資訊功能。
諸如液晶顯示面板或使用有機發光元件、無機發光元件等發光顯示面板之影像顯示裝置，可用做顯示部9201。圖25B中所描繪之行動電話精巧、質輕、電池容量有限。為了上述理由，可以低電力消耗驅動之面板較佳地用做顯示部9201之顯示裝置。
請注意，儘管圖25B描繪配戴於手腕之電子裝置，但本實施例不限於此，只要電子裝置為可攜式即可。
(實施例12)
在本實施例中，做為一種半導體裝置模式，將參照圖26至39描述各包括任一實施例1至5中所描述之薄膜電晶體的顯示裝置範例。在本實施例中，將參照圖26至39描述液晶顯示裝置之範例，其中均使用液晶元件做為顯示元件。任一實施例1至5中所描述之薄膜電晶體，可用做薄膜電晶體628及629。薄膜電晶體628及629可經由類似於任一實施例1至5中所描述之程序予以製造，具有極佳電氣特性及高可靠性。薄膜電晶體628及薄膜電晶體629分別包括通道保護層608及道保護層611，為反交錯薄膜電晶體，其中通道形成區均形成於氧化物半導體層中。
首先，描述垂直校準(VA)液晶顯示裝置。VA液晶顯示裝置具有一種型式，其中液晶顯示面板之液晶分子校準受控制。在VA液晶顯示裝置中，當無電壓作用時，液晶分子相對於面板表面以垂直方向校準。尤其，在本實施例中，像素被區分為一些區域(子像素)，而分子在其各區域內以不同方向校準。此稱為多域或多域設計。以下將描述多域設計之液晶顯示裝置。
圖27及圖28分別描繪像素電極及相對電極。圖27為平面圖，顯示像素電極形成處之基底側。圖26描繪沿圖27中剖面線E-F之截面結構。圖28為平面圖，顯示相對電極形成處之基底側。下列描述係參照該些圖式。
在圖26中，基底600上形成薄膜電晶體628、連接至薄膜電晶體628之像素電極層624、及儲存電容器部630，而相對基底601提供彼此重疊之相對電極層640等，液晶則注入於基底600及相對基底601之間。
著色膜636及相對電極層640提供用於相對基底601，而突部644係形成於相對電極層640上。校準膜648形成於像素電極層624上，及校準膜646類似地形成於相對電極層640及突部644上。液晶層650形成於基底600及相對基底601之間。
薄膜電晶體628、連接至薄膜電晶體628之像素電極層624、及儲存電容器部630係形成於基底600上。像素電極層624經由接觸孔623連接至佈線618，其穿透絕緣膜620以覆蓋薄膜電晶體628、佈線616及儲存電容器部630，其亦穿透絕緣膜622以覆蓋絕緣膜620。任一實施例1至5中所描述之薄膜電晶體亦可視情況用做薄膜電晶體628。此外，儲存電容器部630包括第一電容器佈線604，其於與薄膜電晶體628之閘極佈線602相同時間形成；閘極絕緣膜606；及第二電容器佈線617，其於與佈線616及618相同時間形成。
像素電極層624、液晶層650及相對電極層640彼此重疊，藉此，形成液晶元件。
圖27描繪基底600上之結構。像素電極層624係使用實施例1中描述之材料而予形成。像素電極層624經提供而具切口625。切口625係提供用於控制液晶校準。
圖27中描繪之薄膜電晶體629、連接至薄膜電晶體629之像素電極層626、及儲存電容器部631，可分別以類似於薄膜電晶體628、像素電極層624、及儲存電容器部630之方式形成。薄膜電晶體628及629連接至佈線616。此液晶顯示面板之一像素包括像素電極層624及626。像素電極層624及626構成子像素。
圖28描繪相對基底側之平面結構。相對電極層640形成於阻光膜632之上。相對電極層640較佳地使用類似於像素電極層624之材料而予形成。控制液晶校準之突部644形成於相對電極層640之上。請注意，在圖28中，形成於基底600上之像素電極層624及626係以虛線表示，相對電極層640及像素電極層624及626彼此重疊。
圖29描繪像素結構之等效電路。薄膜電晶體628及629連接至閘極佈線602及佈線616。在此狀況下，當電容器佈線604及電容器佈線605之電位彼此不同時，液晶元件651及652之作業可改變。換言之，液晶之校準受精確控制，且視角因分別控制電容器佈線604及605之電位而增加。
當電壓施予經提供而具切口625之像素電極層624時，便在切口625附近產生扭曲電場(傾斜電場)。相對基底601側及切口625上突部644交替配置，使得傾斜電場有效地產生以控制液晶校準，藉此，液晶校準方向依據位置而改變。換言之，液晶顯示面板之視角經由多域而增加。
接著，將參照圖30至圖33描述VA液晶顯示裝置，其不同於上述裝置。
圖30及圖31描繪VA液晶顯示面板之像素結構。圖31為基底600之平面圖。圖30描繪沿圖31中剖面線Y-Z之截面結構。
在此像素結構中，複數像素電極係提供於一像素中，且薄膜電晶體連接至每一像素電極。複數薄膜電晶體係由不同閘極信號驅動。即，施予多域像素中個別像素電極之信號係彼此獨立地受控制。
像素電極層624經由穿透絕緣膜622之接觸孔623中之佈線618而連接至薄膜電晶體628。像素電極層626經由穿透絕緣膜622之接觸孔627中之佈線619連接至薄膜電晶體629。薄膜電晶體628之閘極佈線602與薄膜電晶體629之閘極佈線603分離，使得可供應不同閘極信號。另一方面，做為資料線之佈線616係由薄膜電晶體628及629共用。任一實施例1至5中所描述之薄膜電晶體可視狀況用做薄膜電晶體628及629。請注意，閘極絕緣膜606係形成於閘極佈線602、閘極佈線603及電容器佈線690之上。
像素電極層624之形狀不同於像素電極層626。像素電極層626經形成而圍繞成V形散布的像素電極層624之外部側。施予像素電極層624及626之電壓做成與薄膜電晶體628及629中不同，藉此，控制液晶校準。圖33描繪此像素結構之等效電路。薄膜電晶體628連接至閘極佈線602，及薄膜電晶體629連接至閘極佈線603。薄膜電晶體628及629連接至佈線616。當不同閘極信號供應予閘極佈線602及603時，液晶元件651及652之作業可改變。即，分別控制薄膜電晶體628及629之作業，以精確控制液晶元件651及652中液晶之校準，此導致較寬之視角。
相對基底601經提供而具著色膜636及相對電極層640。平面化膜637係形成於著色膜636及相對電極層640之間，以避免液晶之校準混亂。圖32描繪相對基底側之平面結構。相對電極層640為不同像素共用之電極，並形成切口641。像素電極層624及626側之切口641及切口625係交替配置，使得傾斜電場有效地產生，藉此，可控制液晶之校準。因此，液晶之校準於不同位置可改變，此導致較寬之視角。請注意，在圖32中，形成於基底600上之像素電極層624及626以虛線表示，且相對電極層640及像素電極層624及626彼此重疊。
校準膜648形成於像素電極層624及像素電極層626之上，且相對電極層640類似地經提供而具校準膜646。液晶層650係形成於基底600與相對基底601之間。像素電極層624、液晶層650及相對電極層640彼此重疊，以形成第一液晶元件。像素電極層626、液晶層650及相對電極層640彼此重疊，以形成第二液晶元件。圖30至圖33中所描繪之顯示面板的像素結構為多域結構，其中第一液晶元件及第二液晶元件係提供於一像素中。
接著，描述水平電場模式之液晶顯示裝置。在水平電場模式中，電場是相對於格中液晶分子而以水平方向作用，藉此液晶被驅動以表示灰階。基此方法，視角可提升至約180°。下列描述水平電場模式中液晶顯示裝置。
在圖34中，在基底600上形成電極層607、薄膜電晶體628及連接至薄膜電晶體628之像素電極層624，與相對基底601重疊，且液晶注入於基底600及相對基底601之間。相對基底601經提供而具著色膜636、平面化膜637等。請注意，相對電極並非提供於相對基底601側。此外，液晶層650形成於基底600及相對基底601之間，且校準膜646及648置於其間。
電極層607、連接至電極層607之電容器佈線604及薄膜電晶體628形成於基底600之上。電容器佈線604可於與薄膜電晶體628之閘極佈線602相同時間形成。任一實施例1至5中描述之薄膜電晶體可用做薄膜電晶體628。電極層607可使用類似於任一實施例1至5中描述之像素電極層材料而予形成。電極層607幾乎以像素格式劃分。請注意，閘極絕緣膜606係形成於電極層607及電容器佈線604之上。
薄膜電晶體628之佈線616及618係形成於閘極絕緣膜606之上。佈線616為資料線，視頻信號透由此輸送，於液晶顯示面板中以一方向延伸，連接至薄膜電晶體628之源極或汲極區，並做為源極及汲極電極之一。佈線618做為源極及汲極電極之另一，並連接至像素電極層624。
絕緣膜620係形成於佈線616及618之上。在絕緣膜620上，像素電極層624形成並經由形成於絕緣膜620中之接觸孔連接至佈線618。像素電極層624係使用類似於實施例1中所描述像素電極材料而予形成。
以此方式，薄膜電晶體628及連接至薄膜電晶體628之像素電極層624形成於基底600之上。請注意，儲存電容器係形成於電極層607及像素電極層624之間。
圖35為平面圖，描繪像素電極之結構。圖35描繪沿圖34中剖面線O-P之截面結構。像素電極層624經提供而具切口625。切口625係提供用於控制液晶校準。在此狀況下，電場產生於電極層607及第二像素電極層624之間。形成於電極層607及像素電極層624之間之閘極絕緣膜606的厚度為50 nm至200 nm，其遠小於液晶層之厚度2 μm至10 μm。因此，電場大體上平行於(水平方向)基底600而產生。基此電場，控制液晶之校準。液晶分子水平旋轉，利用大體上平行於基底之方向的電場。在此狀況下，液晶分子於任何狀態均水平校準，因而對比等較不受觀看角度影響，其導致較寬視角。此外，由於電極層607及像素電極層624為透光電極，可改善孔徑比。
接著，描述水平電場模式中液晶顯示裝置的不同範例。
圖36及圖37描繪IPS模式中液晶顯示裝置之像素結構。圖37為平面圖。圖36描繪沿圖37中剖面線V-W之截面結構。下列描述係參照該二圖式。
在圖36中，在基底600上形成薄膜電晶體628及連接至薄膜電晶體628之像素電極層624，與相對基底601重疊，且液晶注入於基底600及相對基底601之間。相對基底601經提供而具著色膜636、平面化膜637等。請注意，相對電極並非提供於相對基底601側。液晶層650形成於基底600及相對基底601之間，且校準膜646及648置於其間。
共同電位線609及薄膜電晶體628係形成於基底600之上。共同電位線609可於與薄膜電晶體628之閘極佈線602相同時間而予形成。任一實施例1至5中描述之薄膜電晶體可用做薄膜電晶體628。
薄膜電晶體628之佈線616及618係形成於閘極絕緣膜606之上。佈線616為資料線，視頻信號透由此輸送，於液晶顯示面板中以一方向延伸，連接至薄膜電晶體628之源極或汲極區，並做為源極及汲極電極之一。佈線618做為源極及汲極電極之另一，並連接至像素電極層624。
絕緣膜620係形成於佈線616及618之上。在絕緣膜620上，像素電極層624形成以經由形成於絕緣膜620中之接觸孔623而連接至佈線618。像素電極層624係使用類似於任一實施例1至5中描述之像素電極材料而予形成。請注意，如圖37中所描繪，形成像素電極層624使得像素電極層624及於與共同電位線609相同時間形成之梳狀電極可產生水平電場。此外，形成像素電極層624使得像素電極層624之梳齒部及於與共同電位線609相同時間形成之梳狀電極交替配置。
液晶之校準係由施予像素電極層624之電位及施予共同電位線609之電位之間產生之電場控制。液晶分子水平旋轉，利用大體上平行於基底之方向的電場。在此狀況下，液晶分子於任何狀態均水平校準，因而對比等較不受觀看角度影響，其導致較寬視角。
以此方式，薄膜電晶體628及連接至薄膜電晶體628之像素電極層624形成於基底600之上。經由提供共同電位線609及電容器電極615之間的閘極絕緣膜606而形成儲存電容器，且經形成而具閘極絕緣膜606、共同電位線609、電容器電極615。電容器電極615及像素電極層624經由接觸孔633而彼此連接。
接著，描述TN模式中液晶顯示裝置之模式。
圖38及圖39描繪TN模式中液晶顯示裝置之像素結構。圖39為平面圖。圖38描繪沿圖39中剖面線K-L之截面結構。下列描述係參照該二圖式。
像素電極層624經由佈線618及形成於絕緣膜620中之接觸孔623而連接至薄膜電晶體628。做為資料線之佈線616連接至薄膜電晶體628。任一實施例1至5中描述之薄膜電晶體可用做薄膜電晶體628。
像素電極層624係使用任一實施例1至5中描述之像素電極而予形成。電容器佈線604可於與薄膜電晶體628之閘極佈線602相同時間而予形成。閘極絕緣膜606係形成於閘極佈線602及電容器佈線604之上。儲存電容器經形成而具閘極絕緣膜606、電容器佈線604及電容器電極615。
相對基底601經提供而具著色膜636及相對電極層640。平面化膜637係形成於著色膜636及相對電極層640之間，以避免液晶之校準混亂。液晶層650係形成於像素電極層624及相對電極層640之間，並具校準膜646及648置於其間。
像素電極層624、液晶層650及相對電極層640彼此重疊，藉此形成液晶元件。
著色膜636可形成於基底600側。一偏光板附著至基底600表面，其與經提供而具薄膜電晶體之表面相對，且一偏光板附著至相對基底601表面，其與經提供而具相對電極層640之表面相對。
經由上述程序，可製造液晶顯示裝置做為顯示裝置。本實施例之液晶顯示裝置各具高孔徑比。
(實施例13)
在本實施例中，圖40描繪一範例，其中當觀看截面時，氧化物半導體層被氮化物絕緣膜圍繞。除了氧化物絕緣層416之頂部表面形狀及末端部分位置，及閘極絕緣層之結構外，圖40與圖1A相同。因此，相同部分的特定描述省略。
提供於驅動電路中之薄膜電晶體410為一條龍式通道薄膜電晶體，於具絕緣表面之基底400上包括閘極電極層411、使用氮化物絕緣膜形成之閘極絕緣層402、包括至少氧化物半導體層413、第一低阻抗n型區414a及第二低阻抗n型區414b之氧化物半導體層、源極電極層415a、及汲極電極層415b。此外，做為通道保護層之氧化物絕緣層416經提供而接觸氧化物半導體層413。
經提供用於像素之薄膜電晶體420為如同薄膜電晶體410之一條龍式通道薄膜電晶體，包括閘極電極層421、使用氮化物絕緣膜形成之閘極絕緣層402、氧化物半導體層422、源極電極層425a及汲極電極層425b。此外，做為通道保護層之氧化物絕緣層426經提供而接觸氧化物半導體層422之通道形成區。
閘極絕緣層402相較於薄膜電晶體410及薄膜電晶體420處於外部側，經處理而於經由光刻步驟形成氧化物絕緣層416及氧化物絕緣層426時暴露。
此外，使用氮化物絕緣膜而形成之保護絕緣層403，以覆蓋薄膜電晶體410及薄膜電晶體420之頂部表面及側面。
第一低阻抗n型區414a經形成而以自調方式接觸源極電極層415a之底面。此外，第二低阻抗n型區414b經形成而以自調方式接觸汲極電極層405b之底面。氧化物半導體層413之通道形成區與氧化物絕緣層416接觸，具有小厚度，並為具有較第一低阻抗n型區414a及第二低阻抗n型區414b為高阻抗的區域(i型區)。
閘極絕緣層402係使用氮化物絕緣膜而予形成，接觸氧化物半導體層413之通道形成區、第一低阻抗n型區414a及第二低阻抗n型區414b的底面。
對使用氮化物絕緣膜而形成的保護絕緣層403而言，使用不包含諸如濕氣、氫離子及OH-之雜質並阻止其從外部進入之無機絕緣膜：例如，使用噴濺法而獲得之氮化矽膜、氮氧化矽膜、鋁氮化物膜或鋁氮氧化物膜。
在本實施例中，有關使用氮化物絕緣膜而形成之保護絕緣層403，氮化矽膜使用RF噴濺法而形成為100 nm厚度，以覆蓋薄膜電晶體410及薄膜電晶體420之頂部表面及側面。此外，保護絕緣層403接觸薄膜電晶體410及薄膜電晶體420外部使用氮化物絕緣膜而形成之閘極絕緣層402。
基於圖40中所描繪結構，可於使用氮化物絕緣膜形成保護絕緣層403之後，於製造程序中避免濕氣從外部進入。此外，甚至在裝置完成做為諸如液晶顯示裝置之半導體裝置後，可長期避免濕氣從外部進入；因而，可改善裝置的長期可靠性。
在本實施例中，該結構其中一薄膜電晶體係以氮化物絕緣膜覆蓋；然而，本發明之一實施例並不侷限於此。另一方面，複數薄膜電晶體可以氮化物絕緣膜覆蓋，或像素部中複數薄膜電晶體可以氮化物絕緣膜共同覆蓋。可形成保護絕緣層403及閘極絕緣層402彼此接觸之區域，使得至少圍繞主動式矩陣基底之像素部。
本實施例可自由地與任何其他實施例組合。本申請案係依據2009年7月18日向日本專利處提出申請之序號2009-169601日本專利申請案，其整個內容係以提及方式併入本文。
10．．．第一脈衝輸出電路
11．．．佈線
12．．．佈線
13．．．佈線
14．．．佈線
15．．．佈線
21．．．輸入端子
22．．．輸入端子
23．．．輸入端子
24．．．輸入端子
25．．．輸入端子
26．．．輸出端子
27．．．輸出端子
31．．．電晶體
32．．．電晶體
33．．．電晶體
34．．．電晶體
35．．．電晶體
36．．．電晶體
37．．．電晶體
38．．．電晶體
39．．．電晶體
40．．．電晶體
41．．．電晶體
42．．．電晶體
43．．．電晶體
51．．．電源線
52．．．電源線
53．．．電源線
61．．．週期
62．．．週期
100．．．基底
102．．．閘極絕緣膜
102b．．．閘極絕緣膜
107．．．保護絕緣膜
107a．．．保護絕緣膜
108．．．保護絕緣膜
111．．．底閘電極
113．．．氧化物半導體層
113a．．．氧化物半導體層
113b．．．氧化物半導體層
113c．．．氧化物半導體層
113d．．．氧化物半導體區
114a．．．導電層
114b．．．導電層
115a．．．導電層
115b．．．導電層
116．．．通道保護層
125．．．接觸孔
128．．．像素電極
129．．．背閘電極
134．．．抗蝕罩
135．．．抗蝕罩
141．．．薄膜電晶體
142．．．薄膜電晶體
143．．．薄膜電晶體
144．．．薄膜電晶體
145．．．薄膜電晶體
146．．．薄膜電晶體
200．．．基底
202a．．．閘極絕緣層
202b．．．閘極絕緣層
203．．．保護絕緣層
204．．．保護絕緣層
210．．．薄膜電晶體
211．．．底閘電極
213．．．氧化物半導體層
213a．．．氧化物半導體層
213b．．．氧化物半導體層
213c．．．氧化物半導體層
213d．．．氧化物半導體區
214a．．．源極電極或汲極電極
214b．．．源極電極或汲極電極
215a．．．導電層
215b．．．導電層
216．．．通道保護層
217．．．導電層
220．．．薄膜電晶體
224．．．接觸孔
227．．．像素電極層
230．．．電容器佈線層
231．．．電容器電極
232．．．閘極佈線層
234．．．源極佈線
235．．．終端電極
236．．．金屬佈線層
237．．．金屬佈線層
238．．．閘極佈線層
240．．．薄膜電晶體
241．．．金屬佈線層
242．．．金屬佈線層
250．．．電容器佈線層
251．．．氧化物半導體層
400．．．基底
402．．．閘極絕緣層
403．．．保護絕緣層
405b．．．汲極電極層
410．．．薄膜電晶體
411．．．閘極電極層
413．．．氧化物半導體層
414a．．．低阻抗n型區
414b．．．低阻抗n型區
415a．．．源極電極層
415b．．．汲極電極層
416．．．氧化物絕緣層
420．．．薄膜電晶體
421．．．閘極電極層
422．．．氧化物半導體層
425a．．．源極電極層
425b．．．汲極電極層
426．．．氧化物絕緣層
580．．．基底
581．．．薄膜電晶體
583．．．絕緣膜
585．．．絕緣層
587．．．電極層
588．．．電極層
589．．．球形粒子
590a．．．黑區
590b．．．白區
594．．．腔室
595．．．填充劑
596．．．基底
600．．．基底
601．．．相對基底
602．．．閘極佈線
603．．．閘極佈線
604．．．電容器佈線
605．．．電容器佈線
606．．．閘極絕緣膜
607．．．電極層
608．．．通道保護層
609．．．共同電位線
611．．．通道保護層
615．．．電容器電極
616．．．佈線
617．．．電容器佈線
618．．．佈線
619．．．佈線
620．．．絕緣膜
622．．．絕緣膜
623．．．接觸孔
624．．．像素電極層
625．．．切口
626．．．像素電極層
627．．．接觸孔
628．．．薄膜電晶體
629．．．薄膜電晶體
630．．．儲存電容器部
631．．．儲存電容器部
632．．．阻光膜
633．．．接觸孔
636．．．著色膜
637．．．平面化膜
640．．．相對電極層
641．．．切口
644．．．突部
646．．．校準膜
648．．．校準膜
650．．．液晶層
651．．．液晶元件
652．．．液晶元件
690．．．電容器佈線
2600．．．薄膜電晶體基底
2601．．．相對基底
2602．．．密封劑
2603．．．像素部
2604．．．顯示元件
2605．．．著色層
2606．．．偏光板
2607．．．偏光板
2608．．．佈線電路部
2609．．．軟性佈線板
2610．．．冷陰極管
2611．．．反射板
2612．．．電路板
2613．．．擴散板
2700．．．電子書閱讀器
2701．．．外殼
2703．．．外殼
2705．．．顯示部
2707．．．顯示部
2711．．．絞鏈
2721．．．電源開關
2723．．．操作鍵
2725．．．揚聲器
4001．．．基底
4002．．．像素部
4003．．．信號線驅動電路
4004．．．掃瞄線驅動電路
4005．．．密封劑
4006．．．基底
4008．．．液晶層
4010．．．薄膜電晶體
4011．．．薄膜電晶體
4013．．．液晶元件
4015．．．連接終端電極
4016．．．終端電極
4018．．．軟性印刷電路
4019．．．各向異性導電膜
4020．．．絕緣層
4021．．．絕緣層
4030．．．像素電極層
4031．．．相對電極層
4032．．．絕緣層
4035．．．隔板
4040．．．背閘電極
4041．．．絕緣層
4042．．．絕緣層
4501．．．基底
4502．．．像素部
4503a．．．信號線驅動電路
4504a．．．掃瞄線驅動電路
4505．．．密封劑
4506．．．基底
4507．．．填充劑
4509．．．薄膜電晶體
4510．．．薄膜電晶體
4511．．．發光元件
4512．．．電致發光層
4513．．．電極層
4515．．．連接終端電極
4516．．．終端電極
4517．．．電極層
4518a．．．軟性印刷電路
4518b．．．軟性印刷電路
4519．．．各向異性導電膜
4520．．．庫
4540．．．背閘電極
4541．．．絕緣層
4542．．．絕緣層
4543．．．絕緣層
4544．．．絕緣層
5300．．．基底
5301．．．像素部
5302．．．掃瞄線驅動電路
5303．．．掃瞄線驅動電路
5304．．．信號線驅動電路
5305．．．時序控制電路
5601．．．移位暫存器
5602．．．開關電路
5603．．．薄膜電晶體
5604．．．佈線
5605．．．佈線
6400．．．像素
6401．．．開關電晶體
6402．．．驅動電晶體
6403．．．電容器
6404．．．發光元件
6405．．．信號線
6406．．．掃瞄線
6407．．．電源線
6408．．．共同電極
7001．．．薄膜電晶體
7002．．．發光元件
7003．．．陰極
7004．．．發光層
7005．．．陽極
7008．．．陰極
7009．．．庫
7011．．．驅動薄膜電晶體
7012．．．發光元件
7013．．．陰極
7014．．．發光層
7015．．．陽極
7016．．．阻光膜
7017．．．導電膜
7018．．．導電膜
7019．．．庫
7021．．．驅動薄膜電晶體
7022．．．發光元件
7023．．．陰極
7024．．．發光層
7025．．．陽極
7027．．．導電膜
7028．．．導電膜
7029．．．庫
9201．．．顯示部
9202．．．顯示按鈕
9203．．．操作開關
9204．．．帶部
9205．．．調整部
9206．．．攝影機部
9207．．．揚聲器
9208．．．麥克風
9301．．．頂部外殼
9302．．．底部外殼
9303．．．顯示部
9304．．．鍵盤
9305．．．外部連接埠
9306．．．指向裝置
9307．．．顯示部
9600．．．電視機
9601．．．外殼
9603．．．顯示部
9605．．．支架
9607．．．顯示部
9609．．．操作鍵
9610．．．遙控器
9700．．．數位相框
9701．．．外殼
9703．．．顯示部
9881．．．外殼
9882．．．顯示部
9883．．．顯示部
9884．．．揚聲器部
9885．．．輸入裝置(操作鍵)
9886．．．記錄媒體嵌入部
9887．．．連接端子
9888．．．感應器
9889．．．麥克風
9890．．．發光二極體(LED)燈
9891．．．外殼
9893．．．接合部
9900．．．投幣機
9901．．．外殼
9903．．．顯示部
在附圖中：
圖1A、1B、1C1及1C2描繪薄膜電晶體；
圖2A至2C描繪製造薄膜電晶體之方法；
圖3A至3C描繪製造薄膜電晶體之方法；
圖4A、4B、4C1及4C2描繪薄膜電晶體；
圖5A至5C描繪製造薄膜電晶體之方法；
圖6A至6C描繪製造薄膜電晶體之方法；
圖7描繪薄膜電晶體；
圖8描繪薄膜電晶體；
圖9A及9B描繪半導體裝置；
圖10A及10B描繪半導體裝置；
圖11A及11B描繪半導體裝置；
圖12A1、12A2及12B描繪顯示裝置；
圖13A及13B描繪顯示裝置；
圖14描繪半導體裝置之像素的等效電路；
圖15A至15C描繪顯示裝置；
圖16A及16B為方塊圖，各描繪半導體裝置；
圖17A及17B描繪顯示裝置；
圖18A至18C描繪顯示裝置；
圖19A及19B描繪顯示裝置；
圖20描繪顯示裝置；
圖21描繪顯示裝置；
圖22為外形視圖，描繪電子書閱讀器之範例；
圖23A及23B為外形視圖，描繪電視機及數位像框之範例；
圖24A及24B為外形視圖，描繪遊戲機之範例；
圖25A及25B為外形視圖，分別描繪手提電腦之範例及行動電話之範例；
圖26描繪半導體裝置；
圖27描繪半導體裝置；
圖28描繪半導體裝置；
圖29描繪半導體裝置；
圖30描繪半導體裝置；
圖31描繪半導體裝置；
圖32描繪半導體裝置；
圖33描繪半導體裝置；
圖34描繪半導體裝置；
圖35描繪半導體裝置；
圖36描繪半導體裝置；
圖37描繪半導體裝置；
圖38描繪半導體裝置；
圖39描繪半導體裝置；及
圖40描繪半導體裝置。
100．．．基底
102．．．閘極絕緣膜
107、107a、107b、108．．．保護絕緣膜
111、211．．．底閘電極
113、113c、113d、213、213c、213d．．．氧化物半導體層
114a、114b、115a、115b．．．導電層
116、216．．．通道保護層
125．．．接觸孔
128．．．像素電極
141、142．．．薄膜電晶體
214a、214b．．．源極電極或汲極電極

Claims (26)

  1. 一種半導體裝置，包含：在基底上之像素部，其包括第一電晶體及像素電極；及在該基底上之驅動電路，其包括第二電晶體，其中該第一電晶體包含：在該基底上之第一閘極電極；在該第一閘極電極上之閘極絕緣層；在該閘極絕緣層上之第一氧化物半導體層；在該第一氧化物半導體層上並與其部分接觸之第一通道保護層；及該第一通道保護層及該第一氧化物半導體層上之第一源極電極及第一汲極電極，其中該第二電晶體包含：在該基底上之第二閘極電極；在該第二閘極電極上之該閘極絕緣層；在該閘極絕緣層上之第二氧化物半導體層；在該第二氧化物半導體層上並與其部分接觸之第二通道保護層；在該第二通道保護層及該第二氧化物半導體層上之第二源極電極及第二汲極電極；及在該第二通道保護層上之第三閘極電極，其中該像素電極電性連接至該第一源極電極及該第一汲極電極其中之一者，及 其中該第三閘極電極及該像素電極設置在相同平面表面。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一通道保護層及該第二通道保護層包含具有透光屬性的相同絕緣材料。
  3. 如申請專利範圍第1項之半導體裝置，其中該第一通道保護層及該第二通道保護層包含氧化物絕緣膜。
  4. 如申請專利範圍第1項之半導體裝置，其中該第一氧化物半導體層之第一部分與該第一通道保護層接觸，其中該第一氧化物半導體層之第二部分未與該第一通道保護層接觸，及其中該第二部分之載子濃度高於該第一部分之載子濃度。
  5. 如申請專利範圍第1項之半導體裝置，其中該第一氧化物半導體層之第一部分與該第一通道保護層接觸，其中該第一氧化物半導體層之第二部分未與該第一通道保護層接觸，其中該第一部分之載子濃度低於1 x 1017/cm3，及其中該第二部分之載子濃度等於或高於1 x 1017/cm3。
  6. 如申請專利範圍第1項之半導體裝置，其中該第二源極電極及該第二汲極電極為包含選自鋁(Al)、鉻 (Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)及鎢(W)之元素之膜，或包括該膜及其合金膜所堆疊之膜。
  7. 如申請專利範圍第1項之半導體裝置，其中該第一源極電極、該第一汲極電極及該像素電極包含氧化銦、氧化銦及氧化錫的合金、氧化銦及氧化鋅的合金、及氧化鋅中任一種。
  8. 如申請專利範圍第1項之半導體裝置，其中該第一閘極電極，該閘極絕緣層，該第一氧化物半導體層，該第一源極電極，該第一汲極電極，該第一通道保護層，及該像素電極具有透光屬性，其中該第一源極電極及該第一汲極電極之每一者包含氧化物導電材料，及其中該第二源極電極及該第二汲極電極之每一者包含金屬。
  9. 如申請專利範圍第8項之半導體裝置，其中該金屬為選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)及鎢(W)之一者。
  10. 如申請專利範圍第8項之半導體裝置，其中該氧化物導電材料包含氧化銦、氧化銦及氧化錫的合金、氧化銦及氧化鋅的合金、及氧化鋅中任一種。
  11. 如申請專利範圍第1項之半導體裝置，另外包含：於該第一通道保護層及該第二通道保護層上並與其接觸之第一保護絕緣層；及 於該第一保護絕緣層上之第二保護絕緣層，其中該第三閘極電極係形成於該第二保護絕緣層上並與其接觸。
  12. 如申請專利範圍第1項之半導體裝置，另外包含：於該第一通道保護層及該第二通道保護層上並與其接觸之第一保護絕緣層；及於該第一保護絕緣層上之第二保護絕緣層，其中該第三閘極電極係形成於該第一保護絕緣層之上並與其接觸。
  13. 如申請專利範圍第1項之半導體裝置，進一步包含在該基底上之電容器部，其中該電容器部包含：電容器佈線；及與該電容器佈線重疊之電容器電極；及其中該電容器佈線及該電容器電極具有透光屬性。
  14. 一種半導體裝置製造方法，包含：於基底上形成第一閘極電極及第二閘極電極；於該第一閘極電極及該第二閘極電極上形成閘極絕緣層；於該閘極絕緣層上形成第一氧化物半導體層，使得該第一氧化物半導體層重疊該第一閘極電極；於該閘極絕緣層上形成第二氧化物半導體層，使得該第二氧化物半導體層重疊該第二閘極電極；經由熱處理實施該第一氧化物半導體層及該第二氧化 物半導體層之脫水或脫氫；於該第一氧化物半導體層上形成第一通道保護層；於該第二氧化物半導體層上形成第二通道保護層；於該第一通道保護層及該第一氧化物半導體層上形成第一源極電極及第一汲極電極；於該第二通道保護層及該第二氧化物半導體層上形成第二源極電極及第二汲極電極；於該第二通道保護層上形成第三閘極電極；及形成像素電極，其電性連接至該第一源極電極及該第一汲極電極其中之一者，其中該第三閘極電極及該像素電極設置在相同平面表面。
  15. 如申請專利範圍第14項之半導體裝置製造方法，其中該第一通道保護層及該第二通道保護層包含具有透光屬性之相同絕緣材料。
  16. 如申請專利範圍第14項之半導體裝置製造方法，其中該第一通道保護層及該第二通道保護層包含氧化物絕緣膜。
  17. 如申請專利範圍第14項之半導體裝置製造方法，其中該第一氧化物半導體層之第一部分與該第一通道保護層接觸，其中該第一氧化物半導體層之第二部分未與該第一通道保護層接觸，及其中該第二部分之載子濃度高於該第一部分之載子濃 度。
  18. 如申請專利範圍第14項之半導體裝置製造方法，其中該第一氧化物半導體層之第一部分與該第一通道保護層接觸，其中該第一氧化物半導體層之第二部分未與該第一通道保護層接觸，其中該第一部分之載子濃度低於1 x 1017/cm3，及其中該第二部分之載子濃度等於或高於1 x 1017/cm3。
  19. 如申請專利範圍第14項之半導體裝置製造方法，其中該第二源極電極及該第二汲極電極為包含選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)及鎢(W)之元素之膜，或包括該膜及其合金膜所堆疊之膜。
  20. 如申請專利範圍第14項之半導體裝置製造方法，其中該第一源極電極、該第一汲極電極及該像素電極包含氧化銦、氧化銦及氧化錫的合金、氧化銦及氧化鋅的合金、及氧化鋅中任一種。
  21. 如申請專利範圍第14項之半導體裝置製造方法，其中該第一閘極電極、該閘極絕緣層、該第一氧化物半導體層、該第一源極電極、該第一汲極電極、該第一通道保護層及該像素電極具有透光屬性，其中該第一源極電極及該第一汲極電極之每一者包含氧化物導電材料，及其中該第二源極電極及該第二汲極電極之每一者包含 金屬。
  22. 如申請專利範圍第21項之半導體裝置製造方法，其中該金屬為選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)及鎢(W)之一者。
  23. 如申請專利範圍第21項之半導體裝置製造方法，其中該氧化物導電材料包含氧化銦、氧化銦及氧化錫的合金、氧化銦及氧化鋅的合金、及氧化鋅中任一種。
  24. 如申請專利範圍第14項之半導體裝置製造方法，另外包含：於該第一通道保護層及該第二通道保護層上形成與其接觸之第一保護絕緣層；及於該第一保護絕緣層上形成第二保護絕緣層，其中該第三閘極電極係形成於該第二保護絕緣層上並與其接觸。
  25. 如申請專利範圍第14項之半導體裝置製造方法，另外包含：於該第一通道保護層及該第二通道保護層上形成與其接觸之第一保護絕緣層；及於該第一保護絕緣層上形成第二保護絕緣層，其中該第三閘極電極係形成於該第一保護絕緣層之上並與其接觸。
  26. 如申請專利範圍第14項之半導體裝置製造方法，進一步包含：在形成該第一通道保護層及形成該第二通道保護層之 後，於包括惰性氣體之大氣中實施第二熱處理。
TW099123119A 2009-07-18 2010-07-14 半導體裝置及半導體裝置製造方法 TWI559499B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009169601 2009-07-18

Publications (2)

Publication Number Publication Date
TW201133786A TW201133786A (en) 2011-10-01
TWI559499B true TWI559499B (zh) 2016-11-21

Family

ID=43464654

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099123119A TWI559499B (zh) 2009-07-18 2010-07-14 半導體裝置及半導體裝置製造方法

Country Status (6)

Country Link
US (3) US8729550B2 (zh)
JP (8) JP5145381B2 (zh)
KR (3) KR101929726B1 (zh)
CN (2) CN105070749B (zh)
TW (1) TWI559499B (zh)
WO (1) WO2011010544A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741172B (zh) * 2017-12-22 2021-10-01 南亞科技股份有限公司 半導體結構及其製備方法

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011010545A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101929726B1 (ko) 2009-07-18 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
CN102576732B (zh) 2009-07-18 2015-02-25 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102528026B1 (ko) 2009-09-04 2023-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR101470811B1 (ko) * 2009-09-16 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5532803B2 (ja) * 2009-09-30 2014-06-25 ソニー株式会社 半導体デバイスおよび表示装置
KR101832698B1 (ko) * 2009-10-14 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20170143023A (ko) * 2009-10-21 2017-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
CN102754209B (zh) 2010-02-12 2015-11-25 株式会社半导体能源研究所 半导体装置及其驱动方法
CN106298794B (zh) 2010-08-27 2019-07-30 株式会社半导体能源研究所 存储器件及半导体器件
US9202822B2 (en) * 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
CN102157565A (zh) * 2011-01-18 2011-08-17 北京大学深圳研究生院 一种薄膜晶体管的制作方法
CN102760697B (zh) * 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
TWI671911B (zh) * 2011-05-05 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
TWI605590B (zh) 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI498974B (zh) * 2012-03-03 2015-09-01 Chunghwa Picture Tubes Ltd 畫素結構的製作方法及畫素結構
KR20130105392A (ko) * 2012-03-14 2013-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
JP6076626B2 (ja) * 2012-06-14 2017-02-08 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102078213B1 (ko) 2012-07-20 2020-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2014045175A (ja) * 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
KR20140026257A (ko) * 2012-08-23 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US20150295092A1 (en) * 2012-10-01 2015-10-15 Sharp Kabushiki Kaisha Semiconductor device
JP6317059B2 (ja) * 2012-11-16 2018-04-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP5948427B2 (ja) * 2013-03-18 2016-07-06 パナソニック株式会社 薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法
TWI742574B (zh) * 2013-05-16 2021-10-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102376226B1 (ko) * 2013-05-20 2022-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6128961B2 (ja) * 2013-05-30 2017-05-17 三菱電機株式会社 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法
US20140374744A1 (en) * 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102090713B1 (ko) * 2013-06-25 2020-03-19 삼성디스플레이 주식회사 가요성 표시 패널 및 상기 가요성 표시 패널의 제조 방법
US9818763B2 (en) 2013-07-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
JP2015038925A (ja) * 2013-08-19 2015-02-26 株式会社東芝 半導体装置
CN103474473B (zh) * 2013-09-10 2016-02-03 深圳市华星光电技术有限公司 一种薄膜晶体管开关及其制造方法
US9461126B2 (en) * 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
US9455349B2 (en) * 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
KR20150087647A (ko) 2014-01-22 2015-07-30 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
US9653487B2 (en) * 2014-02-05 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, module, and electronic device
KR20150097359A (ko) * 2014-02-18 2015-08-26 주식회사 엘지화학 봉지 필름 및 이를 포함하는 유기전자장치
US9368490B2 (en) * 2014-10-29 2016-06-14 Eastman Kodak Company Enhancement-depletion mode inverter with two transistor architectures
US9368491B2 (en) * 2014-10-29 2016-06-14 Eastman Kodak Company Enhancement mode inverter with variable thickness dielectric stack
JP6546387B2 (ja) * 2014-10-28 2019-07-17 株式会社ジャパンディスプレイ 表示装置
WO2016084688A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法
KR102342804B1 (ko) * 2014-12-30 2021-12-22 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102350366B1 (ko) * 2014-12-31 2022-01-11 엘지디스플레이 주식회사 유기 발광 표시 장치
JP6758844B2 (ja) * 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
JP2017003976A (ja) * 2015-06-15 2017-01-05 株式会社半導体エネルギー研究所 表示装置
JP2017022377A (ja) * 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
WO2017073459A1 (ja) * 2015-10-27 2017-05-04 パイオニア株式会社 発光システム
US10297331B2 (en) 2015-10-30 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20170068028A (ko) * 2015-12-09 2017-06-19 엘지디스플레이 주식회사 반사형 표시장치
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure
US10580842B2 (en) * 2016-03-03 2020-03-03 Pioneer Corporation Light-emitting device and light-emitting system
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
TWI729030B (zh) * 2016-08-29 2021-06-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
JP6326518B2 (ja) * 2017-03-02 2018-05-16 株式会社ジャパンディスプレイ 液晶表示装置
WO2018180723A1 (ja) * 2017-03-27 2018-10-04 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP2018195632A (ja) * 2017-05-15 2018-12-06 株式会社ジャパンディスプレイ 半導体装置および表示装置
JP2020021814A (ja) * 2018-07-31 2020-02-06 株式会社リコー 電界効果型トランジスタの製造方法、並びに表示素子、画像表示装置、及びシステム
KR20200070493A (ko) * 2018-12-07 2020-06-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200097856A (ko) * 2019-02-08 2020-08-20 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6881541B2 (ja) * 2019-10-09 2021-06-02 ダイキン工業株式会社 含フッ素ポリマーを含有する組成物および架橋物
JP7398926B2 (ja) 2019-10-23 2023-12-15 上海天馬微電子有限公司 液晶表示装置
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818070A (en) * 1994-07-07 1998-10-06 Semiconductor Energy Laboratory Company, Ltd. Electro-optical device incorporating a peripheral dual gate electrode TFT driver circuit
TW200530726A (en) * 2004-03-04 2005-09-16 Au Optronics Corp Liquid crystal display panel and tft array substrate thereof
US20070072439A1 (en) * 2005-09-29 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW200802848A (en) * 2006-06-15 2008-01-01 Au Optronics Corp Dual-gate transistor and pixel structure using the same
TW200816486A (en) * 2006-09-22 2008-04-01 Wintek Corp Thin-film transistor array and method for manufacturing the same

Family Cites Families (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH07119915B2 (ja) * 1989-01-27 1995-12-20 日本電気株式会社 薄膜電界効果型トランジスタ素子アレイ
JPH03222369A (ja) * 1990-01-18 1991-10-01 Samsung Electron Devices Co Ltd 薄膜トランジスタ及びその製造方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH055898A (ja) * 1991-06-27 1993-01-14 Casio Comput Co Ltd 薄膜素子形成パネル
JPH05251705A (ja) * 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3286152B2 (ja) 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3603496B2 (ja) * 1996-08-26 2004-12-22 凸版印刷株式会社 液晶表示装置用電極板
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000180892A (ja) * 1998-12-17 2000-06-30 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP4008133B2 (ja) * 1998-12-25 2007-11-14 株式会社半導体エネルギー研究所 半導体装置
KR100525044B1 (ko) * 1999-02-10 2005-10-31 엘지.필립스 엘시디 주식회사 박막 트랜지스터형 광 감지소자 제조방법
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2002055660A (ja) * 2000-08-11 2002-02-20 Casio Comput Co Ltd 電子装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6828584B2 (en) 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004055843A (ja) * 2002-07-19 2004-02-19 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ又は半導体装置及びそれらの設計方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR20050079717A (ko) * 2004-02-06 2005-08-11 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5117667B2 (ja) * 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル
JP2006245031A (ja) * 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
KR100646975B1 (ko) * 2005-09-12 2006-11-23 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
JP5129473B2 (ja) 2005-11-15 2013-01-30 富士フイルム株式会社 放射線検出器
JP4904789B2 (ja) * 2005-11-30 2012-03-28 凸版印刷株式会社 薄膜トランジスタ
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
TW200736786A (en) 2006-03-31 2007-10-01 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5135709B2 (ja) * 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4179393B2 (ja) 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
TWI675358B (zh) 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
CN100547800C (zh) * 2006-10-19 2009-10-07 元太科技工业股份有限公司 薄膜晶体管阵列基板及电子墨水显示装置
JP2008134625A (ja) * 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及び電子機器
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) * 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
WO2008099700A1 (ja) * 2007-02-16 2008-08-21 Sharp Kabushiki Kaisha ダブルゲートトランジスタおよびその製造方法ならびにダブルゲートトランジスタを備えるアクティブマトリクス基板
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5242083B2 (ja) * 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
WO2009019920A1 (ja) * 2007-08-09 2009-02-12 Sharp Kabushiki Kaisha 回路基板及び表示装置
JP5307994B2 (ja) * 2007-08-17 2013-10-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP2009130209A (ja) 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI749283B (zh) 2008-11-28 2021-12-11 日商半導體能源研究所股份有限公司 液晶顯示裝置
US20100224880A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011007675A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011010545A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102576732B (zh) 2009-07-18 2015-02-25 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法
KR101929726B1 (ko) 2009-07-18 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818070A (en) * 1994-07-07 1998-10-06 Semiconductor Energy Laboratory Company, Ltd. Electro-optical device incorporating a peripheral dual gate electrode TFT driver circuit
TW200530726A (en) * 2004-03-04 2005-09-16 Au Optronics Corp Liquid crystal display panel and tft array substrate thereof
US20070072439A1 (en) * 2005-09-29 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW200802848A (en) * 2006-06-15 2008-01-01 Au Optronics Corp Dual-gate transistor and pixel structure using the same
TW200816486A (en) * 2006-09-22 2008-04-01 Wintek Corp Thin-film transistor array and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741172B (zh) * 2017-12-22 2021-10-01 南亞科技股份有限公司 半導體結構及其製備方法

Also Published As

Publication number Publication date
KR20180071402A (ko) 2018-06-27
KR20150080028A (ko) 2015-07-08
WO2011010544A1 (en) 2011-01-27
JP6585778B2 (ja) 2019-10-02
CN105070749B (zh) 2019-08-09
JP5683049B2 (ja) 2015-03-11
CN105070749A (zh) 2015-11-18
US20140209902A1 (en) 2014-07-31
US8729550B2 (en) 2014-05-20
JP2020073952A (ja) 2020-05-14
CN102473733A (zh) 2012-05-23
JP2013084964A (ja) 2013-05-09
US8987048B2 (en) 2015-03-24
US20110012117A1 (en) 2011-01-20
JP2011044697A (ja) 2011-03-03
CN102473733B (zh) 2015-09-30
KR101929726B1 (ko) 2018-12-14
US20150155304A1 (en) 2015-06-04
KR101870460B1 (ko) 2018-06-22
JP2015130511A (ja) 2015-07-16
JP2023153828A (ja) 2023-10-18
JP2017028298A (ja) 2017-02-02
KR101768786B1 (ko) 2017-08-16
JP5145381B2 (ja) 2013-02-13
TW201133786A (en) 2011-10-01
JP2022003693A (ja) 2022-01-11
JP2018163375A (ja) 2018-10-18
KR20120049886A (ko) 2012-05-17
US9184185B2 (en) 2015-11-10

Similar Documents

Publication Publication Date Title
JP7408748B2 (ja) 半導体装置の作製方法
JP7325490B2 (ja) 表示装置
TWI559499B (zh) 半導體裝置及半導體裝置製造方法
JP5926411B2 (ja) 半導体装置
TWI629769B (zh) 半導體裝置和其製造方法
TWI557879B (zh) 電子裝置
TWI515872B (zh) 半導體裝置及其製造方法