KR20120049886A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 일 목적은 반도체 장치의 제조 코스트를 저감하는 것이다. 본 발명의 일 목적은 반도체 장치의 개구율을 향상시키는 것이다. 본 발명의 일 목적은 반도체 장치의 표시부가 보다 고해상의 화상을 표시하도록 하는 것이다. 또한, 본 발명의 일 목적은 고속 구동이 가능한 반도체 장치를 제공하는 것이다. 반도체 장치는 1개의 기판 위에 구동 회로부와 표시부를 포함한다. 상기 구동 회로부는, 소스 전극 및 드레인 전극은 금속을 이용하여 형성되고 채널 층은 산화물 반도체를 이용하여 형성된 구동 회로용 TFT와, 금속을 이용하여 형성된 구동 회로용 배선을 포함한다. 상기 표시부는, 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성되고 반도체층은 산화물 반도체를 이용하여 형성된 화소용 TFT와, 산화물 도전체를 이용하여 형성된 표시부용 배선을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 지칭하며, 표시 장치 등의 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
투광성을 갖는 금속 산화물이 반도체 장치에 있어서 이용되고 있다. 예를 들면, 산화 인듐 주석(ITO) 등의 도전성을 구비하는 금속 산화물(이하, 산화물 도전체라고 함)은, 액정 디스플레이 등의 표시 장치에서 필요하게 되는 투명 전극 재료로서 사용되고 있다.
덧붙여, 반도체 특성을 나타내는 재료로서 투광성을 갖는 금속 산화물이 주목받고 있다. 예를 들면, In-Ga-Zn-O계 산화물 등은, 액정 디스플레이 등의 표시 장치에서 필요하게 되는 반도체 재료로서 사용하는 것이 기대되고 있다. 특히, 이들은 박막 트랜지스터(이하, TFT라고 함)의 채널층에 적용하는 것이 기대되고 있다.
반도체 특성을 구비한 금속 산화물(이하, 산화물 반도체라고 함)을 포함하는 TFT는, 저온 프로세스에 의해 형성하는 것이 가능하다. 따라서, 표시 장치 등에서 이용되는 아몰퍼스 실리콘을 대체 또는 능가하는 재료로서 산화물 반도체에 대한 기대가 높아지고 있다.
또한, 산화물 도전체 및 산화물 반도체는 투광성을 갖는다. 따라서, 이들 재료를 이용해서 TFT를 형성함으로써, 투광성을 갖는 TFT를 형성할 수 있다(예를 들면, 비특허문헌1 참조).
또한, 산화물 반도체를 포함하는 TFT는, 전계 효과 이동도가 높다. 그 때문에, 해당 TFT를 이용하여, 표시 장치 등의 구동 회로를 구성할 수도 있다(예를 들면, 비특허문헌2 참조).
T. Nozawa, "Transparent Circuitry", 닛케이 일렉트로닉스, 2007. 8. 27, No. 959, pp. 39-52 T. Osada 외, "Development of Driver-Integrated Panel using Amorphous In-Ga-Zn-Oxide TFT", Proc. SID'09 Digest, 2009, pp. 184-187
본 발명의 일 양태는, 반도체 장치의 제조 코스트를 저감하는 것을 과제로 한다.
또한, 본 발명의 일 양태는, 반도체 장치의 개구율을 향상시키는 것을 과제로 한다.
또한, 본 발명의 일 양태는, 반도체 장치의 표시부가 보다 고해상도의 화상을 표시하도록 하는 것을 과제로 한다.
또한, 본 발명의 일 양태는, 고속 구동이 가능한 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 일 양태는, 동일 기판 상에 구동 회로부와 표시부를 포함하는 표시 장치이다. 해당 구동 회로부는, 구동 회로용 TFT와 구동 회로용 배선을 포함한다. 구동 회로용 TFT의 소스 전극(소스 전극층이라고도 함) 및 드레인 전극(드레인 전극층)은 금속을 이용하여 형성된다. 또한, 구동 회로용 TFT의 채널층은 산화물 반도체를 이용하여 형성된다. 구동 회로용 배선은 금속을 이용하여 형성된다. 해당 표시부는, 화소용 TFT와 표시부용 배선을 포함한다. 화소용 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소용 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 표시부용 배선은 산화물 도전체를 이용하여 형성된다.
또한, 비특허문헌1에는, 구체적인 TFT의 제조 공정 및 표시 장치에 포함되는 다른 소자(예를 들면, 용량 소자)의 구조는 개시되어 있지 않다. 또한, 동일 기판 상에 구동 회로 및 투광성을 갖는 TFT를 형성하는 기재도 없다.
본 발명의 일 실시형태의 반도체 장치는, 동일 기판 상에, 구동 회로용 TFT를 포함하는 구동 회로부, 및 화소용 TFT를 포함하는 표시부가 형성된다. 따라서, 해당 반도체 장치의 제조 코스트를 저감할 수 있다.
또한, 본 발명의 일 실시형태의 반도체 장치는, 표시부가 화소용 TFT 및 표시부 배선을 포함한다. 화소용 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소용 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 표시부 배선은 산화물 도전체를 이용하여 형성된다. 즉, 해당 반도체 장치에서는, 화소용 TFT 및 표시부용 배선이 형성된 영역을 개구부로서 사용할 수 있다. 따라서, 해당 반도체 장치의 개구율을 향상시킬 수 있다.
또한, 본 발명의 일 실시형태의 반도체 장치는, 표시부가 화소용 TFT 및 표시부 배선을 포함한다. 화소용 TFT의 소스 전극 및 드레인 전극은 산화물 도전체를 이용하여 형성된다. 화소용 TFT의 반도체층은 산화물 반도체를 이용하여 형성된다. 표시부 배선은 산화물 도전체를 이용하여 형성된다. 즉, 해당 반도체 장치에서는, 화소용 TFT의 사이즈에 제한되는 일없이 화소 사이즈를 설계할 수 있다. 따라서, 해당 반도체 장치의 표시부가 보다 고해상의 화상을 표시하도록 하는 것이 가능하다.
또한, 본 발명의 일 실시형태의 반도체 장치는, 구동 회로부가 구동 회로용 TFT와 구동 회로용 배선을 포함한다. 구동 회로용 TFT의 소스 전극 및 드레인 전극은 금속을 이용하여 형성된다. 구동 회로용 TFT의 채널층은 산화물 반도체를 이용하여 형성된다. 구동 회로용 배선은 금속을 이용하여 형성된다. 즉, 해당 반도체 장치에서는, 구동 회로가 높은 전계 효과 이동도를 나타내는 TFT와, 저항이 낮은 배선을 포함한다. 따라서, 해당 반도체 장치를 고속 구동 가능하다.
또한, 본 명세서 중에서 이용하는 산화물 반도체는, InMO3(ZnO)m(m>0)으로 표기되는 재료의 박막을 형성하고, 이 박막을 산화물 반도체층으로서 포함하는 박막 트랜지스터를 형성한다. 또한, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택되는 하나 이상의 금속 원소를 나타낸다. 예를 들면, M으로서는, Ga이거나, 또는 Ga와 Ni 또는 Ga와 Fe 등, Ga와 Ga 이외의 상기 금속 원소가 될 수 있다. 또한, 상기 산화물 반도체에 있어서, 어떤 경우에는, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 등의 천이 금속 원소, 또는 해당 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에서는, InMO3(ZnO)m(m>0)으로 그 재료가 표기되는 산화물 반도체층 중, M으로서 Ga를 포함하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 산화물 반도체로서, 상기한 산화물 반도체 외에도, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체를 적용할 수 있다. 또한, 상기 산화물 반도체층에 산화 규소를 포함시켜도 좋다. 결정화를 방해하는 산화 규소(SiOX(x>0))를 산화물 반도체층에 포함시킴으로써, 제조 공정에 있어서 산화물 반도체층의 형성 후의 열처리 중에 산화물 반도체층의 결정화를 억제할 수 있다. 산화물 반도체층은 아몰퍼스인것이 바람직하지만, 부분적으로 결정화되어도 된다.
상기 산화물 반도체는 In을 포함하는 것이 바람직하다. 보다 바람직하게는, 상기 산화물 반도체는 In 및 Ga를 포함한다. i형(진성) 산화물 반도체를 얻는데는, 탈수화 또는 탈수소화가 효과적이다.
질소 또는 희가스(예컨대, 아르곤이나 헬륨) 등의 불활성 기체 분위기에서, 혹은 감압하에서 열처리를 행한 경우, 산화물 반도체층은 열처리에 의해 산소 결핍형 산화물 반도체층이 되어서, 저저항 산화물 반도체층, 즉 n형(n-형) 산화물 반도체층이 된다. 그 후, 산화물 반도체층에 접촉하는 산화물 절연막의 형성을 행하여 산화물 반도체층을 산소 과잉 상태로 함으로써, 고저항 산화물 반도체층, 즉 i형 산화물 반도체층이 된다. 따라서, 전기 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 형성하여 제공하는 것이 가능하다.
탈수화 또는 탈수소화에서는, 질소 또는 희가스(예컨대, 아르곤이나 헬륨) 등의 불활성 기체 분위기하, 혹은 감압하에서의 350℃ 이상, 바람직하게는 400℃ 이상, 그리고 기판의 왜곡점 미만의 온도에서 열처리를 행하여, 산화물 반도체층에 포함된 수분 등의 불순물을 저감한다.
탈수화 또는 탈수소화를 거친 산화물 반도체층에 대해 행해지는 열처리 조건은, 탈수화 또는 탈수소화를 거친 후의 산화물 반도체층에 대하여 TDS(Thermal Desorption Spectroscopy)에 의해 450℃까지 측정을 행해도, 물의 2개의 피크 또는 300℃ 부근에서의 물의 적어도 1개의 피크는 검출되지 않도록 설정된다. 따라서, 탈수화 또는 탈수소화가 행해진 산화물 반도체층을 포함한 박막 트랜지스터에 대하여 TDS에 의해 450℃까지 측정을 행해도, 적어도 300℃ 부근에서의 물의 피크는 검출되지 않는다.
그리고, 산화물 반도체층을, 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터, 탈수화 또는 탈수소화를 행하는데 사용된 동일한 로에서 대기에 접촉시키지 않고 냉각시킴으로써, 해당 산화물 반도체층에 물 또는 수소를 다시 혼입시키지 않는 것이 중요하다. 탈수화 또는 탈수소화를 행하여, 산화물 반도체층을 저저항 산화물 반도체층, 즉 n형(예를 들어, N-형 또는 N+형) 산화물 반도체층으로 변화시킨 후, 해당 산화물 반도체층을 고저항 산화물 반도체층으로 변화시켜서 i형 반도체층으로 하여 얻어진 산화물 반도체층을 이용해서 박막 트랜지스터를 형성하면, 박막 트랜지스터의 임계값 전압을 플러스의 전압으로 할 수 있어서, 소위 노멀리 오프(normally-off)의 스위칭 소자를 실현할 수 있다. 박막 트랜지스터의 게이트 전압이 0V에 될 수 있는 한 가까운 플러스의 임계값 전압인 조건하에서 반도체 장치(표시 장치)의 채널이 형성되는 것이 바람직하다. 또한, 박막 트랜지스터의 임계값 전압이 마이너스이면, 박막 트랜지스터는, 게이트 전압이 0V일 때에도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리 온(normally-on)으로 되기 쉽다. 액티브 매트릭스형 표시 장치에서는, 회로에 포함되는 박막 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능에 영향을 준다. 특히, 박막 트랜지스터의 전기 특성 중, 임계값 전압(Vth)이 중요하다. 전계 효과 이동도가 높더라도 임계값 전압이 높거나 혹은 마이너스이면, 회로를 제어하는 것이 곤란하다. 임계값 전압이 높고, 그 임계값 전압의 절대값이 큰 박막 트랜지스터의 경우, 해당 TFT가 낮은 전압에서 구동되는 경우, TFT로서의 스위칭 기능을 완수할 수 없고, 부하가 될 우려가 있다. n채널형 박막 트랜지스터의 경우, 게이트 전압으로서 플러스의 전압을 인가한 후 채널이 형성되고, 드레인 전류가 유출되는 트랜지스터가 바람직하다. 구동 전압을 증가시키지 않으면 채널이 형성되지 않는 트랜지스터나, 마이너스의 전압이 인가되더라도 채널이 형성되어서 드레인 전류가 흐르는 트랜지스터는, 회로에 이용하는 박막 트랜지스터로서는 부적합하다.
또한, 가열 온도 T로부터 온도를 내리는 가스 분위기는, 가열 온도 T까지 온도를 높이는 가스 분위기와는 다른 가스 분위기로 변경해도 좋다. 예를 들면, 탈수화 또는 탈수소화를 행한 로를 사용하여, 대기에 접촉시키지 않고, 로 안을 고순도의 산소 가스, 고순도의 N2O 가스 또는 초건조(ultra-dry) 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)로 채워서 냉각을 행한다.
탈수화 또는 탈수소화를 행하는 열처리에 의해 막 내의 함유 수분을 저감시킨 후, 수분을 포함하지 않는 분위기(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)에서 서냉(또는 냉각)한 산화물 반도체막을 이용하여, 박막 트랜지스터의 전기 특성을 향상시킴과 함께, 양산성을 구비한 고성능의 박막 트랜지스터를 실현한다.
본 명세서에서는, 질소 또는 희가스(예컨대, 아르곤이나 헬륨) 등의 불활성 기체 분위기에서, 혹은 감압하에서의 열처리를 탈수화 또는 탈수소화를 위한 열처리라고 부른다. 본 명세서에서는, H2로서의 제거만이 아니라, H, OH 등의 제거도 탈수화 또는 탈수소화라고 편의상 부르는 것으로 한다.
질소 또는 희가스(예컨대, 아르곤이나 헬륨) 등의 불활성 기체 분위기에서, 혹은 감압하에서 열처리를 행하는 경우, 산화물 반도체층은 열처리에 의해 산소 결핍형 산화물 반도체층이 되어서, 저저항 산화물 반도체층, 즉 n형(N-형) 산화물 반도체층이 된다. 그 후에, 산소 결핍형 영역인 고저항 드레인 영역(HRD 영역이라고도 부름)으로서 드레인 전극층과 겹치는 영역이 형성된다.
구체적으로는, 고저항 드레인 영역의 캐리어 농도는, 1×1017/cm3 이상이며, 적어도 채널 형성 영역의 캐리어 농도(1×1017/cm3 미만)보다 높다. 또한, 본 명세서의 캐리어 농도는, 실온에서 홀(Hall) 효과 측정으로부터 구한 캐리어 농도이다.
또한, 산화물 반도체층과 금속 재료를 이용하여 형성되는 드레인 전극층 사이에 저저항 드레인 영역(LRN 영역으로도 부름)을 형성해도 좋다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는, 고저항 드레인 영역(HRD 영역)보다 높으며, 예를 들면, 1×1020/cm3 이상 그리고 1×1021/cm3 이하의 범위 내이다.
그리고나서, 탈수화 또는 탈수소화를 거친 산화물 반도체층의 적어도 일부를 산소 과잉 상태로 함으로써, 고저항 산화물 반도체층, 즉 i형 산화물 반도체층으로하여 채널 형성 영역을 형성한다. 또한, 탈수화 또는 탈수소화를 거친 산화물 반도체층을 산소 과잉 상태로 하는 처리로서는, 탈수화 또는 탈수소화를 거친 산화물 반도체층에 접촉하는 산화물 절연막의 스퍼터링 방법에 의한 성막, 산화물 절연막 성막 후의 열처리, 산소를 포함하는 분위기에서의 산화물 절연막 성막 후 열처리, 산화물 절연막 성막 후의 불활성 가스 분위기에서 열처리한 후에 산소 분위기에서 냉각하는 처리, 산화물 절연막 성막 후 불활성 가스 분위기에서 열처리한 후 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)에서 냉각하는 처리 등이 행해진다.
또한, 탈수화 또는 탈수소화를 거친 산화물 반도체층의 적어도 일부(게이트 전극층과 겹치는 부분)를 채널 형성 영역으로서 이용하기 위해서, 산화물 반도체층을 선택적으로 산소 과잉 상태로 함으로써, 고저항 산화물 반도체층, 즉 i형 산화물 반도체층으로 된다. 탈수화 또는 탈수소화를 거친 산화물 반도체층 상에 접촉하여 Ti 등의 금속 전극을 포함하는 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층과 겹치지 않는 노출 영역을 선택적으로 산소 과잉 상태로 하는 방식으로 하여, 채널 형성 영역을 형성할 수 있다. 노출 영역을 선택적으로 산소 과잉 상태로 할 경우, 소스 전극층과 겹치는 제1 고저항 드레인 영역과, 드레인 전극층과 겹치는 제2 고저항 드레인 영역이 형성되고, 제1 고저항 드레인 영역과 제2 고저항 드레인 영역 사이에 채널 형성 영역이 형성된다. 즉, 채널 형성 영역은 소스 전극층과 드레인 전극층 사이에 자기 정합적으로 형성된다.
따라서, 전기 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 형성하여 제공하는 것이 가능하다.
또한, 드레인 전극층(및 소스 전극층)과 중첩하는 산화물 반도체층에 있어서 고저항 드레인 영역을 형성하는 것에 의해, 구동 회로를 형성했을 때의 신뢰성을 향상시킬 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층으로부터 고저항 드레인 영역 및 채널 형성 영역까지 도전성을 단계적으로 변화시킬 수 있는 구조를 채용할 수 있다. 드레인 전극층에 고전원 전위 VDD를 공급하는 배선을 접속해서 동작시킬 경우, 게이트 전극층과 드레인 전극층과의 사이에 고전계가 인가되어도, 고저항 드레인 영역이 버퍼로서의 역할을 하기 때문에 고전계가 국소적으로 인가되지 않고, 따라서 트랜지스터의 내압을 향상시킬 수 있다.
또한, 금속 재료를 이용하여 형성되는 드레인 전극층(및 소스 전극층)과 산화물 반도체층과의 사이에 저저항 드레인 영역(LRN 영역으로도 부름)을 형성해도 좋다. 저저항 드레인 영역(LRN 영역으로도 부름)은 트랜지스터의 내압을 보다 향상시킬 수 있다.
또한, 드레인 전극층(및 소스 전극층)과 중첩하는 산화물 반도체층에 있어서 고저항 드레인 영역을 형성함으로써, 구동 회로를 형성했을 때의 채널 형성 영역에서의 리크 전류를 저감할 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층과 소스 전극층과의 사이에 흐르는 트랜지스터의 리크 전류가, 드레인 전극층, 드레인 전극층측의 고저항 드레인 영역, 채널 형성 영역, 소스 전극층측의 고저항 드레인 영역, 소스 전극층으로 순차적으로 흐른다. 이 경우, 채널 형성 영역에서는, 드레인 전극층측의 저저항의 n형 영역에서 채널 형성 영역으로 흐르는 리크 전류를, 트랜지스터가 오프시에 고저항으로 되는 게이트 절연층과 채널 형성 영역 사이의 계면 근방에 집중시킬 수 있다. 따라서, 백 채널부(게이트 전극층으로부터 떨어져 있는 채널 형성 영역의 표면의 일부)에서의 리크 전류의 량을 저감할 수 있다.
또한, 소스 전극층과 겹치는 제1 고저항 드레인 영역과, 드레인 전극층과 겹치는 제2 고저항 드레인 영역은, 게이트 전극층의 폭에 의존하지만, 게이트 전극층의 일부와 게이트 절연층을 개재하여 중첩하고, 드레인 전극층의 단부 근방의 전계 강도를 보다 효과적으로 완화시킬 수 있다.
즉, 본 발명의 일 실시형태인 반도체 장치는, 동일 기판 상에 제1 박막 트랜지스터를 포함하는 구동 회로와, 제2 박막 트랜지스터를 포함하는 화소부를 포함하고 있다. 제2 박막 트랜지스터는, 기판 상에 보텀 게이트 전극과, 보텀 게이트 전극 위에 게이트 절연층과, 게이트 절연층 위에 산화물 반도체층과, 산화물 반도체층의 일부와 접촉하는 제2 채널 보호층과, 제2 채널 보호층 및 산화물 반도체층 위에 소스 전극 및 드레인 전극과, 제2 채널 보호층 위에 화소 전극층을 포함하고 있다. 또한, 제2 박막 트랜지스터의 보텀 게이트 전극, 게이트 절연층, 산화물 반도체층, 소스 전극, 드레인 전극, 제2 채널 보호층 및 화소 전극층은 투광성을 갖고 있다. 또한, 제1 박막 트랜지스터의 소스 전극 및 드레인 전극용의 재료는, 제2 박막 트랜지스터의 소스 전극 및 드레인 전극용의 재료와 상이하고, 제2 박막 트랜지스터의 소스 전극 및 드레인 전극보다 저저항의 도전 재료이다.
또한, 본 발명의 다른 실시형태는, 전술한 반도체 장치에 있어서, 제1 박막 트랜지스터는, 제1 박막 트랜지스터의 산화물 반도체층의 일부와 접촉하는 제1 채널 보호층과, 제1 채널 보호층 및 산화물 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 반도체 장치이다.
또한, 본 발명의 다른 실시형태는, 전술한 반도체 장치에 있어서, 제1 박막 트랜지스터는, 제1 박막 트랜지스터의 산화물 반도체층의 일부와 접촉하는 제1 채널 보호층과, 제1 채널 보호층 및 산화물 반도체층 위에 소스 전극 및 드레인 전극과, 채널 형성 영역 위에 제1 채널 보호층을 개재하여 백-게이트 전극을 갖는 반도체 장치이다.
또한, 본 발명의 다른 실시형태는, 전술한 반도체 장치에 있어서, 제1 채널 보호층과 제2 채널 보호층은, 동일한 투광성을 갖는 절연 재료를 이용하여 형성되는 반도체 장치이다.
또한, 본 발명의 다른 실시형태는, 전술한 반도체 장치에 있어서, 제1 박막 트랜지스터의 소스 전극 및 드레인 전극은, 제각기, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소를 사용하여 형성되거나, 혹은 이들의 합금막을 조합하여 형성한 적층막인 반도체 장치이다.
또한, 본 발명의 다른 실시형태는, 전술한 반도체 장치에 있어서, 상기 제2 박막 트랜지스터의 소스 전극층, 드레인 전극층 및 화소 전극층은, 산화인듐, 산화인듐 및 산화주석의 합금, 산화인듐 및 산화아연의 합금, 또는 산화아연을 이용하여 형성된 반도체 장치이다.
또한, 본 발명의 다른 실시형태는, 전술한 반도체 장치에 있어서, 동일 기판 상에 용량부를 포함하는 반도체 장치이다. 용량부는, 용량 배선 및 해당 용량 배선과 겹치는 용량 전극을 포함한다. 용량 배선 및 용량 전극은 투광성을 갖는다.
안정된 전기 특성을 갖는 박막 트랜지스터를 제공할 수 있다. 그러므로, 전기 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
첨부 도면에서,
도 1의 (a), (b), (c) 및 (d)는 박막 트랜지스터를 설명하는 도면.
도 2의 (a) 내지 (c)는 박막 트랜지스터 제조 방법을 설명하는 도면.
도 3의 (a) 내지 (c)는 박막 트랜지스터 제조 방법을 설명하는 도면.
도 4의 (a), (b), (c) 및 (d)는 박막 트랜지스터를 설명하는 도면.
도 5의 (a) 내지 (c)는 박막 트랜지스터 제조 방법을 설명하는 도면.
도 6의 (a) 내지 (c)는 박막 트랜지스터 제조 방법을 설명하는 도면.
도 7은 박막 트랜지스터를 설명하는 도면.
도 8은 박막 트랜지스터를 설명하는 도면.
도 9의 (a) 및 (b)는 반도체 장치를 설명하는 도면.
도 10의 (a) 및 (b)는 반도체 장치를 설명하는 도면.
도 11a 및 11b는 반도체 장치를 설명하는 도면.
도 12a, 12b 및 12c는 표시 장치를 설명하는 도면.
도 13a 및 도 13b는 표시 장치를 설명하는 도면.
도 14는 반도체 장치의 화소의 등가 회로를 설명하는 도면.
도 15a 내지 15c는 표시 장치를 설명하는 도면.
도 16a 및 16b는 반도체 장치의 블록도를 설명하는 도면.
도 17a 및 17b는 표시 장치를 설명하는 도면.
도 18a 내지 18c는 표시 장치를 설명하는 도면.
도 19a 및 19b는 표시 장치를 설명하는 도면.
도 20은 표시 장치를 설명하는 도면.
도 21은 표시 장치를 설명하는 도면.
도 22는 전자 서적의 일례를 나타내는 외관도.
도 23a 및 23b는 텔레비전 장치 및 디지털 포토 프레임의 예를 나타내는 외관도.
도 24a 및 24b는 게임기의 예를 나타내는 외관도.
도 25a 및 25b는 휴대형 컴퓨터 및 휴대 전화의 일례를 나타내는 외관도.
도 26은 반도체 장치를 설명하는 도면.
도 27은 반도체 장치를 설명하는 도면.
도 28은 반도체 장치를 설명하는 도면.
도 29는 반도체 장치를 설명하는 도면.
도 30은 반도체 장치를 설명하는 도면.
도 31은 반도체 장치를 설명하는 도면.
도 32는 반도체 장치를 설명하는 도면.
도 33은 반도체 장치를 설명하는 도면.
도 34는 반도체 장치를 설명하는 도면.
도 35는 반도체 장치를 설명하는 도면.
도 36은 반도체 장치를 설명하는 도면.
도 37은 반도체 장치를 설명하는 도면.
도 38은 반도체 장치를 설명하는 도면.
도 39는 반도체 장치를 설명하는 도면.
도 40은 반도체 장치를 설명하는 도면.
실시형태에 대해 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 사상 및 범위로부터 일탈하는 일 없이 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 그러므로, 본 발명은 이하에 기재하는 실시형태의 기재 내용으로 한정해서 해석되어서는 안된다. 또한, 이하 설명하는 본 발명의 구성에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 서로 다른 도면 간에 동일한 부호를 부여하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 실시형태인 박막 트랜지스터 및, 그 제조 방법에 대해 설명한다.
도 1의 (a)에, 제각기 본 발명의 일 실시형태인 박막 트랜지스터(141) 및 박막 트랜지스터(142)의 단면도를 나타낸다. 박막 트랜지스터(141 및 142)는 기판(100) 위에 형성되며, 양자 모두가 보텀 게이트형 박막 트랜지스터이다. 박막 트랜지스터(141)는 구동 회로에 대해 제공되고, 박막 트랜지스터(142)는 화소에 대해 제공되어 있다.
도 1의 (c)는 구동 회로에 대해 제공되는 채널 스톱형 박막 트랜지스터(141)의 평면도이며, 도 1의 (a)는 도 1의 (c)의 선 C1-C2에 있어서의 단면도이다. 또한, 도 1의 (b)는 도 1의 (c)의 선 C3-C4에 있어서의 단면도이다.
또한, 도 1의 (d)는 화소에 대해 제공되는 채널 스톱형 박막 트랜지스터(142)의 평면도이며, 도 1의 (a)는 도 1의 (d)의 선 D1-D2에 있어서의 단면도이다. 또한, 도 1의 (b)는 도 1의 (d)의 선 D3-D4에 있어서의 단면도이다.
박막 트랜지스터(141)는, 제각기 기판(100) 위에 형성된, 제1 보텀 게이트 전극(111)과, 게이트 절연막(102)과, 제3 산화물 반도체층(113c)과 제4 산화물 반도체 영역(113d)을 포함하는 산화물 반도체층(113)과, 제1 채널 보호층(116)과, 소스 전극 및 드레인 전극을 포함한다. 또한, 소스 전극 및 드레인 전극은, 가시광을 투과하는 제1 도전층(114a) 위에 제2 도전층(115a)을 적층한 도전층과, 가시광을 투과하는 제1 도전층(114b) 위에 제2 도전층(115b)을 적층한 도전층을 이용해서 형성되어 있다. 또한, 제1 채널 보호층(116)에 접촉해서 이들을 덮는 제1 보호 절연막(107)이 형성되어 있다. 제1 보호 절연막(107) 위에는 제2 보호 절연막(108)이 형성되어 있다. 또한, 제2 보호 절연막(108) 위에 형성되고, 제3 산화물 반도체층(113c)과 중첩하는 백-게이트 전극(129)이 형성되어 있다.
또한, 소스 전극 및 드레인 전극의 하면과 접촉하는 저저항의 제4 산화물 반도체 영역(113d)은, 채널 보호층에 대하여 자기 정합적으로 형성되어 있다. 또한, 본 실시형태에서 설명하는 박막 트랜지스터(141)는, 채널 스톱형의 일 실시형태이다.
또한, 액정 표시 장치에 있어서, 동일 기판 상에 화소부와 구동 회로를 형성할 경우, 구동 회로에 있어서, 인버터 회로, NAND 회로, NOR 회로 또는 래치 회로 등의 논리 게이트를 구성하는 박막 트랜지스터나, 센스 앰프, 정전압 발생 회로 또는 VCO 등의 아날로그 회로를 구성하는 박막 트랜지스터에서는, 소스 전극과 드레인 전극 사이에 정극성만이나, 혹은 부극성만이 인가된다. 따라서, 내압이 요구되는 일방의 제4 산화물 반도체 영역(113d)을 타방의 제4 산화물 반도체 영역(113d)보다 넓게 설계해도 좋다. 또한, 제4 산화물 반도체 영역(113d)이 보텀 게이트 전극과 겹치는 폭을 증가시켜도 좋다.
또한, 구동 회로에 대해 제공되는 박막 트랜지스터(141)로서는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라 복수의 채널 형성 영역을 포함하는 멀티 게이트 구조의 박막 트랜지스터도 이용할 수 있다.
또한, 산화물 반도체층(113)의 위에 겹치는 백-게이트 전극(129)을 형성한다. 산화물 반도체층(113)은 보텀 게이트 전극(111)과 백-게이트 전극(129) 사이에 배치된다. 백-게이트 전극(129)을 보텀 게이트 전극(111)과 전기적으로 접속하고 동일 전위로 함으로써, 산화물 반도체층(113)에 상하로부터 게이트 전압을 인가할 수 있다. 또한, 보텀 게이트 전극(111)과 백-게이트 전극(129)을 다른 전위로 하면, 예를 들면, 그들 중 하나가 고정 전위, GND 또는 0V를 갖는 경우에는, TFT의 전기 특성, 예를 들면 임계값 전압 등을 제어할 수 있다. 또한, 본 명세서 중에서는, 산화물 반도체층(113)의 상방에 겹쳐서 형성되는 도전층을, 그 전위에 관계없이 백-게이트 전극(129)이라고 부른다. 그러므로, 백-게이트 전극(129)은 플로팅 상태에 있을 수도 있다.
또한, 백-게이트 전극(129)과 산화물 반도체층(113)의 사이에는 제1 보호 절연막(107)과 제2 보호 절연막(108)을 적층한다.
박막 트랜지스터(142)는, 제각기 기판(100) 위에 형성된, 제2 보텀 게이트 전극(211)과, 게이트 절연막(102)과, 제3 산화물 반도체층(213c)과 제4 산화물 반도체 영역(213d)으로 이루어지는 산화물 반도체층(213)과, 제2 채널 보호층(216)과, 소스 전극 및 드레인 전극(214a 및 214b)을 포함한다. 또한, 제2 채널 보호층(216)에 접촉해서 이들을 덮는 제1 보호 절연막(107)이 형성된다. 제1 보호 절연막(107) 위에는 제2 보호 절연막(108)이 형성된다.
또한, 소스 전극 및 드레인 전극의 하면에서 접촉하는 저저항의 제4 산화물 반도체 영역(213d)은 자기 정합적으로 형성되어 있다. 또한, 본 실시형태에서 설명하는 박막 트랜지스터(142)는, 채널 스톱형의 일 실시형태이다. 또한, 제2 보호 절연막(108) 위에 박막 트랜지스터(142)와 중첩하도록 화소 전극(128)이 형성되어 있다.
액정 표시 장치에서는, 액정의 열화를 방지하기 위해 교류(AC) 구동이 행해지고 있다. 이 교류 구동에 의해, 일정한 기간마다 화소 전극층에 인가하는 신호 전위의 극성이 정극성 혹은 부극성으로 반전한다. 화소 전극층에 접속하는 TFT에서는, 한 쌍의 전극이 교대로 소스 전극과 드레인 전극의 역할을 한다. 본 명세서에서는, 화소의 박막 트랜지스터의 하나의 전극을 소스 전극이라 부르고, 다른 하나를 드레인 전극이라고 부르지만, 실제로는 교류 구동시에, 하나의 전극이 교대로 소스 전극과 드레인 전극으로서 기능한다. 또한, 리크 전류의 저감을 위해서, 화소에 대해 제공되는 박막 트랜지스터(142)의 제2 보텀 게이트 전극을 구동 회로에 대해 제공되는 박막 트랜지스터(141)의 제1 보텀 게이트 전극보다 좁게 해도 된다. 또한, 리크 전류의 저감을 위해서, 화소에 대해 제공되는 박막 트랜지스터(142)의 보텀 게이트 전극이, 소스 전극 또는 드레인 전극과 중첩되지 않도록 설계해도 된다.
또한, 화소에 대해 제공되는 박막 트랜지스터(142)로서는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명하였지만, 필요에 따라서, 복수의 채널 형성 영역을 포함하는 멀티 게이트 구조의 박막 트랜지스터도 이용할 수 있다.
또한, 박막 트랜지스터(142)에서는, 가시광을 투과하는 제3 산화물 반도체층(213c)과, 가시광을 투과하는 도전막을 이용하여 형성된 제2 보텀 게이트 전극(211) 및 소스 전극 및 드레인 전극(214a 및 214b)과, 가시광을 투과하는 기판(100)과, 가시광을 투과하는 제2 채널 보호층(216)과, 제1 보호 절연막(107)과, 제2 보호 절연막(108)을 이용하고 있다. 따라서, 박막 트랜지스터(142)는 가시광을 투과하는 소위 투명 트랜지스터이다.
도 2의 (a) 내지 (c), 및 도 3의 (a) 내지 (c)에는, 박막 트랜지스터(141 및 142)의 제조 공정의 단면도를 나타낸다.
기판(100)은 가시광을 투과하며 절연 표면을 갖는다. 구체적으로는, 알루미노실리케이트 글래스 기판, 알루미노붕소규소산 글래스 기판, 바륨 붕소규소산 글래스 기판과 같은 전자 산업에서 사용되어지는 임의의 글래스 기판("무알카리 글래스 기판"이라고도 불림), 본 제조 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 절연 표면을 갖는 기판(400)이 마더 글래스인 경우, 제1 세대(320㎜ × 400㎜), 제2 세대(400㎜ × 500㎜), 제3 세대(550㎜ × 650㎜), 제4 세대(680㎜ × 880㎜ 또는 730㎜ × 920㎜), 제5 세대(1000㎜ × 1200㎜ 또는 1100㎜ × 1250㎜), 제6 세대(1500㎜ × 1800㎜), 제7 세대(1900㎜ × 2200㎜), 제8 세대(2160㎜ × 2460㎜), 제9 세대(2400㎜ × 2800㎜ 또는 2450㎜ × 3050㎜), 제10 세대(2950㎜ × 3400㎜) 등의 크기의 임의의 기판을 이용할 수 있다.
또한, 기초 절연층을 기판(100)과 제1 보텀 게이트 전극(111)의 사이, 및 기판(100)과 제2 보텀 게이트 전극(211) 사이에 형성하여도 된다. 기초 절연층은, 기판(100)으로부터 불순물 원소(예를 들면, 소듐)가 박막 트랜지스터 내로 확산하는 것을 방지하는 절연막을 이용하여 형성할 수 있다. 예를 들면, 질화실리콘막, 산화실리콘막, 질화산화실리콘막 및 산화질화실리콘막으로부터 선택되는 하나 이상의 막을 이용할 수 있다.
절연 표면을 갖는 기판(100) 위에 제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211)을 형성한다. 제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211)은 가시광을 투과하는 도전막을 이용해서 형성한다.
제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211)은, 투광성을 갖는 도전성 재료, 예를 들면, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐주석산화물(이하, ITO라고 함), 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등의 투광성을 갖는 도전성 재료를 이용하여 형성된다. 그 두께는 50㎚ 내지 300㎚의 범위 내에서, 적절히 설정된다.
또한, 예를 들면, 질소 가스를 포함하는 분위기에서 스퍼터링 방법에 의해 In, Ga 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 이용해서 형성한 인듐, 갈륨, 및 아연을 포함하는 산질화물막을 이용할 수 있다. 혹은, Al-Zn-O계 비단결정막이나, 질소를 포함시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막(AZON막이라고도 함)을 이용해도 된다.
투광성을 갖는 도전막은, 스퍼터링 방법이나 진공증착법(예컨대, 전자빔 증착법)이나, 아크 방전 이온 도금법이나, 스프레이법을 이용하여 성막한다. 또한, 스퍼터링 방법을 이용할 경우, SiO2를 2중량% 내지 10중량% 포함하는 타깃을 이용해서 성막을 행하고, 투광성을 갖는 도전막에 결정화를 저해하는 SiOx(x>0)을 포함시켜서, 이후의 공정에서의 탈수화 또는 탈수소화를 위한 열처리시에 결정화되어 버리는 것을 억제하는 것이 바람직하다.
제1 보텀 게이트 전극(111)을 포함하는 배선층은, 제2 보텀 게이트 전극(211)과 동일하게, 가시광을 투과하는 도전성 재료를 이용해서 형성해도 된다. 혹은, 몰리브덴, 텅스텐 등의 내열성을 갖는 금속 재료, 또는 이들 원소 중 하나를 주성분으로 포함하는 합금 재료를 이용하여, 단층으로 또는 적층으로 형성해도 된다.
제1 보텀 게이트 전극(111)을 포함하는 배선층을 제2 보텀 게이트 전극(211)과 같은 도전막을 이용해서 형성하면, 공정수를 삭감할 수 있기 때문에 바람직하다. 또한, 제1 보텀 게이트 전극(111)을 포함하는 배선층을, 내열성을 갖는 금속 재료 또는 이를 주성분으로 하는 합금 재료를 이용하여 형성하면, 배선 저항을 저감할 수 있기 때문에 바람직하다.
예를 들면, 제1 보텀 게이트 전극(111)을 포함하는 배선층을 2층의 적층 구조로 하는 경우에는, 알루미늄층 상에 몰리브덴층이 적층된 2층 구조, 또는 구리층 상에 몰리브덴층을 적층한 2층 구조, 또는 구리층 상에 질화티타늄층 혹은 질화탄탈을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로 하는 경우에는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금의 층과, 질화티타늄층 또는 티타늄층을 적층한 3층 구조로 하는 것이 바람직하다.
본 실시형태에서는, 가시광을 투과하는 도전막을 기판(100)의 전체면에 형성한 후, 제1 포토리소그래피 공정을 행하여, 해당 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거함으로써 배선 및 전극(예컨대, 제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211)을 포함하는 게이트 배선, 용량 배선 및 단자 전극 등)을 형성한다.
다음으로, 제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211) 위에 게이트 절연막(102)을 형성한다. 본 실시형태에서는, 질화실리콘의 단층을 게이트 절연막(102)으로서 형성한다.
게이트 절연막(102)은, 산화실리콘층, 질화실리콘층, 산화질화실리콘층 및 질화산화실리콘층 중 어느 하나를 이용한 단층 또는 적층을 이용하여 형성할 수 있다. 여기에서는, 질화실리콘막의 단층을 이용한다.
게이트 절연막(102)의 성막 방법으로서는, 예를 들면, 플라즈마 CVD법 또는 스퍼터링 방법 등을 이용할 수 있다. 플라즈마 CVD법을 이용하는 경우에는, 원료 가스로서, SiH4과, 산소 및 질소의 어느 한쪽 또는 쌍방을 이용해서 산화질화실리콘층을 형성하면 된다. 또는, 산소와 질소 대신에, 일산화이질소 등을 이용해도 된다.
다음으로, 게이트 절연막(102) 위에, 산화물 반도체막을 형성한다.
산화물 반도체막으로서는, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, Zn-O계 산화물 반도체막을 이용할 수 있다. 본 실시형태에서는, In-Ga-Zn-O계 산화물 반도체 타깃을 이용해서 스퍼터링 방법에 의해 산화물 반도체막을 성막한다. 또는, 산화물 반도체막은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링 방법에 의해 형성할 수 있다. 또한, 스퍼터링 방법을 이용할 경우, SiO2를 2중량% 내지 10중량% 포함하는 타깃을 이용해서 성막을 행하고, 투광성 도전막에 결정화를 저해하는 SiOx(x>O)을 포함시켜서, 이후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 열처리시에 결정화되는 것을 억제하는 것이 바람직하다.
다음으로, 산화물 반도체막을 제2 포토리소그래피 공정에 의해 섬 형상의 제1 산화물 반도체층(113a 및 213a)으로 가공한다(도 2의 (a) 참조). 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크제트법으로 형성해도 된다. 레지스트 마스크를 잉크제트법으로 형성하는 경우, 포토마스크가 불필요하므로 제조 코스트를 저감할 수 있다.
또한, 산화물 반도체막을 스퍼터링 방법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링를 행하여, 게이트 절연막(102)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다.
역 스퍼터링이란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기에서 기판측에 RF 전원을 이용해서 전압을 인가하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 된다.
다음으로, 제1 산화물 반도체층(113a 및 213a)에 대하여, 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제1 열처리의 온도는, 350℃ 이상이고 왜곡점 미만, 바람직하게는 400℃ 이상으로 한다. 여기에서는, 가열 처리 장치의 하나로서의 어느 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 열처리를 행한 후, 대기에 접촉하는 일없이 당해 산화물 반도체를 냉각함으로써, 산화물 반도체층에의 물이나 수소의 재혼입을 방지한다. 이와 같이 하여, 제2 산화물 반도체층(113b 및 213b)을 얻는다(도 2의 (b) 참조).
본 실시형태에서는, 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터, 다시 물이 혼입되는 것을 억제하기에 충분한 온도까지 같은 로를 이용하고, 구체적으로는, 가열 온도 T로부터 100℃ 이상 내려갈 때까지 질소 분위기하에서 서냉한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 불활성 기체 분위기에서, 혹은 감압하에서 탈수화 또는 탈수소화를 행하여도 된다.
또한, 제1 열처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제1 열처리의 조건 또는 산화물 반도체층의 재료로 인해서, 산화물 반도체층이 결정화하여, 미세(micro)결정막 또는 다결정막으로 될 경우도 있다.
또한, 산화물 반도체층의 제1 열처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행할 수도 있다. 그 경우에는, 제1 열처리 후에, 열 장치로부터 기판을 취출하고나서, 제2 포토리소그래피 공정을 행한다.
또한, 산화물 반도체막의 성막 전에, 불활성 가스 분위기(질소, 헬륨, 네온, 아르곤 등), 산소 분위기, 혹은 감압하에서, 기판에 대해 열처리(400℃ 이상 그리고 기판의 왜곡점 미만)를 행하여, 게이트 절연층 내에 포함되는 수소 및 물 등의 불순물을 제거한다.
다음으로, 제2 산화물 반도체층(113b 및 213b)에 접촉하여, 채널 보호층이 되는 절연막을 형성한다. 제2 산화물 반도체층(113b 및 213b)과 접촉하는 채널 보호층이 되는 절연막은, 적어도 1㎚의 두께의 산화물 절연막을 이용하여 스퍼터링 방법에 의해 형성할 수 있다. 산화물 절연막에의 물, 수소 등의 불순물의 혼입을 방지하는 임의의 방법을 적절히 이용할 수 있다.
본 실시형태에서는, 산화물 절연막으로서 막 두께 300㎚의 산화규소막을 스퍼터링 방법을 이용해서 성막한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 되고, 본 실시형태에서는 100℃로 한다. 산화규소막의 스퍼터링 방법에 의한 성막은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서 행할 수 있다. 또한, 타깃으로서 산화규소 타깃 또는 규소 타깃을 이용할 수 있다. 예를 들면, 규소 타깃을 이용하여, 산소 및 질소를 포함하는 분위기에서, 스퍼터링 방법에 의해 산화규소막을 형성할 수 있다. 예컨대, 저저항 산화물 반도체층에 접촉해서 형성하는 채널 보호층은, 수분이나, 수소 이온이나, OH―등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 들 수 있다. 대표적으로는, 산화규소막, 질화산화규소막, 산화알루미늄막, 산화질화알루미늄막 등을 이용한다.
다음으로, 제3 포토리소그래피 공정을 행하여, 채널 보호층이 되는 절연막 위에 레지스트 마스크를 형성한다. 그리고나서, 에칭에 의해 불필요한 부분을 제거하여 제1 채널 보호층(116) 및 제2 채널 보호층(216)을 형성한다.
다음으로, 불활성 가스 분위기에서 제2 열처리(바람직하게는 200℃ 내지 400℃, 예를 들면 250℃ 내지 350℃)를 행한다(2의 (c) 참조). 예를 들면, 질소 분위기에서 250℃, 1시간의 제2 열처리를 행한다. 제2 열처리에서는, 제2 산화물 반도체층(113b)의 일부가 제1 채널 보호층(116)에 접촉한 상태에서, 그리고 제2 산화물 반도체층(213b)의 일부가 제2 채널 보호층(216)에 접촉한 상태에서 열처리가 행해진다. 또한, 제2 산화물 반도체층(113b)의 제1 채널 보호층(116)과 접촉하지 않고 있는 영역과, 제2 산화물 반도체층(213b)의 제1 채널 보호층(216)과 접촉하지 않고 있는 영역은, 불활성 가스 분위기에 노출된 상태에서 가열되며, 가열은 이러한 상태에서 행해진다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체막에 대하여 탈수화 또는 탈수소화를 위한 열처리를 행하여 저저항화한 후, 산화물 절연막을 이용하여 산화물 반도체막의 일부와 접촉하는 채널 보호층을 형성하고, 채널 보호층과 겹치는 영역 내로 과잉의 산소를 선택적으로 부가한다. 그 결과, 채널 보호층과 겹치는 채널 형성 영역은 i형이 된다. 본 명세서에서는, 이 i형 산화물 반도체를 제3 산화물 반도체라고 부른다. 따라서, 제1 채널 보호층(116)에 접촉한 상태에서 제2 열처리된 제2 산화물 반도체층(113b)의 일부는, 제3 산화물 반도체층(113c)이 되고, 제2 채널 보호층(216)에 접촉한 상태에서 제2 열처리된 제2 산화물 반도체층(213b)의 일부는, 제3 산화물 반도체층(213c)이 된다.
한편, 제2 산화물 반도체층(113b)의 제1 채널 보호층(116)에 접촉하지 않고 있는 영역과, 제2 산화물 반도체층(213b)의 제1 채널 보호층(216)에 접촉하지 않고 있는 영역에는, 자기 정합적으로 고저항 드레인 영역이 형성된다. 본 명세서에서는, 이 고저항 드레인 영역을 제4 산화물 반도체 영역이라고 부른다. 따라서, 제1 채널 보호층(116)에 접촉하지 않고 있는 제2 산화물 반도체층(113b)의 영역은 제4 산화물 반도체 영역(113d)이 되고, 제2 채널 보호층(216)에 접촉하지 않고 있는 제2 산화물 반도체층(213b)의 영역은 제4 산화물 반도체 영역(213d)이 된다.
다음으로, 게이트 절연막(102), 제4 산화물 반도체 영역(113d 및 213d) 위에 가시광을 투과하는 도전막을 형성한다.
투광성을 갖는 도전막의 성막 방법은, 스퍼터링 방법이나 진공증착법(전자빔 증착법 등)이나, 아크 방전 이온 도금법이나, 스프레이법을 이용한다. 도전층의 재료로서는, 가시광에 대하여 투광성을 갖는 도전 재료, 예를 들면, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-0계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계의 금속 산화물을 적용할 수 있다. 막 두께는 50㎚ 내지 300㎚의 범위 내에서 적절히 선택한다. 또한, 스퍼터링 방법을 이용할 경우, SiO2를 2중량% 내지 10중량% 포함하는 타깃을 이용해서 성막을 행하고, 투광성을 갖는 도전막에 결정화를 저해하는 SiOx(x>O)을 포함시켜서, 이후의 공정에서 행하는 열처리시에 결정화되는 것을 억제하는 것이 바람직하다.
다음으로, 가시광을 투과하는 도전막 위에 금속 도전막을 형성한다. 금속 도전막으로서는, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소, 이들 원소를 성분으로 함유하는 합금, 이들 원소를 조합하여 함유하는 합금 등이 있다. 또한, 티타늄층, 알루미늄층, 티타늄층이 이 순서로 적층된 3층의 적층 구조, 또는 몰리브덴층, 알루미늄층, 몰리브덴층을 이 순서로 적층한 3층의 적층 구조로 하는 것이 바람직하다. 물론, 금속 도전막으로서 단층, 2층, 또는 4층 이상의 적층 구조로 해도 된다.
다음으로, 제4 포토리소그래피 공정에 의해 레지스트 마스크(134)를 형성하고, 선택적으로 에칭을 행해서 가시광을 투과하는 도전막과 금속 도전막의 불필요한 부분을 제거하고, 가시광을 투과하는 도전막과 금속 도전막을 적층한 전극층을 형성한다(도 3의 (a) 참조).
또한, 이 에칭에 있어서, 제1 채널 보호층(116) 및 제2 채널 보호층(216)은 제3 산화물 반도체층(113c 및 213c)의 에칭 스토퍼로서 각기 기능하기 때문에, 제3 산화물 반도체층(113c 및 213c)은 에칭되지 않는다.
제3 산화물 반도체층(113c)의 채널 형성 영역 위에 제1 채널 보호층(116)이 형성되고, 제3 산화물 반도체층(213c)의 채널 형성 영역 위에 제2 채널 보호층(216)이 형성되는 구조이기 때문에, 제3 산화물 반도체층(113c 및 213c)의 채널 형성 영역을, 공정시에 있어서의 데미지(에칭시의 플라즈마나 에칭제에 의한 막 감소나, 산화 등)로부터 보호할 수 있다. 따라서, 박막 트랜지스터(141 및 142)의 신뢰성을 향상시킬 수 있다.
또한, 레지스트 마스크를 잉크제트법으로 형성해도 된다. 레지스트 마스크를 잉크제트법으로 형성하면, 포토마스크를 사용하지 않기 때문에 제조 코스트를 저감할 수 있다.
다음으로, 레지스트 마스크(134)를 제거한 후, 제5 포토리소그래피 공정을 행하고, 소스 전극 및 드레인 전극(115a 및 115b)을 포함하는 배선층과, 박막 트랜지스터(141)를 덮는 레지스트 마스크(135)를 형성한다. 다음으로, 레지스트 마스크(135)를 이용하여, 에칭에 의해 불필요한 도전층(215a, 215b)을 제거하고, 투광성을 갖는 소스 전극 및 드레인 전극(214a 및 214b)을 형성한다. 이 단계에서, 박막 트랜지스터(141 및 142)가 형성된다(도 3의 (b) 참조).
또한, 드레인 전극층 및 소스 전극층과 중첩한 산화물 반도체층의 영역에서 고저항 드레인 영역인 제4 산화물 반도체 영역이 형성되기 때문에, 구동 회로를 형성했을 때의 신뢰성을 향상시킬 수 있다. 구체적으로는, 드레인 전극층으로부터 제4 산화물 반도체 영역 및 채널 형성 영역에 걸쳐서, 도전성을 단계적으로 변화시킬 수 있다. 드레인 전극층을 고전원 전위 VDD를 공급하는 배선에 접속해서 동작시킬 경우, 게이트 전극층과 드레인 전극층 사이에 고전계가 인가되어도, 고저항 드레인 영역인 제4 산화물 반도체 영역이 버퍼로서의 역할을 하기 때문에 국소적으로 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킬 수 있다. 또한, 드레인 전극층과 중첩한 산화물 반도체층에 있어서, 고저항 드레인 영역인 제4 산화물 반도체 영역이 형성되는 것에 의해, 구동 회로를 형성했을 때의 채널 형성 영역에서의 리크 전류의 저감을 도모할 수 있다.
구체적으로는, 박막 트랜지스터(141)에서는, 배선 저항이 낮은 금속 도전막을 이용하여 형성한 드레인 전극인 도전층(115b)이, 투광성을 갖는 도전층(114b)과, 고저항 드레인 영역인 제4 산화물 반도체 영역(113d)을 거쳐서, 채널 형성 영역인 제3 산화물 반도체층(113c)에 전기적으로 접속되어 있다. 투광성을 갖는 도전층(114b)은 저저항 드레인 영역(LRN 영역으로도 부름)이라고 부를 수 있다. 또한, 박막 트랜지스터(142)에서는, 투광성을 갖는 도전막과, 고저항 드레인 영역인 제4 산화물 반도체 영역(213d)과, 채널 형성 영역인 제3 산화물 반도체층(213c)이 서로 접속되어 있다.
다음으로, 레지스트 마스크(135)를 제거하고, 제1 채널 보호층(116) 및 제2 채널 보호층(216) 위에 제1 보호 절연막(107)을 형성한다. 제1 보호 절연막(107)에서는, 수분의 양, 수소 이온 및 OH-가 저감되고, 제1 보호 절연막(107)은 이들의 외부로부터의 침입을 차단한다. 제1 보호 절연막(107)은 절연성 무기 재료를 이용해서 형성한다. 구체적으로는, 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화알루미늄막, 질화알루미늄막 등을 단층으로 또는 적층해서 형성할 수 있다.
여기에서는, 우선, 질화실리콘막을 이용하여 게이트 절연막(102)에 접촉하는 제1 보호 절연막(107a)을 형성한다. 질화실리콘막을 이용하여 게이트 절연막(102)과 제1 보호 절연막(107a)을 형성함으로써, 박막 트랜지스터(141 및 142)의 주위를 동일한 무기 절연막이 서로 접촉한 상태로 둘러싸도록 할 수 있어, 박막 트랜지스터의 밀봉 상태를 보다 양호한 상태로 할 수 있다. 질화실리콘막 위에 질화실리콘막과 조성이 다른 보호 절연막, 예를 들면 산화질화실리콘막을 적층해서 제1 보호 절연막(107)으로 해도 된다.
제1 보호 절연막(107)의 다른 구성으로서는, 예를 들면, 스퍼터링 방법을 이용해서 두께 300㎚의 산화실리콘막을 형성하고, 이 위에 질화실리콘막을 적층해도 된다. 형성시의 기판 온도는, 실온 내지 300℃이면 되고, 본 실시형태에서는 100℃이다. 산화실리콘막의 스퍼터링 방법에 의한 형성은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤)와 산소를 포함하는 혼합 가스 분위기에서 행할 수 있다. 또한, 타깃으로서는 산화규소 타깃이나 실리콘 타깃을 이용해도 된다. 예를 들면, 실리콘 타깃을 이용하여 산소를 포함하는 분위기에서 스퍼터링 방법에 의해 산화실리콘막을 형성할 수 있다.
다음으로, 박막 트랜지스터(141 및 142)를 덮는 제2 보호 절연막(108)을 제1 보호 절연막(107) 위에 형성한다.
제2 보호 절연막(108)은, 제1 보호 절연막(107)을 개재한 상태로, 제1 채널 보호층(116), 제2 채널 보호층(216), 소스 전극 및 드레인 전극(115a, 115b, 214a 및 214b)을 덮는다.
제2 보호 절연막(108)은, 0.5㎛ 내지 3㎛의 두께를 갖는 감광성 또는 비감광성의 유기 재료를 이용하여 형성할 수 있다. 제2 보호 절연막(108)에 이용할 수 있는 감광성 또는 비감광성의 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트, 벤조시클로부텐, 또는 이들을 적층하여 형성한 것 등을 사용할 수 있다. 또, 이러한 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료를 이용해서 형성되는 절연막을 복수 적층시킴으로써, 제2 보호 절연막(108)을 형성해도 된다.
또한, 실록산계 수지는, 실록산계 재료를 출발 재료로서 사용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 포함하여도 된다. 또한, 유기기는 플루오로기를 포함하고 있어도 된다.
제2 보호 절연막(108)의 형성법은 특별한 방법에 한정되지 않고, 그 재료에 따라서, 스퍼터링 방법, SOG법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 액적 토출법(예컨대, 잉크제트법, 스크린 인쇄, 오프셋 인쇄), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 방법 또는 수단을 이용할 수 있다.
본 실시형태에서는, 제2 보호 절연막(108)으로서, 감광성의 폴리이미드를 도포법에 의해 성막한다. 폴리이미드를 전체면에 도포한 후에, 노광, 현상 및 소성을 행하여, 표면이 평탄한 1.5㎛ 두께의 폴리이미드로 이루어지는 제2 보호 절연막(108)을 형성한다.
제2 보호 절연막(108)을 형성함으로써, 박막 트랜지스터(141 및 142)의 구조에 의해 생기는 요철을 완화하고 상면을 평탄하게 할 수 있다. 또한, 재료는 수지에 한정되지 않고, 상면을 평탄하게 하는 방법(예컨대, 스핀 코팅법 또는 리플로우법 등)에 의해 형성할 수 있는 것이면 임의의 재료를 사용하면 된다.
다음으로, 에칭을 행하여 제1 보호 절연막(107)에 개구를 형성하고, 박막 트랜지스터(142)의 드레인 전극(214b)에 도달하는 컨택트 홀(125)을 형성한다.
또한, 박막 트랜지스터(141)에 있어서, 백-게이트 전극(129)을 제1 보텀 게이트 전극(111)과 접속하는 경우에는, 백-게이트 전극(129)이 되는 도전막을 형성하기 전에, 제2 보호 절연막(108), 제1 보호 절연막(107) 및 게이트 절연막(102)의 (도시되지 않고 있는) 소정의 개소에 개구부를 형성한다.
다음으로, 제2 보호 절연막(108) 위에 가시광을 투과하는 도전막을 형성한다. 가시광을 투과하는 도전막으로는, 제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211)과 마찬가지의 도전막을 적용할 수 있다. 또한, 백-게이트 전극(129)과 화소 전극(128)에 대해 동일한 재료를 이용함으로써 공정을 간략하게 할 수 있다.
다음으로, 제6 포토리소그래피 공정을 행하여, 해당 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 백-게이트 전극(129)과 화소 전극(128)을 포함하는 배선층을 형성한다. 백-게이트 전극(129) 및 화소 전극(128)을 포함하는 배선층을 선택적으로 에칭해서 소정의 상면 형상으로 할 때에, 제2 보호 절연막(108)은 에칭 스토퍼로서 기능한다.
또한, 백-게이트 전극(129)은, 소스 전극 및 드레인 전극 사이의 제3 산화물 반도체층(113c)과 겹치는 제1 채널 보호층(116)과 겹치는 영역을 덮도록 형성된다. 백-게이트 전극(129)의 폭을 좁게 형성하면 기생 용량을 저감할 수 있다.
또한, 화소 전극(128)은 박막 트랜지스터(142)의 드레인 전극(214b)과 컨택트 홀(125)을 통해 접속한다(도 3의 (c) 참조).
또한, 질소 분위기 또는 대기 분위기(대기 중)에서 박막 트랜지스터(141 및 142)에 열처리를 행해도 된다. 열처리는, 바람직하게는 온도 350℃ 이하에서 행해지면 바람직하고, 제1 보호 절연막(107)이 되는 절연막을 형성한 후라면 언제 행하여도 좋다. 예를 들면, 질소 분위기에서 350℃, 1시간의 열처리를 행한다. 해당 열처리를 행하면 박막 트랜지스터(141 및 142)의 전기적 특성의 변동을 경감할 수 있다.
이상의 공정을 거치는 것에 의해, 도 1의 (a)에 도시하는 박막 트랜지스터(141 및 142)를 형성할 수 있다.
또한, 도 2의 (a) 및 도 2의 (b)에 있어서, 채널 보호층이 되는 절연막을 형성하기 전에, 노출되어 있는 제2 산화물 반도체층(113b 및 213b)에 대하여 산소 래디컬 처리를 행해도 된다. 산소 래디컬 처리를 행함으로써, 산화물 반도체층의 노출면 및 노출면 근방을 산소 과잉 영역으로 개질할 수 있다. 산소 래디컬은, 산소를 포함하는 가스를 이용해서 플라즈마 발생 장치에 의해 발생되어도 되고, 또는 오존 발생 장치에 의해 발생되어도 된다. 발생된 산소 래디컬 또는 산소를 박막에 조사함으로써 제2 산화물 반도체층(113b 및 213b)의 표면(백 채널부의 표면)을 개질할 수 있다. 또한, 산소 래디컬 처리에 한정되지 않고, 아르곤과 산소의 래디컬을 이용하는 처리를 행해도 된다. 아르곤과 산소의 래디컬 처리란, 아르곤 가스와 산소 가스를 도입해서 발생된 플라즈마를 이용하여 박막 표면의 개질을 행하는 것이다.
또한, 질화실리콘막 위에 산화실리콘 막을 형성한 2층으로 이루어지는 적층막을 이용하여 그 각각의 게이트 절연막(102)을 형성한 박막 트랜지스터(210 및 220)를 도 7에 나타낸다. 산화물 반도체층에 접촉하는 게이트 절연막(102b)이 산화실리콘막일 경우, 채널 보호층을 산화실리콘막을 이용하여 형성할 때, 게이트 절연막(102b)이 에칭되고, 그 결과, 섬 형상의 산화물 반도체층과 겹치지 않는 영역의 게이트 절연막(102b)의 막 두께가, 섬 형상의 산화물 반도체층과 겹치는 영역의 게이트 절연막(102b)의 막 두께보다 얇아진다.
또한, 박막 트랜지스터(210 및 220)에서는, 같은 무기 절연 재료를 이용해서 서로 접촉하는 게이트 절연막(102)과 제1 보호 절연막(107)을 형성한다. 같은 무기 절연막이 박막 트랜지스터(210 및 220)의 주위를 서로 접촉한 상태로 둘러싸는 구조로 인해서, 박막 트랜지스터의 밀봉 상태를 보다 양호한 상태로 할 수 있다. 동종의 무기 절연막끼리를 서로 접촉시키는 경우, 전술한 무기 절연막을 이용할 수 있으며, 특히, 질화실리콘막은 불순물을 효과적으로 차단할 수 있기 때문에 바람직하다.
또한, 화소 전극(128)을 형성하기 위한 레지스트 마스크를 잉크제트법에 의해 형성해도 된다. 레지스트 마스크를 잉크제트법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에 제조 코스트를 저감할 수 있다.
이상의 공정에 의해, 7매의 포토마스크를 이용하여, 동일 기판상에 박막 트랜지스터(141) 및 박막 트랜지스터(142), 혹은 박막 트랜지스터(210) 및 박막 트랜지스터(220)를 구별하여 형성할 수 있다.
제3 산화물 반도체층(113c)의 채널 형성 영역과 겹치는 백-게이트 전극(129)을 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스 온도 스트레스 시험(이하, BT 시험이라고 함) 전후에 있어서의 박막 트랜지스터(141)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 백-게이트 전극(129)의 전위는, 보텀 게이트 전극(111)과 같아도 되고, 상이해도 된다. 또한, 백-게이트 전극(129)의 전위가 GND, 0V이어도 되고, 또는 백-게이트 전극(129)은 플로팅 상태이어도 된다.
본 실시형태의 박막 트랜지스터에 포함된 반도체층의 채널 형성 영역은 고저항 영역이므로, 박막 트랜지스터의 전기적 특성은 안정화하고, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 전기적 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
또한, 박막 트랜지스터(141 및 142), 및 박막 트랜지스터(210 및 220)에 있어서, 소스 전극 및 드레인 전극과 제각기 접촉하는 소스 영역 및 드레인 영역에 제4 산화물 반도체 영역이 형성되어 있기 때문에, 컨택트 저항이 억제되어, 높은 온 전류를 얻을 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 실시형태이며 제1 실시형태와는 다른 박막 트랜지스터 및 그 제조 방법에 대해 설명한다.
도 4의 (a)에, 본 발명의 일 실시형태인 박막 트랜지스터(143) 및 박막 트랜지스터(144)의 단면도를 나타낸다. 박막 트랜지스터(143) 및 박막 트랜지스터(144)는 동일 기판(100) 위에 형성되며, 모두 보텀 게이트형 박막 트랜지스터이다. 박막 트랜지스터(143)는 구동 회로에 배치되고, 박막 트랜지스터(144)는 화소에 배치되어 있다.
도 4의 (c)는 구동 회로에 배치되는 채널 스톱형 박막 트랜지스터(143)의 평면도이며, 도 4의 (a)는 도 4의 (c)의 선 C1-C2에 있어서의 단면도이다. 또한, 도 4의 (b)는 도 4의 (c)의 선 C3-C4에 있어서의 단면도이다.
또한, 도 4의 (d)는 화소에 배치되는 채널 스톱형 박막 트랜지스터(144)의 평면도이며, 도 4의 (a)는 도 4의 (d)의 선 D1-D2에 있어서의 단면도이다. 또한, 도 4의 (b)는 도 4의 (d)의 선 D3-D4에 있어서의 단면도이다.
박막 트랜지스터(143)는, 기판(100) 위에 형성된, 제1 보텀 게이트 전극(111)과, 게이트 절연막(102)과, 제3 산화물 반도체층(113c)과, 제1 채널 보호층(116)과, 소스 전극 및 드레인 전극을 포함한다. 또한, 소스 전극 및 드레인 전극은, 제1 도전층(114a) 위에 제2 도전층(115a)을 적층한 도전층과, 제1 도전층(114b) 위에 제2 도전층(115b)을 적층한 도전층을 이용해서 형성되어 있다. 또한, 제1 채널 보호층(116)에 접촉해서 이들을 덮는 제1 보호 절연막(107)이 형성된다. 제1 보호 절연막(107) 위에 제2 보호 절연막(108)이 형성된다. 또한, 제2 보호 절연막(108) 위에 형성되고, 제3 산화물 반도체층(113c)과 중첩하는 백-게이트 전극(129)이 형성되어 있다. 또한, 본 실시형태에서 설명하는 박막 트랜지스터(143)는 채널 스톱형의 일 실시형태이다.
또한, 액정 표시 장치에 있어서, 동일 기판상에 화소부와 구동 회로를 형성할 경우, 구동 회로에 있어서, 인버터 회로, NAND 회로, NOR 회로 또는 래치 회로 등의 논리 게이트를 구성하는 박막 트랜지스터나, 센스 앰프, 정전압 발생 회로 또는 VCO 등의 아날로그 회로를 구성하는 박막 트랜지스터는, 소스 전극과 드레인 전극 사이에 정극성만이 인가되거나, 혹은 부극성만이 인가된다. 따라서, 제3 산화물 반도체층(113c)의 내압이 요구되는 소스 전극과 드레인 전극 중 한쪽을 다른 한쪽보다 넓게 설계해도 된다. 또한, 제3 산화물 반도체층(113c)이 보텀 게이트 전극과 겹치는 폭을 넓게 해도 된다.
또한, 구동 회로에 배치되는 박막 트랜지스터(143)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서, 채널 형성 영역을 복수 갖는 멀티 게이트 구조의 박막 트랜지스터도 이용할 수 있다.
또한, 제3 산화물 반도체층(113c)의 상방에 겹치는 백-게이트 전극(129)을 형성한다. 제3 산화물 반도체층(113c)은 보텀 게이트 전극(111)과 백-게이트 전극(129) 사이에 배치된다. 백-게이트 전극(129)을 보텀 게이트 전극(111)과 전기적으로 접속하여 동 전위로 함으로써, 제3 산화물 반도체층(113c)에 상하로부터 게이트 전압을 인가할 수 있다. 또한, 보텀 게이트 전극(111)과 백-게이트 전극(129)을 다른 전위, 예를 들면 그들 중 하나가 고정 전위, GND 또는 0V를 갖는 경우에는, TFT의 전기 특성, 예를 들면 임계값 전압 등을 제어할 수 있다. 또한, 본 명세서 중에서는, 제3 산화물 반도체층(113c)의 상방에 겹쳐서 형성되는 도전층을, 그 전위에 관계없이 백-게이트 전극(129)이라고 부른다. 따라서, 백-게이트 전극(129)은 플로팅 상태일 수도 있다.
또한, 백-게이트 전극(129)과 제3 산화물 반도체층(113c)의 사이에는 제1 보호 절연막(107)과 제2 보호 절연막(108)을 적층한다.
박막 트랜지스터(144)는, 기판(100) 위에 형성된 제2 보텀 게이트 전극(211)과, 게이트 절연막(102)과, 제3 산화물 반도체층(213c)과, 제2 채널 보호층(216)과, 소스 전극 및 드레인 전극(214a, 214b)을 포함한다. 또한, 제2 채널 보호층(216)에 접촉해서 이들을 덮는 제1 보호 절연막(107)이 형성된다. 또한, 제2 보호 절연막(108)이 제1 보호 절연막(107) 위에 형성된다. 따라서, 본 실시형태에서 설명하는 박막 트랜지스터(144)는, 채널 스톱형의 일 실시형태이다. 또한, 제2 보호 절연막(108) 위에 박막 트랜지스터(144)와 중첩하는 화소 전극(128)이 형성되어 있다.
또한, 액정 표시 장치에서는 액정의 열화를 방지하기 위해 교류 구동이 행해지고 있다. 이 교류 구동에 의해, 일정한 기간마다 화소 전극층에 인가되는 신호 전위의 극성이 정극성 혹은 부극성으로 반전한다. 화소 전극층에 접속하는 TFT에서는, 한 쌍의 전극이 교대로 소스 전극과 드레인 전극의 역할을 한다. 본 명세서에서는, 화소의 박막 트랜지스터의 하나의 전극을 소스 전극이라 부르고, 다른 하나를 드레인 전극이라 부르지만, 실제로는 교류 구동시에, 하나의 전극이 교대로 소스 전극과 드레인 전극으로서 기능한다. 또한, 리크 전류의 저감을 도모하기 위해서, 화소에 배치하는 박막 트랜지스터(144)의 제2 보텀 게이트 전극을 구동 회로에 배치되는 박막 트랜지스터(143)의 제1 보텀 게이트 전극보다 좁게 해도 된다. 또한, 리크 전류의 저감을 도모하기 위해서, 화소에 배치하는 박막 트랜지스터(144)의 보텀 게이트 전극이 소스 전극 또는 드레인 전극과 중첩되지 않도록 설계해도 된다.
또한, 화소에 배치되는 박막 트랜지스터(144)로서는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서, 채널 형성 영역을 복수 포함하는 멀티 게이트 구조의 박막 트랜지스터도 이용할 수 있다.
또한, 박막 트랜지스터(144)에서는, 가시광을 투과하는 제3 산화물 반도체층(213c)과, 가시광을 투과하는 도전막을 이용하여 형성되는 제2 보텀 게이트 전극(211) 및 소스 전극 및 드레인 전극(214a, 214b)과, 가시광을 투과하는 기판(100)과, 가시광을 투과하는 제2 채널 보호층(216)과, 제1 보호 절연막(107)과, 제2 보호 절연막(108)을 이용하고 있다. 따라서, 박막 트랜지스터(144)는 가시광을 투과하는 소위 투명 트랜지스터이다.
채널 형성 영역을 포함하는 산화물 반도체층의 재료로서는, 반도체 특성을 갖는 산화물 재료를 이용하면 된다. 구체적으로는, 실시형태 1에 예시한 산화물 반도체 재료를 이용할 수 있다.
또한, 본 실시형태의 박막 트랜지스터 각각은, 제3 산화물 반도체층(113c, 213c)을 채널 형성 영역에 포함한다.
도 5의 (a) 내지 (c) 및 도 6의 (a) 내지 (c)에 박막 트랜지스터(143 및 144)의 제조 공정의 단면도를 나타낸다. 또한, 절연 표면을 갖는 기판(100) 위에 제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211)을 형성하고, 제1 보텀 게이트 전극(111) 및 제2 보텀 게이트 전극(211)을 덮는 게이트 절연막(102)을 형성하고, 게이트 절연막(102)을 덮는 산화물 반도체막을 형성하는 공정까지는 실시형태 1과 동일하기 때문에, 여기서는 상세한 설명은 생략하고, 도 2의 (a)와 같은 개소에는 동일의 부호를 이용하여 설명한다.
게이트 절연막(102) 위에, 제1 산화물 반도체막을 실시형태 1과 마찬가지로 형성한다.
다음으로, 제2 포토리소그래피 공정을 행하고, 제1 산화물 반도체막 위에 레지스트 마스크를 형성하고, 제1 산화물 반도체막을 에칭하여, 섬 형상의 산화물 반도체층(113a 및 213a)을 형성한다. 또한, 여기서의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 이용해도 된다(도 5의 (a) 참조).
다음으로, 실시형태 1과 마찬가지로 제1 산화물 반도체층(113a 및 213a)의 제1 열처리를 행한다. 산화물 반도체층(113a 및 213a)의 저항은, 불활성 가스 분위기 또는 감압하에서의 열처리 및 서냉에 의해 낮아진다. 제1 산화물 반도체층(113a 및 213a)을 각각 저저항화된 제2 산화물 반도체층(113b 및 213b)으로 할 수 있다(도 5의 (b) 참조).
다음으로, 실시형태 1과 마찬가지로 제2 산화물 반도체층(113b 및 213b)과 접촉하여, 채널 보호층이 되는 절연막을 형성한다.
본 실시형태에서는, 산화 절연막으로서 스퍼터링 방법을 이용해서 두께 300㎚의 산화실리콘막을 형성한다.
다음으로, 제3 포토리소그래피 공정을 행하고, 채널 보호층이 되는 절연막 위에 레지스트 마스크를 형성한다. 그리고, 에칭에 의해 불필요한 부분을 제거해서 제1 채널 보호층(116) 및 제2 채널 보호층(216)을 형성한다.
본 실시형태에서는, 산소 가스 분위기, N2O 가스 분위기 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)하에서, 200℃ 내지 400℃, 바람직하게는 200℃ 내지 300℃의 조건에서, 제2 열처리를 실시한다. 예를 들면, 산소 분위기에서 250℃, 1시간의 제2 열처리를 행한다.
전체 제2 산화물 반도체층(113b 및 213b)은 고저항화된다(도 5의 (c) 참조).
다음으로, 실시형태 1과 마찬가지로 게이트 절연막(102), 제3 산화물 반도체층(113c 및 213c) 위에 가시광을 투과하는 도전막을 형성한다. 그 위에 금속 도전막을 형성한다.
다음으로, 제4 포토리소그래피 공정을 행하고, 해당 도전막 위에 레지스트 마스크(134)를 형성하고, 에칭에 의해 해당 도전막 및 가시광을 투과하는 도전막의 불필요한 부분을 제거하고, 소스 전극 및 드레인 전극을 포함하는 도전막(114a, 114b, 115a, 115b, 214a, 214b, 215a, 215b)을 형성한다(도 6의 (a) 참조).
이 에칭에 있어서, 제1 채널 보호층(116) 및 제2 채널 보호층(216)은 제3 산화물 반도체층(113c 및 213c)의 에칭 스토퍼로서 각각 기능하기 때문에, 제3 산화물 반도체층(113c 및 213c)은 에칭되지 않는다.
제3 산화물 반도체층(113c)의 채널 형성 영역 위에 제1 채널 보호층(116)이 형성되고, 제3 산화물 반도체층(213c)의 채널 형성 영역 위에 제2 채널 보호층(216)을 형성하는 구조이기 때문에, 제3 산화물 반도체층(113c 및 213c)의 채널 형성 영역을, 공정시에 있어서의 데미지(에칭시의 플라즈마나 에칭제에 의한 막 감소, 산화 등)로부터 보호할 수 있다. 따라서, 박막 트랜지스터(143 및 144)의 신뢰성을 향상시킬 수 있다.
다음으로, 레지스트 마스크(134)를 제거한 후, 제5 포토리소그래피 공정을 행하고, 소스 전극 및 드레인 전극(115a 및 115b)을 포함하는 배선층과, 박막 트랜지스터(143)를 덮는 레지스트 마스크(135)를 형성한다. 다음으로, 레지스트 마스크(135)를 이용하여, 에칭에 의해 불필요한 도전층(215a, 215b)을 제거하고, 투광성을 갖는 소스 전극 및 드레인 전극(214a 및 214b)을 형성한다.
다음으로, 레지스트 마스크(135)를 제거한다. 이 단계에서, 박막 트랜지스터(143 및 144)가 형성된다(도 6의 (b) 참조).
다음으로, 제1 채널 보호층(116) 및 제2 채널 보호층(216) 위에 실시형태 1과 마찬가지로 제1 보호 절연막(107)을 형성한다. 제1 보호 절연막(107)은 절연성 무기 재료를 이용해서 단층 또는 적층으로 형성한다.
제1 보호 절연막(107)은, 스퍼터링 방법을 이용해서 두께 300㎚의 산화실리콘막을 형성하고, 이 위에 질화실리콘막을 적층하는 등의 다른 구조를 가질 수 있다.
다음으로, 실시형태 1과 마찬가지로 박막 트랜지스터(143 및 144)를 덮는 제2 보호 절연막(108)을 제1 보호 절연막(107) 위에 형성한다.
제2 보호 절연막(108)은, 제1 보호 절연막(107)을 개재한 상태로, 제1 채널 보호층(116), 제2 채널 보호층(216)과, 소스 전극 및 드레인 전극(115a, 115b, 214a, 214b)을 덮는다.
다음으로, 에칭을 행하여 제1 보호 절연막(107)에 개구부를 형성하고, 박막 트랜지스터(144)의 드레인 전극(214b)에 도달하는 컨택트 홀(125)을 형성한다.
또한, 박막 트랜지스터(143)에 있어서, 백-게이트 전극(129)을 제1 보텀 게이트 전극(111)과 접속하는 경우에는, 백-게이트 전극(129)이 되는 도전막을 형성하기 전에, 제2 보호 절연막(108), 제1 보호 절연막(107) 및 게이트 절연막(102)의 (도시되지 않고 있는) 소정의 개소에 개구부를 형성한다.
다음으로, 실시형태 1과 마찬가지로, 제2 보호 절연막(108) 위에 가시광을 투과하는 도전막을 형성하고, 에칭에 의해 불필요한 부분을 제거해서 백-게이트 전극(129)과 화소 전극(128)을 포함하는 배선층을 형성한다.
또한, 백-게이트 전극(129)은, 소스 전극 및 드레인 전극 사이의 제3 산화물 반도체층(113c)에 접촉한 상태에서, 제1 채널 보호층(116)과 겹치는 영역을 덮도록 형성하면 된다. 백-게이트 전극(129)을 얇게 형성할수록 기생 용량을 저감할 수 있다.
또한, 화소 전극(128)은 박막 트랜지스터(144)의 드레인 전극(214b)과 컨택트 홀(125)을 통해서 접속한다(도 6의 (c) 참조).
또한, 질소 분위기 또는 대기 분위기(대기 중)에서 박막 트랜지스터(143 및 144)에 열처리를 행해도 된다. 열처리는, 온도 350℃ 이하에서 행하면 바람직하며, 제1 보호 절연막(107)이 되는 절연막을 형성한 후라면 언제라도 좋다. 예를 들면, 질소 분위기에서 350℃, 1시간의 열처리를 행한다. 해당 열처리를 행하면 박막 트랜지스터(143 및 144)의 전기적 특성의 변동을 경감할 수 있다.
이상의 공정을 거치는 것에 의해, 도 1의 (a)에 도시하는 박막 트랜지스터(143 및 144)를 형성할 수 있다.
또한, 도 5의 (a) 및 (b)에 있어서, 채널 보호층이 되는 절연막을 형성하기 전에, 실시형태 1과 마찬가지로, 노출되어 있는 제2 산화물 반도체층(113b 및 213b)에 대하여 산소 래디컬 처리를 행해도 된다.
또한, 질화실리콘막과 산화실리콘막의 적층체를 이용하여 각각의 게이트 절연막(102)을 형성한 박막 트랜지스터(145 및 146)를 도 8에 나타낸다. 산화실리콘막을 이용하여 채널 보호층(116 및 216)을 형성할 때, 게이트 절연막(102)의 산화실리콘막이 에칭되고, 그 결과, 섬 형상의 산화물 반도체층에 겹치지 않는 영역의 두께는, 섬 형상의 산화물 반도체층에 겹치는 산화실리콘막의 두께보다 얇아진다.
또한, 화소 전극(128)을 형성하기 위한 레지스트 마스크를 잉크제트법에 의해 형성해도 된다. 레지스트 마스크를 잉크제트법에 의해 형성하면 포토마스크를 사용하지 않기 때문에, 제조 코스트를 저감할 수 있다.
이상의 공정에 의해, 7매의 포토마스크를 이용하여, 동일 기판상에 박막 트랜지스터(143) 및 박막 트랜지스터(144), 또는 박막 트랜지스터(145) 및 박막 트랜지스터(146)를 구별하여 형성할 수 있다.
백-게이트 전극(129)을 제3 산화물 반도체층(113c)의 채널 형성 영역과 겹치는 위치에 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스 온도 스트레스 시험(이하, BT 시험이라고 함) 전후에 있어서의 박막 트랜지스터(143)의 임계값 전압의 변화량을 저감할 수 있다. 또한, 백-게이트 전극(129)의 전위는, 보텀 게이트 전극(111)과 같아도 되고, 상이해도 된다. 또한, 백-게이트 전극(129)의 전위가 GND, OV이어도 되고, 또는 백-게이트 전극(129)이 플로팅 상태이어도 된다.
본 실시형태의 박막 트랜지스터가 포함하는 반도체층의 채널 형성 영역은 고저항 영역이므로, 박막 트랜지스터의 전기적 특성은 안정화하고, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 전기적 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 나타낸 액티브 매트릭스 기판을 이용하는, 액티브 매트릭스형 액정 표시 장치를 제조하는 일례를 나타낸다.
액티브 매트릭스 기판의 단면 구조의 일례를 도 9의 (a)에 도시한다.
실시형태 1에서는, 동일 기판상에 구동 회로의 박막 트랜지스터와 화소부의 박막 트랜지스터를 도시했지만, 본 실시형태에서는, 이들 박막 트랜지스터 외에 축적 용량, 게이트 배선(게이트 배선층이라고도 함), 소스 배선(소스 배선층이라고도 함)의 단자부도 도시해서 설명한다. 용량, 게이트 배선 및 소스 배선의 단자부는, 실시형태 1에 나타내는 제조 공정과 같은 공정에서 형성할 수 있고, 포토마스크 매수의 증가나, 공정수의 증가없이 제조할 수 있다. 또한, 화소부의 표시 영역의 역할을 하는 부분에서는, 게이트 배선, 소스 배선, 및 용량 배선층은 모두 투광성을 갖는 도전막으로 형성되고 있고, 그 결과 높은 개구율을 실현하고 있다. 또한, 표시 영역이 아닌 부분의 소스 배선층에 대해서는, 배선 저항을 낮추기 위해서 금속 배선을 이용할 수 있다.
도 9의 (a)에 있어서, 박막 트랜지스터(210)는, 구동 회로에 배치되는 채널 스톱형 박막 트랜지스터이다. 화소 전극층(227)과 전기적으로 접속하는 박막 트랜지스터(220)는, 화소부에 배치되는 채널 스톱형 박막 트랜지스터이다.
본 실시형태에서, 기판(200) 위에 형성되는 박막 트랜지스터(220)는, 실시형태 1의 박막 트랜지스터(220)와 같은 구조를 갖는다. 또한, 제1 보호 절연층(203)은 단층이어도 되고 적층이어도 된다.
박막 트랜지스터(220)의 게이트 전극층과 같은 투광성을 갖는 재료, 및 같은 공정에서 형성되는 용량 배선층(230)은, 유전체로서 기능하는 제1 게이트 절연층(202a) 및 제2 게이트 절연층(202b)을 개재하여 용량 전극(231)과 겹치고, 따라서 축적 용량을 형성한다. 또한, 용량 전극(231)은, 박막 트랜지스터(220)의 소스 전극층 또는 드레인 전극층과 같은 투광성을 갖는 재료, 및 같은 공정에서 형성된다. 박막 트랜지스터(220)가 투광성을 갖는 것과 함께, 축적 용량도 투광성을 갖기 때문에, 개구율을 향상시킬 수 있다.
축적 용량이 투광성을 갖는 것은, 개구율을 향상시키는데 있어 중요하다. 특히 10인치 이하의 소형 액정 표시 패널에 있어서, 게이트 배선의 개수를 늘리는 등에 의해서 표시 화상의 고정밀화를 도모하기 위해서, 화소 치수를 미세화해도, 높은 개구율을 실현할 수 있다. 또한, 박막 트랜지스터(220) 및 축적 용량의 구성 부재에 투광성을 갖는 막을 이용함으로써 광시야각을 실현하기 때문에, 1화소를 복수의 서브 픽셀로 분할해도 높은 개구율을 실현할 수 있다. 즉, 고밀도의 박막 트랜지스터 군을 배치해도 개구율을 크게 유지할 수 있고, 표시 영역의 면적을 충분히 확보할 수 있다. 예를 들면, 하나의 화소가 2 내지 4개의 서브 픽셀 및 축적 용량을 가질 경우, 박막 트랜지스터가 투광성을 갖는 것과 함께, 축적 용량도 투광성을 갖기 때문에, 개구율을 향상시킬 수 있다.
또한, 축적 용량은, 화소 전극층(227)의 아래쪽에 형성되고, 용량 전극(231)이 화소 전극층(227)과 전기적으로 접속된다.
본 실시형태에서는, 용량 전극(231) 및 용량 배선층(230)을 이용해서 축적 용량을 형성하는 예를 나타냈지만, 축적 용량을 형성하는 구조에 대해서는 특별히 한정되지 않는다. 예를 들면, 용량 배선층을 설치하지 않고, 화소 전극층을 인접하는 화소의 게이트 배선과, 평탄 절연층, 보호 절연층, 제1 게이트 절연층 및 제2 게이트 절연층을 개재하는 상태로, 겹쳐서 축적 용량을 형성해도 된다.
또한, 게이트 배선, 소스 배선 및 용량 배선층은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에서는, 게이트 배선과 동 전위의 복수의 제1 단자 전극, 소스 배선과 동 전위의 복수의 제2 단자 전극, 용량 배선층과 동 전위의 복수의 제3 단자 전극 등이 배열된다. 각각의 단자 전극의 수에 대해 특별한 제한은 없으며, 단자의 수는 실시자가 적절히 결정하면 된다.
단자부에 있어서, 게이트 배선과 동 전위의 제1 단자 전극은, 화소 전극층(227)과 같은 투광성을 갖는 재료로 형성할 수 있다. 제1 단자 전극은, 게이트 배선층에 도달하는 컨택트 홀을 통해 게이트 배선과 전기적으로 접속된다. 게이트 배선에 도달하는 컨택트 홀은, 박막 트랜지스터(220)의 드레인 전극층과, 화소 전극층(227)을 전기적으로 접속하기 위한 컨택트 홀을 형성하는데 사용되는 포토마스크를 이용하여, 제2 보호 절연층(204), 제1 보호 절연층(203), 제2 게이트 절연층(202b) 및 제1 게이트 절연층(202a)을 선택적으로 에칭해서 형성한다.
또한, 구동 회로에 배치되는 박막 트랜지스터(210)의 게이트 전극층은, 산화물 반도체층의 상방에 형성된 도전층(217)과 전기적으로 접속시켜도 된다. 이 경우에는, 박막 트랜지스터(220)의 드레인 전극층과 화소 전극층(227)을 전기적으로 접속하기 위한 컨택트 홀을 형성하는데 사용되는 포토마스크를 이용하여, 제2 보호 절연층(204), 제1 보호 절연층(203), 제2 게이트 절연층(202b) 및 제1 게이트 절연층(202a)을 선택적으로 에칭해서 컨택트 홀을 형성한다. 이 컨택트 홀을 통해서 도전층(217)과 구동 회로에 배치되는 박막 트랜지스터(210)의 게이트 전극층을 전기적으로 접속한다.
또한, 구동 회로의 소스 배선(234)과 동 전위의 제2 단자 전극(235)은, 화소 전극층(227)과 같은 투광성을 갖는 재료로 형성할 수 있다. 제2 단자 전극(235)은, 소스 배선(234)에 도달하는 컨택트 홀을 통해 소스 배선(234)과 전기적으로 접속된다. 소스 배선은 금속 배선이며, 박막 트랜지스터(210)의 소스 전극층과 동일한 재료, 같은 공정에서 형성되고, 따라서 박막 트랜지스터(210)의 소스 전극층과 동 전위를 갖는다.
또한, 용량 배선층(230)과 동 전위의 제3 단자 전극은, 화소 전극층(227)과 같은 투광성을 갖는 재료로 형성할 수 있다. 또한, 용량 배선층(230)에 도달하는 컨택트 홀은, 용량 전극(231)을 화소 전극층(227)과 전기적으로 접속하기 위한 컨택트 홀(224)을 형성하는데 사용되는 포토마스크과 동일한 포토마스크를 이용하여, 같은 공정에서 형성할 수 있다.
또한, 액티브 매트릭스형 액정 표시 장치를 제조하는 경우에는, 액티브 매트릭스 기판과, 대향 전극(대향 전극층이라고도 함)이 설치된 대향 기판과의 사이에 액정층을 설치하고, 액티브 매트릭스 기판과 대향 기판을 서로에 대해 고정한다. 또한, 대향 기판에 설치된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 마련하고, 이 공통 전극과 전기적으로 접속하는 제4 단자 전극을 단자부에 형성한다. 이 제4 단자 전극은, 공통 전극을 고정 전위, 예를 들면 GND, OV 등으로 설정하기 위해 사용된다. 제4 단자 전극은, 화소 전극층(227)과 같은 투광성을 갖는 재료로 형성할 수 있다.
또한, 박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층을 전기적으로 서로 접속하는 구성은 특별히 한정되지 않고, 예를 들면, 박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층을 접속하는 접속 전극을, 화소 전극층(227)과 같은 공정에서 형성해도 된다. 또한, 표시 영역이 아닌 부분에 있어서, 박막 트랜지스터(220)의 소스 전극층과 박막 트랜지스터(210)의 소스 전극층은 서로 접촉해서 서로 겹쳐져도 된다.
또한, 구동 회로의 게이트 배선층(232)의 단면 구조를 도 9의 (a)에 도시하고 있다. 본 실시형태는 10인치 이하의 소형 액정 표시 패널의 예이기 때문에, 구동 회로의 게이트 배선층(232)은 박막 트랜지스터(220)의 게이트 전극층과 같은 투광성을 갖는 재료로 형성된다.
또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 그 밖의 전극층, 및 그 밖의 배선층에 대해 동일한 재료를 이용하면, 공통의 스퍼터 타깃이나 공통의 제조 장치를 이용할 수 있고, 따라서 재료 코스트 및 에칭시에 사용하는 에천트(또는 에칭 가스)에 필요한 코스트를 저감할 수 있다. 그 결과 제조 코스트를 삭감하는 것이 가능하다.
또한, 도 9의 (a)의 구조에 있어서, 제2 보호 절연층(204)에 대해 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 도 9의 (b)에, 도 9의 (a)의 구조와는 일부 다른 단면 구조를 나타낸다. 도 9의 (b)는, 도 9의 (a)와 제2 보호 절연층(204)이 구비되지 않는 점 이외에는 동일하기 때문에, 같은 개소에는 같은 부호를 이용하고, 같은 개소의 상세한 설명은 생략한다. 도 9의 (b)에서는, 제1 보호 절연층(203) 위에 접촉해서 화소 전극층(227), 도전층(217) 및 제2 단자 전극(235)을 형성한다.
도 9의 (b)의 구조로 하면, 제2 보호 절연층(204)을 형성하는 공정을 생략할 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 액정 표시 패널의 사이즈가 10인치를 초과하여 60인치나 120인치에 이르는 경우에는, 투광성을 갖는 배선의 저항이 문제가 될 우려가 있기 때문에, 게이트 배선의 일부를 금속 배선으로 하여 배선 저항을 저감하는 예를 나타낸다.
또한, 도 10의 (a)에서는 도 9의 (a)와 같은 개소에는 같은 부호를 이용하고, 같은 개소의 상세한 설명은 생략한다.
도 10의 (a)는, 구동 회로의 게이트 배선의 일부를 금속 배선으로 하여 박막 트랜지스터(210)의 게이트 전극층과 같은 투광성을 갖는 배선과 접촉해서 형성하는 예이다. 또한, 금속 배선을 형성하기 때문에, 실시형태 3에 비해 포토마스크의 수는 증가한다.
우선, 기판(200) 위에 탈수화 또는 탈수소화를 위한 제1 열처리에 견딜 수 있는 내열성 도전성 재료막(두께 100㎚ 내지 500㎚)을 형성한다.
본 실시형태에서는, 두께 370㎚의 텅스텐 막과 두께 50㎚의 질화탄탈막을 형성한다. 여기에서는 도전막으로서 질화탄탈막과 텅스텐막의 적층체를 사용했지만, 특별히 한정되지 않고, Ta, W, Ti, Mo, Al 및 Cu로부터 선택된 원소, 전술한 원소를 성분으로 하는 합금, 전술한 원소를 조합한 합금, 또는 전술한 원소를 성분으로 포함하는 질화물에 의해 도전막을 형성하면 된다. 내열성 도전성 재료막은, 전술한 원소를 포함하는 단층에 한정되지 않고, 2층 이상의 적층을 이용하는 것도 가능하다.
제1 포토리소그래피 공정에서 금속 배선을 형성하여, 제1 금속 배선층(236)과 제2 금속 배선층(237)을 형성한다. 텅스텐막 및 질화탄탈막의 에칭에는 ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용하는 것이 바람직하다. ICP 에칭법을 이용하고, 에칭 조건(코일형 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써 원하는 테이퍼(taper) 형상으로 막을 에칭할 수 있다. 제1 금속 배선층(236)과 제2 금속 배선층(237)을 테이퍼 형상으로 함으로써 그 위에 형성하는 투광성을 갖는 도전막의 성막 불량을 저감할 수 있다.
다음으로, 투광성을 갖는 도전막을 형성한 후, 제2 포토리소그래피 공정에서 게이트 배선층(238), 박막 트랜지스터(210)의 게이트 전극층, 박막 트랜지스터(220)의 게이트 전극층 및 용량 배선층(230)을 형성한다. 투광성을 갖는 도전막은, 실시형태 1에 기재된 가시광에 대하여 투광성을 갖는 임의의 도전성 재료를 이용하여 형성한다.
또한, 투광성을 갖는 도전막의 재료에 따라서는, 예를 들면, 게이트 배선층(238)이 제1 금속 배선층(236) 또는 제2 금속 배선층(237)에 접촉하는 계면이 있으면, 이후의 열처리 등에 의해 산화막이 형성되어, 접촉 저항이 높아질 가능성이 있다. 따라서, 제2 금속 배선층(237)은 제1 금속 배선층(236)의 산화를 방지하는 질화 금속막으로 형성하는 것이 바람직하다.
다음으로, 실시형태 1과 같은 공정에서 게이트 절연층, 산화물 반도체층 등을 형성한다. 실시형태 1의 후속하는 공정에 따라서, 액티브 매트릭스 기판을 형성한다.
또한, 본 실시형태에서는, 제2 보호 절연층(204)을 형성한 후, 포토마스크를 이용해서 단자부의 평탄 절연층을 선택적으로 제거하는 예를 나타낸다. 단자부에서는, 평탄 절연층이 존재하지 않아서, 단자부가 FPC에 양호하게 접속될 수 있는 것이 바람직하다.
도 10의 (a)에서는, 제2 단자 전극(235)은 제1 보호 절연층(203) 위에 형성된다. 또한, 도 10의 (a)에서는, 제2 금속 배선층(237)의 일부와 겹치는 게이트 배선층(238)을 나타냈지만, 제1 금속 배선층(236) 및 제2 금속 배선층(237)의 전부를 덮는 게이트 배선층으로 해도 된다. 즉, 제1 금속 배선층(236) 및 제2 금속 배선층(237)은, 게이트 배선층(238)을 저저항화하기 위한 보조 배선으로 부를 수 있다.
또한, 단자부에 있어서, 게이트 배선과 동 전위의 제1 단자 전극은, 제1 보호 절연층(203) 위에 형성되어, 제2 금속 배선층(237)과 전기적으로 접속한다. 단자부로부터 인출되는 배선도 금속 배선을 사용하여 형성한다.
또한, 표시 영역으로서의 역할을 하지 않는 부분의 게이트 배선층 및 용량 배선층에 대해서, 배선 저항을 저저항으로 하기 위해서, 금속 배선(즉, 제1 금속 배선층(236) 및 제2 금속 배선층(237))을 보조 배선으로서 이용할 수도 있다.
또한, 도 10의 (b)에 도 10의 (a)의 구성과는 일부 다른 단면 구조를 나타낸다. 도 10의 (b)는, 도 10의 (a)와 구동 회로의 박막 트랜지스터의 게이트 전극층의 재료가 다른 점 이외에는 동일하기 때문에, 같은 개소에는 같은 부호를 이용하고, 같은 개소의 상세한 설명은 생략한다.
도 10의 (b)는, 구동 회로의 박막 트랜지스터의 게이트 전극층을 금속 배선으로 형성하는 예이다. 구동 회로에서는, 게이트 전극층의 재료는 투광성을 갖는 재료에 한정되지 않는다.
도 10의 (b)에 있어서, 구동 회로의 박막 트랜지스터(240)는 제1 금속 배선층(242) 위에 제2 금속 배선층(241)이 적층된 게이트 전극층을 포함한다. 또한, 제1 금속 배선층(242)은, 제1 금속 배선층(236)과 동일한 재료, 및 같은 공정으로 형성할 수 있다. 또한, 제2 금속 배선층(241)은, 제2 금속 배선층(237)과 동일한 재료, 및 같은 공정으로 형성할 수 있다.
또한, 제1 금속 배선층(242)을 도전층(217)과 전기적으로 접속할 경우, 제1 금속 배선층(242)의 산화를 방지하기 위한 제2 금속 배선층(241)으로서 질화 금속막을 사용하는 것이 바람직하다.
본 실시형태에서는, 금속 배선을 일부 배선에 이용하여 배선 저항을 저감하고, 액정 표시 패널의 사이즈가 10인치를 초과하여 60인치나 120인치에 이르는 경우에도 표시 화상의 고정밀화를 달성하고, 높은 개구율을 실현할 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 축적 용량의 구성에 대해서, 실시형태 3과 다른 예를 도 11a 및 도 11b를 참조하여 도시한다. 도 11a는, 도 9의 (a)와 축적 용량의 구성 이외에는 동일하기 때문에, 같은 개소에는 같은 부호를 이용하고, 같은 개소의 상세한 설명은 생략한다. 또한, 도 11a에서는 화소부에 배치되는 박막 트랜지스터(220)와 축적 용량의 단면 구조를 나타낸다.
도 11a는, 화소 전극층(227)과, 상기 화소 전극층(227), 및 유전체의 역할을 하는 산화물 절연층, 제1 보호 절연층(203) 및 제2 보호 절연층(204)을 사용해서 형성된 채널 보호층(216)과 겹치는 용량 배선층(250)으로 축적 용량을 구성하는 예이다. 용량 배선층(250)은 화소부의 박막 트랜지스터(220)의 소스 전극층과 같은 투광성을 갖는 재료, 및 같은 공정으로 형성되기 때문에, 용량 배선층(250)은 박막 트랜지스터(220)의 소스 배선층과 중첩되지 않도록 배열된다.
도 11a에 도시하는 축적 용량은, 한 쌍의 전극 및 유전체가 투광성을 갖고 있어, 축적 용량은 전체로서 투광성을 갖는다.
또한, 도 11b는, 도 11a와 다른 축적 용량의 구성의 예이다. 도 11b도, 도 11a와 축적 용량의 구성 이외에는 동일하기 때문에, 같은 개소에는 같은 부호를 이용하고, 같은 개소의 상세한 설명은 생략한다.
도 11b는, 유전체의 역할을 하는 제1 게이트 절연층(202a) 및 제2 게이트 절연층(202b)으로 한 용량 배선층(230)과, 해당 용량 배선층(230)과 겹치는 산화물 반도체층(251)과 용량 전극(231)과의 적층에 의해서 축적 용량을 구성하는 예이다. 또한, 용량 전극(231)은 산화물 반도체층(251) 위에 접촉해서 적층되고 있고, 축적 용량의 하나의 전극으로서 기능한다. 또한, 산화물 반도체층(251)은, 박막 트랜지스터(220)의 소스 전극 또는 드레인 전극과 같은 투광성을 갖는 재료, 및 같은 공정으로 형성한다. 또한, 용량 배선층(230)은, 박막 트랜지스터(220)의 게이트 전극과 같은 투광성을 갖는 재료, 및 같은 공정으로 형성되기 때문에, 용량 배선층(230)은 박막 트랜지스터(220)의 게이트 배선층과 중첩되지 않도록 배열된다.
또한, 용량 전극(231)은 화소 전극층(227)과 전기적으로 접속되어 있다.
도 11b에 도시하는 축적 용량에서도, 한 쌍의 전극 및 유전체가 투광성을 갖고 있고, 따라서 축적 용량은 전체로서 투광성을 갖는다.
도 11a 및 도 11b에 도시하는 축적 용량 각각은, 투광성을 갖고 있고, 따라서 게이트 배선의 개수를 늘리는 등에 의해서 표시 화상의 고정밀화를 도모하기 위해 화소 치수를 미세화해도, 충분한 용량을 얻을 수 있고, 또한, 높은 개구율을 실현할 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 6)
이하, 본 실시형태에서는, 동일 기판상에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 형성하는 예에 대해 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 1 또는 실시형태 2를 따라서 형성한다. 또한, 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터가 형성된 기판 위에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 16a에 도시한다. 표시 장치의 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)가 제공된다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연장되어 배치되며, 복수의 주사선이 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되어 배치되어 있다. 또한, 주사선과 신호선이 교차하는 각 영역에는, 표시 소자를 포함하는 화소가 매트릭스 형상으로 배치되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(컨트롤러 또는 제어 IC라고도 함)에 접속되어 있다.
도 16a에서는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)는, 화소부(5301)가 형성된 기판(5300) 위에 형성된다. 그 때문에, 외부에 설치하는 구동 회로 등의 부품의 수가 감소하므로, 코스트를 저감할 수 있다. 또한, 기판(5300) 외부에 설치된 구동 회로로부터 배선을 연장시키는 경우에 접속부에서의 접속수를 줄일 수 있고, 신뢰성의 향상이나 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는, 제1 주사선 구동 회로(5302)에 대하여, 일례로서, 제1 주사선 구동 회로용 스타트 신호(GSP1)(스타트 신호를 스타트 펄스라고도 함) 및 주사선 구동 회로용 클럭 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 제2 주사선 구동 회로(5303)에 대하여, 일례로서, 제2 주사선 구동 회로용 스타트 신호(GSP2) 및 주사선 구동 회로용 클럭 신호(GCK2)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 신호선 구동 회로(5304)에 대하여, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클럭 신호(SCK), 비디오 신호용 데이터(DATA, 간단히 비디오 신호라고도 함) 및 래치 신호(LAT)를 공급한다. 또한, 각 클럭 신호는, 위상이 시프트된 복수의 클럭 신호이어도 되고, 클럭 신호를 반전하여 얻어진 신호(CKB)와 함께 공급되어도 된다. 또한, 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303)의 어느 하나를 생략하는 것이 가능하다.
도 16b에서는, 구동 주파수가 낮은 회로(예를 들면, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))를, 화소부(5301)가 형성된 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)가 형성된 기판(5300)과는 다른 기판 위에 형성하는 구성에 대해 나타내고 있다. 해당 구성에 의해, 단결정 반도체를 포함한 트랜지스터와 비교하여 전계 효과 이동도가 작은 박막 트랜지스터에 의해, 기판(5300) 위에 형성하는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 공정수의 삭감, 코스트의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 실시형태 1 또는 실시형태 2의 박막 트랜지스터는 n채널형 TFT이다. 도 17a 및 도 17b에서는 n채널형 TFT로 구성하는 신호선 구동 회로의 구성 및 동작에 대해 일례를 들어서 설명한다.
신호선 구동 회로는, 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. 스위칭 회로(5602)는, 복수의 스위칭 회로(5602_1) 내지 (5602_N)(N은 자연수)을 포함한다. 스위칭 회로(5602_1 내지 5602_N)는, 각각, 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 포함한다. 이하, 박막 트랜지스터(5603_1 내지 5603_k)는 N채널형 TFT인 예를 설명한다.
신호선 구동 회로의 접속 관계에 대해서, 스위칭 회로(5602_1)를 예로 들어 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는, 각각, 배선(5604_1 내지 5604_k)와 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는, 각각, 신호선(S1 내지 Sk)와 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는, 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는, 배선(5605_1 내지 5605_N)에 순서대로 H 레벨 신호(H 신호 또는 고전원 전위 레벨에서의 신호라고도 함)를 출력하여, 스위칭 회로(5602_1 내지 5602_N)를 순서대로 선택하는 기능을 갖는다.
스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_k)과 신호선(S1 내지 Sk)과의 사이의 도통 상태(제1 단자와 제2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는지의 여부를 제어하는 기능을 갖는다. 이와 같이 하여, 스위칭 회로(5602_1)은 셀렉터로서의 기능을 갖는다. 또한, 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 배선(5604_1 내지 5604_k)와 신호선(S1 내지 Sk)와의 사이의 도통 상태를 제어하는 기능, 즉 배선(5604_1 내지 5604_k)의 전위를 신호선(S1 내지 Sk)에 공급하는 기능을 갖는다. 이와 같이 하여, 박막 트랜지스터(5603_1 내지 5603_k)는 각각 스위치로서의 기능을 갖는다.
또한, 배선(5604_1 내지 5604_k)에는, 각각, 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 데이터 또는 화상 신호에 따른 아날로그 신호일 경우가 많다.
다음으로, 도 17a의 신호선 구동 회로의 동작에 대해서, 도 17b의 타이밍 차트를 참조하여 설명한다. 도 17b에는, 신호(Sout_1 내지 Sout_N), 및 신호(Vdata_1 내지 Vdata_k)의 일례를 나타낸다. 신호(Sout_1 내지 Sout_N)은 시프트 레지스터(5601)로부터의 출력 신호의 일례이다. 신호(Vdata_1 내지 Vdata_k)는 배선(5604_1 내지 5604_k)에 입력된 신호의 일례이다. 또한, 신호선 구동 회로의 1 동작 기간은 표시 장치에 있어서의 1 게이트 선택 기간에 대응한다. 1 게이트 선택 기간은, 일례로서, 기간 T1 내지 TN으로 분할된다. 기간 T1 내지 TN은 각각 선택된 행의 화소에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
기간 T1 내지 TN에 있어서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순서대로 출력한다. 예를 들면, 기간 T1에 있어서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1)에 출력한다. 그러면, 박막 트랜지스터(5603_1 내지 5603_k)는 온이 되므로, 배선(5604_1 내지 5604_k)과, 신호선(S1 내지 Sk)이 도통 상태로 된다. 이때, 배선(5604_1 내지 5604_k)에는, 각각, Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통하여, 선택된 행에 있어서의 제1열 내지 제k열째의 화소에 기입된다. 이렇게 해서, 기간 T1 내지 TN에 있어서, 선택된 행에서 k열씩 비디오 신호용 데이터(DATA)가 순차적으로 기입된다.
이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기입되는 것에 의해, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기입되는 경우에는, 기입 시간을 연장할 수 있고, 따라서 비디오 신호의 기입 부족을 방지할 수 있다.
또한, 시프트 레지스터(5601) 및 스위칭 회로부(5602)로서는, 실시형태 1 또는 2에 기술된 박막 트랜지스터에 의해 구성되는 회로를 이용할 수 있다는 것에 유의하라. 이 경우, 시프트 레지스터(5601)는 N 채널형 트랜지스터 또는 P 채널형 트랜지스터만으로 구성될 수 있다.
주사선 구동 회로 및/또는 신호선 구동 회로의 일부로서 사용되는 시프트 레지스터의 일 실시형태는 도 18a 내지 도 18c와 도 19a 및 도 19b를 참조하여 기술된다.
주사선 구동 회로는 시프트 레지스터를 포함한다. 또한, 주사선 구동 회로는 경우에 따라서는 레벨 시프터를 포함할 수도 있다. 주사선 구동 회로에서, 시프트 레지스터에 클럭 신호(CK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 의해 버퍼링 및 증폭되어, 대응하는 주사선에 공급된다. 주사선에는 1라인 분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 1라인 분의 화소의 트랜지스터를 한번에 턴온시켜야 하기 때문에, 큰 전류를 공급할 수 있는 버퍼가 이용된다.
시프트 레지스터는 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(1O_N)(N은 3 이상의 자연수)를 포함한다(도 18a 참조). 도 18a에 도시된 시프트 레지스터에서, 제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)에는, 제1 배선(11), 제2 배선(12), 제3 배선(13) 및 제4 배선(14)으로부터 각각 제1 클럭 신호 CK1, 제2 클럭 신호 CK2, 제3 클럭 신호 CK3 및 제4 클럭 신호 CK4가 공급된다. 제1 펄스 출력 회로(10_1)에는, 제5 배선(15)으로부터 스타트 펄스 SP1(제1 스타트 펄스)이 입력된다. 제2 단째 이후의 제n 펄스 출력 회로(10_n)(n은 2 이상이며 N 이하의 자연수)에는, 전단의 펄스 출력 회로로부터의 신호(이러한 신호는 전단 신호 OUT(n-1)라고 칭한다)(n은 2 이상의 자연수)가 입력된다. 제1 펄스 출력 회로(10_1)에는, 다음 단이 후속하는 단의 제3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 유사하게, 2단 또는 그 후단의 제n 펄스 출력 회로(10_n)에는, 다음 단이 후속하는 단의 제(n+2) 펄스 출력 회로(10_(n+2))로부터의 신호(이러한 신호는 후단 신호 OUT(n+2)라고 칭한다)가 입력된다. 따라서, 각 단의 펄스 출력 회로는 전단 및/또는 후단의 펄스 출력 회로에 입력될 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR))와 다른 배선 등에 입력될 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. 도 18a에 도시한 바와 같이, 시프트 레지스터의 최종 2개의 단의 펄스 출력 회로에는, 후단 신호 OUT(n+2)이 입력되지 않기 때문에, 예를 들면, 추가적으로 제2 스타트 펄스 SP2와 제3 스타트 펄스 SP3가 입력된다는 것에 유의하라.
클럭 신호(CK)는 일정한 간격에서 H 레벨과 L 레벨(또는, L 신호, 저전원 전위 레벨에서의 신호라고 칭한다)간에 반복하는 신호이다. 여기에서, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는 순차적으로 1/4 주기만큼씩 지연된다. 본 실시형태에서는, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)를 이용하여, 펄스 출력 회로의 구동을 제어한다. 일부 경우에, 클럭 신호가 입력되는 구동 회로에 따라서, 클럭 신호는 GCK 또는 SCK라고 칭해지며, 다음 설명에서, 클럭 신호는 CK로서 표현되는 것에 유의하라.
제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는 제1 배선(11) 내지 제4 배선(14) 중 어느 하나와 전기적으로 접속된다. 예를 들면, 도 18a에서의 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)는 제1 배선(11)과 전기적으로 접속되고, 제2 입력 단자(22)는 제2 배선(12)과 전기적으로 접속되고, 제3 입력 단자(23)는 제3 배선(13)과 전기적으로 접속된다. 제2 펄스 출력 회로(10_2)에서, 제1 입력 단자(21)는 제2 배선(12)과 전기적으로 접속되고, 제2 입력 단자(22)는 제3 배선(13)과 전기적으로 접속되고, 제3 입력 단자(23)는 제4 배선(14)과 전기적으로 접속된다.
제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N) 각각은 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26) 및 제2 출력 단자(27)을 포함한다(도 18b 참조). 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)에는 제1 클럭 신호 CK1가 입력되고, 제2 입력 단자(22)에는 제2 클럭 신호 CK2가 입력되고, 제3 입력 단자(23)에는 제3 클럭 신호 CK3가 입력되고, 제4 입력 단자(24)에는 스타트 펄스가 입력되고, 제5 입력 단자(25)에는 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되며, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)가 출력된다.
제1 펄스 출력 회로(10_1) 내지 제N 펄스 출력 회로(10_N)에서, 상술한 실시 형태에서 기술된 4개의 단자를 갖는 박막 트랜지스터(TFT)는 3개의 단자를 갖는 박막 트랜지스터에 부가하여 사용될 수 있다. 본 명세서에서, 박막 트랜지스터가 사이에 반도체층이 개재되어 있는 2개의 게이트 전극을 가질 때, 반도체층 하부의 게이트 전극은 하부 게이트 전극이라고 칭해지고 반도체층 상부의 게이트 전극은 상부 게이트 전극이라고 칭해진다.
박막 트랜지스터에서 산화물 반도체가 채널 형성 영역을 포함하는 반도체층용으로 사용될 때, 임계 전압은 종종 제조 공정에 따라 포지티브 또는 네가티브 방향으로 시프트한다. 이 때문에, 채널 형성 영역을 포함하는 반도체층용으로 산화물 반도체가 사용되는 박막 트랜지스터는 임계 전압이 제어될 수 있는 구조를 갖는다. 4개의 단자를 갖는 박막 트랜지스터의 임계 전압은 상부 게이트 전극 및/또는 하부 게이트 전극의 전위를 제어함으로써 원하는 값이 되도록 제어될 수 있다.
다음으로, 도 18b에 도시된 펄스 출력 회로의 구체적인 회로 구성의 일례는 도 18c를 참조하여 기술될 것이다.
도 18c에 도시된 펄스 출력 회로는 제1 트랜지스터(31) 내지 제13 트랜지스터(43)를 포함한다. 전술한 제1 입력 단자(21) 내지 제5 입력 단자(25), 제1 출력 단자(26) 및 제2 출력 단자(27)외에 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52) 및 저전원전위 VSS가 공급되는 전원선(53)으로부터, 제1 트랜지스터(31) 내지 제13 트랜지스터(43)에 신호 또는 전원전위가 공급된다. 도 18c의 전원선의 전원 전위의 관계는 다음과 같다: 제1 전원전위 VDD는 제2 전원전위 VCC와 동일하거나 그보다 크고, 제2 전원 전위 VCC는 제3 전원전위 VSS보다 크다. 또한, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는 일정한 간격으로 H레벨과 L레벨을 반복하는 신호이며, H레벨일 때의 클럭 신호는 VDD이고, L레벨일 때의 클럭 신호는 VSS임에 유의하라. 전원선(51)의 전위 VDD를 전원선(52)의 전위 VCC보다 높게 함으로써, 트랜지스터의 동작에 영향을 주는 일없이, 트랜지스터의 게이트 전극에 인가되는 전위를 낮출 수 있고, 트랜지스터의 임계값의 시프트를 저감하고, 트랜지스터의 열화를 억제할 수 있다. 4개의 단자를 가진 박막 트랜지스터는 제1 트랜지스터(31) 내지 제13 트랜지스터(43)중에서 제1 트랜지스터(31)와 제6 트랜지스터(36) 내지 제9 트랜지스터(39)로서 사용되는 것이 바람직하다. 제1 트랜지스터(31)와 제6 트랜지스터(36) 내지 제9 트랜지스터(39)는 소스 또는 드레인으로서 기능하는 하나의 전극이 게이트 전극의 제어 신호에 따라 스위칭되도록 동작될 필요가 있으며, 게이트 전극에 입력된 제어 신호에 대한 응답은 빠르기 때문에(온 상태 전류의 상승이 가파르기 때문에) 펄스 출력 회로의 오작동을 더욱 감소시킬 수 있다. 따라서, 4개의 단자를 갖는 박막 트랜지스터를 사용함으로써, 임계 전압이 제어될 수 있고, 펄스 출력 회로의 오작동이 더욱 감소될 수 있다.
도 18c에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제1 트랜지스터(31)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되고, 제2 트랜지스터(32)의 게이트 전극이 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제6 트랜지스터(36)의 게이트 전극은 제5 입력 단자(25)에 전기적으로 접속된다. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되고, 제7 트랜지스터(37)의 게이트 전극은 제3 입력 단자(23)에 전기적으로 접속된다. 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극은 제2 입력 단자(22)에 전기적으로 접속된다. 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 제9 트랜지스터(39)의 게이트 전극은 전원선(52)에 전기적으로 접속된다. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속된다. 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되고, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다. 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되고, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극에 전기적으로 접속된다.
도 18c에서, 제3 트랜지스터(33)의 게이트 전극, 제10 트랜지스터(40)의 게이트 전극 및 제9 트랜지스터(39)의 제2 단자가 접속되는 부분을 노드 A라고 칭한다. 또한, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자 및 제11 트랜지스터(41)의 게이트 전극이 접속되는 부분을 노드 B라고 칭한다.
도 19a는 도 18c에 도시된 펄스 출력 회로가 제1 펄스 출력 회로(10_1)에 적용되는 경우에 제1 입력 단자(21)로부터 제5 입력 단자(25)와 제1 및 출력 단자(26) 그리고 제2 출력 단자(27)에 입력 또는 출력되는 신호를 도시한다.
구체적으로, 제1 클력 신호 CK1는 제1 입력 단자(21)에 입력되고; 제2 클력 신호 CK2는 제2 입력 단자(22)에 입력되고; 제3 클력 신호 CK3는 제3 입력 단자(23)에 입력되고; 스타트 펄스는 제4 입력 단자(24)에 입력되고; 후속단 신호 OUT(3)는 제5 입력 단자(25)에 입력되고; 제1 출력 신호 OUT(1)(SR)는 제1 출력 단자(26)으로부터 출력되며; 제2 출력 신호 OUT(1)는 제2 출력 단자(27)로부터 출력된다.
또한, 박막 트랜지스터는 게이트, 드레인 및 소스의 적어도 세개의 단자를 갖는 소자라는 것에 유의하라. 박막 트랜지스터는 게이트가 중첩된 영역에 형성된 채널 영역을 포함하는 반도체를 갖는다. 드레인과 소스사이에서 채널 영역을 통해 흐르는 전류는 게이트 전위를 제어함으로써 제어될 수 있다. 여기서, 박막 트랜지스터의 소스 및 드레인이 박막 트랜지스터의 구조, 동작 조건 등에 따라 변경될 수 있기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스 및 드레인으로서 기능하는 영역을, 소스 혹은 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서, 각각을 제1 단자, 제2 단자로서 참조할 수도 있다.
도 18c 및 도 19a에서, 노드 A를 플로팅 상태로 만듬으로써 부트스트랩(bootstrap) 동작을 수행하기 위한 캐패시터가 추가적으로 제공될 수 있다. 또한, 노드 B에 전기적으로 접속된 하나의 전극을 갖는 캐패시터는 노드 B의 전위를 유지하기 위해 추가적으로 제공될 수 있다.
도 19b는 19a에 도시한 펄스 출력 회로를 복수개 구비하는 시프트 레지스터의 타이밍 차트를 나타낸다. 시프트 레지스터가 주사선 구동 회로에 포함될 때, 도 19b에서의 기간(61)은 수직 귀선 기간에 해당하고, 기간(62)은 게이트 선택 기간에 해당하는 것에 유의하라.
또한, 도 19a에 도시한 바와 같이, 게이트에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)를 제공함으로써, 부트스트랩 동작의 전후에서, 이하와 같은 이점이 있다는 것에 유의하다.
게이트 전극에 제2 전위 전위 VCC가 인가되는 제9 트랜지스터(39를 제공하지 않고, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 상승하여, 제1 전원 전위 VDD보다 커진다. 그리고, 제1 트랜지스터(31)의 소스가 제1 단자측, 즉 전원선(51)측 단자로 전환된다. 따라서, 제1 트랜지스터(31)에서는, 게이트와 소스간에 그리고 게이트와 드레인간에 큰 바이어스 전압이 인가되어 상당한 스트레스가 걸리게 되어, 트랜지스터의 열화의 원인이 될 수 있다. 이에 비해, 게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)를 제공하는 경우에, 부트스트랩 동작에 의해 노드 A의 전위는 상승 하지만, 제1 트랜지스터(31)의 제2 단자의 전위의 상승을 방지할 수 있다. 즉, 제9 트랜지스터(39)를 제공함으로써, 제1 트랜지스터(31)의 게이트와 소스간에 인가되는 부 바이어스 전압의 값을 낮출 수 있다. 따라서, 본 실시 형태의 회로 구성으로 함으로써, 제1 트랜지스터(31)의 게이트와 소스간에 인가되는 부 바이어스 전압도 줄일 수 있어, 스트레스에 의한 제1 트랜지스터(31)의 열화를 억제할 수 있다.
제9 트랜지스터(39)는 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트간에 제9 트랜지스터(39)의 제1 단자와 제2 단자가 접속되는 한 어느 곳이라도 제공될 수 있다는 것에 유의하라. 또한, 본 실시 형태에서의 펄스 출력 회로를 복수개 구비하는 시프트 레지스터가 주사선 구동 회로보다 더 많은 스테이지를 갖는 신호선 구동 회로로서 기능하는 경우, 제9 트랜지스터(39)는 생략될 수 있으며, 트랜지스터의 수를 줄일 수 있다는 것에 유의하라.
제1 트랜지스터(31) 내지 제13 트랜지스터(43)의 반도체층으로서, 산화물 반도체를 이용함으로써, 박막 트랜지스터의 오프 전류를 저감하고, 온 전류 및 전계 효과 이동도를 높이며, 트랜지스터의 열화의 정도를 저감할 수 있다는 것에 유의하라. 그 결과, 회로내의 오동작을 저감할 수 있다. 또한, 아몰퍼스 실리콘을 이용한 트랜지스터에 비하여, 게이트 전극에 고전위를 인가함으로써 산화물 반도체를 이용한 트랜지스터의 열화의 정도가 작다. 따라서, 제2 전원 전위 VCC를 공급하는 전원선에, 제1 전원 전위 VDD를 공급해도 마찬가지인 동작이 얻어지고, 또한 회로사이에 배치된 전원선의 수를 저감할 수 있기 때문에, 회로의 소형화를 도모할 수 있다.
제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)로부터 공급되는 클럭 신호와 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)로부터 공급되는 클럭 신호가 제2 입력 단자(22) 및 제3 입력 단자(23)로부터 각각 공급되도록 접속 관계를 변경해도 마찬가지인 기능을 발휘한다는 것에 유의하라. 도 19a에 나타내는 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38)가 함께 온 상태에서, 제7 트랜지스터(37)는 오프로 되고, 제8 트랜지스터(38)는 온 상태로 되고나서, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프 상태로 되기 때문에, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 저하로 인한 노드 B의 전위 저하가 제7 트랜지스터(37)의 게이트 전극의 전위 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위 저하로 인해 2회가 되도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변경된다. 이에 비해, 도 19a에 도시한 시프트 레지스터내의 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태를 도 19b의 기간과 같이, 변경하여, 제7 트랜지스터(37) 및 제8 트랜지스터(38)이 함께 온 상태에서, 제7 트랜지스터(37)는 온 상태가 되고, 제8 트랜지스터(38)는 오프 상태로 되고나서, 제7 트랜지스터(37)와 제8 트랜지스터(38)이 오프 상태로 되게 하여, 제8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의한, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 저하로 인한 노드 B의 전위의 저하를, 일회로 저감할 수 있다. 따라서, 제7 트랜지스터(37)의 게이트 전극에 제3 입력 단자(23)로부터 공급되는 클럭 신호와 제8 트랜지스터(38)의 게이트 전극에 제2 입력 단자(22)로부터 공급되는 클럭 신호를 이용하여 노드 B의 전위의 변동을 작게 함으로써, 노이즈를 저감할 수 있기 때문에 바람직하다.
이러한 방식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 L레벨로 유지하는 동안, 노드 B에 정기적으로 H레벨의 신호가 공급되기 때문에, 펄스 출력 회로의 오동작을 억제할 수 있다.
(실시형태 7)
박막 트랜지스터를 제조하고, 해당 박막 트랜지스터를 화소부 및 또한 구동 회로에 이용해서 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제조할 수 있다. 또한, 박막 트랜지스터를 이용한 구동 회로의 일부 또는 전체가 화소부가 형성되는 기판 상에 형성됨으로써, 시스템-온-패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자의 일례로서 액정소자(액정 표시 소자라고도 한다) 및 발광 소자(발광 표시 소자라고도 한다)를 포함한다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 카테고리에 포함하고 있어, 구체적으로는 무기 EL(ElectroLuminescent), 유기 EL 소자 등이 포함된다. 또한, 전자 잉크와 같이, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 사용될 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 해당 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 해당 표시 장치를 제조하는 과정에서의, 표시 소자가 완성되기 전의 일 실시형태에 상당하는 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 구체적으로, 소자 기판은 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후이며, 도전막을 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합한다.
본 명세서에서의 표시 장치는 화상 표시 디바이스 또는 광원(조명 장치를 포함한다)을 가리킨다는 것에 유의하라. 또한, 표시 디바이스는 그 카테고리내에 다음의 모듈들, FPC(Flexible printed circuit), TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)와 같은 커넥터(connector)를 포함하는 모듈; TAB 테이프 또는 말단에 인쇄 배선 보드가 제공된 TCP를 갖는 모듈; 및 표시 소자에 COG(Chip On Glass) 방식에 의해 직접 장착된 IC(Integrated Circuit)를 갖는 모듈을 포함한다.
반도체 장치의 일 실시형태에 상당하는 액정 표시 패널의 외관 및 단면은 도 12a, 도 12b 및 도 12c를 참조하여 기술될 것이다. 도 12a 및 도 12b는 박막 트랜지스터(4010), 박막 트랜지스터(4011) 및 액정 소자(4013)가 제1 기판(4001)과 제2 기판(4006) 사이에 시일재(4005)로 밀봉된 패널의 평면도이다. 도 12c는 도 12a 및 도 12b에서의 M-N을 따라 절단한 단면도이다.
제1 기판(4001) 상에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 시일재(4005)가 제공된다. 화소부(4002)와 주사선 구동 회로(4004) 상에 제2 기판(4006)이 제공된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제1 기판(4001), 시일재(4005), 및 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 제1 기판(4001)상의 시일재(4005)에 의해 둘러싸인 영역과 상이한 영역에는, 별도 준비된 기판 상에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가 장착된다.
별도로 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니라, COG방법, 와이어 본딩 방법, TAB 방법 등이 사용될 수 있다는 것에 유의하라. 도 12a는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타낸다. 도 12b는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 나타낸다.
제1 기판(4001)상에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 포함한다. 도 12c는 화소부(4002)에 포함되는 박막 트랜지스터(4010)과, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 일례로서 나타내고 있다. 박막 트랜지스터(4010) 및 박막 트랜지스터(4011) 상에는 보호 절연층(4020) 및 보호 절연층(4021)이 제공된다.
박막 트랜지스터(4010) 및 박막 트랜지스터(4011)로서는, 실시형태 1 내지 실시형태 2에서 기술한 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 사용할 수 있다. 구동 회로용 박막 트랜지스터(4011)로서는, 실시형태 1 내지 실시형태 2에서 기술한 박막 트랜지스터(141) 또는 박막 트랜지스터(143)를 사용할 수 있다. 화소용 박막 트랜지스터(4010)로서는, 박막 트랜지스터(142) 또는 박막 트랜지스터(144)를 사용할 수 있다. 본 실시형태에서, 박막 트랜지스터(4010) 및 박막 트랜지스터(4011)는 n채널형 박막 트랜지스터이다.
절연층(4021)의 일부 상의, 구동 회로용 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 백-게이트 전극(4040)이 제공된다. 백-게이트 전극(4040)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 제공함으로써, BT 시험 전후에서의 박막 트랜지스터(4011)의 임계값 전압의 변화량을 저감시킬 수 있다. 백-게이트 전극(4040)은 전위가 박막 트랜지스터(4011)의 게이트 전극층과 동일할 수도 있고, 상이할 수도 있다. 백-게이트 전극(4040)은 제2 게이트 전극층으로서도 기능할 수 있다. 대안적으로, 백-게이트 전극(4040)의 전위는 GND, OV,혹은 플로팅 상태일 수 있다.
액정 소자(4013)에 포함되는 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속되어 있다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 상에 형성되어 있다. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 중첩되는 부분은 액정 소자(4013)에 해당한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 제공되고, 절연층(4032) 및 절연층(4033)이 개재되어 있는 화소 전극층(4030)과 대향 전극층(4031) 사이에는 액정층(4008)이 개재되어 있다는 것에 유의하라.
제1 기판(4001) 및 제2 기판(4006)으로서는, 투광성 기판을 이용할 수 있고; 글래스 기판, 세라믹 기판, 플라스틱 기판을 이용할 수 있다는 것에 유의하라. 플라스틱 기판으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(polyvinyl fluoride) 필름, 폴리에스테르 필름, 또는 아크릴 수지(acrylic resin) 필름을 이용할 수 있다.
기둥형 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지며, 화소 전극층(4030)과 대향 전극층(4031)간의 거리(셀 갭)을 제어하기 위해서 제공된다. 대안적으로, 구형 스페이서가 사용될 수도 있다. 대향 전극층(4031)은 박막 트랜지스터(4010)가 형성되는 기판 상에 형성되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용한 한쌍의 기판 사이에 배치되는 도전성 입자를 통해서 대향 전극층(4031)과 공통 전위선이 서로 전기적으로 접속할 수 있다. 도전성 입자는 시일재(4005)에 포함된다는 것에 유의하라.
대안적으로, 배향막을 이용하지 않는 블루 상(blue phase)을 나타내는 액정을 이용해도 된다. 블루 상은 액정 상의 하나로서, 콜레스테릭 액정을 승온하는 동안 콜레스테릭 상이 등방상으로 변하기 직전에 발생하는 상이기 때문에; 블루 상은 좁은 온도 범위내에서만 발생한다. 온도 범위를 개선하기 위해서, 5 wt% 이상의 키랄제를 혼합시킨 액정 조성물이 액정층(4008)에 이용된다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고 시야각 의존성이 작다.
본 실시형태는 투과형 액정 표시 장치의 이외에, 반투과형 액정 표시 장치에서도 적용할 수 있음에 유의하라.
액정 표시 장치의 일례에서, 기판의 외측(관찰자측)에는 편광판이 제공되고, 기판의 내측에는 착색층(컬러 필터)과 표시 소자에 사용되는 전극층이 순차적으로 제공되고; 대안적으로, 기판의 내측에는 편광판이 제공될 수도 있다. 편광판과 착색층의 적층 구조는 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조 공정 조건에 의해 적절히 설정될 수 있다. 또한, 표시부 이외에 블랙 매트릭스로서 기능하는 차광막을 제공할 수도 있다.
박막 트랜지스터(4011)에서, 채널 보호층으로서 절연층(4042)이 형성되어 있다. 절연층(4042)은 실시형태 1에서 기술된 채널 보호층(116) 및 채널 보호층(216)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 또한, 박막 트랜지스터의 표면 요철을 저감하기 위해서 평탄화 절연막으로서 기능하는 절연층(4021)은 박막 트랜지스터를 덮는다. 여기에서는, 절연층(4041) 및 절연층(4042)으로서, 실시형태 1에서 일례로서 기술한 스퍼터링 방법에 의해 실리콘 산화막이 형성된다.
절연층(4041) 및 절연층(4042) 상에는 보호 절연층(4020)이 형성되어 있다. 보호 절연층(4020)은 실시형태 1에서 기술된 보호 절연막(107)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 여기서, 실리콘 질화막은 절연층(4020)으로서, PCVD법에 의해 형성된다.
평탄화 절연막으로서 절연층(4021)이 형성된다. 절연층(4021)은 실시형태 1에서 기술된 보호 절연막(108)과 유사한 재료 및 방법을 이용하여 형성될 수 있고, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드 또는 에폭시와 같은 내열성을 갖는 유기재료를 이용할 수 있다. 이러한 유기재료의 이외에, 저유전율 재료(저-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 이들의 재료로부터 형성되는 절연막을 복수개 적층시킴으로써, 절연층(4021)을 형성할 수 있음에 유의하라.
실록산계 수지는 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기(fluoro group)를 포함할 수 있다. 또한, 유기기는 플루오로기를 포함할 수 있다.
절연층(4021)의 형성 방법은, 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코팅법, 딥핑(dipping)법, 스프레이 코팅법, 액적 토출법(예를 들면, 잉크제트법, 스크린 인쇄, 또는 오프셋 인쇄); 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)의 소성 공정은 반도체층의 어닐링으로서도 기능함으로써, 반도체 장치를 효율적으로 제조할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석산화물, 인듐 주석산화물(ITO), 인듐 아연산화물, 또는 산화 규소를 첨가한 인듐 주석산화물과 같은 투광성 도전성 재료로 형성될 수 있다.
대안적으로, 화소 전극층(4030) 및 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 칭한다)를 포함하는 도전성 조성물을 사용할 수도 있다. 도전성 조성물을 이용하여 형성한 화소 전극은 시트 저항이 단위 면적당 10000 ohms 이하이고, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율은 0.1Ωㆍ㎝ 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 고분자를 이용할 수 있다. 그 예로서, 폴리 아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리티오펜 및 그 유도체, 이들의 2종이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004) 또는 화소부(4002)에는 FPC(4018)로부터 각종 신호 및 전위가 공급된다.
접속단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 같은 도전막을 이용하여 형성된다. 단자 전극(4016)은 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 같은 도전막을 이용하여 형성된다.
접속단자 전극(4015)은 FPC(4018)에 포함된 단자에 이방성 도전막(4019)을 통해서 전기적으로 접속되어 있다.
도 12a, 도 12b 및 도 12c는 신호선 구동 회로(4003)를 별도로 형성하여 제1 기판(4001) 상에 장착된 예를 나타내고 있지만; 본 실시형태는 이러한 구조에 국한되지 않는다는 것에 유의하라. 주사선 구동 회로를 별도로 형성하고나서 장착할 수도 있고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하고나서 장착할 수도 있다.
도 21은 본 명세서에 개시된 제조 방법에 따라 제조된 TFT 기판(2600)을 이용해서 반도체 장치로서 형성된 액정 표시 모듈의 일례를 나타내고 있다.
도 21은 TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 서로 고정되고, 이 기판 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604) 및 착색층(2605)이 제공되어 표시 영역을 형성하는 액정 표시 모듈의 일례를 나타낸다. 착색층(2605)은 컬러 표시를 행하기 위해 필요하다. RGB 방식에서, 적, 녹, 청의 각 색에 대응하는 착색층이 각 화소에 대응해서 제공된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607) 및 확산판(2613)이 제공된다. 광원은 냉음극관(2610) 및 반사판(2611)을 포함한다. 회로 기판(2612) 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되고, 컨트롤 회로나 전원 회로와 같은 외부 회로를 포함한다. 편광판과 액정층은 그 사이에 위상차판을 개재하여 적층할 수 있다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertica1 Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제조할 수 있다.
본 실시형태는 다른 실시형태에서 기술된 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서, 반도체 장치의 일 실시형태로서 전자 페이퍼의 예가 기술될 것이다.
반도체 장치는 스위칭 소자에 전기적으로 접속하는 소자를 이용해서 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)로 참조되며, 통상의 페이퍼와 같은 정도로 읽기 쉽고, 다른 표시 장치에 비해 소비 전력이 적고, 얇고 가볍다는 점에서 이점을 갖고 있다.
전기 영동 디스플레이는 다양한 형태를 가질 수 있다. 전기 영동 디스플레이는 플러스의 전하를 갖는 제1 입자와 마이너스의 전하를 갖는 제2 입자를 포함하는 마이크로캡슐이 용매 또는 용질에 복수개 분산된 것이다. 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐중의 입자를 서로 반대 방향으로 이동시켜서 한 방향측에 집합한 입자의 색만을 표시한다. 제1 입자 및 제2 입자는 염료를 포함하고, 전계없이는 이동하지 않는다는 것에 유의하라. 또한, 제1 입자의 색과 제2 입자의 색은 상이하다(무색을 포함할 수도 있다).
이러한 방식으로, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계영역으로 이동하는 소위 유전 영동적 효과를 이용한다. 전기 영동 디스플레이는 액정 표시 장치에 필요한 편광판을 사용할 필요가 없다.
상기 마이크로캡슐을 용매중에 분산시킨 용액은 전자 잉크로서 참조된다. 이 전자 잉크는 글래스, 플라스틱, 천, 페이퍼 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 포함하는 입자를 이용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판상에 적절히, 두개의 전극간에 개재되도록 상술한 마이크로캡슐을 복수개 배치하면, 액티브 매트릭스형 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가함으로써 표시를 행할 수 있다. 예를 들면, 실시형태 1 또는 2의 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
마이크로캡슐중의 제1 입자 및 제2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료 중 하나 또는 이들의 복합 재료로 형성될 수 있다.
도 20은 반도체 장치의 예로서 액티브 매트릭스형 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)는 실시형태 1에서 기술된 박막 트랜지스터와 유사한 방식으로 형성될 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다. 또한, 실시형태 2 내지 4에서 기술된 박막 트랜지스터도 본 실시형태의 박막 트랜지스터(581)로서 사용될 수 있다.
도 20의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시 장치의 일례이다. 트위스트 볼 표시 방식은 백과 흑으로 각기 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제1 전극층 및 제2 전극층사이에 배치하고, 제1 전극층 및 제2 전극층간에 전위차를 발생시켜서의 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580) 상에 형성된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 절연막(583)으로 도포된다. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층이 절연층(583)과 절연층(585)에 형성된 개구에서 제1 전극층(587)과 접함으로써, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속된다. 구형 입자(589)는 제2 기판(596)상에 형성된 제1 전극층(587)과 제2 전극층(588) 사이에 제공된다. 구형 입자(589) 각각은 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b) 주위에 액체가 채워진 캐비티(594)를 포함한다. 구형 입자(589)의 주위는 수지와 같은 충전재(595)로 충전되어 있다. 제1 전극층(587)은 화소 전극에 해당하고, 제2 전극층(588)은 공통 전극에 해당한다. 제2 전극층(588)은 박막 트랜지스터(581)가 형성되는 기판상에 제공되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용함으로써, 한쌍의 기판 사이에 제공되는 도전성 입자를 통해서 제2 전극층(588)과 공통 전위선이 전기적으로 서로 접속될 수 있다.
대안적으로, 트위스트 볼 대신에, 전기 영동 소자를 이용할 수 있다. 투명한 액체, 플러스로 대전된 흰 미립자, 및 마이너스로 대전된 검은 미립자가 봉입된 직경 10㎛ 내지 200㎛ 정도의 마이크로캡슐이 이용된다. 제1 전극층과 제2 전극층사이에 제공되는 마이크로캡슐에서, 제1 전극층과 제2 전극층에 의해 전계가 공급되면, 흰 미립자와 검은 미립자는 반대 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자는 전기 영동 표시 소자이고, 전기 영동 표시 소자를 구비한 장치는 일반적으로 전자 페이퍼라고 불려진다. 전기 영동 표시 소자는 액정 표시 소자보다 반사율이 높기 때문에, 보조 라이트가 불필요하고, 소비 전력이 적으며, 흐릿한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지할 수 있다. 따라서, 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(간단히 표시 장치 또는 표시 장치를 구비하는 반도체 장치라고도 한다)가 멀리 떨어져 있을 경우에도, 표시된 상을 저장할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제조할 수 있다.
본 실시형태는 다른 실시형태에서 기술된 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시형태 9)
반도체 장치로서 발광 표시 장치의 예를 기술할 것이다. 표시 장치에 포함된 표시 소자로서는, 여기에서는 일렉트로루미네센스를 이용하는 발광 소자가 기술된다. 일렉트로루미네센스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 또는 무기화합물인지의 여부에 따라 분류된다. 일반적으로, 전자는 유기 EL소자로서 참조되고, 후자는 무기 EL소자로서 참조된다.
유기 EL소자에서, 발광 소자에 전압을 인가하는 것에 의해, 한쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 이들 캐리어(전자 및 정공)는 재결합하기 때문에, 발광성 유기 화합물이 여기 상태를 형성한다. 발광성 유기 화합물은 여기 상태에서 기저 상태로 되돌아감으로써 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형 발광 소자로서 참조된다.
무기 EL소자는 그 소자 구성에 따라, 분산형 무기 EL소자와 박막형 무기 EL소자로 분류된다. 분산형 무기 EL소자는 발광 재료의 입자를 바인더(binder)중에 분산되게 한 발광층을 포함하며, 발광 메카니즘은 도너(donor) 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL소자는 발광층을 유전체층간에 개재하고, 또한 전극간에도 개재시킨 구조를 구비하며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국지형(localized) 발광이다. 여기서는, 발광 소자로서 유기 EL소자를 이용하여 설명하는 것에 유의하라.
도 14는 반도체 장치의 예로서, 디지털 시간 계조 구동을 적용될 수 있는 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용가능한 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는 산화물 반도체층을 채널 형성 영역으로서 포함하는 n채널형 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 발광 소자용 구동 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)을 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속된다. 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속된다. 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 쪽)은 발광 소자용 구동 트랜지스터(6402)의 게이트에 접속된다. 발광 소자용 구동 트랜지스터(6402)의 게이트는 용량 소자(6403)를 통해서 전원선(6407)에 접속된다. 발광 소자용 구동 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속된다. 발광 소자용 구동 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 상에 형성되는 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극(6408))은 저전원 전위로 설정된다. 저전원 전위는 전원선(6407)에 설정되는 고전원 전위보다 낮다는 것에 유의하라. 예를 들면, GND 또는 0V가 저전원 전위로서 설정될 수도 있다. 고전원 전위와 저전원 전위간의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려서 발광 소자(6404)을 발광시킨다. 발광 소자(6404)가 발광하도록 하기 위해, 고전원 전위와 저전원 전위간의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다. 공통 전극(6408)은 고전원 전위로 설정될 수 있고, 전원선(6407)은 저전원 전위로 설정될 수 있다는 것에 유의하라. 이 경우, 발광 소자(6404)의 구성은 발광 소자(6404)의 전류가 역으로 흐르기 때문에 적절하게 변경될 수 있다.
발광 소자용 구동 트랜지스터(6402)의 게이트 용량을 용량 소자(6403)의 대체용으로 사용하여 이 용량 소자(6403)을 생략할 수 있다. 발광 소자용 구동 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극사이에 형성될 수도 있다.
전압-입력 전압-구동 방법을 이용하는 경우에, 비디오 신호를 발광 소자용 구동 트랜지스터(6402)의 게이트 입력하여, 발광 소자용 구동 트랜지스터(6402)가 충분히 턴온 또는 턴오프되는 2개의 상태 중 어느 하나가 놓여지도록 한다. 즉, 발광 소자용 구동 트랜지스터(6402)는 선형 영역에서 동작된다. 발광 소자용 구동 트랜지스터(6402)가 선형 영역에서 동작되기 때문에, 전원선(6407)의 전압보다도 높은 전압은 발광 소자용 구동 트랜지스터(6402)의 게이트에 인가된다. 신호선(6405)에는, 전원선 전압과 발광 소자용 구동 트랜지스터(6402)의 Vth의 합계 이상의 전압이 인가됨에 유의하라.
디지털 시간 계조 방법 대신에, 아날로그 계조 방법을 이용할 경우, 신호의 입력을 서로 다르게 함으로써, 도 14와 같은 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행할 경우, 발광 소자용 구동 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압과 발광 소자용 구동 트랜지스터(6402)의 Vth의 합계 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압은 원하는 휘도가 구해지는 전압을 가리키며, 적어도 순방향 임계값 전압을 포함한다. 발광 소자용 구동 트랜지스터(6402)가 포화 영역에서 동작되는 비디오 신호를 입력하여, 발광 소자(6404)에 전류가 공급될 수 있게 한다. 발광 소자용 구동 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는 발광 소자용 구동 트랜지스터(6402)의 게이트 전위보다도 높게 설정한다. 아날로그 비디오 신호가 사용되는 경우, 발광 소자(6404)에 비디오 신호에 대응하는 전류를 공급하여, 아날로그 계조 구동을 행할 수 있게 한다.
도 14에 나타내는 화소 구성은 이것에 한정되지 않는다는 것에 유의하라. 예를 들면, 도 14에 나타내는 화소에 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리 회로 등을 추가할 수도 있다.
다음으로, 발광 소자의 구성에 대해서, 도 15a 내지 도 15c를 참조하여 설명한다. 여기에서는, 발광 소자용으로 n-채널 구동 TFT가 사용되고, 이 발광 소자에 포함된 2개의 전극 중 상부 전극은 양극(anode)이고 그 하부 전극은 음극(cathode)인 단면 구조에 대하여 설명한다. 도 15a, 도 15b 및 도 15c에 도시된 반도체 장치에 이용되는 발광 소자용 구동 TFT로서 기능하는 TFT(7001, 7011 및 7021)는 실시형태 1에서 기술된 화소용으로 제공된 박막 트랜지스터와 유사한 방식으로 형성될 수 있고, 산화물 반도체층을 각기 포함하는 신뢰성이 높은 박막 트랜지스터이다. 대안적으로, 실시형태 2 내지 4에서 기술된 화소용으로 제공된 박막 트랜지스터들은 TFT(7001, 7011 및 7021)로서 사용될 수 있다.
발광 소자로부터 방사되는 광을 추출하기 위해, 양극 및 음극 중 적어도 하나가 광을 전송할 필요가 있다. 기판 상에 박막 트랜지스터 및 발광 소자를 형성된다. 발광 소자는 기판과는 반대측 면으로부터 광을 추출하는 상면 배출 구조; 기판측 면으로부터 광을 추출하는 하면 배출 구조; 또는 기판측 및 기판과는 반대측 면으로부터 광을 추출하는 양면 배출 구조를 가질 수 있다. 화소 구성은 어느 배출 구조를 갖는 발광 소자라도 적용할 수 있다.
상면 배출 구조의 발광 소자에 대해서 도 15a를 참조하여 설명한다.
도 15a는 발광 소자용 구동 TFT로서 기능하는 TFT(7001)가 n채널 TFT이고 발광 소자(7002)로부터 방사되는 광이 양극(7005)을 관통하는 경우의 화소의 단면도이다. 도 15a에서, 발광 소자(7002)의 음극(7003)은 구동용 TFT인 TFT(7001)에 전기적으로 접속되고, 음극(7003) 상에 발광층(7004)과 양극(7005)이 이 순서로 적층되어 있다. 음극(7003)은 일함수가 작고 광을 반사한다면 다양한 도전막을 이용하여 형성될 수 있다. 예를 들면, Ca, Al, MgAg, AlLi 등이 바람직하다. 발광층(7004)은 단일 층을 이용하여 형성되거나, 복수의 층을 이용하여 형성될 수 있다. 발광층(7004)이 복수의 층을 이용하여 형성되는 경우, 발광층(7004)은 음극(7003) 상에 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층이 이 순서로 적층됨으로써 형성된다. 이들 층 모두를 형성할 필요는 없다는 것에 유의하라. 양극(7005)은 광 투광성 도전막, 예를 들면 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석산화물, 인듐 주석산화물(ITO), 인듐 아연산화물 또는 산화 규소를 첨가한 인듐 주석산화물의 막을 이용하여 형성된다.
또한, 인접한 화소의 음극(7003)와 음극(7008)사이에 뱅크(7009)를 제공하여 음극(7003)과 음극(7008)의 엣지를 도포한다. 뱅크(7009)는 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 이용하여 형성될 수 있다. 뱅크(7009)는 그 측면이 연속적인 곡률을 가진 경사면이 되도록 감광성 수지 재료를 이용하여 형성되는 것이 특히 바람직하다. 감광성 수지 재료가 뱅크(7009)용으로 사용되는 경우, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
발광 소자(7002)는 음극(7003)과 양극(7005)사이에 발광층(7004)을 개재한 영역에 상당한다. 도 15a에 도시한 화소에서, 발광 소자(7002)로부터 방사되는 광은 화살표로 나타낸 바와 같이 양극(7005)으로 방사된다.
다음으로, 하면 배출 구조의 발광 소자에 대해서 도 15b를 참조하여 설명한다. 도 15b는 발광 소자용 구동 TFT(7011)가 n채널 TFT이고, 발광 소자(7012)로부터 방사되는 광이 음극(7013)측으로 방사되는 경우의 화소의 단면도이다. 도 15b에서, 발광 소자용 구동 TFT(7011)에 전기적으로 접속되는 투광성 도전막(7017) 상에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 상에는 발광층(7014) 및 양극(7015)이 이 순서로 적층되어 있다. 양극(7015)이 투광성을 갖을 경우, 양극(7015)을 피복하도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 형성될 수 있음에 유의하라. 음극(7013)은 도 15a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 도전성 재료를 이용하여 형성될 수 있다. 음극(7013)은 광을 투과할 수 있는 두께(바람직하게는, 약 5nm 내지 30nm)로 형성된다. 예를 들면, 20nm의 막 두께를 갖는 알루미늄 막은 음극(7013)으로서 사용할 수 있다. 발광층(7014)은, 도 15a와 마찬가지로, 단일층 또는 복수의 층이 적층되는 구성을 이용하여 형성될 수 있다. 양극(7015)은 광을 투과할 필요는 없지만, 도 15a와 마찬가지로, 투광성 도전성 재료를 이용하여 형성할 수 있다. 차폐막(7016)은, 예를 들면 광을 반사하는 금속 등을 이용할 수 있지만, 차폐막(7016)은 금속막에 한정되지 않는다. 예를 들면 흑 안료를 첨가한 수지 등을 이용할 수 있다.
또한, 인접한 화소의 도전막(7017)와 도전막(7018)사이에 뱅크(7019)를 제공하여 도전막(7017)과 도전막(7018)의 엣지를 도포한다. 뱅크(7019)는 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 이용하여 형성될 수 있다. 뱅크(7019)는 그 측면이 연속적인 곡률을 가진 경사면이 되도록 감광성 수지 재료를 이용하여 형성되는 것이 특히 바람직하다. 감광성 수지 재료가 뱅크(7019)용으로 사용되는 경우, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
발광 소자(7012)는 음극(7013)과 양극(7015)사이에 발광층(7014)을 개재시킨 영역에 상당한다. 도 15b에 도시한 화소의 경우, 발광 소자(7012)로부터 방사되는 광은, 화살표로 나타낸 바와 같이 음극(7013)측으로 방사된다.
다음으로, 양면 배출 구조의 발광 소자에 대해서, 도 15c를 참조하여 설명한다. 도 15c에서, 발광 소자용 구동 TFT(7021)에 전기적으로 접속된 투광성 도전막(7027) 상에 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 상에는 발광층(7024) 및 양극(7025)이 순차적으로 적층되어 있다. 음극(7023)은, 도 15a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 이용하여 형성될 수 있다. 음극(7023)은 광을 투과할 수 있는 두께로 형성됨에 유의하라. 예를 들면, 20nm의 막 두께를 갖는 Al을 음극(7023)으로서 이용할 수 있다. 발광층(7024)은 도 15a와 마찬가지로, 단일층 또는 복수의 층이 적층되는 구성을 이용하여 형성될 수 있다. 양극(7025)은, 도 15a와 마찬가지로, 광 투광성 도전성 재료를 이용해서 형성될 수 있다.
또한, 인접한 화소의 도전막(7027)와 도전막(7028)사이에 뱅크(7029)를 제공하여 도전막(7027)과 도전막(7028)의 엣지를 도포한다. 뱅크(7029)는 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 이용하여 형성될 수 있다. 뱅크(7029)는 그 측면이 연속적인 곡률을 가진 경사면이 되도록 감광성 수지 재료를 이용하여 형성되는 것이 특히 바람직하다. 감광성 수지 재료가 뱅크(7029)용으로 사용되는 경우, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
발광 소자(7022)는 음극(7023), 발광층(7024) 및 양극(7025)이 서로 중첩되는 부분에 상당한다. 도 15c에 도시한 화소의 경우, 발광 소자(7022)로부터 방사되는 광은 화살표로 나타낸 바와 같이 양극(7025)측과 음극(7023)측의 양쪽에 방사된다.
여기서는, 발광 소자로서 유기 EL소자에 대해서 설명했지만, 발광 소자로서 무기 EL소자를 제공할 수 있다는 것에 유의하라.
발광 소자의 구동을 제어하는 박막 트랜지스터(발광 소자용 구동 TFT)가 발광 소자에 전기적으로 접속되어 있는 예를 나타냈지만; 대안적으로 발광 소자용 구동 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 된다.
반도체 장치는, 도 15a 내지 도 15c에 나타낸 구성에 한정되는 것이 아니라, 본 명세서에 개시하는 기술적 사상에 기초하는 다양한 방식으로 변경될 수 있다는 것에 유의하라.
다음으로, 반도체 장치의 일 실시형태인 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해서, 도 13a 및 도 13b를 참조하여 설명한다. 도 13a는 제1 기판 상에 형성된 박막 트랜지스터 및 발광 소자가 제1 기판과 제2 기판 사이에 밀봉된 패널의 평면도이다. 도 13b는 도 13a의 H-I를 따른 단면도이다.
제1 기판(4501) 상에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록 시일재(4505)가 제공되된다. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b) 상에 제2 기판(4506)이 제공된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)은 제1 기판(4501), 시일재(4505) 및 제2 기판(4506)에 의해 충전제(4507)과 함께 밀봉된다. 이러한 방식으로, 패널이 바깥 공기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(예를 들면, 접합 필름 또는 자외선 경화 수지 필름) 또는 커버 재로로 패널을 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 상에 형성된 화소부(4502), 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)는 각기 박막 트랜지스터를 복수개 갖고 있다. 도 13b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510), 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509 및 4510)로서는, 실시형태 1 또는 실시형태 2에서 기술한 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터를 사용할 수 있다. 구동 회로용의 박막 트랜지스터(4509)로서는, 실시형태 1 또는 실시형태 2에서 기술한 박막 트랜지스터(141) 또는 박막 트랜지스터(143)를 사용할 수 있다. 화소용의 박막 트랜지스터(4510)로서는, 박막 트랜지스터(142) 또는 박막 트랜지스터(144)를 사용할 수 있다. 본 실시형태에서, 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다.
절연층(4544)의 일부 상의, 구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 백-게이트 전극(4540)이 제공된다. 백-게이트 전극(4540)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 제공함으로써, BT 시험 전후에 있어서의 박막 트랜지스터(4509)의 임계값 전압의 변화량을 저감할 수 있다. 백-게이트 전극(4540)의 전위는 박막 트랜지스터(4509)의 게이트 전극층과 동일하거나 상이할 수 있다. 백-게이트 전극(4540)은 또한 제2 게이트 전극층으로서 기능시킬 수도 있다. 대안적으로, 백-게이트 전극(4540)의 전위는 GND, OV, 혹은 플로팅 상태일 수도 있다.
박막 트랜지스터(4509)에서, 채널 보호층으로서 절연층(4541)이 형성된다. 박막 트랜지스터(4510)에서는, 채널 보호층으로서 절연층(4542)이 형성된다. 절연층(4541 및 4542)은 실시형태 1에서 기술한 채널 보호층(116 및 216)과 마찬가지인 재료 및 방법을 이용하여 형성될 수 있다. 또한, 박막 트랜지스터의 표면요철을 저감하기 위해서 평탄화 절연막으로서 기능하는 절연층(4544)으로 박막 트랜지스터를 피복한다. 여기에서, 절연층(4541, 4542)로서, 실시형태 1에서 일례로서 기술한 스퍼터링 방법에 의해 산화 규소막을 형성한다.
또한, 박막 트랜지스터(4509 및 4510) 상에 보호 절연층(4543)이 형성되어 있다. 보호 절연층(4543)은 실시형태 1에서 기술한 보호 절연막(107)과 마찬가지인 재료 및 방법을 이용하여 형성될 수 있다. 여기에서는, 보호 절연층(4543)으로서, PCVD법에 의해 질화 규소막을 형성한다.
또한, 평탄화 절연막으로서 절연층(4544)을 형성한다. 절연층(4544)는 실시형태 1에서 기술한 제2 보호 절연막(108)과 마찬가지인 재료 및 방법을 이용하여 형성될 수 있다. 여기에서, 아크릴은 절연층(4544)에 사용된다.
참조 번호 (4511)은 발광 소자를 지칭한다. 발광 소자(4511)에 포함된 화소 전극인 제1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되어 있다. 발광 소자(4511)의 구성은 제1 전극층(4517), 전계 발광층(4512), 제2 전극층(4513)의 적층 구조에 한정되지 않는다 것에 유의하라. 발광 소자(4511)로부터 방사되는 광의 방향 등에 따라, 발광 소자(4511)의 구성은 적절히 변경될 수 있다.
뱅크(4520)는 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성된다. 특히 감광성 재료와 제1 전극층(4517) 상에 형성될 개구부를 이용하여 뱅크(4520)를 형성함으로써, 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되게 하는 것이 바람직하다.
전계 발광층(4512)은 단일층 또는 복수의 층이 적층되는 구성으로 형성될 수 있다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 뱅크(4520) 상에 보호막을 형성할 수도 있다. 보호막으로서는, 질화 규소막, 질화 산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b) 또는 화소부(4502)에 공급되는 각종 신호 및 전위는 FPC(4518a 및 4518b)로부터 공급된다.
접속 단자 전극(4515)은 발광 소자(4511)에 포함된 제1 전극층(4517)과 같은 도전막으로부터 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509)에 포함된 소스 및 드레인 전극층과 같은 도전막으로부터 형성된다.
접속 단자 전극(4515)은 FPC(4518a)에 포함된 단자에 이방성 도전막(4519)을 통해서 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광이 추출되는 방향에 위치하는 제2 기판에는 투광성을 구비할 필요가 있다. 그 경우, 글래스 판, 플라스틱 판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성 재료는 제2 기판에 사용된다.
충전재(4507)로서는 질소나 아르곤과 같은 불활성 가스 이외에, 자외선 경화성 수지 또는 열경화성 수지를 이용할 수 있다. 예를 들면, PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)를 사용할 수 있다. 예를 들면, 충전 재로서 질소가 사용된다.
필요할 경우, 발광 소자의 발광면에 편광판, 원형 편광판(타원 편광판을 포함한다), 위상차판(1/4 파장판, 1/2 파장판), 컬러 필터와 같은 광학 필름을 적절히 제공할 수 있다. 또한, 편광판 또는 원형 편광판에는 반사 방지막이 제공될 수 있다. 예를 들면, 표면상의 요철에 의해 반사광을 확산하여 눈부심을 저감할 수 있는 안티-글래어(anti-glare) 처리를 실시할 수 있다.
별도로 준비된 기판 상에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로는 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)로서 실장될 수 있다. 대안적으로, 신호선 구동 회로만 혹은 그 일부 또는 주사선 구동 회로만 혹은 그 일부는 별도로 형성하여 장착될 수 있다. 본 실시형태는 도 13a 및 도 13b에 도시된 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)을 제조할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합해서 실시할 수 있다.
(실시형태 10)
본 명세서에 개시된 반도체 장치는 전자 페이퍼에 적용할 수 있다. 전자 페이퍼는 데이터를 표시하는 것이면 모든 분야의 전자 기기에 이용할 수 있다. 예를 들면, 전자 페이퍼는 전자서적(전자 북), 포스터, 전철과 같은 차량에서의 광고, 신용 카드와 같은 각종 카드의 표시에 적용할 수 있다. 도 22는 전자 기기의 일례를 나타낸다.
도 22는 전자 서적(2700)의 일례를 나타내고 있다. 예를 들면, 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징을 포함한다. 하우징(2701) 및 하우징(2703)을 힌지(hinge)(2711)와 결합하여, 전자 서적(2700)이 해당 힌지(2711)를 축으로 하여 개폐 동작을 행할 수 있게 한다. 이러한 구성에 의해, 전자 서적(2700)이 종이로 된 서적과 같은 동작을 행할 수 있게 된다.
하우징(2701) 및 하우징(2703)에는 각각 표시부(2705)와 표시부(2707)가 결합되어 있다. 표시부(2705) 및 표시부(2707)은 하나의 화면 또는 상이한 화면을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 상이한 화면을 표시하는 경우에, 예를 들면 우측의 표시부(도 22에서 표시부(2705))는 텍스트를 표시할 수 있고, 좌측의 표시부(도 22에서 표시부(2707))는 화상을 표시할 수 있다.
도 22는 하우징(2701)이 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 제공된다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 하우징의 표시부와 동일면에 키보드, 포인팅 디바이스 등을 제공할 수도 있다는 것에 유의하라. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공될 수 있다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 구비할 수 있다.
또한, 전자 서적(2700)은 무선으로 데이터를 송수신하도록 구성될 수 있다. 무선 통신에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고 다운로드할 수 있다.
(실시형태 11)
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기를 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 디지털 사진 프레임, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 핀볼기(pinball machine)와 같은 대형 게임기 등이 있다.
도 23a는 텔레비전 장치(9600)의 일례를 나타내고 있다. 텔레비전 장치(9600)에서, 하우징(9601)에는 표시부(9603)가 결합되어 있다. 표시부(9603)는 영상을 표시할 수 있다. 여기서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치 또는 별도의 리모콘 조작기(9610)에 의해 조작될 수 있다. 리모콘 조작기(9610)의 조작 키(9609)에 의해, 채널이나 음량의 조작을 행함으로써, 표시부(9603)에 표시되는 영상을 제어할 수 있다. 또한, 리모콘 조작기(9610)에, 해당 리모콘 조작기(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 제공하는 구성으로 하여도 된다.
텔레비전 장치(9600)에는 수신기, 모뎀 등이 제공된다. 수신기에 의해 일반 텔레비전 방송이 수신될 수 있다. 또한, 표시 장치가 모뎀을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속될 때, 한방향(송신자로부터 수신자쪽으로) 또는 쌍방향(송신자와 수신자간에 또는 수신자간에) 정보 통신이 수행될 수 있다.
도 23b는 디지털 사진 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 사진 프레임(9700)에서, 하우징(9701)에 표시부(9703)가 결합되어 있다. 표시부(9703)는 각종 화상을 표시할 수 있다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시하고 통상적인 사진 프레임으로서 기능할 수 있다.
또한, 디지털 사진 프레임(9700)에는 조작부, 외부 접속용 단자(USB 단자, USB 케이블과 같은 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공되는 것에 유의하라. 이들의 구성은 표시부와 동일면에 제공될 수 있지만, 디자인 측면에서 측면이나 이면에 제공하는 것이 바람직하다. 예를 들면, 디지털 사진 프레임(9700)의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 그 데이터를 취득함으로써, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
디지털 사진 프레임(9700)은 무선으로 데이터를 송수신하도록 구성될 수 있다. 무선 통신을 통해, 원하는 화상 데이터를 로딩하여 표시할 수 있다.
도 24a는 휴대형 게임기이며 연결부(9893)와 접속되는 하우징(9881)과 하우징(9891)의 2개의 하우징으로 구성되어, 휴대형 게임기가 개폐될 수 있도록 되어 있다. 하우징(9881)과 하우징(9891)에는 표시부(9882)와 표시부(9883)가 결합되어 있다. 또한, 도 24a에 도시된 휴대형 게임기는 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크(9889)) 등을 구비하고 있다. 물론, 휴대형 게임기의 구성은 전술한 구성에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 다른 구성이 사용될 수 있다. 이 휴대형 게임기는 적절히 다른 액세서리를 포함할 수 있다. 도 24a에 도시된 휴대형 게임기는 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 및 다른 휴대형 게임기와 무선 통신에 의해 정보를 공유하는 기능을 갖는다. 도 24a에 도시된 휴대형 게임기의 기능은 이것에 한정되지 않으며, 휴대형 게임기는 다양한 기능을 가질 수 있음에 유의하라.
도 24b는 대형 게임기인 슬롯 머신(9900)의 일례를 나타내고 있다. 슬롯 머신(9900)에서, 하우징(9901)에 표시부(9903)가 결합되어 있다. 또한, 슬롯 머신(9900)은 스타트 레버 또는 스톱 스위치와 같은 조작 수단, 코인 투입구, 스피커 등을 포함한다. 물론, 슬롯 머신(9900)의 구성은 전술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 반도체 장치를 구비한 다른 구성이 사용될 수 있다. 슬롯 머신(9900)은 적절히 다른 액세서리를 포함할 수 있다.
도 25a는 휴대형 컴퓨터의 일례를 나타내는 사시도이다.
도 25a에 도시된 휴대형 컴퓨터에서, 표시부(9303)를 구비한 상부 하우징(9301)과 키보드(9304)를 구비한 하부 하우징(9302)는 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유닛을 클로징함으로써 서로 중첩될 수 있다. 도 25a에 나타낸 휴대형 컴퓨터는 휴대하기 편리하다. 또한, 키보드를 이용하여 데이터를 입력하는 경우에는, 힌지 유닛을 개방하여 사용자가 표시부(9303)를 보고 데이터를 입력할 수 있다.
하부 하우징(9302)은 키보드(9304)의 이외에 입력 조작을 행하는 포인팅 디바이스(9306)를 포함한다. 표시부(9303)가 터치 패널인 경우, 사용자는 표시부의 일부에 접촉하는 것으로 데이터를 입력할 수 있다. 하부 하우징(9302)은 CPU 또는 하드 디스크와 같은 연산 기능부를 포함한다. 또한, 하부 하우징(9302)은 다른 기기, 예를 들면 USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다.
상부 하우징(9301)은 표시부(9307)을 포함하며 상부 하우징(9301) 내부쪽으로 슬라이딩시킴으로써 그 내부에 표시부(9307)을 수납할 수 있어, 넓은 표시 화면을 가질 수 있다. 또한, 사용자는 상부 하우징(9301) 내에 수납가능한 표시부(9307)의 화면의 각도를 조절할 수 있다. 상부 하우징(9301) 내에 수납가능한 표시부(9307)가 터치 패널인 경우, 사용자는 표시부(9307)의 일부에 접촉하는 것으로 데이터를 입력할 수 있다.
표시부(9303) 또는 수납가능한 표시부(9307)는 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자을 이용한 발광 표시 패널 등과 같은 영상 표시 장치를 이용하여 형성된다.
또한, 도 25a에 나타낸 휴대형 컴퓨터에는 수신기 등에 제공될 수 있고 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 힌지 유닛을 클로징한 채, 표시부(9307)을 슬라이딩시켜서 표시부(9307)의 화면 전체면을 노출시킬 경우, 사용자는 텔레비전 방송을 수신할 수 있다. 이 경우, 힌지 유닛은 개방되지 않으며 표시부(9303)상에 표시되지 않는다. 또한, 텔레비전 방송을 표시하는 회로만을 작동시킨다. 따라서, 소비 전력은 최소화될 수 있고, 배터리 용량이 제한되는 휴대형 컴퓨터에 유용하다.
도 25b는 손목 시계와 같이 사용자의 팔에 장착가능한 휴대 전화의 일례를 나타내는 사시도이다.
이 휴대 전화에는 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; 본체를 팔에 장착하기 위한 밴드부(9204); 팔에 고정하기 위해 밴드부(9204)를 조절하기 위한 조절부(9205); 표시부(9201); 스피커(9207); 및 마이크(9208)가 제공된다.
또한, 본체는 조작 스위치(9203)을 포함한다. 조작 스위치(9203)는 전원 스위치, 표시 전환 스위치, 촬상 개시 지시 스위치로서 기능하는 것 이외에, 예를 들면 버튼을 누르면 인터넷용 프로그램을 개시하기 위한 스위치로서 기능할 수 있으며, 각 기능을 갖도록 구성될 수 있다.
사용자는 표시부(9201)에 손가락이나 입력 펜으로 접촉, 조작 스위치(9203)의 조작, 또는 마이크(9208)에의 음성 입력에 의해 휴대 전화에 데이터를 입력할 수 있다. 도 25b에서는, 표시부(9201)에 표시 버튼(9202)이 표시되어 있다. 사용자는 손가락 등으로 표시 버튼(9202)을 접촉함으로써 데이터를 입력할 수 있다.
또한, 본체는 카메라 렌즈를 통과시켜서 결상되는 피사체상을 전자 화상 신호에 변환하는 기능을 구비한 촬상 수단을 포함하는 카메라부(9206)를 포함한다. 카메라부는 반드시 제공할 필요는 없다는 것에 유의하라.
도 25b에 도시한 휴대 전화에는 텔레비전 방송의 수신기 등이 제공되고, 텔레비전 방송을 수신해서 영상을 표시부(9201)에 표시할 수 있다. 또한, 휴대 전화에는 메모리와 같은 기억 장치 등이 제공되고, 텔레비전 방송을 메모리에 녹화할 수 있다. 도 25b에 도시한 휴대 전화는 GPS와 같은 위치 정보를 수집하는 기능을 가질 수 있다.
액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자를 이용한 발광 표시 패널과 같은 영상 표시 장치는 표시부(9201)로서 사용된다. 도 25b에 도시한 휴대 전화는 소형이면서 경량이고 배터리 용량이 제한된다. 이 때문에, 표시부(9201)에 이용하는 표시 장치는 저소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다.
또한, 도 25b에서는 팔에 장착하는 전자 기기를 도시했지만, 본 실시형태는 전자 기기를 휴대할 수 있으면, 이에 특별히 한정되지 않는다는 것에 유의하라.
(실시형태 12)
본 실시형태에서는, 반도체 장치의 한가지 형태로서, 실시형태 1 내지 5에서 기술된 박막 트랜지스터를 각기 포함하는 표시 장치의 예를 도 26 내지 도 39를 참조하여 설명한다. 본 실시형태는, 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 도 26 내지 도 39를 참조하여 설명한다. 실시형태 1 내지 5에서 기술된 박막 트랜지스터는 TFT(628, 629)로서 사용될 수 있다. TFT(628, 629)는 실시형태 1 내지 5에서 기술된 공정과 마찬가지로 제조될 수 있으며, 전기 특성 및 신뢰성가 높다. TFT(628) 및 TFT(629)는 채널 보호층(608) 및 채널 보호층(611)을 각각 포함하고, 산화 반도체층에 채널 형성 영역이 형성되어 있는 역스태거 박막 트랜지스터이다.
우선, VA(Vertical Alignment)형 액정 표시 장치에 대해서 기술한다. VA형 액정 표시 장치는 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형 액정 표시 장치에서, 전압이 인가되지 않을 때 패널면에 대하여 액정 분자가 수직 방향을 배향된다. 본 실시형태에서는, 특히 화소는 몇개의 영역(서브픽셀)로 분할되고, 그들 각각의 영역의 상이한 방향으로 분자를 배향시킨다. 이것을 멀티 도메인화 혹은 멀티 도메인 설계라고 한다. 이하에서는, 멀티 도메인 설계가 고려된 액정 표시 장치에 대해서 설명한다.
도 27 및 도 28은 각각 화소 전극 및 대향 전극을 나타내고 있다. 도 27은 화소 전극이 형성되는 기판측의 평면도이다. 도 26은 도 27의 절단선 E-F을 따라 절단한 단면 구조를 나타내고 있다. 도 28은 대향 전극이 형성되는 기판측의 평면도이다. 이하에서는 이들 도면을 참조하여 설명한다.
도 26에서, TFT(628), TFT(628)에 접속된 화소 전극층(624), 및 축적 용량부(630)가 형성된 기판(600)과 대향 전극층(640) 등이 제공되는 대향 기판(601)은 서로 중첩되고, 액정은 기판(600)과 대향 기판(601) 사이에 주입된다.
착색막(636)과 대향 전극층(640)은 대향 기판(601)용으로 제공되고, 돌기(644)는 대향 전극층(640)상에 형성된다. 배향막(648)은 화소 전극층(624) 상에 형성되고, 배향막(646)은 유사하게 대향 전극층(640)과 돌기(644) 상에 형성된다. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성된다.
기판(600) 상에는 TFT(628), TFT(628)에 접속된 화소 전극층(624), 및 축적용량부(630)가 형성된다. 화소 전극층(624)은 TFT(628), 배선(616), 및 축적 용량부(630)를 피복하는 절연막(620) 그리고 절연막(620)을 피복하는 절연막(622)을 각각 관통하는 컨택트 홀(623)을 통해 배선(618)에 접속된다. 실시형태 1 내지 5에서 기술된 박막 트랜지스터는 적절히 TFT(628)로서 사용될 수 있다. 또한, 축적 용량부(630)는 TFT(628)의 게이트 배선(602)과 동시에 형성되는 제1 용량 배선(604); 게이트 절연막(606); 배선(616, 618)과 동시에 형성되는 제2 용량 배선(617)을 포함한다.
화소 전극층(624), 액정층(650) 및 대향 전극층(640)은 서로 중첩되어, 액정 소자를 형성한다.
도 27은 기판(600)상의 구조를 나타낸다. 화소 전극층(624)은 실시형태 1에서 기술된 재료를 이용하여 형성된다. 화소 전극층(624)에는 슬릿(625)이 제공된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다.
도 27에 도시되어 있는 TFT(629), TFT(629)에 접속된 화소 전극층(626) 및 축적 용량부(631)는 각각 TFT(628), 화소 전극층(624) 및 축적 용량부(630)과 마찬가지로 형성할 수 있다. TFT(628)과 TFT(629)은 둘다 배선(616)에 접속된다. 이 액정 표시 패널의 하나의 화소는 화소 전극층(624)과 화소 전극층(626)를 포함한다. 화소 전극층(624)과 화소 전극층(626)은 서브픽셀을 구성한다.
도 28은 대향 기판측의 평면 구조를 나타낸다. 차광막(632) 상에는 대향 전극층(640)이 형성된다. 대향 전극층(640)은 화소 전극층(624)과 마찬가지의 재료를 이용해서 형성하는 것이 바람직하다. 대향 전극층(640) 상에는 액정의 배향을 제어하는 돌기(644)가 형성된다. 도 28에서, 기판(600)상에 형성된 화소 전극층(624 및 626)은 파선으로 표시되어 있고, 대향 전극층(640)과 화소 전극층(624 및 626)은 서로 중첩됨에 유의하라.
도 29는 화소 구조의 등가 회로를 나타낸다. TFT(628)과 TFT(629)는 둘다 게이트 배선(602)과 배선(616)에 접속된다. 이 경우, 용량 배선(604)과 용량 배선(605)의 전위를 서로 다르게 할 경우, 액층 소자(651)과 액정소자(652)의 동작을 상이하게 할 수 있다. 즉, 용량 배선(604)과 용량 배선(605)의 전위를 별도로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 넓힌다.
슬릿(625)이 제공된 화소 전극층(624)에 전압을 인가하면, 슬릿(625)의 근방에는 전계의 왜곡(경사 전계)이 발생한다. 슬릿(625)과, 대향 기판(601)측의 돌기(644)를 교대로 배열하여, 경사 전계가 효과적으로 발생시켜서 액정의 배향을 제어함으로써, 액정이 배향 방향을 위치에 따라 가변되도록 한다. 즉, 멀티 도메인화해서 액정 표시 패널의 시야각을 넓히고 있다.
다음으로, 상술한 장치와 상이한 VA형 액정 표시 장치에 대해서는, 도 30 내지 도 33을 참조하여 설명한다.
도 30과 도 31은 VA형 액정 표시 패널의 화소 구조를 나타낸다. 도 31은 기판(600)의 평면도이다. 도 30은 도 31의 절단선 Y-Z를 따라 절단한 단면 구조를 나타낸다.
이 화소 구성에서, 복수의 화소 전극은 하나의 화소에 제공되고, 각각의 화소 전극에는 TFT가 접속된다. 복수의 TFT는 상이한 게이트 신호에 의해 구동된다. 즉, 멀티 도메인 화소에서, 개개의 화소 전극에 인가된 신호는 서로 독립적으로 제어된다.
화소 전극층(624)은 절연막(622)을 관통하는 컨택트 홀(623)에서, 배선(618)을 통해 TFT(628)에 접속된다. 화소 전극층(626)은 절연막(622)을 관통하는 컨택트 홀(627)에서, 배선(619)을 통해 TFT(629)에 접속된다. TFT(628)의 게이트 배선(602)은 TFT(629)의 게이트 배선(603)과 분리되어 상이한 게이트 신호가 제공되도록 되어 있다. 한편, 데이터선으로서 기능하는 배선(616)은 TFT(628)과 TFT(629)에 의해 공유된다. 실시형태 1내지 5에서 기술된 박막 트랜지스터는 적절히 TFT(628)와 TFT(629)로서 사용될 수 있다. 게이트 절연막(606)은 게이트 배선(602), 게이트 배선(603) 및 용량 배선(690) 상에 형성된다는 것에 유의하라.
화소 전극층(624)의 형상은 화소 전극층(626)과 상이하다. 화소 전극층(626)은 V자형으로 넓어지는 화소 전극층(624)의 외측을 둘러싸도록 형성되어 있다. 화소 전극층(624)과 화소 전극층(626)에 인가하는 전압은 TFT(628) 및 TFT(629)에서와 상이하게 되도록 하여, 액정의 배향을 제어한다. 도 33은 화소 구조의 등가 회로를 나타낸다. TFT(628)는 게이트 배선(602)과 접속되고, TFT(629)는 게이트 배선(603)과 접속된다. TFT(628)와 TFT(629) 둘다 배선(616)에 접속된다. 게이트 배선(602)과 게이트 배선(603)에 상이한 게이트 신호가 공급되는 경우, 액정 소자(651 및 652)의 동작은 변동될 수 있다. 즉, TFT(628)과 TFT(629)의 동작을 개별적으로 제어하여 액정 소자(651 및 652)내의 액정의 배향을 정확하게 제어하고, 시야각을 넓힌다.
대향 기판(601)에는 착색막(636)과 대향 전극층(640)이 제공된다. 착색막(636)과 대향 전극층(640)사이에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 도 32는 대향 기판측의 평면 구조를 나타낸다. 대향 전극층(640)은 상이한 화소에 의해 공유되는 전극이며 슬릿(641)이 형성되어 있다. 화소 전극층(624) 및 화소 전극층(626)측의 슬릿(641)과 슬릿(625)은 교대로 배열하여, 경사 전계를 효과적으로 발생시켜서 액정의 배향을 제어할 수 있다. 따라서, 액정의 배향을 상이한 위치에서 변동시켜서, 시야각을 넓힐 수 있다. 도 32에서, 기판(600)상에 형성된 화소 전극층(624 및 626)은 파선으로 표시되고 대향 전극층(640)과 화소 전극층(624 및 626)은 서로 중첩되어 있다.
배향막(648)은 화소 전극층(624)와 화소 전극층(626) 상에 형성되고, 대향 전극층(640)에는 유사하게 배향막(646)이 제공된다. 액정층(650)은 기판(600)과 대향 기판(601) 사이에 형성된다. 화소 전극층(624), 액정층(650) 및 대향 전극층(640)은 서로 중첩되어 제1 액정 소자를 형성한다. 화소 전극층(626), 액정층(650) 및 대향 전극층(640)은 서로 중첩되어 제2 액정 소자를 형성한다. 도 30 내지 도 33에 도시된 표시 패널의 화소 구조는 하나의 화소에 제1 액정소자와 제2 액정소자가 제공되는 멀티 도메인 구조이다.
다음으로, 횡전계 방식의 액정 표시 장치에 대해서 설명한다. 횡전계 방식은에서, 셀내의 액정 분자에 대하여 수평 방향으로 전계를 인가함으로써, 액정을 구동하여 계조를 표현한다. 이 방식에 따르면, 시야각을 약 180도까지 넓힐 수 있다. 이하의 설명에서는, 횡전계 방식의 액정 표시 장치에 대해서 설명한다.
도 34에서, 전극층(607), TFT(628), TFT(628)에 접속된 화소 전극층(624)이 형성된 기판(600)은 대향 기판(601)과 중첩되고, 기판(600)과 대향 기판(601) 사이에는 액정이 주입된다. 대향 기판(601)에는 착색막(636), 평탄화막(637) 등이 형성되어 있다. 대향 전극은 대향 기판(601)측에는 제공되지 않는다는 것에 유의하라. 또한, 기판(600)과 배향막(646 및 648)이 개재된 대향 기판(601) 사이에는 액정층(650)이 형성되어 있다.
기판(600)상에는 화소 전극(607), 화소 전극(607)에 접속된 용량 배선(604) 및 TFT(628)가 형성된다. 용량 배선(604)은 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 실시 형태 1 내지 5에서 기술된 박막 트랜지스터는 TFT(628)로서 사용될 수 있다. 전극층(607)은 실시형태 1 내지 5에서 기술된 화소 전극과 마찬가지의 재료를 이용하여 형성될 수 있다. 전극층(607)은 거의 화소 형상으로 구획된다. 전극층(607)과 용량 배선(604) 상에는 게이트 절연막(606)이 형성된다는 것에 유의하라.
TFT(628)의 배선(616 및 618)은 게이트 절연막(606) 상에 형성된다. 배선(616)은 액정 표시 패널에서 비디오 신호를 전달하는 데이터선으로서 한 방향으로 연장되는 배선이며, TFT(628)의 소스 또는 드레인 영역과 접속하고, 소스 및 드레인 전극 중 한쪽의 전극으로서 기능한다. 배선(618)은 소스 및 드레인 전극 중 다른 쪽의 전극으로서 기능하고, 화소 전극층(624)과 접속된다.
배선(616 및 618) 상에는 절연막(620)이 형성된다. 절연막(620) 상에는, 절연막(620)에 형성되는 컨택트 홀을 통해 배선(618)에 접속하는 화소 전극층(624)이 형성된다. 화소 전극층(624)은 실시형태 1에서 기술된 화소 전극과 마찬가지의 재료를 이용해서 형성한다.
이러한 방식으로, 기판(600) 상에는 TFT(628)과 TFT(628)에 접속된 화소 전극층(624)이 형성된다. 축적 용량은 화소전극(607)과 화소 전극층(624) 사이에 형성된다는 것에 유의하라.
도 35은 화소 전극의 구성을 도시하는 평면도이다. 도 35는 도 34에서의 절단선 O-P를 따라 절단한 단면 구조를 나타내고 있다. 화소 전극층(624)에는 슬릿(625)이 제공된다. 슬릿(625)은 액정의 배향을 제어하기 위한 것이다. 이 경우, 전계는 화소 전극층(607)과 제2 화소 전극층(624) 사이에서 발생한다. 화소 전극층(607)과 화소 전극층(624)사이에 형성된 게이트 절연막(606)의 두께는 50nm 내지 200nm로서, 2㎛ 내지 10㎛인 액정층의 두께보다 훨씬 더 얇다. 따라서, 기판(600)에 평행한 방향(수평 방향)으로 전계가 발생한다. 이 전계에 의해 액정의 배향이 제어된다. 기판과 실질적으로 평행한 방향의 전계를 이용해서 액정 분자를 수평하게 회전시킨다. 이 경우, 액정 분자는 어느 상태에서도 수평하게 배향되기 때문에, 보는 각도에 의한 콘트라스트 등의 영향은 적고, 시야각이 넓어진다. 또한, 화소 전극(607)과 화소 전극층(624) 둘다 투광성 전극이므로, 개구율을 향상시킬 수 있다.
다음으로, 횡전계 방식의 액정 표시 장치의 다른 일례에 대해서 설명한다.
도 36 및 도 37은 IPS형 액정 표시 장치의 화소 구조를 나타내고 있다. 도 37은 평면도이다. 도 36은 도 37의 절단선 V-W를 따라 절단한 단면 구조를 나타낸다. 이하에서는 이들 양쪽 도면을 참조하여 설명한다.
도 36에서, TFT(628)과 TFT(628)에 접속된 화소 전극층(624)이 형성된 기판(600)은 대향 기판(601)과 중첩되고, 기판(600)과 대향 기판(601) 사이에는 액정이 주입된다. 대향 기판(601)에는 착색막(636), 평탄화막(637) 등이 제공된다. 대향 전극은 대향 기판(601)측에는 제공되지 않는다는 것에 유의하라. 기판(600)과 배향막(646 및 648)이 개재된 대향 기판(601) 사이에는 액정층(650)이 형성되어 있다.
기판(600)상에는 공통 전위선(609) 및 TFT(628)가 형성된다. 공통 전위선(609)은 TFT(628)의 게이트 배선(602)과 동시에 형성할 수 있다. 실시형태 1 내지 5에서 기술된 박막 트랜지스터는 TFT(628)로서 사용될 수 있다.
TFT(628)의 배선(616 및 618)은 게이트 절연막(606) 상에 형성된다. 배선(616)은 액정 표시 패널에서 비디오 신호를 전달하는 데이터선으로서 한 방향으로 연장되는 배선이며, TFT(628)의 소스 또는 드레인 영역과 접속하고, 소스 및 드레인 전극 중 한쪽의 전극으로서 기능한다. 배선(618)은 소스 및 드레인 전극 중 다른 쪽의 전극으로서 기능하고, 화소 전극층(624)과 접속된다.
배선(616 및 618) 상에는 절연막(620)이 형성된다. 절연막(620)상에는, 절연막(620)에 형성되는 컨택트 홀(623)을 통해 배선(618)에 접속되는 화소 전극(624)이 형성된다. 화소 전극층(624)은 실시형태 1 내지 5에서 기술된 화소 전극과 마찬가지의 재료를 이용해서 형성된다. 도 37에 도시한 바와 같이, 화소 전극층(624)은 공통 전위선(609)과 동시에 형성되는 빗형 전극과 화소 전극층(624)이 횡전계를 생성할 수 있도록 형성된다. 또한, 화소 전극층(624)의 빗살 무늬의 부분이 공통 전위선(609)과 동시에 형성한 빗형 전극과 교대로 배열되도록 화소 전극층(624)이 형성된다.
화소 전극층(624)에 인가되는 전위와 공통 전위선(609)의 전위간에 생성된 전계에 의해 액정의 배향이 제어된다. 기판과 실질적으로 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어느 상태에서도 수평하게 배향되기 때문에, 보는 각도에 의한 콘트라스트 등의 영향은 적고, 시야각이 넓어지게 된다.
이러한 방식으로, 기판(600) 상에 TFT(628)와 TFT(628)에 접속되는 화소 전극층(624)이 형성된다. 축적 용량은 공통 전위선(609)과 용량 전극(615)간에 게이트 절연막(606)을 제공함으로써 형성되어, 게이트 절연막(606), 공통 전위선(609), 용량 전극(615)가 형성된다. 용량 전극(615)과 화소 전극층(624)은 컨택트 홀(633)을 통해서 서로 접속되어 있다.
다음으로, TN형 액정 표시 장치의 형태에 대해서 설명한다.
도 38과 도 39는 TN형 액정 표시 장치의 화소 구조를 나타내고 있다. 도 39는 평면도이다. 도 38은 도 39의 절단선 K-L을 따라 절단한 단면 구조를 나타내고 있다. 이하에서는 이 양측 도면을 참조하여 설명한다.
화소 전극층(624)은 절연막(620)에 형성된 콘택트 홀(623)과 배선(618)을 통해 TFT(628)에 접속된다. 데이터선으로서 기능하는 배선(616)은 TFT(628)과 접속된다. TFT(628)로서는, 실시형태 1 내지 5에서 기술된 TFT 중 어느 하나를 적용할 수 있다.
화소 전극층(624)은 실시형태 1 내지 5 중 어느 한 실시형태에서 기술된 화소 전극을 이용하여 형성된다. 용량 배선(604)는 TFT(628)의 게이트 배선(602)과 동시에 형성될 수 있다. 게이트 절연막(606)은 게이트 배선(602)과 용량 배선(604) 상에 형성된다. 축적 용량은 게이트 절연막(606), 용량 배선(604) 및 용량 전극(615)로 형성된다.
대향 기판(601)에는 착색막(636), 대향 전극층(640)이 제공된다. 착색막(636)과 대향 전극층(640)간에는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지하고 있다. 액정층(650)은 화소 전극층(624)과 대향 전극층(640)간에 배향막(646 및 648)을 기재하여 형성되어 있다.
화소 전극층(624), 액정층(650) 및 대향 전극(640)이 서로 중첩함으로써, 액정 소자가 형성된다.
기판(600)측 상에는 착색막(636)이 형성될 수도 있다. 기판(600)의 박막 트랜지스터가 형성되어 있는 면과는 반대면에 편광판을 부착하고, 대향 기판(601)의 대향 전극(640)이 형성되어 있는 면과는 반대면에, 편광판을 부착한다.
이상의 공정에 의해, 표시 장치로서 액정 표시 장치를 제조할 수 있다. 본 실시형태의 액정 표시 장치는 개구율이 높다.
(실시형태 13)
본 실시형태에서, 도 40은 단면에서 보았을 때 산화물 반도체이 질화 절연막에 의해 둘러싸인 예를 나타낸다. 도 40은 산화물 절연층(416)의 단부의 위치 및 상부 표면 형상과, 게이트 절연층의 구조를 제외하고 도 1a와 동일하다. 따라서, 동일 부분의 상세 설명은 생략한다.
구동 회로에 제공된 박막 트랜지스터(410)는 채널 스톱형 박막 트랜지스터이며, 절연 표면을 갖는 기판(400)상에, 게이트 전극층(411), 질화물 절연막을 이용하여 형성된 게이트 절연층(402), 적어도 산화물 반도체층(413), 제1 저저항 n형 영역(414a), 및 제2 저저항 n형 영역(414b)을 포함하는 산화물 반도체층, 소스 전극층(415a), 및 드레인 전극층(415b)을 포함한다. 또한, 채널 보호층으로서 기능하는 산화물 절연층(416)은 산화물 반도체층(413)과 접촉하도록 제공된다.
화소용으로 제공된 박막 트랜지스터(420)는 박막 트랜지스터(410)과 같은 채널 스톱형 박막 트랜지스터이며, 게이트 전극층(421), 질화물 절연막을 이용하여 형성된 게이트 절연층(402), 산화물 반도체층(422), 소스 전극층(425a) 및 드레인 전극층(425b)을 포함한다. 또한, 채널 보호층으로서 기능하는 산화물 절연층(426)은 산화물 반도체층(422)의 채널 형성 영역과 접촉하도록 제공된다.
박막 트랜지스터(410)과 박막 트랜지스터(420)의 바깥측 상에 있는 게이트 절연층(402)은 산화물 절연층(416)과 산화물 절연층(426)이 포토리소그래피 공정을 통해 형성될 때 노출되도록 처리된다.
또한, 질화물 절연막을 이용하여 형성된 보호 절연층(403)은 박막 트랜지스터(410)와 박막 트랜지스터(420)의 상부면 및 측면을 도포하도록 형성된다.
또한, 소스 전극층(415a)의 하부면에 접하여 제1 저저항 n형 영역(414a)가 자기 정합적으로 형성되어 있다. 또한, 드레인 전극층(405b)의 하부면에 접하여 제2 저저항 n형 영역(414b)이 자기 정합적으로 형성되어 있다. 산화물 반도체층(413)의 채널 형성 영역은, 산화물 절연층(416)과 접촉하고, 막 두께가 작고, 제1 저저항 n형 영역(414a) 및 제2 저저항 n형 영역(414b)보다도 고저항인 영역(i형 영역)이다.
또한, 게이트 절연층(402)은 산화물 반도체층(413)의 채널 형성 영역, 제1 저저항 n형 영역(414a) 및 제2 저저항 n형 영역(414b)의 하부면에 접촉하여, 질화물 절연막을 이용하여 형성된다.
질화물 절연막을 이용하여 형성된 보호 절연층(403)의 경우, 수분, 수소 이온, OH-와 같은 불순물을 포함하지 않고 이들이 외부로부터 침입하는 것을 차단하는 무기절연막이 사용되며; 예를 들면, 스퍼터링 방법으로 얻어지는 질화 규소막, 산화질화 규소막, 질화 알루미늄 막, 또는 산화질화 알루미늄 막이 사용된다.
본 실시형태에서는, 질화물 절연막을 이용하여 형성된 보호 절연층(403)으로서, 박막 트랜지스터(410) 및 박막 트랜지스터(420)의 상부면 및 측면을 도포하도록 RF 스퍼터링 방법을 이용하여 막 두께 100nm의 질화 규소막을 형성한다. 또한, 보호 절연층(403)은 박막 트랜지스터(410) 및 박막 트랜지스터(420) 바깥쪽의 질화물 절연막을 이용하여 형성된 게이트 절연층(402)과 접하여 있다.
도 40에 도시된 구조를 이용하여, 질화물 절연막을 이용하여 형성된 보호 절연층(403)의 형성 후의 제조 프로세스에서, 외부로부터의 수분의 침입을 방지할 수 있다. 또한, 반도체 장치, 예를 들면 액정 표시 장치로서 디바이스가 완성된 후에도, 장기적으로, 외부로부터의 수분의 침입을 방지할 수 있기 때문에, 디바이스의 장기간 신뢰성을 향상시킬 수 있다.
본 실시형태에서, 하나의 박막 트랜지스터를 질화물 절연막으로 도포한 구성을 나타냈지만; 본 발명의 실시형태는 이에 국한되지 않는다. 대안적으로, 복수의 박막 트랜지스터를 질화물 절연막으로 도포할 수도 있고, 또는 화소부의 복수의 박막 트랜지스터를 통합해서 질화물 절연막으로 도포할 수도 있다. 적어도 액티브 매트릭스 기판의 화소부를 둘러싸도록 보호 절연층(403)과 게이트 절연층(402)이 서로 접하는 영역을 형성할 수도 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
본 출원은 2009년 7월 18일자로 일본 특허청에 출원된 일본 특허 출원 제2009-169601호에 기초한 것으로, 그 전체 내용은 참조로서 결합된다.
10: 제1 펄스 출력 회로, 11: 배선, 12: 배선, 13: 배선, 14: 배선, 15: 배선, 21: 입력 단자, 22: 입력 단자, 23: 입력 단자, 24: 입력 단자, 25: 입력 단자, 26: 출력 단자, 27: 출력 단자, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 40: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 51: 전원선, 52: 전원선, 53: 전원선, 61: 기간, 62: 기간, 100: 기판, 102: 게이트 절연막, 102b: 게이트 절연막, 107: 보호 절연막, 107a: 보호 절연막, 108: 보호 절연막, 111: 보텀 게이트 전극, 113: 산화물 반도체층, 113a: 산화물 반도체층, 113b: 산화물 반도체층, 113c: 산화물 반도체층, 113d: 산화물 반도체층, 114a: 도전층, 114b: 도전층, 115a: 도전층, 115b: 도전층, 116: 채널 보호층, 125: 컨택트 홀, 128: 화소 전극, 129: 백-게이트 전극, 134: 레지스트 마스크, 135: 레지스트 마스크, 141: 박막 트랜지스터, 142: 박막 트랜지스터, 143: 박막 트랜지스터, 144: 박막 트랜지스터, 145: 박막 트랜지스터, 146: 박막 트랜지스터, 200: 기판, 202a: 게이트 절연층, 202b: 게이트 절연층, 203: 보호 절연층, 204: 보호 절연층, 210: 박막 트랜지스터, 211: 보텀 게이트 전극, 213: 산화물 반도체층, 213a: 산화물 반도체층, 213b: 산화물 반도체층, 213c: 산화물 반도체층, 213d: 산화물 반도체 영역, 214a: 소스 전극 또는 드레인 전극, 214b: 소스 전극 또는 드레인 전극, 215a: 도전층, 215b: 도전층, 216: 채널 보호층, 217: 도전층, 220: 박막 트랜지스터, 224: 컨택트 홀, 227: 화소 전극층, 230: 용량 배선층, 231: 용량 전극, 232: 게이트 배선층, 234: 소스 배선, 235: 단자 전극, 236: 금속 배선층, 237; 금속 배선층, 238: 게이트 배선층, 240: 박막 트랜지스터, 241: 금속 배선층, 242: 금속 배선층, 250: 용량 배선층, 251: 산화물 반도체층, 400: 기판, 402: 게이트 절연층, 403: 보호 절연층, 405b: 드레인 전극층, 410: 박막 트랜지스터, 411: 게이트 전극층, 413: 산화물 반도체층, 414a: 저저항 n형 영역, 414b: 저저항 n형 영역, 415a: 소스 전극층, 415b: 드레인 전극층, 416: 산화물 절연층, 420: 박막 트랜지스터, 421: 게이트 전극층, 422: 산화물 반도체층, 425a: 소스 전극층, 425b: 드레인 전극층, 426: 산화물 절연층, 580: 기판, 581: 박막 트랜지스터, 583: 절연막, 585: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 590a: 흑색 영역, 590b: 백색 영역, 594: 캐비티, 595: 충전재, 596: 기판, 600: 기판, 601: 대향 기판, 602: 게이트 배선, 603: 게이트 배선, 604: 용량 배선, 605: 용량 배선, 606: 게이트 절연막, 607: 전극층, 608: 채널 보호층, 609: 공통 전위선, 611: 채널 보호층, 615: 용량 전극, 616: 배선, 617: 용량 배선, 618: 배선, 619: 배선, 620: 절연막, 622: 절연막, 623: 컨택트 홀, 624: 화소 전극층, 625: 슬릿, 626: 화소 전극층, 627: 컨택트 홀, 628: TFT, 629: TFT, 630: 축적 용량부, 631: 축적 용량부, 632: 차광막, 633: 컨택트 홀, 636: 착색막, 637: 평탄화막, 640: 대향 전극층, 641: 슬릿, 644: 돌기, 646: 배향막, 648: 배향막, 650: 액정층, 651: 액정 소자, 652: 액정 소자, 690: 용량 배선, 2600: TFT 기판, 2601: 대향 기판, 2602: 시일재, 2603: 화소부, 2604: 표시 소자, 2605: 착색층, 2606: 편광판, 2607: 편광판, 2608: 배선 회로부, 2609: 플렉시블 배선 기판, 2610: 냉음극관, 2611: 반사판, 2612: 회로 기판, 1613: 확산판, 2700: 전자 서적, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 힌지, 2721: 전원 스위치, 2723: 조작키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 시일재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4035: 스페이서, 4040: 백게이트 전극, 4041: 절연층, 4042: 절연층, 4501: 기판, 4502: 화소부, 4503a: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4505: 시일재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계발광층, 4513: 전극층, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극층, 4518a: FPC, 4518b: FPC, 4519: 이방성 도전막, 4520: 뱅크, 4540: 백게이트 전극, 4541: 절연층, 4542: 절연층, 4543: 절연층, 4544: 절연층, 5300: 기판, 5301: 화소부, 5302: 주사선 구동 회로, 5303: 주사선 구동 회로, 5304: 주사선 구동 회로, 5305; 타이밍 제어 회로, 5601: 시프트 레지스터, 5602: 스위칭 회로, 5603: 박막 트랜지스터, 5604: 배선, 5605: 배선, 6400: 화소, 6401: 스위칭 트랜지스터, 6402: 구동 트랜지스터, 6403: 용량 소자, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전극, 7001: TFT, 7002: 발광 소자, 7003: 음극, 7004: 발광층, 7005: 양극, 7008: 음극, 7009: 뱅크, 7011: 구동 TFT, 7012: 발광 소자, 7013: 음극, 7014: 발광층, 7015: 양극, 7016: 차폐막, 7017: 도전막, 7018: 도전막, 7019: 뱅크, 7021: 구동 TFT, 7022: 발광 소자, 7023: 음극, 7024: 발광층, 7025: 양극, 7027: 도전막, 7028: 도전막, 7029: 뱅크, 9201: 표시부 9202: 표시 버튼, 9203: 조작 스위치, 9204: 밴드부, 9205: 조절부, 9206: 카메라부, 9207: 스피커, 9208: 마이크, 9301: 상부 하우징, 9302: 하부 하우징, 9303: 표시부, 9304: 키보드, 9305: 외부 접속 포트, 9306: 포인팅 디바이스, 9307: 표시부, 9600: 텔레비젼 장치, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작키, 9610: 리모콘 조작기, 9700: 디지털 포토 프레임, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 입력 수단(조작키), 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯머신, 9901: 하우징, 9903: 표시부

Claims (25)

  1. 반도체 장치로서,
    기판상에 제1 트랜지스터를 포함하는 화소부, 및
    상기 기판상에 제2 트랜지스터를 포함하는 드라이버 회로를 포함하고,
    상기 제1 트랜지스터는
    상기 기판상의 제1 게이트 전극;
    상기 제1 게이트 전극상의 게이트 절연층;
    상기 게이트 절연층 상의 제1 산화물 반도체층;
    상기 제1 산화물 반도체층의 일부와 접촉하며 그 상부에 적층된 제1 채널 보호층;
    상기 제1 채널 보호층 및 상기 제1 산화물 반도체층상의 제1 소스 전극 및 제1 드레인 전극; 및
    상기 제1 채널 보호층에 전기적으로 접속된 화소 전극을 포함하고,
    상기 제2 트랜지스터는
    상기 기판상의 제2 게이트 전극;
    상기 제2 게이트 전극상의 게이트 절연층;
    상기 게이트 절연층 상의 제2 산화물 반도체층;
    상기 제2 산화물 반도체층의 일부와 접촉하며 그 상부에 적층된 제2 채널 보호층; 및
    상기 제2 채널 보호층 및 상기 제2 산화물 반도체층상의 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제1 게이트 전극, 상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제1 채널 보호층 및 상기 화소 전극은 투광성을 갖고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극에 포함된 제1 재료는 상기 제2 소스 전극 및 상기 제2 드레인 전극에 포함된 제2 재료와 상이하고,
    상기 제2 재료의 저항률은 상기 제1 재료의 저항률보다 낮은, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 제2 채널 보호층을 사이에 개재하여, 상기 제2 산화물 반도체층의 채널 형성 영역상에 백-게이트 전극을 포함하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 채널 보호층 및 상기 제2 채널 보호층은 투광성을 갖는 동일한 절연 재료를 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소를 이용하여 형성된 막이거나, 이들의 합금막과 상기 막을 포함하는 적층막인, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 소스 전극, 상기 제1 드레인 전극 및 상기 화소 전극은 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 및 산화 아연 중 어느 하나를 포함하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 기판상에 용량부를 더 포함하고,
    상기 용량부는
    용량 배선; 및
    상기 용량 배선과 중첩하는 용량 전극을 포함하고,
    상기 용량 배선과 상기 용량 전극은 투광성을 갖는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 채널 보호층과 상기 제2 채널 보호층은 산화물 절연막을 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 산화물 반도체층의 제1 부분은 상기 제1 채널 보호층과 접촉하고,
    상기 제1 산화물 반도체층의 제2 부분은 상기 제1 채널 보호층과 접촉하지 않으며,
    상기 제2 부분의 캐리어 농도는 상기 제1 부분의 캐리어 농도보다 큰, 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 산화물 반도체층의 제1 부분은 상기 제1 채널 보호층과 접촉하고,
    상기 제1 산화물 반도체층의 제2 부분은 상기 제1 채널 보호층과 접촉하지 않으며,
    상기 제1 부분의 캐리어 농도는 1×1017/㎤ 미만이고,
    상기 제2 부분의 캐리어 농도는 1×1017/㎤ 이상인, 반도체 장치.
  10. 반도체 장치를 제조하기 위한 방법으로서,
    상기 기판의 화소부상에 제1 게이트 전극을 형성하는 단계;
    상기 기판의 구동 회로부상에 제2 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극과 상기 제2 게이트 전극상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층상에 제1 산화물 반도체층과 제2 산화물 반도체층을 형성하는 단계;
    상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층의 탈수 또는 탈수소를 열처리에 의해 수행하는 단계;
    상기 제1 산화물 반도체층상에 제1 채널 보호층을 형성하는 단계;
    상기 제2 산화물 반도체층상에 제2 채널 보호층을 형성하는 단계;
    상기 제1 채널 보호층과 상기 제1 산화물 반도체층상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계;
    상기 제2 채널 보호층과 상기 제2 산화물 반도체상에 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계; 및
    상기 제1 산화물 반도체층에 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 게이트 전극, 상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제1 채널 보호층 및 상기 화소 전극은 투광성을 갖는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 채널 보호층을 사이에 개재하여, 상기 제2 산화물 반도체층의 제2 채널 형성 영역상에 백-게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 채널 보호층과 상기 제2 채널 보호층은 산화물 절연막을 포함하는, 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 산화물 반도체층의 제1 부분은 상기 제1 채널 보호층과 접촉하고,
    상기 제1 산화물 반도체층의 제2 부분은 상기 제1 채널 보호층과 접촉하지 않으며,
    상기 제2 부분의 캐리어 농도는 상기 제1 부분의 캐리어 농도보다 큰, 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제1 채널 보호층을 형성하는 단계와 상기 제2 채널 보호층을 형성하는 단계 이후에, 비활성 가스를 포함하는 분위기에서 제2 열처리를 수행하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 제1 소스 전극과 상기 제1 드레인 전극은 각기 제1 도전층을 포함하고,
    상기 제2 소스 전극과 상기 제2 드레인 전극은 각기 제2 도전층과 상기 제2 도전층상의 제3 도전층을 포함하고,
    상기 제1 도전층과 상기 제2 도전층은 투광성을 갖는 동일 재료를 포함하며,
    상기 제3 도전층은 금속을 포함하는, 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제2 소스 전극과 상기 제2 드레인 전극은 Al, Cr, Cu, Ta, Ti, Mo 및 W으로 이루어진 그룹으로부터 선택된 원소를 포함하는 막으로 형성되는, 반도체 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 제1 소스 전극, 상기 제1 드레인 전극 및 상기 화소 전극은 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 및 산화 아연 중 어느 하나를 포함하는, 반도체 장치의 제조 방법.
  18. 반도체 장치를 제조하기 위한 방법으로서,
    상기 기판의 화소부상에 제1 게이트 전극을 형성하는 단계;
    상기 기판의 구동 회로부상에 제2 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극과 상기 제2 게이트 전극상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층상에 제1 산화물 반도체층과 제2 산화물 반도체층을 형성하는 단계;
    상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층의 탈수 또는 탈수소를 열처리에 의해 수행하는 단계;
    상기 제1 산화물 반도체층상에 제1 채널 보호층을 형성하는 단계;
    상기 제2 산화물 반도체층상에 제2 채널 보호층을 형성하는 단계;
    상기 제1 채널 보호층과 상기 제1 산화물 반도체층상에 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계; 및
    상기 제2 채널 보호층과 상기 제2 산화물 반도체상에 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 게이트 전극, 상기 게이트 절연층, 상기 제1 산화물 반도체층, 상기 제1 소스 전극, 상기 제1 드레인 전극 및 상기 제1 채널 보호층은 투광성을 갖는, 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 채널 보호층이 사이에 개재된 상기 제2 산화물 반도체층의 제2 채널 형성 영역상에 백-게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 채널 보호층과 상기 제2 채널 보호층은 산화물 절연막을 포함하는, 반도체 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 제1 산화물 반도체층의 제1 부분은 상기 제1 채널 보호층과 접촉하고,
    상기 제1 산화물 반도체층의 제2 부분은 상기 제1 채널 보호층과 접촉하지 않으며,
    상기 제2 부분의 캐리어 농도는 상기 제1 부분의 캐리어 농도보다 큰, 반도체 장치의 제조 방법.
  22. 제18항에 있어서,
    상기 제1 채널 보호층을 형성하는 단계와 상기 제2 채널 보호층을 형성하는 단계 이후에, 비활성 가스를 포함하는 분위기에서 제2 열처리를 수행하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  23. 제18항에 있어서,
    상기 제1 소스 전극과 상기 제1 드레인 전극은 각기 제1 도전층을 포함하고,
    상기 제2 소스 전극과 상기 제2 드레인 전극은 각기 제2 도전층과 상기 제2 도전층상의 제3 도전층을 포함하고,
    상기 제1 도전층과 상기 제2 도전층은 투광성을 갖는 동일 재료를 포함하며,
    상기 제3 도전층은 금속을 포함하는, 반도체 장치의 제조 방법.
  24. 제18항에 있어서,
    상기 제2 소스 전극과 상기 제2 드레인 전극은 Al, Cr, Cu, Ta, Ti, Mo 및 W으로 이루어진 그룹으로부터 선택된 원소를 포함하는 막으로 형성되는, 반도체 장치의 제조 방법.
  25. 제18항에 있어서,
    상기 제1 소스 전극과 상기 제1 드레인 전극은 산화 인듐, 산화 인듐과 산화 주석의 합금, 산화 인듐과 산화 아연의 합금, 및 산화 아연 중 어느 하나를 포함하는, 반도체 장치의 제조 방법.
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