TWI512907B - 整合屏蔽膜及天線之半導體封裝件 - Google Patents

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Han Chi Yen
Chi Sheng Chung
Kuo Hsien Liao
Yung Yi Yeh
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Advanced Semiconductor Eng
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Description

整合屏蔽膜及天線之半導體封裝件
本發明是有關於一種半導體封裝件，且特別是有關於一種無線裝置之半導體封裝件。
無線通訊裝置例如是手機(cell phone)，需要天線已傳送及接收訊號。傳統上，無線通訊裝置包括天線及通訊模組(例如是具有無線射頻(RF)通訊能力之一半導體封裝件)，其各設於一電路板的不同部位。在傳統方式中，天線及通訊模組係分別製造且於放置在電路板後進行電性連接。因為設備的分離組件係分別製造，導致高製造成本。此外，傳統方式難以完成輕薄短小的設計。
半導體封裝件包括基板、半導體晶片、封裝體、電磁干擾屏蔽元件、介電結構、天線元件、饋入元件及天線接地元件。半導體晶片設於基板上。封裝體包覆半導體晶片。電磁干擾屏蔽元件形成於封裝體上。介電結構包覆電磁干擾屏蔽元件。天線元件形成於介電結構上。饋入元件連接天線元件與基板之一饋入接點。天線接地元件連接天線元件與電磁干擾屏蔽元件。
根據本發明之另一實施例，提出一種半導體封裝件。半導體封裝件包括一半導體晶片、一貫孔、一電磁干擾屏 蔽元件、一封裝體、一饋入元件、一天線元件及一天線接地件。半導體晶片具有一整合電路部及一基板部，整合電路部具有一主動面且基板部具有一非主動面。貫孔延伸自主動面且電性連接於整合電路部。電磁干擾屏蔽元件設於非主動面且電性連接於貫孔。封裝體包覆半導體晶片之一部分及電磁干擾屏蔽元件之一部分，封裝體具有一上表面。饋入元件貫穿封裝體及基板部。天線元件設於上表面且電性連接於饋入元件。天線接地件設於封裝體內且連接天線元件與電磁干擾屏蔽元件。
根據本發明之另一實施例，提出一種半導體封裝件。半導體封裝件包括一半導體晶片、一第一導通孔、一第二導通孔、一電磁干擾屏蔽元件、一饋入元件、一天線元件及一天線接地件。半導體晶片具有一整合電路部及一基板部，整合電路部具有一主動面且該基板部具有一非主動面。第一導通孔及第二導通孔各形成於半導體晶片且電性連接於整合電路部。電磁干擾屏蔽元件設於非主動面且電性連接於第一導電孔。介電層設於電磁干擾屏蔽元件上，介電層具有一上表面。饋入元件包括一第一子饋入元件及一第二子饋入元件，第一子饋入元件係第二導通孔，第二子饋入元件設於介電層。天線元件設於上表面且電性連接於饋入元件。天線接地件連接天線元件與電磁干擾屏蔽元件。
請參照第1圖，其繪示依照本發明一實施例之半導體 封裝件100的剖視圖。半導體封裝件100包括基板111、半導體裝置112a、被動元件112b、封裝體120、電磁干擾屏蔽元件130、介電結構140、天線元件150、饋入元件160及天線接地件155。本實施例之半導體封裝件100係整個以半導體封裝製程製作，因此在不需額外的天線製作設備的情況下，可同時形成天線元件150。
基板111包括上表面111u、下表面111b及側面111s，下表面111b係相對於上表面111u，側面111s位於基板111的邊緣(periphery)。側面111s延伸於上表面111u與下表面111b之間，定義出基板111的邊界。基板111例如是一多層有機基板或一陶瓷基板。
本實施例中，半導體裝置112a係處於”面下(face-down)”方位，亦即其係透過數個銲球(solder ball)電性連接於基板111，如此的結構可稱為”覆晶(flip-chip)”。另一實施例中，半導體裝置112a係處於”面上(face-up)”方位，亦即其係透過數條銲線(bond wire)電性連接於基板111。被動元件112b可包括一電阻、一電感或一電容。此外，半導體裝置112a及被動元件112b可內埋於基板111。
封裝體120設於基板111之上表面111u，且包覆半導體裝置112a及被動元件112b。封裝體120包括一上表面120u及一側面120s。封裝體120之材料可包括酚醛基樹脂(Novolac-based resin)、環氧基樹脂(epoxy-based resin)、矽基樹脂(silicone-based resin)或其它適當之包覆劑。封裝體120亦可包括適當之填充劑，例如是粉狀之二氧化 矽。可利用數種封裝技術形成封裝體，例如是壓縮成型(compression molding)、注射成(injection molding)或轉注成型(transfer molding)。
電磁干擾屏蔽元件130實質上覆蓋封裝體120之上表面120u及側面120s。電磁干擾屏蔽元件130可包括第一防電磁干擾膜131及接地元件132，且提供電磁干擾屏蔽效果。
第一防電磁干擾膜131直接形成於封裝體120之上表面120u且包括一開孔。當天線元件150係一平板天線(patch antenna)，第一防電磁干擾膜131可作為天線元件150的接地結構。第一防電磁干擾膜131可包括鋁、鉻、金、銀、鎳、不銹鋼、任何其它適合材料或適合之合金。
接地元件132覆蓋封裝體120之側面120s，且電性連接第一防電磁干擾膜131與基板111。其中，接地元件132係一第二防電磁干擾膜。接地元件132及第一防電磁干擾膜131可由相同材料形成，且於同一製程中一體成形，或分別於不同製程中形成。介電結構140覆蓋第一防電磁干擾膜131及接地元件132，且包括上表面140u。介電結構140可由例如是封裝體材料、介電材料(例如是環氧樹脂(epoxy))或預浸材疊層(prepreg lamination)形成。介電結構140的側面140s與基板111之側面111s實質上共面。
天線元件150形成於介電結構140之上表面140u，並沿實質上平行於第一防電磁干擾膜131的方向延伸。天線元件150具有數個實施態樣。天線元件150可形成於介電結構140之上表面的一部分上，且饋入元件160可部分地 或完全地與天線元件150重疊。此外，天線元件150與半導體裝置112a或被動元件112b可位於不同垂直高度的位置，以減少基板111之上表面111u的使用面積，使整個半導體封裝件100的長、寬尺寸縮小。
如圖所示，天線接地件155經過介電結構140且電性連接天線元件150與電磁干擾屏蔽元件130。如圖所示，天線接地件155經過介電結構140及封裝體120，且天線接地件155電性連接天線元件150與接地部170。另一實施例中，天線接地件155連接天線元件150與設於半導體封裝件100之電位(potential)。相較於省略天線接地件155之半導體封件的設計，天線元件150可較小，進而縮小半導體封裝件100的尺寸。一實施例中，天線元件150的分布區域約可減少50~75%的分布面積。天線接地件155例如是銲線(bond wire)材料，其以打線技術形成。
本發明實施例之饋入元件160通過封裝體120及介電結構140。饋入元件160電性連接天線元件150與基板111之一饋入接點(feeding point)111a。例如，本發明實施例之饋入元件160可以是導電柱，其設於一提供電磁干擾保護之接地導孔。饋入元件160亦可為導電膜、導電層或導電層與樹脂的組合(例如，樹脂覆蓋導電層且填滿被導電層環繞之空間，如後所述)。
饋入接點111a可以是接墊、銲點、凸塊或第一基板111中露出之線路層。饋入接點111a可位於半導體裝置112a、被動元件112b或基板111上。饋入元件160係連接於饋入接點111a。本實施例中，饋入接點111a位於基板111上且 從基板111之上表面111u露出。
接地部170係與接地元件132電性連接，且位於半導體裝置112a、被動元件112b與基板111之一者。本實施例中，接地部170位於基板111上。接地部170例如是接墊、銲點、凸塊或露出基板111之線路層。
半導體封裝件100更包括至少一接墊113及一電性接點114，電性接點114設於下表面111b，其中電性接點114例如是銲球(solder ball)、導通孔(conductive via)或凸塊(bump)。本實施例之電性接點係以銲球為例說明，使半導體封裝件100成為一球柵陣列(Ball Grid Array,BGA)結構。或者，半導體封裝件100可省略電性接點114，而成為一平面閘格陣列(Land Grid Array,LGA)結構。此外，該些電性接點114中之一電性接點114a例如是接地接點，其透過基板111電性連接於接地部170。電性接點114a用以電性連接於一外部電路元件之接地端。請參照第2圖，其繪示本發明另一實施例之饋入元件的剖視圖。饋入元件160’包括導電層160a及填充樹脂160b，其中填充樹脂160b覆蓋導電層160a，並填滿導電層160a所圍繞之空間。其中，封裝體120具有一饋入貫孔121。導電層160a設於對應之饋入貫孔121的內側壁120s上，饋入貫孔121通過封裝體120及介電結構140；然後，利用適當之塗佈技術形成填充樹脂160b覆蓋導電層160a，並填滿導電層160a所圍繞之空間，以形成第2圖之饋入元件160’。上述塗佈技術例如是印刷(printing)、鍍層(plating)、旋塗(spinning)或噴塗(spraying)。
請參照第3圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。半導體封裝件200之饋入元件260包括第一子饋入元件260a及第二子饋入元件260b，第一子饋入元件260a經過封裝體120，而第二子饋入元件260b經過介電結構140。第一子饋入元件260a及第二子饋入元件260b可於不同製程中分別形成。雖然第二子饋入元件260b之下端面積小於第一子饋入元件260a之上端面積，然於其它實施態樣中，第二子饋入元件260b之下端面積實質上大於或實質上等於第一子饋入元件260a之上端面積。
第一子饋入元件260a與第二子饋入元件260b可以是不同結構。例如，第一子饋入元件260a可以是導電柱，且第二子饋入元件260b可以是導電層或導電層與樹脂的組合(例如是第2圖所示之饋入元件之結構)。另一實施例中，第一子饋入元件260a可以是導電層或導電層與第二子饋入元件260的組合，其中第二子饋入元件260例如是導電柱。
請參照第4圖，其繪示另一實施例之第一子饋入元件及第二子饋入元件的剖視圖。第一子饋入元件260a’係導電柱，而第二子饋入元件260b’的結構相似於第2圖所示之饋入元件160’，其係導電層與填充樹脂之組合。此外，第一子饋入元件260a’的形成方法相似於第1圖之饋入元件160的形成方法，第二子饋入元件260b’的形成方法相似於第2圖之饋入元件160’的形成方法。
請參照第5圖，其繪示另一實施例之第一子饋入元件及第二子饋入元件的剖視圖。第一子饋入元件260a”之結 構相似於第2圖之饋入元件160’，其係導電層與填充樹脂之組合。第二子饋入元件260b”係導通孔，第二子饋入元件260b”的形成方法相似於第1圖之饋入元件160的形成方法。
請參照第6圖，其繪示本發明另一實施例之饋入元件的剖視圖。饋入元件160a例如是導電柱。介電結構140具有一開孔140a，開孔140a露出饋入元件160a，天線元件150經由開孔140a連接於饋入元件160。在第6圖之實施例中，介電結構140係薄型介電結構，使天線元件150於轉彎部分形成一均勻厚度，然此非用以限制本發明。另一實施例中，可增加開孔140a之內側壁140w與介電結構140之上表面140u之間的夾角A1，以增加內側壁140w的斜度，使天線元件150之轉彎部分形成一均勻厚度。另外，控制開孔140a的寬度亦可以使天線元件150的厚度更為均勻，較佳但非限定地，開孔140a之寬度與介電結構140之厚度的比例小於或實質上等於1.5，例如，若介電結構140的厚度為0.3微米(um)，則開孔140a的寬度可以介於約0.3微米(um)至0.5微米(um)之間。
第6圖中，天線元件150經由開孔140a連接於饋入元件160a，因而形成一轉彎部分。也就是說，天線元件150連續地設於介電結構之上表面140u、內側壁140w及饋入元件160a之上表面，且天線元件150直接接觸饋入元件160a。較佳但非限定地，介電結構140係預浸材疊層，以減少其厚度並使天線元件150於轉彎部分形成一均勻厚度。另一實施例中，即使介電結構140非薄型結構，在增 加介電結構140之開孔140a之內側壁140w的斜度下，仍可使天線元件150於轉彎部分形成一均勻厚度。
請參照第7圖，其繪示第1圖中局部7’的放大示意圖。接地部170包括接地接點171及突出部172。接地接點171位於基板111之上表面111u上，其可以是接墊且電性連接於第一基板111的接地(grounding)電路。於一實施態樣中，接地接點171可以是接墊、銲點、凸塊或露出第一基板111之線路層。接地接點171的厚度介於約12 um至18 um之間或介於其它數值範圍。突出部172例如是錫銲點，其覆蓋接地接點171並電性連接於接地接點171。
第7圖中，由於突出部172具有高度H，可避免製造過程中切割刀具切斷接地接點171。即，突出部172的形成可避免接地接點171被分離成二部分。此外，切割刀具經過突出部172並於突出部172上切割出凹痕C。凹痕C的外形可呈V字型，然此非用以限定本發明，凹痕C的外形視切割刀具或切割方式而定。
如第8圖所示，其繪示本發明一實施例之天線元件的上視圖，天線元件150之外形係矩形且形成於介電結構140之上表面140u的一部分上，而饋入元件160之一部分與天線元件150之一部分係重疊。
如第9圖所示，天線元件150之外形係彎曲型(serpentine shape)，然其它實施態樣中，天線元件150亦可形成螺旋形、菱形結構與S型結構之一者。天線元件150的外形可設計為具有數個激發態(excited state)。
如第10圖所示，天線元件150係一圖案化天線結構， 其形成於介電結構140之上表面140u之一部分上，且整個饋入元件160與天線元件150係重疊，然饋入元件160亦可與天線元件150部分重疊。本實施例之天線元件150具有雙頻特性(dual-band property)。
如第11圖所示，天線元件150形成於介電結構140之上表面140u的一部分上，而整個饋入元件160與天線元件150係重疊。此外，天線元件150之位置、外形及尺寸視通訊要求而定，本發明實施例不作任何限制。此外，天線元件150例如是使用圖案化箔片(patterned foil)、電鍍、濺鍍或其它相似製程去塗佈一金屬層而形成。天線元件150的材質例如是金屬，其可選自於鋁、銅、鉻、錫、金、銀、鎳、不銹鋼及其組合所構成的群組。
如第11圖所示，為了降低電磁干擾影響訊號品質，數個天線接地件155環繞饋入元件160。其它實施例中，少數或只有單個天線接地件155環繞或鄰近饋入元件160設置。
如第12A圖所示，天線元件150係一圖案化天線元件，其具有一溝槽150r，溝槽150r延伸於天線元件150的二對角之間。本實施例中，溝槽150r係一封閉溝槽，其不與天線元件150之外側面連接。本實施例之天線元件150可具有多種圖案，並不受本發明實施例所限制。本實施例之天線元件150具有雙頻特性。
如第12B圖所示，溝槽150r可以是開放溝槽，其延伸至天線元件150之外側面。雖然第12B圖的天線接地件155只有單個，然可理解地，多個天線接地件155可設於 天線元件150上。本實施例之天線元件150具有雙頻特性。
如第13A及13B圖所示，天線元件150係一圖案化天線元件，其延伸呈螺旋形或是迂迴地延伸。本實施例之天線元件150具有雙頻特性。
如第14A圖所示，天線元件150係一圖案化天線元件，其延伸呈封閉環狀，且鄰近半導體封裝件100的邊緣。本實施例之天線元件150具有雙頻特性。
如第14B圖所示，天線元件150係一圖案化天線元件，其延伸呈開放環狀，且鄰近半導體封裝件100的邊緣。本實施例之天線元件150具有雙頻特性。
請參照第15圖，其繪示依照本發明一實施例之半導體封裝件300的剖視圖。半導體封裝件300包括基板111、半導體裝置112a、被動元件112b、封裝體120、電磁干擾屏蔽元件330、介電結構140、天線元件150、饋入元件160及天線接地件155。半導體裝置112a及被動元件112b係設於基板111之上表面111u且電性連接於基板111。封裝體120包覆半導體裝置112a及被動元件112b且具有一上表面120u。電磁干擾屏蔽元件330包括第一防電磁干擾膜331與接地元件332。
接地元件332例如是第二防電磁干擾膜，其覆蓋封裝體120之側面120s、基板111之側面111s、介電結構140之側面140s及第一防電磁干擾膜331之側面331s。此外，封裝體120之側面120s、基板111之側面111s與介電結構140之側面140s係實質上齊平或共面。
半導體封裝件300更包括接地部370，其設於第一基 板111內並從基板111之側面111s露出，使接地元件332可電性接觸於接地部370。此外，接地部370之側面與基板111之側面111s係實質上齊平或共面。接地部370可延伸於第一基板111之上表面111u與下表面111b之間，例如，如第15圖所示，接地部370埋設於第一基板111且不貫穿基板111，並從基板111之側面111s露出。又例如，另一實施例中，接地部370可從上表面111u延伸至下表面111b，即貫穿整個基板111。
請參照第16圖，其繪示依照本發明再一實施例之半導體封裝件400的剖視圖。半導體封裝件400之饋入元件形成如第3圖所示之饋入元件260。也就是說，饋入元件包括第一子饋入元件260a及第二子饋入元件260b。
請參照第17圖，其繪示依照本發明再一實施例之半導體封裝件500的剖視圖。半導體封裝件500包括基板111、半導體裝置112a、被動元件112b、電磁干擾屏蔽元件530、介電結構140、天線元件150、饋入元件160及天線接地件155。半導體裝置112a及被動元件112b設於基板111之上表面111u且電性連接於基板111。半導體封裝件500之封裝體120包覆半導體裝置112a及被動元件112b。電磁干擾屏蔽元件530包括第一防電磁干擾膜331與接地元件532。或者，更多接地元件532可以被提供，在此例子中，數個接地元件532可配置於鄰近半導體裝置112a之設置區域的周邊，且環繞半導體裝置112a以降低或消除電磁干擾。
半導體封裝件500之接地元件532經過封裝體120。 接地元件532例如是一導電柱，其電性連接於第一防電磁干擾膜331與基板111之接地部570，其中，接地部570從第一基板111之上表面111u露出。本實施例中，第一防電磁干擾膜331覆蓋接地元件532之上表面532u。一實施例中，第一防電磁干擾膜331可覆蓋接地元件532之側面，而接地元件532之上表面532u從第一防電磁干擾膜331露出。或者，接地部532可以是一通過封裝體120的電鍍孔(plated via)，且該電鍍孔之內側壁上設有一導電層。
半導體封裝件500之饋入元件160係導電柱，其電性連接天線元件150與被動元件112b。一實施例中，饋入元件160亦可連接天線元件150與基板111，此相似於第1圖之饋入元件160。或者，半導體封裝件500之饋入元件160之結構可相似於第2至6圖之一的饋入元件的結構。
封裝體120之側面120s、基板111之側面111s、介電結構140之側面140s與第一防電磁干擾膜331之側面331s係實質上齊平，或共面。
請參照如第18圖，其繪示依照本發明另一實施例之半導體封裝件600的剖視圖。半導體封裝件600包括一覆晶式半導體晶片、電磁干擾屏蔽元件630、封裝體120、天線元件150、饋入元件660及天線接地件155。覆晶式半導體晶片包括一整合電路部610及一矽基板620，其中整合電路部610形成於矽基板620上，且矽基板620具有一上表面620u。整合電路部610可包括一個或多個電晶體、二極體、電感、電容、電阻及其它電路元件。此外，多個電性觸點(electrical contact)形成於整合電路部610的接觸 墊(contact pad)。
半導體封裝件600之電磁干擾屏蔽元件630包括第一共形屏蔽膜(conformal shield film)631及一接地元件632。第一共形屏蔽膜631覆蓋矽基板620之上表面620u。接地元件632係矽通孔(through-silicon via,TSV)。其中，矽通孔可藉由於矽基板620開設一開孔且以導電材料填滿該開孔而形成。接地元件632貫穿矽基板620，且電性連接第一共形屏蔽膜631與整合電路部610。
饋入元件660貫穿封裝體120及矽基板620，且電性連接天線元件150與整合電路部610。如第18圖所示，饋入元件660包括一第一子饋入元件660a及一第二子饋入元件660b。第二子饋入元件660b係形成於封裝體120之一貫孔的一導通孔。貫孔藉由例如是雷射鑽孔於封裝體120開設一開孔，且以導電材料填滿該開孔而形成。第一子饋入元件660a係形成於矽基板620之一貫孔的一導通孔。接地元件632及第一子饋入元件660a可一併於同一製程中形成。或者，半導體封裝件600之饋入元件660的結構亦可相似於第2至6圖之饋入元件。
半導體封裝件600之封裝體120包覆整合電路部610與矽基板620。半導體封裝件600更包括第二基板680，其透過銲塊(solder bump)611電性連接於整合電路部610。第二基板680之結構及材質可相似於第一基板111，容此不再贅述。
請參照如第19圖，其繪示依照本發明另一實施例之半導體封裝件700的剖視圖。差異在於，接地元件632及 饋入元件660通過整合電路部610及矽基板620此二者。此外，饋入元件660更通過封裝體120及直接接觸天線元件150。
請參照如第20圖，其繪示依照本發明另一實施例之半導體封裝件800的剖視圖。半導體封裝件800之第一共形屏蔽膜631覆蓋矽基板620之上表面620u，且直接接觸接地元件632的上表面632u。一實施例中，接地元件632的上表面632u係從第一共形屏蔽膜631露出，而非被第一共形屏蔽膜631覆蓋。饋入元件160通過封裝體120且透過第二基板680之電路部局(circuit layout)電性連接天線元件150與整合電路部610。或者，半導體封裝件800之饋入元件160的結構亦可相似於第2至6圖之一者的饋入元件。
請參照如第21圖，其繪示依照本發明另一實施例之半導體封裝件900的剖視圖。半導體封裝件900包括整合電路部610、矽基板620、電磁干擾屏蔽元件630、介電結構140、天線元件150、饋入元件160及天線接地件155。本實施例之半導體封裝件900可為一整合天線結構之半導體晶圓級晶片尺寸封裝件(WLCSP；Wafer Level Chip Scale Package)，其中整合電路部610可包含一個或多個電晶體、二極體、電感、電容、電阻及其它電路結構。如第21圖所示，半導體封裝件900更包括多個銲塊，其中銲塊可透過接觸墊或重佈層(redistribution layer,RDL)連接於整合電路部610。
電磁干擾屏蔽元件630包括第一共形屏蔽膜631及接 地元件632。接地元件632例如是矽通孔，其電性連接第一共形屏蔽膜631與整合電路部610。亦即，接地元件632可藉由於矽基板620開設一開孔且以導電材料填滿該開孔而形成，其中，該開孔從矽基板620之上表面620u延伸至矽基板620之一表面(整合電路部形成於該表面上)。本實施例中，第一共形屏蔽膜631電性接觸接地元件632之一側面632s，且接地元件632之上表面632u從第一共形屏蔽膜631露出。亦即，第一共形屏蔽膜631未覆蓋接地元件632之上表面632u。於一實施例中，第一共形屏蔽膜631可覆蓋接地元件632之上表面632u之一部分。饋入元件160經過封裝體120及矽基板620此二者，以電性連接天線元件150與整合電路部610。或者，半導體封裝件800之饋入元件160的結構亦可相似於第2至6圖之饋入元件。此外，介電結構140係覆蓋矽基板620之上表面620u。
請參照第22圖，其繪示依照本發明另一實施例之半導體封裝件1000的剖視圖。半導體封裝件1000係為一扇出型晶圓級封裝件(Fan-out Wafer Level Package,FOWLP)。半導體封裝件1000包括半導體晶片、電磁干擾屏蔽元件630、封裝體120、天線元件150、饋入元件160及天線接地件155。半導體晶片包括一整合電路部610及一矽基板620，其中，整合電路部610可包括一個或多個電晶體、二極體、電感、電容、電阻及其它電路元件。
電磁干擾屏蔽元件630包括第一共形屏蔽膜631與接地元件632。第一共形屏蔽膜631覆蓋矽基板620之上表面620u。半導體封裝件1000更包括一重佈層1080，其電 性連接至整合電路部610。重佈層1080係形成於整合電路部610與矽基板620被封裝體120包覆之後。因此，矽基板620包覆整合電路部610、矽基板620及重佈層1080之一部分。
請參照第23圖，其繪示依照本發明另一實施例之半導體封裝件1100之剖視圖。半導體封裝件1100可以為一扇出型晶圓級封裝件(Fan-out Wafer Level Package,FOWLP)。半導體封裝件1100包括半導體晶片、電磁干擾屏蔽元件1130、介電結構140、天線元件150、饋入元件160及天線接地件155。半導體晶片包括一整合電路部610及一矽基板620，其中，整合電路部610可包括一個或多個電晶體、二極體、電感、電容、電阻及其它電路元件。半導體封裝件1100更包括封裝體1120，其覆蓋矽基板620之上表面620u及側面620s，以及整合電路部610之側面610s。
電磁干擾屏蔽元件1130包括第一防電磁干擾膜331與接地元件632，其中第一防電磁干擾膜331形成於封裝體1120上且被介電結構140覆蓋。接地元件632係封裝體1120之一導通貫孔(conductive through-hole)，其從矽基板620之上表面620u延伸至矽基板620之其它表面(整合電路部610形成於其上之表面)。亦即，接地元件632通過封裝體1120及矽基板620，以電性連接第一防電磁干擾膜331與整合電路部610。
饋入元件160經過介電結構140、封裝體120及矽基板620，以電性連接天線元件150與整合電路部610，其中， 饋入元件160直接接觸天線元件150。或者，饋入元件160之結構亦可相似於第2至6圖之一中的饋入元件的結構。
請參照第24圖，其繪示依照本發明另一實施例之半導體封裝件1200之剖視圖。半導體封裝件1200包括基板111、半導體裝置112a、被動元件112b、封裝體120、電磁干擾屏蔽元件130、介電結構140、天線元件150、饋入元件160、天線接地件155及接地支架180。
電磁干擾屏蔽元件130覆蓋封裝體120之外表面120s及接地支架180從封裝體120之外表面120s露出之外側面。電磁干擾屏蔽元件130的接地路徑包含接地支架180以及基板111與電性接點114a的互連機制(interconnection)，該互連機制係連接至一外部接地點以增進屏蔽效果。
天線元件150形成於介電結構140上，且電性連接於饋入元件160及基板111的饋入接點111a。天線接地件155例如是銲線材料，其以打線技術形成。另一實施例中，天線接地件155的結構可相似於上述饋入元件160’或260b’。
饋入元件160包括第一子饋入元件160c及第二子饋入元件160d。位於封裝體120之第一子饋入元件160c電性連接於基板111，而位於介電結構140之第二子饋入元件160d連接於第一子饋入元件160c。第一子饋入元件160a及第二子饋入元件160d例如是銲線材料，其以打線技術形成。
接地支架180設於基板111之一上表面111u，且透過基板111的互連機制而電性連接於電性接點114a(接地接 點)。
請參照第25圖，其繪示依照本發明另一實施例之半導體封裝件1300之剖視圖。半導體封裝件1300包括基板111、半導體裝置112a、被動元件112b、封裝體120、電磁干擾屏蔽元件130、介電結構140、天線元件150、饋入元件160、天線接地件155、接地支架180及介電材料層190。
介電材料層190形成於介電結構140的上表面140u，其中介電結構140的介電常數低於需求水準，介電材料層190可形成以增加介電材料層190與介電結構140整體的介電值至需求水準。介電材料層190的介電係數εr1大於介電結構140的介電係數εr2，例如，介電係數εr1約介電係數εr2的2至100倍之間。介電材料層190與介電結構140整體的等效介電係數ε可藉由下式(1)計算。
介電材料層190係高介電係數材料，其材質包括陶瓷材料，如氧化鋁或氧化矽等。
如第25圖所示，介電材料層190的厚度d1小於介電結構140的厚度d2，例如，介電材料層190的厚度d1介於介電結構140的厚度d2的5%至90%之間。另一實施例中，介電材料層190的厚度d1可大於介電結構140的厚度d2。相較於數值大的等效介電係數，數值小的介電係數值使天線元件150的分佈區域可以設計得較小，如此可縮小 半導體封裝件的尺寸。介電係數值可視天線阻抗而定。
請參照第26A圖，其繪示依照本發明另一實施例之半導體封裝件1400之剖視圖。半導體封裝件1400包括基板111、半導體裝置112a、被動元件112b、封裝體120、電磁干擾屏蔽元件130、介電結構140、天線元件150、饋入元件160、天線接地件155、接地支架180及介電材料層190。
請參照第26B圖，其繪示第26A圖之側視圖。天線接地件155形成於介電結構140的外側面140s及電磁干擾屏蔽元件130，以電性連接於電性接點114a(接地接點)。饋入元件160形成於介電結構140的外側面140s且延伸至基板111的饋入接點111a(未繪示)。也就是說，本例中，天線接地件155及饋入元件160係天線元件150的延伸，其係延伸至半導體封裝件100之側面的層結構。天線接地件155、饋入元件160與天線元件150可於同一製程中一併形成。
請參照第27A至27I圖，其繪示第1圖之半導體封裝件100之製造過程圖。
如第27A圖所示，以例如是表面黏著技術(Surface Mount Technology,SMT)於鄰近第一基板111的上表面111u設置一半導體裝置112a及被動元件112b。基板111包括接地部170。
如第27B圖所示，於基板111之上表面111u形成封裝體120包覆半導體元件，其中，封裝體120具有上表面120u。
如第27C圖所示，形成至少一第一切割狹縫T1，其 中第一切割狹縫T1經過封裝體120。第一切割狹縫T1係由適合之雷射或其它切割工具所形成，因此於封裝體120上形成側面120s。在一實施例中，第一切割狹縫T1亦可經過部分之基板111。在本實施例中，切割方法係採用半穿切(Half-cut)方式，即第一切割狹縫T1不切斷基板111。
如第27D圖所示，形成電磁干擾屏蔽元件130，電磁干擾屏蔽元件130包括第一防電磁干擾膜131與接地元件132。可以例如是材料形成技術形成電磁干擾屏蔽元件130，而上述材料形成技術例如是化學氣相沈積、無電鍍法(electroless plating)、電解電鍍(electrolytic plating)、印刷、旋塗、噴塗、濺鍍(sputtering)或真空沈積法(vacuum deposition)，本實施例中，第一防電磁干擾膜131與接地元件132係於同一製程中一體形成，然此非用以限制本發明。
第27D圖中，第一防電磁干擾膜131覆蓋封裝體120之上表面120u。第一防電磁干擾膜131具有一開孔131a，其露出封裝體120之一部分。開孔131a之位置對應於饋入接點111a，即，開孔131a位於饋入接點111a的正上方。本實施例中，饋入接點111a形成於鄰近第一基板111之上表面111u。一實施例中，饋入接點111a亦可位於半導體裝置112a或被動元件112b中。接地元件132係第二防電磁干擾膜，其連接於第一防電磁干擾膜131及接地部170且覆蓋封裝體120之側面120s。
如第27E圖所示，形成介電結構140覆蓋第一防電磁干擾膜131、接地元件132及第一基板111中露出之上表 面。可使用任何已知技術形成介電結構140，例如是封裝技術或壓合(laminate)技術。
如第27F圖所示，形成一饋入貫孔121貫穿封裝體120及介電結構140，以及形成天線接地貫孔124貫穿介電結構140。饋入貫孔121經過介電結構140、開孔131a及封裝體120，且饋入貫孔121露出饋入接點111a。形成饋入貫孔121的圖案化技術包括微影製程(photolithography)、化學蝕刻(chemical etching)、雷射鑽孔(laser drilling)或機械鑽孔(mechanical drilling)。天線接地貫孔124露出第一防電磁干擾膜131。
如第27G圖所示，使用電鍍、錫膏(solder paste)或其它塗佈導電材料之方式將導電材料填滿饋入貫孔121及天線接地貫孔124以形成饋入元件160及天線接地件155。饋入元件160延伸自介電結構140之上表面140u，且電性連接於饋入接點111a上。此外，可採用電鍍、錫膏或其它塗佈導電材料之方式，填入導電材料於天線接地貫孔124內而形成天線接地件155，其中天線接地件155接觸第一防電磁干擾膜131。
如第27H圖所示，形成天線元件150於介電結構140之上表面140u，並直接與饋入元件160及天線接地件155接觸，使天線元件150透過饋入元件160電性連接整合電路部110且透過天線接地件155電性連接於接地部170。天線元件150可使用例如是上述電鍍/微影製程形成。
如第27I圖所示，形成數道經過介電結構140及整個第一基板111的第二切割狹縫T2，例如是以雷射或其它切 割刀具的方式形成第二切割狹縫T2。此外，於形成第二切割狹縫T2之前或之後，可形成電性接點114於鄰近基板111之下表面111b，以形成如第1圖所示之半導體封裝件100。
請參照第28A至28D圖，其繪示第3圖之半導體封裝件的製造過程圖。
如第28A圖所示，形成至少一貫穿封裝體120的饋入貫孔121。
如第28B圖所示，將導電材料填滿饋入貫孔121，形成第一子饋入元件260a。
如第28C圖所示，形成電磁干擾屏蔽元件130及介電結構140，且於介電結構140形成一開孔140a及天線接地貫孔124，其中開孔140a露出對應之第一子饋入元件260a，而天線接地貫孔124露出第一防電磁干擾膜131。
如第28D圖所示，以導電材料填滿對應之開孔140a及天線接地貫孔124，以形成一第二子饋入元件260b及天線接地件155，其中第一子饋入元件260a與第二子饋入元件260b構成第3圖所示之饋入元件260。
請參照第29A至29F圖，其繪示第15圖之半導體封裝件的製造過程圖，本實施例採用全穿切(Full-cut)方式。
如第29A圖所示，形成第一防電磁干擾膜331於封裝體120之上表面120u。第一防電磁干擾膜331具有一開孔331a，其露出封裝體120之一部分，且其位置對應於饋入接點111a。
如第29B圖所示，形成覆蓋第一防電磁干擾膜331的 介電結構140。
如第29C圖所示，形成一貫穿介電結構140及封裝體120的饋入貫孔121，以及形成天線接地貫孔124。
如第29D圖所示，以導電材料填滿饋入貫孔121，而形成饋入元件160，以及以導電材料填滿對應之天線接地貫孔124，而形成天線接地件155。其中，饋入元件160經過介電結構140、開孔331a及封裝體120，而天線接地件155接觸於第一防電磁干擾膜331。
如第29E圖所示，形成一經過封裝體120、介電結構140、第一防電磁干擾膜331及基板111的第一切割狹縫T3。其中，封裝體120之側面120s、第一基板111之側面111s、介電結構140之側面140s、第一防電磁干擾膜331之側面331s及接地部370之側面370s係實質上齊平。此外，第一切割狹縫T3形成前，可將第一基板111黏貼於載板380上。第一切割狹縫T3可經過部分之載板380，以徹底切斷封裝體120、介電結構140、第一防電磁干擾膜331及第一基板111。
如第29F圖所示，形成至少一天線元件150於介電結構140之上表面140u。形成接地元件332覆蓋封裝體120之側面120s、第一基板111之側面111s、介電結構140之側面140s、第一防電磁干擾膜331之側面331s及接地部370之側面370s。待移除載板380及形成電性接點114於鄰近基板111之下表面111b後，完成如第15圖所示之半導體封裝件300。
請參照第30A至30F圖，其繪示第17圖之半導體封 裝件的製造過程圖。
如第30A圖所示，使用例如是表面黏著技術(Surface Mount Technology,SMT)，設置至少一半導體裝置112a及一被動元件112b於鄰近第一基板111的上表面111u。然後，形成封裝體120覆蓋基板111之上表面111u、半導體裝置112a及被動元件112b。
如第30B圖所示，形成一貫穿封裝體120的接地貫孔122。接地貫孔122露出接地部570。一實施例中，接地貫孔122之形成可整合至封裝體120之形成製程中。
如第30C圖所示，使用導電材料填滿接地貫孔122以形成至少一接地元件532，其中接地元件532電性連接於基板111之接地部570。
如第30D圖所示，形成第一防電磁干擾膜331覆蓋封裝體120之上表面120u。第一防電磁干擾膜331具有一開孔331a，其露出封裝體120之一部分，且其位置對應於半導體元件裝置112a及被動元件112b。本實施例中，第一防電磁干擾膜331之開孔331a的位置對應於被動元件112b。第30D圖中，第一防電磁干擾膜331直接接觸接地元件532之上表面532u，然於其它實例中，接地元件532可形成於第一防電磁干擾膜331形成於封裝體120之上表面120u之後，使接地元件532之上表面532u的一部份從第一防電磁干擾膜331露出。
如第30E圖所示，形成介電結構140覆蓋第一防電磁干擾膜331。
如第30F圖所示，藉由開設一通過封裝體120及介電 結構140的開孔且使用導電材料填滿該開孔，形成一饋入元件160。本實施例中，饋入元件160電性連接於半導體裝置112a及被動元件112b。然後，形成如第17圖所示之天線元件150於介電結構140上且直接接觸饋入元件160。此外，藉由開設一通過介電結構140的開孔且使用導電材料填滿該開孔，形成一天線接地件155。然後，形成一如第17圖所示之電性接點114於鄰近基板111之下表面111b。然後，形成一切割狹縫(未繪示)，切割狹縫經過介電結構140、封裝體120、第一防電磁干擾膜331及基板111，以形成一如第17圖所示之半導體封裝件500。一實施例中，電性接點114亦可形成於切割狹縫形成之後。
請參照第31A至31G圖，其繪示第18圖之半導體封裝件的製造過程圖。
如第31A圖所示，提供半導體晶片(semiconductor die)，該半導體晶片包括一具有一主動面之整合電路部610及具有一非主動面之一矽基板620。整合電路部610可包括一個或多個電晶體、二極體、電感、電阻及其它電路元件，且一接地部670及一饋入接點111a形成於整合電路部610內。此外，數個接觸墊及一重佈層(未繪示)可設於整合電路部610並與整合線路部610電性連接。為了減少半導體晶片的厚度，可使用磨削(grinding)方法，移除矽基板620之一部分。
如第31B圖所示，形成一饋入貫孔121及一接地貫孔122(其可包括一矽穿孔)於矽基板620。其中，饋入貫孔121及接地貫孔122從矽基板620之上表面620u延伸至一 前表面(整合電路部610形成於該前表面上)。例如，使用深反應式離子蝕刻法(reactive-ion etching，RIE)，形成饋入貫孔121及接地貫孔122於矽基板620。饋入貫孔121及接地貫孔122係使用”貫孔後形成(via-last approach)”方式形成，亦即，饋入貫孔121及接地貫孔122係形成於整合電路部610形成之後。
如第31C圖所示，形成一種子層123於饋入貫孔121及接地貫孔122之側壁上。種子層123的材料可以例如是銅或銅合金。一實施例中，種子層可使用濺鍍(sputtering)形成；其它實施例中，可使用化學蒸鍍(chemical vapor deposition,CVD)或電鍍。此外，一環狀絕緣層(未繪示)可於種子層123形成之前形成於饋入貫孔121。
如第31D圖所示，可使用導電材料填滿饋入貫孔121及接地貫孔122，形成一接地元件632及一第一子饋入元件660a，導電材料例如是銅、鋁、錫、鎳、金或銀。接地元件632電性連接於整合電路部610之接地部670，且第一子饋入元件660a電性連接於整合電路部610之饋入接點111a。此外，接地元件632及第一子饋入元件660a的形成可於同一製程中一併完成。
如第31E圖所示，形成第一共形屏蔽膜631覆蓋矽基板620之上表面620u。第一共形屏蔽膜631及接地元件632形成後，如第31E圖所示之導通孔(via)便形成，接地元件632提供一接地路徑且電性連接整合電路部610與第一共形屏蔽膜631。此外，第一共形屏蔽膜631具有一開孔631a以露出第一子饋入元件660a，例如，饋入元件660及 第一子饋入元件660a與第一共形屏蔽膜631係為電性隔離。
如第31F圖所示，形成一電性接點614a於整合電路部610之接觸墊上。然後，設置半導體晶片於鄰近第二基板680之上表面680u。其中，整合電路部610透過電性接點614a與第二基板680電性連接。然後，形成封裝體120包覆第一共形屏蔽膜631、第二基板680之上表面680u及半導體晶片。
如第31G圖所示，形成一第二子饋入元件660b。其中，第一子饋入元件660a與第二子饋入元件660b構成饋入元件660。此外，第二子饋入元件660b的形成方法相似於第3圖之第二子饋入元件260b的形成方法，容此不再贅述。此外，藉由開設一通過封裝體120的開孔且使用導電材料填滿該開孔，形成一天線接地件155。然後，形成如第18圖所示之天線元件150於封裝體120，及形成一切割狹縫(未繪示)，切割狹縫經過介電結構140及第二基板680，以形成一如第18圖所示之半導體封裝件600。於一實施例中，可於切割狹縫形成之前或之後，形成至少一如第1圖所示之電性接點114於鄰近第二基板680之下表面680b。
第31G圖所示，第一子饋入元件660a與第二子饋入元件660b構成饋入元件660。然而，如第20圖所示，饋入元件660可貫穿封裝體120以電性連接於天線元件150及設於第二基板680之饋入接點。
請參照第32A至32G圖，其繪示第18圖之半導體封 裝件的製造過程圖，以”貫孔先形成(via-first approach)”方式為例說明。
如第32A圖所示，提供矽基板620。形成一饋入貫孔121及接地貫孔122於矽基板620。可使用深反應式離子蝕刻法(RIE)或雷射去除技術(laser ablation)，形成饋入貫孔121及接地貫孔122於矽基板620。
如第32B圖所示，一薄種子層123形成於饋入貫孔121及接地貫孔122之側壁。種子層123的材料可例如是銅或銅合金。一實施例中，種子層可使用濺鍍(sputtering)形成；其它實施例中，可使用物理蒸鍍(physical vapor deposition,PVD)或電鍍。
如第32C圖所示，可使用導電材料填滿饋入貫孔121及接地貫孔122，形成一接地元件632及一第一子饋入元件660a，導電材料例如是銅、鋁、錫、鎳、金或銀。
如第32D圖所示，形成整合電路部610於矽基板。整合電路部610可包括一個或多個電晶體、二極體、電感、電阻及其它電路元件。形成一接地部670及一饋入接點111a於整合電路部610內。本實施例中，饋入貫孔121及接地貫孔122係使用”貫孔先形成”方式完成，亦即，饋入貫孔121及接地貫孔122可以形成於整合電路部610形成之前。接地元件632電性連接於接地部670，且第一子饋入元件660a電性連接於饋入接點111a。此外，數個接觸墊及一重佈層(未繪示)可設於於整合電路部610並且電性連接於整合電路部610。
如第32E圖所示，使用磨削，移除矽基板620之一部 分。矽基板620之上表面620u從接地元件632及第一子饋入元件660a露出。
如第32F圖所示，一第一共形屏蔽膜631覆蓋矽基板620之上表面620u。第一共形屏蔽膜631及接地元件632形成後，接地元件632電性連接於整合電路部610與第一共形屏蔽膜631。此外，第一共形屏蔽膜631具有一開孔631a，其露出第一子饋入元件660a。
如第32G圖所示，形成一電性接點614a於整合電路部610之接觸墊上。然後，如第18圖所示，設置半導體晶片於鄰近第二基板680之上表面680u，其中，整合電路部610透過電性接點614a與第二基板680電性連接。然後，形成介電結構140包覆第一共形屏蔽膜631、第二基板680之上表面680u及半導體晶片。接下來的步驟相似於半導體封裝件600，容此不再贅述。
請參照第33A至33F圖，其繪示第19圖之半導體封裝件的製造過程圖。
如第33A圖所示，形成一饋入貫孔121及一接地貫孔122於矽基板620及整合電路部610，亦即，饋入貫孔121及接地貫孔122從整合電路部610之一表面(接觸墊形成於該表面上)延伸至矽基板620，然而饋入貫孔121及接地貫孔122之後端(back end)未從矽基板620之上表面620u露出。本實施例中，可使用深反應式離子蝕刻法(RIE)形成饋入貫孔121及接地貫孔122於整合電路部610。此外，接地貫孔122可使用雷射去除技術(laser ablation)形成接地貫孔122於矽基板620。
如第33B圖所示，一薄種子層123形成於饋入貫孔121及接地貫孔122。種子層的材料可使用銅或銅合金。一實施例中，種子層可使用濺鍍方式形成；其它實施例中，可使用物理蒸鍍(physical vapor deposition,PVD)或電鍍。
如第33C圖所示，可使用導電材料填滿饋入貫孔121及接地貫孔122，形成一接地元件632及一第一子饋入元件660a，導電材料例如是銅、鋁、錫、鎳、金或銀。接地元件632透過第一金屬層633電性連接於整合電路部610之接地部670，且第一子饋入元件660a透過第二金屬層661電性連接於整合電路部610之饋入接點111a。此外，接地元件632及第一子饋入元件660a的形成可於同一製程中一併完成。
如第33D圖所示，使用磨削的方式移除矽基板620之一部分，且接地元件632及第一子饋入元件660a之底端因此從矽基板620之上表面620u露出。
如第33E圖所示，形成一第一共形屏蔽膜631覆蓋矽基板620之上表面620u。第一共形屏蔽膜631及接地元件632形成後，接地元件632電性連接整合電路部610與第一共形屏蔽膜631。此外，第一共形屏蔽膜631具有一開孔631a，第一子饋入元件660a從開孔631a露出。
如第33F圖所示，形成一電性接點614a於整合電路部610之接觸墊上。然後，如第19圖所示，設置半導體晶片於鄰近第二基板680之上表面680u。其中，整合電路部610透過電性接點614a與第二基板680電性連接。然後，形成介電結構140包覆第一共形屏蔽膜631、第二基板680 之上表面680u及半導體晶片。然後，形成一第二子饋入元件660b，其中，第一子饋入元件660a與第二子饋入元件660b構成饋入元件660。然後，形成如第19圖所示之天線元件於介電結構140上，且形成一切割狹縫(未繪示)經過過介電結構140及第二基板680，以形成一如第19圖所示之半導體封裝件700。
請參照第34A至34E圖，其繪示第21圖之半導體封裝件的製造過程圖。
如第34A圖所示，提供一半導體晶片，半導體晶片包括一整合電路部610及一矽基板620。整合電路部610可包括一個或多個電晶體、二極體、電感、電容、電阻及其它電路元件。一接地部670及一饋入接點111a形成於整合電路部610內。此外，多個接觸墊及一重佈層(未繪示)設於整合電路部610上。
如第34B圖所示，形成第一共形屏蔽膜631覆蓋矽基板620之上表面620u。第一共形屏蔽膜631具有開孔631a，其露出矽基板620之一部分，且其位置對應於饋入接點111a。
如第34C圖所示，藉由形成一接地貫孔122於半導體晶片之矽基板620且使用導電材料填滿接地貫孔122形成一接地元件632。第一共形屏蔽膜631覆蓋接地元件632之一側面，且接地元件632之上表面632u從第一共形屏蔽膜631露出。接地元件632電性連接於整合電路部610與第一共形屏蔽膜631。
如第34D圖所示，形成一介電結構140覆蓋第一共形 屏蔽膜631及接地元件632之上表面632u。
如第34E圖所示，藉由形成一通過介電結構140、開孔631a與矽基板620的饋入貫孔121，然後使用導電材料填滿饋入貫孔121，以形成一饋入元件160。其中，饋入元件160電性連接於整合電路部610。此外，藉由形成一通過介電結構140的天線接地貫孔124，然後使用導電材料填滿天線接地貫孔124，以形成天線接地件155，其中天線接地件155電性連接第一共形屏蔽膜631。然後，形成如第21圖所示之天線元件150於介電結構140，其中，天線元件150直接接觸於饋入元件160。然後，鄰近整合電路部610之下表面610b，形成如第21圖所示之電性接點114於介電結構140。形成一經過過介電結構140、第一共形屏蔽膜631、矽基板620及整合電路部610的切割狹縫(未繪示)，以形成一如第21圖所示之半導體封裝件900。一實施例中，電性接點114可於切割狹縫形成之前或之後形成。
請參照第35A至35D圖，其繪示第22圖之半導體封裝件的製造過程圖。
如第35A圖所示，提供一半導體晶片，半導體晶片包括一整合電路部610及一矽基板620。整合電路部610可包括一個或多個電晶體、二極體、電感、電容、電阻及一接地部670。一饋入接點111a形成於整合電路部610內。
如第35B圖所示，藉由形成一開孔於矽基板620且使用導電材料填滿該開孔，以形成一接地元件632。然後，形成第一共形屏蔽膜631覆蓋矽基板620之上表面620u， 其中，第一共形屏蔽膜631覆蓋接地元件632之側面，且接地元件632之上表面從第一共形屏蔽膜631露出。接地元件632電性連接於整合電路部610之接地部670。
如第35C圖所示，形成封裝體120覆蓋整合電路部610及矽基板620。封裝體120形成前，整合電路部610及矽基板620藉由接墊613黏貼於載板380。封裝體120形成後，可移除載板380，以露出接墊613及封裝體120之下表面140b。
如第35D圖所示，形成重佈層1080於整合電路部610及封裝體120之下表面140b上。重佈層1080包括一第一介電層1080a1、一圖案化導電層1080a2及一第二介電層1080a3。第一介電層1080a1覆蓋封裝體120之下表面140b，且露出接墊613。圖案化導電層1080a2覆蓋第一介電層1080a1且電性連接於接墊613。第二介電層1080a3覆蓋圖案化導電層1080a2且露出第二介電層1080a3之一部分。
如第35D圖所示，採用例如是印刷、旋塗或噴塗之塗佈技術形成一介電材料後，再以例如是上述圖案化技術形成第一介電層1080a1，第二介電層1080a3之形成方法同第一介電層1080a1。採用材料形成技術形成一導電材料後，再以例如是圖案化技術形成圖案化導電層1080a2。
如第35D圖所示，藉由形成一開孔於矽基板620及封裝體120且使用導電材料填滿該開孔以形成饋入元件160，其中，饋入元件160電性連接於整合電路部610之饋入接點611a。此外，藉由形成一開孔於封裝體120 且使用導電材料填滿該開孔以形成天線接地件155，其中，天線接地件電性連接於第一共形屏蔽膜631。然後，形成如第22圖所示之電性接點114於露出之圖案化導電層1080a2，使得電性接點114電性連接於接墊113。然後，形成一經過過封裝體120及重佈層1080的切割狹縫(未繪示)，以形成一如第22圖所示之半導體封裝件1000。一實施例中，電性接點114可形成於切割狹縫形成之前或之後。
請參照第36A至36E圖，其繪示第23圖之半導體封裝件的製造過程圖。
如第36A圖所示，提供一半導體晶片，半導體晶片包括一整合電路部610及一矽基板620。整合電路部610及矽基板620黏貼於載板380後，形成包覆半導體晶片的封裝體1120。封裝體1120形成後，移除載板380以露出整合電路部610之接墊613及封裝體1120之下表面1120b。
如第36B圖所示，形成重佈層1080於整合電路部610及封裝體1120之下表面1120b。
如第36C圖所示，藉由形成一通過矽基板620及封裝體1120開孔且使用導電材料填滿該開孔，以形成接地元件632，其中，接地元件632電性連接於整合電路部610之接地部670。然後，形成第一防電磁干擾膜331於鄰近矽基板620之上表面。如第33C圖所示，形成第一防電磁干擾膜331於封裝體1120上，該封裝體1120係鄰近矽基板620之上表面620u。
如第36D圖所示，形成介電結構140覆蓋第一防電磁 干擾膜331。
如第36E圖所示，藉由形成一通過封裝體1120及介電結構140貫孔且使用導電材料填滿該貫孔，以形成饋入元件160。此外，藉由形成一通過封裝體1120的貫孔且使用導電材料填滿該貫孔，以形成天線接地件155。然後，形成天線元件150於介電結構140之上表面140u。然後，形成如第23圖所示之一電性接點614於露出之圖案化導電層1080a2，使電性接點614電性連接於接墊613。然後，形成一通過介電結構140、第一防電磁干擾膜331、封裝體1120與重佈層1080的切割狹縫，如此，形成第23圖所示之半導體封裝件1100。一實施例中，電性接點614亦可形成於切割狹縫形成後。
請參照第37A至37K圖，其繪示第24圖之半導體封裝件的製造過程圖。
如第37A圖所示，以例如是表面黏著技術設置一半導體裝置112a及被動元件112b於鄰近第一基板111的上表面111u。第一基板111包括接地部170及饋入接點111a。如第37A圖所示，以例如是表面黏著技術設置接地支架180於鄰近第一基板111的上表面111u，其中接地支架180連接於接地部170。
如第37B圖所示，採用例如是打線技術，形成第一子饋入元件160c於饋入接點111a上。第一子饋入元件160c係銲線材料。
如第37C圖所示，於基板111之上表面111u形成封裝體120包覆半導體元件及第一子饋入元件160c。
如第37D圖所示，採用例如是磨削方法，移除部分封裝體120，以露出第一子饋入元件160c。
如第37E圖所示，形成至少一第一切割狹縫T1經過封裝體120及接地支架180，並切斷接地支架180。本實施例中，第一切割狹縫T1經過部分封裝體120。另一實施例中，第一切割狹縫T1亦可經過整個封裝體120。再一實施例中，第一切割狹縫T1可經過整個封裝體120及部分第一基板111。
如第37F圖所示，形成電磁干擾屏蔽元件130以覆蓋封裝體120之外側面及從封裝體120之外側面露出之接地支架180。電磁干擾屏蔽元件130包括第一防電磁干擾膜131與接地元件132。本實施例中，電磁干擾屏蔽元件130露出第一子饋入元件160c。
如第37G圖所示，採用例如是打線技術，形成第二子饋入元件160d於第一子饋入元件160c上。第二子饋入元件160d係銲線材料。第一子饋入元件160c與第二子饋入元件160d構成饋入元件160。此外，採用例如是打線技術，形成天線接地件155於電磁干擾屏蔽元件130上，天線接地件155係銲線材料。
如第37H圖所示，形成介電結構140覆蓋第二子饋入元件160d、電磁干擾屏蔽元件130及天線接地件155。
如第37I圖所示，形成開孔155r及160dr分別露出天線接地件155及第二子饋入元件160d。
如第37J圖所示，形成天線元件150於介電結構140之上表面140u，並直接與饋入元件160及天線接地件155 接觸，使天線元件150透過饋入元件160電性連接整合電路部110，且透過天線接地件155及電磁干擾屏蔽元件130電性連接於接地部170。天線元件150可使用例如是上述電鍍/微影製程形成。
如第37K圖所示，形成數道第二切割狹縫T2經過介電結構140及整個第一基板111，而如第24圖所示之半導體封裝件1200。第二切割狹縫T2例如是以雷射或其它切割刀具的方式形成。
請參照第38A至38C圖，其繪示第25圖之半導體封裝件的製造過程圖。
如第38A圖所示，形成一介電材料層190覆蓋介電結構140之上表面140u。
如第38B圖所示，形成開孔155r及160dr分別露出天線接地件155及第二子饋入元件160d。
如第38C圖所示，形成天線元件150於介電材料層190之上表面，並直接與饋入元件160及天線接地件155接觸。然後，形成數道第二切割狹縫(未繪示)經過介電結構140及整個第一基板111，以形成至少一如第25圖所示之半導體封裝件1300。
綜上所述，雖然本發明已以至少一實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400‧‧‧半導體封裝件
110、610‧‧‧整合電路部
111‧‧‧基板
111u、120u、140u、532u、620u、632u、680u‧‧‧上表面
111b、140b、610b、680b、1120b‧‧‧下表面
111s、120s、140s、331s、370s、610s、620s、632s‧‧‧側面
111a‧‧‧饋入接點
112a‧‧‧半導體裝置
112b‧‧‧被動元件
114、114a‧‧‧電性接點
120、1120‧‧‧封裝體
120s‧‧‧內側壁
121‧‧‧饋入貫孔
122‧‧‧接地貫孔
123‧‧‧種子層
124‧‧‧天線接地貫孔
130、330、530‧‧‧電磁干擾屏蔽元件
131‧‧‧第一防電磁干擾膜
131a、140a、155r、160dr、331a、631a‧‧‧開孔
132、332、532‧‧‧接地元件
140‧‧‧介電結構
140w‧‧‧內側壁
150‧‧‧天線元件
150r‧‧‧溝槽
155‧‧‧天線接地件
160、160'、260、660‧‧‧饋入元件
160a‧‧‧導電層
160b‧‧‧填充樹脂
160c、260a、260a"、660a‧‧‧第一子饋入元件
160d、260b、260"‧‧‧第二子饋入元件
170、370、532、570、670‧‧‧接地部
171‧‧‧接地接點
172‧‧‧突出部
180‧‧‧接地支架
190‧‧‧介電材料層
331‧‧‧第一防電磁干擾膜
380‧‧‧載板
611‧‧‧銲塊
611a‧‧‧饋入接點
613‧‧‧接墊
620‧‧‧矽基板
630、1130‧‧‧電磁干擾屏蔽元件
631‧‧‧第一共形屏蔽膜
632‧‧‧接地元件
633‧‧‧第一金屬層
661‧‧‧第二金屬層
680‧‧‧第二基板
1080‧‧‧重佈層
1080a1‧‧‧第一介電層
1080a2‧‧‧圖案化導電層
1080a3‧‧‧第二介電層
A1‧‧‧夾角
C‧‧‧凹痕
H‧‧‧高度
T1、T3‧‧‧第一切割狹縫
第1圖繪示依照本發明一實施例之半導體封裝件的剖視圖。
第2圖繪示本發明另一實施例之饋入元件的剖視圖。
第3圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第4圖繪示另一實施例之第一子饋入元件及第二子饋入元件的剖視圖。
第5圖繪示另一實施例之第一子饋入元件及第二子饋入元件的剖視圖。
第6圖繪示本發明另一實施例之饋入元件的剖視圖。
第7圖繪示第1圖中局部7’的放大示意圖。
第8至14B圖繪示本發明數個實施例之天線元件的上視圖。
第15圖繪示依照本發明一實施例之半導體封裝件的剖視圖。
第16圖繪示依照本發明再一實施例之半導體封裝件的剖視圖。
第17圖繪示依照本發明再一實施例之半導體封裝件的剖視圖。
第18至25圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第26A圖繪示依照本發明另一實施例之半導體封裝件之剖視圖。
第26B圖繪示第26A圖之側視圖。
第27A至27I圖繪示第1圖之半導體封裝件之製造過程圖。
第28A至28D圖繪示第3圖之半導體封裝件的製造過程圖。
第29A至29F圖繪示第15圖之半導體封裝件的製造過程圖。
第30A至30F圖繪示第17圖之半導體封裝件的製造過程圖。
第31A至31G圖繪示第18圖之半導體封裝件的製造過程圖。
第32A至32G圖繪示第18圖之半導體封裝件的製造過程圖。
第33A至33F圖繪示第19圖之半導體封裝件的製造過程圖。
第34A至34E圖繪示第21圖之半導體封裝件的製造過程圖。
第35A至35D圖繪示第22圖之半導體封裝件的製造過程圖。
第36A至36E圖繪示第23圖之半導體封裝件的製造過程圖。
第37A至37K圖繪示第24圖之半導體封裝件的製造過程圖。
第38A至38C圖繪示第25圖之半導體封裝件的製造過程圖。
100‧‧‧半導體封裝件
110‧‧‧整合電路部
111‧‧‧基板
111u、120u、140u‧‧‧上表面
111b‧‧‧下表面
111s、120s、140s‧‧‧側面
111a‧‧‧饋入接點
112a‧‧‧半導體裝置
112b‧‧‧被動元件
113‧‧‧接墊
114、114a‧‧‧電性接點
120‧‧‧封裝體
130‧‧‧電磁干擾屏蔽元件
131‧‧‧第一防電磁干擾膜
132‧‧‧接地元件
140‧‧‧介電結構
150‧‧‧天線元件
155‧‧‧天線接地件
160‧‧‧饋入元件
170‧‧‧接地部

Claims (20)

  1. 一種半導體封裝件，包括：一基板；一半導體晶片，設於該基板上；一封裝體，包覆該半導體晶片；一電磁干擾屏蔽元件(electromagnetic interference shield)，形成於該封裝體上；一介電結構，包覆該電磁干擾屏蔽元件；以及一天線元件，形成於該介電結構上；一饋入元件，連接該天線元件與該基板之一饋入接點；以及一天線接地元件，連接該天線元件與該電磁干擾屏蔽元件。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中該天線接地件設於該介電結構內。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中該饋入元件貫穿該封裝體與該介電結構。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中該天線接地元件及該饋入元件形成該天線元件之一延伸部於該介電結構之一側面。
  5. 如申請專利範圍第1項所述之半導體封裝件，更包 括：一接地支架，設於該基板上且連接該基板與電磁干擾屏蔽元件。
  6. 如申請專利範圍第1項所述之半導體封裝件，更包括：一介電材料層，覆蓋該介電結構；其中，該介電材料層的介電係數高於該介電結構的介電係數。
  7. 一種半導體封裝件，包括：一半導體晶片，該半導體晶片具有一整合電路部及一基板部，該整合電路部具有一主動面且該基板部具有一非主動面；一貫孔(via)，延伸自該主動面且電性連接於該整合電路部；一電磁干擾屏蔽元件，設於該非主動面且電性連接於該貫孔；一封裝體，包覆該半導體晶片之一部分及該電磁干擾屏蔽元件之一部分，該封裝體具有一上表面；一饋入元件，貫穿該封裝體及該基板部，且電性連接於該整合電路部；一天線元件，設於該上表面且電性連接於該饋入元件；以及一天線接地件，設於該封裝體內，且連接該天線元件 與該電磁干擾屏蔽元件。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中該饋入元件包括一第一子饋入元件及一第二子饋入元件，該第一子饋入元件設於該基板部，該第二子饋入元件設於該封裝體。
  9. 如申請專利範圍第8項所述之半導體封裝件，其中該第一子饋入元件係一矽通孔(through silicon via)。
  10. 如申請專利範圍第7項所述之半導體封裝件，其中該貫矽係形成於該基板部的一矽通孔。
  11. 如申請專利範圍第7項所述之半導體封裝件，其中該封裝體具有一開孔，該饋入元件從該開孔露出。
  12. 如申請專利範圍第7項所述之半導體封裝件，其中該饋入元件未直接接觸該電磁干擾屏蔽元件。
  13. 如申請專利範圍第7項所述之半導體封裝件，更包括一重佈層(redistribution layer，RDL)，設置且電性連接於該主動面。
  14. 如申請專利範圍第7項所述之半導體封裝件，更包括： 一接地支架，設於該基板部上且連接該基板部與該電磁干擾屏蔽元件。
  15. 如申請專利範圍第7項所述之半導體封裝件，更包括：一介電材料層，覆蓋該介電結構之至少一部分；其中，該介電材料層的介電係數高於該介電結構的介電係數。
  16. 如申請專利範圍第7項所述之半導體封裝件，其中該接地元件及該饋入元件形成該天線元件之一延伸部於該介電結構之一側面。
  17. 一種半導體封裝件，包括：一半導體晶片，該半導體晶片具有一整合電路部及一基板部，該整合電路部具有一主動面且該基板部具有一非主動面；一第一導通孔及一第二導通孔各形成於該半導體晶片且電性連接於該整合電路部；一電磁干擾屏蔽元件，設於該非主動面且電性連接於該第一導電孔；一介電層，設於該電磁干擾屏蔽元件上，該介電層具有一上表面；一饋入元件，其中該饋入元件包括一第一子饋入元件及一第二子饋入元件，該第一子饋入元件係該第二導通 孔，該第二子饋入元件設於介電層；一天線元件，設於該上表面且電性連接於該饋入元件；以及一天線接地件，連接該天線元件與該電磁干擾屏蔽元件。
  18. 如申請專利範圍第17項所述之半導體封裝件，其中該饋入元件未直接接觸該電磁干擾屏蔽元件。
  19. 如申請專利範圍第17項所述之半導體封裝件，其中該介電層具有一開孔，該饋入元件從該開孔露出。
  20. 如申請專利範圍第17項所述之半導體封裝件，更包括一重佈層，設置且電性連接於該主動面。
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