TW201836118A - 半導體裝置及其製造方法 - Google Patents
半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TW201836118A TW201836118A TW106112564A TW106112564A TW201836118A TW 201836118 A TW201836118 A TW 201836118A TW 106112564 A TW106112564 A TW 106112564A TW 106112564 A TW106112564 A TW 106112564A TW 201836118 A TW201836118 A TW 201836118A
- Authority
- TW
- Taiwan
- Prior art keywords
- shielding member
- conductive shielding
- conductive
- electronic component
- top side
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title abstract description 45
- 239000000463 material Substances 0.000 claims description 103
- 238000000034 method Methods 0.000 claims description 70
- 238000005538 encapsulation Methods 0.000 claims description 67
- 238000009826 distribution Methods 0.000 claims description 66
- 229910000679 solder Inorganic materials 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 210
- 238000010586 diagram Methods 0.000 description 96
- 239000012790 adhesive layer Substances 0.000 description 31
- 238000005229 chemical vapour deposition Methods 0.000 description 17
- 238000005240 physical vapour deposition Methods 0.000 description 17
- 239000000853 adhesive Substances 0.000 description 12
- 230000001070 adhesive effect Effects 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 239000003989 dielectric material Substances 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- 238000005520 cutting process Methods 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 238000007639 printing Methods 0.000 description 8
- 238000000227 grinding Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000007772 electroless plating Methods 0.000 description 6
- 238000009713 electroplating Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000005755 formation reaction Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000002052 molecular layer Substances 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229920002577 polybenzoxazole Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000005507 spraying Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920001296 polysiloxane Polymers 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000002679 ablation Methods 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 239000002775 capsule Substances 0.000 description 2
- KMWHNPPKABDZMJ-UHFFFAOYSA-N cyclobuten-1-ylbenzene Chemical compound C1CC(C=2C=CC=CC=2)=C1 KMWHNPPKABDZMJ-UHFFFAOYSA-N 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000012778 molding material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000058 polyacrylate Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910020816 Sn Pb Inorganic materials 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020830 Sn-Bi Inorganic materials 0.000 description 1
- 229910020888 Sn-Cu Inorganic materials 0.000 description 1
- 229910020922 Sn-Pb Inorganic materials 0.000 description 1
- 229910020994 Sn-Zn Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 229910018731 Sn—Au Inorganic materials 0.000 description 1
- 229910018728 Sn—Bi Inorganic materials 0.000 description 1
- 229910019204 Sn—Cu Inorganic materials 0.000 description 1
- 229910008783 Sn—Pb Inorganic materials 0.000 description 1
- 229910009069 Sn—Zn Inorganic materials 0.000 description 1
- 229910009071 Sn—Zn—Bi Inorganic materials 0.000 description 1
- 241001409201 Tabebuia chrysantha Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- -1 combinations thereof Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
- H01L2224/02311—Additive methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/24175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1431—Logic devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1433—Application-specific integrated circuit [ASIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
半導體裝置及半導體裝置的製造方法。作為非限制性範例,本揭露的各種態樣提供包含一個或多個導電屏蔽構件和EMI屏蔽層的一種半導體裝置,以及其製造方法。
Description
本發明關於一種半導體裝置及其製造方法。
目前的半導體裝置及製造半導體裝置的方法是不足的,例如會導致製造過程太耗時及/或太昂貴、會導致半導體封裝具有不可靠連接及/或互連結構具有次優的尺寸…等等。經由比較習知和傳統方法與如在本申請的其餘部分中參看圖式闡述的本發明的一些態樣,習知和傳統方法的進一步限制和缺點將對本領域的技術人士變得顯而易見。
本揭露的各種態樣提供一種半導體裝置和製造半導體裝置的方法。作為非限制性的範例,本揭露的各種態樣提供包含一個或多個導電屏蔽構件和EMI屏蔽層的一種半導體裝置以及其製造方法。
10‧‧‧載體
20‧‧‧遮罩
110、110’、110”‧‧‧導電屏蔽構件/導電屏蔽結構
111、111’‧‧‧種子層
121‧‧‧電子組件/第一電子組件
121a‧‧‧組件終端/第一組件終端
122‧‧‧電子組件/第二電子組件
122a‧‧‧組件終端/第二組件終端
130‧‧‧囊封材料/囊封體
140‧‧‧導電層/第一導電層
150‧‧‧介電層
151‧‧‧第一介電層
152‧‧‧第二介電層
153‧‧‧第一孔洞
154‧‧‧孔洞/第二孔洞
155‧‧‧訊號分佈結構
159‧‧‧凸塊下金屬化(UBM)結構
160‧‧‧導電互連結構/導電球(或凸塊)
170‧‧‧電磁干擾(EMI)屏蔽層
200a、200b、200c‧‧‧範例結構/範例
200d‧‧‧範例
200e‧‧‧範例結構/結構
200f‧‧‧範例結構/範例
200g‧‧‧範例結構/組裝件
200h‧‧‧範例結構/組裝件/範例性實施例
200i‧‧‧範例結構/電子裝置或封裝
300a、300b‧‧‧範例
1000‧‧‧方法
S1-S9‧‧‧方塊圖
圖1顯示根據本發明的各種態樣的製造半導體裝置的範例性方法的流程圖。
圖2A-2I顯示橫截面圖,其說明根據本發明的各種態樣的製造半導體裝置的範例性方法的各種步驟和藉由其所製造的半導體裝置。
圖3A顯示根據本發明的各種態樣的範例性半導體裝置的平面圖。
圖3B顯示根據本發明的各種態樣的範例性半導體裝置的平面圖。
以下的討論是藉由提供本揭露內容的各種態樣的範例來呈現該些特點。此種範例並非限制性的,並且因此本揭露內容的各種態樣之範疇不應該是受限於所提供的例子之任何特定的特徵。在以下的討論中,該措辭"例如"、"譬如"以及"範例的"並非限制性的,並且大致與"舉例且非限制性的"、"例如且非限制性的"、及類似者為同義的。
如同在本文中所利用的,"及/或"是表示在表列中藉由"及/或"所加入的項目中的任一個或多個。舉例而言,"x及/或y"是表示該三個元素的集合{(x)、(y)、(x,y)}中的任一元素。換言之,"x及/或y"是表示"x及y中的一或兩者"。作為另一例子的是,"x、y及/或z"是表示該七個元素的集合{(x)、(y)、(z)、(x,y)、(x,z)、(y,z)、(x,y,z)}中的任一元素。換言之,"x、y及/或z"是表示"x、y及z中的一或多個"。
在本文中所用的術語只是為了描述特定範例之目的而已,因而並不欲限制本揭露內容。如同在此所用的,單數形式係欲亦包含複數形式,除非上下文另有清楚相反的指出。進一步將會理解到的是,當該些術語"包括"、"包含"、"具有"、與類似者用在此說明書時,其係指明所述特點、整數、步驟、操作、元件及/或組件的存在,但是並不排除一或多個其它特點、整數、步驟、操作、元件、組件及/或其之群組的存在或是添加。
將會瞭解到的是,儘管該些術語第一、第二、等等可被使用在此以描述各種的元件,但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件而已。因此,例如在以下論述的一第一元件、一第一構件或是一第一區段可被稱為一第二元件、一第二構件或是一第二區段,而不脫離本揭露內容的教示。類似地,各種例如是"上方"、"下方"、"側邊"與類似者的空間的術語可以用一種相對的方式而被用在區別一元件與另一元件。然而,應該瞭解的是構件可以用不同的方式加以定向,例如一半導體裝置可被轉向側邊,因而其"頂"表面是水平朝向的,並且其"側"表面是垂直朝向的,而不脫離本揭露內容的教示。
將理解的事,術語耦合、連接、附接及類似的術語包含直接的和間接(即具有中間元件)兩者的耦合、連接、附接,除非另有明確說明。舉例而言,如果元件A耦合至元件B,則元件A可透過中間訊號分佈結構而被間接地耦合至元件B、或者元件A可被直接地耦合至元件B(例如,直接地黏接、直接地焊接或藉由直接金屬對金屬鍵結的附接…等等)…等等。
在本發明的圖式中,結構、層、區域…等等的尺寸(例如絕對及/或相對尺寸)都可能為了清楚起見而被誇大。然而此尺寸通常是代表範例性實施例而不具有限制性。舉例而言,如果結構A被圖示為大於區域B,這只是用來代表範例性實施例,但是結構A通常不必須大於結構B,除非有特別指出。此外,在圖式中,相似的元件符號在通篇討論中代表相似的元件。
各種電子裝置發射及/或接收電磁波。不想要的電磁波可干擾電子裝置的操作。因此,電子裝置封裝可被形成具有電磁干擾(EMI)屏蔽。 此EMI屏蔽可被形成以保護在電子裝置封裝外側的電子裝置免於受到由封裝內部的電子裝置所造成的電磁干擾及/或保護在電子裝置封裝內側的電子裝置免於受到由封裝外部的電子裝置所造成的電磁干擾。此外,電子裝置封裝可包含一個或多個EMI屏蔽以保護在所述封裝中的多個電子裝置免於彼此之間的影響,例如形成一個或多個EMI屏蔽隔間於所述電子裝置封裝中。
本發明的各種態樣提供製造電子裝置的方法以及藉由此方法所製造的電子裝置,所述方法包含:形成導電屏蔽構件於載體的頂側上;附接第一電子組件至所述載體的所述頂側;附接第二電子組件至所述載體的所述頂側,其中所述導電屏蔽構件被直接橫向地放置在所述第一電子組件和所述第二電子組件之間;形成囊封材料,其覆蓋所述載體的所述頂側的至少一部分、所述第一電子組件的橫向側的至少一部分、所述第二電子組件的橫向側的至少一部分以及所述導電屏蔽構件的橫向側的至少一部分;形成訊號分佈結構於所述囊封材料、所述第一電子組件、所述第二電子組件以及所述導電屏蔽構件的每一個的個別的底側上;並且形成電磁干擾(EMI)屏蔽層於所述囊封材料的頂側上以及所述導電屏蔽構件的頂側上,其中所述EMI屏蔽層電性地耦合至所述導電屏蔽構件的所述頂側。
在各種範例性實施例中,所述方法可包含在前述形成訊號分佈結構之前移除所述載體的至少一部分。也是舉例而言,所述導電屏蔽構件是壁形的(wall-shaped)。舉例而言,所述方法可包含形成至少多個額外的導電屏蔽構件於所述載體的所述頂側上,其中所述導電屏蔽構件和所述額外的導電屏蔽構件是被放置成列,並且其中前述形成所述EMI屏蔽層包含 形成所述EMI屏蔽層直接於所述導電屏蔽構件和多個額外的導電屏蔽構件的每一個的個別的頂側上。在範例性實施例中,所述導電屏蔽構件可為無焊料的(solder-free)。舉例來說,所述導電屏蔽構件可被連接至所述訊號分佈結構而沒有使用焊料,並且所述導電屏蔽構件被連接至所述EMI屏蔽層而沒有使用焊料。此外,舉例來說,形成囊封材料可包含形成所述囊封材料以覆蓋所述第一電子組件的頂側、所述第二電子組件的頂側以及所述導電屏蔽構件的頂側。舉例來說,在前述形成所述EMI屏蔽層之前,薄化所述囊封材料以暴露所述導電屏蔽構件的至少所述頂側。在範例性實施例中,前述附接所述第一電子組件包含附接所述第一電子組件的第一組件終端至所述載體的所述頂側;前述附接所述第二電子組件包含附接所述第二電子組件的第二組件終端至所述載體的所述頂側;所述方法可包含移除所述載體,其中在前述移除所述載體之後,所述第一組件終端、所述第二組件終端、所述第一導電屏蔽構件以及所述囊封材料的每一個的個別的底表面是共平面。在範例性實施例中,所述囊封材料可包含多個橫向側,每個橫向側與所述訊號分佈結構的個別的橫向側共平面;並且前述形成所述EMI屏蔽層可包含形成所述EMI屏蔽層於所述囊封材料的橫向側上以及所述訊號分佈結構的橫向側上。
本發明的各種態樣提供一種製造電子裝置的方法以及所述方法所製成的電子裝置,所述方法包含:形成導電屏蔽構件於載體的頂側上,所述導電屏蔽構件包含種子層以及形成在該種子層上的至少一個導電層;附接第一電子組件的第一組件終端至所述載體的所述頂側;附接第二電子組件的第二組件終端至所述載體的所述頂側,其中所述導電屏蔽構件 被直接橫向地放置在所述第一電子組件和所述第二電子組件之間;形成囊封材料,其覆蓋所述載體的所述頂側的至少一部分、所述第一電子組件的橫向側的至少一部分、所述第二電子組件的橫向側的至少一部分以及所述導電屏蔽構件的橫向側的至少一部分;從所述囊封材料的底側移除所述載體的至少一部分;形成訊號分佈結構於所述囊封材料、所述第一電子組件、所述第二電子組件以及所述導電屏蔽構件的每一個的個別的底側上;以及形成電磁干擾(EMI)屏蔽層於所述囊封材料的頂側上和所述導電屏蔽構件的頂側上,其中所述EMI屏蔽層是電性地耦合至所述導電屏蔽構件的所述頂側。
在各種範例性實施例中,所述第一組件終端、所述第二組件終端、所述導電屏蔽構件以及所述囊封材料的每一個的個別的表面是共平面。相同的,舉例來說,所述種子層可被所述囊封材料橫向地圍繞。在範例性實施例中,所述導電屏蔽構件可為無焊料的;所述導電屏蔽構件可被連接至所述訊號分佈結構而沒有使用焊料;並且所述第一導電屏蔽構件被連接至所述EMI屏蔽層而沒有使用焊料。在範例性實施例中,前述形成所述囊封材料可包含形成所述囊封材料以覆蓋所述第一電子組件的頂側、所述第二電子組件的頂側以及所述導電屏蔽構件的頂側;並且所述方法可包含在前述形成所述EMI屏蔽層之前,薄化所述囊封材料以暴露所述導電屏蔽構件的至少所述頂側。在範例性實施例中,所述囊封材料可包含多個橫向側,所述多個橫向側的每一個與所述訊號分佈結構的個別的橫向側共平面;並且前述形成所述EMI屏蔽層可包含藉由所述EMI屏蔽層圍繞所述囊封材料和所述訊號分佈結構的所有橫向側。
本發明的各種態樣提供一種電子裝置,以及製造此種電子裝置的方法,該電子裝置包含:第一電子組件,其耦合至所述訊號分佈結構的所述頂側;第二電子組件,其耦合至所述訊號分佈結構的所述頂側;導電屏蔽構件,其耦合至所述訊號分佈結構的所述頂側並且被直接地放置在所述第一和第二電子組件之間;囊封材料,其覆蓋所述訊號分佈結構的所述頂側的至少一部分、所述第一和第二電子組件的橫向側的至少一部分和所述導電屏蔽構件的橫向側的至少一部分;以及電磁干擾(EMI)屏蔽層,其在所述囊封材料的頂側上和所述導電屏蔽構件的頂側上,其中所述EMI屏蔽層電性地耦合至所述導電屏蔽構件的所述頂側。
在各種範例性實施例中,可能沒有中間層在所述第一電子組件和所述訊號分佈結構之間,並且可能沒有中間層在所述第二電子組件和所述訊號分佈結構之間。此外,舉例來說,所述導電屏蔽構件可包含種子層和形成在所述種子層上的導電層;並且所述第一電子組件、所述第二電子組件、所述種子層和所述囊封材料的每一個的個別的表面是共平面。在範例性實施例中,所述導電屏蔽構件可為無焊料的;所述導電屏蔽構件可被直接地連接至所述訊號分佈結構而沒有使用焊料;並且所述導電屏蔽構件可被直接地連接至所述EMI屏蔽層而沒有使用焊料。
本發明的各種態樣提供製造半導體裝置(或封裝)的方法以及藉由此方法所製造的半導體裝置(或封裝),所述方法包含:形成種子層於載體上並且形成一個或多個導電屏蔽構件(例如柱、壁、柵欄…等等)於所述種子層上、將具有多個導電襯墊的半導體晶粒附接至位在所述導電屏蔽構件的相對側處的所述載體、囊封所述導電屏蔽構件和所述半導體晶粒於囊 封材料之中、形成訊號分佈結構電性地連接至所述多個導電襯墊、形成導電互連結構於所述訊號分佈結構上並且形成電磁干擾(EMI)屏蔽層於所述囊封體的表面上。
發明的各種態樣也提供一種半導體裝置(或封裝)以及其製造方法,其包含一個或多個導電屏蔽構件(例如柱、壁、柵欄…等等);半導體晶粒,其形成在所述導電屏蔽構件的相對測並且具有多個導電襯墊;囊封材料,其囊封所述導電屏蔽構件以及半導體晶粒;訊號分佈結構,其電性地連接至所述多個導電襯墊;導電互連結構,其被附接至所述訊號分佈結構;以及電磁干擾(EMI)屏蔽層,其在所述囊封材料的表面上。
根據發明的各種態樣,導電屏蔽構件(例如柱、壁、柵欄…等等)被形成在多個半導體晶粒之間;並且EMI屏蔽層被形成在囊封材料的表面上以及被電性地連接至所述導電屏蔽構件,從而屏蔽由所述電子裝置封裝的電子組件(例如半導體晶粒…等等)所產生的電磁波以避免此電磁波發射到所述電子裝置封裝的外側、屏蔽從所述電子裝置封裝的外部的裝置傳輸的電磁波以避免此電磁波穿透進入所述電子裝置封裝並且屏蔽由所述電子裝置封裝的電子組件所產生的電磁波以避免此電磁波到達所述電子裝置封裝的其他電子組件。
圖1顯示根據本發明的各種態樣的製造半導體裝置的範例性方法的流程圖。圖2A-2I顯示多個橫截面圖,其說明根據本發明的各種態樣的製造半導體裝置的範例性方法的各種步驟。舉例來說,圖2A-2I顯示根據圖1的範例性方法1000的製造過程或及製造之後的範例性半導體裝置的橫截面圖。下文中所討論的內容將同時參考圖1和圖2A-2I。應注意的是, 下文的討論中有時候也會參考圖3A和3B,而圖3A和3B顯示範例性半導體裝置(例如各種態樣的範例性導電屏蔽構件…等等)的平面圖。
參考圖1,製造半導體裝置的範例性方法100可包含:(S1)形成一個或多個導電屏蔽構件於載體上;(S2)附接電子組件至所述載體;(S3)囊封;(S4)移除所述載體;(S5)形成訊號分佈結構;(S6)執行背部研磨;(S7)形成互連結構;(S8)單一化;以及(S9)形成電磁干擾(EMI)屏蔽層。
參考圖1和圖2A、2B和2C的範例結構200a、200b和200c,在方塊圖S1處,所述方法1000可包含形成一個或多個導電屏蔽構件於載體上。舉例來說,方塊圖S1可包含接收載體10。舉例來說,方塊圖S1可包含從上游製造製程接收所述載體10、從在不同地區位置處的供應器處接收所述載體10…等等。
所述載體10可包含任何各種特徵,在本文中所提供的範例為非限制性的。舉例來說,所述載體10可包含用於單一半導體裝置(或封裝)的載體(其參考於本文也可以是基板),或者舉例來說,所述載體10可包含是晶圓或面板,於其上可形成有任何數量的半導體裝置(或封裝)。舉例來說,所述載體10可包含是半導體(例如矽…等)晶圓或面板。舉例來說,所述載體10也可包含玻璃晶圓或面板、金屬晶圓或面板、陶瓷晶圓或面板、塑膠晶圓或面板…等等。應注意的是,雖然方塊圖S1的討論包含形成所述導電屏蔽構件於所述載體10上,但是所述載體10也可以是在被接收時所述導電屏蔽構件就已經被形成於其上。
舉例來說,方塊圖S1可包含形成一個或多個導電屏蔽構件110在所述載體10上。所述導電屏蔽構件110可包含任何各種形狀或特徵。 舉例來說,如圖3A中所示,所述範例性導電屏蔽構件110’可包含壁形(或形式)。雖然所述範例性壁形的導電屏蔽構件110’顯示為從第一側到相對側整個延伸橫跨所述載體10(或舉例來說,載體的一部分被貢獻給特定的半導體裝置封裝),所述導電屏蔽構件110’可延伸於兩個鄰近側之間(例如,以直線方式、以半圓形方式、以三角形方式…等等),所述導電屏蔽構件110’可以只延伸至所述載體10的一側、所述導電屏蔽構件110’可沒有延伸至所述載體的側邊(例如,被整個放置在所述載體10的周圍之內、被放置以包圍一個或多個電子組件…等等)…等等。雖然只有一個範例性壁形的導電屏蔽構件110’顯示於圖3A中,多個導電屏蔽構件可被形成,舉例來說,所有的導電屏蔽構件可具有相同的一般形狀或是任何本文中所討論的形狀的組合。
導電屏蔽構件(或多個導電屏蔽構件)的另外的範例顯示於圖3B中。範例300b包含多個柱形的(或是桿形)的導電屏蔽構件110”配置成一列(例如,間隔足夠近以阻擋所關注的頻率範圍(或波長範圍)中的EMI)。如同圖3A的範例300a的壁形的導電屏蔽構件100’一樣,所述導電屏蔽構件110”可被配置成一列(或圖案),其直接地(或間接地)延伸於所述載體10(或舉例來說,載體的一部分被貢獻給特定的半導體裝置封裝)的兩個相對側之間、被配置成一列(或圖案),其伸於兩個鄰近側之間(例如,以直線方式、以半圓形方式、以三角形方式…等等)、被配置成一列(或圖案),其沒有延伸於所述載體的側邊(例如,被整個放置在所述載體10的周圍之內、被放置以包圍一個或多個電子組件…等等)…等等。雖然沒有顯示,在範例性的構造中有橫向的間隙在所述導電屏蔽構件110”之間,舉例來說, 導電跡線可被直接形成在鄰近的導電屏蔽構件110”之間以互連在所述導電屏蔽構件110”的相對側上的電子組件。
在各種範例性實施例中,所述一個或多個導電屏蔽構件110可具有圓柱形、截錐形、橢圓形、正方形、矩形、直立的或垂直彎曲的形狀…等等(例如在水平面或徑向截面中、在垂直平面或縱截面中…等等)。舉例來說,所述導電屏蔽構件110也可以包含平坦的頂端、凹的頂端或是凸的頂端。因此,本發明的範疇不應受限於任何特定的導電屏蔽構件的形狀或圖案。
所述一個或多個導電屏蔽構件110可包含任何一個或多個的各種導電材料(例如銅、鋁、鎳、鐵、銀、金、鈦、鉻、鎢、鈀、其之組合物、其之合金或是其之等同物…等等),但是本發明的範疇不應受限於此。在範例性實施例中,所述一個或多個導電屏蔽構件110可包含銅(例如純銅、具有一些雜質的銅…等等)、銅合金…等等。在範例性實施例中,所述導電屏蔽構件110也可以包含一個或多個蓋層於所述頂端上。在範例性實施例中,所述導電屏蔽構件110可以是無焊料的。此外,所述導電屏蔽構件110可最終被連接至所述訊號分佈結構155(在本文中所討論的)並且連接至所述EMI屏蔽層170而沒有使用沒有使用焊料、沒有使用打線接合…等等。
方塊圖S1可包含以各種方式形成所述導電屏蔽構件110(例如電鍍、無電鍍、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、濺鍍或是物理氣相沉積(PVD)、原子層沉積(ALD)、電漿氣相沉積、印刷、網印、微影…等等),但是本發明的範疇不限於此。
在圖2A所示的範例200a中,方塊圖S1包含形成種子層111(或是多個種子層)於所述載體10上。舉例來說,所述種子層111可覆蓋所述載體10的整個頂表面。應注意的是,所述種子層111在本文中也可以被稱為凸塊下金屬化(underbump metallization,UBM)種子層(例如,在一情況下,UBM結構被形成於其上)。舉例來說,所述種子層111可包含任何各種的導電材料。舉例來說,所述種子層111可包含銅。舉例來說,所述種子層111也可以包含任何各種金屬的一個或多個層(例如銀、金、鋁、鎢、鈦、鎳、鉬…等等)。方塊圖S1可包含形成所述種子層111,其使用任何各種的技術(例如,濺鍍或是其它物理氣相沉積(PVD)技術、化學氣相沉積(CVD)、無電鍍、電鍍…等等)。
如圖2B所示的範例200b中,方塊圖S1包含形成遮罩20(或模板)於所述種子層111上以定義一個或多個區域(或體積),所述一個或多個導電屏蔽構件110被形成於其中。舉例來說,所述遮罩20可包含光阻(PR)材料或其它材料(例如,有機介電材料、無機介電材料…等等),其可被圖案化以覆蓋除了其上形成有一個或多個導電屏蔽構件110的區域以外的其他區域。舉例來說,方塊圖S1可包含形成所述導電屏蔽構件110於經由所述遮罩20所暴露的所述種子層111上(例如,藉由電鍍…等等)。
雖然沒有顯示,在形成所述導電屏蔽構件110之前,包含一個或多個UBM層的凸塊下金屬化(UBM)結構可被形成,舉例來說,所述凸塊下金屬化(UBM)結構可被形成在經由所述遮罩20所暴露的所述種子層111的所述區域上。在此範例中,所述一個或多個UBM層可包含任何各種材料(例如,鈦、鉻、鋁、鈦/鎢、鈦/鎳、銅、前述材料的合金、前述材料的 等同物…等等)。前述一個或多個UBM層可以任何各種方式而被形成於所述種子層111上(例如,電鍍、無電鍍、濺鍍、CVD、PVD、ALD…等等)。
如圖2C所示的範例200c中,在形成所述導電屏蔽構件110之後,方塊圖S1可包含剝除或移除所述遮罩20(例如,化學剝除、灰化…等等)。此外,方塊圖S1可包含移除所述種子層111的至少一部份(例如,至少沒有被所述導電屏蔽構件110所覆蓋所述部份(例如藉由化學蝕刻…等等))。應注意的是,在前述種子層111的移除(或蝕刻)過程中,在所述導電屏蔽構件110之下的種子層111的側邊緣部份也可以被移除(或蝕刻)。舉例來說,前述移除(或蝕刻不足(under-etching))可造成在所述導電屏蔽構件110(及/或如果有UBM結構)下的底切(undercut)。舉例來說,在範例性實施例中,其中UBM結構和個別的導電屏蔽構件110兩者被形成在相同的種子層之上,所述蝕刻前述種子層可能造成在UBM結構之下及/或形成於其上的所述導電屏蔽構件110之下的底切。舉例來說,在範例性實施例中,其中導電屏蔽構件110被形成在種子層之上,前述種子層的蝕刻可能造成在所述導電屏蔽構件110之下的底切。
參考圖1和圖2D的範例200d,在方塊圖S2時,所述範例方法包含附接電子組件至所述載體。方塊圖S2可包含以任何各種方法執行前述附接,本發明提供非限制性的範例。
所述電子組件121和122(或任何於本發明中所討論的電子組件)可包含任何各種類型的電子組件的特徵。舉例來說,所有或是任何的電子組件121和122(或任何於本發明中所討論的電子組件)可包含被動式電子組件(例如,電阻、電容、電感、天線元件…等等)、整合被動式裝置(IPDs)… 等等。又舉例來說,所有或是任何的電子組件121和122可包含主動式電子組件(例如,半導體晶粒、電晶體…等等)。舉例來說,所有或是任何的電子組件121和122可包含處理晶粒、微處理晶粒、微控制晶粒、協同處理器晶粒、通用處理器晶粒、特殊應用積體電路晶粒、可程式化及/或離散邏輯晶粒、記憶體晶粒、有線及/或無線收發器晶粒、RF電路、無線基帶(baseband)系統單晶片(SoC)處理器晶粒、感測電路、前述之組合、等同物…等等。
所述範例第一電子組件121可包含第一組件終端121a,而第二電子組件122可包含第二組件終端122a。由於所述範例性電子組件121和122被顯示且討論當作半導體晶粒,所述組件終端121a和122a在本文中也可被稱為晶粒襯墊121a和122a。
舉例來說,方塊圖S2可包含以任何各種方法附接(或耦合)所述電子組件121和122至所述載體10,本發明提供非限制性的範例。舉例來說,方塊圖S2可包含使用黏接劑、真空壓力…等等而執行前述附接。
在範例性實施例中,方塊圖S2可包含形成黏接層或黏接件(未顯示)於所述載體10上及/或於所述電子組件121和122上。舉例來說,前述黏接層可包含黏接糊層、液態黏接層、預製雙面膠帶或膠片(例如晶粒附接膠帶)、印刷黏著劑…等等。舉例來說,前述黏接層可部分地或是完全地覆蓋所述載體10的所述頂側。舉例來說,前述黏接層也可以或替代性地部份或全部覆蓋所述電子組件121和122的底側(例如覆蓋組件終端121a和122a、在組件終端121a和122a之間的介電材料…等等)。
方塊圖S2可包含以任何各種方式形成前述黏接層。舉例來說,方塊圖S2可包含藉由施加所述黏接層的預製膠片或薄膜至所述載體10 及/或至所述電子組件121和122而形成所述黏接層、印刷所述黏接層於所述載體10上及/或於所述電子組件121和122上、旋轉塗佈所述黏接層於所述載體10上及/或於所述電子組件121和122上、浸沒所述載體10及/或所述電子組件121和122於黏著劑中、噴塗所述黏接層於所述載體10上及/或於所述電子組件121和122上…等等。
在範例性實施例中,所述電子組件121和122的至少所述組件終端121a和122a可被放置而接觸黏接層(或黏接件)並且從而耦合至所述載體10。在各種範例性的情況中,所述組件終端121a和122a(例如,其之橫向側的全部或部份)可被嵌入黏接層中、可被只放置於黏接層的頂表面上…等等。舉例來說,在範例性的情況中,其中所述黏接層(或黏接件)或所述黏接層(或黏接件)的一部分是垂直地在所述載體10與所述組件終端121a和122a之間,在所述導電屏蔽構件110(或種子層之下)的底部端與所述組件終端121a和122a的底部端之間有垂直的位移。又舉例來說,在範例性的情況中,其中所述黏接層(或黏接件)沒有垂直地在所述載體10與所述組件終端121a和122a之間,在所述導電屏蔽構件110(或種子層之下)的底部端與所述組件終端121a和122a的底部端之間沒有垂直的位移且/或它們可能共平面。
方塊圖S2可包含以任何各種方法放置所述電子組件121和122於所述載體10上(例如,利用自動取放系統、手動放置、執行任何自動與手動放置的結合…等等)。
如圖3A和3B所示,所述電子組件121和122可被定位在所述載體10上且在所述導電屏蔽結構110(例如圖3A的110’和圖3B的 110”)的相對側上。因此,所述導電屏蔽結構110橫過在所述電子組件121和122之間的區域而提供所述電子組件121和122之間的橫向EMI屏蔽。
雖然只有顯示兩個電子組件121和122,但是也可能有任何數量的電子組件。又,雖然只有導電屏蔽結構110的兩個側,舉例來說,造成兩個屏蔽區域,也可能有任何數量的前述屏蔽區域。舉例來說,如本文中所討論的,所述導電屏蔽結構110可藉由任何各種圖案而被形成以形成任何或各種形狀、尺寸及數量的屏蔽區域。
應注意的是,雖然所述圖式顯示所述組件終端121a和122a(例如,晶粒襯墊…等等)凹陷進所述第一和第二電子組件121和122(例如,半導體晶粒…等等)之中,然前述凹陷是非必要的。舉例來說,所述組件終端121a和122a可被形成以從所述第一和第二電子組件121和122的底表面(例如,主動表面…等等)突出。更一般地,所述組件終端121a和122a可被形成以從所述電子組件121和122的底表面突出。此外,雖然沒有顯示,介電層(或鈍化層)可被形成以覆蓋所述組件終端121a和122a的底側的周圍橫向側及/或周圍面積。
接著參考圖1和圖2E的範例結構200e,在方塊圖S3中的所述範例性方法1000可包含形成囊封材料。舉例來說,方塊圖S3可包含將所述載體的所述頂側10(及/或其上的黏接層,如果有存在黏接層的話)、電子組件121和122的各側(例如,頂側、橫向側…等等)以及所述導電屏蔽構件110的各側(例如,頂側、橫向側…等等)覆蓋於囊封材料130中。此外,所述囊封材料130可覆蓋所述電子組件121和122的底側的任何部份(例如,組件終端121a和122a、介電層…等等),前述任何部份是沒有被所述載體 10(或黏接層,如果有存在的話)所覆蓋的部份。應注意的是,所述一個或多個電子組件121和122的任何側(例如,頂側、橫向側、底側…等等)或是任何部份可被留下來而不被所述囊封材料130所覆蓋。
方塊圖S3可包含藉由任何各種方法來形成所述囊封材料130,本發明提供非限制性的範例。舉例來說,方塊圖S3可包含使用壓縮成型、轉移成型、液體囊封體成型、真空層壓、膏印刷(paste printing)、薄膜輔助成型、球頂成型(glob top molding)、泛溢(flooding)…等等中的一個或多個來形成所述囊封材料130。又舉例來說,方塊圖S3可包含使用旋轉塗佈、噴灑塗佈、印刷、燒結(sintering)、熱氧化、物理氣相沉積(PVD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、分子層沉積(ALD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、薄片層疊、、蒸鍍…等等中的一個或多個來形成所述囊封材料130。
所述囊封材料130可包含各種囊封材料中的一個或多個,本發明提供非限制性的範例。舉例來說,所述囊封材料130可包含任何各種囊封或模製成型材料(例如,樹脂、聚合物、聚合物複合材料、具有填料的聚合物、環氧樹脂、具有填料的環氧樹脂、具有填料的環氧壓克力、矽樹脂、前述材料的組合、前述材料的等同物…等等)。又舉例來說,所述囊封材料130可包含任何各種的介電材料,舉例來說,無機介電材料(例如,Si3N4、SiO2、SiON、SiN、氧化物、氮化物、前述材料的組合、前述材料的等同物…等等)及/或有機介電材料(例如,聚合物、聚醯亞胺(PI)、苯環丁烯(BCB)、聚苯噁唑(PBO)、雙馬來醯亞胺-三氮雜苯(BT)、模製成型材料、熱可固化環氧模製成型化合物、室溫可固化球頂模製成型化合物、酚醛樹脂 (phenolic resin)、環氧樹脂、矽膠、壓克力聚合物、前述材料的組合物、前述材料的等同物…等等)。
應注意的是,所述囊封材料130起初可被形成為一期望厚度,但是可在形成之後被薄化(例如,當依然覆蓋所述電子組件121和122時被薄化、被薄化以暴露所述電子組件121和122的一個或多個的頂表面…等等)。如果前述薄化被執行,前述薄化可被執行於所述範例方法1000中的任何方塊圖中(例如,在方塊圖S6中…等等)。
接著參考圖1和圖2F的範例結構200f,在方塊圖S4中,所述範例方法可包含翻轉(或翻過來)已囊封的結構200e並且移除所述載體10(和黏接層,如果存在的話)。在範例性實施例中,雖然沒有在圖2F中顯示,第二載體(或工具結構)可被耦合至所述囊封材料130(例如,在相對於所述載體10的一側…等等),並且接著所述載體10(和黏接層,如果存在的話)可被移除。雖然本文中所呈現的各種範例顯示所述整個載體10是被移除的,但是在各種其他的範例實施例中,只有所述載體10的一部份被移除(例如,具有孔洞被形成在其中以提供電性連接至所述導電屏蔽構件110和所述組件終端121a和122a)。
方塊圖S4可包含以任何各種方法移除所述載體10(和黏接層,如果存在的話)或載體10的一部份,本發明提供非限制性的範例。舉例來說,方塊圖S4可包含施加能量(例如,熱能、雷射能量…等等)至所述黏接層及/或所述載體10以解除所述黏接層。此外,舉例來說,方塊圖S4可包含從所述囊封材料130、導電屏蔽構件110以及電子組件121和122剝除、剪除(sheering)、拉除(pulling)所述載體10。再者,舉例來說,方塊圖S4可包 含將所述載體10及/或黏接層研磨(或磨碎)及/或化學蝕刻。
應注意的是,在各種範例的情況中,所述組件終端121a和122a的一部分、所述電子組件121和122a的一部分、所述導電屏蔽構件110的一部分及/或所述囊封材料130直接緊鄰所述載體10(或黏接層)的一部份可被移除(例如,平坦化…等等)。舉例來說,在清除所述載體10(和黏接物,如果存在的話)之後,所有的前述組件終端121a和122a、電子組件121和122、導電屏蔽構件110和囊封材料130可以是共平面。在範例情況中,方塊圖S4也可以包含移除所述種子層111’的一些或是全部。舉例來說,雖然圖2F的範例200f顯示在所述載體10的清除之後,所述種子層111’的至少一部份殘留,但是在其他的範例性實施例中,整個種子層111a可被移除。
應注意的是,所述載體10(和所述黏接層,如果存在的話)的清除可暴露所述囊封材料130先前被所述載體10(或黏接層)所覆蓋的所述側,並且也可暴露所述組件終端121a和122a先前被所述載體10(和黏接層)所覆蓋的所述側(例如,面對所述載體10的所述側、被嵌入所述黏接層中的橫向側…等等)。應注意的是,根據所述電子組件121和122及/或組件終端121a和122a的幾何形狀,則所述載體10(和所述黏接層,如果存在的話)的清除也可以暴露除了所述組件終端121a和122a之外的所述電子組件121和122的部份。
接著參考圖1和圖2G的範例結構200g,在方塊圖S5中的範例性方法1000包含形成訊號分佈結構155於所述囊封材料130上、於所述電子組件121和122(及/或組件終端121a和122a)上。顯示於圖2G-2I中的所述範例性的訊號分佈結構155包含多個介電層150(例如,包含第一孔洞 153的第一介電層151以及包含第二孔洞154的第二介電層152)以及導電層140。然而,所述訊號分佈結構155可包含任何數量的介電層和導電層。
方塊圖S5可包含以任何各種方法形成所述訊號分佈結構155,本發明提供非限制性的範例。舉例來說,方塊圖S5可共享於2016年8月11日所申請的標題為“半導體封裝及其製造方法”的U.S.專利申請第14/823,689號中所揭露的類似的方塊圖(及/或所形成的結構)的任何或是所有特徵,前述的美國申請案的所有內容在此以全文引入的方式併入本文中。
舉例來說,方塊圖S5可包含形成且圖案化一個或多個介電層以及一個或多個導電層以形成所述訊號分佈結構155。應注意的事,所述訊號分佈結構155也可被稱做是重新分佈層、重新分佈層堆疊、重新分佈結構、中介層…等等。
舉例來說,方塊圖S5可包含形成具有任何數量的介電層和導電層(例如,訊號分佈層、重新分佈層、襯墊層、導電通孔、凸塊下金屬化、連接盤層(land layer)…等等)的所述訊號分佈結構155。在範例性實施例中,方塊圖S5可包含形成含有第一介電層151、導電層140(例如,導電通孔、襯墊或連接盤層、跡線層…等等)和第二介電層152的訊號分佈結構155,所述第一介電層151包含一個或多個第一孔洞153並且所述第二介電層152包含一個或多個第二孔洞154。方塊圖S5(或方塊圖S7…等等)也可以包含形成凸塊下金屬化(UBM)結構159(或層),舉例來說,將其形成在所述第二孔洞154中及/或在第二介電層152上且圍繞所述第二孔洞154的周圍。
舉例來說,方塊圖S5可包含使用各種製程(例如,旋轉塗佈、噴灑塗佈、印刷、燒結、熱氧化、物理氣相沉積(PVD)、化學氣相沉積 (CVD)、分子層沉積(ALD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、薄片層疊、蒸鍍…等等)中的任何一個或多個來形成所述第一介電層151,本發明所提供的範例是不具限制性的。
所述第一介電層151可包含任何各種介電材料的一個或多個層,舉例來說,無機介電材料(例如,Si3N4、SiO2、SiON、SiN、氧化物、氮化物、前述材料的組合、前述材料的等同物…等等)及/或有機介電材料(例如,聚合物、聚醯亞胺(PI)、苯環丁烯(BCB)、聚苯噁唑(PBO)、雙馬來醯亞胺-三氮雜苯(BT)、模製成型材料、酚醛樹脂(phenolic resin)、環氧樹脂、矽膠、壓克力聚合物、前述材料的組合物、前述材料的等同物…等等),但是本發明所提供的範例是不具限制性的。
舉例來說,方塊圖S5也可以包含圖案化所述第一介電層151,例如形成第一孔洞153於所述第一介電層151中,其暴露所述電子組件121和122的組件終端121a和122a。舉例來說,方塊圖S5可包含燒蝕第一孔洞153(例如,使用雷射燒蝕、使用機械燒蝕、使用化學燒蝕(或蝕刻)…等等)。又舉例來說,方塊圖S5可包含最初形成的第一介電層151(例如,沉積…等等),其具有期望的第一孔洞153(例如,使用遮罩及/或印刷製程…等等)。雖然是以垂直側顯示,所述第一孔洞153可具有傾斜側,舉例來說,朝向所述組件終端121a和122a具有較窄的末端,並且背向所述組件終端121a和122a有較寬的末端。舉例來說,所述傾斜側可促進形成導電結構(例如,導電通孔、導電層、凸塊下金屬化層、導電互連結構…等等)於其中。
方塊圖S5可包含以任何各種方法形成所述第一導電層140(例如,導電通孔層、襯墊或連接盤層、跡線層…等等),本發明提供非 限制性的範例。舉例來說,方塊圖S5可包含使用各種製程(例如,電鍍、無電鍍、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、濺鍍或物理氣相沉積(PVD)、分子層沉積(ALD)、電漿氣相沉積(PVD)、印刷、網版印刷、微影…等等)中的任何一個或多個來形成所述第一導電層140,但是本發明所提供的範例是不具限制性的。舉例來說,方塊圖S5可包含形成含有導電通孔在所述第一介電層151的第一孔洞153中的所述第一導電層140(舉例而言)於所述電子組件121和122的所述組件終端121a和122a的頂側上。又舉例來說,方塊圖S5可包含形成跡線在所述第一介電層151(及/或在形成於其中的通道中)上。舉例來說,前述跡線可自該導電通孔而橫向地延伸。
如本文中所討論的任何導電層,方塊圖S5可包含將形成一個或多個種子層作為形成所述第一導電層140的製程的部份(例如,在電鍍所述第一導電層140之前…等等)。舉例來說,雖然沒有顯示於圖2G中,方塊圖S5可包含形成一個或多個種子層於所述組件終端121a和122a的頂表面、經由所述第一介電層151於所述第一孔洞153的孔洞側壁上、於所述第一介電層151的所述頂表面上…等等。
所述第一導電層140在本文中也可被稱作襯墊、通孔、跡線、連接盤、接線襯墊層、導電層、跡線層、重新分佈層…等等,所述第一導電層140可包含任何各種材料(例如,銅、鋁、鎳、鐵、銀、金、鈦、鉻、鎢、鈀、前述材料的組合物、前述材料的合金、前述材料的等同物…等等),但是本發明所提供的範例是不具限制性的。
舉例來說,方塊圖S5可包含形成第二介電層152於所述第一介電層151(或其部份)上及/或於所述第一導電層140(或其部份)上。舉例來 說,方塊圖S5可包含以任何各種方法來形成所述第二介電層152,例如於本文討論中與所述第一介電層151有關的方法。舉例來說,方塊圖S5可包含以相同於形成所述第一介電層151的方法來形成所述第二介電層152,或以不同的方法來形成。舉例來說,所述第二介電層152可包含於本文討論中與所述第一介電層151有關的任何特徵。舉例來說,所述第二介電層152可由與所述第一介電層151相同的介電材料而形成,或由不同的介電材料而形成。
與所述第一介電層151相同的,方塊圖S5可包含以任何各種方法圖案化所述第二介電層152。舉例來說,方塊圖S5可包含形成第二孔洞154於所述第二介電層152中以暴露所述第一導電層140的襯墊、連接盤、跡線,例如用於建立與其他導電層、與凸塊下金屬化層、與互連結構(例如,形成在方塊圖S7中的…等等)的電性接觸。如本文中所討論的關於所述第一孔洞153,所述第二孔洞154可具有傾斜側,舉例來說,朝向所述組件終端121a和122a具有較窄的末端,並且背向所述組件終端121a和122a有較寬的末端。舉例來說,所述傾斜側可促進形成各種導電結構(例如,凸塊下金屬化層、導電互連結構、導電通孔、導電層…等等)於所述第二孔洞154中。
應注意的是,方塊圖S5可包含形成所述訊號分佈結構155以具有任何數量的導電層及/或介電層,例如一個或多個導電層、一個或多個介電層…等等。又應注意的是,本發明的各個圖式中所顯示的所述訊號分佈結構155的構造僅用來做為範例而非限制性的。舉例來說,所述訊號分佈結構155(或其導電層)可直接垂直地或間接地(例如,垂直且水平的…等 等)穿過所述訊號分佈結構155而提供電性通路,例如在所述第一電子組件121、所述第二電子組件122及/或導電屏蔽構件110(或其他組件)到在所述訊號分佈結構155的相對側上的其他組件之間或從所述訊號分佈結構155的相對側上的其他組件到所述第一電子組件121、所述第二電子組件122及/或導電屏蔽構件110(或其他組件)之間。又舉例來說,所述訊號分佈結構155(或其導電層)可提供橫向的(或水平的)電性通路穿過所述訊號分佈結構155,例如在所述第一電子組件121和所述第二電子組件122之間、在所述第一電子組件121和所述導電屏蔽構件110之間、在所述第二電子組件122和所述導電屏蔽構件110之間、在其他組件和所述第一電子組件121、在第二電子組件122以及所述導電屏蔽構件110中的任何或全部之間…等等。
在各種範例性實施例中,舉例來說,方塊圖S5也可以包含形成一個或多個凸塊下金屬化(UBM)結構159(或層)於所述第一導電層140上及/或於所述第二介電層152上(例如,於所述第二介電層152的部份上並且圍繞在所述第二介電層152中的所述第二孔洞154的周圍,導電層140透過所述第二孔洞154而被暴露…等等)。舉例來說,方塊圖S5可包含形成所述UBM結構159以具有一個或多個金屬層導電至互連結構的附件(或構成)(例如,導電球、導電柱或桿…等等),例如如同在方塊圖S7中所形成及/或附接的。舉例來說,所述UBM結構159可被暴露在所述訊號分佈結構155的所述頂表面處(例如,如同圖2G所指出的)。UBM結構159在本文中也可被稱做是連接盤或襯墊。
方塊圖S5可包含以任何各種方法來形成UBM結構159,本發明提供非限制性的範例。在範例性實施例中,方塊圖S5可包含形成UBM 結構159的UBM種子層於所述第二介電層152之上及/或在所述導電層140的經由在第二介電層152中的第二孔洞154所暴露的部份上(例如,襯墊或連接盤、跡線…等等)。舉例來說,所述UBM種子層可包含任何各種導電材料(例如,銅、金、銀、金屬…等等)。所述UBM種子層可以任何各種方法來被形成(例如,濺鍍、無電鍍、化學氣相沉積(CVD)、物理氣相沉積(PVD)、分子層沉積(ALD)、電漿氣沉積…等等)。
舉例來說,方塊圖S5可包含形成遮罩(或模板)於所述UBM種子層之上以界定一區域(或體積),在其中形成有所述UBM結構159的一個或多個額外的UBM層(或其他互連結構)。舉例來說,所述遮罩可包含光阻(PR)材料或其他材料,其可被圖案化以覆蓋其上形成有UBM層(及/或其他互連結構)的區域之外的區域。舉例來說,方塊圖S5可包含形成一個或多個UBM層於經由所述遮罩所暴露的所述UBM種子層上。所述UBM層可包含任何各種材料(例如,鈦、鉻、鋁、鈦/鎢、鈦/鎳、銅、前述材料的合金…等等)。方塊圖S5可包含以任何各種方法形成所述UBM層於所述UBM種子層上,或不用使用UBM種子層(例如,電鍍、濺鍍、無電鍍、化學氣相沉積(CVD)、物理氣相沉積(PVD)、分子層沉積(ALD)、電漿氣相沉積…等等)。
應注意的事,在各種範例性實施例中,所述UBM結構159可能沒有被形成。舉例來說,如下文所討論的,所述導電互連結構160可被直接地附接至所述導電層140而沒有任何中間層。
一般來說,方塊圖S5可包含形成訊號分佈結構155(或中介層)。因此,本文所揭露的範疇不應該受限於任何特定的訊號分佈結構的特徵或受限於任何形成訊號分佈結構的特定的方法的特徵。
接著參考圖1和圖2H的範例結構200h,在方塊圖S6中的範例性方法1000可包含薄化(或平坦化)所述組裝件(例如圖2G的組裝件200g)。方塊圖S6可包含以任何各種方法執行前述薄化(或平坦化)(例如,背側薄化),本發明提供非限制性的範例。應注意的是,前述薄化可被執行於所述範例性方法1000的任何各種方塊圖中。
舉例來說,方塊圖S6可包含薄化(例如,機械研磨、化學蝕刻、剃刮或剪切、剝除、前述的組合…等等)所述囊封材料130至一期望厚度。舉例來說,所述囊封材料130與面對所述訊號分佈結構155的所述側相對的一側可能是此種研磨的主要焦點。前述側被顯示於圖2H的組裝件200h的所述底側處。
舉例來說,方塊圖S6也可能包含薄化(例如,機械研磨、化學蝕刻、剝除、前述的任意組合…等等)所述導電屏蔽構件110。在圖2H中所示的範例性實施例200h中,方塊圖S6包含以一方法執行薄化,其造成所述囊封材料130和所述導電屏蔽構件110的共平面,舉例來說,留下藉由所述囊封材料130所覆蓋的所述電子組件121和122的所述背側。因此,至少所述導電屏蔽構件110的末端表面(及/或至少橫向側表面的頂部)是由(在)所述囊封材料130的表面而被暴露。應注意的是,雖然圖2H的範例性實施例200h顯示電子組件121和122的背側由所述囊封材料130所覆蓋,然而前述背側的一個或兩者可能由(在)所述囊封材料130的表面而被暴露。
在各種範例性實施例中,方塊圖S1-S9(及/或所得到的結構)可以與於2016年8月11日提交的名稱為“半導體封裝和其製造方法”的美國專利申請號第14/823,689號中所示的大體上類似的方塊(及/或所得到的 結構)共享任何或全部特徵,其中該美國專利申請案的全部內容透過引用方式將用於所有目的的整體併入本文。
接著參考圖1和圖2H的範例結構200h,在方塊圖S7中的範例性方法1000可包含形成一個或多個導電互連結構。方塊圖S7可包含以任何各種方法形成前述互連結構,本發明提供非限制性的範例。
如本文中所討論的,所述第二介電層152可包含第二孔洞154,穿過所述第二孔洞154以達到電性連接至所述導電層140。又,如上文中所討論的,UBM結構159可被形成在第二孔洞154之中及/或圍繞第二孔洞154。舉例來說,方塊圖S7可包含形成所述導電互連結構160於所述導電層140上(例如,經由穿過所述第二介電層152的個別的孔洞154)及/或於所述第二介電層152的部份上(例如,圍繞穿過所述第二介電層152的個別的孔洞154)。舉例來說,方塊圖S7可包含將所述導電互連結構160直接地形成在所述第一導電層140上或直接地形成在UBM結構159上。
所述導電互連結構160(例如,封裝互連結構、模組互連結構…等等)可包含任何各種特徵。舉例來說,導電互連結構160可包含導電球或凸塊(例如,焊球或凸塊、晶圓凸塊、實心芯或銅芯焊球…等等)。舉例來說,在範例性實施例中包含焊球或凸塊,前述焊球或凸塊可包含錫、銀、鉛、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Pb-Bi、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Zn、Sn-Zn-Bi、低熔點焊料、具有高熔點的高鉛焊料、無鉛焊料、前述材料的組合、前述材料的等同物…等等,但是本發明的範疇不限於此。導電互連結構160也可包含導電柱或桿、導線、連接盤…等等,舉例來說,可包含本文中所討論的任何導電材料(例如,金 樹、導電黏接劑…等等)。
導電互連結構160可以任何或各種構造而被建構。舉例來說,所述導電互連結構160可被建構為球格柵陣列構造、連接盤格柵陣列構造…等等。舉例來說,所述導電互連結構160可被配置圍繞一圍繞所述半導體封裝的周圍(例如,圍繞所述第一電子組件121及/或第二電子組件122所佔據的區域(或輪廓)。舉例來說,所述導電互連結構160也可以被配置成列/行矩陣陣列(例如,其中所述矩陣/陣列的至少一部份是在所述第一電子組件121及/或第二電子組件122所佔據的區域(或輪廓)之中)。
方塊圖S7可包含以任何各種方法形成(或附接)前述導電互連結構160,本發明提供非限制性的範例。舉例來說,方塊圖S7可包含藉由球滴、凸塊化、金屬鍍覆、黏貼和回焊…等等形成(或附接)前述導電互連結構160。舉例來說,方塊圖S7可包含將導電球滴落在所述導電層140上(例如,直接地在所述導電層、直接地在形成在所述導電層140上的UBM結構159上…等等)。在範例性實施例中,方塊圖S7可包含點上揮發性助焊劑(dotting volatile flux)於所述UBM結構159上,滴落導電球(或凸塊)160於所述助焊劑上,接著提供範圍在150度C到250度C範圍的回焊溫度(例如,揮發且移除所述助焊劑)。舉例來說,方塊圖S7可共享方塊圖S1的任何或所有特徵(例如,所述形成所述導電屏蔽構件110)。
雖然沒有顯示,舉例來說,方塊圖S7也可包含形成(或附接)額外的組件(例如,被動組件、主動組件…等等)橫向地在所述導電互連結構160之間。在範例性實施例中,前述組件可具有小於所述導電互連結構160的高度。舉例來說,前述組件相較於焊球導電互連結構160可具有較小的 高度、相較於焊球導電互連結構160的實心芯(例如,銅芯…等等)而有較小的高度…等等。在這樣的實施例中,當所述導電互連結構160被附接至另一基板或組件時,所述導電互連結構160可提供間距以對於前述組件維持間隙。
接著參考圖1和圖2I的範例結構200i,在方塊圖S8中,範例性方法1000可包含從晶圓或面板或其他連接有多個電子封裝而單一化電子封裝。方塊圖S8可包含以任何各種方法執行前述單一化,本發明提供非限制性的範例。
舉例來說,如本文中所討論的,範例性方法1000的任何或所有方塊圖可被執行於晶圓或面板級,例如同時形成多個電子裝置(或封裝)。舉例來說,所述晶圓或面板可接著被單一化成個別的封裝。舉例來說,前述單一化可藉由機械切割(例如,鋸切、切割、研磨、切斷…等等)、能量切割(例如,雷射切割、電漿切割…等等)、化學切割(例如,蝕刻、溶解…等等)…等等中的任何一個或多個來執行。在範例性實施例中,前述單一化可形成電子裝置(或封裝)的共平面橫向側表面。舉例來說,所述囊封材料130和所述訊號分佈結構155(例如,所述第一介電層151、所述第二介電層152及/或所述導電層140)的一個或多個橫向側表面在所述單一化的電子裝置(或封裝)200i的一個或多個橫向側上可為共平面的。
此外,在範例性的構造中,所述導電屏蔽構件110的一個或多個側延伸至所述單一化的電子裝置的橫向側,方塊圖S8也可包含切割穿過所述導電屏蔽構件110的一個或多個部份。舉例來說,前述切割可造成所述導電屏蔽構件110的橫向側具有暴露的側,所述暴露的側與所述囊封 材料130的橫向側及/或與所述訊號分佈結構155的橫向側共平面。
應注意的是,所述單一化可選擇性地被執行於方塊圖S9之後。在此情況中,所述橫向側表面可能被留下來而沒有被下文將討論的所述EMI屏蔽層170所覆蓋,或前述EMI屏蔽層170可在單一化之後而被形成在橫向側表面上及/或在所述底表面的部份上。
接著參考圖1和圖2I的範例結構200i,在方塊圖S9中,所述範例性方法1000可包含從晶圓或面板或其他連接有多個電子封裝而單一化電子封裝。方塊圖S8可包含以任何各種方法執行前述單一化,本發明提供非限制性的範例。
舉例來說,方塊圖S9可包含形成電磁干擾(EMI)屏蔽層170於囊封體130的頂和橫向表面上及/或於從所述囊封體130所暴露的所述導電屏蔽構件110的頂表面(或任何被暴露的表面)上。舉例來說,方塊圖S8也可包含形成所述EMI屏蔽層170於所述囊封體130的橫向側表面上以及於所述訊號分佈結構155的橫向側表面上(例如,所述第一介電層151的橫向側表面、所述第二介電層152的橫向側表面、所述第二介電層152的橫向側表面、如果有暴露的所述導電層140的橫向側表面…等等)。
舉例來說,所述EMI屏蔽層170可被直接地形成在所述一個或多個導電屏蔽構件110的每個的至少一頂表面上,並且因此與前述導電屏蔽構件110電連接。在範例性實施例中,所述EMI屏蔽層170和所述導電屏蔽構件110可被電性連接至接地(或其他恆電位導體(constant-potential conductor))。所述EMI屏蔽層170可屏蔽由所述電子組件121和122(或在所述囊封材料130中的任何組件)所產生的電磁波以避免前述電磁波發射至外 部,並且可屏蔽從外部所傳遞的電磁波以避免前述電磁波穿透所述電子裝置至所述電子組件121和122。此外,所述導電屏蔽構件110可避免EMI發生在所述第一電子組件121和所述第二電子組件122之間。
舉例來說,方塊圖S9可包含形成所述EMI屏蔽層170於所述囊封體130上,其藉由塗佈含有導電金屬粉末的導電膏(例如,藉由噴灑塗佈、濺鍍…等等)、藉由噴灑或氣相沉積導電漆、藉由使用本文中所討論的相關於形成導電層140的任何或所有步驟…等等,但是本發明的範疇不應受限於此。
總之,本發明的各個態樣提供半導體裝置和製造半導體裝置的方法。作為非限制性範例,本發明的各個態樣提供了包括一個或多個導電屏蔽構件和EMI屏蔽層的半導體裝置及其製造方法。雖然前述內容已經參考某些態樣和範例來描述,但是本領域技術人士將理解,在不脫離本發明的範圍的情況下,可以進行各種改變並且可以替換等效物。此外,在不脫離本發明的範圍的情況下,可以進行許多修改使得特定情況或材料適應本發明的教導。因此,本發明的目的不是限於所公開的具體範例,而是本發明將包括落入所附申請專利範圍的範疇內的所有範例。
Claims (22)
- 一種製造電子裝置的方法,所述方法包含:形成導電屏蔽構件於載體的頂側上;附接第一電子組件到所述載體的所述頂側;附接第二電子組件到所述載體的所述頂側,其中所述導電屏蔽構件被直接橫向地定位在所述第一電子組件和所述第二電子組件之間;形成囊封材料,其覆蓋所述載體的所述頂側的至少一部分、所述第一電子組件的橫向側的至少一部分、所述第二電子組件的橫向側的至少一部分以及所述導電屏蔽構件的橫向側的至少一部分;在所述囊封材料、所述第一電子組件、所述第二電子組件以及所述導電屏蔽構件的每一個的個別的底側上形成訊號分佈結構;以及形成電磁干擾(EMI)屏蔽層於所述囊封材料的頂側上以及所述導電屏蔽構件的頂側上,其中所述電磁干擾屏蔽層是電性耦合至所述導電屏蔽構件的所述頂側。
- 如申請專利範圍第1項的方法,其包含在前述形成所述訊號分佈結構之前移除所述載體的至少一部分。
- 如申請專利範圍第1項的方法,其中所述導電屏蔽構件是壁形的。
- 如申請專利範圍第1項的方法,其包含形成至少多個額外的導電屏蔽構件於所述載體的所述頂側上,其中所述導電屏蔽構件和所述額外的導電屏蔽構件被定位成一列,並且其中前述形成所述電磁干擾屏蔽層包含將所述電磁干擾屏蔽層直接地形成在所述導電屏蔽構件和所述多個額外的導電屏蔽構件的每一個的個別的頂側上。
- 如申請專利範圍第1項的方法,其中所述導電屏蔽構件是無焊料的。
- 如申請專利範圍第5項的方法,其中所述導電屏蔽構件被連接至所述訊號分佈結構而沒有使用焊料,並且所述導電屏蔽構件被連接至所述電磁干擾屏蔽層而沒有使用焊料。
- 如申請專利範圍第1項的方法,其中前述形成所述囊封材料包含形成所述囊封材料以覆蓋所述第一電子組件的頂側、所述第二電子組件的頂側以及所述導電屏蔽構件的頂側。
- 如申請專利範圍第7項的方法,其包含在前述形成所述電磁干擾屏蔽層之前,薄化所述囊封材料以暴露所述導電屏蔽構件的至少所述頂側。
- 如申請專利範圍第1項的方法,其中:前述附接所述第一電子組件包含附接所述第一電子組件的第一組件終端至所述載體的所述頂側;前述附接所述第二電子組件包含附接所述第二電子組件的第二組件終端至所述載體的所述頂側;以及所述方法包含移除所述載體,其中在移除所述載體之後,所述第一組件終端、所述第二組件終端、所述第一導電屏蔽構件和所述囊封材料的每一個的個別的底表面是共平面。
- 如申請專利範圍第1項的方法,其中:所述囊封材料包含多個橫向側,所述橫向側中的每一個與所述訊號分佈結構的個別的橫向側共平面;以及前述形成所述電磁干擾屏蔽層包含形成所述電磁干擾屏蔽層於所述囊 封材料的橫向側上以及所述訊號分佈結構的橫向側上。
- 一種製造電子裝置的方法,所述方法包含:形成導電屏蔽構件,前述導電屏蔽構件包含底側種子層以及形成於所述種子層上的至少一個導電層;安裝第一組件,其包含第一底側組件終端;安裝第二組件,其包含第二底側組件終端,其中所述導電屏蔽構件被直接橫向地定位在所述第一電子組件和所述第二電子組件之間;形成囊封材料,其覆蓋所述第一電子組件的橫向側的至少一部分、所述第二電子組件的橫向側的至少一部分以及所述導電屏蔽構件的橫向側的至少一部分;形成訊號分佈結構於所述囊封材料、所述第一電子組件、所述第二電子組件以及所述導電屏蔽構件的每一個的個別的底側上;以及形成電磁干擾(EMI)屏蔽層於所述囊封材料的頂側上以及所述導電屏蔽構件的頂側上,其中所述電磁干擾屏蔽層電性地耦合至所述導電屏蔽構件的所述頂側。
- 如申請專利範圍第11項的方法,其中:前述形成所述導電屏蔽構件包含形成所述導電屏蔽構件於載體的頂側上;前述安裝所述第一組件包含附接所述第一底側組件終端至所述載體;前述安裝所述第二組件包含附接所述第二底側組件終端至所述載體;以及前述形成所述囊封材料包含形成所述囊封材料,其覆蓋所述載體的所 述頂側的至少一部分。
- 如申請專利範圍第12項的方法,其包含在前述形成所述訊號分佈結構之前移除所述載體的至少一部份。
- 如申請專利範圍第11項的方法,其中所述第一組件終端、所述第二組件終端、所述導電屏蔽構件以及所述囊封材料的每一個的個別的表面是共平面。
- 如申請專利範圍第11項的方法,其中所述種子層被所述囊封材料橫向地圍繞。
- 如申請專利範圍第11項的方法,其中:所述導電屏蔽構件是無焊料的;所述導電屏蔽構件被連接至所述訊號分佈結構而沒有使用焊料;以及所述第一導電屏蔽構件被連接至所述電磁干擾屏蔽層而沒有使用焊料。
- 如申請專利範圍第11項的方法,其中:前述形成所述囊封材料包含形成所述囊封材料以覆蓋所述第一電子組件的頂側、所述第二電子組件的頂側以及所述導電屏蔽構件的頂側;以及所述方法包含在前述形成所述電磁干擾屏蔽層之前薄化所述囊封材料以暴露所述導電屏蔽構件的至少所述頂側。
- 如申請專利範圍第11項的方法,其中:所述囊封材料包含多個橫向側,所述橫向側的每一個與所述訊號分佈結構的個別的橫向側共平面;以及前述形成所述電磁干擾屏蔽層包含以所述電磁干擾屏蔽層圍繞所述囊 封材料的所有橫向側和所述訊號分佈結構的所有橫向側。
- 一種電子裝置,其包含:訊號分佈結構,其具有頂側和底側;第一電子組件,其耦合至所述訊號分佈結構的所述頂側;第二電子組件,其耦合至所述訊號分佈結構的所述頂側;導電屏蔽構件,其耦合至所述訊號分佈結構的所述頂側並且被直接地定位在所述第一電子組件和所述第二電子組件之間;囊封材料,其覆蓋所述訊號分佈結構的所述頂側的至少一部分、所述第一電子組件和所述第二電子組件的橫向側的至少一部分以及所述導電屏蔽構件的橫向側的至少一部分;以及電磁干擾(EMI)屏蔽層,其在所述囊封材料的頂側以及所述導電屏蔽構件的頂側上,其中所述電磁干擾屏蔽層電性地耦合至所述導電屏蔽構件的所述頂側。
- 如申請專利範圍第19項的電子裝置,其中在所述第一電子組件和所述訊號分佈結構之間沒有中間層,並且在所述第二電子組件和所述訊號分佈結構之間沒有中間層。
- 如申請專利範圍第19項的電子裝置,其中:所述導電屏蔽構件包含種子層和形成在所述種子層上的導電層;並且所述第一電子組件、所述第二電子組件、所述種子層以及所述囊封材料的每一個的個別的表面是共平面。
- 如申請專利範圍第19項的電子裝置,其中:所述導電屏蔽構件是無焊料的; 所述導電屏蔽構件被直接地連接至所述訊號分佈結構而沒有使用焊料;並且所述導電屏蔽構件被直接地連接至所述電磁干擾屏蔽層而沒有使用焊料。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/469,008 | 2017-03-24 | ||
US15/469,008 US10177095B2 (en) | 2017-03-24 | 2017-03-24 | Semiconductor device and method of manufacturing thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201836118A true TW201836118A (zh) | 2018-10-01 |
TWI755389B TWI755389B (zh) | 2022-02-21 |
Family
ID=61413030
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111104070A TWI817346B (zh) | 2017-03-24 | 2017-04-14 | 半導體裝置及其製造方法 |
TW106112564A TWI755389B (zh) | 2017-03-24 | 2017-04-14 | 半導體裝置及其製造方法 |
TW112137449A TW202404024A (zh) | 2017-03-24 | 2017-04-14 | 半導體裝置及其製造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111104070A TWI817346B (zh) | 2017-03-24 | 2017-04-14 | 半導體裝置及其製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW112137449A TW202404024A (zh) | 2017-03-24 | 2017-04-14 | 半導體裝置及其製造方法 |
Country Status (4)
Country | Link |
---|---|
US (4) | US10177095B2 (zh) |
KR (2) | KR20180108368A (zh) |
CN (2) | CN206976325U (zh) |
TW (3) | TWI817346B (zh) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10418332B2 (en) * | 2017-03-13 | 2019-09-17 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming partition fence and shielding layer around semiconductor components |
US10177095B2 (en) * | 2017-03-24 | 2019-01-08 | Amkor Technology, Inc. | Semiconductor device and method of manufacturing thereof |
US10714431B2 (en) * | 2017-08-08 | 2020-07-14 | UTAC Headquarters Pte. Ltd. | Semiconductor packages with electromagnetic interference shielding |
KR102530753B1 (ko) * | 2017-08-11 | 2023-05-10 | 삼성전자주식회사 | 전자기파를 차폐하는 반도체 패키지 및 이를 포함하는 전자 시스템 |
US10424550B2 (en) | 2017-12-19 | 2019-09-24 | National Chung Shan Institute Of Science And Technology | Multi-band antenna package structure, manufacturing method thereof and communication device |
US10276511B1 (en) * | 2018-04-27 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and manufacturing method thereof |
CN112534971B (zh) * | 2018-06-22 | 2022-02-18 | 铟泰公司 | 通过使用粘合剂材料防止vippo焊点中的回流后互连失效 |
KR20200001102A (ko) * | 2018-06-26 | 2020-01-06 | 삼성전기주식회사 | 전자 소자 모듈 및 그 제조 방법 |
KR102146802B1 (ko) * | 2018-07-24 | 2020-08-21 | 삼성전기주식회사 | 전자 소자 모듈 |
US11088082B2 (en) * | 2018-08-29 | 2021-08-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device with partial EMI shielding and method of making the same |
WO2020262457A1 (ja) * | 2019-06-27 | 2020-12-30 | 株式会社村田製作所 | モジュールおよびその製造方法 |
CN110752163A (zh) * | 2019-10-23 | 2020-02-04 | 杭州见闻录科技有限公司 | 一种用于通信模块产品的emi屏蔽工艺和通信模块产品 |
TWI713190B (zh) * | 2019-10-25 | 2020-12-11 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
CN113053866A (zh) * | 2020-03-30 | 2021-06-29 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
US11901307B2 (en) * | 2020-03-30 | 2024-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including electromagnetic interference (EMI) shielding and method of manufacture |
CN111627890A (zh) * | 2020-06-08 | 2020-09-04 | 东莞记忆存储科技有限公司 | 一种ic电磁屏蔽层接地结构及其加工工艺方法 |
KR20220017022A (ko) | 2020-08-03 | 2022-02-11 | 삼성전자주식회사 | 반도체 패키지 |
CN112435965A (zh) * | 2020-11-18 | 2021-03-02 | 深圳宏芯宇电子股份有限公司 | 存储卡及其封装方法 |
US11728280B2 (en) | 2021-01-15 | 2023-08-15 | Amkor Technology Singapore Holding Pte. Lid. | Semiconductor devices and methods of manufacturing semiconductor devices |
CN115472597A (zh) * | 2021-06-11 | 2022-12-13 | 艾默生环境优化技术(苏州)有限公司 | 电子装置和使用该电子装置的变频控制系统 |
Family Cites Families (82)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4925024A (en) | 1986-02-24 | 1990-05-15 | Hewlett-Packard Company | Hermetic high frequency surface mount microelectronic package |
US5557142A (en) | 1991-02-04 | 1996-09-17 | Motorola, Inc. | Shielded semiconductor device package |
US5166772A (en) | 1991-02-22 | 1992-11-24 | Motorola, Inc. | Transfer molded semiconductor device package with integral shield |
JP2774906B2 (ja) | 1992-09-17 | 1998-07-09 | 三菱電機株式会社 | 薄形半導体装置及びその製造方法 |
JPH0786458A (ja) | 1993-09-09 | 1995-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH07231176A (ja) | 1994-02-16 | 1995-08-29 | Mitsubishi Electric Corp | 混成集積回路装置 |
US5639989A (en) | 1994-04-19 | 1997-06-17 | Motorola Inc. | Shielded electronic component assembly and method for making the same |
US5468999A (en) | 1994-05-26 | 1995-11-21 | Motorola, Inc. | Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding |
US5614694A (en) | 1995-03-31 | 1997-03-25 | Motorola, Inc. | One piece open and closable metal RF shield |
US5612513A (en) | 1995-09-19 | 1997-03-18 | Micron Communications, Inc. | Article and method of manufacturing an enclosed electrical circuit using an encapsulant |
US5694300A (en) | 1996-04-01 | 1997-12-02 | Northrop Grumman Corporation | Electromagnetically channelized microwave integrated circuit |
US5940271A (en) | 1997-05-02 | 1999-08-17 | Lsi Logic Corporation | Stiffener with integrated heat sink attachment |
US6136131A (en) | 1998-06-02 | 2000-10-24 | Instrument Specialties Company, Inc. | Method of shielding and obtaining access to a component on a printed circuit board |
TW388976B (en) | 1998-10-21 | 2000-05-01 | Siliconware Precision Industries Co Ltd | Semiconductor package with fully exposed heat sink |
US6194655B1 (en) | 1999-03-01 | 2001-02-27 | Leader Tech, Inc. | Circuit board component shielding enclosure and assembly having opposing covers interfitted with upper and lower portions of enclosure |
TW478119B (en) | 2000-06-26 | 2002-03-01 | Siliconware Precision Industries Co Ltd | Semiconductor package having heat sink which can be anchored on the substrate |
US6423570B1 (en) | 2000-10-18 | 2002-07-23 | Intel Corporation | Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby |
KR100645755B1 (ko) | 2000-11-07 | 2006-11-13 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
US6777819B2 (en) | 2000-12-20 | 2004-08-17 | Siliconware Precision Industries Co., Ltd. | Semiconductor package with flash-proof device |
TW476147B (en) | 2001-02-13 | 2002-02-11 | Siliconware Precision Industries Co Ltd | BGA semiconductor packaging with through ventilator heat dissipation structure |
US6465280B1 (en) | 2001-03-07 | 2002-10-15 | Analog Devices, Inc. | In-situ cap and method of fabricating same for an integrated circuit device |
TW495943B (en) | 2001-04-18 | 2002-07-21 | Siliconware Precision Industries Co Ltd | Semiconductor package article with heat sink structure and its manufacture method |
US6686649B1 (en) | 2001-05-14 | 2004-02-03 | Amkor Technology, Inc. | Multi-chip semiconductor package with integral shield and antenna |
US6599779B2 (en) | 2001-09-24 | 2003-07-29 | St Assembly Test Service Ltd. | PBGA substrate for anchoring heat sink |
US20030067757A1 (en) | 2001-10-05 | 2003-04-10 | Richardson Patrick J. | Apparatus and method for shielding a device |
US6841413B2 (en) | 2002-01-07 | 2005-01-11 | Intel Corporation | Thinned die integrated circuit package |
US7633765B1 (en) | 2004-03-23 | 2009-12-15 | Amkor Technology, Inc. | Semiconductor package including a top-surface metal layer for implementing circuit features |
US7030469B2 (en) | 2003-09-25 | 2006-04-18 | Freescale Semiconductor, Inc. | Method of forming a semiconductor package and structure thereof |
TWI245389B (en) | 2003-10-02 | 2005-12-11 | Siliconware Precision Industries Co Ltd | Conductive trace structure and semiconductor package having the conductive trace structure |
JP3809168B2 (ja) | 2004-02-03 | 2006-08-16 | 株式会社東芝 | 半導体モジュール |
CN1774965A (zh) | 2004-03-30 | 2006-05-17 | 松下电器产业株式会社 | 模块元件及其制造方法 |
US7482686B2 (en) | 2004-06-21 | 2009-01-27 | Braodcom Corporation | Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same |
JP4453509B2 (ja) | 2004-10-05 | 2010-04-21 | パナソニック株式会社 | シールドケースを装着された高周波モジュールとこの高周波モジュールを用いた電子機器 |
US7629674B1 (en) | 2004-11-17 | 2009-12-08 | Amkor Technology, Inc. | Shielded package having shield fence |
US20060208347A1 (en) | 2005-03-17 | 2006-09-21 | Kim Kidon | Semiconductor device package |
US8186048B2 (en) | 2007-06-27 | 2012-05-29 | Rf Micro Devices, Inc. | Conformal shielding process using process gases |
US7451539B2 (en) | 2005-08-08 | 2008-11-18 | Rf Micro Devices, Inc. | Method of making a conformal electromagnetic interference shield |
US20070163802A1 (en) | 2006-01-19 | 2007-07-19 | Triquint Semiconductors, Inc. | Electronic package including an electromagnetic shield |
KR100714310B1 (ko) | 2006-02-23 | 2007-05-02 | 삼성전자주식회사 | 변압기 또는 안테나를 구비하는 반도체 패키지들 |
US7342303B1 (en) | 2006-02-28 | 2008-03-11 | Amkor Technology, Inc. | Semiconductor device having RF shielding and method therefor |
KR20080078483A (ko) * | 2007-02-23 | 2008-08-27 | 엘지이노텍 주식회사 | 전자파 차폐구조를 가지는 rf통신모듈 |
US7898066B1 (en) | 2007-05-25 | 2011-03-01 | Amkor Technology, Inc. | Semiconductor device having EMI shielding and method therefor |
SG148901A1 (en) | 2007-07-09 | 2009-01-29 | Micron Technology Inc | Packaged semiconductor assemblies and methods for manufacturing such assemblies |
US7745910B1 (en) | 2007-07-10 | 2010-06-29 | Amkor Technology, Inc. | Semiconductor device having RF shielding and method therefor |
US7902644B2 (en) | 2007-12-07 | 2011-03-08 | Stats Chippac Ltd. | Integrated circuit package system for electromagnetic isolation |
US7644676B2 (en) | 2008-02-11 | 2010-01-12 | Daewoo Shipbuilding & Marine Engineering Co., Ltd. | Storage tank containing liquefied natural gas with butane |
US8008753B1 (en) | 2008-04-22 | 2011-08-30 | Amkor Technology, Inc. | System and method to reduce shorting of radio frequency (RF) shielding |
US7741567B2 (en) * | 2008-05-19 | 2010-06-22 | Texas Instruments Incorporated | Integrated circuit package having integrated faraday shield |
CN101730377A (zh) | 2008-10-29 | 2010-06-09 | 鸿富锦精密工业(深圳)有限公司 | 耦合层及具有该耦合层的印刷电路板 |
KR101025408B1 (ko) | 2008-12-02 | 2011-03-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그의 제조 방법 |
US7799602B2 (en) * | 2008-12-10 | 2010-09-21 | Stats Chippac, Ltd. | Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure |
US8012868B1 (en) | 2008-12-15 | 2011-09-06 | Amkor Technology Inc | Semiconductor device having EMI shielding and method therefor |
US7851894B1 (en) | 2008-12-23 | 2010-12-14 | Amkor Technology, Inc. | System and method for shielding of package on package (PoP) assemblies |
US8299976B2 (en) | 2009-01-07 | 2012-10-30 | Audiovox Corporation | Omni-directional antenna in an hourglass-shaped vase housing |
US7960818B1 (en) | 2009-03-04 | 2011-06-14 | Amkor Technology, Inc. | Conformal shield on punch QFN semiconductor package |
US8030722B1 (en) | 2009-03-04 | 2011-10-04 | Amkor Technology, Inc. | Reversible top/bottom MEMS package |
US8623753B1 (en) | 2009-05-28 | 2014-01-07 | Amkor Technology, Inc. | Stackable protruding via package and method |
US8222538B1 (en) | 2009-06-12 | 2012-07-17 | Amkor Technology, Inc. | Stackable via package and method |
US8093691B1 (en) * | 2009-07-14 | 2012-01-10 | Amkor Technology, Inc. | System and method for RF shielding of a semiconductor package |
TWI393239B (zh) * | 2009-10-16 | 2013-04-11 | Advanced Semiconductor Eng | 具有內屏蔽體之封裝結構及其製造方法 |
US8536462B1 (en) | 2010-01-22 | 2013-09-17 | Amkor Technology, Inc. | Flex circuit package and method |
US8199518B1 (en) | 2010-02-18 | 2012-06-12 | Amkor Technology, Inc. | Top feature package and method |
US8946886B1 (en) | 2010-05-13 | 2015-02-03 | Amkor Technology, Inc. | Shielded electronic component package and method |
US8105872B2 (en) * | 2010-06-02 | 2012-01-31 | Stats Chippac, Ltd. | Semiconductor device and method of forming prefabricated EMI shielding frame with cavities containing penetrable material over semiconductor die |
JP5229276B2 (ja) | 2010-06-11 | 2013-07-03 | 株式会社村田製作所 | 回路モジュール |
JP2012019091A (ja) | 2010-07-08 | 2012-01-26 | Sony Corp | モジュールおよび携帯端末 |
TWI540698B (zh) * | 2010-08-02 | 2016-07-01 | 日月光半導體製造股份有限公司 | 半導體封裝件與其製造方法 |
US9137934B2 (en) | 2010-08-18 | 2015-09-15 | Rf Micro Devices, Inc. | Compartmentalized shielding of selected components |
US20120188727A1 (en) * | 2011-01-24 | 2012-07-26 | ADL Engineering Inc. | EMI Shielding in a Package Module |
US8872312B2 (en) | 2011-09-30 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | EMI package and method for making same |
US20140016293A1 (en) | 2012-07-13 | 2014-01-16 | Wisol Co., Ltd. | High frequency module having surface acoustic wave device and method for manufacturing the same |
US9144183B2 (en) | 2013-07-31 | 2015-09-22 | Universal Scientific Industrial (Shanghai) Co., Ltd. | EMI compartment shielding structure and fabricating method thereof |
JP5756500B2 (ja) | 2013-08-07 | 2015-07-29 | 太陽誘電株式会社 | 回路モジュール |
JP5622906B1 (ja) | 2013-08-09 | 2014-11-12 | 太陽誘電株式会社 | 回路モジュールの製造方法 |
JP5517378B1 (ja) | 2013-08-13 | 2014-06-11 | 太陽誘電株式会社 | 回路モジュール |
US9153920B2 (en) * | 2013-09-12 | 2015-10-06 | Apple Inc. | Plug connector having an over-molded contact assembly with a conductive plate between two sets of electrical contacts |
JP5576543B1 (ja) | 2013-09-12 | 2014-08-20 | 太陽誘電株式会社 | 回路モジュール |
US20150108621A1 (en) * | 2013-10-17 | 2015-04-23 | Eduard J. Pabst | Shielded device packages and related fabrication methods |
US9362234B2 (en) * | 2014-01-07 | 2016-06-07 | Freescale Semiconductor, Inc. | Shielded device packages having antennas and related fabrication methods |
US10624214B2 (en) * | 2015-02-11 | 2020-04-14 | Apple Inc. | Low-profile space-efficient shielding for SIP module |
US10032725B2 (en) * | 2015-02-26 | 2018-07-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
US10177095B2 (en) * | 2017-03-24 | 2019-01-08 | Amkor Technology, Inc. | Semiconductor device and method of manufacturing thereof |
-
2017
- 2017-03-24 US US15/469,008 patent/US10177095B2/en active Active
- 2017-04-14 TW TW111104070A patent/TWI817346B/zh active
- 2017-04-14 TW TW106112564A patent/TWI755389B/zh active
- 2017-04-14 TW TW112137449A patent/TW202404024A/zh unknown
- 2017-05-15 CN CN201720530684.5U patent/CN206976325U/zh active Active
- 2017-05-15 CN CN201710337523.9A patent/CN108630624A/zh active Pending
- 2017-07-05 KR KR1020170085225A patent/KR20180108368A/ko active Application Filing
-
2018
- 2018-08-02 US US16/053,310 patent/US10410973B2/en active Active
-
2019
- 2019-09-09 US US16/564,321 patent/US11063001B2/en active Active
-
2021
- 2021-07-12 US US17/372,850 patent/US20220077074A1/en active Pending
-
2023
- 2023-07-26 KR KR1020230097467A patent/KR20230116761A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US11063001B2 (en) | 2021-07-13 |
KR20180108368A (ko) | 2018-10-04 |
TW202220157A (zh) | 2022-05-16 |
CN206976325U (zh) | 2018-02-06 |
TW202404024A (zh) | 2024-01-16 |
KR20230116761A (ko) | 2023-08-04 |
US10410973B2 (en) | 2019-09-10 |
CN108630624A (zh) | 2018-10-09 |
US20220077074A1 (en) | 2022-03-10 |
TWI817346B (zh) | 2023-10-01 |
TWI755389B (zh) | 2022-02-21 |
US20180342465A1 (en) | 2018-11-29 |
US20180277489A1 (en) | 2018-09-27 |
US20200176392A1 (en) | 2020-06-04 |
US10177095B2 (en) | 2019-01-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI755389B (zh) | 半導體裝置及其製造方法 | |
US11901343B2 (en) | Semiconductor device with integrated heat distribution and manufacturing method thereof | |
KR102660697B1 (ko) | 반도체 장치 및 그 제조 방법 | |
TWI552265B (zh) | 形成孔穴於增進互連結構中以縮短晶粒之間訊號路徑之半導體裝置和方法 | |
TWI590347B (zh) | 形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料 | |
TWI705539B (zh) | 半導體封裝方法、半導體封裝和堆疊半導體封裝 | |
TWI553816B (zh) | 半導體元件以及在半導體晶粒上配置預先製造的遮蔽框架的方法 | |
TWI508226B (zh) | 在基板的孔穴中鑲嵌具有直通矽晶穿孔的晶粒用以扇入封裝疊加的電互連之半導體裝置和方法 | |
US20210296139A1 (en) | Semiconductor device with tiered pillar and manufacturing method thereof | |
US11114369B2 (en) | Semiconductor device and manufacturing method thereof | |
US20220293482A1 (en) | Semiconductor device and manufacturing method thereof | |
TWI707437B (zh) | 半導體裝置及其製造方法 | |
TWI842093B (zh) | 半導體裝置及其製造方法 |