TWI590347B - 形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料 - Google Patents

形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料 Download PDF

Info

Publication number
TWI590347B
TWI590347B TW100114246A TW100114246A TWI590347B TW I590347 B TWI590347 B TW I590347B TW 100114246 A TW100114246 A TW 100114246A TW 100114246 A TW100114246 A TW 100114246A TW I590347 B TWI590347 B TW I590347B
Authority
TW
Taiwan
Prior art keywords
substrate
barrier material
die attach
die
channel
Prior art date
Application number
TW100114246A
Other languages
English (en)
Other versions
TW201201297A (en
Inventor
李慶勳
張氣連
金俊東
Original Assignee
史達晶片有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 史達晶片有限公司 filed Critical 史達晶片有限公司
Publication of TW201201297A publication Critical patent/TW201201297A/zh
Application granted granted Critical
Publication of TWI590347B publication Critical patent/TWI590347B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Description

形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料
本發明大體上和半導體裝置有關，且更明確地說，本發明係關於形成圍繞基板上一晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流出之多餘的底部填充材料。
在現代的電子產品中經常會發現半導體裝置。半導體裝置會有不同數量與密度的電組件。舉例來說，離散式半導體裝置通常含有下面其中一種類型的電組件：發光二極體(Light Emitting Diode，LED)、小訊號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。積體式半導體裝置通常含有數百個至數百萬個電組件。積體式半導體裝置的範例包含：微控制器、微處理器、電荷耦合裝置(Charged-Coupled Device，CCD)、太陽能電池、以及數位微鏡裝置(Digital Micro-mirror Device，DMD)。
半導體裝置會實施各式各樣的功能，例如，高速計算、傳送與接收電磁訊號、控制電子裝置、將太陽光轉換成電能、以及產生電視顯示器的視覺投影。在娛樂領域、通訊領域、電力轉換領域、網路領域、電腦領域、以及消費性產品領域中皆會發現半導體裝置。在軍事應用、航空、自動車、工業控制器、以及辦公室設備中同樣會發現半導體裝置。
半導體裝置會利用半導體材料的電氣特性。半導體材料的原子結構會使得可藉由施加電場或基礎電流或是經由摻雜處理來操縱其導電性。摻雜會將雜質引入至該半導體材料之中，以便操縱及控制該半導體裝置的傳導性。
半導體裝置含有主動式電氣結構與被動式電氣結構。主動式結構(其包含雙極電晶體與場效電晶體)會控制電流的流動。藉由改變摻雜程度以及施加電場或基礎電流，該電晶體便會提高或限制電流的流動。被動式結構(其包含電阻器、電容器、以及電感器)會創造用以實施各式各樣電氣功能所需要的電壓和電流之間的關係。該等被動式結構與主動式結構會被電連接以形成讓該半導體裝置實施高速計算及其它實用功能的電路。
半導體裝置通常會使用兩種複雜的製程來製造，也就是，前端製造以及後端製造，每一者皆可能涉及數百道步驟。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。每一個晶粒通常為相同並且含有藉由電連接主動式組件和被動式組件而形成的電路。後端製造則涉及從已完成的晶圓中切割個別的晶粒並且封裝該晶粒，用以提供結構性支撐及環境隔離。
半導體製造的其中一個目標便係生產較小的半導體裝置。較小的裝置通常會消耗較少電力，具有較高效能，並且能夠更有效地生產。此外，較小的半導體裝置還具有較小的覆蓋面積，這係較小的末端產品所需要的。藉由改善前端製程可以達成較小的晶粒尺寸，從而導致具有較小以及較高密度之主動式組件和被動式組件的晶粒。後端製程可以藉由改善電互連材料及封裝材料而導致具有較小覆蓋面積的半導體裝置封裝。
一半導體晶粒或封裝通常會被鑲嵌在一基板或PCB。於覆晶類型半導體晶粒的情況中，形成在該晶粒之主動表面上的凸塊會以冶煉法來製作並且會被電連接至該基板上的接觸觸墊。該半導體晶粒和基板之間的空隙會被一底部填充材料填充，用以達到結構性支撐及環境隔離的目的。施予正確數量的底部填充材料極難控制。多餘的底部填充材料通常會溢出或是向外流出，越過該半導體晶粒的覆蓋面積。多餘的底部填充材料可能會不小心蓋住該基板的其它部分，例如，靠近該晶粒但是位於該晶粒之覆蓋面積外面的接觸觸墊。在該半導體晶粒附近會形成屏障材料，以便設法阻隔該多餘的底部填充材料。由於很難施予正確數量的底部填充材料的關係，單獨使用屏障材料通常不足以控制多餘的底部填充材料向外流出。
本技術領域需要控制多餘的底部填充材料從基板的晶粒附接區域向外流出。據此，於其中一實施例中，本發明係一種製造半導體裝置的方法，其包括下面步驟：提供一基板，其在該基板內部有一晶粒附接區域並且在該晶粒附接區域附近有接觸觸墊區域，而且在該基板的一表面上於該晶粒附接區域和接觸觸墊區域之間會有流動控制區域；以及在該基板的該表面中於該流動控制區域裡面形成一第一通道。該第一通道會延伸圍繞該晶粒附接區域的周圍。該方法進一步包含下面步驟：於該流動控制區域裡面形成和該第一通道相鄰的第一屏障材料；將一半導體晶粒鑲嵌在該基板的該晶粒附接區域；以及於該半導體晶粒和基板之間沉積一底部填充材料。該第一通道和第一屏障材料會控制該底部填充材料之向外流出，以便防止多餘的底部填充材料覆蓋該接觸觸墊區域。
於另一實施例中，本發明係一種製造半導體裝置的方法，其包括下面步驟：提供一基板，其在該基板內部有一晶粒附接區域並且在該晶粒附接區域附近有接觸觸墊區域，而且於該晶粒附接區域和接觸觸墊區域之間會有流動控制區域；在該基板中於該流動控制區域裡面形成一第一通道；於該流動控制區域裡面形成和該第一通道相鄰的第一屏障材料；將一半導體晶粒鑲嵌在該基板的該晶粒附接區域；以及於該半導體晶粒和基板之間沉積一底部填充材料。該第一通道和第一屏障材料會控制該底部填充材料之向外流出，以便防止多餘的底部填充材料覆蓋該接觸觸墊區域。
於另一實施例中，本發明係一種製造半導體裝置的方法，其包括下面步驟：提供一基板，其具有一晶粒附接區域；在該基板中於該晶粒附接區域附近形成一第一通道；形成和該第一通道相鄰的第一屏障材料；將一半導體晶粒鑲嵌在該基板的該晶粒附接區域；以及於該半導體晶粒和基板之間沉積一底部填充材料。該第一通道和第一屏障材料會控制多餘的底部填充材料之向外流出。
於另一實施例中，本發明係一種半導體裝置，其包括：一基板，其具有一晶粒附接區域並且在該晶粒附接區域附近有接觸觸墊區域。一第一通道會於該晶粒附接區域和接觸觸墊區域之間被形成在該基板之中。屏障材料會於該晶粒附接區域和接觸觸墊區域之間被形成和該第一通道相鄰。一半導體晶粒會被鑲嵌在該基板的該晶粒附接區域。一底部填充材料會被沉積在該半導體晶粒和基板之間。該第一通道和第一屏障材料會控制該底部填充材料之向外流出，以便防止多餘的底部填充材料覆蓋該接觸觸墊區域。
下面的說明書中會參考圖式於一或多個實施例中來說明本發明，於該等圖式中，相同的符號代表相同或雷同的元件。雖然本文會以達成本發明之目的的最佳模式來說明本發明；不過，熟習本技術的人士便會明白，本發明希望涵蓋受到下面揭示內容及圖式支持的隨附申請專利範圍及它們的等效範圍所定義的本發明的精神與範疇內可能併入的替代例、修正例、以及等效例。
半導體裝置通常會使用兩種複雜的製程來製造：前端製造和後端製造。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。該晶圓上的每一個晶粒皆含有主動式電組件和被動式電組件，它們會被電連接而形成功能性電路。主動式電組件(例如電晶體與二極體)能夠控制電流的流動。被動式電組件(例如電容器、電感器、電阻器、以及變壓器)會創造用以實施電路功能所需要的電壓和電流之間的關係。
被動式組件和主動式組件會藉由一連串的製程步驟被形成在該半導體晶圓的表面上方，該等製程步驟包含：摻雜、沉積、光微影術、蝕刻、以及平坦化。摻雜會藉由下面的技術將雜質引入至半導體材料之中，例如：離子植入或是熱擴散。摻雜製程會修正主動式裝置中半導體材料的導電性，將該半導體材料轉換成絕緣體、導體，或是響應於電場或基礎電流來動態改變半導體材料傳導性。電晶體含有不同類型和不同摻雜程度的多個區域，它們會在必要時被排列成用以在施加該電場或基礎電流時讓該電晶體會提高或限制電流的流動。
主動式組件和被動式組件係由具有不同電氣特性的多層材料所構成。該等層能夠藉由各式各樣的沉積技術來形成，該等沉積技術部分取決於要被沉積的材料的類型。舉例來說，薄膜沉積可能包含：化學氣相沉積(Chemical Vapor Deposition，CVD)製程、物理氣相沉積(Physical Vapor Deposition，PVD)製程、電解質電鍍製程、以及無電極電鍍製程。每一層通常都會被圖樣化，以便形成下面的一部分：主動式組件、被動式組件、或是組件之間的電連接線。
該等層能夠利用光微影術來圖樣化，其涉及在要被圖樣化的層的上方沉積光敏材料，舉例來說，光阻。一圖樣會利用光從一光罩處被轉印至該光阻。該光阻圖樣中受到光作用的部分會利用溶劑移除，從而露出下方層之中要被圖樣化的部分。該光阻中的剩餘部分會被移除，從而留下一已圖樣化層。或者，某些類型的材料會利用無電極電鍍以及電解質電鍍之類的技術，藉由將該材料直接沉積至先前沉積/蝕刻製程所形成的區域或空隙之中而被圖樣化。
在一既有圖樣的上方沉積一薄膜材料可能會擴大下方圖樣並且產生一不均勻平坦的表面。生產較小且更密集封裝的主動式組件和被動式組件需要用到均勻平坦的表面。平坦化作用可用來從晶圓的表面處移除材料，並且產生均勻平坦的表面。平坦化作用可用於移除晶圓表面的材料並且產生一均勻平坦的表面。平坦化作用涉及利用一研磨墊來研磨晶圓的表面。有磨蝕作用的材料以及腐蝕性的化學藥劑會在研磨期間被加到晶圓的表面。化學藥劑的磨蝕性作用及腐蝕性作用所組成的組合式機械作用會移除任何不規律的拓樸形狀，從而產生一均勻平坦的表面。
後端製造係指將已完成的晶圓裁切或切割成個別晶粒，並且接著封裝該晶粒，以達結構性支撐及環境隔離的效果。為切割晶粒，晶圓會沿著該晶圓中被稱為切割道(saw street)或切割線(scribe)的非功能性區域形成刻痕並且折斷。該晶圓會利用雷射裁切工具或鋸片來進行切割。經過切割之後，個別晶粒便會被鑲嵌至包含接針或接觸觸墊的封裝基板，以便和其它系統組件進行互連。被形成在該半導體晶粒上方的接觸觸墊接著會被連接至該封裝裡面的接觸觸墊。該等電連接線可利用焊料凸塊、短柱凸塊、導電膏、或是焊線來製成。一囊封劑或是其它模造材料會被沉積在該封裝的上方，用以提供物理性支撐和電隔離。接著，該已完成的封裝便會被插入一電氣系統之中並且讓其它系統組件可取用該半導體裝置的功能。
圖1圖解一電子裝置50，其具有一晶片載體基板或是印刷電路板(Printed Circuit Board，PCB)52，在其表面上鑲嵌著複數個半導體封裝。電子裝置50可能具有某一類型的半導體封裝或是多種類型的半導體封裝，端視應用而定。為達解釋目的，圖1中顯示不同類型的半導體封裝。
電子裝置50可能係一單機型系統，其會使用該等半導體封裝來實施一或多項電氣功能。或者，電子裝置50亦可能係一較大型系統中的一子組件。舉例來說，電子裝置50可能係一圖形卡、一網路介面卡、或是能夠被插入一電腦之中的其它訊號處理卡。該半導體封裝可能包含：微處理器、記憶體、特定應用積體電路(Application Specific Integrated Circuits，ASIC)、邏輯電路、類比電路、射頻電路、離散式裝置、或是其它半導體晶粒或電組件。
在圖1中，PCB 52提供一通用基板，用以結構性支撐及電互連被鑲嵌在該PCB之上的半導體封裝。多條導體訊號線路54會利用下面製程被形成在PCB 52的一表面上方或是多層裡面：蒸發製程、電解質電鍍製程、無電極電鍍製程、網印製程、或是其它合宜的金屬沉積製程。訊號線路54會在該等半導體封裝、被鑲嵌的組件、以及其它外部系統組件中的每一者之間提供電通訊。線路54還會提供連接至每一個該等半導體封裝的電力連接線及接地連接線。
於某些實施例中，一半導體裝置會有兩個封裝層。第一層封裝係一種用於以機械方式及電氣方式將該半導體晶粒附接至一中間載板的技術。第二層封裝則涉及以機械方式及電氣方式將該中間載板附接至該PCB。於其它實施例中，一半導體裝置可能僅有該第一層封裝，其中，該晶粒會以機械方式及電氣方式直接被鑲嵌至該PCB。
為達解釋目的，圖中在PCB 52之上顯示數種類型的第一層封裝，其包含：焊線封裝56以及覆晶58。除此之外，圖中還顯示被鑲嵌在PCB 52之上的數種類型第二層封裝，其包含：球柵陣列(Ball Grid Array，BGA)60；凸塊晶片載板(Bump Chip Carrier，BCC)62；雙直列封裝(Dual In-line Package，DIP)64；平台格柵陣列(Land Grid Array，LGA)66；多晶片模組(Multi-Chip Module，MCM)68；方形扁平無導線封裝(Quad Flat Non-leaded package，QFN)70；以及方形扁平封裝72。端視系統需求而定，被配置成具有第一層封裝樣式和第二層封裝樣式之任何組合以及其它電子組件的各種半導體封裝的任何組合皆能夠被連接至PCB 52。於某些實施例中，電子裝置50包含單一附接半導體封裝；而其它實施例則可能需要多個互連封裝。藉由在單一基板上方組合一或多個半導體封裝，製造商便能夠將事先製成的組件併入電子裝置和系統之中。因為該等半導體封裝包含精密的功能，所以，電子裝置能夠使用較便宜的組件及有效率的製程來製造。所產生的裝置比較不可能失效而且製造價格較低廉，從而會降低消費者的成本。
圖2a至2c所示的係示範性半導體封裝。圖2a所示的係被鑲嵌在PCB 52之上的DIP 64的進一步細節。半導體晶粒74包含一含有類比電路或數位電路的主動區，該等類比電路或數位電路會被施行為被形成在該晶粒裡面的主動式裝置、被動式裝置、導體層、以及介電層，並且會根據該晶粒的電氣設計來進行電互連。舉例來說，該電路可能包含被形成在半導體晶粒74之主動區裡面的一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。接觸觸墊76係一或多層導體材料(例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、或是銀(Ag))，並且會被電連接至形成在半導體晶粒74裡面的電路元件。在DIP 64的組裝期間，半導體晶粒74會利用一金-矽共熔合金層或是膠黏材料(例如熱環氧樹脂或是環氧樹脂)被鑲嵌至一中間載板78。該封裝主體包含一絕緣封裝材料，例如聚合物或是陶瓷。導體導線80以及焊線82會在半導體晶粒74與PCB 52之間提供電互連。囊封劑84會被沉積在該封裝的上方，藉由防止濕氣和粒子進入該封裝並污染晶粒74或焊線82而達到環境保護的目的。
圖2b所示的係被鑲嵌在PCB 52之上的BCC 62的進一步細節。半導體晶粒88會利用底部填充材料或環氧樹脂膠黏材料92被鑲嵌在載板90的上方。焊線94會在接觸觸墊96與98之間提供第一層封裝互連。模造化合物或囊封劑100會被沉積在半導體晶粒88和焊線94的上方，用以為該裝置提供物理性支撐以及電隔離效果。多個接觸觸墊102會利用合宜的金屬沉積製程(例如電解質電鍍或無電極電鍍)被形成在PCB 52的一表面上方，以便防止氧化。多個接觸觸墊102會被電連接至PCB 52之中的一或多條導體訊號線路54。多個凸塊104會被形成在BCC 62的接觸觸墊98和PCB 52的接觸觸墊102之間。
在圖2c中，半導體晶粒58會利用一覆晶樣式的第一層封裝以面朝下的方式被鑲嵌至中間載板106。半導體晶粒58的主動區108含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計所形成的主動式裝置、被動式裝置、導體層、以及介電層。舉例來說，該電路可能包含被形成在主動區108裡面的一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。半導體晶粒58會經由多個凸塊110以電氣方式及機械方式被連接至載板106。
BGA 60會利用多個凸塊112，以BGA樣式的第二層封裝以電氣方式及機械方式被連接至PCB 52。半導體晶粒58會經由凸塊110、訊號線114、以及凸塊112被電連接至PCB 52之中的導體訊號線路54。一模造化合物或囊封劑116會被沉積在半導體晶粒58和載板106的上方，用以為該裝置提供物理性支撐以及電隔離效果。該覆晶半導體裝置會提供一條從半導體晶粒58上的主動式裝置至PCB 52上的傳導軌的短電傳導路徑，以便縮短訊號傳播距離、降低電容、並且改善整體電路效能。於另一實施例中，該半導體晶粒58會利用覆晶樣式的第一層封裝以機械方式及電氣方式直接被連接至PCB 52，而沒有中間載板106。
圖3a至3G所示的係，配合圖1及2a至2c，用以在形成一圍繞一基板上之晶粒附接區域之相鄰的通道及屏障材料的製程，以便控制多餘的底部填充材料之向外流出。圖3a所示的係一基板或PCB 120，其具有頂端表面122和反向的底部表面124。基板120包含被形成在絕緣或介電材料130上方和裡面的多個水平導體層126以及垂直導體層128。此外，複數個接觸觸墊132還會被形成在基板120的頂端表面122中。基板120會提供結構性支撐並且經由導體層126和128以及接觸觸墊132為一半導體晶粒提供電互連效果。
在圖3b中，基板120的頂端表面122具有一被指定用來鑲嵌半導體晶粒的晶粒附接區域138以及被接觸觸墊132佔據的接觸觸墊區域139。該晶粒附接區域138通常係位於基板120的內部空間裡。接觸觸墊區域139則圍繞晶粒附接區域138，位於該半導體晶粒的覆蓋面積外面，舉例來說，圍繞基板120的周圍。位於晶粒附接區域138和接觸觸墊區域139之間的流動控制區域135則被指定用來控制多餘的底部填充材料之向外流出。一溝槽或通道134會利用鋸片或雷射裁切工具136被裁切至基板120的絕緣材料130之中。通道134會部分或完全被形成在流動控制區域135裡面，也就是，介於晶粒附接區域138和接觸觸墊區域139之間，圍繞晶粒附接區域138的周圍。
在圖3c中，一屏障材料140會被形成在流動控制區域135裡面，相鄰於通道134。於此情況中，屏障材料140會部分或完全被形成圍繞通道134的周圍，也就是，被形成在該通道中靠近接觸觸墊區域139的側邊上。屏障材料140可能係防焊漆、黏著劑、絕緣材料、聚合物、金屬、或是其它合宜的屏蔽材料。屏障材料140會相依於材料而利用下面製程被形成：網印製程、電解質電鍍製程、無電極電鍍製程、噴塗製程、或是其它合宜的沉積製程。於其中一實施例中，通道134伸入絕緣層130之中的深度最小值為5微米(μm)，而屏障材料140延伸在頂端表面122之上的高度最小值為5μm。
圖3d所示的係基板120的俯視圖，其具有被形成圍繞晶粒附接區域138之周圍的通道134以及被形成圍繞靠近接觸觸墊區域139之通道134的周圍的屏障材料140。通道134和屏障材料140兩者皆位於流動控制區域135裡面。
圖3e所示的係一半導體晶粒或組件144，其具有被形成在向下面朝基板120的主動表面148上方的多個接觸觸墊146。複數個凸塊150會被形成在接觸觸墊146的上方。主動表面148含有類比電路或數位電路，該等類比電路或數位電路會被施行為被形成在該晶粒裡面的主動式裝置、被動式裝置、導體層、以及介電層，並且會根據該晶粒的電氣設計與功能來進行電互連。舉例來說，該電路可能包含被形成在主動表面148裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，數位訊號處理器(Digital Signal Processor，DSP)、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒144可能還含有用於RF訊號處理的IPD，例如，電感器、電容器、以及電阻器。
在圖3f中，半導體晶粒144會對齊晶粒附接區域138並且藉由回焊凸塊150用於以冶煉方式及電氣方式將該等凸塊連接至導體層126而被鑲嵌至基板120。於其中一實施例中，半導體晶粒144係一覆晶類型半導體晶粒。或者，一封裝上封裝(Package-On-Package，PoP)半導體裝置亦能夠被鑲嵌至基板120的晶粒附接區域138。多個接觸觸墊132會被電連接至導體層126和128，端視半導體晶粒144的電氣設計和功能而定。接觸觸墊132會從基板120至外部電路組件提供額外的電互連。
在圖3g中，一底部填充材料154(例如，環氧樹脂或黏著劑)會利用點膠機156被沉積在基板120和半導體晶粒144之間。通道134和屏障材料140會控制向外流的底部填充材料154，以便防止多餘的底部填充材料到達接觸觸墊區域139並覆蓋接觸觸墊132。通道134的深度和屏障材料140的高度會經過選擇以控制向外流之多餘的底部填充材料154。圖3h所示的係用於控制向外流之多餘的底部填充材料154的通道134和屏障材料140的俯視圖。接觸觸墊132仍然沒有底部填充材料154，以便從基板120至外部組件會有良好的電連接效果。
一導電凸塊材料會利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程被沉積在形成於底部表面124上方的導體層126的上方。該凸塊材料可能係Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導體層126。於其中一實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球狀的丸體或凸塊158。於某些應用中，凸塊158會被二次回焊，以便改善和導體層126的電接觸效果。該等凸塊也能夠被壓縮焊接至導體層126。凸塊158代表能夠被形成在導體層126上方的其中一種類型的互連結構。該互連結構亦能夠使用焊線、短柱凸塊、微凸塊、或是其它電互連線。
該通道和屏障材料的另一實施例顯示在圖4a中。接續圖3a中所示的結構，一溝槽或通道160會利用鋸片或雷射裁切工具被裁切至基板120的絕緣材料130之中，雷同於圖3b。通道160會部分或完全被形成在流動控制區域135裡面，圍繞晶粒附接區域138的周圍。
一屏障材料164會被形成在流動控制區域135裡面，相鄰於通道160。於此情況中，屏障材料164會部分或完全被形成圍繞晶粒附接區域138的周圍，也就是，被形成在該通道中靠近該晶粒附接區域的側邊上。屏障材料164可能係防焊漆、黏著劑、絕緣材料、聚合物、金屬、或是其它合宜的屏蔽材料。屏障材料164會相依於材料而利用下面製程被形成：網印製程、電解質電鍍製程、無電極電鍍製程、噴塗製程、或是其它合宜的沉積製程。於其中一實施例中，通道160伸入絕緣層130之中的深度最小值為5μm，而屏障材料164延伸在頂端表面122之上的高度最小值為5μm。
雷同於圖3e，一半導體晶粒或組件166具有被形成在向下面朝基板120的主動表面170上方的多個接觸觸墊168。複數個凸塊172會被形成在接觸觸墊168的上方。主動表面170含有類比電路或數位電路，該等類比電路或數位電路會被施行為被形成在該晶粒裡面的主動式裝置、被動式裝置、導體層、以及介電層，並且會根據該晶粒的電氣設計與功能來進行電互連。舉例來說，該電路可能包含被形成在主動表面170裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒166可能還含有用於RF訊號處理的IPD，例如，電感器、電容器、以及電阻器。
半導體晶粒166會對齊晶粒附接區域138並且藉由回焊凸塊172用於以冶煉方式及電氣方式將該等凸塊連接至導體層126而被鑲嵌至基板120。於其中一實施例中，半導體晶粒166係一覆晶類型半導體晶粒。或者，一PoP半導體裝置亦能夠被鑲嵌至基板120的晶粒附接區域138。複數個凸塊174會被形成在底部表面124上的導體層126的上方。多個接觸觸墊132會被電連接至導體層126和128，端視半導體晶粒166的電氣設計和功能而定。接觸觸墊132會從基板120至外部電路組件提供額外的電互連。
一底部填充材料176(例如，環氧樹脂或黏著劑)會利用一點膠機被沉積在基板120和半導體晶粒166之間，雷同於圖3g。通道160和屏障材料164會控制向外流的底部填充材料176，以便防止多餘的底部填充材料到達接觸觸墊區域139並覆蓋接觸觸墊132。通道160的深度和屏障材料164的高度會經過選擇以控制向外流之多餘的底部填充材料176。圖4b所示的係用於控制向外流之多餘的底部填充材料176的通道160和屏障材料164的俯視圖。接觸觸墊132仍然沒有底部填充材料176，以便從基板120至外部組件會有良好的電連接效果。
該通道和屏障材料的另一實施例顯示在圖5a中。接續圖3a中所示的結構，一溝槽或通道180會利用鋸片或雷射裁切工具被裁切至基板120的絕緣材料130之中，雷同於圖3b。通道180會部分或完全被形成在流動控制區域135裡面，圍繞晶粒附接區域138的周圍。
一屏障材料184會被形成在流動控制區域135裡面，相鄰於通道180。於此情況中，屏障材料184會部分或完全被形成圍繞晶粒附接區域138的周圍，也就是，被形成在該通道中靠近該晶粒附接區域的側邊上。一屏障材料185會被形成在流動控制區域135裡面，部分或完全圍繞和屏障材料184反向的通道180的周圍，也就是，被形成在該通道中靠近該接觸觸墊區域139的側邊上。屏障材料184和185可能係防焊漆、黏著劑、絕緣材料、聚合物、金屬、或是其它合宜的屏蔽材料。屏障材料184和185會相依於材料而利用下面製程被形成：網印製程、電解質電鍍製程、無電極電鍍製程、噴塗製程、或是其它合宜的沉積製程。於其中一實施例中，通道180伸入絕緣層130之中的深度最小值為5μm，而屏障材料184和185延伸在頂端表面122之上的高度最小值為5μm。
雷同於圖3e，一半導體晶粒或組件186具有被形成在向下面朝基板120的主動表面190上方的多個接觸觸墊188。複數個凸塊192會被形成在接觸觸墊188的上方。主動表面190含有類比電路或數位電路，該等類比電路或數位電路會被施行為被形成在該晶粒裡面的主動式裝置、被動式裝置、導體層、以及介電層，並且會根據該晶粒的電氣設計與功能來進行電互連。舉例來說，該電路可能包含被形成在主動表面190裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒186可能還含有用於RF訊號處理的IPD，例如，電感器、電容器、以及電阻器。
半導體晶粒186會對齊晶粒附接區域138並且藉由回焊凸塊192用於以冶煉方式及電氣方式將該等凸塊連接至導體層126而被鑲嵌至基板120。於其中一實施例中，半導體晶粒186係一覆晶類型半導體晶粒。或者，一PoP半導體裝置亦能夠被鑲嵌至基板120的晶粒附接區域138。複數個凸塊194會被形成在底部表面124上的導體層126的上方。多個接觸觸墊132會被電連接至導體層126和128，端視半導體晶粒186的電氣設計和功能而定。接觸觸墊132會從基板120至外部電路組件提供額外的電互連。
一底部填充材料196(例如，環氧樹脂或黏著劑)會利用一點膠機被沉積在基板120和半導體晶粒186之間，雷同於圖3g。通道180和屏障材料184與185會控制向外流的底部填充材料196，以便防止多餘的底部填充材料到達接觸觸墊區域139並覆蓋接觸觸墊132。通道180的深度和屏障材料184與185的高度會經過選擇以控制向外流之多餘的底部填充材料196。圖5b所示的係用於控制向外流之多餘的底部填充材料196的通道180和屏障材料184與185的俯視圖。接觸觸墊132仍然沒有底部填充材料196，以便從基板120至外部組件會有良好的電連接效果。
該通道和屏障材料的另一實施例顯示在圖6a中。接續圖3a中所示的結構，一溝槽或通道200會利用鋸片或雷射裁切工具被裁切至基板120的絕緣材料130之中，雷同於圖3b。另一通道201會被裁切至基板120的絕緣材料130之中，圍繞靠近接觸觸墊區域139的通道200的周圍，其和通道200相隔一分離距離。通道200和201會部分或完全被形成在流動控制區域135裡面，圍繞晶粒附接區域138的周圍。
一屏障材料204會被形成在流動控制區域135裡面，部分或完全圍繞通道200和201之間的分離距離。屏障材料204可能係防焊漆、黏著劑、絕緣材料、聚合物、金屬、或是其它合宜的屏蔽材料。屏障材料204會相依於材料而利用下面製程被形成：網印製程、電解質電鍍製程、無電極電鍍製程、噴塗製程、或是其它合宜的沉積製程。於其中一實施例中，通道200和201伸入絕緣層130之中的深度最小值為5μm，而屏障材料204延伸在頂端表面122之上的高度最小值為5μm。
雷同於圖3e，一半導體晶粒或組件206具有被形成在向下面朝基板120的主動表面210上方的多個接觸觸墊208。複數個凸塊212會被形成在接觸觸墊208的上方。主動表面210含有類比電路或數位電路，該等類比電路或數位電路會被施行為被形成在該晶粒裡面的主動式裝置、被動式裝置、導體層、以及介電層，並且會根據該晶粒的電氣設計與功能來進行電互連。舉例來說，該電路可能包含被形成在主動表面210裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒206可能還含有用於RF訊號處理的IPD，例如，電感器、電容器、以及電阻器。
半導體晶粒206會對齊晶粒附接區域138並且藉由回焊凸塊212用於以冶煉方式及電氣方式將該等凸塊連接至導體層126而被鑲嵌至基板120。於其中一實施例中，半導體晶粒206係一覆晶類型半導體晶粒。或者，一PoP半導體裝置亦能夠被鑲嵌至基板120的晶粒附接區域138。複數個凸塊214會被形成在底部表面124上的導體層126的上方。多個接觸觸墊132會被電連接至導體層126和128，端視半導體晶粒206的電氣設計和功能而定。接觸觸墊132會從基板120至外部電路組件提供額外的電互連。
一底部填充材料216(例如，環氧樹脂或黏著劑)會利用一點膠機被沉積在基板120和半導體晶粒206之間，雷同於圖3g。通道200和201以及屏障材料204會控制向外流的底部填充材料216，以便防止多餘的底部填充材料到達接觸觸墊區域139並覆蓋接觸觸墊132。通道200和201的深度以及屏障材料204的高度會經過選擇以控制向外流之多餘的底部填充材料216。圖6b所示的係用於控制向外流之多餘的底部填充材料216的200和201以及屏障材料204的俯視圖。接觸觸墊132仍然沒有底部填充材料216，以便從基板120至外部組件會有良好的電連接效果。
雖然本文已經詳細解釋過本發明的一或多個實施例；不過，熟練的技術人士便會明白，可以對該些實施例進行修正與改變，其並不會脫離後面申請專利範圍中所提出的本發明的範疇。
50．．．電子裝置
52．．．印刷電路板(PCB)
54．．．線路
56．．．焊線封裝
58．．．覆晶
60．．．球柵陣列(BGA)
62．．．凸塊晶片載板(BCC)
64．．．雙直列封裝(DIP)
66．．．平台格柵陣列(LGA)
68．．．多晶片模組(MCM)
70．．．方形扁平無導線封裝(QFN)
72．．．方形扁平封裝
74．．．半導體晶粒
76．．．接觸觸墊
78．．．中間載板
80．．．導體導線
82．．．焊線
84．．．囊封劑
88．．．半導體晶粒
90．．．載板
92．．．膠黏材料
94．．．焊線
96．．．接觸觸墊
98．．．接觸觸墊
100．．．模造化合物或囊封劑
102．．．接觸觸墊
104．．．凸塊
106．．．中間載板
108．．．主動區
110．．．凸塊
112．．．凸塊
114．．．訊號線
116．．．模造化合物或囊封劑
120．．．基板或PCB
122．．．頂端表面
124．．．底部表面
126．．．水平導體層
128．．．垂直導體層
130．．．絕緣或介電材料
132．．．接觸觸墊
134．．．溝槽或通道
135．．．流動控制區域
136．．．鋸片或雷射裁切工具
138．．．晶粒附接區域
139．．．接觸觸墊區域
140．．．屏障材料
144．．．半導體晶粒或組件
146．．．接觸觸墊
148．．．主動表面
150．．．凸塊
154．．．底部填充材料
156．．．點膠機
158．．．球狀的丸體或凸塊
160．．．溝槽或通道
164．．．屏障材料
166．．．半導體晶粒或組件
168．．．接觸觸墊
170．．．主動表面
172．．．凸塊
174．．．凸塊
176．．．底部填充材料
180．．．溝槽或通道
184,185．．．屏障材料
186．．．半導體晶粒
188．．．接觸觸墊
190．．．主動表面
192．．．凸塊
194．．．凸塊
196．．．底部填充材料
200．．．溝槽或通道
201．．．通道
204．．．屏障材料
206．．．半導體晶粒或組件
208．．．接觸觸墊
210．．．主動表面
212．．．凸塊
214．．．凸塊
216．．．底部填充材料
圖1所示的係一PCB，在其表面上鑲嵌著不同類型的封裝；
圖2a至2c所示的係被鑲嵌至該PCB的代表性半導體封裝的進一步細節；
圖3a至3h所示的係用以形成圍繞一基板上之晶粒附接區域之相鄰的通道和屏障材料的製程，用以控制多餘的底部填充材料之向外流出；
圖4a至4b所示的係圍繞該晶粒附接區域之相鄰的通道和屏障材料的另一實施例；
圖5a至5b所示的係相鄰於圍繞該晶粒附接區域之通道的兩種屏障材料；以及
圖6a至6b所示的係相鄰於圍繞該晶粒附接區域之屏障材料的兩條通道。
120．．．基板或PCB
122．．．頂端表面
124．．．底部表面
126．．．水平導體層
128．．．垂直導體層
130．．．絕緣或介電材料
132．．．接觸觸墊
134．．．溝槽或通道
135．．．流動控制區域
136．．．鋸片或雷射裁切工具
138．．．晶粒附接區域
139．．．接觸觸墊區域
140．．．屏障材料
144．．．半導體晶粒或組件
146．．．接觸觸墊
148．．．主動表面
150．．．凸塊
154．．．底部填充材料
156．．．點膠機
158．．．球狀的丸體或凸塊

Claims (6)

  1. 一種製造半導體裝置的方法，其包括：提供一基板，其具有在該基板的一第一表面上的一晶粒附接區域以及在該基板的該第一表面上的複數個接觸觸墊圍繞該晶粒附接區域以及被形成穿透該基板的複數個導體通孔；在形成該些接觸觸墊之後，形成一第一通道部分地進入該基板的該第一表面到5微米的深度，該第一通道在該晶粒附接區域和接觸觸墊之間的一流動控制區域內且完全圍繞該晶粒附接區域；形成5微米高度的一第一屏障材料於該基板的該第一表面之上，該第一屏障材料於該第一通道和接觸觸墊之間的該流動控制區域內且完全圍繞該晶粒附接區域；形成5微米高度的一第二屏障材料於該基板的該第一表面之上，該第二屏障材料於該第一通道和晶粒附接區域之間的該流動控制區域內；將一半導體晶粒安置於該基板的該晶粒附接區域上；於該半導體晶粒和基板之間沉積一底部填充材料，其中，該第一通道、第一屏障材料和第二屏障材料會控制該底部填充材料之向外流出以控制該底部填充材料留在該第一屏障材料之一側表面之內並且防止該底部填充材料到達該第一屏障材料的一頂表面；以及形成複數個互連結構於該基板的一第二表面上，該第二表面相對於該基板的該第一表面，並且該複數個互連結 構電性地連接至該複數個導體通孔。
  2. 一種製造半導體裝置的方法，其包括：提供一基板，其具有在該基板的一第一表面上的一晶粒附接區域以及在該基板之該第一表面上的一接觸觸墊；在形成該接觸觸墊之後形成一第一通道部分地進入該基板的該第一表面到5微米的深度，該第一通道在該晶粒附接區域和接觸觸墊之間且圍繞該晶粒附接區域；以及形成5微米高度的一第一屏障材料於該基板之該第一表面上，該第一屏障材料在晶粒附接區域和相鄰於該第一通道的接觸觸墊之間且圍繞該晶粒附接區域；安置一半導體晶粒在該基板的該晶粒附接區域之上；以及沉積一底部填充材料於該半導體晶粒和基板之間，其中該第一通道和該第一屏障材料控制該底部填充材料的流出使得該底部填充材料留在該第一屏障材料之一側表面之內並且防止該底部填充材料到達該第一屏障材料的一頂表面。
  3. 如申請專利範圍第2項的方法，其進一步包含在該第一通道和接觸觸墊之間形成該第一屏障材料。
  4. 如申請專利範圍第2項的方法，其進一步包含在該晶粒附接區域和接觸觸墊之間的該基板中形成一第二通道。
  5. 如申請專利範圍第2項的方法，其進一步包含在該晶粒附接區域和接觸觸墊之間的該基板上形成一第二屏障材料。
  6. 一種半導體裝置，其包括：一基板，其具有在該基板的一第一表面上的晶粒附接區域以及在該基板之該第一表面上的一接觸觸墊；一第一通道，其會被形成部分地進入在晶粒附接區域和接觸觸墊之間的該基板的該第一表面之中且完全地圍繞該晶粒附接區域；一第一屏障材料，其會被形成在晶粒附接區域和接觸觸墊之間的該基板之該第一表面上且完全地圍繞該晶粒附接區域；一第二屏障材料，其被形成在該第一通道和該晶粒附接區域之間的一流動控制區域之內的該基板之該第一表面之上；一半導體晶粒，其會被安置在該基板的該晶粒附接區域之上；以及一底部填充材料，其會被沉積在該半導體晶粒和基板之間，其中該第一通道、第一屏障材料和一第二屏障材料控制該底部填充材料留在該第一屏障材料的一側表面之內且該第一屏障材料的一頂表面沒有該底部填充材料。
TW100114246A 2010-04-27 2011-04-25 形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料 TWI590347B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/768,177 US8399300B2 (en) 2010-04-27 2010-04-27 Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material

Publications (2)

Publication Number Publication Date
TW201201297A TW201201297A (en) 2012-01-01
TWI590347B true TWI590347B (zh) 2017-07-01

Family

ID=44815115

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100114246A TWI590347B (zh) 2010-04-27 2011-04-25 形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料

Country Status (4)

Country Link
US (2) US8399300B2 (zh)
KR (1) KR101647853B1 (zh)
CN (1) CN102237281B (zh)
TW (1) TWI590347B (zh)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399300B2 (en) 2010-04-27 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material
JP5421863B2 (ja) * 2010-06-28 2014-02-19 新光電気工業株式会社 半導体パッケージの製造方法
US9551844B2 (en) 2011-01-11 2017-01-24 Hewlett Packard Enterprise Development Lp Passive optical alignment
US8476115B2 (en) * 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
US8980696B2 (en) * 2011-11-09 2015-03-17 Freescale Semiconductor, Inc. Method of packaging semiconductor die
TWI463212B (zh) * 2011-11-17 2014-12-01 Au Optronics Corp 顯示裝置
US9025339B2 (en) * 2011-12-29 2015-05-05 Stmicroelectronics Pte Ltd. Adhesive dam
US9460972B2 (en) * 2012-01-09 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming reduced surface roughness in molded underfill for improved C-SAM inspection
CN104040397B (zh) * 2012-01-31 2016-01-27 惠普发展公司，有限责任合伙企业 用于光电引擎的组合底部填充挡墙和电互连结构
US9406579B2 (en) * 2012-05-14 2016-08-02 STATS ChipPAC Pte. Ltd. Semiconductor device and method of controlling warpage in semiconductor package
US8994155B2 (en) * 2012-07-26 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US20140118978A1 (en) * 2012-10-25 2014-05-01 Po-Chun Lin Package substrate and chip package using the same
KR101443969B1 (ko) * 2012-10-29 2014-09-23 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US9355924B2 (en) * 2012-10-30 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit underfill scheme
US9497861B2 (en) 2012-12-06 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
US8994176B2 (en) * 2012-12-13 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
US9748466B2 (en) 2013-01-08 2017-08-29 Analog Devices, Inc. Wafer scale thermoelectric energy harvester
US9960336B2 (en) 2013-01-08 2018-05-01 Analog Devices, Inc. Wafer scale thermoelectric energy harvester having trenches for capture of eutectic material
US9620698B2 (en) 2013-01-08 2017-04-11 Analog Devices, Inc. Wafer scale thermoelectric energy harvester
US10224474B2 (en) 2013-01-08 2019-03-05 Analog Devices, Inc. Wafer scale thermoelectric energy harvester having interleaved, opposing thermoelectric legs and manufacturing techniques therefor
US9620700B2 (en) 2013-01-08 2017-04-11 Analog Devices, Inc. Wafer scale thermoelectric energy harvester
US9455162B2 (en) 2013-03-14 2016-09-27 Invensas Corporation Low cost interposer and method of fabrication
US9627229B2 (en) 2013-06-27 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming trench and disposing semiconductor die over substrate to control outward flow of underfill material
US10192810B2 (en) * 2013-06-28 2019-01-29 Intel Corporation Underfill material flow control for reduced die-to-die spacing in semiconductor packages
TWI548005B (zh) * 2014-01-24 2016-09-01 環旭電子股份有限公司 選擇性電子封裝模組的製造方法
KR102228461B1 (ko) 2014-04-30 2021-03-17 삼성전자주식회사 반도체 패키지 장치
US9887104B2 (en) * 2014-07-03 2018-02-06 Intel Corporation Electronic package and method of connecting a first die to a second die to form an electronic package
US10325783B2 (en) 2015-06-09 2019-06-18 Infineon Technologies Ag Semiconductor device including structure to control underfill material flow
US10672968B2 (en) 2015-07-21 2020-06-02 Analog Devices Global Thermoelectric devices
US10249515B2 (en) * 2016-04-01 2019-04-02 Intel Corporation Electronic device package
US11158558B2 (en) * 2016-12-29 2021-10-26 Intel Corporation Package with underfill containment barrier
US10593565B2 (en) 2017-01-31 2020-03-17 Skyworks Solutions, Inc. Control of under-fill with a packaging substrate having an integrated trench for a dual-sided ball grid array package
US20180233423A1 (en) * 2017-02-14 2018-08-16 Skyworks Solutions, Inc. Flip-chip mounting of silicon-on-insulator die
US9978707B1 (en) * 2017-03-23 2018-05-22 Delphi Technologies, Inc. Electrical-device adhesive barrier
KR102366970B1 (ko) 2017-05-16 2022-02-24 삼성전자주식회사 반도체 패키지
US10586716B2 (en) * 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10811279B2 (en) * 2017-08-29 2020-10-20 Ciena Corporation Flip-chip high speed components with underfill
CN109786273B (zh) * 2017-11-14 2021-02-12 中芯国际集成电路制造(上海)有限公司 集成电路结构及其形成方法
TWI659507B (zh) * 2018-05-18 2019-05-11 南茂科技股份有限公司 半導體封裝結構及其製造方法
US10867955B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having adhesive layer surrounded dam structure
US10529637B1 (en) 2018-10-31 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US12009271B2 (en) * 2019-07-15 2024-06-11 Intel Corporation Protruding SN substrate features for epoxy flow control
KR20210022911A (ko) * 2019-08-21 2021-03-04 삼성전기주식회사 반도체 패키지
KR102562315B1 (ko) 2019-10-14 2023-08-01 삼성전자주식회사 반도체 패키지
KR20210143494A (ko) * 2020-05-20 2021-11-29 삼성전자주식회사 반도체 패키지
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
US11688657B2 (en) 2021-02-10 2023-06-27 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11765836B2 (en) * 2022-01-27 2023-09-19 Xilinx, Inc. Integrated circuit device with edge bond dam

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299535A (ja) * 1992-04-23 1993-11-12 Matsushita Electric Works Ltd 半導体装置
JPH11150206A (ja) 1997-11-17 1999-06-02 Oki Electric Ind Co Ltd 半導体素子の実装基板
US6291264B1 (en) 2000-07-31 2001-09-18 Siliconware Precision Industries Co., Ltd. Flip-chip package structure and method of fabricating the same
US6614122B1 (en) * 2000-09-29 2003-09-02 Intel Corporation Controlling underfill flow locations on high density packages using physical trenches and dams
KR100868419B1 (ko) * 2001-06-07 2008-11-11 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3857574B2 (ja) * 2001-11-21 2006-12-13 富士通株式会社 半導体装置及びその製造方法
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP3639272B2 (ja) 2002-08-30 2005-04-20 株式会社東芝 半導体装置、半導体装置の製造方法
TWI229928B (en) 2003-08-19 2005-03-21 Advanced Semiconductor Eng Semiconductor package structure
US7179683B2 (en) 2004-08-25 2007-02-20 Intel Corporation Substrate grooves to reduce underfill fillet bridging
SG136808A1 (en) * 2005-07-15 2007-11-29 Micron Technology Inc 22 51 Da Methods for designing solder masks with recessed areas and carriers with protruding contacts, and for forming assemblies including the solder masks or carriers
JP4535969B2 (ja) * 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
TWI273683B (en) 2005-11-02 2007-02-11 Siliconware Precision Industries Co Ltd Semiconductor package and substrate structure thereof
JP4760361B2 (ja) * 2005-12-20 2011-08-31 ソニー株式会社 半導体装置
US7682872B2 (en) 2007-03-02 2010-03-23 Stats Chippac Ltd. Integrated circuit package system with underfill
JP5162226B2 (ja) * 2007-12-12 2013-03-13 新光電気工業株式会社 配線基板及び半導体装置
JP5210839B2 (ja) * 2008-12-10 2013-06-12 新光電気工業株式会社 配線基板及びその製造方法
JP5117371B2 (ja) * 2008-12-24 2013-01-16 新光電気工業株式会社 半導体装置およびその製造方法
US20100301464A1 (en) * 2009-05-26 2010-12-02 Mohamad Ashraf Bin Mohd Arshad Asterisk pad
KR101089956B1 (ko) * 2009-10-28 2011-12-05 삼성전기주식회사 플립칩 패키지 및 그의 제조방법
US8952552B2 (en) * 2009-11-19 2015-02-10 Qualcomm Incorporated Semiconductor package assembly systems and methods using DAM and trench structures
JP2011233854A (ja) * 2010-04-26 2011-11-17 Nepes Corp ウェハレベル半導体パッケージ及びその製造方法
US8399300B2 (en) 2010-04-27 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material

Also Published As

Publication number Publication date
CN102237281B (zh) 2015-07-08
CN102237281A (zh) 2011-11-09
KR101647853B1 (ko) 2016-08-12
TW201201297A (en) 2012-01-01
US8399300B2 (en) 2013-03-19
US20110260338A1 (en) 2011-10-27
KR20110119566A (ko) 2011-11-02
US20130147065A1 (en) 2013-06-13
US9030030B2 (en) 2015-05-12

Similar Documents

Publication Publication Date Title
TWI590347B (zh) 形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料
TWI499000B (zh) 形成雙主動邊之半導體晶粒於扇出晶圓程度晶粒級封裝之半導體裝置和方法
TWI552265B (zh) 形成孔穴於增進互連結構中以縮短晶粒之間訊號路徑之半導體裝置和方法
TWI508202B (zh) 雙重模造晶粒形成於增進互連結構之對邊上之半導體裝置和方法
TWI502682B (zh) 半導體封裝及鑲嵌半導體晶粒至直通矽晶穿孔基板的對邊之方法
TWI479577B (zh) 形成屏障材料於晶粒之周圍以減少翹曲之半導體裝置和方法
TWI557872B (zh) 半導體裝置及用於形成具有垂直互連之薄剖面wlcsp於封裝覆蓋區的方法
US9865556B2 (en) Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
TWI508226B (zh) 在基板的孔穴中鑲嵌具有直通矽晶穿孔的晶粒用以扇入封裝疊加的電互連之半導體裝置和方法
TWI581345B (zh) 半導體裝置以及形成引線上接合互連用於鑲嵌半導體晶粒在扇出晶圓級晶片規模封裝中之方法
US8896133B2 (en) Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US9559046B2 (en) Semiconductor device and method of forming a fan-in package-on-package structure using through silicon vias
TWI531011B (zh) 使用相同的載體在ｗｌｃｓｐ中形成ｔｍｖ和ｔｓｖ的半導體裝置及方法
TWI488261B (zh) 半導體元件和形成三維垂直指向之整合電容器的方法
US8399305B2 (en) Semiconductor device and method of forming dam material with openings around semiconductor die for mold underfill using dispenser and vacuum assist
TWI502663B (zh) 半導體元件和形成強化之凸塊下金屬化結構的方法以改善焊料接合可靠度
US8039384B2 (en) Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
TWI518811B (zh) 半導體裝置及以多層凸塊底層金屬形成凸塊結構於凸塊形成區周圍之方法
US20120273927A1 (en) Semiconductor Device and Method of Forming Wafer Level Multi-Row Etched Lead Package
TWI520287B (zh) 半導體裝置以及形成沿著第一軸較寬於接觸墊並且沿著第二軸較窄於接觸墊之重新分配層的方法
TWI553747B (zh) 半導體裝置及形成穿孔的開口於覆晶疊合式封裝組件之底部基板中以減少填充材料的流出之方法
TW201347053A (zh) 用於應用處理器和記憶體整合的薄的三維扇出嵌入式晶圓級封裝
US8574964B2 (en) Semiconductor device and method of forming electrical interconnection between semiconductor die and substrate with continuous body of solder tape
US8901734B2 (en) Semiconductor device and method of forming column interconnect structure to reduce wafer stress
US8674500B2 (en) Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask