KR101443969B1 - 인쇄회로기판 및 그 제조 방법 - Google Patents

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Abstract

인쇄회로기판의 제조 방법은 회로 패턴이 형성된 인쇄회로기판 상에 반도체 소자와 전기적으로 연결되는 상기 회로 패턴의 랜드 영역을 형성하는 단계; 상기 랜드 영역을 제외한 영역을 솔더 레지스트(Solder Resist)로 도포하는 단계; 상기 랜드 영역의 사이 및 주변의 상기 솔더 레지스트가 제거되면, 솔더 레지스트 오픈 영역이 형성되고, 상기 랜드 영역으로부터 상기 솔더 레지스트 오픈 영역을 사이에 두고 일정 거리 떨어진 위치에 일정 높이의 솔더 레지스트 댐이 형성되는 단계; 및 상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 상기 인쇄회로기판을 관통하는 관통홀을 형성하는 단계를 포함한다.

Description

인쇄회로기판 및 그 제조 방법{Printed Circuit Board and Method for Manufacturing Thereof}
본 발명은 인쇄회로기판 및 그 제조 방법에 관한 것이다.
반도체의 칩이 소형화, 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 소형 패키징 기술이 주목받고 있다.
최근의 소형 패키징 기술은 단위 체적당 실장 효율을 더욱 높이기 위해 BGA(Ball Grid Array), 칩 크기와 거의 같은 크기의 CSP(Chip Size Package), 칩 위에 다른 칩을 적층시켜 쌓아 올리거나 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 다중 칩 모듈(Multi Chip Module, MCM) 등의 기술이 등장하고 있다.
반도체 패키지 분야에서 인쇄회로기판(Printed Circuit Board, PCB)의 용도는 반도체 칩과 마더보드(Mother Board)의 전기적 신호를 상호 연결시켜 주고 반도체 패키지를 마더 보드상에 지지 및 고정해준다.
PCB의 일반적인 구조는 중앙에 BT 수지(Bismaleimide Triazine Resin) 종류의 섭스트레이트(Substrate)가 형성되어 있고 섭스트레이트의 양면에 카파 트레이스(Copper Trace)와 솔더 마스크(Solder Mask)가 차례로 적층된다.
하기의 선행기술 문헌에 기재된 특허 문헌은 종래의 PCB를 포함한 BGA(Ball Grid Array) 반도체 패키지의 구조를 나타낸다.
섭스트레이트는 중앙 상면에 카파 트레이스를 형성하고 그 위에 솔더 마스크를 형성한다.
솔더 마스크는 카파 트레이스의 표면에 형성되고 카파 트레이스의 회로 패턴을 보호하며, 반도체 칩이 전도성 에폭시에 의해 접착된다.
섭스트레이트의 저면에는 차례로 카파 트레이스와 솔더 마스크가 형성되어 있으며 솔더볼(Solder Ball)이 카파 트레이스에 융착되어 있다.
솔더 마스크의 외곽에는 솔더 마스크를 제거하여 카파 트레이스가 노출된 일정 깊이의 요홈부가 형성되어 있다.
요홈부의 외곽에는 섭스트레이트의 상면에 형성되고 솔더 마스크와 같은 높이의 댐이 형성되어 있다.
댐은 반도체 칩이 솔더 마스크 상에 전도성 에폭시로 접착될 때 전도성 에폭시가 반도체 칩의 접착 부위를 이탈하여 댐의 내측으로 형성된 요홈부를 넘어 외곽으로 흐르지 못하도록 한다.
그러나 종래의 반도체 패키지 구조는 반도체 칩과 그 외의 구성 부품들이 섭스트레이트 상에 조밀한 공간에 형성되어 있기 때문에 필요한 양의 전도성 에폭시를 정밀하게 도포하기 어렵다.
따라서, 종래의 반도체 패키지 구조는 전도성 에폭시의 도포 위치 오류 및 과도한 전도성 에폭시 도포량의 문제점을 댐의 높이 조절로 전도성 에폭시의 번짐을 방지하려고 하였지만 효과적으로 저지하지 못하였다.
종래의 반도체 패키지 구조는 전도성 에폭시가 댐을 타고 넘치면 그라운드 부분의 표면을 덮게 되므로 접지 및 전원 공급을 위한 다운 본딩(Down Bonding)이 원활히 수행되지 않으며 반도체 패키지의 불량률을 높이게 되는 문제점이 있었다.
대한민국 등록특허번호 제10-0197877호(등록일: 1999년 2월 25일), 발명의 명칭: "BGA 반도체 패키지의 PCB 기판 구조"
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 인쇄회로기판 상에서 전도성 에폭시의 과다 도포시 인쇄회로기판 상에 형성된 솔더 레지스트 댐과 관통홀에 의해 전도성 에폭시의 유출을 저지하여 절연 저항을 유지하기 위하여 기판 구조를 개선한 인쇄회로기판 및 그 제조 방법에 관한 것이다.
본 발명의 실시예에 따른 인쇄회로기판은 수지 절연체를 나타내는 베이스 기판; 상기 베이스 기판 상에 반도체 소자와 전기적으로 연결되는 회로 패턴의 랜드 영역; 상기 랜드 영역을 제외한 영역에 도포되는 솔더 레지스트(Solder Resist); 상기 랜드 영역의 사이 및 주변의 상기 솔더 레지스트가 제거된 솔더 레지스트 오픈 영역; 상기 랜드 영역으로부터 상기 솔더 레지스트 오픈 영역을 사이에 두고 일정 거리 떨어진 위치에 일정 높이로 형성된 솔더 레지스트 댐; 및 상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 상기 베이스 기판을 관통하여 형성된 관통홀을 포함한다.
상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 형성되고, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 고일 수 있도록 일정한 영역을 형성하는 솔더 레지스트 저장부를 더 포함한다. 또한, 상기 솔더 레지스트 저장부는 솔더 레지스트 저장부의 영역 안에 상기 관통홀을 복수개의 열로 형성한다.
또한, 상기 솔더 레지스트 저장부는 상기 솔더 레지스트 저장부의 영역 안에 상기 관통홀의 직경을 0.5mm 미만으로 2열 형성한다.
또한, 상기 솔더 레지스트 댐은 상기 랜드 영역의 주변에 형성된 상기 솔더 레지스트 오픈 영역의 외측으로 형성되고, 상기 솔더 레지스트 저장부는 상기 솔더 레지스트 댐의 외측으로 형성된다.
또한, 상기 솔더 레지스트 저장부는 일정 크기의 폐곡선 영역으로 서로 일정 거리 이격되어 복수개 형성하며, 상기 각각의 폐곡선 영역에 상기 복수개의 열로 구성된 관통홀이 형성된다.
본 발명의 실시예에 따른 인쇄회로기판의 제조 방법은 회로 패턴이 형성된 인쇄회로기판 상에 반도체 소자와 전기적으로 연결되는 상기 회로 패턴의 랜드 영역을 형성하는 단계; 상기 랜드 영역을 제외한 영역을 솔더 레지스트(Solder Resist)로 도포하는 단계; 상기 랜드 영역의 사이 및 주변의 상기 솔더 레지스트가 제거되면, 솔더 레지스트 오픈 영역이 형성되고, 상기 랜드 영역으로부터 상기 솔더 레지스트 오픈 영역을 사이에 두고 일정 거리 떨어진 위치에 일정 높이의 솔더 레지스트 댐이 형성되는 단계; 및 상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 상기 인쇄회로기판을 관통하는 관통홀을 형성하는 단계를 포함한다.
또한, 상기 솔더 레지스트로 도포하는 단계는,
상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 형성되고, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 고일 수 있도록 일정한 영역을 형성하는 솔더 레지스트 저장부 및 상기 랜드 영역을 제외한 나머지 영역을 상기 솔더 레지스트로 도포하는 단계를 포함한다.
또한, 상기 인쇄회로기판을 관통하는 관통홀을 형성하는 단계는 상기 솔더 레지스트 저장부의 영역 안에 상기 관통홀을 복수개의 열로 형성하는 단계를 포함한다.
또한, 상기 인쇄회로기판을 관통하는 관통홀을 형성하는 단계는 상기 솔더 레지스트 저장부의 영역 안에 상기 관통홀의 직경을 0.5mm 미만으로 2열 형성하는 단계를 포함한다.
또한, 상기 솔더 레지스트로 도포하는 단계는,
상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 형성되고, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 고일 수 있도록 일정한 영역을 형성하는 솔더 레지스트 저장부 및 상기 랜드 영역에 솔더 레지스트 마스크를 형성한 후 상기 솔더 레지스트를 도포하는 단계; 및 상기 도포된 솔더 레지스트를 노광, 현상, 건조를 통해 경화시킨 후 상기 솔더 레지스트 마스크를 제거하면 상기 솔더 레지스트 저장부와 상기 랜드 영역을 제외한 나머지 영역에 상기 솔더 레지스트가 채워지는 단계를 포함한다.
본 발명의 특징 및 이점들은 첨부 도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
전술한 구성에 의하여, 본 발명은 인쇄회로기판 상에 형성된 솔더 레지스트 댐과 관통홀에 의해 전도성 에폭시의 과다 유출을 효과적으로 저지하여 절연 저항을 유지하는 효과가 있다.
본 발명은 인쇄회로기판 상에 솔더 레지스트 댐과 관통홀의 형성을 위한 추가 공정이나 재료비의 상승없이 전도성 에폭시의 과다 유출을 방지하는 효과가 있다.
본 발명은 인쇄회로기판 상에 관통홀을 2열로 형성하고 2번째 열의 관통홀에 의해 절연 파괴를 유발하는 물질의 마이그레이션(Migration)을 저지하여 절연 능력을 유지하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 인쇄회로기판의 구성을 위에서 본 모습을 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 인쇄회로기판의 단면을 나타낸 도면이다.
도 3a 내지 3d는 본 발명의 실시예에 따른 인쇄회로기판의 제조 방법을 나타낸 도면이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 인쇄회로기판의 구성을 위에서 본 모습을 나타낸 도면이고, 도 2는 본 발명의 실시예에 따른 인쇄회로기판의 단면을 나타낸 도면이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 인쇄회로기판(100)은 베이스 기판(110)과, 베이스 기판(110) 상에 반도체 소자(200)가 실장되고 반도체 소자(200)와 전기적으로 연결되는 회로 패턴의 랜드 영역(120)을 형성하며 랜드 영역(120)을 제외한 영역의 베이스 기판(110)의 표면에 솔더 레지스트(Solder Resist)(130)가 형성된다.
랜드 영역(120)은 인쇄회로기판(100) 상의 전자 부품에 납땜이 필요한 랜드를 포함하는 영역이고 인쇄회로기판(100)의 각 랜드에 대해 외측으로 소정 거리 이격되어 하나의 폐곡 영역을 포함할 수 있다.
반도체 소자(200)의 실장할 때, 솔더 레지스트(130)는 회로 패턴의 오픈이나 단락을 방지하기 위해서 회로 패턴의 랜드 영역(120)을 제외한 영역에 도포된다.
베이스 기판(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지 중 하나의 수지 절연체를 나타낸다.
랜드 영역(120)은 구리 소재로 만들어지며, 표면에 금이 도금될 수도 있으며 회로 기판 분야에서 회로용 전도성 금속으로 사용하는 것이라면 어떠한 물질도 가능하다.
솔더 레지스트(130)는 인쇄회로기판(100)의 랜드 영역(120)을 덮어 부품의 실장시에 이루어지는 납땜에 의해 원하지 않는 접속이 일어나지 않도록 하는 피막을 의미하고, 인쇄회로기판(100)의 표면의 회로를 보호하는 보호재 및 외층에 회로 간의 절연성을 부여하는 역할을 담당한다.
솔더 레지스트(130)는 일반적으로 도료 형태로 존재하고 감광성 레지스트 잉크로 포토 솔더 레지스트(130)를 들 수 있으며 자외선 및 열에 의해 경화된다. 솔더 레지스트(130)롤 도포하는 방법은 스크린 인쇄법, 롤러 코팅법, 커튼 코팅법 등이 있다.
본 발명의 인쇄회로기판(100)은 솔더 레지스트(130)에 의해 랜드 영역(120)이 한정되지 않는 형태의 NSMD(Non Solder Mask Define) 타입이다.
따라서, 인쇄회로기판(100) 상에는 랜드 영역(120)의 사이 및 주변의 솔더 레지스트(130)가 제거된 솔더 레지스트 오픈 영역(140)이 형성된다.
랜드 영역(120)의 주변의 솔더 레지스트(130)가 제거되면, 인쇄회로기판(100) 상에는 랜드 영역(120)으로부터 솔더 레지스트 오픈 영역(140)을 사이에 두고 랜드 영역(120)의 주변으로부터 일정 거리 떨어진 위치에 일정 높이의 솔더 레지스트 댐(Solder Resist Dam)(150)이 형성된다.
반도체 소자(200)를 실장하기 위해서는 랜드 영역(120)의 중앙 상면 중 반도체 소자(200)가 실장하는 영역에 전도성 에폭시(220)가 균일한 두께로 도포된다.
이러한 반도체 소자(200)를 전도성 에폭시(220)로 접착할 때, 전도성 에폭시(220)가 솔더 레지스트 댐(150)을 타고 넘치는 경우, 과도한 양의 전도성 에폭시(220)가 솔더 레지스트 오픈 영역(140)에 1차적으로 쌓인다.
솔더 레지스트 댐(150)의 주변에는 솔더 레지스트 댐(150)을 타고 넘치는 전도성 에폭시(220)의 양이 있을 경우를 대비하여 전도성 에폭시(220)가 고일 수 있도록 일정한 영역의 솔더 레지스트 저장부(160)를 형성한다.
솔더 레지스트 저장부(160)는 일정 크기의 폐곡선 영역으로 서로 일정 거리 이격되어 복수개 형성할 수 있다.
각각의 솔더 레지스트 저장부(160)의 영역 안에는 드릴 가공에 의해 관통홀(170, 172)을 복수개의 열(2열 이상)로 형성한다. 본 발명의 관통홀(170, 172)은 제1열 관통홀(170)과 제2열 관통홀(172)의 2열로 형성되며, 제2열 관통홀(172)에 의해 절연을 파괴하는 물질의 이동 경로를 차단하게 된다.
솔더 레지스트 저장부(160)를 형성하기 위해서는 솔더 레지스트 저장부(160)가 형성되는 영역에 솔더 레지스트(130)가 도포되지 않아야 한다.
따라서, 솔더 레지스트(130)는 회로 패턴의 랜드 영역(120)과 솔더 레지스트 저장부(160)를 제외한 나머지 영역에 도포된다.
다음으로, 도 3a 내지 3d를 참조하여 본 발명의 실시예에 따른 인쇄회로기판(100)의 제조 방법을 상세하게 설명한다.
도 3a 내지 3d는 본 발명의 실시예에 따른 인쇄회로기판의 제조 방법을 나타낸 도면이다.
도 3a에 도시된 바와 같이, 먼저, 인쇄회로기판(100)의 제조 방법은 베이스 기판(110) 상에 반도체 소자(200)와 전기적으로 연결되는 회로 패턴의 랜드 영역(120)을 형성한 후, 솔더 레지스트 패턴의 형성한다.
회로 패턴의 랜드 영역(120)은 100㎛ 이상의 크기로 형성되며 NSMD 타입으로 형성되어 있어 솔더 레지스트(130)에 한정되지 않고 솔더 레지스트(130)와 분리된다.
솔더 레지스트 패턴의 형성 방법은 랜드 영역(120)과 솔더 레지스트 저장부(160)를 포함한 솔더 레지스트(130)가 도포되지 않아야 할 영역에 솔더 레지스트 마스크를 형성하고, 액상의 솔더 레지스트(130)를 도포한다.
이어서, 솔더 레지스트 패턴의 형성 방법은 도포된 솔더 레지스트(130)를 노광, 현상, 건조를 통해 솔더 레지스트 패턴에 대응하는 부분을 경화시킨 후, 솔더 레지스트 마스크를 제거하면 인쇄회로기판(100) 상에서 솔더 레지스트 저장부(160)와 랜드 영역(120)을 제외한 나머지 영역에 솔더 레지스트(130)가 채워지면서 솔더 레지스트 패턴이 형성된다.
이어서, 랜드 영역(120)의 사이 및 주변의 솔더 레지스트(130)가 제거되면, 솔더 레지스트 오픈 영역(140)이 형성된다.
인쇄회로기판(100) 상에 솔더 레지스트 오픈 영역(140)이 형성되면, 랜드 영역(120)으로부터 솔더 레지스트 오픈 영역(140)을 사이에 두고 일정 거리 떨어진 위치에 일정 높이의 솔더 레지스트 댐(150)이 자동으로 형성되는 것이다. 여기서, 솔더 레지스트 댐(150)은 랜드 영역(120)의 외곽으로 형성되고 15㎛ 이상의 크기로 형성된다.
솔더 레지스트 저장부(160)의 형태는 원형, 사각형, 타원형의 일정 크기의 폐곡선 영역을 형성하고, 필요에 따라 다양한 형상으로 구성할 수 있다.
솔더 레지스트 오픈 영역(140)은 랜드 영역(120)의 사이 및 주변으로 형성되고, 전도성 에폭시(220)가 쌓일 수 있는 공간이며, 랜드 영역(120)은 솔더 레지스트 오픈 영역(140)의 내부에 위치하게 되므로 솔더 레지스트(130)에 의해 한정되지 않는다.
다음으로, 솔더 레지스트 저장부(160)의 영역 안에는 드릴 가공에 의해 인쇄회로기판(100)을 관통하는 제1열 관통홀(170)과 제2열 관통홀(172)의 관통홀을 형성한다.
관통홀(170, 172)의 내부는 전기적인 도통이 없도록 도금을 하지 않는다.
관통홀(170, 172)의 크기는 일정량 이상의 전도성 에폭시(220)가 유입되면 전도성 에폭시(220)의 표면 장력에 의해 관통홀을 통과하여 아래로 떨어지지 않도록 충분히 작아야 하며 바람직하게 0.5mm 미만으로 형성한다.
솔더 레지스트 저장부(160)는 과다 도포로 흘러 넘치는 전도성 에폭시(220)를 저장하는 역할을 하며, 솔더 레지스트 저장부(160)의 영역 안에 형성된 관통홀은 일정량의 전도성 에폭시(220)를 추가로 저장하는 역할을 한다.
다음으로, 도 3b 및 3c에 도시된 바와 같이 본 발명은 랜드 영역(120)의 중앙 상면 중 반도체 소자(200)가 실장하는 영역에 전도성 에폭시(220)를 균일한 두께로 도포하고 그 위에 반도체 소자(200)를 탑재한다.
반도체 소자(200)의 무게로 인하여 흘러 넘치는 전도성 에폭시(220)는 솔더 레지스트 댐(150)에 의해서 솔더 레지스트 오픈 영역(140)에 쌓이면서 저지된다.
이러한 과도한 양의 전도성 에폭시(220)가 솔더 레지스트 댐(150)을 타고 넘치는 경우, 솔더 레지스트 저장부(160)에 모이게 되며, 제1열 관통홀(170)을 채운다.
전술한 솔더 레지스트(130)의 경화 과정을 거치게 되면, 도 3d에 도시된 바와 같이 제1열 관통홀(170)를 채운 전도성 에폭시(220)의 점도가 일시적으로 떨어져 제1열 관통홀(170)을 통과하여 인쇄회로기판(100)의 아래까지 도달한다. 따라서, 전도성 에폭시(220)는 솔더 레지스트 저장부(160)의 제2열 관통홀(172)에 근접하지 못하고 전도성 에폭시(220)의 이동이 억제되어 절연 내압을 떨어뜨리지 않게 된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 인쇄회로기판
110: 베이스 기판
120: 랜드 영역
130: 솔더 레지스트
140: 솔더 레지스트 오픈 영역
150: 솔더 레지스트 댐
160: 솔더 레지스트 저장부
170: 제1열 관통홀
172: 제2열 관통홀
200: 반도체 소자
220: 전도성 에폭시

Claims (10)

  1. 수지 절연체를 나타내는 베이스 기판;
    상기 베이스 기판 상에 반도체 소자와 전기적으로 연결되는 회로 패턴의 랜드 영역;
    상기 랜드 영역을 제외한 영역에 도포되는 솔더 레지스트(Solder Resist);
    상기 랜드 영역의 사이 및 주변의 상기 솔더 레지스트가 제거된 솔더 레지스트 오픈 영역;
    상기 랜드 영역으로부터 상기 솔더 레지스트 오픈 영역을 사이에 두고 일정 거리 떨어진 위치에 일정 높이로 형성된 솔더 레지스트 댐; 및
    상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 상기 베이스 기판을 관통하여 형성되며, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 유입되어 저장되는 관통홀을 포함하는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 형성되고, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 고일 수 있도록 일정한 영역을 형성하는 솔더 레지스트 저장부를 더 포함하며,
    상기 솔더 레지스트 저장부의 영역 안에 상기 관통홀을 복수개의 열로 형성하는 인쇄회로기판.
  3. 청구항 2에 있어서,
    상기 솔더 레지스트 저장부의 영역 안에 상기 관통홀의 직경을 0.5mm 미만으로 2열 형성하는 인쇄회로기판.
  4. 청구항 2에 있어서,
    상기 솔더 레지스트 댐은 상기 랜드 영역의 주변에 형성된 상기 솔더 레지스트 오픈 영역의 외측으로 형성되고, 상기 솔더 레지스트 저장부는 상기 솔더 레지스트 댐의 외측으로 형성되는 인쇄회로기판.
  5. 청구항 2에 있어서,
    상기 솔더 레지스트 저장부는 일정 크기의 폐곡선 영역으로 서로 일정 거리 이격되어 복수개 형성하며, 상기 각각의 폐곡선 영역에 상기 복수개의 열로 구성된 관통홀이 형성되는 인쇄회로기판.
  6. 회로 패턴이 형성된 인쇄회로기판 상에 반도체 소자와 전기적으로 연결되는 상기 회로 패턴의 랜드 영역을 형성하는 단계;
    상기 랜드 영역을 제외한 영역을 솔더 레지스트(Solder Resist)로 도포하는 단계;
    상기 랜드 영역의 사이 및 주변의 상기 솔더 레지스트가 제거되면, 솔더 레지스트 오픈 영역이 형성되고, 상기 랜드 영역으로부터 상기 솔더 레지스트 오픈 영역을 사이에 두고 일정 거리 떨어진 위치에 일정 높이의 솔더 레지스트 댐이 형성되는 단계; 및
    상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 상기 인쇄회로기판을 관통하고, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 유입되어 저장될 수 있는 관통홀을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  7. 청구항 6에 있어서,
    상기 솔더 레지스트로 도포하는 단계는,
    상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 형성되고, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 고일 수 있도록 일정한 영역을 형성하는 솔더 레지스트 저장부 및 상기 랜드 영역을 제외한 나머지 영역을 상기 솔더 레지스트로 도포하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  8. 청구항 7에 있어서,
    상기 인쇄회로기판을 관통하는 관통홀을 형성하는 단계는,
    상기 솔더 레지스트 저장부의 영역 안에 상기 관통홀을 복수개의 열로 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  9. 청구항 7에 있어서,
    상기 인쇄회로기판을 관통하는 관통홀을 형성하는 단계는,
    상기 솔더 레지스트 저장부의 영역 안에 상기 관통홀의 직경을 0.5mm 미만으로 2열 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  10. 청구항 6에 있어서,
    상기 솔더 레지스트로 도포하는 단계는,
    상기 솔더 레지스트 댐으로부터 일정 거리 떨어진 위치에 형성되고, 상기 솔더 레지스트 댐을 타고 넘치는 에폭시가 고일 수 있도록 일정한 영역을 형성하는 솔더 레지스트 저장부 및 상기 랜드 영역에 솔더 레지스트 마스크를 형성한 후 상기 솔더 레지스트를 도포하는 단계; 및
    상기 도포된 솔더 레지스트를 노광, 현상, 건조를 통해 경화시킨 후 상기 솔더 레지스트 마스크를 제거하면 상기 솔더 레지스트 저장부와 상기 랜드 영역을 제외한 나머지 영역에 상기 솔더 레지스트가 채워지는 단계를 포함하는 인쇄회로기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104883825B (zh) * 2015-05-15 2018-04-06 江门崇达电路技术有限公司 一种在线路板上制作阻焊层的方法
KR102151989B1 (ko) * 2018-09-06 2020-09-04 주식회사 지로이아이 Psr 적용 쓰루홀 타입 단면 인쇄회로기판
KR102187538B1 (ko) * 2018-09-17 2020-12-07 주식회사 지로이아이 쓰루홀 타입 단면형 인쇄회로기판
CN116845170B (zh) * 2023-08-28 2023-12-15 芯体素(杭州)科技发展有限公司 一种基于玻璃基板的焊盘修复方法及修复设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964532A (ja) * 1995-08-30 1997-03-07 Fujitsu Ten Ltd 基板構造
KR20080071431A (ko) * 2007-01-30 2008-08-04 엘지이노텍 주식회사 반도체 모듈 및 이의 베어 다이 실장 방법
KR20110119566A (ko) * 2010-04-27 2011-11-02 스태츠 칩팩, 엘티디. 반도체 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964532A (ja) * 1995-08-30 1997-03-07 Fujitsu Ten Ltd 基板構造
KR20080071431A (ko) * 2007-01-30 2008-08-04 엘지이노텍 주식회사 반도체 모듈 및 이의 베어 다이 실장 방법
KR20110119566A (ko) * 2010-04-27 2011-11-02 스태츠 칩팩, 엘티디. 반도체 소자 및 그 제조 방법

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