KR20080071431A - 반도체 모듈 및 이의 베어 다이 실장 방법 - Google Patents

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Abstract

본 발명은 반도체 모듈 및 이의 베어 다이 실장 방법에 관한 것이다.
본 발명 실시 예에 따른 반도체 모듈의 베어 다이 실장 방법은, 기판 상면에 베어 다이용 랜드 및 본딩 랜드를 포함하는 다수개의 도전성 랜드를 형성하는 단계; 상기 도전성 랜드 사이를 서로 격리하고 전기적으로 보호하기 위해 솔더 레지스트를 도포하는 단계; 상기 솔더 레지스트의 도포 후, 상기 베어 다이용 랜드의 외측에 솔더 레지스트 댐을 형성시키고, 상기 베어 다이용 랜드 근처의 와이어 본딩 랜드를 오픈시켜 주는 단계; 상기 베어 다이용 랜드에 접착 부재를 다이 어태칭 공정으로 부착한 후 베어 다이를 부착하는 단계; 상기 베어 다이의 입출력 단자와 본딩 랜드를 와이어로 본딩하는 단계를 포함한다.
모듈, 베어 다이, 실장

Description

반도체 모듈 및 이의 베어 다이 실장 방법{Semiconductor module and bare die bonding method thereof}
도 1은 종래 반도체 모듈을 나타낸 도면.
도 2는 종래 베어 다이의 실장 예를 나타낸 평면도.
도 3은 도 2의 측 단면도.
도 4는 본 발명의 반도체 모듈에 있어서, 베어 다이의 실장 예를 나타낸 평면도.
도 5는 도 4의 측 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 114 : 베어 다이용 랜드
116 : 와이어 본딩 랜드 117 : 솔더 레지스트 오픈 영역
118 : 접착 부재 120: 베어 다이
130 : 솔더 레지스트
본 발명은 반도체 모듈 및 이의 베어 다이 실장 방법에 관한 것이다.
기판 또는 인쇄회로기판(PCB)과 같은 회로 기판의 일반적인 제조 방법은 파이버 글라스, 에폭시 수시, 폴리이미드, FR4 수지 또는 BT 수지 등으로 코어 층(Core layer)의 양면(또는 단면)에 동박(즉, CCL)을 부착한다. 상기 동박의 회로 연결을 위한 비아 홀(Via hole)을 가공하고, 상기 가공된 비아 홀의 전기적 연결을 위하여 상하 동박 및 비아홀 측벽에 동도금층을 형성한다.
상기 동도금층 위에 소정의 회로 패턴이 형성된 드라이 필름을 각각 도포한 후 노광 및 현상한다. 여기서, 소정의 회로 패턴은 라인 패턴, 라우팅 패턴, 그라운드 패턴 등의 패턴과, 비아 홀의 랜드, 본딩 랜드(land), 그리고 베어 다이용 랜드 등을 포함한다.
이러한 코어층 상에서 소정의 패턴에 대응하는 부분을 제외한 나머지 부분을 동박 및 동도금층을 에칭하여 제거하게 된다. 그리고 코어층 양면에 부착된 드라이 필름을 박리하여 제거한 후, 솔더 레지스트(SR : solder resist)를 도포한 후 가 건조시켜 준다. 소정의 패턴이 형성된 솔더 레지스트 패턴을 노광 및 현상함으로써, 솔더 레지스트 패턴에 대응하는 부분을 경화시킨다. 그리고, 경화되지 않은 부분의 솔더 레지스트를 제거하여 솔더 레지스트 패턴을 형성한다. 이러한 기판상의 각 랜드에 수동 소자 및 능동 소자 등의 칩 부품들이 탑재될 수 있다. 이러한 기판은 기능 단위로 모듈화시켜 사용될 수도 있고, 시스템 인 패키지(SIP) 구조로 사용될 수도 있다.
도 1은 종래 반도체 모듈을 나타낸 단면도이고, 도 2는 베어 다이의 실장 예 를 나타낸 도면이고, 도 3은 도 2의 측 단면도이다.
도 1을 참조하면, 반도체 모듈(40)에는 기판(10), 도전성 랜드(8,14,16), 칩 부품(5,20), 몰드 부재(30)를 포함한다.
상기 기판(10)의 상면에는 솔더 레지스트 패턴에 의해 솔더 레지스트(solder resist)가 제거된 영역에 다수개의 도전성 랜드(land)가 노출된다. 여기서 도전성 랜드는 하나 이상의 베어 다이용 랜드(14), 와이어 본딩 랜드(16), 솔더 본딩 랜드(8), 그리고 비아 홀 랜드 등을 포함한다.
상기 베어 다이용 랜드(14)에 접착 부재(18)를 도포한 후 베어 다이(20)를 부착하고, 와이어(24)로 와이어 본딩 랜드(16)에 본딩하게 된다. 상기 솔더 본딩 랜드(8)는 수동 소자(5)와 같은 부품이 직접 솔더(7)를 이용하여 표면실장기술(SMT)로 실장된다.
이러한 기판(10)에 칩 부품이 탑재되면 몰드 부재(30)를 이용하여 몰딩한 후 패키징화하게 된다.
여기서, 상기 베어 다이(20)의 실장 예는 도 2 및 도 3에 도시된 바와 같이, 상기 베어 다이용 랜드(14)에는 패키징 안된 상태의 베어 다이(예: 듀플렉서 등)(20)가 다이 어태칭(Die attaching) 방식으로 접착부재(18)에 의해 접착되며, 와이어 본딩 랜드(16)는 베어 다이용 랜드(14)의 외측에 배치되어 베어 다이(20)의 입출력단자(22)와 와이어(24)로 본딩된다.
상기 베어 다이용 랜드(14)는 통상 베어 다이(20)가 안정적으로 부착될 수 있도록 베어 다이(20)의 사이즈보다 최소 100um씩 더 크게 형성된다.
그리고 상기 베어 다이용 랜드(14)와 와이어 본딩 랜드(16) 사이에는 솔더 레지스트(17)가 제거된 오픈 영역(26)이 형성되어 있어, 베어 다이용 랜드(14)에 다이 어태칭 방식으로 접착 부재(18)인 액상의 에폭시를 고온에서 경화할 때, 상기 에폭시가 흘러내려 상기 오픈 영역(26)을 넘어 와이어 본딩 랜드(16)에 유입되는 문제가 발생되며, 이는 와이어 본딩 공정에서의 접점 불량 발생의 원인이 된다.
본 발명은 반도체 모듈 및 이의 베어 다이 실장방법을 제공한다.
본 발명은 베어 다이용 랜드의 둘레에 솔더 레지스트 댐을 형성시켜 주어, 상기 베어 다이용 랜드에 도포된 액상의 접착 부재가 상기 솔더 레지스트 댐을 넘지 않도록 한 반도체 모듈 및 이의 베어 다이 실장 방법을 제공한다.
본 발명 실시 예에 따른 반도체 모듈은, 반도체 모듈 기판의 상면에 형성된 베어 다이용 랜드; 상기 베어 다이용 랜드의 외측으로 이격되어 형성된 하나 이상의 와이어 본딩 랜드; 상기 베어 다이용 랜드 상에 다이 어태칭 공정으로 부착되는 접착 부재; 상기 접착 부재 위에 부착되는 베어 다이; 상기 베어 다이용 랜드의 외측에 댐 형태로 형성된 솔더 레지스트; 상기 베어 다이의 입출력 단자를 와이어 본딩 랜드에 연결시켜 주는 와이어를 포함한다.
본 발명 실시 예에 따른 반도체 모듈의 베어 다이 실장 방법은, 기판 상면에 베어 다이용 랜드 및 본딩 랜드를 포함하는 다수개의 도전성 랜드를 형성하는 단 계; 상기 도전성 랜드 사이를 서로 격리하고 전기적으로 보호하기 위해 솔더 레지스트를 도포하는 단계; 상기 솔더 레지스트의 도포 후, 상기 베어 다이용 랜드의 외측에 솔더 레지스트 댐을 형성시키고, 상기 베어 다이용 랜드 근처의 와이어 본딩 랜드를 오픈시켜 주는 단계; 상기 베어 다이용 랜드에 접착 부재를 다이 어태칭 공정으로 부착한 후 베어 다이를 부착하는 단계; 상기 베어 다이의 입출력 단자와 본딩 랜드를 와이어로 본딩하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 모듈 및 이의 베어 다이 실장 방법에 대하여, 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명 실시 예에 따른 베어 다이의 실장 예를 나타낸 평면도이며, 도 5는 도 4의 측 단면도이다.
도 4 및 도 5를 참조하면, 반도체 모듈 기판(110)의 상면에는 도전성 랜드로서 베어 다이용 랜드(114) 및 와이어 본딩 랜드(116)가 형성되고, 솔더 레지스트(130) 및 솔더 레지스트 오픈 영역(117)이 형성된다.
상기 베어 다이용 랜드(114)는 베어 다이(예: 듀플렉서 등)(120)의 사이즈 보다 더 크게 형성되며, 상기 와이어 본딩 랜드(116)는 베어 다이용 랜드(114)의 외측으로 하나 이상이 소정 간격 이상으로 이격되어 형성된다.
상기 베어 다이용 랜드(114)의 외측에는 솔더 레지스트(130)가 형성되는 데, 이러한 솔더 레지스트(130)는 각종 도전성 랜드 사이 또는 그 위에 부분적으로 형성되는 층으로서, 기판 전체의 표면 회로를 보호하고 도전성 랜드 간의 절연성을 부여하게 된다. 이러한 솔더 레지스트(130)는 기판 전체 표면에 스크린 방식 또는/및 포토리소그라피 방식으로 형성된 후, 솔더 레지스트 패턴을 이용하여 솔더 레지스트 영역을 형성시키고, 그 나머지의 제거하고자 하는 영역을 제거할 수 있게 된다. 이때 기판 에지 부분, 레지스트 대상이 아닌 도전성 랜드나 일부 패턴 부분의 솔더 레지스트를 제거해 준다.
상기 솔더 레지스트(130)는 상기 베어 다이용 랜드(114)와 와이어 본딩 랜드(116) 사이에 클리어런스(Clearance) 만큼의 폭(W4)을 갖고, 베어 다이용 랜드(114)의 외측 표면에 상기 폭(W4)과 동일한 폭(W3)으로 댐(131) 형태로 형성된다. 이때 상기 베어 다이용 랜드(114)의 외측 둘레를 따라 솔더 레지스트 댐(131)이 배치된다.
상기 솔더 레지스트(130)의 내측 끝단은 베어 다이(120)로부터 솔더 레지스트 클리어런스 만큼 이격(W2)되며, 상기 솔더 레지스트(130)와 와이어 본딩 랜드(116) 사이는 솔더 레지스트 오픈 영역(117)으로서, 솔더 레지스트 클리어런스 간격(W5)만큼 이격된다. 여기서, 와이어 본딩 랜드(116)의 둘레에는 솔더 레지스트를 제거하여 오픈 영역(117)이 형성된다.
여기서, 상기 솔더 레지스트 클리어런스가 50um일 경우, 도 5에서 W3,W4,W5는 각각 50um로 이격된다. 또한 솔더 레지스트 댐(131)과 베어 다이(120) 사이의 간격(W2)을 50um로 유지할 수도 있어, 베어 다이에서 와이어 본딩 랜드까지의 간격은 200um가 된다.
이러한 베어 다이용 랜드(114)에는 다이 어태칭 공정으로 접착 부재(118)가 도포되고, 그 접착 부재(118) 위에 베어 다이(120)가 접착된다. 여기서, 다이 어태칭 공정은 접착 부재(118)를 이용하여 베어 다이(120)를 베어 다이용 랜드(114) 상에 붙이는 과정으로, 전기적 특성 및 신뢰성을 결정하는 중요한 부분이다. 이때 사용되는 접착 부재(118)는 에폭시가 사용되며, 상기 에폭시는 열경화성 수지로 열을 가하면 굳어지는 특성을 가지는 것으로 레진(resin)과 Ag가 혼합한 물질이다. 여기서, 사용되는 Ag는 전기적인 특성을 향상시켜 준다.
이러한 베어 다이용 랜드(114) 상에 도포되고 경화되는 에폭시가 솔더 레지스트(130)의 댐(131)에 의해 외부로 유동되는 것을 막을 수 있어, 와이어 본딩 랜드(116)까지 유입되는 것을 방지해 준다.
상기 다이 어태칭 과정이 완료되면 접착 부재(118)를 경화시켜 주기 위해, 오븐에서 경화 과정을 거치게 된다. 이러한 경화 과정이 종료되면 와이어 본딩 공정을 수행한다.
상기 와이어 본딩 과정은 베어 다이(120)의 상면에 노출된 각 입출력단자(Vcc1~Vcc3, Vmode, Vref, RFin, GND)(122)와 와이어 본딩 랜드(116)를 와이어(예: Au)(124)로 본딩하게 된다. 여기서, 와이어 본딩의 기본적인 요소는 온도, 수직으로 눌러주는 힘, 그리고 수평으로 눌러주는 힘, 시간(dwell time, process time)의 4가지를 적절하게 조절하게 된다.
본 발명은 베어 다이용 랜드(114)의 둘레에 솔더 레지스트 댐(131)을 형성시켜 주어, 상기 솔더 레지스트 댐(131)이 베어 다이용 랜드(114)에 형성된 에폭시가 와이어 본딩 랜드(116)로 유입되는 것을 막아줌으로써, 와이어 본딩에 대한 신뢰성 을 개선시켜 줄 수 있다. 이로 인해 베어 다이용 랜드(114)와 와이어 본딩 랜드(116) 사이의 간격을 줄여 줄 수 있어, 반도체 모듈 사이즈를 줄여줄 수 있다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 반도체 모듈 및 이의 베어 다이 실장 방법에 의하면, 베어 다이용 랜드의 외측 표면에 솔더 레지스트 댐을 형성하여 접착 부재가 와이어 본딩 랜드에 유입되는 것을 차단해 줌으로써, 와이어 본딩에 의한 불량을 최소화할 수 있다.
또한 베어 다이용 랜드와 와이어 본딩 랜드 사이의 거리를 줄여 줄 수 있어, 모듈 사이즈를 줄여줄 수 있다.

Claims (5)

  1. 반도체 모듈 기판의 상면에 형성된 베어 다이용 랜드;
    상기 베어 다이용 랜드의 외측으로 이격되어 형성된 하나 이상의 와이어 본딩 랜드;
    상기 베어 다이용 랜드 상에 다이 어태칭 공정으로 부착되는 접착 부재;
    상기 접착 부재 위에 부착되는 베어 다이;
    상기 베어 다이용 랜드의 외측에 댐 형태로 형성된 솔더 레지스트;
    상기 베어 다이의 입출력 단자를 와이어 본딩 랜드에 연결시켜 주는 와이어를 포함하는 반도체 모듈.
  2. 제 1항에 있어서,
    상기 접착 부재는 에폭시 재질을 포함하는 반도체 모듈.
  3. 제 1항에 있어서,
    상기 솔더 레지스트는 베어 다이용 랜드의 외측 상면에 클리어런스를 갖고 형성되는 반도체 모듈.
  4. 제 3항에 있어서,
    상기 솔더 레지스트 클리어런스는 50um인 반도체 모듈.
  5. 기판 상면에 베어 다이용 랜드 및 본딩 랜드를 포함하는 다수개의 도전성 랜드를 형성하는 단계;
    상기 도전성 랜드 사이를 서로 격리하고 전기적으로 보호하기 위해 솔더 레지스트를 도포하는 단계;
    상기 솔더 레지스트의 도포 후, 상기 베어 다이용 랜드의 외측에 솔더 레지스트 댐을 형성시키고, 상기 베어 다이용 랜드 근처의 와이어 본딩 랜드를 오픈시켜 주는 단계;
    상기 베어 다이용 랜드에 접착 부재를 다이 어태칭 공정으로 부착한 후 베어 다이를 부착하는 단계;
    상기 베어 다이의 입출력 단자와 본딩 랜드를 와이어로 본딩하는 단계를 포함하는 반도체 모듈의 베어 다이 실장 방법.
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KR101443969B1 (ko) * 2012-10-29 2014-09-23 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
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