CN105917463A - 半导体装置 - Google Patents
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Abstract
一种半导体装置(1),包括:基板(10)、半导体元件(20)、端子(42)以及焊料流出防止部(12x)。所述半导体元件通过第一焊料层(51)固定在基板的一侧上。所述端子通过第二焊料层(53)固定在基板的所述一侧上。所述焊料流出防止部形成于在基板的所述一侧中的半导体元件和端子之间,并且构造为防止第一焊料层和第二焊料层流出。所述焊料流出防止部与所述半导体元件之间的距离长于第一焊料层的厚度。
Description
技术领域
本发明公开了一种半导体装置。
背景技术
作为一半导体装置(其中半导体元件和端子装配在基板上),举例来说,装配在车辆上并具有电力控制功能等的半导体装置是已经公开的。在该半导体装置中,基板和半导体元件通过第一焊料层固定,且基板和端子通过第二焊料层固定。
但是,在以上描述的这种半导体装置中,因为半导体元件和端子相互靠近地布置,一些情况下,接合基板和端子的第二焊料层在焊接期间向半导体元件流出,与半导体元件建立电气连续,且使半导体元件不能正常运行。
发明内容
本发明提供一种半导体装置,该半导体装置能够防止形成焊料层的焊料向其它构件流出。
依照本发明的一个方面的半导体装置包括基板、半导体元件、端子、和焊料流出防止部。所述半导体元件通过第一焊料层固定在所述基板的一侧上。所述端子通过第二焊料层固定在所述基板的所述一侧上。所述焊料流出防止部设置在所述基板的所述一侧中的所述半导体元件和所述端子之间,并且其构造为防止第一焊料层和第二焊料层流出。所述焊料流出防止部与所述半导体元件之间的距离长于第一焊料层的厚度。
依照本发明的这个方面,能提供一种能够防止形成焊料层的焊料向其它构件流出的半导体装置。
附图说明
参照附图,以下将对本发明的示范性的实施例的特征、优点、技术及工业意义进行描述,图中用相同的数字对相同的元件进行了标注,且其中:
图1是示出根据本发明的第一实施例的半导体装置的横截面视图;
图2是示出根据本发明的第一实施例的半导体装置的平面图;
图3A和图3B是用于说明焊料的量和沟槽的体积的示图;
图4是示出沟槽的形状的另一个例子的平面图;
图5是示出根据本发明的第二实施例的半导体装置的横截面视图;
图6是示出根据本发明的第三实施例的半导体装置的横截面视图;
图7是示出根据本发明的第三实施例的半导体装置的平面图;
图8是示出根据本发明的第四实施例的半导体装置的横截面视图;
图9是示出根据本发明的第四实施例的半导体装置的平面图;
图10是示出根据本发明的第五实施例的半导体装置的横截面视图;
图11是示出根据本发明的第五实施例的半导体装置的平面图;以及
图12是示出根据本发明的第六实施例的半导体装置的横截面视图。
具体实施例
以下,将参照附图对实施本发明的方式进行描述。在每张附图中,相同的构件被标注为相同的参考编号,且在一些情况中完全相同的说明将会被省略。
<第一实施例>图1是示出根据本发明的第一实施例的半导体装置的横截面视图。图2是示出根据第一实施例的半导体装置的平面图。但是,在图1中示出的构件只有一部分示出在图2中。另外,图1示出图2的沿I-I线的横截面。
当参照图1和图2时,半导体装置1包括基板10、半导体元件20、密封树脂30、以及端子41和42。基板10包括绝缘层11、第一配线层12和第二配线层13。
在本实施例中,为了说明简便,端子41侧定为基板10的上侧或一侧,第二配线层13侧定为基板10的下侧或另一侧。另外,各个部位的端子41侧上的表面定为上表面或一个表面,第二配线层13侧上的表面定为下表面或另一表面。但是,半导体装置1能够在上下倒置的状态下使用,或者能够被布置为任意角度。另外,平面图指的是从绝缘层11的一个表面的法线方向看对象物,且平面形状指的是从绝缘层11的一个表面的法线方向看对象物时其所呈现的形状。
绝缘层11由例如陶瓷的绝缘材料形成。当绝缘层11由陶瓷形成时,举例讲,能够使用氮化硅(Si3N4)、氧化铝(Al2O3)、氮化铝(AlN)等作为材料。但是,绝缘层11的材料不限于陶瓷,也可使用绝缘树脂、玻璃等。绝缘层11的平面形状可以是具有边为约30mm至50mm的正方形、长方形等。绝缘层11的厚度,举例讲,可以为约0.2mm至1.5mm。
第一配线层12通过例如钎焊等接合至绝缘层11的一个表面。第一配线层12可以被布置在绝缘层11的一个表面的整个表面上,或者,举例讲,可以被布置得使绝缘层11的一个表面的外缘部分露出。举例讲,可以使用铜(Cu)、铝(Al)等作为第一配线层12的材料。第一配线层12的厚度,举例讲,可以为约0.2mm至1mm。
当第一配线层12是由例如铝(Al)的具有较差焊料湿润性的材料制成时,在第一配线层12的表面上优选形成例如镍(Ni)或金(Au)的具有优良焊料湿润性的表面处理膜(镀膜等)。
在第一配线层12中形成有沟槽12x(贯通沟槽),其使绝缘层11的一个表面露出。沟槽12x形成于半导体元件20的端子42侧。沟槽12x是根据本发明的焊料流出防止部的一个典型例子。沟槽12x的平面形状可以是,举例讲,向半导体元件20的对侧开口的U型。
沟槽12x与半导体元件20之间的距离d设定得长于焊料层51的厚度t。举例讲,当焊料层51的厚度t是0.1mm时,为了防止半导体元件20和端子42之间的电气连续,作为沟槽12x与半导体元件20之间的距离d,至少约0.15mm是必要的。但是,只要距离d长于厚度t,距离d可以设定为任意长度。
沟槽12x与半导体元件20之间的距离d设定得长于焊料层51的厚度t的原因如下。即,因为焊料圆角(solder fillet)通常形成约45°至90°的倾角,焊料层51的圆角的顶端从半导体元件20的端面延伸出最多仅与焊料层51的厚度t相同的长度。
因此,当沟槽12x与半导体元件20之间的距离d设定得长于焊料层51的厚度t时,就能防止焊料层51的圆角触及沟槽12x而与沟槽12x内的焊料层53建立电气连续。
由以上描述的理由可知,如果半导体元件20的下表面侧的电极(与焊料层51上表面接触的一部分)小于半导体元件20的外边缘,距离d的起点优选设定在半导体元件20的下表面侧上的电极的与沟槽12x最接近的部分。根据本申请,沟槽12x与半导体元件20之间的距离d表现得也包括这样的情况。
另一方面,形成焊料层53的焊料也被要求不能触及焊料层51。关于此,焊料(其固化后形成焊料层53)的量与沟槽12x的体积之间的关系很重要。这一点在下文中进行描述。
第二配线层13通过例如钎焊等接合在绝缘层11的另一表面。第二配线层13可以被布置在绝缘层11的另一表面的整个表面上,或者举例讲,可以被布置得使绝缘层11的另一表面的外缘部分露出。举例讲,可以使用铜(Cu)、铝(Al)等作为第二配线层13的材料。第二配线层13的厚度,举例讲,可以设定为约0.2mm至1mm。
当第二配线层13是由例如铝(Al)的具有较差焊料湿润性的材料制成时,在第二配线层13的表面上优选形成例如镍(Ni)或金(Au)的具有优良焊料湿润性的表面处理膜(镀膜等)。
半导体元件20安装在基板10的第一配线层12上的预定元件安装区域中。半导体元件20的下表面侧的电极通过焊料层51与第一配线层12电连接。半导体元件20,举例讲,是电力开关元件,其在逆变器电路的IGBT(绝缘栅双极型晶体管,Insulated Gate Bipolar Transistor)等的操作期间产生热量。半导体元件20产生的热量通过基板10散发。通过在第二配线层13侧布置散热部件,可以进一步提高散热性能。像这样,因为半导体装置1将半导体元件20产生的热量从一个表面侧(下表面侧)散发出去,所以半导体装置1可称为单侧冷却模组。
密封树脂30形成为覆盖基板10、半导体装置20、以及端子41和42。举例讲,能够使用绝缘材料(例如含有填料的环氧树脂)通过传递模塑等形成密封树脂30。在密封树脂30形成之后,半导体元件20等能够免于湿气、污染物等。第二配线层13的下表面和端子41和42的一部分从密封树脂30中露出。
端子41与半导体元件20电连接。端子41的一端通过焊料层52与半导体元件20的上表面侧上的电极接合。端子41的另一端从密封树脂30中露出。通过加工由例如铜(Cu)等制成的引线框基材形成端子41。
端子42与第一配线层12电连接。端子42的一端的前端部具有连接部42a。弯曲部42b形成为从该一端的前端部跨至另一端部。从连接部42a至弯曲部42b的部分是朝向第一配线层12的连接表面,且该连接表面通过焊料层53与第一配线层12接合。端子42的一端固定在沟槽12x上方。
在平面图中,端子42的连接部42a优选固定在与沟槽12x重叠的位置。这是因为,如果在平面图中端子42的连接部42a不与沟槽12x重叠且定位得比沟槽12x更靠近基板10的外缘侧,则多余的焊料与沟槽12x之间的距离就变长了并且多余的焊料变得难以进入沟槽12x。另一方,因为如果在平面图中端子42的连接部42a不与沟槽12x重叠且定位得比沟槽12x更靠近半导体元件20侧上,则多余的焊料可能从沟槽12x流出至半导体元件20侧。
端子42的另一端从密封树脂30中向外露出。通过加工由例如铜(Cu)等制成的引线框基材形成端子42。焊料层53形成为:其进入沟槽12x,在第一配线层12上朝远离半导体元件20的方向延伸,并进而覆盖端子42的弯曲部42b的下表面(形成反圆角(back fillet))。
因为沟槽12x如此形成,当端子42焊接至第一配线层12时,即使熔融的焊料(其在固化后成为焊料层53)的量很大,多余的焊料也会进入沟槽12x中。另外,多余的焊料的一部分在端子42的弯曲部42b的下表面形成反圆角。所以,因为多余的焊料不会流出到半导体元件20侧的第一配线层12上,能够防止焊料层53连接至焊料层51和半导体元件20。另外,由于端子42的弯曲部42b的下表面形成了反圆角,端子42与第一配线层12间的连接可靠性能够得到改善。
当沟槽12x形成时,其中预先形成有通孔(其变成为沟槽12x)的第一配线层12可钎焊至绝缘层11。可选地,在其中没有形成通孔的第一配线层12钎焊至绝缘层11后,在第一配线层12上形成保护膜,在该保护膜(resist)中要变成为沟槽12x的部分是开口的,然后通过蚀刻来去除第一配线层12的从保护膜中露出的部分,就可以形成沟槽12x。
此处,将对焊料(其在固化后成为焊料层53)的量和沟槽12x的体积进行描述。当端子42被焊接至第一配线层12时,主要考虑以下变化因素。第一因素是端子42侧与第一配线层12侧之间的接合面积的变化。第二因素是端子42和第一配线层12之间的接合厚度(端子42和第一配线层12面向彼此的平面之间的焊料层53的厚度)的变化。第三因素是焊料(其在固化后成为焊料层53)的量的变化。
首先,考虑这样一种情况,其中作为第一因素的接合面积为最小值,作为第二因素的接合厚度为最小值,且作为第三因素的焊料量为最大值。在该情况中,沟槽12x的体积可确定为使得“焊料的多余部分≤沟槽12x体积的最小值”(图3A的状态)。尽管沟槽12x体积的最大值依据尺寸等的制约而确定,但对于该最大值没有限制。
其次,考虑这样一种情况,其中作为第一因素的接合面积为最大值,作为第二因素的接合厚度为最大值,且作为第三因素的焊料量为最小值。在该情况中,焊料量的最小值可确定为使得没有多余的焊料产生(图3B所示的状态)。
如前面所描述的,当考虑第一至第三因素,将焊料(其在固化后成为焊料层53)的量与沟槽12x的体积调节为使设计值(接合面积、接合厚度)均得到满足时,就能够防止多余的焊料从沟槽12x流出到半导体元件20侧。
当调节焊料(其在固化后成为焊料层53)的量与沟槽12x的体积时,沟槽12x的平面形状不必具有U形。沟槽12x的平面形成可以是如图4中所示的线性形状(I形)。可选地,沟槽12x的平面形状可以是,举例讲,向半导体元件20的对侧开口的C形等(附图中未示出)。
<第二实施例>图5是示出根据第二实施例的半导体装置的横截面视图。当参照图5时,半导体装置1A与半导体装置1的不同点在于端子42被替换为端子43(见图1等)。在图5中,对以上实施例中那些已描述的相同构成部分将省略描述。
端子43电连接至第一配线层12。端子43一端的前端部具有连接部43a。弯曲部43b形成为从该一端的前端部跨至另一端部。从连接部43a(其包括下文描述的弯曲部43c)至弯曲部43b的部分是朝向第一配线层12的连接表面,且该连接表面通过焊料层53接合至第一配线层12。端子43的该一端固定在沟槽12x上方。
端子43的连接部43a在其前端部上具有弯曲部43c。弯曲部43c从与第一配线层12大致平行的方向朝与第一配线层12大致垂直的方向弯曲。弯曲部43c插入沟槽12x且弯曲部43c的顶端面与在沟槽12x中露出的绝缘层11的一个表面相接触。通过形成这些,端子43的连接部43a的前端部(弯曲部43c)固定至在平面图中与沟槽12x重叠的位置。
端子43的另一端从密封树脂30中向外露出。通过加工由例如铜(Cu)等制成的引线框基材形成端子43。焊料层53形成为:其进入沟槽12x中,在第一配线层12上朝远离半导体元件20的方向延伸,且进而覆盖端子43的弯曲部43b的下表面(形成反圆角)。
沟槽12x的平面形状可以是图2中所示的这种,可以是图4中所示的这种,或这些以外的其他的形状。
除第一实施例的效果之外,第二实施例进一步发挥了以下效果。即,通过将弯曲部43c设置在端子43的连接部43a的前端部,不使用特别的夹具(jig),就能相对于基板10容易地定位端子43。
另外,因为弯曲部43c的顶端面与在沟槽12x中露出的绝缘层11的一个表面相接触,焊料层53的厚度由弯曲部43c的长度L来确定。因此,能够改善焊料层53的厚度的精准性。
<第三实施例>图6是示出根据第三实施例的半导体装置的横截面视图。图7是示出根据第三实施例的半导体装置的平面图。但是,图6中的构件只有一部分表示在图7中。另外,图6示出图7的沿VI-VI线的横截面。
当参照图6和图7时,半导体装置1B与半导体装置1的不同点在于第一配线层12没有设置沟槽12x,且第一配线层12上布置有绝缘材料60(见图1等)。在图6和图7中,对以上实施例中那些已描述的相同构成部分将省略描述。
绝缘材料60通过例如绝缘粘合剂等固定在第一配线层12的上表面上。绝缘材料60布置在半导体元件20的端子42侧。绝缘材料60是根据本发明的焊料流出防止部的一个典型例子。作为绝缘材料60的材料,可以使用例如环氧树脂等的绝缘树脂。可选地,可以通过在例如金属等的导电材料的表面覆盖绝缘膜来形成绝缘材料60。绝缘材料60的平面形状,举例讲,可以具有线性形状(I形)。可选地,也可使用如图2中一样的U形、C形(附图中未示出)等。
绝缘材料60与半导体元件20之间的距离d设定得长于焊料层51的厚度t。举例讲,当焊料层51的厚度t为0.1mm时,为防止半导体元件20与端子42之间的电气连续,作为绝缘材料60与半导体元件20之间的距离d,至少必须有约0.15mm。但是,只要距离d长于厚度t,距离d可以设定为任何长度。
绝缘材料60的高度设定得大于将端子42的厚度与焊料层53的高度相加得到的值。端子42的一端的顶端与绝缘材料60的侧表面接触。通过布置像这样的、从第一配线层12的上表面突出的绝缘材料60,当端子42被焊接时,端子42的一端的顶端被定位为与绝缘材料60的侧表面接触。因此,不使用特别的夹具,就能相对于基板10容易地定位端子42。
另外,因为绝缘材料60从第一配线层12的上表面突出,当端子42被焊接至第一配线层12时,即使处于熔融状态的焊料(其固化后成为焊料层53)的量很大,多余的焊料也能被遏制。另外,多余的焊料的一部分在端子42的弯曲部42b的下表面形成反圆角。因此,因为多余的焊料不会流出到半导体元件20侧的第一配线层12上,能够防止焊料层53连接至焊料层51和半导体元件20。另外,通过在端子42的弯曲部42b的下表面形成的反圆角,端子42和第一配线层12间的连接可靠性能够得到改善。
<第四实施例>图8是示出根据第四实施例的半导体装置的横截面视图。图9是示出根据第四实施例的半导体装置的平面图。但是,图8中的构件只有一部分表示在图9中。另外,图8示出图9的沿VIII-VIII线的横截面。
当参照图8和图9时,半导体装置1C与半导体装置1的不同点在于第一配线层12的上表面覆盖有表面处理膜70,且表面处理膜70的一部分上形成有开口部70x以使第一配线层12的上表面露出(见图1等)。在图8和图9中,对以上实施例中那些已描述的相同构成部分将省略描述。
在本实施例中,第一配线层12是由例如铝(Al)的具有较差焊料湿润性的材料制成的,且第一配线层12的上表面覆盖有例如镍(Ni)或金(Au)的具有优良焊料湿润性的表面处理膜70。然后,通过在表面处理膜70的半导体元件20的端子42侧上形成开口部70x,第一配线层12的上表面在开口部70x中露出。即,第一配线层12的上表面只有在开口部70x中露出的、一部分成为具有较差焊料湿润性的非焊接区域12y,而其他部分则成为具有优良焊料湿润性的焊接区域。非焊接区域12y是根据本发明的焊料流出防止部的一个典型例子。
非焊接区域12y(开口部70x)的平面形状可以是,举例讲,长方形的。可选地,通过进一步延伸非焊接区域12y,表面处理膜70可以分成两部分:端子41侧的区域和端子42侧的区域。
非焊接区域12y的端子42侧的边与半导体元件20之间的距离d设定得长于焊料层51的厚度。举例讲,当焊料层51的厚度t为0.1mm时,为防止半导体元件20与端子42之间的电气连续,作为非焊接区域12y的端子42侧的边与半导体元件20之间的距离d,至少必须有约0.15mm。但是,只要距离d长于厚度t,距离d可以设定为任何长度。
在第一配线层12的上表面形成有具有开口部70x的表面处理膜70,举例讲,如下所示。首先,制备基板10。在基板中,第一配线层12(铝等)被布置在绝缘层11的一个表面上,且第二配线层13被布置在另一表面上。然后,在待形成第一配线层12的上表面的开口部70x的部分上形成例如保护膜或掩蔽带的掩膜。然后,在第一配线层12的上表面上,通过例如镀覆而形成例如镍(Ni)或金(Au)的表面处理膜70,在那之后,去除掩膜。因此,在第一配线层12的上表面上具有开口部70x的表面处理膜70就形成了,并且开口部70x内成为非焊接区域12y。
因为非焊接区域12y这样形成,当端子42焊接至第一配线层12时,即使处于熔融状态的焊料(其固化后成为焊料层53)的量很大,多余的焊料既不会润湿非焊接区域12y,也不会向其伸展,而是在端子42的弯曲部42b的下表面成为反圆角。因此,因为多余的焊料不会流出到半导体元件20侧的第一配线层12上,能够防止焊料层53连接于焊料层51和半导体元件20。另外,由于在端子42的弯曲部42b的下表面上形成的反圆角,端子42和第一配线层12间的连接可靠性能够得到改善。
<第五实施例>图10是示出根据第五实施例的半导体装置的横截面视图。图11是示出根据第五实施例的半导体装置的平面图。但是,图10中的构件只有一部分表示在图11中。另外,图10示出图11的沿X-X线的横截面。
当参照图10和图11时,半导体装置1D与半导体装置1的不同点在于沟槽12x被替换为沟槽12z(见图1等)。在图10和图11中,对以上实施例中那些已描述的相同构成部分将省略描述。
在第一配线层12中,形成有不贯通第一配线层12的沟槽12z。沟槽12z形成在半导体元件20的端子42侧。沟槽12z是根据本发明的焊料流出防止部的一个典型例子。沟槽12z的平面形状可以设定为框形(框架形)。沟槽12z与半导体元件20之间的距离d设定得长于焊料层51的厚度t。举例讲,当焊料层51的厚度t为0.1mm时,为防止半导体元件20与端子42之间的电气连接续,作为沟槽12z与半导体元件20之间的距离d,至少必须有约0.15mm。但是,只要距离d长于厚度t,距离d可以设定为任何长度。焊料(其固化后成为焊料层53)的量与沟槽12z的体积之间的调节与第一实施例中描述的沟槽12x的情况相同。
因为在沟槽12x中(见图1等),绝缘层11的一个表面从底部露出,沟槽12x中的焊料湿润性较差。另一方面,沟槽12z内部的焊料湿润性较优良。即,当第一配线层12是由例如铜(Cu)的具有优良焊料湿润性的材料制成时,例如铜(Cu)的具有优良焊料湿润性的材料也在沟槽12z里露出。另外,如果第一配线层12是由例如铝(Al)的具有较差焊料湿润性的材料制成的,在沟槽12z形成后,形成具有优良焊料湿润性的表面处理膜。因此,具有优良焊料湿润性的表面处理膜也在沟槽12z里露出。
沟槽12z可以形成于第一配线层12中,举例讲,如下所示。首先,制备基板10。在基板10中,第一配线层12被布置在绝缘层11的一个表面上,且第二配线层13被布置在另一表面上。然后,通过用具有与沟槽12z的形状相对应的凸部的金属模具进行冲压来模制出第一配线层12(此时,控制沟槽12z以使其不贯通第一配线层12)。如此,沟槽12z形成于第一配线层12中。在那之后,根据要求,在包括沟槽12z的内部的第一配线层12的上表面上,通过例如镀覆来形成例如镍(Ni)或金(Au)的表面处理膜。
除第一实施例的效果之外,第五实施例进一步发挥了以下效果。即,因为沟槽12z的内部处于优良焊料湿润性的状态,当端子42被焊接至第一配线层12时,由于毛细现象,处于熔融状态的焊料主动进入沟槽12z之中,且多余的焊料能够容易被地吸收。沟槽12z的平面形状可以不是框形(框架形),而是可以是图2所示的形状或图4所示的形状,也可以是这些以外的其他的形状。本质上,只要沟槽12z的内部具有优良的焊料湿润性,由于毛细现象,就能够取得本实施例特有的效果。
<第六实施例>图12是示出根据第六实施例的半导体装置的横截面视图。当参照图12时,半导体装置1E与半导体装置1的不同点在于金属块80通过焊料层52被布置在半导体元件20上,且金属块80通过焊料层54被固定至基板10A(见图1等)。尽管为了方便的原因为基板10A标注了不同的标记,但是该基板具有与基板10相同的结构。在图12中,对以上实施例中那些已描述的相同构成部分将省略描述。
半导体元件20产生的热量通过基板10和10A散发。通过分别在每一基板10和10A的第二配线层13侧上布置散热部件,可以进一步提高散热性能。因此,在半导体装置1E中,因为半导体元件20产生的热量从双表面侧(上表面侧和下表面侧)散发,半导体装置1E能够被称为双侧冷却模组。
在半导体装置1E中,在基板10A的第一配线层12中,形成有不贯通第一配线层12的沟槽12z(见第五实施例)。因为基板10A的沟槽12z由于毛细现象吸收多余的焊料,将金属块80固定至基板10A的焊料层54不会流出到沟槽12z外。
因此,沟槽12z可以应用至端子以外的部分。情况与其他实施例中所示的例如沟槽12x的焊料流出防止部一样。
以上,尽管具体地描述了优选实施例,本发明不限于以上被描述的实施例。只要不背离本发明的主旨,各种各样的可选实施方式和置换实施方式都能被增加到以上所描述的实施例中。
举例讲,各个实施例能够被适当地组合。举例讲,在第一实施例中,绝缘材料60可以被布置在沟槽12x的半导体元件20侧。因此,能够更确实地防止多余的焊料流出到半导体元件20侧的第一配线层12上。
Claims (9)
1.一种半导体装置,包括:
基板;
半导体元件,其通过第一焊料层固定在所述基板的一侧上;
端子,其通过第二焊料层固定在所述基板的所述一侧上;及
焊料流出防止部,其设置于所述基板的所述一侧中的所述半导体元件与所述端子之间,并且构造为防止所述第一焊料层和所述第二焊料层流出,其中
所述焊料流出防止部与所述半导体元件之间的距离长于所述第一焊料层的厚度。
2.根据权利要求1所述的半导体装置,其中,所述焊料流出防止部是形成于所述基板的所述一侧上的沟槽,并且所述端子的第一端固定在所述沟槽上方。
3.根据权利要求2所述的半导体装置,其中,所述端子的所述第一端的连接部固定至在平面图中与所述沟槽重叠的位置。
4.根据权利要求1所述的半导体装置,其中,
所述焊料流出防止部是布置在所述基板的所述一侧上的绝缘材料,
所述绝缘材料的高度大于所述第二焊料层的高度与所述端子的厚度的总和,且
所述端子的第一端的顶端直接与所述绝缘材料的侧表面接触。
5.根据权利要求2至4中的任一权利要求所述的半导体装置,其中,
所述端子的所述第一端与所述半导体元件由密封树脂密封,且
所述端子的第二端露在所述密封树脂外部。
6.根据权利要求1至5中的任一权利要求所述的半导体装置,其中,
所述基板具有配线层,且
所述第一焊料层和所述第二焊料层电连接至所述配线层且形成于所述配线层上。
7.根据权利要求2或3所述的半导体装置,其中,
所述基板具有绝缘层和形成于所述绝缘层上的配线层,
所述沟槽形成于所述配线层中,且
所述端子的所述第一端穿过所述沟槽直接与所述绝缘层接触。
8.根据权利要求1所述的半导体装置,其中,
所述基板具有配线层,且
所述焊料流出防止部是形成于所述基板上的具有比所述配线层的焊料湿润性更好的焊料湿润性的区域。
9.根据权利要求1所述的半导体装置,其中,
所述基板具有绝缘层和形成于所述绝缘层上的配线层,
所述沟槽形成于所述配线层中,且
所述沟槽的底部由所述配线层的一部分构成。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109755205A (zh) * | 2017-11-08 | 2019-05-14 | 株式会社东芝 | 半导体装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6086055B2 (ja) * | 2013-11-26 | 2017-03-01 | トヨタ自動車株式会社 | 半導体装置 |
JP6483498B2 (ja) | 2014-07-07 | 2019-03-13 | ローム株式会社 | 電子装置およびその実装構造 |
WO2018211683A1 (ja) * | 2017-05-19 | 2018-11-22 | 新電元工業株式会社 | 電子モジュール、接続体の製造方法及び電子モジュールの製造方法 |
JP6753498B1 (ja) * | 2019-09-19 | 2020-09-09 | 株式会社明電舎 | エミッタ支持構造及び電界放射装置 |
JP7422646B2 (ja) | 2020-11-27 | 2024-01-26 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10256432A (ja) * | 1997-03-14 | 1998-09-25 | Nec Corp | 樹脂封止型半導体パッケージ |
JPH10326810A (ja) * | 1997-04-21 | 1998-12-08 | Lsi Logic Corp | 可撓性テープボールグリッドアレイパッケージ |
US20030147333A1 (en) * | 2002-02-01 | 2003-08-07 | Masahide Tokuda | Mounting method for optical device and optical head equipment |
KR20080071431A (ko) * | 2007-01-30 | 2008-08-04 | 엘지이노텍 주식회사 | 반도체 모듈 및 이의 베어 다이 실장 방법 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8802678A (nl) * | 1988-11-01 | 1990-06-01 | Du Pont Nederland | Contactelement en contactelementsamenstel van elektrisch geleidend materiaal, in het bijzonder voor oppervlaktemontagetechniek. |
JPH0677633A (ja) | 1992-03-16 | 1994-03-18 | Matsushita Electric Ind Co Ltd | プリント配線板およびその製造方法 |
JPH06237073A (ja) | 1993-02-10 | 1994-08-23 | Noriyuki Yoshida | 回路基板、半導体パッケージ、その取付け方法および配線パターンの修復方法 |
JPH07111370A (ja) | 1993-10-13 | 1995-04-25 | Fuji Electric Co Ltd | 半導体装置 |
US6281524B1 (en) * | 1997-02-21 | 2001-08-28 | Kabushiki Kaisha Toshiba | Semiconductor light-emitting device |
JPH11284318A (ja) | 1998-03-30 | 1999-10-15 | Rohm Co Ltd | 電子部品実装基板 |
JP3619708B2 (ja) * | 1999-06-02 | 2005-02-16 | 株式会社日立製作所 | パワー半導体モジュール |
JP2000357861A (ja) | 1999-06-14 | 2000-12-26 | Toshiba Corp | 電子回路装置 |
JP2001053432A (ja) * | 1999-08-10 | 2001-02-23 | Matsushita Electric Works Ltd | フリップチップ実装構造 |
JP4897133B2 (ja) * | 1999-12-09 | 2012-03-14 | ソニー株式会社 | 半導体発光素子、その製造方法および配設基板 |
JP2001257444A (ja) * | 2000-03-09 | 2001-09-21 | Auto Network Gijutsu Kenkyusho:Kk | 電子部品の電気接続構造 |
US20050029666A1 (en) * | 2001-08-31 | 2005-02-10 | Yasutoshi Kurihara | Semiconductor device structural body and electronic device |
JP4765233B2 (ja) | 2001-09-17 | 2011-09-07 | 日本電気株式会社 | 半導体パッケージの実装構造および半導体パッケージの実装方法 |
JP2004363216A (ja) | 2003-06-03 | 2004-12-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP4007304B2 (ja) | 2003-10-14 | 2007-11-14 | 株式会社デンソー | 半導体装置の冷却構造 |
JP2007027584A (ja) | 2005-07-20 | 2007-02-01 | Auto Network Gijutsu Kenkyusho:Kk | 接続構造、回路構成体、およびその製造方法 |
JP2007088020A (ja) | 2005-09-20 | 2007-04-05 | Auto Network Gijutsu Kenkyusho:Kk | 回路構成体 |
JP4708941B2 (ja) | 2005-09-20 | 2011-06-22 | 株式会社オートネットワーク技術研究所 | 接続構造、および回路構成体 |
DE112009005537B3 (de) | 2008-04-09 | 2022-05-12 | Fuji Electric Co., Ltd. | Verfahren zum Herstellen einer Halbleitervorrichtung |
JP5107839B2 (ja) * | 2008-09-10 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2010087239A (ja) | 2008-09-30 | 2010-04-15 | Alps Electric Co Ltd | 電子モジュール |
JP5404025B2 (ja) | 2008-12-24 | 2014-01-29 | 京セラ株式会社 | 熱電変換モジュールの製法 |
JP5445344B2 (ja) * | 2010-06-15 | 2014-03-19 | 三菱電機株式会社 | 電力用半導体装置 |
JP2012064855A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 半導体装置 |
US8664765B2 (en) | 2010-12-03 | 2014-03-04 | Fuji Electric Co., Ltd. | Semiconductor device |
JP5691475B2 (ja) * | 2010-12-15 | 2015-04-01 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP5738226B2 (ja) * | 2012-03-22 | 2015-06-17 | 三菱電機株式会社 | 電力用半導体装置モジュール |
JP6086055B2 (ja) * | 2013-11-26 | 2017-03-01 | トヨタ自動車株式会社 | 半導体装置 |
JP2015181142A (ja) * | 2014-03-03 | 2015-10-15 | 新光電気工業株式会社 | 配線基板及びその製造方法、絶縁層の表面改質方法 |
-
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-
2017
- 2017-05-09 US US15/590,572 patent/US9824961B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10256432A (ja) * | 1997-03-14 | 1998-09-25 | Nec Corp | 樹脂封止型半導体パッケージ |
JPH10326810A (ja) * | 1997-04-21 | 1998-12-08 | Lsi Logic Corp | 可撓性テープボールグリッドアレイパッケージ |
US20030147333A1 (en) * | 2002-02-01 | 2003-08-07 | Masahide Tokuda | Mounting method for optical device and optical head equipment |
KR20080071431A (ko) * | 2007-01-30 | 2008-08-04 | 엘지이노텍 주식회사 | 반도체 모듈 및 이의 베어 다이 실장 방법 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109755205A (zh) * | 2017-11-08 | 2019-05-14 | 株式会社东芝 | 半导体装置 |
CN109755205B (zh) * | 2017-11-08 | 2023-07-04 | 株式会社东芝 | 半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
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