JP4765233B2 - 半導体パッケージの実装構造および半導体パッケージの実装方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はCSP(Chip Size Package )/BGA(Ball Grid Array )パッケージ等の表面実装型エリアアレイパッケージと回路基板との接合部の信頼性を向上させる半導体パッケージの実装構造に関する。
【0002】
【従来の技術】
従来、パーソナルコンピュータ等において処理速度の高速化が要求されるのに伴い、半導体チップの入出力ピン数は増加する傾向にある。
この入出力ピン数増加の要求に応えるため、入出力ピンである「はんだバンプ」が半導体パッケージの下面に配置されたBGAパッケージが採用されることも多い。
【0003】
CSP/BGAパッケージの場合、電子部品(半導体パッケージ)と回路基板とははんだバンプを介して接続される。しかし、この接続部分は強度が低く、落下や衝撃等による外力に対して脆弱であるため、電子部品と回路基板との間に封止材を充填することにより接続部分の保護や強度補強を行っている。
【0004】
また、電子部品は使用する際に発熱するため、電子部品自身やこれが実装されている回路基板は熱によって変形を生じてしまう。封止材は、この変形によって電子部品と回路基板との接続部分に生じた応力を緩和する働きをもする。
【0005】
【発明が解決しようとする課題】
しかしながら従来の半導体パッケージの実装構造では、接続部分の強度を向上させるために電子部品の裏面全体に封止材を充填していた。このため、封止材の充填量が多くなってしまい、小型電子機器において軽量化が妨げられる原因となっていた。
【0006】
また、従来の半導体パッケージの実装構造においては、電子部品の裏面全体に封止材が充填されているため、電子部品を回路基板から剥がすことは難しい。よって、リペア(パッケージ交換)作業が困難であるという問題があった。
【0007】
あるいは、従来の半導体パッケージの実装構造では、実装の際に電子部品の周囲から封止材を充填するため、封止材が電子部品の周囲にはみ出してしまい隣接する電子部品にまで及ぶこともある。この場合は、リペア作業を行う際に隣接する電子部品まで交換しなければならなくなってしまうため、電子部品のリペア作業を困難にする原因になるという問題があった。
【0008】
本発明と技術分野の類似する従来技術として特開2001−44606号公報に開示される「半導体パッケージの実装構造体およびその実装方法並びにそのリワーク方法」がある。
上記公報に開示される発明では、配線基板の端子電極とはんだバンプとを導電性接着剤で固めて電気的および機械的に接続実装している。
【0009】
しかしこの技術では、はんだバンプの頂上面を平坦化させる必要があるため、従来の半導体パッケージをそのまま適用することはできない。また、半導体パッケージを実装する際に、端子電極とはんだバンプとの接続箇所全てに導電性接着材を塗布しなければならないため、工数が増加してしまう。
このように上記公報に開示される発明は、パッケージの取り外しは容易に行えても取り付けが難しいため、リペア作業が容易であるとはいえなかった。
【0010】
本発明は係る問題に鑑みてなされたものであり、電子部品と回路基板との接続部分を補強するために必要となる封止材の量を低減する半導体パッケージの実装構造を提供することを目的とする。
また、電子部品のリペア作業を容易にする半導体パッケージの実装構造を提供することを目的とする。
【0011】
【課題を解決するための手段】
また、上記目的を達成するため本発明による半導体パッケージの実装構造は、表面実装型エリアアレイパッケージを回路基板に実装した半導体パッケージの実装構造であって、前記表面実装型エリアアレイパッケージの周縁部の複数の端子が接続される電極のうち四隅の電極の周囲に半円断面形状の溝が設けられ、前記溝及び前記四隅の端子を伝わるように封止材が注入されて、前記表面実装型エリアアレイパッケージと前記回路基板との接続部分が補強されたことを特徴とする。上記半導体パッケージの実装構造において、封止材は熱硬化性樹脂もしくは光硬化性樹脂であると好ましい。本発明による半導体パッケージの実装構造は、表面実装型エリアアレイパッケージと回路基板との接続強度を補強するために必要となる封止材の量を低減できる。さらに、封止材を熱硬化性樹脂とすることにより、表面実装型エリアアレイパッケージと回路基板との接続強度を複数箇所で均一に補強できる。
【0012】
また、上記目的を達成するため本発明による半導体パッケージの実装構造は、表面実装型エリアアレイパッケージを回路基板に実装した半導体パッケージの実装構造であって、前記表面実装型エリアアレイパッケージの周縁部の複数の端子が接続される電極のうち四隅の電極の周囲に半円断面形状の溝が設けられ、前記溝及び前記四隅の端子を伝わるように封止材が注入されて、前記表面実装型エリアアレイパッケージと前記回路基板との接続部分が補強されたことを特徴とする。上記半導体パッケージの実装構造において、封止材は熱硬化性樹脂であると好ましい。本発明による半導体パッケージの実装構造は、表面実装型エリアアレイパッケージと回路基板との接続強度を補強するために必要となる封止材の量を低減できる。さらに、封止材を熱硬化性樹脂とすることにより、表面実装型エリアアレイパッケージと回路基板との接続強度を複数箇所で均一に補強できる。上記半導体パッケージの実装構造において、封止材は熱硬化性樹脂もしくは光硬化性樹脂であると好ましい。本発明による半導体パッケージの実装構造は、表面実装型エリアアレイパッケージと回路基板との接続強度を補強するために必要となる封止材の量を低減できる。さらに、封止材を熱硬化性樹脂とすることにより、表面実装型エリアアレイパッケージと回路基板との接続強度を複数箇所で均一に補強できる。
【0013】
また、上記目的を達成するため本発明による半導体パッケージの実装方法は、表面実装型エリアアレイパッケージの周縁部の複数の端子のうち四隅の端子が配置される電極の周囲に半円断面形状の溝が設けられた回路基板へ前記表面実装型エリアアレイパッケージを実装する半導体パッケージの実装方法であって、前記端子と前記電極とを接続する工程と、前記溝及び前記四隅の端子を伝わるように封止材を注入して、前記表面実装型エリアアレイパッケージの四隅の端子と前記電極との接続箇所近傍に封止材を配置する工程と、前記封止材を硬化させる工程と、を有することを特徴とする。本発明による半導体パッケージの実装方法によれば、半導体パッケージと回路基板との接続部分を補強するために必要となる封止材の量を低減した半導体パッケージの実装構造を実現できる。
【0014】
【発明の実施の形態】
〔第1の実施形態〕
本発明を好適に実施した第1の実施形態による半導体パッケージの実装構造について説明する。
図2に、本実施形態による半導体パッケージの実装構造に適用する電子部品および回路基板を示す。電子部品1は、CSP/BGAパッケージ等のエリアアレイ型パッケージである。電子部品1は、回路基板3との接続面に、はんだバンプ2を有する。はんだバンプ2は、電子部品1と回路基板3とを接続する突起電極であり、回路基板3に電子部品1を実装する際の接着材でもある。さらに、はんだバンプ2は、サーマル・ボールとも呼ばれ、電子部品1が発する熱を放散させる機能をも有する。
回路基板3は、電子部品1の実装に用いられる。回路基板3は、ガラスエポキシ樹脂やBTレジン等の樹脂、セラミックス基板等の従来技術によるものを適用できる。
【0015】
図1に、電子部品1の周縁部における回路基板3との接続部分を拡大して示す。
図に示すように、電子部品1と回路基板3とは、はんだバンプ2と接続パッド4とを介して接続される。
電子部品1の周縁部に配置されたはんだバンプ2が接続される接続パッド4の周辺には、微小溝5を設ける。微小溝5の断面形状は、エッジがない形状とするほうが好ましく、半円形にすると特に好ましい。微小溝5には封止材6が充填される。封止材6は、はんだバンプ2と接続パッド4との接続を補強するとともに、電子部品1と回路基板3との接続部分を固定、保護する。
【0016】
封止材6としては、電子部品を回路基板に実装する際に従来使用されていた樹脂を適用できる。ただし、適用する樹脂の粘度が低いと微小溝5から封止材6が流出してしまうため、ある程度の粘度(100〜1000Poise)を有する樹脂を使用することが好ましい。
なお、本実施形態では、封止材6に熱硬化性樹脂であるエポキシ系樹脂を主成分としたものを適用する。
【0017】
図1に示したように、本実施形態による半導体パッケージの実装構造は、電子部品の裏面全体に封止材を注入していた従来技術による実装構造とは異なり、電子部品の周縁部(好ましくは四隅部分)のみを封止材で補強する。
回路基板に実装された電子部品に作用する外力は、電子部品の中央部分から遠い部分、すなわち電子部品の周縁部(特に四隅部分)で強く作用する。本実施形態による半導体パッケージの実装構造は、これらの外力が強く作用する部分を補強しているため、電子部品の裏面全体に封止材で補強した場合と同等の効果が得られる。
【0018】
また、電子部品と回路基板との接続部分に注入する封止材の量を低減できるため、実装品を軽量化できる。さらに、封止材の使用量を必要最小限に抑えられるため、コストを低減できる。
なお、封止材は必ずしも全ての溝に注入する必要はなく、回路基板に設けられた全ての溝に注入してもよいし、一部の溝のみに注入してもよい。
例えば、電子部品の周縁部の端子が接続される全ての電極の周囲に溝が設けられている場合に、四隅部分近傍の溝のみに封止材を注入してもよい。
【0019】
加えて、電子部品のリペア作業が必要となった場合は、封止材が注入されていない箇所において電子部品と回路基板との隙間を利用して、容易に電子部品を取り外すことができる。このため、電子部品のリペア作業を容易に行える。
【0020】
〔第2の実施形態〕
次に、本発明を好適に実施した第2の実施形態による半導体パッケージの実装方法について説明する。
図3に、本発明による半導体パッケージの実装方法に適用する電子部品と回路基板とを示す。電子部品1は、CSP/BGAパッケージ等のエリアアレイ型パッケージである。電子部品1は、回路基板3との接続面にはんだバンプ2を有する。はんだバンプ2は、電子部品1と回路基板3とを接続する突起電極であり、回路基板3に電子部品1を装する際の接着材でもある。さらに、はんだバンプ2は、サーマル・ボールとも呼ばれ、電子部品1が発する熱を放散させる機能をも有する。
回路基板3は、ガラスエポキシ樹脂やBTレジン等の樹脂、セラミック基板等を適用できる。
回路基板3は、電子部品1が実装された場合に、はんだバンプ2と対応する箇所に接続パッド4を備える。電子部品1の四隅部分(コーナー部)のはんだバンプ2が配置される接続パッド4の周囲には、微小溝5を設ける。
【0021】
図4に、本実施形態による半導体パッケージの実装方法の流れを示す。
まず、図5に示すように、回路基板3に電子部品1を実装する(ステップS101)。電子部品1と回路基板3との実装には従来の実装方法、すなわち、はんだバンプを用いた従来のエリアアレイ型半導体パッケージの実装方法を適用できる。
【0022】
次に、図6に示すように、回路基板3上に設けられた微小溝5に封止材6を注入する(ステップS102)。なお、封止材6を注入する際には不図示のディスペンサーを使用して、ディスペンサーのノズルを微小溝5の付近にセットし、封止材6が微小溝5および電子部品1のコーナー部のはんだバンプ2を伝わるように注入するとよい。また、ヒータ機能を備えたステージ7の温度を制御し、封止材を注入しやすくするとよい。
本実施形態においては、第1の実施形態と同様、エポキシ系樹脂を主成分とする熱硬化性樹脂を封止材6として適用する。よって、封止の際には封止材6の粘度を下げ、注入しやすくするように、ステージ温度を50〜100℃に保持することが好ましい。
【0023】
これにより、電子部品1のコーナー部のみに封止材6が注入され、その他の部分では電子部品1と回路基板3との間に封止材6が介在しない。
【0024】
続いて、この回路基板3と電子部品1とを加熱して封止材6を硬化させる(ステップS103)。図6に示すようにオーブンを用いて加熱する場合、オーブン内温度を熱硬化温度(100〜150℃)以上に保持する。
なお、最適な硬化条件は、封止材6に適用した樹脂の成分や加熱方法等によって異なるため、効果条件を適宜設定して回路基板3と電子部品1との接続部分の強度を補強する効果が得られるようにする。
なお、加熱方法はオーブンを用いる方法に限定されるものではなく、他の方法を適用してもよい。
【0025】
本実施形態を適用した半導体パッケージの実装方法によれば、回路基板に設けた溝の部分に封止材を注入するため、実装した電子部品の外側に封止材が流出することがない。よって、隣接する電子部品のリペア作業に支障をきたすことがない。
さらに電子部品を固定するために必要な封止材の量は極めて少量でよいため、封止材内部で発生するボイドを低減でき、さらに充填/硬化時間を短縮することが可能となる。
【0026】
なお、本実施形態のように電子部品の四隅を固定するように封止材を充填することが好ましいが、必ずしも電子部品の四隅を固定する必要はなく、電子部品の形状等に応じて、封止材による電子部品の固定位置を適宜変更してもよい。
例えば、電子部品の形状が矩形でない場合は、電子部品に対する外力が強く作用する箇所に溝を設け、この近傍を封止材で補強すれば同様の効果が得られる。
【0027】
本発明は、上記各実施形態に示したBGAパッケージに限定されるものではない。例えば、電子部品のインタポーザ(外部端子を形成する部材)と回路基板とを封止材で直接固定するLGA(land grid array )パッケージ等に適用することも可能である。
【0028】
さらに、封止材は熱硬化性樹脂に限定されるものではなく、光硬化性樹脂等を適用してもよい。
このように、本発明は様々に変更することができる。
【0029】
【発明の効果】
以上の説明により明らかなように本発明を適用した回路基板によれば、表面実装型エリアアレイパッケージの周縁部の端子が接続される任意の電極の周囲に溝を設けたことにより、パッケージを実装した際に、接続部分の周囲に配置された溝のうち任意の部分のみを封止材で補強できる。よって、エリアアレイパッケージを封止する際に必要となる封止材の量を低減できる。
【0030】
また、本発明を適用した半導体パッケージの実装構造は、接続部分の周囲に配置された溝のうち任意の部分のみを封止材で補強するため、エリアアレイパッケージを封止する際に必要となる封止材の量を低減できる。この溝を表面実装型エリアアレイパッケージの四隅の端子が接続される電極の周囲に設けるようにすれば、パッケージ対する外力が最も強く作用する四隅部分の接続強度を補強でき、さらには電子部品のリペア作業が容易になる。
【0031】
また、本発明を適用した半導体パッケージの実装方法によれば、一般的な半導体パッケージを適用して、上記効果を奏する半導体パッケージの実装構造を実現できる。これにより、半導体パッケージを実装した構造体を小型化・軽量化・低コスト化できる。加えて、封止材を充填/硬化させる工程で要する時間を短縮できる。
また、電極の周囲に設けた溝を利用して封止材を注入できるため、パッケージ下部から流出した封止材が他の電子部品にまで及ぶことがない。
【図面の簡単な説明】
【図1】本発明を好適に実施した第1の実施形態による半導体パッケージの実装構造における電子部品と回路基板との接続部分を示す図である。
【図2】第1の実施形態による半導体パッケージの実装構造を示す図である。
【図3】本発明を好適に実施した第2の実施形態による半導体パッケージの実装方法において、電子部品と回路基板とを実装する前の状態を示す図である。
【図4】第2の実施形態による半導体パッケージの実装方法における処理の流れを示すフローチャートである。
【図5】第2の実施形態による半導体パッケージの実装方法において、電子部品と回路基板とを実装した状態を示す図である。
【図6】第2の実施形態による半導体パッケージの実装方法において、封止材を注入した状態を示す図である。
【符号の説明】
1 電子部品
2 はんだバンプ
3 回路基板
4 接続パッド
5 微小溝
6 封止材
7 ステージ
Claims (3)
- 表面実装型エリアアレイパッケージを回路基板に実装した半導体パッケージの実装構造であって、前記表面実装型エリアアレイパッケージの周縁部の複数の端子が接続される電極のうち四隅の電極の周囲に半円断面形状の溝が設けられ、前記溝及び前記四隅の端子を伝わるように封止材が注入されて、前記表面実装型エリアアレイパッケージと前記回路基板との接続部分が補強されたことを特徴とする半導体パッケージの実装構造。
- 前記封止材は熱硬化性樹脂もしくは光硬化性樹脂であることを特徴とする請求項1記載の半導体パッケージの実装構造。
- 表面実装型エリアアレイパッケージの周縁部の複数の端子のうち四隅の端子が配置される電極の周囲に半円断面形状の溝が設けられた回路基板へ前記表面実装型エリアアレイパッケージを実装する半導体パッケージの実装方法であって、前記端子と前記電極とを接続する工程と、前記溝及び前記四隅の端子を伝わるように封止材を注入して、前記表面実装型エリアアレイパッケージの四隅の端子と前記電極との接続箇所近傍に封止材を配置する工程と、前記封止材を硬化させる工程とを有することを特徴とする半導体パッケージの実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001282257A JP4765233B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体パッケージの実装構造および半導体パッケージの実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001282257A JP4765233B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体パッケージの実装構造および半導体パッケージの実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003092464A JP2003092464A (ja) | 2003-03-28 |
JP4765233B2 true JP4765233B2 (ja) | 2011-09-07 |
Family
ID=19105934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001282257A Expired - Fee Related JP4765233B2 (ja) | 2001-09-17 | 2001-09-17 | 半導体パッケージの実装構造および半導体パッケージの実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4765233B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6093831A (ja) * | 1983-10-27 | 1985-05-25 | Yaesu Musen Co Ltd | 音声信号処理回路 |
JP5110032B2 (ja) * | 2009-04-17 | 2012-12-26 | 富士通株式会社 | 筐体 |
JP6187894B2 (ja) * | 2012-09-13 | 2017-08-30 | パナソニックIpマネジメント株式会社 | 回路装置の製造方法、半導体部品の実装構造および回路装置 |
JP6086055B2 (ja) | 2013-11-26 | 2017-03-01 | トヨタ自動車株式会社 | 半導体装置 |
JP6323775B2 (ja) * | 2014-02-10 | 2018-05-16 | パナソニックIpマネジメント株式会社 | 回路装置の製造方法、半導体部品の実装構造および回路装置 |
JP2017123446A (ja) * | 2016-01-08 | 2017-07-13 | 株式会社日立製作所 | 半導体装置および半導体パッケージ装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1145961A (ja) * | 1997-05-26 | 1999-02-16 | Seiko Epson Corp | 半導体装置 |
JP3532450B2 (ja) * | 1999-04-15 | 2004-05-31 | シャープ株式会社 | Bga型半導体パッケージの実装構造およびその実装方法 |
JP2001144116A (ja) * | 1999-11-11 | 2001-05-25 | Hitachi Kokusai Electric Inc | 電子部品の実装方法及び構造、並びに回路基板 |
JP2002373914A (ja) * | 2001-06-15 | 2002-12-26 | Ricoh Co Ltd | 電子部品接続構造体 |
-
2001
- 2001-09-17 JP JP2001282257A patent/JP4765233B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003092464A (ja) | 2003-03-28 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100720 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110530 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140624 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |