JP2002305285A - 半導体装置 - Google Patents

半導体装置

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誠士 今須
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Abstract

(57)【要約】 【課題】高信頼性のMCM型半導体装置を提供する。 【解決手段】半導体基板の一主面に回路が形成された半
導体素子と、複数の前記半導体素子が第一のバンプを介
して搭載され、マザーボードに第二のバンプを介して配
置される基板と、を備え、前記基板上には、第一の半導
体素子と、前記第一の半導体素子より面積の大きい第二
の半導体素子が搭載され、前記第一の半導体素子の基板
より前記第二の半導体素子の基板厚さが薄く形成されて
いることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高信頼のマルチチ
ップモジュール（MCM）型半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置が搭載される電子機器
の高性能、高機能、小型化は著しく、半導体装置には増
々高速化、小型化が求められている。これに対応して、
搭載基板上に複数の半導体素子を接続して1個のモジュ
ールとして機能させ、より高密度なシステム実装を実現
することにより、システムの高速化、小型化を図った、
マルチチップモジュール（MCM）と呼ばれる半導体装置
の開発が各社で進められている。
【０００３】半導体素子自体においては、基板に設置後
に、基板との熱膨張差による半導体素子のクラックやは
んだの割れ、アンダーフィルを備える場合にはアンダー
フィル樹脂のクラック等を防止することが検討されてい
る。特開平１１―２２０７７号公報には、フリップチッ
プ型半導体に関して、半導体素子やアンダーフィルのク
ラックを抑制する為に、基板の熱膨張係数等の値を制御
することが開示されている。また、特開２０００―４０
７７５号公報には、半導体素子に生じるクラックを抑制
するために、アンダーフィルの斜面形状を工夫すること
が開示されている。
【０００４】
【発明が解決しようとする課題】しかし、いずれの公知
例もフリップチップ半導体単体において応力関係を見て
いるに過ぎず、ＭＣＭ構造での課題及び対策については
言及されていない。
【０００５】半導体素子を複数備えた基板がマザーボー
ドに配置されるＭＣＭ構造における検討の結果、マザー
ボードに設置されるはんだ部、特に端部領域に使用時の
熱膨張等によりひずみが生じ、ＭＣＭ全体としての健全
性を低下させる恐れがある。
【０００６】そこで、本発明は、運転に際しても熱膨張
などに対する健全性低下を抑制した高信頼構造のMCM型
半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、例えば、複数のベアチップの半導体素子
とその他の複数の電子部品が、バンプにより基板に接続
され、前記半導体素子と前記基板との間にアンダーフィ
ルの樹脂が挿入されたマルチチップモジュール（MCM）
型半導体装置を構成するとき、前記半導体素子の前記基
板と接続された面の裏面における最も長い一辺または最
も短い一辺の長さが、半導体素子によって異なり、前記
半導体素子の厚さtcが、半導体素子の前記1辺の長さに
応じて異なるようにする。これにより、運転に際しても
熱膨張などに対する健全性低下を抑制した高信頼構造の
MCM型半導体装置を提供することにある。具体的には、
これにより、MCMにおいて、複数の半導体素子を搭載す
る基板とマザーボード間に配置されるバンプへ働く応力
分布の不均一を抑制することができ、MCM型の半導体装
置の信頼性を向上させることができる。
【０００８】具体的には、本発明のマルチチップモジュ
ール型半導体装置は、半導体基板の一主面に回路が形成
された半導体素子と、複数の前記半導体素子が第一のバ
ンプを介して搭載され、マザーボードに第二のバンプを
介して配置される基板と、を備え、前記基板上には、第
一の半導体素子と、前記第一の半導体素子より面積の大
きい第二の半導体素子が搭載され、前記第一の半導体素
子の基板より前記第二の半導体素子の基板厚さが薄く形
成されている、ことを特徴とする。
【０００９】なお、半導体素子において、強度の弱い面
が前記半導体素子の基板と接続される面の裏面にあっ
て、破壊形態として、クラックの起点が前記面上となる
ことが予測されるとき、係る観点からも前記半導体素子
の前記基板と接続された面の裏面における最も長い一辺
の長さが長い半導体素子ほど、前記半導体素子の厚さtc
を薄くすることが考えられる。また、前記の装置におい
て、前記第一のバンプの周囲にアンダーフィルを配置し
ても良い。
【００１０】また、前記半導体素子は、前記半導体基板
に再配線層を介して前記バンプが設置されるウエハプロ
セスパッケージ型の半導体素子であってもよい。
【００１１】前記ウエハプロセスパッケージ（WPP）型
半導体素子は、前記バンプと半導体素子との間に、前記
バンプの間隔を広げるために、またな、前記バンプの径
を広げるために、再配線層を設けることが好ましい。前
記半導体素子と前記基板との間にアンダーフィルの樹脂
が挿入されたマルチチップモジュール（MCM）型半導体
装置を構成することができる。
【００１２】また、前記第一の半導体素子の前記回路形
成面の裏面に、バックグラインドを非実施とし、前記第
二の半導体素子の前記回路形成面の裏面にバックグライ
ンドが施されることを特徴とする。
【００１３】また、本発明は、半導体基板の一主面に回
路が形成された半導体素子と、複数の前記半導体素子が
第一のバンプを介して搭載され、マザーボードに第二の
バンプを介して配置される基板と、を備え、前記基板上
には、半導体素子にバンプ及びバンプの周囲に形成され
たアンダーフィルを介して搭載された第一の半導体素子
と、半導体素子にバンプを介して搭載された第二の半導
体素子と、を備え、前記第一の半導体素子の厚さは、前
記第二の半導体素子の厚さより薄く形成されていること
を特徴とする。
【００１４】または、加えて、前記第一の半導体素子の
前記回路形成面の裏面に、バックグラインドが非実施さ
れ、前記第二の半導体素子の前記回路形成面の裏面にバ
ックグラインドが非実施であることを特徴とする。
【００１５】バンプとアンダーフィルを用いて基板に搭
載する半導体素子と、バンプを用いアンダーフィルを不
実施にして基板に搭載する半導体素子とが、一基板上に
混在する場合にはアンダーフィルを備えた半導体素子の
厚さをアンダーフィルを備えない半導体素子の厚さより
薄くする。そして、前記基板とマザーボード間に配置す
るバンプの応力分布の不均一を緩和してMCM全体そして
の信頼性を向上させることができる。 具体的には、ベ
アチップの半導体素子がバンプによりアンダーフィルの
樹脂を伴って基板に接続されたフリップチップの半導体
素子と、バンプにより基板に接続された、ベアチップの
半導体素子がテープ基板上に封止樹脂またはエラストマ
を伴って接続されたチップサイズパッケージ（テープ型
CSP）で、前記フリップチップの半導体素子の厚さと前
記テープ型CSPの半導体素子の厚さを異ならせるもので
ある。
【００１６】まは、本発明は、半導体基板の一主面に回
路が形成された半導体素子と、複数の前記半導体素子が
第一のバンプを介して搭載され、マザーボードに第二の
バンプを介して配置される基板と、を備え、前記基板上
には、ベアチップの半導体素子が前記基板にバンプ及び
バンプの周囲に形成されたアンダーフィルを介して搭載
されたフリップチップ型半導体素子と、ベアチップの半
導体素子が封止樹脂またはエラストマを備え、バンプを
介して搭載されたチップサイズパッケージ型半導体素子
と、を備え、前記フリップチップ型半導体素子の厚さ
は、前記チップサイズパッケーッジ型半導体素子の厚さ
より薄く形成されていることを特徴とする。
【００１７】また、前記第フリップチップ型半導体素子
の前記回路形成面の裏面に、バックグラインドを実施
し、前記チップサイズパッケージ型半導体素子の前記回
路形成面の裏面にバックグラインドを非実施とされるこ
とを特徴とする。
【００１８】または、例えば、バンプによりアンダーフ
ィルの樹脂を伴って基板に接続され、前記バンプと半導
体素子との間に、再配線層が設けられたウエハプロセス
パッケージ（WPP）の半導体素子と、バンプにより基板
に接続され、ベアチップの半導体素子がテープ基板上に
封止樹脂またはエラストマを伴って接続されたチップサ
イズパッケージ（テープ型CSP）とを基板上に備える場
合、前記WPPの半導体素子の厚さと前記テープ型CSPの半
導体素子の厚さを異ならせるものである。
【００１９】半導体基板の一主面に回路が形成された半
導体素子と、複数の前記半導体素子が第一のバンプを介
して搭載され、マザーボードに第二のバンプを介して配
置される基板と、を備え、前記基板上には、半導体素子
に再配線層備え、バンプ及びアンダーフィルを介して搭
載されたウエハプロセスパッケージ型半導体素子と、半
導体素子が封止樹脂またはエラストマを備え、バンプを
介して搭載されたチップサイズパッケージ型半導体素子
と、を備え、前記ウエハプロセスパッケージ型半導体素
子の厚さは、前記チップサイズパッケーッジ型半導体素
子の厚さより薄く形成されていることを特徴とする。
【００２０】また、前記ウエハプロセス型半導体素子の
前記回路形成面の裏面に、バックグラインドを実施し、
前記チップサイズパッケージ型半導体素子の前記回路形
成面の裏面にバックグラインドを非実施とされることを
特徴とする。
【００２１】また、本発明は、半導体基板の一主面に回
路が形成された半導体素子と、複数の前記半導体素子が
第一のバンプを介して搭載され、マザーボードに第二の
バンプを介して配置される基板と、を備え、前記基板上
には、シリコンウエハから形成されるシリコン半導体素
子と、ガリウム砒素ウエハから形成されるガリウム砒素
半導体素子と、を備え、前記ガリウム砒素半導体素子の
厚さは、前記シリコン半導体素子の厚さより薄く形成さ
れていることを特徴とする。
【００２２】また、前記ガリウム砒素半導体素子の前記
回路形成面の裏面に、バックグラインドを実施し、前記
シリコン半導体素子の前記回路形成面の裏面にバックグ
ラインドを非実施とされることを特徴とする。
【００２３】または、本発明は、半導体基板の一主面に
回路が形成された半導体素子と、複数の前記半導体素子
が第一のバンプを介して搭載され、マザーボードに第二
のバンプを介して配置される基板と、を備え、前記基板
上には、第一の半導体素子と、前記第一の半導体素子よ
り面積の大きい第二の半導体素子が搭載され、前記第二
の半導体素子の基板より前記第一の半導体素子の基板厚
さが薄く形成されている、ことを特徴とする。
【００２４】半導体素子において、強度の弱い面が前記
半導体素子の基板と接続される面に垂直な面にあって、
破壊形態として、クラックの起点が前記面上となること
が予測されるとき、前記半導体素子の前記基板と接続さ
れた面の裏面における最も短い一辺の長さが短い半導体
素子ほど、前記半導体素子の厚さtcを薄くすることも考
えられる。
【００２５】なお、前記のマルチチップモジュール型半
導体装置については、半導体素子の基板と接続された面
の裏面上に、接着剤を介して、放熱のための熱拡散板ま
たは遮光のための遮光板が取り付けるようにすることが
できる。
【００２６】素子に与える応力などを低下させるために
すべての搭載された半導体素子を薄くするのでは容易で
はなく、コストも高くなってしまう。
【００２７】しかし、本発明のようにモジュール全体と
して捉えて、マルチチップモジュール型半導体装置を構
成することにより、厚さを薄くする半導体素子の数を減
らして、マルチチップモジュール型半導体装置の健全性
の低下を抑制することができるので、コストパフォーマ
ンスの高い製品を提供することができる。
【００２８】MCMにおいて、半導体素子は、はんだやAu
のバンプにより基板に接続され、半導体素子と基板との
間に、バンプの接続信頼性を向上させるため、アンダー
フィルと呼ばれる有機系樹脂などを充填する、従来の搭
載基板上に1個の半導体素子を接続した半導体装置でも
用いられた方式で実装される。基板材料としては、MCM
をマザーボードに接続した場合の接続信頼性を考慮し、
マザーボードと同程度の線膨張係数（10〜20x10-6K-1）
の材料が使用される。しかし、半導体素子（Siなどの半
導体材料）の線膨張係数（2〜3x10-6K-1）に対して、基
板の線膨張係数が相対的に高くなるので、環境温度の変
化により線膨張係数差に起因した熱応力がパッケージ内
部に生じやすいという欠点がある。このため、温度サイ
クル（例えば、-55〜125℃）等の信頼性試験において、
熱応力起因で半導体素子にクラックが生じ、信頼性基準
を達成することができない場合がある。従来の、搭載基
板上に1個の半導体素子を接続した半導体装置では、例
えば特開2000-40775のように、アンダーフィルの斜面形
状を工夫することにより、半導体素子に生じるクラック
を防止していた。
【００２９】MCMでは、基板に接続される半導体素子の
数が複数個となるため、アンダーフィルの形状を制御す
ることが難しくなる。アンダーフィルは、例えば特開平
11-220077で説明されているように、ディスペンスノズ
ルを用いて半導体素子と基板の間に注入して形成され
る。特開2000-40775で開示されているようにアンダーフ
ィルの斜面形状を均一に制御するためには、１ヶ所のみ
からの注入ではなく、半導体素子の周囲から、ノズルを
移動させるなどして注入する必要がある。しかし、半導
体素子が近接して配置されている箇所などでは、ノズル
を挿入してアンダーフィルを注入することが難しくな
り、また、仮に可能であったとしても、そのような方法
では手間がかかりすぎてしまい、コスト的にも上昇す
る。アンダーフィルの形成は、上述のような方法の他
に、テープ状の樹脂（異方性電導樹脂（ACF）も含む）
を半導体素子と基板の間に挟み込み、リフローや熱圧着
により接続する方法もあるが、この場合はさらに形状制
御は困難である。
【００３０】しかしながら、本発明のように異なる半導
体素子が搭載された場合に、他の半導体素子との関係で
半導体素子の厚さに着目してマルチチップモジュールを
構築するので、アンダーフィルの形状の制御と異なる観
点から、マルチチップモジュールの健全性を維持するこ
とができる。
【００３１】また、半導体素子自体に加わるの応力につ
いて以下の解析を行った。
【００３２】信頼性試験中に半導体素子に生じる熱応力
は、有限要素法の2次元弾性解析で、-55〜125℃の-205
℃の温度差を与えて計算した。図２に、解析モデルの模
式図を示す。特に高い応力が発生し、クラックが生じや
すい、半導体素子表面の中央部の点（図２のA部。以
下、半導体素子中央部とする。）と、半導体素子とアン
ダーフィル斜面が交わる線上の点（図２のB部。以下、
アンダーフィル斜面端部とする。）の主応力値で評価し
た。なお、アンダーフィル斜面端部は応力集中部で特異
性を示すが、要素サイズを常に同程度（0.1mmx0.05mm）
として、相対評価を行った。
【００３３】最初に、1個の基板上に複数の半導体素子
が接続された場合に、半導体素子と半導体素子が搭載さ
れている基板との間において、1個のみ接続された場合
と比較して、半導体素子に生じる熱応力に差異が生じる
かどうかを検討した。図３に結果を示す。半導体素子が
1個の場合と、3個の場合では、ほとんど主応力値に差が
無く、また、半導体素子数3個で素子同士の間隔を変え
て配置を変えても、主応力値は変化していない。半導体
素子に生じる熱応力は、素子数、素子配置に依らない傾
向を示した。
【００３４】次に、、半導体素子と半導体素子が搭載さ
れている基板との間において、基板の平面方向の寸法が
応力に及ぼす影響を調べた。図４に結果を示す。基板寸
法が4倍近い差となっても、主応力の変化は5%程度であ
る。半導体素子に生じる熱応力の、基板寸法による影響
は小さい。
【００３５】次に、半導体素子と半導体素子が搭載され
ている基板との間において、アンダーフィル斜面の形状
が応力に及ぼす影響を調べた。図５に示した、hとlの寸
法を変えた時の主応力の変化を調べた。図６に結果を示
す。アンダーフィル斜面端部の主応力は、アンダーフィ
ル斜面端部が半導体素子の下面（基板側面）位置とな
り、斜面角度が45°になるとき（h=l=d）に最大となっ
ている。半導体素子中央部の主応力は、アンダーフィル
斜面形状が変わっても変化していない。アンダーフィル
斜面形状が不均一になった場合の影響についても調べ
た。図７に結果を示す。半導体素子中央部の主応力に関
しては、アンダーフィル斜面形状が不均一の場合と均一
の場合とで差異は認められない。アンダーフィル斜面端
部の主応力に関しても、応力値は評価位置におけるアン
ダーフィル形状によって決まり、均一であるか否かには
依存しない。また、隣同士のアンダーフィルがつながっ
た場合の影響も検討した。図８にその結果を示す。半導
体素子中央部の応力、アンダーフィル斜面端部の応力と
もに、アンダーフィルがつながったことの影響は少な
い。
【００３６】次に、半導体素子の平面方向の寸法が応力
に及ぼす影響を調べた。図９に結果を示す。素子寸法が
約7mmから15mmの範囲では、半導体素子寸法による主応
力の変化の程度は小さい。素子寸法が、約7mmよりも小
さくなると、変化の程度が大きくなる。半導体素子中央
部の主応力は減少傾向にあるが、アンダーフィル斜面端
部の主応力は増加傾向にある。
【００３７】以下のMCM高信頼構造の検討では、１個の
素子について、基板の平面方向の寸法は約25mmに固定し
たモデルを使用して解析を行うこととした。アンダーフ
ィル斜面形状は、半導体装置製造工程で制御することは
難しく、実際の製品では種々の形状が混在することにな
る。それら全ての形状について信頼性を保証する必要が
あるため、評価モデルの形状は、応力が最大となる、斜
面端部が半導体素子の下面位置で、斜面角度が45°の形
状とした。半導体素子の平面方向の寸法は、当面の主流
となる、約7mmとした。
【００３８】高信頼構造検討項目は、半導体素子の厚
さ、基板の厚さ、基板の線膨張係数、アンダーフィルの
ヤング率と線膨張係数とした。半導体素子の材料として
は、主にシリコンを使用し、ヤング率、線膨張係数は大
きく変動しないため、半導体素子のヤング率は約190GP
a、線膨張係数は約3x10-6K-1で固定値とした。基板の線
膨張係数が変わったときの半導体素子の影響に対してヤ
ング率の変化に対する影響が少ないので、基板のガラス
エポキシなどの樹脂材料も、ヤング率は大きく変動しな
いので、約20GPaに固定した。
【００３９】図10に、半導体素子の厚さ、基板の厚さ、
基板の線膨張係数を変えた時の、半導体素子中央部およ
びアンダーフィル斜面端部の主応力を示す。（ａ）は半
導体素子中央部、（ｂ）は側面部の状態を示す。縦軸
は、チップに生じる主応力を、試作品に対し温度サイク
ル試験を行った結果得られた、チップにクラックが生じ
る臨界主応力で除した値とした。すなわち、縦軸が1の
とき、チップに生じる主応力が臨界応力に等しい。横軸
は、(半導体素子の厚さ)/(基板の厚さ)として整理し
た。アンダーフィルは、ヤング率=約10GPa、線膨張係数
=約35x10-6K-1に固定して解析を行った。半導体素子中
央部の主応力は、(半導体素子の厚さ)/(基板の厚さ)が1
前後のとき最大となり、特に、(半導体素子の厚さ)/(基
板の厚さ)が1より小さくなると、急激に応力が減少す
る。アンダーフィル斜面端部の主応力は、(半導体素子
の厚さ)/(基板の厚さ)が小さくなるほど減少する。基板
の線膨張係数は、10〜20x10-6K-1の範囲で変動させた
が、樹脂基板であれば、この範囲に含まれる。線膨張係
数が小さいほど主応力は減少する。
【００４０】図11に、半導体素子の厚さ、基板の厚さ、
アンダーフィルを変えた時の、半導体素子中央部および
アンダーフィル斜面端部の主応力を示す。縦軸、横軸
は、図10と同様である。基板の線膨張係数は、15x10-6K
-1に固定した。アンダーフィルの材質は、半導体素子、
基板との密着性や、耐熱性、耐湿性なども考慮しなけれ
ばならないため、使用可能なものは限られる。現状で
は、ヤング率=約10GPa、線膨張係数=約35x10-6K-1のも
のと、ヤング率=約6GPa、線膨張係数=約30x10-6K-1の2
種類が、代表的なアンダーフィルとして挙げられる。こ
の2種類のアンダーフィルに対して、応力解析を行っ
た。半導体素子中央部の主応力は、アンダーフィル材質
が異なってもほとんど変化しない。アンダーフィル斜面
端部の主応力は、アンダーフィル材質が低ヤング率、低
線膨張係数になるほど減少する。
【００４１】図10及び図11の結果から、半導体素子の厚
さは、少なくとも基板の厚さよりも薄い方が好ましく、
半導体素子の厚さが薄い方が応力を低減でき、クラック
を防止することができるということがわかる。また、基
板の線膨張係数、アンダーフィルのヤング率、線膨張係
数は、より小さい方が望ましい。
【００４２】ところで、図11に示したように、特に、半
導体素子の平面方向の寸法が約7mm以下に小さくなる
と、半導体素子中央部の主応力は減少し、アンダーフィ
ル斜面端部の主応力は増加する。半導体素子搭載面にお
ける半導体素子の投影面積が大きい半導体素子の厚さ
を、前記面積が小さい半導体素子の厚さより薄くするこ
とにより、クラック発生の危険性をおり低減することが
できる。
【００４３】同一基板上に接続された複数の半導体素子
において、基板、アンダーフィルの物性を素子ごとに変
えることは困難だが、半導体素子の厚さは、素子によっ
て異なる厚さとすることができる。なお、強度の弱い面
が半導体素子の上面部にあって、破壊形態として、クラ
ックの起点がこちらの面となることが予測される場合に
は、素子の平面方向の寸法が大きいものほどクラックが
発生しやすくなるので、平面方向の寸法の大きい素子の
素子厚さを薄くする。
【００４４】また、その他に、強度の弱い面が半導体素
子の側面部にあって、破壊形態として、クラックの起点
がこの面となることが予測される場合には、素子の平面
方向の寸法が小さいクラックが発生しやすくなる。
【００４５】平面方向の寸法の小さい素子ほど素子厚さ
を薄板化し、それぞれの素子の厚さに見合った必要最低
限の薄板化とすることにより、製造コストの上昇を最低
限に抑えて、信頼性の向上を図ることができる。
【００４６】
【発明の実施の形態】以下、本発明を採用したMCM型半
導体装置の実施例を詳しく説明する。
【００４７】図1に、本発明の第１の実施例のMCM型半導
体装置の平面概観模式図および断面模式図を示す。図1
(a)は平面概観図を示し、１(b)は前記１(a)の線分A―A'
においての断面図を示す。図1(a)の平面概観図のよう
に、基板4上に、複数のベアチップの半導体素子1が接続
されている例を示す。なお、基板上には、半導体素子の
ほかに種々の大きさのコンデンサなどの電子部品5が接
続される場合がある。図1(b)に示した図1(a)の線分A-A'
における断面図のように、半導体素子の回路形成面の裏
面4辺の寸法に関して、同一基板上の半導体素子同士で
面積に差異がある場合、半導体素子１の厚さも異なるよ
うに配置する。例えば、面積の大きい半導体対素子１の
厚さt1は面積に小さい半導体素子１の厚さt2より薄く構
成されている。半導体素子の厚さは、残存しているいわ
ゆるウエハ部分の厚さを比較することができる。例え
ば、ゲート絶縁膜から裏面（酸化膜除）までとしても良
い。
【００４８】バンプ１４に注目した場合に、面積が大き
い半導体素子部分でのバンプ１４に加わる応力と、面積
が小さい半導体素子部分でのバンプ１４に加わる応力の
影響の差を抑制することができる。そして、バンプ１４
に加わる応力分布に関して、基板１４全体での不均一を
抑制することができる。よって、バンプ１４部の信頼性
を向上させることができ、MCM全体そして見ても高信頼
性の半導体装置を提供することができる。また、本構造
により、低コストで、半導体素子に生じるクラックを防
止することができる。
【００４９】なお、上記厚さ関係に適用する半導体素子
は、少なくとも小さい半導体素子が７ｍｍ以下の長さの
辺を有するものに適応することが、図９に示した応力変
化の観点からも好ましい。
【００５０】ベアチップの半導体素子は、厚さtw（例え
ば約0.75mm）の半導体材料のウエハをダイシングして作
製する。半導体材料としては通常はシリコンが用いられ
るが、電気特性がシリコンよりも良いことからガリウム
ヒ素などの使用も検討されている。最終的な半導体素子
の厚さtcを、twよりも薄くする場合は、例えばバックグ
ラインドを施して目的の厚さとする。バックグラインド
は、半導体素子を基板に接続する前の、いずれかの工程
において行う。ダイシングした半導体素子は、導電性バ
ンプ3が取付けられ、基板4上に接続される。バンプは、
現状はPb-Snはんだが主流だが、環境への影響を考慮し
て近年はPbフリーはんだへと移行しつつある。また、よ
りバンプ間隔およびバンプ径の微細化が可能なAuを使用
してもよい。デバイス配線材にAlからより電気特性の良
いCuを使用する場合には、Auよりも接続性の良いCuを使
用することができる。基板材料は、マザーボードとの接
続信頼性を考慮して、マザーボードと同程度の線膨張係
数のガラスエポキシなどの有機系樹脂材料が主流だが、
半導体素子の熱応力を低減する観点から、より半導体素
子との線膨張係数差が小さいセラミック材料が使用され
ることができる。基板の厚さtsは、tcよりも厚いことが
望ましい。半導体素子と基板の接続は、はんだバンプ
は、リフロー加熱により溶融させることにより接続され
る。Auバンプは、超音波による振動などを利用して加熱
圧着される。バンプの接続信頼性を向上させるため、半
導体素子と基板の間には、アンダーフィルと呼ばれる、
エポキシなどの有機系樹脂材料2が充填される。アンダ
ーフィル2は、例えば特開平11-220077号公報で説明され
ているように、ディスペンスノズルにより注入される。
低融点のはんだに対しては、より製造が容易な、テープ
状の樹脂を半導体素子と基板の間に挟んでリフローでは
んだと共に溶融して接続する方法もある。また、Auの場
合には、アンダーフィルよりも製造が容易で、バンプ間
隔が微細化したときに樹脂が浸透しないなどの問題が生
ぜず有利な、テープ上の異方性電導樹脂（ACF）を半導
体素子と基板の間に挟んで加熱圧着する方法もある。ア
ンダーフィルの斜面形状は、半導体素子同士が近接して
配置される場合もあるため、制御することが難しく、種
々の形状になることが考えられる。テープアンダーフィ
ルやACFの場合にはより斜面形状の制御は困難である。
しかし、本発明は、アンダーフィルの斜面形状に依らず
有効である。半導体素子と基板の間隔は、0.01〜0.1mm
程度である。基板上に接続される全ての素子の個数、配
置は、種々の形態が有り得る。
【００５１】なお、厚さの異なる半導体素子を搭載した
MCMについて公知例を調査したところ、特開平６−２４
４２３８を更に抽出したが、本公知例は、単に、厚みの
異なる複数の半導体素子を厚みの薄い半導体素子より順
に同一の加圧治具で配線基板に接続することが開示され
ているに過ぎず、本発明の課題も本発明に関する示唆共
に開示されているとはいえないものであった。
【００５２】図12に、本発明の第2の実施例のMCM型半導
体装置の平面概観模式図および断面模式図を示す。材料
構成、製造方法は、第1の実施例と同様にすることがで
きる。この際、面積が小さい半導体素子の厚さ（t4）
は、面積が大きい半導体素子（t3）より薄くなるように
する。例えば、前記面積が小さい半導体素子の回路形成
面の背面にバックグラインドを施し、前記面積の大きい
半導体素子の方には非実施とすることが考えられる。言
い換えれば、強度の弱い面が半導体素子の側面部にあっ
て、破壊形態として、クラックの起点がこの面となるこ
とが予測される場合には、図12の様に、素子の回路形成
面の裏面4辺の内、最も短い辺の寸法に関して、小さい
素子ほど、素子の厚さtcを薄くする。
【００５３】図13に、本発明の第3の実施例のMCM型半導
体装置の平面概観模式図および断面模式図を示す。材料
構成、製造方法は、第1の実施例と同様にすることがで
きる。ただし、半導体素子の材料は、シリコン、ガリウ
ムヒ素など複数種類となっており、基板４上に異なる材
料の基板を有する半導体素子が並存している。この場
合、例えば、熱伝導率の低い材料からなる半導体素子
を、熱伝導率の高い半導体素子の厚さより薄くする。例
えばシリコンで形成された半導体素子の厚さ（t5）をガ
リウムヒ素で形成された半導体素子の厚さ（t6）より厚
くする。（シリコンの熱伝導率はガリウムヒ素より良
い） 熱伝導性の悪いガリウムヒ素からなる半導体素子の厚さ
をシリコンからなる半導体素子の厚さより薄くして、熱
をより逃げやすい構成にする。これにより、MCMにおけ
る基板上での部分的な熱の集中を抑制することができ
る。そして、MCM全体としての機能を確保しつつ、マザ
ーボード15と基板４との間に設置されたはんだ14への影
響の均一化を図ることができる。
【００５４】本構造により、コストパフォーマンスの高
いMCM半導体装置を構成することができる。図14に、本
発明の第4の実施例のMCM型半導体装置の平面概観模式図
および断面模式図を示す。半導体素子に対して、バンプ
3と半導体素子1との間に、導電性の配線材料とポリイミ
ドなどの有機系樹脂の絶縁材料からなる再配線層9を設
け、ウエハプロセスパッケージ（WPP）としている。WPP
としたのは、例えば、バンプ間隔を広げる目的または、
バンプ径を拡大する目的で採用することができる。前記
配線材料としては、一般にCuが使用されるが、より電気
抵抗の小さいAuが用いられることもできる。図15に示す
様に、厚さtw（例えば約0.75ｍｍを使用する）のシリコ
ンなどの半導体材料のウエハ８の一主面に回路を構成す
る工程（ａ）、バックグラインドを施して厚さをtwより
薄いtcにする工程（ｂ）、そして最終的にWPPの半導体
素子は、ウエハの状態で再配線層およびバンプを形成し
た後（ｃ）、ダイシングを行い作製する（ｄ）。半導体
素子の厚さtcは、バックグラインドにより薄板化される
例を説明したが、バックグラインドは、半導体素子を基
板に接続する前の、いずれかの工程（例えば、図15(b)
以外でも図15(c)または図15(d)の工程）において行うこ
とができる。ダイシング後の製造方法は、第1の実施例
と同様にすることができる。また、再配線層以外の材料
構成は第1の実施例と同様にすることができる。再配線
層の厚さは、半導体素子の厚さと比較して薄い、例えば
0.01mm〜0.05mm程度にすることができる。半導体素子の
厚さtcが、第1の実施例または第2の実施例または第3の
実施例と同様にして設定して、はんだ１４にかかる応力
の均一化を図ることができる。または、半導体素子に生
じるクラックを防止することができる。
【００５５】図16、図17に、本発明の第5の実施例のMCM
型半導体装置の平面概観模式図および断面模式図を示
す。MCMに搭載される半導体素子がWPPの半導体素子とWP
P化しない半導体素子の混載された例を示す。本実施例
では、WPP半導体素子とCSP半導体素子とを混載したMCM
半導体装置の例を示す。WPP以外に素子のバンプ間隔を
広げて接続する手段として、テープ型チップサイズパッ
ケージ（CSP）とすることが考えられ、CSPとの混載とな
る可能性がある。テープ型CSPとの混載の場合は、例え
ば図16に示したように、Cuなどの補強板11が取付けられ
たポリイミドなどのテープ基板上12に、エポキシ系樹脂
などの封止樹脂10を伴ってシリコンなどの半導体素子1
が接続されたパッケージ（ファンアウトCSPと呼ばれ
る）がWPP半導体素子と混載されている場合や、図17の
様に、テープ基板12上に、シリコン系樹脂などのエラス
トマと呼ばれる応力緩和層13を伴って半導体素子1が接
続されたパッケージ（ファンインCSPと呼ばれる）がWPP
半導体素子と混載されている場合が考えられる。ファン
アウトCSPは、ピン数が多く半導体素子のサイズ内に収
まらない場合にバンプ間隔を広くとることができ有利で
ある。一方、ファンインCSPは、パッケージサイズを小
さくすることができるため有利である。テープ型CSP
も、既に量産技術が確立されているので、WPPの量産初
期においては、WPPよりも安価に製造できる可能性があ
る。バンプ間隔の拡張なしで実施例1から3の様な半導体
素子を接続する場合と、WPPの半導体素子を接続する場
合、テープ型CSPを接続する場合の3つの選択肢の内か
ら、コスト面、顧客ニーズの面で、それぞれの半導体素
子ごとに、最良の方法が選択され、図16、図17の様に、
混載することができる。かかる場合に、WPP半導体素子
の厚さをCSP半導体素子の厚さより薄く構成する。例え
ば、WPP半導体素子の回路形成面と反対側の主面にバッ
クグラインドを施し、CSP半導体素子には非実施とす
る。このように、半導体素子と基板４との間にアンダー
フィルを有する半導体素子（WPP）と、半導体素子と基
板との間にアンダーフィルを有しない半導体素子（CS
P）を基板４上に混載する場合に、アンダーフィルを有
する半導体素子の厚さを薄くして基板４とマザーボード
１５に設置されるバンプ１４に加わる応力分布の均一化
を図ることができる。これにより、信頼性の高いMCM型
半導体装置を構成することができる。テープ型CSPの場
合、熱応力はテープ基板や封止樹脂、エラストマによっ
て緩和されるため、半導体素子の厚さを薄くしなくても
基板４とマザーボード１５との間に配置されるバンプ１
４への応力などの影響が少なく、または、素子のクラッ
ク発生の恐れも抑制できる。一方、テープ型CSP以外の
半導体素子（例えばアンダーフィルを備える半導体素子
（WPP半導体素子））は、バンプ１４への応力などの影
響を与える可能性が相対的に高く、また、クラック発生
の恐れも相対的に高い。よって、前記構成にすることが
好ましい。
【００５６】例えば、WPPの生産歩留りの低い量産初期
や、複数のメーカの半導体素子を混載する場合に、適用
することが好ましい。WPPでは、ウエハから取得できる
良品数が製造コストを決定する。したがって、生産歩留
りの低い量産初期などにおいては、従来の量産技術が確
立した製法による半導体素子よりもコスト高となる可能
性があり、どちらがより安価となるかは搭載される半導
体素子によって異なる。また、顧客のニーズに合せて、
複数のメーカの半導体素子を混載する可能性もあり、こ
の場合、WPPの半導体素子であるとは限らない。これら2
つの場合においては、MCMに搭載される半導体素子は、W
PPと、WPP化されない実施例1から3で示した様な半導体
素子との混載にすることができる。
【００５７】なお、MCM全体の厚さに制限が与えられる
場合、CSPの半導体素子の方が、テープ基板やエラスト
マの分、CSP以外の半導体素子よりも素子表面（回路形
成面）の基板4からの高さが高くなる傾向にある。かか
る観点に基づく他の実施形態としては、上記に関わら
ず、逆に、CSPの素子の厚さの方を、CSP以外の半導体素
子の厚さよりも薄くすることも考えられる。。図18に、
本発明の第6の実施例のMCM型半導体装置の断面模式図を
示す。材料構成、製造方法は、第1または第4または第5
の実施例と同一である。半導体素子から発生する熱を放
熱するため、または半導体素子に対して遮光を施すた
め、MCM型半導体装置には、図18の様に、接着剤6を介し
て、SUS等の熱拡散板7または遮光板7が取り付けられる
場合がある。接着剤は、半導体素子や基板に比べヤング
率が小さい（数GPa）ので、熱拡散板または遮光板を取
り付けたことによる、半導体素子の応力分布への影響は
小さい。また、その影響は、熱拡散板が半導体素子の変
形を抑える働きをするため、半導体素子に生じる応力を
低減する方向に働く。したがって、熱拡散板が取り付け
られた場合でも、本発明は有効で、半導体素子の厚さtc
（t14、t15、t16）が、第1または第2または第3または第
4または第5の実施例と同様に設定されていれば良い。
【００５８】
【発明の効果】本発明により、熱膨張などに対する健全
性低下を抑制した高信頼性構造のMCM型半導体装置を提
供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の形態に係るMCM型半導体
装置の平面概観模式図および断面模式図。
【図2】解析に使用したモデルの模式図。
【図3】基板上に接続される半導体素子の個数、配置
が、半導体素子に生じる応力に及ぼす影響を検討した結
果を示す表。
【図4】半導体素子の平面方向の寸法が半導体素子に生
じる応力に及ぼす影響を表す図。
【図5】基板の平面方向の寸法が半導体素子に生じる応
力に及ぼす影響を表す図。
【図6】解析したアンダーフィル斜面形状を説明する
図。
【図7】アンダーフィル斜面形状と半導体素子に生じる
応力の関係を表す表。
【図8】アンダーフィル斜面形状が不均一となった場合
の、半導体素子に生じる応力への影響を検討した結果を
示す表。
【図9】隣同士のアンダーフィルがつながった場合の、
半導体素子に生じる応力への影響を検討した結果を示す
表。
【図10】半導体素子厚さ、基板厚さ及び基板の線膨張係
数が、半導体素子に生じる応力に及ぼす影響を表す図。
【図11】半導体素子厚さ、基板厚さ及びアンダーフィル
のヤング率、アンダーフィルの線膨張係数が、半導体素
子に生じる応力に及ぼす影響を表す図。
【図12】本発明の第2の実施例の1形態に係るMCM型半導
体装置の平面概観模式図および断面模式図。
【図13】本発明の第3の実施例の1形態に係るMCM型半導
体装置の平面概観模式図および断面模式図。
【図14】本発明の第4の実施例の1形態に係るMCM型半導
体装置の平面概観模式図および断面模式図。
【図15】WPPの半導体素子の製造方法を示す断面模式
図。
【図16】本発明の第5の実施例の1形態に係るMCM型半導
体装置の平面概観模式図および断面模式図。
【図17】本発明の第5の実施例の1形態に係るMCM型半導
体装置の平面概観模式図および断面模式図。
【図18】本発明の第6の実施例の形態に係るMCM型半導体
装置の断面模式図。
【符号の説明】
1…半導体素子、2…アンダーフィル、3…バンプ、4…基
板、5…電子部品、6…接着剤、7…熱拡散板、8…半導体
材料のウエハ、9…再配線層、10…封止樹脂、11…補強
板、12…テープ基板、13…エラストマ、1４…バンプ、
１５…マザーボード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 育生 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 今須 誠士 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 内藤 孝洋 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の一主面に回路が形成された半
    導体素子と、複数の前記半導体素子が第一のバンプを介
    して搭載され、マザーボードに第二のバンプを介して配
    置される基板と、を備え、前記基板上には、第一の半導
    体素子と、前記第一の半導体素子より面積の大きい第二
    の半導体素子が搭載され、前記第一の半導体素子の基板
    より前記第二の半導体素子の基板厚さが薄く形成されて
    いる、ことを特徴とするマルチチップモジュール型半導
    体装置。
  2. 【請求項２】請求項１のマルチチップモジュール型半導
    体装置であって、前記第一のバンプの周囲にアンダーフ
    ィルが配置されていることを特徴とするマルチチップモ
    ジュール型半導体装置。
  3. 【請求項３】請求項１のマルチチップモジュール型半導
    体装置であって、前記半導体素子は、前記半導体基板に
    再配線層を介して前記バンプが設置されるウエハプロセ
    スパッケージ型の半導体素子であることを特徴とするマ
    ルチチップモジュール型半導体装置。
  4. 【請求項４】請求項１のマルチチップモジュール型半導
    体装置であって、前記第一の半導体素子の前記回路形成
    面の裏面に、バックグラインドを非実施とし、前記第二
    の半導体素子の前記回路形成面の裏面にバックグライン
    ドが施されることを特徴とするマルチチップモジュール
    型半導体装置。
  5. 【請求項５】半導体基板の一主面に回路が形成された半
    導体素子と、複数の前記半導体素子が第一のバンプを介
    して搭載され、マザーボードに第二のバンプを介して配
    置される基板と、を備え、前記基板上には、半導体素子
    にバンプ及びバンプの周囲に形成されたアンダーフィル
    を介して搭載された第一の半導体素子と、半導体素子に
    バンプを介して搭載された第二の半導体素子と、を備
    え、前記第一の半導体素子の厚さは、前記第二の半導体
    素子の厚さより薄く形成されていることを特徴とするマ
    ルチチップモジュール型半導体装置。
  6. 【請求項６】請求項５のマルチチップモジュール型半導
    体装置であって、前記第一の半導体素子の前記回路形成
    面の裏面に、バックグラインドが非実施され、前記第二
    の半導体素子の前記回路形成面の裏面にバックグライン
    ドが非実施であることを特徴とするマルチチップモジュ
    ール型半導体装置。
  7. 【請求項７】半導体基板の一主面に回路が形成された半
    導体素子と、複数の前記半導体素子が第一のバンプを介
    して搭載され、マザーボードに第二のバンプを介して配
    置される基板と、を備え、前記基板上には、ベアチップ
    の半導体素子が前記基板にバンプ及びバンプの周囲に形
    成されたアンダーフィルを介して搭載されたフリップチ
    ップ型半導体素子と、ベアチップの半導体素子が封止樹
    脂またはエラストマを備え、バンプを介して搭載された
    チップサイズパッケージ型半導体素子と、を備え、前記
    フリップチップ型半導体素子の厚さは、前記チップサイ
    ズパッケーッジ型半導体素子の厚さより薄く形成されて
    いることを特徴とするマルチチップモジュール型半導体
    装置。
  8. 【請求項８】請求項７のマルチチップモジュール型半導
    体装置であって、前記第フリップチップ型半導体素子の
    前記回路形成面の裏面に、バックグラインドを実施し、
    前記チップサイズパッケージ型半導体素子の前記回路形
    成面の裏面にバックグラインドを非実施とされることを
    特徴とするマルチチップモジュール型半導体装置。
  9. 【請求項９】半導体基板の一主面に回路が形成された半
    導体素子と、複数の前記半導体素子が第一のバンプを介
    して搭載され、マザーボードに第二のバンプを介して配
    置される基板と、を備え、前記基板上には、半導体素子
    に再配線層備え、バンプ及びアンダーフィルを介して搭
    載されたウエハプロセスパッケージ型半導体素子と、半
    導体素子が封止樹脂またはエラストマを備え、バンプを
    介して搭載されたチップサイズパッケージ型半導体素子
    と、を備え、前記ウエハプロセスパッケージ型半導体素
    子の厚さは、前記チップサイズパッケーッジ型半導体素
    子の厚さより薄く形成されていることを特徴とするマル
    チチップモジュール型半導体装置。
  10. 【請求項１０】請求項９のマルチチップモジュール型半
    導体装置であって、前記ウエハプロセス型半導体素子の
    前記回路形成面の裏面に、バックグラインドを実施し、
    前記チップサイズパッケージ型半導体素子の前記回路形
    成面の裏面にバックグラインドを非実施とされることを
    特徴とするマルチチップモジュール型半導体装置。
  11. 【請求項１１】半導体基板の一主面に回路が形成された
    半導体素子と、複数の前記半導体素子が第一のバンプを
    介して搭載され、マザーボードに第二のバンプを介して
    配置される基板と、を備え、前記基板上には、シリコン
    ウエハから形成されるシリコン半導体素子と、ガリウム
    砒素ウエハから形成されるガリウム砒素半導体素子と、
    を備え、前記ガリウム砒素半導体素子の厚さは、前記シ
    リコン半導体素子の厚さより薄く形成されていることを
    特徴とするマルチチップモジュール型半導体装置。
  12. 【請求項１２】請求項１１のマルチチップモジュール型
    半導体装置であって、前記ガリウム砒素半導体素子の前
    記回路形成面の裏面に、バックグラインドを実施し、前
    記シリコン半導体素子の前記回路形成面の裏面にバック
    グラインドを非実施とされることを特徴とするマルチチ
    ップモジュール型半導体装置。
  13. 【請求項１３】半導体基板の一主面に回路が形成された
    半導体素子と、複数の前記半導体素子が第一のバンプを
    介して搭載され、マザーボードに第二のバンプを介して
    配置される基板と、を備え、前記基板上には、第一の半
    導体素子と、前記第一の半導体素子より面積の大きい第
    二の半導体素子が搭載され、前記第二の半導体素子の基
    板より前記第一の半導体素子の基板厚さが薄く形成され
    ている、ことを特徴とするマルチチップモジュール型半
    導体装置。
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