TW565874B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW565874B
TW565874B TW091106621A TW91106621A TW565874B TW 565874 B TW565874 B TW 565874B TW 091106621 A TW091106621 A TW 091106621A TW 91106621 A TW91106621 A TW 91106621A TW 565874 B TW565874 B TW 565874B
Authority
TW
Taiwan
Prior art keywords
semiconductor element
substrate
semiconductor
thickness
synthetic resin
Prior art date
Application number
TW091106621A
Other languages
English (en)
Inventor
Yasuhiro Naka
Tadayoshi Tanaka
Ikuo Yoshida
Seishi Imasu
Takahiro Naito
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW565874B publication Critical patent/TW565874B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Wire Bonding (AREA)

Description

565874 A7 B7 五、發明説明（1 ) 發明背景及相關技術 本發明係有關一種多晶片模組（M C Μ )型半導體裝 置。 (請先閲讀背面之注意事項再填寫本頁) J Ρ—Α - 1 1 一2 2 0 0 7 7揭露其一種基底之熱 擴張係數被調整以抑制一半導體元件或者一塡膠（underfill )層之裂縫。了？—八-2000—40775揭露其塡 膠層之一傾斜表面的形狀被調整以抑制半導體元件之裂縫 。JP — A — 6 — 244238揭露其半導體元件被一個 接一個安裝於一基底上，從最小半導體元件厚度開始相繼 地依半導體元件厚度之順序。 發明目的及槪述 經濟部智慧財產局員工消費合作社印製 本發明之一目的係提供一種多晶片模組（MCM)型 半導體裝置，其具有抵抗MCM型半導體裝置之彎曲變形 的高可靠度，此變形係由於：其實際操作期間之環境溫度 變化、安裝半導體元件至基底上之處理、於其實際操作期 間之其熱產生，等等，由於半導體元件與基底間之線性擴 張係數的差異、其間之溫度的差異、施加至半導體裝置之 外力。 依據本發明，一種多晶片模組型半導體裝置包括第一 及第二半導體元件，每一半導體元件之一主要成分爲半導 體材料以形成一半導體電路於每一半導體元件中、及一基 底，以被安裝至一主機板上且被電連接至主機板，其第一 及第二半導體元件被安裝於此基底上以利電連接至基底， 本紙張尺度適用中國國家標準（CNS ) Μ規格（210 X 297公釐） -4- 565874 A7 B7 五、發明説明（2 ) 以致其第一及第二半導體元件透過基底而被電連接至主機 板。 (請先閲讀背面之注意事項再填寫本頁) 假如第二半導體元件之厚度小於第一半導體元件之厚 度，當第二半導體之一面積大於第一半導體之一面積（如 以其中每一第一及第二半導體元件及基底被堆疊之堆疊方 向所見）時，及/或長度最長（相較與從堆疊方向所見之 第二半導體元件之其他側的長度）之第二半導體元件的某 一側長度大於長度最長（相較與從堆疊方向所見之第一半 導體元件之其他側的長度）之第一半導體元件的某一側長 度，所以於基底與每一半導體元件間之連接構件（例如， 凸塊（bumps))上的應力（stress )會依據其長度最長（ 相較與其他側的長度）之側的面積及/或長度之增加而增 加，而於基底與每一半導體元件間之連接構件（例如，凸 塊）上的應力會依據其每一半導體元件之厚度減小而減小 ，連接點上之裂縫或者介於連接點上之半導體元件與基底 間的分離係藉由減小第二半導體元件之厚度而被有效地避 免。基底上之每一半導體元件的最好是不大於0 . 4mm 〇 經濟部智慧財產局員工消費合作社印製 多晶片模組型半導體裝置可進一步包括一合成樹脂（ 相應於塡膠），其係黏合至基底及每一第一與第二半導體 元件、及/或一佈線層，其係介於基底與至少第一與第二 半導體元件之一間，佈線層包含合成樹脂層及一導電構件 (電連接透過基底而至至少第一與第二半導體元件之一） ，其係延伸於一橫切堆疊方向之橫斷面方向，以使得其一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 565874 A7 B7 五、發明説明（3 ) (請先閱讀背面之注意事項再填寫本頁) 介於半導體元件與導電構件之間的電連接點係遠離自一介 於導電構件與基底（於橫斷面方向）之間的電連接點。當 每一第一及第二半導體元件包含一面朝基底之第一表面及 一在堆疊方向上爲第一表面之反向表面的第二表面時，其 中每一第一及第二半導體元件以及基底被堆疊，而第二半 導體元件之厚度小於第一半導體元件之厚度，則最好是其 第一半導體元件之第二表面避免爲硏磨修整的表面而第二 半導體元件之第二表面爲硏磨修整的表面。 經濟部智慧財產局員工消費合作社印製 假如第一半導體元件之厚度小於第二半導體元件之厚 度，當多晶片模組型半導體裝置進一步包括一黏合至第一 半導體元件及基底之合成樹脂（相應於塡膠）於第一半導 體元件之內部上（如從堆疊方向上所見）時，而一種其楊 氏模數（Young’s modulus )不小於合成樹脂構件之楊氏模 數的合成樹脂（例如，相應於塡膠）被避免黏合至第二半 導體元件及基底，於第二半導體元件之內部（如於堆疊方 向上所見），因爲第一半導體元件與基底之間的連接剛性 (透過凸塊而彼此連接）係大於第二半導體元件與基底之 間的連接剛性（透過凸塊而彼此連接），藉由以合成樹脂 構件以強化介於第一半導體元件與基底之間的連接剛性， 則半導體元件上之應力係隨著半導體元件與基底間之連接 剛性的增加而增加，且半導體元件上之應力係隨著基底上 之其厚度的減小而減小，於其已藉由合成樹脂構件而強化 連接剛性之第一半導體元件上的裂縫或過度應力被有效地 避免。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ 565874 A 7 __B7 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 假如第一半導體元件之厚度小於第二半導體元件之厚 度，當多晶片模組型半導體裝置進一步包括一第一合成樹 脂，透過此樹脂而使基底與第一半導體元件彼此連接、及 一第二合成樹脂，透過此樹脂而使基底與第二半導體元件 彼此連接，且第一合成樹脂（例如，相應於塡膠）之楊氏 模數大於第二合成樹脂（例如，相應於一彈性體應力或變 形吸收層1 3 )之楊氏模數，因爲第一半導體元件與基底 之間的連接剛性（透過凸塊而彼此連接）係大於第二半導 體元件與基底之間的連接剛性（透過凸塊而彼此連接）， 藉由相對更爲有效地強化介於第一半導體元件與基底之間 的連接剛性（以其第一合成樹脂與第二合成樹脂間之楊氏 模數有一差異），則半導體元件上之應力係隨著半導體元 件與基底間之連接剛性的增加而增加，且半導體元件上之 應力係隨著基底上之其厚度的減小而減小，於第一半導體 元件（連接剛性係藉由第一合成樹脂與第二合成樹脂間之 楊氏模數差異而相對更有效地被強化）上之裂縫或過度應 力被有效地避免。 經濟部智慧財產局員工消費合作社印製 假如第一半導體元件之厚度小於第二半導體元件之厚 度，當多晶片模組型半導體裝置進一步包括一黏合至基底 及第一半導體元件之第一合成樹脂（例如，相應於塡膠） ，於第一半導體元件之內部上（如以堆疊方向上所見）、 及一第二合成樹脂（例如，相應於密封樹脂1 〇及/或支 撐板12)，透過此樹脂而使第二半導體元件被連接至基 底，於第二半導體元件之外部上（如以堆疊方向上所見） 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） 一 565874 A7 ______ B7 五、發明説明（5 ) (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ，而一楊氏模數不小於第一合成樹脂之楊氏模數的合成樹 脂（例如，相應於塡膠）被避免黏合至第二半導體元件及 基底，於第二半導體元件之內部（如以堆疊方向上所見） ，因爲第一半導體元件與基底之間的連接剛性（透過凸塊 而以第一合成樹脂彼此連接，其中此第一合成樹脂（例如 ，相應於塡膠）黏合至基底及第一半導體元件之第一合成 樹脂於第一半導體元件之內部上（如以堆疊方向上所見） 係大於第二半導體元件與基底之間的連接剛性（透過位於 第二半導體元件外部上之第二合成樹脂（如以堆疊方向上 所見）而無其楊氏模數不小於第一合成樹脂之楊氏模數於 第二半導體元件之內部上（如以堆疊方向上所見）的合成 樹脂），以致其介於第二半導體元件與基底間之連接剛性 大致上係由第二合成樹脂之較低剛性所形成，則半導體元 件上之應力係隨著半導體元件與基底間之連接剛性的增加 而增加，且半導體元件上之應力係隨著基底上之其厚度的 減小而減小，於第一半導體元件（其連接剛性係係大於第 二半導體元件與基底間之連接剛性）上之裂縫或過度應力 被有效地避免。 假如第二半導體元件之厚度小於第一半導體元件之厚 度，當第一半導體元件之主要成分爲S i，第二半導體元 件之主要成分爲GaAs，因爲GaAs之楊氏模數大於 S i之楊氏模數，所以其對抗半導體元件之彎曲的剛性隨 著半導體元件之楊氏模數的增加而增加，半導體元件上之 應力隨著其對抗半導體元件之彎曲的剛性增加而增加，且 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） "" " 經濟部智慧財產局員工消費合作社印製 565874 A7 B7 五、發明説明（6 ) 半導體元件上之應力隨著基底上之其厚度減小而減小，第 二半導體元件（其對抗彎曲的剛性係因爲第一與第二半導 體元件間之楊氏模數的差異而變得較其對抗第一半導體元 件之彎曲的剛性更大）上的裂縫或過度應力被有效地避免 0 當每一第一及第二半導體元件包含一面朝基底之第一 表面及一在堆疊方向上爲第一表面之反向表面的第二表面 ，且第一半導體元件之第二表面避免爲硏磨修整的表面而 第二半導體元件之第二表面爲硏磨修整的表面時，則來自 每一半導體元件之熱排出的效率可被理想地調整，因爲來 自半導體元件之熱排出的效率係依據介於第二表面與其自 第一表面所形成或處理所得的電路之間的厚度而改變，而 介於第二表面與電路之間的厚度可藉由硏磨修整而被調整 0 假如第二半導體元件之厚度小於第一半導體元件之厚 度，當第二半導體元件之面積小於第一半導體之面積（如 以其中每一第一及第二半導體元件及基底被堆疊的堆疊方 向所見），及/或其長度最小（相較與如堆疊方向所見之 第二半導體元件之其他側的長度）之第二半導體元件的一 側長度小於其長度最小（相較與如堆疊方向所見之第一半 導體元件之其他側的長度）之第一半導體元件的一側長度 時，因爲每一半導體元件之一側表面上的應力（尤其，一 介於側表面與一黏合至基底及半導體元件之塡膠的一暴露 表面終端之間的連接點）係隨著其相較與其他側長度下爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
565874 A7 B7 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本頁) 長度最小之側的面積及/或長度的減小而增加，如圖9所 示（第一半導體元件上之裂縫發生的機率大於第一半導體 元件上的機率，當第二半導體元件之厚度大致上等於第一 半導體元件之厚度時），所以其側表面不易透過切割製程 而被正確地形成（以利將半導體晶圓分割爲足以穩固地避 免側表面之應力集中的半導體元件），且半導體元件上之 應力係隨著基底上之其厚度的減小而減小，第二極體元件 之側表面上的裂縫被有效地避免（藉由減小第二半導體元 件之厚度而無須對於第二半導體元件之側表面的過度處理 )0 本發明之其他目的、特徵及優點將從下列本發明之實 施例的描述配合上伴隨之圖形而變得淸楚明白。 圖形簡述 圖1 a係一槪略即視圖，其顯不作爲本發明之第一實 施例的一種多晶片模組（M C Μ )型半導體裝置。 經濟部智慧財產局員工消費合作社印製 圖1 b係一槪略橫斷面側視圖，其係沿著圖1 a中之 線段A - A ’所取並顯示作爲第一實施例之多晶片模組（ MCM)型半導體裝置。 圖2係一便於理論上地分析之虛擬多晶片模組（ M C Μ )型半導體裝置的槪略側視圖。 圖3係一圖表，其顯示數個半導體元件間的關係、介 於半導體元件之間的位置關係、半導體元件上之應力以及 塡膠上之應力。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐) 565874 A7 B7 五、發明説明（8 ) 圖4係一圖形，其顯示介於一基底寬度與一主應力之 間的關係。 (請先閱讀背面之注意事項再填寫本頁) 圖5係便於理論上地分析之虛擬多晶片模組（M C Μ )型半導體裝置及虛擬塡膠之組合的槪略側視圖。 圖6係一圖表，其顯示塡膠高度、塡膠寬度、於半導 體元件中心部分上之主應力、及於塡膠歪斜表面終端部分 上之主應力之間的關係。 圖7係一圖表，其顯示塡膠歪斜表面形狀、於半導體 元件中心部分上之主應力、及於塡膠歪斜表面終端部分上 之主應力之間的關係。 圖8係一圖表，其顯示塡膠歪斜表面形狀、於半導體 元件中心部分上之主應力、及於塡膠歪斜表面終端部分上 之主應力之間的其他關係。 圖9係一圖形，其顯示介於一半導體元件寬度與一主 應力之間的關係。 經濟部智慧財產局員工消費合作社印製 圖1 0 a係一圖形，其顯示介於半導體元件厚度相對 於基底厚度的比率、主應力相對於關鍵主應力的比率、半 導體厚度與基底線性擴張係數（於半導體元件中心部分上 )之間的關係。 圖1 0 b係一圖形，其顯示介於半導體元件厚度相對 於基底厚度的比率、主應力相對於關鍵主應力的比率、半 導體厚度與基底線性擴張係數（於塡膠歪斜表面終端部分 上）之間的關係。 圖1 1 a係一圖形，其顯示介於半導體元件厚度相對 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 565874 A7 ____B7 五、發明説明（9 ) (請先閱讀背面之注意事項再填寫本頁) 於基底厚度的比率、主應力相對於關鍵主應力的比率、塡 膠楊氏模數與塡膠線性擴張係數（於半導體元件中心部分 上）之間的關係。 圖1 1 b係一圖形，其顯示介於半導體元件厚度相對 於基底厚度的比率、主應力相對於關鍵主應力的比率、塡 膠楊氏模數與塡膠線性擴張係數（於塡膠歪斜表面終端部 分上）之間的關係。 圖1 2 a係一槪略前視圖，其顯示作爲本發明之第二 實施例的一種多晶片模組（M C Μ )型半導體裝置。 圖1 2 b係一槪略橫斷面側視圖，其顯示作爲第二實 施例之多晶片模組（M C Μ )型半導體裝置。 圖1 3 a係一槪略前視圖，其顯示作爲本發明之第三 實施例的一種多晶片模組（M C Μ )型半導體裝置。 圖1 3 b係一槪略橫斷面側視圖，其顯示作爲第三實 施例之多晶片模組（M C Μ )型半導體裝置。 圖1 4 a係一槪略前視圖，其顯示作爲本發明之第四 實施例的一種多晶片模組（M C Μ )型半導體裝置。 經濟部智慧財產局員工消費合作社印製 圖1 4 b係一槪略橫斷面側視圖，其顯示作爲第四實 施例之多晶片模組（M C Μ )型半導體裝置。 圖1 5包含槪略側視圖，其顯示一半導體元件製造程 序。 圖1 6 a係一槪略前視圖，其顯示作爲本發明之第五 實施例的一種多晶片模組（M C Μ )型半導體裝置。 圖1 6 b係一槪略橫斷面側視圖，其顯示作爲第五實 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -12- 565874 A7 五、發明説明（10 ) 施例之多晶片模組（M C Μ )型半導體裝置。 圖1 7 a係一槪略前視圖，其顯示作爲本發明之第六 實施例的一種多晶片模組（M C Μ )型半導體裝置。 圖1 7 b係一槪略橫斷面側視圖，其顯不作爲第六貫 施例之多晶片模組（M C Μ )型半導體裝置° 圖1 8係一槪略前視圖，其顯示作爲本發明之第七實 施例的一種多晶片模組（M C Μ )型半導體裝置° 主要元件對照表 經濟部智慧財產局員工消費合作社印製 1 半 導 體 元件 2 塡 膠 3 凸塊 4 基 底 5 電 子 零 件 7 光 遮 蔽 板 9 佈 線 層 9 a 絕 緣 層 9 b 導 電 構件 1 0 密 封 樹脂 1 1 強 化 板 1 2 支 撐 板 1 3 應 力 吸收層 1 4 凸 塊 1 5 主 機 板 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） _ 3 - 565874 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明説明（11 ) 較佳實施例之詳細敘述 於一種多晶片模組（M C Μ )型半導體裝置中，半導 體元件或晶片透過焊錫或者（例如）金之凸塊而被電連接 至一基底，且黏合劑之有機合成樹脂（例如，環氧樹脂） 的塡膠可被插入於半導體元件與基底之間以保護焊錫或凸 塊。基底係由具有線性擴張係數（例如）1 〇 一 2 Ο X 1 0 — 6 Κ — 1之材料所製，以致其介於基底與一 $機板（其 中基底安裝於此主機板上）間之線性擴張係數的差異被減 小，以穩固地維持其間之電連接。另一方面，於此情況下 ，介於基底與半導體元件（包含，例如，矽或另一半導體 材料爲其主要成分）間之線性擴張係數的差異很大。 塡膠不易具有正確地形成的形狀。尤其，當一帶狀（ tape shaped )合成樹脂（例如，各向異性的導電樹脂（ A C F ))被加熱並冷卻於基底與半導體元件間之一壓縮 下（在被插入其間之後）以形成塡膠時，則塡膠極不易具 有正確形成的形狀。 於一想像的半導體元件（尺寸：〇 . lmmx 〇 . 〇5 mm)之前表面中心部分A上的主應力、及介於半導體元 件與塡膠有限元件（如圖2中所示）的一歪斜表面之間的 主應力（於一 5 5至1 2 5 °C之間的溫度範圍內），係透 過一種二維彈性有限元件分析方法而被計算。如圖3中所 示，半導體元件之數目的差異以及介於半導體元件間之距 離的差異不會造成。如圖4中所示，基底之尺寸的差異不 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -14 - (請先閱讀背面之注意事項再填寫本頁)
565874 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（12 ) 會造成主應力之顯著改變於半導體元件中心部分A之上以 及於塡膠歪斜表面終端部分B之上。 當圖5中所示之塡膠的高度h及寬度1改變時，則於 半導體元件中心部分A之上以及於塡膠歪斜表面終端部分 B之上的主應力改變如下。如圖6中所示，於塡膠歪斜表 面終端部分B上之主應力變爲最大，但是於半導體元件中 心部分A上之主應力不會顯著地改變，當塡膠歪斜表面終 端部分B係位於半導體元件之一下表面上且一介於塡膠歪 斜表面與半導體元件之下表面間的角度爲4 5度（h = 1 )時。如圖7中所示，介於半導體元件之一上的塡膠歪斜 表面間的形狀差異不會造成半導體元件之一上的半導體元 件中心部分A上以及每一塡膠歪斜表面終端部分B上之主 應力的顯著改變，而於塡膠歪斜表面終端部分B上之主應 力係依據塡膠歪斜表面終端部分B之一位置以及介於塡膠 歪斜表面與半導體元件之下表面間的角度而被決定或者改 變。如圖8中所示，於半導體元件中心部分A上及塡膠歪 斜表面終端部分B上之主應力不會依據半導體元件間之距 離以及半導體元件間之塡膠形狀而顯著地改變。如圖9中 所示，主應力不會非常顯著地改變，當半導體元件之尺寸 約爲7 - 1 5 m m時；但是會非常顯著地改變，當半導體 元件之尺寸小於7 m m時。隨著半導體元件之尺寸的減小 ，則半導體元件中心部分A上之主應力減小，且塡膠歪斜 表面終端部分B上之主應力增加。 因此，於下列分析中，假設其基底之寬度爲2 5 m m • ^------^-- (請先閲讀背面之注意事項再填寫本頁) 、τ
本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 565874 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（13 ) 、塡膠歪斜表面終端部分B係位於元件之下表面上而介於 塡膠歪斜表面與半導體元件的下表面之間的角度爲4 5度 (h=l)、以及半導體元件之寬度爲7mm。再者，假 設其半導體元件之主要成分爲矽、半導體元件之楊氏模數 爲1 9 0 G P a、半導體元件之線性擴張係數爲 3x 1 0—6K — 1、以及基底之楊氏模數爲20Gp a。 如圖1 0 a及1 〇 b中所示，其中一關鍵的主應力爲 一決定是否有裂縫發生之邊界應力値、塡膠之楊氏模數爲 1 0 G p a、塡膠之線性擴張係數爲3 5 X 1 0 — 6 K — 1、 以及基底之線性擴張係數係改變於1 0 - 2 Ο X 1 0 _ 6 K - 1的範圍內，其係相應於一合成樹脂基底之線性擴張係 數，半導體元件厚度相對於基底厚度之比率越小，則半導 體元件中心部分A上之主應力越小，而半導體元件厚度相 對於基底厚度之比率越小，則塡膠歪斜表面終端部分B上 之主應力越小。 如圖1 1 a及1 1 b中所示，其中塡膠之楊氏模數爲 1〇G p a及6 G p a、塡膠之線性擴張係數爲 3 5x 1 0 一 6K — 1及30x 1 OiK-1、以及基底之線 性擴張係數爲1 5 X 1 0 — 6 Κ _ 1，於半導體元件中心部分 Α上之主應力不會隨著塡膠之線性擴張係數及楊氏模數而 改變，而於塡膠歪斜表面終端部分B上之主應力越小，則 塡膠之線性擴張係數及/或楊氏模數越小。 從圖10a，10b, 11a及lib可得知，最好 是避免其半導體元件厚度小於基底厚度而生之裂縫（且儘 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -16- 經濟部智慧財產局員工消費合作社印製 565874 A7 B7 五、發明説明（14 ) 可能的小），以及基底之線性擴張係數、塡膠之線性擴張 係數及塡膠之楊氏模數均爲儘可能的小。 當半導體元件之尺寸小於7 mm時，因爲隨著半導體 元件之尺寸減小，則於半導體元件中心部分A上之主應力 減小而於塡膠歪斜表面終端部分B上之主應力增加，可抑 制裂縫發生，藉由使得一第一半導體元件之厚度小於一第 二半導體元件之厚度，其中第二半導體元件之面積小於第 一半導體元件之面積（如以半導體及基底堆疊方向所見） 。再者，當一上表面（相對於其面對基底之下表面的反面 )之強度小於下表面之強度或者爲極小時，則可抑制裂縫 發生，藉由使得第一半導體元件之厚度小於第二半導體元 件之厚度，其中第二半導體元件之面積小於第一半導體元 件之面積（如以半導體及基底堆疊方向所見），因爲半導 體元件之面積越大，則裂縫發生之機率越大。 於圖1 a及1 b所示之第一實施例中，裸晶之半導體 元件1被安裝並電連接至一基底4。其他的電子零件5 ( 例如，電容）可被配置於基底4之上。半導體元件1 (其 具有相當大的面積或者最小的側邊長度，如以基底及半導 體元件之堆疊方向或者厚度方向所見）之厚度t1小於半 導體元件1 (其具有相當小的面積或者最小的側邊長度， 如以厚度方向所見）之厚度t 2。半導體元件1之厚度爲 介於（例如）一閘極絕緣層與一反向表面（而非一氧化層 )間之殘餘晶圓的厚度。 藉由此實施例，一介於連接部分（例如，介於基底4 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ (請先閲讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 565874 A7 B7 五、發明説明（15 ) 與其具有相當大面積及相當小厚度t1之半導體元件1底 下的主機板1 5間之凸塊1 4 )上的應力與連接部分（介 於基底4與其具有相當小面積及相當大厚度t 2之半導體 元件1底下的主機板1 5之間）上的應力之間的差異被減 小，以致其所有凸塊1 4之上的應力分佈可變得相當恆定 。於此實施例中，至少其具有相當小面積及相當大厚度 t 2之半導體元件1最好是具有不大於7mm之寬度，如 從圖9可瞭解。 如圖1 5中所示，裸晶之半導體元件1係藉由切割一 厚度爲t w (例如，約0 . 7 5 m m )之半導體晶圓而製 。半導體元件1之主要成分可爲Si或GaAs。當半導 體元件1之厚度從（例如）t w減至t c時，則如圖1 5 中所示之反向表面（非面朝向基底之表面）上的硏磨修整 被執行在其被安裝至基底4之上以前。導電凸塊3 (用以 將半導體元件1電連接至基底4 )被安裝至半導體元件1 ，在其被安裝至基底4之前。凸塊3之一主要成分可爲 P b - S η焊料（供一般用途），無鉛（P b )的焊料（ 最好是供其環境）或者金（A u )(最好是供小凸塊距離 及/或直徑）。當C u而非A 1被使用於半導體元件1之 上的佈線時，則凸塊3之主要成分可爲C u而非A u。基 底4通常係由有機合成樹脂（例如，環氧玻璃等等）所形 成，此等樹脂具有與主機板之線性擴張係數小差異的線性 擴張係數，但是亦可由與半導體元件1之線性擴張係數差 異極小的陶器所形成，以致其半導體元件1之熱應力被減 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-18 - 經濟部智慧財產局員工消費合作社印製 565874 Μ __—_ Β7 ______ 五、發明説明（16 ) 小。每一半導體元件1與基底4係藉由焊料之凸塊3的回 流加熱而連接。當凸塊3係由A u所製時，則半導體元件 1被固定至基底4，於其被壓迫於基底4之上並產生一超 音波振動以加熱於其間時。一有機合成樹脂（例如，環氧 樹脂）被插入一空間（0 · 0 1 - 0 _ 1 m m之距離）以 被硬化於每一半導體元件1與基底4之間，以形成一塡膠 2於其間。一帶狀的熱塑合成樹脂（例如，各向異性的導 電樹脂（AC F ))可被插入每一半導體元件1與基底4 之間的空間（在加熱凸塊3之前），以形成塡膠2於其間 〇 於圖1 2 a及1 2 b所示之第二實施例中，半導體元 件1 (其具有相當小的面積或者最小的側邊長度，如以基 底及半導體元件之堆疊方向或者厚度方向所見）之厚度 t 4小於半導體元件1 (其具有相當大的面積或者最小的 側邊長度，如以厚度方向所見）之厚度t 3。半導體元件 1之厚度可藉由在半導體元件1之反向表面（非面朝向基 底之表面）上的硏磨修整而被減至t 4。當裂縫發生於半 導體元件1之一側表面上（因爲側表面之低強度）時，若 反向表面之矩形形狀的最小側邊長度越小，則半導體元件 1之厚度t c越小。 於圖1 3a及1 3 b所示之第三實施例中，半導體元 件1 (其具有主成分，例如S i，之相當高的熱傳導性） 之厚度t 5大於半導體元件1 (其具有主成分，例如 G a A s，之相當低的熱傳導性）之厚度t 6，以致其熱 本纸張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ~ " Λ (請先閲讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 565874 A7 B7 五、發明説明（17 ) 能被有效地排出自半導體元件1 (其具有相當低的熱傳導 性）以抑制基底4及/或半導體元件1之上的熱集中。 於圖1 4 a及1 4b中所示之晶圓製成封裝（WPP )的第四實施例中，於每一半導體元件1之上，半導體元 件1被連接至凸塊3，透過一包含有機合成樹脂（例如， 聚醯亞胺）絕緣層9 a及一導電構件9 b (其主要成分爲 ，例如，C u或A u，且其剛性極小）之佈線層9，其係 延伸於一橫切堆疊或厚度方向之方向，以使得介於凸塊3 之間的距離及/或凸塊3之直徑被增加（相較與介於半導 體元件的終端閘極之間的距離及/或半導體元件之終端閘 極的直徑）。佈線層9之厚度可爲0 . 0 1 - 〇 . 〇 5 m m。每一半導體元件1之厚度被調整如以上實施例所述 。佈線層9可被安裝至半導體元件1上，在晶圓之厚度藉 由反向表面上之硏磨修整而減小以後。凸塊3係透過佈線 層9而被連接至半導體元件1，換言之，基底4、凸塊3 、佈線層9及半導體元件1被串聯。另一方面，塡膠2將 半導體元件1連接至基底4，以平行的凸塊3。 如圖16a,16b,17a及17b所示之第五實 施例中，一帶狀的晶片尺寸封裝（C S P )及晶圓製程封 裝（WPP)被安裝於基底4之上。CSP可爲一種扇出 的CSP，如圖16及16b中所示，其包含：一帶狀的 支撐板1 2，其係由（例如）聚醯亞胺所製且透過其配置 於半導體元件1之外部的凸塊3而被連接至基底4 (如以 堆疊或厚度方向所見）、一（例如）C u之強化板1 1 ( 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
-20 565874 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（18 ) 用以強化支撐板12)、半導體元件1 (其主要成分爲 S i或G a A s )、及一密封樹脂1 〇，其係從半導體元 件1朝外延伸至支撐板1 2 (其延伸於半導體元件1之外 部），如以堆疊或厚度方向所見，而半導體元件1被避免 連接至基底4 (透過密封樹脂1 〇、支撐板1 2及凸塊3 (於半導體元件1之內部），如以堆疊或厚度方向所見， 以致其介於半導體元件1與支撐板1 2之間的連接剛性因 密封樹脂1 0而減小。C S P可爲一種扇入的C S P，如 圖17a及17b中所示，其包含：帶狀的支撐板12, 其係透過半導體元件1內部所配置之凸塊3而被連接至基 底4(如以堆疊及厚度方向所見）、及一應力吸收層13 ，其係由彈性體（例如，矽氧烷）所製並將支撐板1 2連 接至半導體元件1。透過帶狀的支撐板1 2，其用以將半 導體元件1電連接至凸塊3之極低剛性的導電構件得以延 伸。於此情況下，具有塡膠2介於半導體元件1與基底4 之間的半導體元件1之厚度小於C S P之半導體元件1的 厚度，因爲其透過半導體元件1與基底4間之塡膠2的連 接剛性大於其透過半導體元件1與基底4間之密封樹脂 1 0或應力吸收層1 3 (例如，無塡膠2 )的連接剛性。 極低剛性之導電構件（未顯示）延伸通過及/或沿著密封 樹脂1 0以將半導體元件1電連接至支撐板1 2之下的凸 塊。 於圖1 8所示之第六實施例中，一熱輻射或光遮蔽板 7透過黏合劑而被安裝至半導體元件1之上。因爲黏合劑 本紙張尺度適用中國國家標準（CNS ) A4規格(ilOX297公釐） (請先閱讀背面之注意事項再填寫本頁)
565874 A7 B7 五、發明説明（彳9 ) (1 一 1 0 G p a )之楊氏模數明顯地小於半導體元件及 基底之楊氏模數，所以熱輻射或光遮蔽板並不影響半導體 元件上之應力分佈。熱輻射或光遮蔽板7有效地減小半導 體元件上之應力。 那些熟悉本項技術者應可進一步暸解其前述說明僅針 對本發明之實施例，以及其本發明之各種改變及修飾均可 被實施而不背離本發明之精神及後附申請專利範圍之範圍 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 、言
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22-

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 第9 1 1 06621號專利申請案 中文.申請專利範圍修正本 民國92年4月25日修正 1 · 一種多晶片模組型半導體裝置，包括： 第一及第二半導體元件，每一半導體元件之一主要成 分爲半導體材料以形成一半導體電路於每一半導體元件中 ，及 一基底，以被安裝至一主機板上且被電連接至主機板 ，其第一及第二半導體元件被安裝於此基底上以利電連接 至基底， 其中第二半導體之面積大於第一半導體之面積（如以 其中每一第一及第二半導體元件及基底被堆疊的堆疊方向 所見），且第二半導體元件之厚度小於第一半導體元件之 厚度。 2 ·如申請專利範圍第1項之多晶片模組型半導體裝 置，進一步包括一合成樹脂，其被黏合至基底及每一第一 與第二半導體元件。 3 ·如申請專利範圍第1項之多晶片模組型半導體裝 置，進一步包括一佈線層，其係介於基底與至少第一及第 一半導體兀件之一間，佈線層包含一合成樹脂層及一導電 構件，其係延伸於一橫切堆疊方向（其中每一第一及第二 半導體元件被堆疊）之橫斷面方向，以使得其一介於半導 體元件與導電構件之間的電連接點遠離自一介於導電構件 與基底（於橫斷面方向）之間的電連接點。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
    565874 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 夂、申請專利範圍 4 ·如申請專利範圍第1項之多晶片模組型半導體裝 置，其中每一第一及第二半導體元件包含一面朝基底之第 一表面及一在堆疊方向（其中每一第一及第二半導體元件 及基底被堆疊）上爲第一表面之反向表面的第二表面，第 二半導體元件之厚度小於第一半導體元件之厚度，且第一 半導體元件之第二表面避免爲硏磨修整的表面而第二半導 體元件之第二表面爲硏磨修整的表面。 5 ·如申請專利範圍第1項之多晶片模組型半導體裝 置，進一步包括一黏合至第一半導體元件及基底之合成樹 脂構件於第一半導體元件之內部上（如以其中每一第一及 第二半導體元件及基底被堆疊之堆疊方向上所見），而一 楊氏模數不小於合成樹脂構件之楊氏模數的合成樹脂被避 免黏合至第二半導體元件及基底，於第二半導體元件之內 音β (如以堆疊方向上所見），且第一半導體元件之厚度小 於第二半導體元件之厚度。 6 .如申請專利範圍第1項之多晶片模組型半導體裝 置，進一步包括一第一合成樹脂，透過此樹脂而使基底與 第一半導體元件彼此連接、及一第二合成樹脂，透過此樹 脂而使基底與第二半導體元件彼此連接，第一合成樹脂之 楊氏模數大於第二合成樹脂之楊氏模數，而箄一半導體元 件之厚度小於第二半導體元件之厚度。 7 ·如申請專利範圍第1項之多晶片模組型半導體裝 置，進一步包括一黏合至基底及第一半導體元件之第一合 成樹脂，於第一半導體元件之內部上（如以其中每一第一 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)
    565874 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 及第二半導體元件及基底被堆疊之堆疊方向上所見）、及 一第二合成樹脂，透過此樹脂而使第二半導體元件被連接 至基底，於第二半導體元件之外部上（如以堆疊方向上所 見），而一楊氏模數不小於第一合成樹脂之楊氏模數的合 成樹脂被避免黏合至第二半導體元件及基底，於第二半導 體元件之內部（如以堆疊方向上所見），且第一半導體元 件之厚度小於第二半導體元件之厚度。 8 ·如申請’專利範圍第1項之多晶片模組型半導體裝 置，其中第一半導體元件之主要成分爲S i，第二半導體 元件之主要成分爲G a A s，而第二半導體元件之厚度小 於第一半導體元件之厚度。 9 .如申請專利範圍第1項之多晶片模組型半導體裝 置，其中長度最長（相較與從其中每一第一及第二半導體 元件及基底被堆疊的堆疊方向所見之第二半導體元件之其 他側的長度）之第二半導體元件的一側長度大於長度最長 經濟部智慧財產局員工消費合作社印製 (相較與從堆疊方向所見之第一半導體元件之其他側的長 度）之第一半導體元件的一側長度，且第二半導體元件之 厚度小於第一半導體元件之厚度。 1 〇 .如申請專利範圍第1項之多晶片模組型半導體 裝置，其中每一第一及第二半導體元件包含一面朝基底之 第一表面及一在堆疊方向（其中每一第一及第二半導體元 件及基底被堆疊）上爲第一表面之反向表面的第二表面， 且第一半導體元件之第二表面避免爲硏磨修整的表面而第 二半導體元件之第二表面爲硏磨修整的表面。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ： 565874 A8 B8 C8 D8 六、申請專利範圍 1 1 ·如申請專利範圍第1項之多晶片模組型半導體 裝置，其·中第二半導體之面積小於第一半導體之面積（如 以其中每一第一及第二半導體元件及基底被堆疊的堆疊方 向所見），且第二半導體元件之厚度小於第一半導體元件 之厚度。 1 2 ·如申請專利範圍第1項之多晶片模組型半導體 裝置，其中長度最小（相較與從其中每一第一及第二半導 體元件及基底被堆疊的堆疊方向所見之第二半導體元件之 其他側的長度）之第二半導體元件的一側長度小於長度最 小（相較與從堆疊方向所見之第一半導體元件之其他側的 長度）之第一半導體元件的一側長度，且第二半導體元件 之厚度小於第一半導體元件之厚度。 (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 -
TW091106621A 2001-04-06 2002-04-02 Semiconductor device TW565874B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001107915A JP3878430B2 (ja) 2001-04-06 2001-04-06 半導体装置

Publications (1)

Publication Number Publication Date
TW565874B true TW565874B (en) 2003-12-11

Family

ID=18960155

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091106621A TW565874B (en) 2001-04-06 2002-04-02 Semiconductor device

Country Status (4)

Country Link
US (2) US6800945B2 (zh)
JP (1) JP3878430B2 (zh)
KR (1) KR20020079477A (zh)
TW (1) TW565874B (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4241302B2 (ja) 2003-09-30 2009-03-18 株式会社ルネサステクノロジ 半導体装置の製造方法
WO2006098219A1 (ja) * 2005-03-14 2006-09-21 Sumitomo Bakelite Co., Ltd. 半導体装置
JP4758678B2 (ja) 2005-05-17 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP4828202B2 (ja) * 2005-10-20 2011-11-30 ルネサスエレクトロニクス株式会社 モジュール半導体装置
US7554198B2 (en) * 2006-06-29 2009-06-30 Intel Corporation Flexible joint methodology to attach a die on an organic substrate
JP2008042077A (ja) * 2006-08-09 2008-02-21 Renesas Technology Corp 半導体装置及びその製造方法
JP4319229B2 (ja) 2007-03-29 2009-08-26 シャープ株式会社 半導体装置
US8350367B2 (en) * 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
US8022511B2 (en) * 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8212339B2 (en) 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US20100110656A1 (en) 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US20100207257A1 (en) * 2009-02-17 2010-08-19 Advanced Semiconductor Engineering, Inc. Semiconductor package and manufacturing method thereof
US8110902B2 (en) 2009-02-19 2012-02-07 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8212340B2 (en) 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8368185B2 (en) 2009-11-19 2013-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8030750B2 (en) * 2009-11-19 2011-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
TWI540698B (zh) 2010-08-02 2016-07-01 日月光半導體製造股份有限公司 半導體封裝件與其製造方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8937382B2 (en) * 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8937376B2 (en) 2012-04-16 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor packages with heat dissipation structures and related methods
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
US8704341B2 (en) 2012-05-15 2014-04-22 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal dissipation structures and EMI shielding
US8653634B2 (en) 2012-06-11 2014-02-18 Advanced Semiconductor Engineering, Inc. EMI-shielded semiconductor devices and methods of making
GB2504343A (en) 2012-07-27 2014-01-29 Ibm Manufacturing an semiconductor chip underfill using air vent
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
JP5995598B2 (ja) * 2012-08-06 2016-09-21 株式会社ディスコ ウエーハの加工方法
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9837701B2 (en) 2013-03-04 2017-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna substrate and manufacturing method thereof
US9129954B2 (en) 2013-03-07 2015-09-08 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna layer and manufacturing method thereof
US9172131B2 (en) 2013-03-15 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor structure having aperture antenna
CN103400825B (zh) 2013-07-31 2016-05-18 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9213797B2 (en) * 2013-11-15 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method, system and computer program product for designing semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2986636B2 (ja) 1993-02-17 1999-12-06 松下電器産業株式会社 マルチチップモジュールの実装方法
JPH11220077A (ja) * 1997-10-15 1999-08-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP3168987B2 (ja) * 1998-07-09 2001-05-21 日本電気株式会社 表面実装型半導体装置の実装構造
JP3432749B2 (ja) * 1998-07-23 2003-08-04 富士通株式会社 半導体装置及びその製造方法
JP2000260912A (ja) * 1999-03-05 2000-09-22 Fujitsu Ltd 半導体装置の実装構造及び半導体装置の実装方法
US6356453B1 (en) * 2000-06-29 2002-03-12 Amkor Technology, Inc. Electronic package having flip chip integrated circuit and passive chip component

Also Published As

Publication number Publication date
KR20020079477A (ko) 2002-10-19
US20020145204A1 (en) 2002-10-10
US6800945B2 (en) 2004-10-05
JP3878430B2 (ja) 2007-02-07
US20050029673A1 (en) 2005-02-10
JP2002305285A (ja) 2002-10-18

Similar Documents

Publication Publication Date Title
TW565874B (en) Semiconductor device
CN111446217B (zh) 半导体装置
TW544902B (en) Semiconductor device and manufacture the same
US10763185B2 (en) Packaged semiconductor components having substantially rigid support members
US8058717B2 (en) Laminated body of semiconductor chips including pads mutually connected to conductive member
EP2214203A2 (en) Thermally enhanced semiconductor package
US6888238B1 (en) Low warpage flip chip package solution-channel heat spreader
KR20120132530A (ko) 멀티칩 모듈, 프린트 배선 기판 유닛, 멀티칩 모듈의 제조 방법 및 프린트 배선 기판 유닛의 제조 방법
US11715677B2 (en) Semiconductor device with frame having arms
US20220352121A1 (en) Semiconductor package having passive support wafer
JP6421549B2 (ja) パワーモジュール
US20140145323A1 (en) Lamination layer type semiconductor package
US20210225665A1 (en) Electronic apparatus having inter-chip stiffener
US20210111093A1 (en) Heterogeneous Lid Seal Band for Structural Stability in Multiple Integrated Circuit (IC) Device Modules
US8026598B2 (en) Semiconductor chip module with stacked flip-chip unit
JP2019110223A (ja) パワーモジュール用基板及びその製造方法
US8866295B2 (en) Semiconductor memory modules and methods of fabricating the same
CN116798961B (zh) 一种减少热应力影响的芯片封装结构及方法
US20230317676A1 (en) Bond head design for thermal compression bonding
JP2002299549A (ja) 積層型半導体装置およびその製造方法
JP2002299547A (ja) 積層型半導体装置およびその製造方法
US20180233477A1 (en) Electronic packaging structure
CN112349662A (zh) 半导体封装件
JPH06196614A (ja) リードフレーム
JP2011065473A (ja) 携帯可能電子装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees