TW201526168A - 半導體裝置 - Google Patents

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Takuya Kadoguchi
Takanori Kawashima
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Toyota Motor Co Ltd
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Abstract

一種半導體裝置(1)包括基板(10)、半導體元件(20)、端子(42)以及焊料流出防止部(12x)。半導體元件經由第一焊料層(51)而固定在基板的一側。端子經由第二焊料層(53)而固定在基板的一側。焊料流出防止部於基板的一側形成在半導體元件和端子之間,且配置來防止第一焊料層和第二焊料層流出。焊料流出防止部與半導體元件之間的距離係較第一焊料層的厚度長。

Description

半導體裝置
本發明關於一種半導體裝置。
作為半導體元件及端子於其中被安裝在基板 上的半導體裝置為習知的,例如,被安裝到車輛上且具有電力控制的功能之半導體裝置等。在半導體裝置中,基板和半導體元件經由第一焊料層而固定,且基板和端子經由第二焊料層而固定。
然而,在上述的半導體裝置中,由於半導體 元件和端子被設置在彼此的附近,已有一些情況為,在焊接的過程中,接合基板與端子之第二焊料層朝向半導體元件流出,建立起與半導體元件的電氣導通(electrical continuity),且妨礙半導體裝置被正常地運作。
本發明提供一種半導體裝置,其可防止形成焊料層的焊料朝向其他構件流出。
根據本發明的一態樣之半導體裝置包括基 板、半導體元件、端子以及焊料流出防止部。半導體元件經由第一焊料層而固定在基板的一側。端子經由第二焊料層而固定在基板的一側。焊料流出防止部於基板的一側形成在半導體元件和端子之間,且配置來防止第一焊料層和第二焊料層流出。焊料流出防止部與半導體元件之間的距離係較第一焊料層的厚度長。
根據本發明的該態樣,可提供可防止形成焊料層的焊料朝向其他構件流出之半導體裝置。
1‧‧‧半導體裝置
1A‧‧‧半導體裝置
1B‧‧‧半導體裝置
1C‧‧‧半導體裝置
1D‧‧‧半導體裝置
1E‧‧‧半導體裝置
10‧‧‧基板
10A‧‧‧基板
11‧‧‧絕緣層
12‧‧‧第一佈線層
12x‧‧‧溝槽
12y‧‧‧未焊接區域
12z‧‧‧溝槽
13‧‧‧第二佈線層
20‧‧‧半導體元件
30‧‧‧密封樹脂
41‧‧‧端子
42‧‧‧端子
42a‧‧‧連接部
42b‧‧‧彎曲部
43‧‧‧端子
43a‧‧‧連接部
43b‧‧‧彎曲部
43c‧‧‧彎曲部
51‧‧‧焊料層
52‧‧‧焊料層
53‧‧‧焊料層
54‧‧‧焊料層
60‧‧‧絕緣材料
70‧‧‧表面處理膜
70x‧‧‧開口部
80‧‧‧金屬塊
d‧‧‧距離
L‧‧‧長度
t‧‧‧厚度
本發明的例示性實施例之特徵、優點、以及技術與產業上的重要性將參照所附圖式被說明如下,其中,相同的標號表示相同的元件,且其中:圖1為顯示根據本發明的第一實施例之半導體裝置的剖面圖;圖2為顯示根據第一實施例之半導體裝置的平面圖;圖3A及3B為用於說明焊料的量和溝槽的體積之圖式;圖4為顯示溝槽的形狀之另一範例的平面圖;圖5為顯示根據本發明的第二實施例之半導體裝置的剖面圖;圖6為顯示根據本發明的第三實施例之半導體裝置的剖面圖; 圖7為顯示根據第三實施例之半導體裝置的平面圖;圖8為顯示根據本發明的第四實施例之半導體裝置的剖面圖;圖9為顯示根據第四實施例之半導體裝置的平面圖;圖10為顯示根據本發明的第五實施例之半導體裝置的剖面圖;圖11為顯示根據第五實施例之半導體裝置的平面圖;以及圖12為顯示根據本發明的第六實施例之半導體裝置的剖面圖。
在下文中,參照圖式,將說明用於執行本發明的模式。在各個圖式中,相同的構件被賦予相同的標號,且重複的說明在某些情況下將被省略。
<第一實施例>圖1為顯示根據本發明的第一實施例之半導體裝置的剖面圖。圖2為顯示根據第一實施例之半導體裝置的平面圖。然而,在圖2中,僅顯示出圖1所顯示之部分的構件。此外,圖1顯示沿著圖2的I-I線之剖面。
當參照圖1及圖2時,半導體裝置1包括基板10、半導體元件20、密封樹脂30以及端子41及42。基板10包括絕緣層11、第一佈線層12以及第二佈線層13。
在本實施例中,為了方便起見,端子41側被 作為基板10的上側或一側,第二佈線層13側被作為基板10的下側或另一側。此外,在各點的端子41側上的表面被作為上表面或一表面,且在第二佈線層13側上的表面被作為下表面或另一表面。然而,半導體裝置1可在上下顛倒的狀態下被使用,或可被以任意角度來設置。此外,平面圖表示從絕緣層11的一表面之法線方向去看見主體,且平面形狀表示當主體從絕緣層11的一表面之法線方向被看見時的形狀。
絕緣層11由,例如,像是陶瓷的絕緣材料所 形成。當絕緣層11由,例如,陶瓷作為材料而被形成時,可使用氮化矽(Si3N4)、氧化鋁(Al2O3)、氮化鋁(AlN)等等。然而,絕緣層11的材料不侷限於陶瓷,亦可使用絕緣樹脂、玻璃等等。絕緣層11的平面形狀可為方形、矩形等等,具有約30到50毫米的側。絕緣層11的厚度可為,例如,約0.2到1.5毫米。
第一佈線層12藉由,例如,銅焊(brazing) 等等而被接合到絕緣層11的一表面。第一佈線層12可被設置在絕緣層11的一表面之整個表面上,或是,例如,可被設置為使得絕緣層11的一表面之外周緣部分暴露出來。作為第一佈線層12的材料,例如,可使用銅(Cu)、鋁(Al)等材料。第一佈線層12的厚度可為,例如,約0.2到1毫米。
當第一佈線層12由具有差的焊料潤濕性質 (solder wetting property)之材料(例如,鋁(Al))所 製成時,具有優異的焊料潤濕性質之像是鎳(Ni)或金(Au)的表面處理膜(電鍍膜等等)較佳係被形成在第一佈線層12的表面上。
在第一佈線層12中,暴露出絕緣層11的一 表面之溝槽12x(穿透槽)被形成。溝槽12x被形成在半導體元件20之端子42側上。溝槽12x為根據本發明的焊料流出防止部之典型的範例。溝槽12x的平面形狀可為,例如,在從半導體元件20之相對側上開放之U型形狀。
溝槽12x和半導體元件20之間的距離d被設 定成較焊料層51的厚度t長。例如,當焊料層51的厚度t為0.1毫米時,為了防止半導體元件20和端子42之間的電氣導通(electrical continuity),溝槽12x和半導體元件20之間的距離d至少必須為0.15毫米。然而,只要距離d長於厚度t,距離d可被設定為任何長度。
關於為何要將溝槽12x和半導體元件20之間 的距離d設定為長於焊料層51的厚度t之原因如下。亦即,由於焊料填角(solder fillet)通常形成約45度到90度的傾斜角,焊料層51之填角的尖端至多僅延伸到相當於從半導體元件20的端面之焊料層51的厚度t的程度。
因此,當溝槽12x和半導體元件20之間的距 離d被設定為長於焊料層51的厚度t時,可避免焊料層51之填角延伸到溝槽12x並建立起與溝槽12x中的焊料層53之電氣導通。
如同能從上述的原因中所理解的,當在半導 體元件20的下表面側上之電極(與焊料層51的上表面接觸的部分)小於半導體元件20的外周緣時,距離d的起始點較佳地被設定到最靠近在半導體元件20的下表面側上之電極的溝槽12x之部分。根據本發明,溝槽12x和半導體元件20之間的距離d藉由還包含這樣的情況來表示。
另一方面,形成焊料層53的焊料亦被要求不 能延伸到焊料層51。關於這個部分,焊料(其在固化後形成焊料層53)的量和溝槽12x的體積之間的關係為重要的。這將於下面說明。
第二佈線層13藉由,例如,銅焊(brazing) 等等而被接合到絕緣層11的另一表面。第二佈線層13可被設置在絕緣層11的另一表面之整個表面上,或是,例如,可被設置為使得絕緣層11的另一表面之外周緣部分暴露出來。作為第二佈線層13的材料,例如,可使用銅(Cu)、鋁(Al)等材料。第二佈線層13的厚度可被設定為,例如,約0.2到1毫米。
當第二佈線層13由具有差的焊料潤濕性質之 材料(例如,鋁(Al))所製成時,具有優異的焊料潤濕性質之像是鎳(Ni)或金(Au)的表面處理膜(電鍍膜等等)較佳係被形成在第二佈線層13的表面上。
半導體元件20被安裝於在基板10的第一佈線層12上之預定的元件安裝區域中。在半導體元件20的 下表面側上之電極透過焊料層51被與第一佈線層12電連接。半導體元件20為,例如,電力的開關元件,其係在構成反向電路(inverter circuit)之絕緣閘雙極電晶體(IGBT,Insulated Gate Bipolar Transistor)等等的運作之期間產生熱。半導體元件20所產生的熱經由基板10被散發。藉由將散熱組件設置在第二佈線層13側上,可進一步地提升散熱性質。像這樣,由於半導體裝置1從一表面側(下表面側)散發半導體元件20所產生的熱,半導體裝置1可被稱為單側的散熱模組(cooling module)。
密封樹脂30被形成為去覆蓋基板10、半導體 元件20以及端子41及42。密封樹脂30可藉由,例如,轉移成型(transfer molding)等等和像是環氧樹脂之含有填料的絕緣材料來形成。當密封樹脂30被形成時,半導體元件20等等可被保護免受水氣、汙染物等等。第二佈線層13的下表面和端子41及42的部分從密封樹脂30被暴露出來。
端子41被電連接於半導體元件20。端子41的一端透過焊料層52被接合到半導體元件20的上表面側上之電極。端子41的另一端從密封樹脂30被暴露在外。端子41藉由加工由,例如,銅(Cu)等材料所製成的引線框架(lead frame)基底材料而被形成。
端子42被電連接於第一佈線層12。端子42的一端之前端部具有連接部42a。彎曲部42b從該一端之前端部到另一端部被形成。從連接部42a到彎曲部42b的 部分為對第一佈線層12的連接表面,且連接表面透過焊料層53被接合到第一佈線層12。端子42的該一端被固定在溝槽12x的上方。
端子42的連接部42a較佳係被固定於在平面 圖中與溝槽12x重疊的位置。這是因為當端子42的連接部42a在平面圖中未與溝槽12x重疊且位在基板10的外周緣側而非溝槽12x上時,多餘的焊料與溝槽12x之間的距離變長,且其變得難以使多餘的焊料去進入到溝槽12x中。另一方面,這是因為當端子42的連接部42a在平面圖中未與溝槽12x重疊且位在半導體元件20側而非溝槽12x上時,多餘的焊料可能從溝槽12x流出到半導體元件20側。
端子42的另一端從密封樹脂30被暴露在 外。端子42藉由加工由,例如,銅(Cu)等材料所製成的引線框架基底材料而被形成。焊料層53被形成為使得其進入到溝槽12x中、在第一佈線層12上沿著離開半導體元件20的方向延伸、且進一步覆蓋端子42的彎曲部42b的下表面(形成後填角)。
由於溝槽12x像這樣地被形成,當端子42被 焊接到第一佈線層12時,即使當融化的焊料(其在固化後成為焊料層53)的量為大的時,多餘的焊料進入到溝槽12x中。此外,多餘的焊料之部分在端子42的彎曲部42b之下表面上形成後填角。因此,由於多餘的焊料不會流出到在半導體元件20側上之第一佈線層12上,可避免 焊料層53與焊料層51和半導體元件20連接。此外,由於形成在端子42的彎曲部42b之下表面上的後填角,可提升端子42與第一佈線層12之間的連接可靠度。
當溝槽12x被形成時,成為溝槽12x的穿孔 事先被形成於其中的第一佈線層12可能被銅焊到絕緣層11。另外,在其中未形成有穿孔的第一佈線層12被銅焊到絕緣層11之後,當中形成有成為溝槽12x的部分被打開之抗蝕層被形成在第一佈線層12上,且藉由以蝕刻來移除暴露在抗蝕層中的第一佈線層12,可形成溝槽12x。
在此,將說明焊料(其在固化之後成為焊料 層53)的量和溝槽12x的體積。當端子42被焊接到第一佈線層12時,以下的內容被主要地視為是變更因數(variation factor)。第一因數為端子42側和第一佈線層12側之間的接合面積的變量。第二因數為端子42和第一佈線層12之間的接合厚度(焊料層53在相互面對的端子42和第一佈線層12的平面之間的厚度)的變量。第三因數為焊料(其在固化之後成為焊料層53)的量的變量。
首先,考慮的是作為第一因數的接合面積為 最小的、作為第二因數的接合厚度為最小的、且作為第三因數的焊料的量為最大的之情況。在此情況下,溝槽12x的體積可被判定為使得「焊料的多餘部分溝槽12x的體積之最小值」(圖3A的狀態)。雖然溝槽12x的體積之最大值係根據在尺寸等上的限制來判定,但並未有對於最大值的限制。
接著,考慮的是作為第一因數的接合面積為 最大的、作為第二因數的接合厚度為最大的、且作為第三因數的焊料的量為最小的之情況。在此情況下,焊料的量之最小值可被判定為使得不會發生多餘的焊料(圖3B所顯示的狀態)。
如上所述,當焊料(其在固化之後成為焊料 層53)的量和溝槽12x的體積藉由考慮第一到第三因數而被調整為使得設計值(接合面積、接合厚度)被滿足時,可避免多餘的焊料從溝槽12x流出到半導體元件20側。
當焊料(其在固化之後成為焊料層53)的量 和溝槽12x的體積被調整時,溝槽12x的平面形狀不必一定需要具有U型形狀。溝槽12x的平面形狀可為,例如,線性形狀(I型形狀),如圖4所示。另外,溝槽12x的平面形狀可為,例如,C型形狀,其在從半導體元件20等的相對側開放(未顯示於圖式中)。
<第二實施例>圖5為顯示根據本發明的第 二實施例之半導體裝置的剖面圖。當參照圖5時,半導體裝置1A不同於半導體裝置1的點在於,端子42被置換為端子43(見圖1等)。在圖5中,將省略與上述實施例之組成部分相同的組成部分之說明。
端子43被電連接到第一佈線層12。端子43的一端之前端部具有連接部43a。彎曲部43b從該一端之前端部到另一端部被形成。從連接部43a(其包含以下說 明的彎曲部43c)到彎曲部43b的部分為對第一佈線層12的連接表面,且連接表面透過焊料層53被接合到第一佈線層12。端子43的該一端被固定在溝槽12x的上方。
端子43的連接部43a在其前端部具有彎曲部 43c,彎曲部43c係從大致平行於第一佈線層12的方向朝大至垂直於第一佈線層12的方向彎曲。彎曲部43c被插入到溝槽12x中,且彎曲部43c的端面與暴露在溝槽12x中的絕緣層11的一表面接觸。藉由這樣的形成,端子43的連接部43a之前端部(彎曲部43c)被固定到在平面圖中與溝槽12x重疊的位置。
端子43的另一端從密封樹脂30暴露在外。 端子43藉由加工由,例如,銅(Cu)等材料所製成的引線框架基底材料而被形成。焊料層53被形成為使得其進入到溝槽12x、在第一佈線層12上沿著離開半導體元件20的方向延伸、且進一步地覆蓋端子43的彎曲部43b之下表面(形成後填角)。
溝槽12x的平面形狀可為顯示於圖2中的一 形狀、顯示於圖4中的一形狀、或是這些形狀以外的其他形狀。
除了第一實施例的效果外,第二實施例進一 步發揮出以下的效果。亦即,藉由將彎曲部43c設置於端子43的連接部43a之前端部,而不需特定的夾具,端子43可被快速地相對於基板10定位。
此外,由於彎曲部43c的端面與暴露在溝槽 12x中的絕緣層11的一表面接觸,焊料層53的厚度係藉由彎曲部43c的長度L來判定。因此,可提升焊料層53的厚度之精確度。
<第三實施例>圖6為顯示根據本發明的第 三實施例之半導體裝置的剖面圖。圖7為顯示根據第三實施例之半導體裝置的平面圖。然而,在圖7中,僅顯示出圖6所顯示之部分的構件。此外,圖6顯示沿著圖7的VI-VI線之剖面。
當參照圖6及圖7時,半導體裝置1B不同於 半導體裝置1的點在於,第一佈線層12並未設置有溝槽12x,且絕緣材料60被設置在第一佈線層12上(見圖1等)。在圖6及圖7中,將省略與上述實施例之組成部分相同的組成部分之說明。
絕緣材料60藉由,例如,絕緣黏合劑等而被 固定於第一佈線層12的上表面上。絕緣材料60被設置在半導體元件20的端子42側。絕緣材料60為根據本發明的焊料流出防止部之典型的範例。作為絕緣材料60的材料,可使用,例如,像是環氧樹脂的絕緣樹脂。另外,絕緣材料60可藉由以絕緣膜來覆蓋像是金屬的導電材料之表面而被形成。絕緣材料60的平面形狀可具有,例如,線性形狀(I型形狀)。另外,亦可使用相同於圖2之形狀的U型形狀、C型形狀(未顯示於圖式中)等等。
絕緣材料60和半導體元件20之間的距離d 係被設定為較焊料層51的厚度t來得長。例如,當焊料 層51的厚度t為0.1毫米時,為了防止半導體元件20和端子42之間的電氣導通,絕緣材料60和半導體元件20之間的距離d至少必須有約0.15毫米。然而,只要距離d長於厚度t,距離d可被設定為任何長度。
絕緣材料60的高度被設定為高於由將端子42 的厚度加上焊料層53的高度所得到的數值。端子42的一端之尖端與絕緣材料60的側表面接觸。藉由像這樣設置從第一佈線層12的上表面凸出的絕緣材料60,當端子42被焊接時,端子42的一端之尖端被定位成與絕緣材料60的側表面接觸。因此,不需使用特定的夾具,端子42可被快速地相對於基板10定位。
此外,由於絕緣材料60係從第一佈線層12 的上表面凸出,當端子42被焊接到第一佈線層12時,即使當處於融化狀態的焊料(其在固化後成為焊料層53)的量為大的時,多餘的焊料可被阻擋。此外,多餘的焊料之部分在端子42的彎曲部42b之下表面上形成後填角。 因此,由於多餘的焊料不會在第一佈線層12上於半導體元件20側流出,可避免焊料層53與焊料層51和半導體元件20連接。此外,藉由形成在端子42的彎曲部42b之下表面上的後填角,可提升端子42與第一佈線層12之間的連接可靠度。
<第四實施例>圖8為顯示根據本發明的第 四實施例之半導體裝置的剖面圖。圖9為顯示根據第四實施例之半導體裝置的平面圖。然而,在圖9中,僅顯示出 圖8所顯示之部分的構件。此外,圖8顯示沿著圖9的VIII-VIII線之剖面。
當參照圖8及圖9時,半導體裝置1C不同於 半導體裝置1的點在於,第一佈線層12的上表面被以表面處理膜70覆蓋,且暴露出第一佈線層12的上表面之開口部70x被形成在表面處理膜70的一部分上(見圖1等)。在圖8及圖9中,將省略與上述實施例之組成部分相同的組成部分之說明。
在本實施例中,第一佈線層12由具有差的焊 料潤濕性質之材料(例如,鋁(Al))所製成,且第一佈線層12之上表面被具有優異的焊料潤濕性質之像是鎳(Ni)或金(Au)的表面處理膜70覆蓋。接著,藉由在表面處理膜70的半導體元件20之端子42側上形成開口部70x,且第一佈線層12的上表面係暴露在開口部70x中。亦即,僅暴露在開口部70x中之第一佈線層12的上表面的一部分成為具有差的焊料潤濕性質之未焊接區域12y,且其他區域成為具有優異的焊料潤濕性質之焊接區域。未焊接區域12y為根據本發明的焊料流出防止部之典型的範例。
未焊接區域12y(開口部70x)的平面形狀可 為,例如,矩形。另外,藉由進一步地延長未焊接區域12y,表面處理膜70可被分為在端子41側上的區域和在端子42側上的區域兩者。
在未焊接區域12y之端子42側上的側部和半 導體元件20之間的距離d被設定為較焊料層51的厚度t來得長。例如,當焊料層51的厚度t為0.1毫米時,為了防止半導體元件20和端子42之間的電氣導通,在未焊接區域12y之端子42側上的側部和半導體元件20之間的距離d至少必須為0.15毫米。然而,只要距離d長於厚度t,距離d可被設定為任何長度。
例如,在第一佈線層12的上表面上具有開口 部70x的表面處理膜70被如下面所顯示地形成。首先,準備基板10。在基板10中,第一佈線層12(鋁或類似材料)被設置在絕緣層11的一表面上,且第二佈線層13被設置在其他表面上。接著,在第一佈線層12的上表面之開口部70x要被形成的部分上,形成像是抗蝕膜(resist film)或遮罩膠帶(masking tape)的遮罩。接下來,在第一佈線層12的上表面上,像是鎳(Ni)或金(Au)的表面處理膜70藉由,例如,電鍍而被形成,且在那之後,遮罩被移除。因此,在第一佈線層12的上表面上具有開口部70x的表面處理膜70被形成,且開口部70x的內部成為未焊接區域12y。
由於未焊接區域12y被以此方式來形成,當 端子42被焊接到第一佈線層12時,多餘的焊料不會潤濕未焊接區域12y,亦不會擴展到未焊接區域12y,且成為端子42的彎曲部42b之下表面上的後填角,即使當處於融化狀態的焊料(其在固化後成為焊料層53)的量為大的時。因此,由於多餘的焊料不會在第一佈線層12上於 半導體元件20側流出,可避免焊料層53與焊料層51和半導體元件20連接。此外,由於形成在端子42的彎曲部42b之下表面上的後填角,可提升端子42與第一佈線層12之間的連接可靠度。
<第五實施例>圖10為顯示根據本發明的 第五實施例之半導體裝置的剖面圖。圖11為顯示根據第五實施例之半導體裝置的平面圖。然而,在圖11中,僅顯示出圖10所顯示之部分的構件。此外,圖10顯示沿著圖11的X-X線之剖面。
當參照圖10及圖11時,半導體裝置1D不同 於半導體裝置1的點在於,溝槽12x被置換為溝槽12z(見圖1等)。在圖10及圖11中,將省略與上述實施例之組成部分相同的組成部分之說明。
在第一佈線層12中,形成未穿透第一佈線層 12的溝槽12z。溝槽12z被形成在半導體元件20的端子42側上。溝槽12z為根據本發明的焊料流出防止部之典型的範例。溝槽12z的平面形狀可被設定成殼狀(框狀)。溝槽12z和半導體元件20之間的距離d被設定為較焊料層51的厚度t來得長。例如,當焊料層51的厚度t為0.1毫米時,為了防止半導體元件20和端子42之間的電氣導通,溝槽12z和半導體元件20之間的距離d至少必須為0.15毫米。然而,只要距離d長於厚度t,距離d可被設定為任何長度。焊料(其在固化後形成焊料層53)的量和溝槽12z的體積之間的調整係相同於第一實施 例中所說明的溝槽12x的情形。
由於在溝槽12x中(參見圖1等),絕緣層 11的一表面被暴露於底部上,焊料潤濕性質在溝槽12x中為不佳的。另一方面,焊料潤濕性質在溝槽12z中為優異的。亦即,當第一佈線層12由像是銅(Cu)之具有優異的焊料潤濕性質的材料所製成時,像是銅(Cu)之具有優異的焊料潤濕性質的材料亦被暴露在溝槽12z中。此外,當第一佈線層12由像是鋁(Al)之具有差的焊料潤濕性質的材料所製成時,在形成溝槽12z之後係形成具有優異的焊料潤濕性質之表面處理膜。因此,具有優異的焊料潤濕性質之表面處理膜亦被暴露在溝槽12z中。
例如,溝槽12z可被形成在第一佈線層12 中,如同下面所顯示的。首先,準備基板10。在基板10中,第一佈線層12被設置在絕緣層11的一表面上,且第二佈線層13被設置在其他表面上。接著,藉由壓製具有對應於溝槽12z的形狀之凸部的金屬模具來模製出第一佈線層12(此時,溝槽12z被控制為不會穿透第一佈線層12)。因此,溝槽12z被形成在第一佈線層12中。在這之後,若有需要,可在包含溝槽12z的內部之第一佈線層12的上表面上藉由,例如,電鍍,來形成像是鎳(Ni)或金(Au)的表面處理膜。
除了第一實施例的效果外,第五實施例進一 步發揮出以下的效果。亦即,因為溝槽12z的內部係處於優異的焊料潤濕性質的狀態,當端子42被焊接到第一佈 線層12時,由於毛細現象,處於融化狀態的焊料主動地進入到溝槽12z中,且多餘的焊料可被快速地吸收。溝槽12z的平面形狀可能不是殼狀(框狀),而可能是顯示在圖2當中的形狀、或顯示於圖4當中的形狀、或可為這些形狀以外的其他形狀。在本質上,只要溝槽12z的內部具有優異的焊料潤濕性質,由於毛細現象,可得到本實施例的特別效果。
<第六實施例>圖12為顯示根據本發明的 第六實施例之半導體裝置的剖面圖。當參照圖12時,半導體裝置1E不同於半導體裝置1的點在於,金屬塊80經由焊料層52而被設置在半導體元件20上,且金屬塊80經由焊料層54而被固定到基板10A(見圖1等)。僅管基板10A為了方便起見被賦予不同的標號,但其為具有與基板10相同的構造之基板。在圖12中,將省略與上述實施例之組成部分相同的組成部分之說明。
由半導體元件20所產生的熱透過基板10和10A被散發。藉由將散熱組件設置在基板10和10A的每一者之第二佈線層13側上,可進一步地提升散熱性質。因此,在半導體裝置1E中,因為由半導體元件20所產生的熱從兩表面側(上表面側和下表面側)被散發,半導體裝置1E可被稱為雙側的散熱模組。
在半導體裝置1E中,在基板10A的第一佈線層12中形成未穿透第一佈線層12的溝槽12z(參見第五實施例)。因為基板10A的溝槽12z由於毛細現象而吸收 多餘的焊料,將金屬塊80固定到基板10A之焊料層54不會流出到溝槽12z之外。
因此,溝槽12z可被應用到除了端子以外的 部分。此情況在顯示於其他實施例之焊料流出防止部(例如,溝槽12x)中亦為相同的。
在上面的說明中,雖然較佳的實施例已被詳 細說明,但本發明不侷限於上述的實施例。只要沒有偏離本發明的要旨,各種不同的變更和替換可以被添加到上述的實施例。
例如,各個實施例可被適當地結合。例如, 在第一實施例中,絕緣材料60可被設置在溝槽12x的半導體元件20側上。因此,可以更可靠地防止多餘的焊料在第一佈線層12上於半導體元件20側流出。
1‧‧‧半導體裝置
10‧‧‧基板
11‧‧‧絕緣層
12‧‧‧第一佈線層
12x‧‧‧溝槽
13‧‧‧第二佈線層
20‧‧‧半導體元件
30‧‧‧密封樹脂
41‧‧‧端子
42‧‧‧端子
42a‧‧‧連接部
42b‧‧‧彎曲部
51‧‧‧焊料層
52‧‧‧焊料層
53‧‧‧焊料層
t‧‧‧厚度

Claims (9)

  1. 一種半導體裝置,包括:基板;半導體元件,其經由第一焊料層而固定在該基板的一側;端子,其經由第二焊料層而固定在該基板的該一側;以及焊料流出防止部,其於該基板的該一側被設置在該半導體元件和該端子之間,且該焊料流出防止部配置來防止該第一焊料層及該第二焊料層流出,其中,該焊料流出防止部和該半導體元件之間的距離係較該第一焊料層的厚度長。
  2. 如申請專利範圍第1項之半導體裝置,其中,該焊料流出防止部為形成在該基板的該一側上之溝槽,且該端子的第一端被固定在該溝槽上方。
  3. 如申請專利範圍第2項之半導體裝置,其中,該端子的該第一端之連接部被固定到在平面圖中與該溝槽重疊的位置。
  4. 如申請專利範圍第1項之半導體裝置,其中,該焊料流出防止部為設置在該基板的該一側上之絕緣材料,該絕緣材料的高度係大於該第二焊料層的高度和該端子的厚度之總和,且該端子的第一端之尖端直接接觸該絕緣材料的側面。
  5. 如申請專利範圍第2至4項任一項之半導體裝置,其中,該半導體元件和該端子的該第一端被密封樹脂密封,且該端子的第二端暴露在該密封樹脂之外。
  6. 如申請專利範圍第1至5項任一項之半導體裝置,其中,該基板具有佈線層,且該第一焊料層和該第二焊料層係電連接到該佈線層且形成在該佈線層上。
  7. 如申請專利範圍第2或3項之半導體裝置,其中,該基板具有絕緣層及形成在該絕緣層上的佈線層,該溝槽形成在該佈線層中,且該端子的該第一端貫穿該溝槽直接接觸該絕緣層。
  8. 如申請專利範圍第1項之半導體裝置,其中,該基板具有佈線層,且該焊料流出防止部為形成在該基板上的一區域,且具有較該佈線層的焊料潤濕性質更優異的焊料潤濕性質。
  9. 如申請專利範圍第1項之半導體裝置,其中,該基板具有絕緣層及形成在該絕緣層上的佈線層,該溝槽係形成在該佈線層中,且該溝槽的底部係由該佈線層的一部分所構成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6086055B2 (ja) * 2013-11-26 2017-03-01 トヨタ自動車株式会社 半導体装置
JP6483498B2 (ja) 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
JP6402281B1 (ja) * 2017-05-19 2018-10-10 新電元工業株式会社 電子モジュール、接続体の製造方法及び電子モジュールの製造方法
JP7043225B2 (ja) * 2017-11-08 2022-03-29 株式会社東芝 半導体装置
JP6753498B1 (ja) * 2019-09-19 2020-09-09 株式会社明電舎 エミッタ支持構造及び電界放射装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8802678A (nl) * 1988-11-01 1990-06-01 Du Pont Nederland Contactelement en contactelementsamenstel van elektrisch geleidend materiaal, in het bijzonder voor oppervlaktemontagetechniek.
JPH0677633A (ja) 1992-03-16 1994-03-18 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JPH06237073A (ja) 1993-02-10 1994-08-23 Noriyuki Yoshida 回路基板、半導体パッケージ、その取付け方法および配線パターンの修復方法
JPH07111370A (ja) * 1993-10-13 1995-04-25 Fuji Electric Co Ltd 半導体装置
US6281524B1 (en) * 1997-02-21 2001-08-28 Kabushiki Kaisha Toshiba Semiconductor light-emitting device
JP3003617B2 (ja) * 1997-03-14 2000-01-31 日本電気株式会社 樹脂封止型半導体パッケージ
JPH10326810A (ja) * 1997-04-21 1998-12-08 Lsi Logic Corp 可撓性テープボールグリッドアレイパッケージ
JPH11284318A (ja) 1998-03-30 1999-10-15 Rohm Co Ltd 電子部品実装基板
JP3619708B2 (ja) * 1999-06-02 2005-02-16 株式会社日立製作所 パワー半導体モジュール
JP2000357861A (ja) 1999-06-14 2000-12-26 Toshiba Corp 電子回路装置
JP2001053432A (ja) * 1999-08-10 2001-02-23 Matsushita Electric Works Ltd フリップチップ実装構造
JP4897133B2 (ja) * 1999-12-09 2012-03-14 ソニー株式会社 半導体発光素子、その製造方法および配設基板
JP2001257444A (ja) * 2000-03-09 2001-09-21 Auto Network Gijutsu Kenkyusho:Kk 電子部品の電気接続構造
JPWO2003021664A1 (ja) * 2001-08-31 2005-07-07 株式会社日立製作所 半導体装置、構造体及び電子装置
JP4765233B2 (ja) 2001-09-17 2011-09-07 日本電気株式会社 半導体パッケージの実装構造および半導体パッケージの実装方法
JP2003229627A (ja) 2002-02-01 2003-08-15 Hitachi Ltd 光デバイスの実装方法及び光ヘッド装置
JP2004363216A (ja) * 2003-06-03 2004-12-24 Fuji Electric Holdings Co Ltd 半導体装置
JP4007304B2 (ja) 2003-10-14 2007-11-14 株式会社デンソー 半導体装置の冷却構造
JP2007027584A (ja) 2005-07-20 2007-02-01 Auto Network Gijutsu Kenkyusho:Kk 接続構造、回路構成体、およびその製造方法
JP4708941B2 (ja) 2005-09-20 2011-06-22 株式会社オートネットワーク技術研究所 接続構造、および回路構成体
JP2007088020A (ja) 2005-09-20 2007-04-05 Auto Network Gijutsu Kenkyusho:Kk 回路構成体
KR20080071431A (ko) * 2007-01-30 2008-08-04 엘지이노텍 주식회사 반도체 모듈 및 이의 베어 다이 실장 방법
DE112009000447B4 (de) 2008-04-09 2016-07-14 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2010087239A (ja) 2008-09-30 2010-04-15 Alps Electric Co Ltd 電子モジュール
JP5404025B2 (ja) * 2008-12-24 2014-01-29 京セラ株式会社 熱電変換モジュールの製法
JP5445344B2 (ja) * 2010-06-15 2014-03-19 三菱電機株式会社 電力用半導体装置
JP2012064855A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
JP5776701B2 (ja) * 2010-12-03 2015-09-09 富士電機株式会社 半導体装置、および、半導体装置の製造方法
JP5691475B2 (ja) * 2010-12-15 2015-04-01 富士電機株式会社 半導体装置およびその製造方法
JP5738226B2 (ja) * 2012-03-22 2015-06-17 三菱電機株式会社 電力用半導体装置モジュール
JP6086055B2 (ja) * 2013-11-26 2017-03-01 トヨタ自動車株式会社 半導体装置
JP2015181142A (ja) * 2014-03-03 2015-10-15 新光電気工業株式会社 配線基板及びその製造方法、絶縁層の表面改質方法

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