KR20160075649A - 반도체 장치 - Google Patents

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KR20160075649A
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도요타지도샤가부시키가이샤
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Abstract

반도체 장치(1)는 기판(10), 반도체 소자(20), 단자(42), 및 땜납 유출 방지부(12x)를 구비한다. 반도체 소자는 제1 땜납층(51)을 개재하여 기판의 일측에 고정된다. 단자는 제2 땜납층(53)을 개재하여 기판의 일측에 고정된다. 땜납 유출 방지부는 기판의 일측에서 단자와 반도체 소자 사이에 형성되고 제1 땜납층 및 제2 땜납층이 유출하는 것을 방지하도록 구성된다. 땜납 유출 방지부와 반도체 소자 사이의 거리는 제1 땜납층의 두께보다 길다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
기판 상에 반도체 소자 및 단자가 장착된 반도체 장치로서, 예를 들어 차량에 장착되며 전력 제어 등의 기능을 갖는 반도체 장치가 공지되어 있다. 반도체 장치에서, 기판 및 반도체 소자는 제1 땜납층을 개재하여 고정되고, 기판 및 단자는 제2 땜납층을 개재하여 고정된다.
그러나, 상술된 반도체 장치에서, 반도체 소자 및 단자는 서로의 근처에 배치되기 때문에, 기판 및 단자를 접합하는 제2 땜납층이 솔더링 도중 반도체 소자를 향해 유출하고, 반도체 소자와 전기적 연속부를 형성하여, 반도체 소자가 정상적으로 작동되는 것을 방해하는 몇몇 경우가 존재하였다.
본 발명은 땜납층을 형성하는 땜납이 다른 부재를 향해 유출하는 것을 방지할 수 있는 반도체 장치를 제공한다.
본 발명의 양태에 따르는 반도체 장치는 기판, 반도체 소자, 단자, 및 땜납 유출 방지부를 포함한다. 반도체 소자는 제1 땜납층을 개재하여 기판의 일측에 고정된다. 단자는 제2 땜납층을 개재하여 기판의 일측에 고정된다. 땜납 유출 방지부는 기판의 일측에서 단자와 반도체 소자 사이에 설치되며 제1 땜납층 및 제2 땜납층이 유출하는 것을 방지하도록 구성된다. 땜납 유출 방지부와 반도체 소자 사이의 거리는 제1 땜납층의 두께보다 길다.
본 발명의 양태에 따르면, 땜납층을 형성하는 땜납이 다른 부재를 향해 유출하는 것을 방지할 수 있는 반도체 장치가 제공될 수 있다.
본 발명의 예시적인 실시예의 특징, 장점, 및 기술적이고 산업적인 중요성은 유사한 참조 번호가 유사한 요소를 지시하는 첨부 도면을 참조하여 후술될 것이다.
도 1은 본 발명의 제1 실시예에 따르는 반도체 장치를 도시하는 단면도이다.
도 2는 제1 실시예에 따르는 반도체 장치를 도시하는 평면도이다.
도 3a 및 도 3b는 땜납의 양 및 홈의 체적을 설명하는 도면이다.
도 4는 홈의 형상의 다른 예를 도시하는 평면도이다.
도 5는 본 발명의 제2 실시예에 따르는 반도체 장치를 도시하는 단면도이다.
도 6은 본 발명의 제3 실시예에 따르는 반도체 장치를 도시하는 단면도이다.
도 7은 제3 실시예에 따르는 반도체 장치를 도시하는 평면도이다.
도 8은 본 발명의 제4 실시예에 따르는 반도체 장치를 도시하는 단면도이다.
도 9는 제4 실시예에 따르는 반도체 장치를 도시하는 평면도이다.
도 10은 본 발명의 제5 실시예에 따르는 반도체 장치를 도시하는 단면도이다.
도 11은 제5 실시예에 따르는 반도체 장치를 도시하는 평면도이다.
도 12는 본 발명의 제6 실시예에 따르는 반도체 장치를 도시하는 단면도이다.
이후, 도면을 참조하여, 본 발명을 실행하기 위한 모드에 대해 설명한다. 각 도면에서, 유사한 부재에는 유사한 참조 번호가 부여되고, 중복 설명은 몇몇 경우 생략될 수 있다.
<제1 실시예> 도 1은 본 발명의 제1 실시예에 따르는 반도체 장치를 도시하는 단면도이다. 도 2는 제1 실시예에 따르는 반도체 장치를 도시하는 평면도이다. 그러나, 도 2에서, 도 1에 도시된 부재의 일부만이 도시된다. 게다가, 도 1은 도 2의 I-I 선을 따르는 단면을 도시한다.
도 1 및 도 2를 참조하면, 반도체 장치(1)는 기판(10), 반도체 소자(20), 밀봉 수지(30), 및 단자(41 및 42)를 포함한다. 기판(10)은 절연층(11), 제1 배선층(12), 및 제2 배선층(13)을 포함한다.
본 실시예에서, 편의상, 단자(41)측은 기판(10)의 상측 또는 일측으로서 취해지고, 제2 배선층(13)측은 기판(10)의 하측 또는 다른 측으로서 취해진다. 게다가, 각 부위의 단자(41)측의 면은 상면 또는 일면으로서 취해지고, 제2 배선층(13)측의 면은 하면 또는 다른 면으로서 취해진다. 그러나, 반도체 장치(1)는 상측이 반전된 상태로 사용될 수 있고, 또는 임의의 각도로 배치될 수 있다. 게다가, 평면도는 절연층(11)의 일면의 법선 방향으로부터 대상물을 관측하는 것을 가리키고, 평면 형상은 절연층(11)의 일면의 법선 방향으로부터 대상물이 관측될 때 형상을 가리킨다.
절연층(11)은 예를 들어 세라믹스 등의 절연성 재료로 형성된다. 절연층(11)이 세라믹스에서 형성되는 경우, 재료로서 예를 들어 질화규소(Si3N4), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등이 사용될 수 있다. 그러나, 절연층(11)의 재료는 세라믹스로 한정되지 않고, 절연성 수지, 유리 등이 사용될 수 있다. 절연층(11)의 평면 형상은 한 변이 약 30 내지 50mm인 정사가형, 직사각형 등일 수 있다. 절연층(11)의 두께는 예를 들어 약 0.2 내지 1.5mm일 수 있다.
제1 배선층(12)은 절연층(11)의 일면에 예를 들어 브레이징 등에 의해 접합된다. 제1 배선층(12)은 절연층(11)의 일면의 전체면에 걸쳐 배치될 수 있고, 또는 예를 들어, 절연층(11)의 일면의 외주연부가 노출되도록 배치될 수 있다. 제1 배선층(12)의 재료로서, 예를 들어 구리(Cu), 알루미늄(Al) 등이 사용될 수 있다. 제1 배선층(12)의 두께는 예를 들어 약 0.2 내지 1mm일 수 있다.
제1 배선층(12)이 알루미늄(Al)과 같은 열악한 땜납 습윤성을 갖는 재질인 경우, 우수한 땜납 습윤성을 갖는 니켈(Ni) 또는 금(Au)과 같은 표면 처리막(도금막 등)이 제1 배선층(12)의 표면에 형성되는 것이 바람직하다.
제1 배선층(12)에, 절연층(11)의 일면을 노출시키는 홈(12x)(관통 홈)이 형성된다. 홈(12x)은 반도체 소자(20)의 단자(42)측에 형성된다. 홈(12x)은 본 발명에 따르는 땜납 유출 방지부의 전형적인 예이다. 홈(12x)의 평면 형상은 예를 들어 반도체 소자(20)와 대향측에서 개방되는 U형일 수 있다.
홈(12x)과 반도체 소자(20) 사이의 거리(d)는 땜납층(51)의 두께(t)보다도 길게 설정된다. 예를 들어, 땜납층(51)의 두께(t)가 0.1mm인 경우, 반도체 소자(20)과 단자(42) 사이의 전기적 연속부를 방지하기 위해, 홈(12x)과 반도체 소자(20) 사이의 거리(d)로서, 적어도 약 0.15mm가 필요하다. 그러나, 거리(d)가 두께(t)보다도 길다면, 거리(d)는 임의의 거리로 설정될 수 있다.
홈(12x)과 반도체 소자(20) 사이의 거리(d)를 땜납층(51)의 두께(t)보다도 길게 설정하는 이유는 다음과 같다. 즉, 땜납 필렛부는 보통 약 45°내지 90°의 경사각을 형성하기 때문에, 땜납층(51)의 필렛부의 선단부는 최대로 반도체 소자(20)의 단부면으로부터 땜납층(51)의 두께(t)와 동일한 정도까지만 연장한다.
따라서, 홈(12x)과 반도체 소자(20) 사이의 거리(d)가 땜납층(51)의 두께(t)보다 길게 설정되는 경우, 땜납층(51)의 필렛부가 홈(12x)에 도달하여 홈(12x) 내의 땜납층(53)과 전기적 연속부를 형성하는 것이 방지될 수 있다.
상술된 이유로부터 이해될 수 있는 바와 같이, 반도체 소자(20)의 하면측의 전극(땜납층(51)의 상면과 접하는 부분)이 반도체 소자(20)의 외주연부보다 작은 경우, 거리(d)의 시작점은 반도체 소자(20)의 하면측의 전극의 홈(12x)에 가장 가까운 부분으로 설정되는 것이 적절하다. 본 출원에 따르면, 홈(12x)과 반도체 소자(20) 사이의 거리(d)는 이러한 경우도 포함하여 표현된다.
한편, 땜납층(53)을 형성하는 땜납은 또한 땜납층(51)에 도달하지 않는 것이 요구된다. 이에 관해, 땜납(경화 이후 땜납층(53)을 형성함)의 양과 홈(12x)의 체적 사이의 관계가 중요하다. 이에 대해 후술한다.
제2 배선층(13)은 절연층(11)의 다른 면에, 예를 들어 브레이징 등에 의해 접합된다. 제2 배선층(13)은 절연층(11)의 다른 면의 전체면에 걸쳐 배치될 수 있고, 예를 들어 절연층(11)의 다른 면의 외주연부가 노출되도록 배치될 수 있다. 제2 배선층(13)의 재료로서, 예를 들어 구리(Cu), 알루미늄(Al) 등이 사용될 수 있다. 제2 배선층(13)의 두께는 예를 들어 약 0.2 내지 1mm로 설정될 수 있다.
제2 배선층(13)이 알루미늄(Al)과 같은 열악한 땜납 습윤성을 갖는 재질인 경우, 우수한 땜납 습윤성을 갖는 니켈(Ni) 또는 금(Au) 등의 표면 처리막(도금막 등)이 제2 배선층(13)의 표면에 형성되는 것이 바람직하다.
반도체 소자(20)는 기판(10)의 제1 배선층(12) 상의 미리 정해진 소자 장착 영역에 장착된다. 반도체 소자(20)의 하면측 상의 전극은 땜납층(51)을 개재하여 제1 배선층(12)과 전기 접속된다. 반도체 소자(20)는 예를 들어, 인버터 회로를 구성하는 IGBT(Insulated Gate Bipolar Transistor) 등의 동작 도중 열을 발생시키는 전력용 스위칭 소자이다. 반도체 소자(20)가 발생시키는 열은 기판(10)을 개재해서 방열된다. 제2 배선층(13) 측에 방열 부품을 배치함으로써, 방열성이 추가로 향상될 수 있다. 이와 같이, 반도체 장치(1)는 반도체 소자(20)가 발생시키는 열을 일면측(하면측)으로부터 방열하기 때문에, 반도체 장치(1)는 편면 냉각 모듈로 지칭될 수 있다.
밀봉 수지(30)는 기판(10), 반도체 소자(20), 및 단자(41 및 42)를 피복하도록 형성된다. 밀봉 수지(30)는 예를 들어 필러를 함유하는 에폭시 수지 등의 절연성 재료를 사용하여, 트랜스퍼 성형 등에 의해 형성될 수 있다. 밀봉 수지(30)가 형성되는 경우, 반도체 소자(20) 등은 습기, 오염 물질 등으로부터 보호될 수 있다. 제2 배선층(13)의 하면 및 단자(41 및 42)의 일부는 밀봉 수지(30)로부터 노출된다.
단자(41)는 반도체 소자(20)와 전기 접속된다. 단자(41)의 일단부는 땜납층(52)을 개재하여 반도체 소자(20)의 상면측의 전극에 접합된다. 단자(41)의 타단부는 밀봉 수지(30)로부터 외부에 노출된다. 단자(41)는 예를 들어 구리(Cu) 등의 재질인 리드 프레임 기재를 가공함으로써 형성된다.
단자(42)는 제1 배선층(12)과 전기 접속된다. 단자(42)의 일단부의 선단부는 접속부(42a)를 구비한다. 굴곡부(42b)가 일단부의 선단부로부터 타단부까지에 걸쳐 형성된다. 접속부(42a)로부터 굴곡부(42b)까지의 부분은 제1 배선층(12)에의 접속면이고, 접속면은 땜납층(53)을 개재하여 제1 배선층(12)과 접합된다. 단자(42)의 일단부는 홈(12x)의 상부에 고정된다.
단자(42)의 접속부(42a)는 평면도에서 홈(12x)과 중첩하는 위치에 고정되는 것이 바람직하다. 이는 단자(42)의 접속부(42a)가 평면도에서 홈(12x)과 중첩하지 않고 홈(12x)보다 기판(10)의 외주연부측에 위치되는 경우, 잉여의 땜납과 홈(12x) 사이의 거리가 길어져 잉여의 땜납이 홈(12x)에 진입하기 어려워지기 때문이다. 한편, 이는 단자(42)의 접속부(42a)가 평면도에서 홈(12x)과 중첩하지 않고 홈(12x)보다 반도체 소자(20)측에 위치되는 경우, 잉여의 땜납이 홈(12x)으로부터 반도체 소자(20)측으로 유출할 수 있기 때문이다.
단자(42)의 타단부는 밀봉 수지(30)로부터 외부에 노출된다. 단자(42)는 예를 들어 구리(Cu) 등의 재질의 리드 프레임 기재를 가공함으로써 형성된다. 땜납층(53)은 땜납층이 홈(12x)에 진입하고, 제1 배선층(12) 상에서 반도체 소자(20)로부터 이격 방향으로 연장되고, 또한 단자(42)의 굴곡부(42b)의 하면을 덮도록 형성된다(백 필렛부(back fillet)를 형성함).
홈(12x)이 이와 같이 형성되기 때문에, 단자(42)가 제1 배선층(12)에 솔더링되는 경우, 용융된 땜납(경화 이후 땜납층(53)이 됨)의 양이 많더라도, 잉여의 땜납이 홈(12x)에 진입한다. 게다가, 잉여의 땜납 일부는 단자(42)의 굴곡부(42b)의 하면에 백 필렛부를 형성한다. 따라서, 잉여의 땜납이 반도체 소자(20)측의 제1 배선층(12) 상으로 유출하지 않기 때문에, 땜납층(53)이 땜납층(51) 및 반도체 소자(20)와 접속되는 것이 방지될 수 있다. 게다가, 단자(42)의 굴곡부(42b)의 하면에 형성된 백 필렛부로 인해, 단자(42)와 제1 배선층(12) 사이의 접속 신뢰성이 향상될 수 있다.
홈(12x)이 형성되는 경우, 홈(12x)이 되는 관통 구멍이 미리 형성된 제1 배선층(12)이 절연층(11)에 브레이징될 수 있다. 대안적으로, 관통 구멍이 형성되지 않은 제1 배선층(12)이 절연층(11)에 브레이징된 이후, 홈(12x)이 되는 부분이 개방되는 레지스트가 제1 배선층(12) 상에 형성되고, 레지스트 내에 노출되는 제1 배선층(12)을 에칭에 의해 제거함으로써, 홈(12x)이 형성될 수 있다.
여기서, 땜납(경화 이후 땜납층(53)이 됨)의 양 및 홈(12x)의 체적에 대해 설명한다. 단자(42)가 제1 배선층(12)에 솔더링되는 경우, 변화 요인으로서 다음의 내용이 주로 고려된다. 제1 요인은 단자(42)측과 제1 배선층(12)측 사이의 접합 면적의 분산이다. 제2 요인은 단자(42)와 제1 배선층(12) 사이의 접합 두께(단자(42) 및 제1 배선층(12)이 서로 대면하는 평면들 사이의 땜납층(53)의 두께)의 분산이다. 제3 요인은 땜납(경화 이후 땜납층(53)으로 됨)의 양의 분산이다.
먼저, 제1 요인인 접합 면적이 최소이고, 제2 요인인 접합 두께가 최소이고, 제3 요인인 땜납 양이 최대인 경우가 고려된다. 이 경우, 홈(12x)의 체적은 "땜납의 잉여부 ≤ 홈(12x)의 체적의 최소값"이도록 결정될 수 있다(도 3a의 상태). 홈(12x)의 체적의 최대값은 치수의 제약 등에 따라서 결정되지만, 최대값에 제한은 없다.
이어서, 제1 요인인 접합 면적이 최대이고, 제2 요인인 접합 두께가 최대이고, 제3 요인인 땜납 양이 최소인 경우가 고려된다. 이 경우, 땜납의 양의 최소값은 잉여의 땜납이 발생하지 않도록 결정될 수 있다(도 3b에 도시된 상태).
상술된 바와 같이, 제1 내지 제3 요인을 고려함으로써, 설계값(접합 면적, 접합 두께)이 만족되도록, 땜납(경화 이후 땜납층(53)이 됨)의 양 및 홈(12x)의 체적이 조정되고, 잉여의 땜납이 홈(12x)로부터 반도체 소자(20)측으로 유출하는 것이 방지될 수 있다.
땜납(경화 이후 땜납층(53)이 됨)의 양 및 홈(12x)의 체적이 조정되는 경우, 홈(12x)의 평면 형상은 반드시 U형상이 요구되지는 않는다. 홈(12x)의 평면 형상은 예를 들어 도 4에 도시된 바와 같이 직선 형상(I형)일 수 있다. 대안적으로, 홈(12x)의 평면 형상은 예를 들어 반도체 소자(20)로부터 대향측에서 개방되는 C형 등일 수 있다(도면에 미도시).
<제2 실시예> 도 5는 제2 실시예에 따르는 반도체 장치를 도시하는 단면도이다. 도 5를 참조하면, 반도체 장치(1A)는 단자(42)가 단자(43)로 치환되는 점에서 반도체 장치(1)(도 1 등 참조)와 상이하다. 도 5에서, 상술된 실시에의 것과 동일한 구성부의 설명은 생략된다.
단자(43)는 제1 배선층(12)과 전기 접속된다. 단자(43)의 일단부의 선단부는 접속부(43a)를 갖는다. 굽힘부(43b)가 일단부의 선단부로부터 타단부까지에 걸쳐 설치된다. 접속부(43a)(후술되는 굴곡부(43c)를 포함함)로부터 굽힘부(43b)까지의 부분은 제1 배선층(12)에의 접속면이 되고, 접속면은 땜납층(53)을 개재하여 제1 배선층(12)에 접합된다. 단자(43)의 일단부는 홈(12x)의 상부에 고정된다.
단자(43)의 접속부(43a)는 그 선단부에서, 제1 배선층(12)에 대략 평행한 방향으로부터 제1 배선층(12)에 대략 수직인 방향으로 굴곡되는 굴곡부(43c)를 구비한다. 굴곡부(43c)는 홈(12x)에 삽입되고 굴곡부(43c)의 선단면은 홈(12x) 내에 노출되는 절연층(11)의 일면과 접촉한다. 이렇게 함으로써, 단자(43)의 접속부(43a)의 선단부(굴곡부(43c))는 평면도에서 홈(12x)과 중첩하는 위치에 고정된다.
단자(43)의 타단부는 밀봉 수지(30)로부터 외부에 노출된다. 단자(43)는 예를 들어 구리(Cu) 등의 재질의 리드 프레임 기재를 가공하여 형성된다. 땜납층(53)은 땜납층이 홈(12x)에 진입하고, 제1 배선층(12) 상에서 반도체 소자(20)로부터 이격 방향으로 연장되고, 또한 단자(43)의 굽힘부(43b)의 하면을 덮도록 형성된다(백 필렛부를 형성함).
홈(12x)의 평면 형상은 도 2에 도시된 것, 도 4에 도시된 것, 또는 그 이외의 것일 수 있다.
제2 실시예는 제1 실시예의 효과에 추가로 다음의 효과를 더욱 발휘한다. 즉, 단자(43)의 접속부(43a)의 선단부에 굴곡부(43c)를 설치함으로써, 특별한 지그를 사용하지 않고서, 단자(43)가 기판(10)에 대해 용이하게 위치 설정될 수 있다.
게다가, 굴곡부(43c)의 선단면이 홈(12x) 내에 노출되는 절연층(11)의 일면과 접촉하기 때문에, 굴곡부(43c)의 길이(L)에 의해 땜납층(53)의 두께가 결정된다. 따라서, 땜납층(53)의 두께 정밀도가 향상될 수 있다.
<제3 실시예> 도 6은 제3 실시예에 따르는 반도체 장치를 도시하는 단면도이다. 도 7은 제3 실시예에 따르는 반도체 장치를 도시하는 평면도이다. 그러나, 도 7에서, 도 6에 도시된 부재의 일부만이 도시된다. 게다가, 도 6은 도 7의 VI-VI 선을 따르는 단면을 도시한다.
도 6 및 도 7을 참조하면, 반도체 장치(1B)는 제1 배선층(12)에 홈(12x)이 설치되지 않고 절연재(60)가 제1 배선층(12) 상에 배치되는 점에서 반도체 장치(1)(도 1 등 참조)와 상이하다. 도 6 및 도 7에서, 상술된 실시예의 것과 동일한 구성부의 설명은 생략된다.
절연재(60)는 예를 들어 절연성 접착제 등에 의해, 제1 배선층(12)의 상면에 고정된다. 절연재(60)는 반도체 소자(20)의 단자(42)측에 배치된다. 절연재(60)는 본 발명에 따르는 땜납 유출 방지부의 전형적인 예이다. 절연재(60)의 재료로서, 예를 들어, 에폭시계 수지 등의 절연성 수지가 사용될 수 있다. 대안적으로, 절연재(60)는 금속 등의 도전재의 표면을 절연막으로 피복함으로써 형성될 수 있다. 절연재(60)의 평면 형상은 예를 들어 직선 형상(I형)을 가질 수 있다. 대안적으로, 도 2와 마찬가지인 U형, C형(도면에 미도시) 등이 사용될 수 있다.
절연재(60)와 반도체 소자(20) 사이의 거리(d)는 땜납층(51)의 두께(t)보다 길게 설정된다. 예를 들어, 땜납층(51)의 두께(t)가 0.1mm인 경우, 반도체 소자(20)와 단자(42) 사이의 전기적 연속부를 방해하기 위해, 절연재(60)와 반도체 소자(20) 사이의 거리(d)로서, 적어도 약 0.15mm가 필요하다. 그러나, 거리(d)가 두께(t)보다 길다면, 거리(d)는 임의의 길이로 설정될 수 있다.
절연재(60)의 높이는 땜납층(53)의 높이에 단자(42)의 두께를 추가하여 획득되는 값보다 높게 설정된다. 단자(42)의 일단부의 선단부는 절연재(60)의 측면과 접촉한다. 이와 같이 제1 배선층(12)의 상면으로부터 돌출하는 절연재(60)을 배치함으로써, 단자(42)가 솔더링될 때, 단자(42)의 일단부의 선단부가 절연재(60)의 측면과 접촉하여 위치 결정된다. 따라서, 특별한 지그 사용없이, 단자(42)가 기판(10)에 대하여 용이하게 위치 설정될 수 있다.
추가로, 절연재(60)는 제1 배선층(12)의 상면으로부터 돌출되기 때문에, 단자(42)가 제1 배선층(12)에 솔더링될 때, 용융 상태의 땜납(경화 이후 땜납층(53)이 됨)의 양이 많더라도, 잉여의 땜납을 막을 수 있다. 추가로, 잉여의 땜납의 일부는 단자(42)의 굴곡부(42b)의 하면에 백 필렛부를 형성한다. 따라서, 잉여의 땜납이 반도체 소자(20)측의 제1 배선층(12) 상에 유출하지 않기 때문에, 땜납층(53)이 땜납층(51) 및 반도체 소자(20)과 연결되는 것이 방지될 수 있다. 추가로, 단자(42)의 굴곡부(42b)의 하면에 형성된 백 필렛부에 의해, 단자(42)와 제1 배선층(12) 사이의 접속 신뢰성이 향상될 수 있다.
<제4 실시예> 도 8은 제4 실시예에 따르는 반도체 장치를 도시하는 단면도이다. 도 9는 제4 실시예에 따르는 반도체 장치를 도시하는 평면도이다. 그러나, 도 9에서, 도 8에 도시된 부재의 일부만이 도시된다. 추가로, 도 8은 도 9의 VIII-VIII선을 따르는 단면을 도시한다.
도 8 및 도 9를 참조하면, 반도체 장치(1C)는 제1 배선층(12)의 상면이 표면 처리막(70)으로 피복되고 제1 배선층(12)의 상면을 노출시키는 개구부(70x)가 표면 처리막(70)의 일부에 설치되는 점에서 반도체 장치(1)(도 1 등 참조)와 상이하다. 도 8 및 도 9에서, 상술된 실시예의 것과 동일한 구성부의 설명은 생략된다.
본 실시예에서, 제1 배선층(12)은 알루미늄(Al)과 같은 열악한 땜납 습윤성을 갖는 재질이고 제1 배선층(12)의 상면은 니켈(Ni) 또는 금(Au)과 같은 우수한 땜납 습윤성을 갖는 표면 처리막(70)으로 피복된다. 그리고, 표면 처리막(70)의 반도체 소자(20)의 단자(42)측에 개구부(70x)를 형성함으로써, 제1 배선층(12)의 상면은 개구부(70x) 내에서 노출된다. 즉, 개구부(70x) 내에 노출되는 제1 배선층(12)의 상면 부분만이 열악한 땜납 습윤성을 갖는 비땜납 영역(12y)이 되고, 다른 영역은 우수한 땜납 습윤성을 갖는 땜납 영역이 된다. 비땜납 영역(12y)은 본 발명에 따르는 땜납 유출 방지부의 전형적인 예이다.
비땜납 영역(12y)(개구부(70x))의 평면 형상은 예를 들어 직사각형일 수 있다. 대안적으로, 비땜납 영역(12y)을 더욱 길게 함으로써, 표면 처리막(70)은 단자(41)측의 영역 및 단자(42)측의 영역의 두 개로 분할될 수 있다.
비땜납 영역(12y)의 단자(42)측의 변과 반도체 소자(20) 사이의 거리(d)는 땜납층(51)의 두께(t)보다 길게 설정된다. 예를 들어, 땜납층(51)의 두께(t)가 0.1mm인 경우, 반도체 소자(20)와 단자(42) 사이의 전기적 연속부를 방해하기 위해, 비땜납 영역(12y)의 단자(42)측의 변과 반도체 소자(20) 사이의 거리(d)는 적어도 약 0.15mm가 필요하다. 그러나, 거리(d)가 두께(t)보다 길다면, 거리(d)는 임의의 거리로 설정될 수 있다.
제1 배선층(12)의 상면에 개구부(70x)를 갖는 표면 처리막(70)은 예를 들어 이하와 같이 형성된다. 먼저, 기판(10)이 준비된다. 기판에서, 제1 배선층(12)(알루미늄 등)이 절연층(11)의 일면에 배치되고 제2 배선층(13)이 다른 면에 배치된다. 그리고, 제1 배선층(12)의 상면의 개구부(70x)가 형성될 부분에, 레지스트막 또는 마스킹 테이프 등의 마스크가 형성된다. 그리고, 제1 배선층(12)의 상면에, 예를 들어 도금에 의해, 니켈(Ni) 또는 금(Au) 등의 표면 처리막(70)이 형성되고, 그 후 마스크가 제거된다. 따라서, 제1 배선층(12)의 상면에 개구부(70x)를 갖는 표면 처리막(70)이 형성되고, 개구부(70x)의 내부는 비땜납 영역(12y)이 된다.
이와 같이 비땜납 영역(12y)이 형성되기 때문에, 단자(42)가 제1 배선층(12)에 솔더링되는 경우, 용융 상태의 땜납(경화 이후 땜납층(53)이 됨)의 양이 많더라도, 잉여의 땜납은 비땜납 영역(12y)은 적시지 않고 거기까지 연장하지도 않으며, 단자(42)의 굴곡부(42b)의 하면에서 백 필렛부가 된다. 따라서, 잉여의 땜납이 반도체 소자(20)측의 제1 배선층(12) 위로 유출하지 않기 때문에, 땜납층(53)이 땜납층(51) 및 반도체 소자(20)에 연결되는 것이 방지될 수 있다. 추가로, 단자(42)의 굴곡부(42b)의 하면에 형성된 백 필렛부로 인해, 단자(42)와 제1 배선층(12) 사이의 접속 신뢰성이 향상될 수 있다.
<제5 실시예> 도 10은 제5 실시예에 따르는 반도체 장치를 도시하는 단면도이다. 도 11은 제5 실시예에 따르는 반도체 장치를 도시하는 평면도이다. 그러나, 도 11에서, 도 10에 도시된 부재의 일부만이 도시된다. 게다가, 도 10은 도 11의 X-X 선을 따르는 단면을 도시한다.
도 10 및 도 11을 참조하면, 반도체 장치(1D)는 홈(12x)이 홈(12z)으로 치환된 점에서 반도체 장치(1)(도 1 등 참조)와 상이하다. 도 10 및 도 11에서, 상술된 실시예의 것과 동일한 구성부의 설명은 생략된다.
제1 배선층(12)에, 제1 배선층(12)을 관통하지 않는 홈(12z)이 설치된다. 홈(12z)은 반도체 소자(20)의 단자(42)측에 형성된다. 홈(12z)은 본 발명에 따르는 땜납 유출 방지부의 전형적인 예이다. 홈(12z)의 평면 형상은 예를 들어 케이스 형상(프레임 형상)으로 설정될 수 있다. 홈(12z)과 반도체 소자(20) 사이의 거리(d)는 땜납층(51)의 두께(t)보다 길게 설정된다. 예를 들어, 땜납층(51)의 두께(t)가 0.1mm인 경우, 반도체 소자(20)와 단자(42) 사이의 전기적 연속부를 방해하기 위해, 홈(12z)과 반도체 소자(20) 사이의 거리(d)로서, 적어도 약 0.15mm가 필요하다. 그러나, 거리(d)가 두께(t)보다 길다면, 거리(d)는 임의의 길이로 설정될 수 있다. 땜납(경화 이후 땜납층(53)이 됨)의 양과 홈(12z)의 체적 사이의 조정은 제1 실시에서 설명된 홈(12x)의 경우와 마찬가지이다.
홈(12x)(도 1 등 참조)에서, 절연층(11)의 일면이 저부 상에서 노출되기 때문에, 땜납 습윤성은 홈(12x)에서 열악하다. 한편, 홈(12z)의 내부에서 땜납 습윤성은 우수하다. 즉, 제1 배선층(12)이 구리(Cu)와 같은 우수한 땜납 습윤성을 갖는 재질인 경우, 구리(Cu)와 같은 우수한 땜납 습윤성을 갖는 재료가 홈(12z)에도 노출된다. 추가로, 제1 배선층(12)이 알루미늄(Al)과 같은 열악한 땜납 습윤성을 갖는 재질인 경우, 홈(12z)이 형성된 이후 우수한 땜납 습윤성을 갖는 표면 처리막이 형성된다. 따라서, 홈(12z) 내에도 우수한 땜납 습윤성을 갖는 표면 처리막이 노출된다.
홈(12z)은 제1 배선층(12)에 예를 들어 다음과 같이 형성될 수 있다. 먼저, 기판(10)이 준비된다. 기판(10)에서, 제1 배선층(12)이 절연층(11)의 일면 상에 배치되고 제2 배선층(13)이 다른 면 상에 배치된다. 그리고, 제1 배선층(12)은 홈(12z)의 형상에 대응하는 볼록부를 갖는 금형을 사용하여 프레스 가공함으로써 성형된다(이때, 홈(12z)은 제1 배선층(12)을 관통하지 않도록 제어된다). 따라서, 제1 배선층(12)에 홈(12z)이 형성된다. 그후, 필요에 따라, 홈(12z)의 내부를 포함하는 제1 배선층(12)의 상면에, 예를 들어 도금에 의해 니켈(Ni) 또는 금(Au) 등의 표면 처리막이 형성된다.
제5 실시예는 제1 실시예의 효과에 추가로 다음의 효과를 더욱 발휘한다. 즉, 홈(12z)의 내부가 우수한 땜납 습윤성의 상태이기 때문에, 단자(42)가 제1 배선층(12)에 솔더링될 때 모세관 현상으로 인해, 용융 상태의 땜납이 적극적으로 홈(12z) 내에 진입하고, 잉여의 땜납이 용이하게 흡수될 수 있다. 홈(12z)의 평면 형상은 케이스 형상(프레임 형상)이 아닐 수 있고, 도 2에 도시된 형상이거나 도 4에 도시된 형상일 수 있고, 또는 그 이외의 것일 수 있다. 본질적으로, 홈(12z)의 내부가 우수한 땜납 습윤성을 갖는 한, 모세관 현상으로 인해, 본 실시예에 특유한 효과가 획득될 수 있다.
<제6 실시예> 도 12는 제6 실시예에 따르는 반도체 장치를 도시하는 단면도이다. 도 12를 참조하면, 반도체 장치(1E)는 금속 블록(80)이 땜납층(52)을 개재하여 반도체 소자(20) 상에 배치되고 금속 블록(80)이 땜납층(54)을 개재해서 기판(10A)에 고정되는 점에서 반도체 장치(1)(도 1 등 참조)와 상이하다. 기판(10A)은 편의상 상이한 부호가 부여되지만, 이는 기판(10)과 동일한 구성을 갖는 기판이다. 도 12에서, 상술된 실시예의 것과 동일한 구성부의 설명은 생략된다.
반도체 소자(20)에 의해 발생된 열은 기판(10 및 10A)을 개재해서 방열된다. 기판(10 및 10A) 각각의 제2 배선층(13)측 상에 방열 부품을 배치함으로써, 방열성이 추가로 향상될 수 있다. 따라서, 반도체 장치(1E)에서, 반도체 소자(20)에 의해 발생된 열이 양면측(상면측 및 하면측)으로부터 발열되기 때문에, 반도체 장치(1E)는 양면 냉각 모듈로 지칭될 수 있다.
반도체 장치(1E)에서, 기판(10A)의 제1 배선층(12)에서, 제1 배선층(12)을 관통하지 않는 홈(12z)(제5 실시예 참조)이 형성된다. 기판(10A)의 홈(12z)이 모세관 현상으로 인해 잉여의 땜납을 흡수하기 때문에, 금속 블록(80)을 기판(10A)에 고정하는 땜납층(54)은 홈(12z) 외부로 유출하지 않는다.
따라서, 홈(12z)은 단자 이외의 부분에 적용될 수 있다. 이 상황은 홈(12x) 등의 다른 실시예에서 도시된 땜납 유출 방지부에 대해서도 마찬가지이다.
이상, 바람직한 실시예가 상세하게 설명되었으나, 본 발명은 상술된 실시예로 한정되지 않는다. 본 발명의 요지 내에서 일탈되지 않는 한, 다양한 변형예 및 치환예가 상술된 실시예에 추가될 수 있다.
예를 들어, 각각의 실시예는 적절히 조합할 수 있다. 예를 들어, 제1 실시예에서, 홈(12x)의 반도체 소자(20) 측에 절연재(60)를 배치될 수 있다. 따라서, 잉여의 땜납이 반도체 소자(20)측의 제1 배선층(12)에서 유출하는 것을 보다 확실하게 방지할 수 있다.

Claims (9)

  1. 반도체 장치이며,
    기판,
    제1 땜납층을 개재하여 상기 기판의 일측 상에 고정되는 반도체 소자,
    제2 땜납층을 개재하여 상기 기판의 일측에 고정되는 단자, 및
    땜납 유출 방지부로서, 상기 기판의 일측에서 단자와 반도체 소자 사이에 설치되며 상기 제1 땜납층 및 제2 땜납층이 유출하는 것을 방지하도록 구성된, 땜납 유출 방지부를 포함하고,
    상기 땜납 유출 방지부와 반도체 소자 사이의 거리는 제1 땜납층의 두께보다 긴, 반도체 장치.
  2. 제1항에 있어서,
    상기 땜납 유출 방지부는 기판의 일측 상에 형성되는 홈이고, 단자의 제1 단부는 홈 위쪽에 고정되는, 반도체 장치.
  3. 제2항에 있어서,
    상기 단자의 제1 단부의 접속부는 평면도에서 홈과 중첩하는 위치에 고정되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 땜납 유출 방지부는 기판의 일측 상에 배치되는 절연성 재료이고
    상기 절연성 재료의 높이는 제2 땜납층의 높이 및 단자의 두께의 전체 합보다 크고,
    상기 단자의 제1 단부의 선단부는 절연성 재료의 측면과 직접 접촉하는, 반도체 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 소자 및 단자의 제1 단부는 밀봉 수지로 밀봉되고,
    상기 단자의 제2 단부는 밀봉 수지의 외부에 노출되는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 기판은 배선층을 구비하고,
    상기 제1 땜납층 및 제2 땜납층은 배선층에 전기 접속되며 배선층 상에 형성되는, 반도체 장치.
  7. 제2항 또는 제3항에 있어서,
    상기 기판은 절연층, 및 상기 절연층 상에 형성된 배선층을 구비하고,
    상기 홈은 배선층에 형성되고,
    상기 단자의 제1 단부는 홈을 통해 절연층과 직접 접촉하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 기판은 배선층을 갖고,
    상기 땜납 유출 방지부는 기판 상에 형성된 영역이며 배선층의 땜납 습윤성보다 더욱 우수한 땜납 습윤성을 갖는, 반도체 장치.
  9. 제1항에 있어서,
    상기 기판은 절연층, 및 상기 절연층 상에 형성된 배선층을 갖고,
    상기 홈은 배선층에 형성되고,
    상기 홈의 저부는 배선층의 일부분으로 구성되는, 반도체 장치.
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