JP3003617B2 - 樹脂封止型半導体パッケージ - Google Patents
樹脂封止型半導体パッケージInfo
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3421—Leaded components
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
構造に関し、特に半導体チップを樹脂でモールドパッケ
ージした樹脂封止型半導体パッケージに関する。
構造に関し、特に半導体チップを樹脂でモールドパッケ
ージした樹脂封止型半導体パッケージに関する。
【０００２】
【従来の技術】従来の樹脂封止型半導体パッケージの一
例を図４に示す。この半導体パッケージは、半導体チッ
プ１０をＡｕＳｎ等によりリードフレーム１１のアイラ
ンド１２上にマウントし、各Ｉ／Ｏリード１３と半導体
チップ１０上のボンデイングパッド１７とをボンデイン
グワイヤ１４で接続する。その上で、トランスファモー
ルド法等により前記半導体チップないしボンディングワ
イヤを樹脂１５中に封じ込めている。なお、前記Ｉ／Ｏ
リード１３および放熱用金属板１６の裏面はそれぞれ樹
脂１５の裏面に露呈ないし突出された構造とされる。こ
のパッケージ構造はパッケージ形成並びに半導体チップ
の封止を同時に行う上に、パッケージの材質も樹脂であ
るために安価で量産性があることから多用されている。
また、図５に示すように、前記リードフレーム１１のア
イランド１２の裏面にはヒートシンクとしての放熱用金
属板１６が一体的に取着されているものもあり、半導体
チップ１０で発生した熱を放熱用金属板１６から放熱さ
せることで、その放熱性を高めたものも提案されてい
る。
例を図４に示す。この半導体パッケージは、半導体チッ
プ１０をＡｕＳｎ等によりリードフレーム１１のアイラ
ンド１２上にマウントし、各Ｉ／Ｏリード１３と半導体
チップ１０上のボンデイングパッド１７とをボンデイン
グワイヤ１４で接続する。その上で、トランスファモー
ルド法等により前記半導体チップないしボンディングワ
イヤを樹脂１５中に封じ込めている。なお、前記Ｉ／Ｏ
リード１３および放熱用金属板１６の裏面はそれぞれ樹
脂１５の裏面に露呈ないし突出された構造とされる。こ
のパッケージ構造はパッケージ形成並びに半導体チップ
の封止を同時に行う上に、パッケージの材質も樹脂であ
るために安価で量産性があることから多用されている。
また、図５に示すように、前記リードフレーム１１のア
イランド１２の裏面にはヒートシンクとしての放熱用金
属板１６が一体的に取着されているものもあり、半導体
チップ１０で発生した熱を放熱用金属板１６から放熱さ
せることで、その放熱性を高めたものも提案されてい
る。
【０００３】
【発明が解決しようとする課題】このような半導体パッ
ケージでは、図５に示したように、実装用基板３０に搭
載したときに、実装基板３０に設けられている回路パタ
ーン３１に半田３２を用いてＩ／Ｏリード１３を接続し
て実装を行っている。このため、半導体チップ１０で発
生された熱は、放熱用金属板１６に伝達され、放熱用金
属板１６と実装用基板３０との間に生じる空隙２０を通
して外部に放熱されることになる。しかしながら、この
構成では、Ｉ／Ｏリード１３を回路パターン３１に接続
するための半田３２が溶融されたときに実装基板３０の
表面上を流動して放熱用金属板１６にまで達し、結果と
してＩ／Ｏリード１３と放熱用金属板１６が半田３２に
よって電気的に短絡状態となり、実装不良が生じること
がある。この不具合は、パッケージが小型化され、更に
Ｉ／Ｏリードの本数が多くなることによって顕著なもの
となり、半導体パッケージの高集積化を図る上での障害
となる。
ケージでは、図５に示したように、実装用基板３０に搭
載したときに、実装基板３０に設けられている回路パタ
ーン３１に半田３２を用いてＩ／Ｏリード１３を接続し
て実装を行っている。このため、半導体チップ１０で発
生された熱は、放熱用金属板１６に伝達され、放熱用金
属板１６と実装用基板３０との間に生じる空隙２０を通
して外部に放熱されることになる。しかしながら、この
構成では、Ｉ／Ｏリード１３を回路パターン３１に接続
するための半田３２が溶融されたときに実装基板３０の
表面上を流動して放熱用金属板１６にまで達し、結果と
してＩ／Ｏリード１３と放熱用金属板１６が半田３２に
よって電気的に短絡状態となり、実装不良が生じること
がある。この不具合は、パッケージが小型化され、更に
Ｉ／Ｏリードの本数が多くなることによって顕著なもの
となり、半導体パッケージの高集積化を図る上での障害
となる。
【０００４】本発明の目的は、実装時におけるＩ／Ｏリ
ードでの短絡不良を防止した樹脂封止型半導体パッケー
ジを提供することにある。
ードでの短絡不良を防止した樹脂封止型半導体パッケー
ジを提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体パッケー
ジは、半導体チップを封止する樹脂の裏面には、当該樹
脂の裏面に一体化された放熱用金属板とＩ／Ｏリードと
の境界領域と、前記複数のＩ／Ｏリードをそれぞれ囲む
領域にそれぞれ前記Ｉ／Ｏリードを実装基板に実装する
ためのロウ材の流動を阻止するための凹溝または凸部を
設けたことを特徴とする。
ジは、半導体チップを封止する樹脂の裏面には、当該樹
脂の裏面に一体化された放熱用金属板とＩ／Ｏリードと
の境界領域と、前記複数のＩ／Ｏリードをそれぞれ囲む
領域にそれぞれ前記Ｉ／Ｏリードを実装基板に実装する
ためのロウ材の流動を阻止するための凹溝または凸部を
設けたことを特徴とする。
【０００６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の参照例を示す
図であり、（ａ）は実装状態の断面図、（ｂ）はその半
導体パッケージの底面図である。半導体チップ１０はリ
ードフレーム１１のアイランド１２上にＡｕＳｎ等によ
ってマウントされており、半導体チップ１０上のボンデ
イングパッド１７とＩ／Ｏリード１３とがボンデイング
ワイヤ１４で電気的に接続されている。ここで、前記Ｉ
／Ｏリード１３は、前記アイランド１２の両側に沿って
並列配置された、いわゆるデュアルインラインで配置さ
れた構成となっている。また、前記アイランド１２の裏
面には放熱用金属板１６が一体的に固着されている。そ
して、前記放熱用金属板１６とＩ／Ｏリード１３の裏面
を露呈させた状態で、前記半導体チップ１０やボンディ
ングワイヤ１４が樹脂１５によってモールドされてい
る。さらに、この樹脂１５の裏面には、前記放熱用金属
板１６とＩ／Ｏリード１３とを区画する領域、この参照
例では、アイランド１２の両側辺に沿って、アイランド
１２とその両側にデュアルインライン配列された２列の
Ｉ／Ｏリード１３との間に介在される直線状の領域に、
樹脂１５の裏面を凹設した凹溝１８が形成されている。
参照して説明する。図１は本発明の第１の参照例を示す
図であり、（ａ）は実装状態の断面図、（ｂ）はその半
導体パッケージの底面図である。半導体チップ１０はリ
ードフレーム１１のアイランド１２上にＡｕＳｎ等によ
ってマウントされており、半導体チップ１０上のボンデ
イングパッド１７とＩ／Ｏリード１３とがボンデイング
ワイヤ１４で電気的に接続されている。ここで、前記Ｉ
／Ｏリード１３は、前記アイランド１２の両側に沿って
並列配置された、いわゆるデュアルインラインで配置さ
れた構成となっている。また、前記アイランド１２の裏
面には放熱用金属板１６が一体的に固着されている。そ
して、前記放熱用金属板１６とＩ／Ｏリード１３の裏面
を露呈させた状態で、前記半導体チップ１０やボンディ
ングワイヤ１４が樹脂１５によってモールドされてい
る。さらに、この樹脂１５の裏面には、前記放熱用金属
板１６とＩ／Ｏリード１３とを区画する領域、この参照
例では、アイランド１２の両側辺に沿って、アイランド
１２とその両側にデュアルインライン配列された２列の
Ｉ／Ｏリード１３との間に介在される直線状の領域に、
樹脂１５の裏面を凹設した凹溝１８が形成されている。
【０００７】この構成によれば、この樹脂封止型半導体
パッケージを実装用基板３０に搭載し、この実装用基板
３０に設けられた回路パターン３１に前記Ｉ／Ｏリード
１３をそれぞれ半田リフローにより接続してその実装を
行う。このとき、図１（ａ）から判るように、Ｉ／Ｏリ
ード１３を回路パターン３１に接続するための半田３２
が溶融されて実装基板３０上で流動されても、この半田
３２は前記樹脂１５の裏面の凹溝１８内に流れ込み、半
田自身の表面張力によって凹溝１８内に溜められる。こ
れにより、半田３２が放熱用金属板１６に向けてさらに
流動されることが抑制され、結果としてＩ／Ｏリード１
３と放熱用金属板１６との電気的な短絡が防止できる。
なお、半導体チップ１０で発生された熱が放熱用金属板
１６に伝達され、この放熱用金属板１６の表面から放熱
されるものであることは図５に示したと同様である。
パッケージを実装用基板３０に搭載し、この実装用基板
３０に設けられた回路パターン３１に前記Ｉ／Ｏリード
１３をそれぞれ半田リフローにより接続してその実装を
行う。このとき、図１（ａ）から判るように、Ｉ／Ｏリ
ード１３を回路パターン３１に接続するための半田３２
が溶融されて実装基板３０上で流動されても、この半田
３２は前記樹脂１５の裏面の凹溝１８内に流れ込み、半
田自身の表面張力によって凹溝１８内に溜められる。こ
れにより、半田３２が放熱用金属板１６に向けてさらに
流動されることが抑制され、結果としてＩ／Ｏリード１
３と放熱用金属板１６との電気的な短絡が防止できる。
なお、半導体チップ１０で発生された熱が放熱用金属板
１６に伝達され、この放熱用金属板１６の表面から放熱
されるものであることは図５に示したと同様である。
【０００８】図２は本発明の第２の参照例を示す図であ
り、半導体パッケージの実装状態の断面図である。この
第２の参照例において、前記第１の参照例と等価な部分
には同一符号を付してある。この第２の参照例では、第
１の参照例において樹脂１５の裏面に形成した凹溝１８
に代えて、アイランド１２の両側辺に沿って、アイラン
ド１２とＩ／Ｏリード１３との間に延在される領域に、
裏面方向に突出される凸部１９を形成している。また、
この第２の参照例では、放熱用金属板１６とＩ／Ｏリー
ド１３の裏面は、樹脂１５の裏面よりも若干突出されて
いる。そして、前記凸部１９の突出高さは、Ｉ／Ｏリー
ド１３や放熱用金属板１６の突出高さよりも幾分高く形
成されることが好ましく、さらにはＩ／Ｏリード１３を
実装基板３０に実装したときに実装基板３０の表面と樹
脂１５の裏面との間に生じる空隙２０の寸法にほぼ近い
寸法に形成されることが好ましい。
り、半導体パッケージの実装状態の断面図である。この
第２の参照例において、前記第１の参照例と等価な部分
には同一符号を付してある。この第２の参照例では、第
１の参照例において樹脂１５の裏面に形成した凹溝１８
に代えて、アイランド１２の両側辺に沿って、アイラン
ド１２とＩ／Ｏリード１３との間に延在される領域に、
裏面方向に突出される凸部１９を形成している。また、
この第２の参照例では、放熱用金属板１６とＩ／Ｏリー
ド１３の裏面は、樹脂１５の裏面よりも若干突出されて
いる。そして、前記凸部１９の突出高さは、Ｉ／Ｏリー
ド１３や放熱用金属板１６の突出高さよりも幾分高く形
成されることが好ましく、さらにはＩ／Ｏリード１３を
実装基板３０に実装したときに実装基板３０の表面と樹
脂１５の裏面との間に生じる空隙２０の寸法にほぼ近い
寸法に形成されることが好ましい。
【０００９】この第２の参照例では、半導体パッケージ
を実装基板３０に実装したときには、Ｉ／Ｏリード１３
を接続するための半田３２が溶融された場合でも、凸部
１９によって半田３２が放熱用金属板１６にまで流動さ
れることが阻止されるため、Ｉ／Ｏリード１３と放熱用
金属板１６との電気的な短絡が防止される。また、この
参照例では、凸部１９によって放熱用金属板１６と実装
基板３０との間に空隙２０を確保することが可能とされ
るため、放熱用金属板１６にまで伝達された半導体チッ
プ１０の熱を、この空隙２０を通流される空気によって
好適に放熱することができ、より良好な放熱特性が得ら
れることになる。
を実装基板３０に実装したときには、Ｉ／Ｏリード１３
を接続するための半田３２が溶融された場合でも、凸部
１９によって半田３２が放熱用金属板１６にまで流動さ
れることが阻止されるため、Ｉ／Ｏリード１３と放熱用
金属板１６との電気的な短絡が防止される。また、この
参照例では、凸部１９によって放熱用金属板１６と実装
基板３０との間に空隙２０を確保することが可能とされ
るため、放熱用金属板１６にまで伝達された半導体チッ
プ１０の熱を、この空隙２０を通流される空気によって
好適に放熱することができ、より良好な放熱特性が得ら
れることになる。
【００１０】図３は本発明の実施形態を示す図であり、
（ａ）は実装状態の断面図、（ｂ）はその半導体パッケ
ージの底面図である。なお、第１の参照例と等価な部分
には同一符号を付してある。この実施形態では、アイラ
ンド１２とＩ／Ｏリード１３との間の樹脂１５の裏面に
凹溝１８を形成している構成は第１の参照例と同じであ
る。これに加えて、この実施形態では個々のＩ／Ｏリー
ド１３を囲む領域の樹脂の裏面にも、各Ｉ／Ｏリード１
３の輪郭に沿って凹溝を設け、これがリード用凹溝２１
として構成されている。
（ａ）は実装状態の断面図、（ｂ）はその半導体パッケ
ージの底面図である。なお、第１の参照例と等価な部分
には同一符号を付してある。この実施形態では、アイラ
ンド１２とＩ／Ｏリード１３との間の樹脂１５の裏面に
凹溝１８を形成している構成は第１の参照例と同じであ
る。これに加えて、この実施形態では個々のＩ／Ｏリー
ド１３を囲む領域の樹脂の裏面にも、各Ｉ／Ｏリード１
３の輪郭に沿って凹溝を設け、これがリード用凹溝２１
として構成されている。
【００１１】したがって、この実施形態においては、半
導体パッケージを実装基板３０に実装したときには、Ｉ
／Ｏリード１３を回路パターン３１に接続するための半
田３２が溶融された場合でも、この半田３２は第１の参
照例と同様に凹溝１８によって放熱用金属板１６までの
流動が阻止され、各Ｉ／Ｏリード１３と放熱用金属板１
６との電気的な短絡が防止される。また、個々のＩ／Ｏ
リード１３を接続するための半田３２は、Ｉ／Ｏリード
１３を囲むリード用凹溝２１に流れ込むため、隣接する
Ｉ／Ｏリードにまで流動されることがなく、隣接するＩ
／Ｏリードの相互間の電気的な短絡が防止される。した
がって、この実施形態では、特に半導体チップの高集積
化が進められてＩ／Ｏリード１３の本数が多くなり、隣
接するＩ／Ｏリード間の間隔が小さくなった場合に好適
な実装を確保する上で有効となる。
導体パッケージを実装基板３０に実装したときには、Ｉ
／Ｏリード１３を回路パターン３１に接続するための半
田３２が溶融された場合でも、この半田３２は第１の参
照例と同様に凹溝１８によって放熱用金属板１６までの
流動が阻止され、各Ｉ／Ｏリード１３と放熱用金属板１
６との電気的な短絡が防止される。また、個々のＩ／Ｏ
リード１３を接続するための半田３２は、Ｉ／Ｏリード
１３を囲むリード用凹溝２１に流れ込むため、隣接する
Ｉ／Ｏリードにまで流動されることがなく、隣接するＩ
／Ｏリードの相互間の電気的な短絡が防止される。した
がって、この実施形態では、特に半導体チップの高集積
化が進められてＩ／Ｏリード１３の本数が多くなり、隣
接するＩ／Ｏリード間の間隔が小さくなった場合に好適
な実装を確保する上で有効となる。
【００１２】なお、具体的な説明は省略するが、前記第
２の参照例の凸部を設けたパッケージに前記実施形態の
ようなリード用凹溝を設けてもよい。あるいは、リード
用凹溝をリード用凸部として構成してもよく、この凸部
を前記第１の参照例および第２の参照例のいずれに適用
してもよい。また、前記実施形態では、Ｉ／Ｏリードが
アイランドの両側にそれぞれ並列配置された構成の半導
体パッケージに適用した例を示しているが、Ｉ／Ｏリー
ドがアイランドの周囲に配置されている半導体パッケー
ジについても本発明を同様に適用することが可能であ
る。
２の参照例の凸部を設けたパッケージに前記実施形態の
ようなリード用凹溝を設けてもよい。あるいは、リード
用凹溝をリード用凸部として構成してもよく、この凸部
を前記第１の参照例および第２の参照例のいずれに適用
してもよい。また、前記実施形態では、Ｉ／Ｏリードが
アイランドの両側にそれぞれ並列配置された構成の半導
体パッケージに適用した例を示しているが、Ｉ／Ｏリー
ドがアイランドの周囲に配置されている半導体パッケー
ジについても本発明を同様に適用することが可能であ
る。
【００１３】
【発明の効果】以上説明したように本発明は、半導体パ
ッケージに設けられている半導体チップを封止する樹脂
の裏面に、Ｉ／Ｏリードと放熱用金属板との境界領域
と、個々のＩ／Ｏリードを囲む領域のそれぞれに凹溝ま
たは凸部を設けた構成とすることにより、Ｉ／Ｏリード
と放熱用金属板との間でのロウ材の流れを二重に阻止す
ることが可能になり、Ｉ／Ｏリードと放熱用金属板との
間、及び隣接するＩ／Ｏリードの相互の電気的な短絡を
防止することができる効果が得られる。
ッケージに設けられている半導体チップを封止する樹脂
の裏面に、Ｉ／Ｏリードと放熱用金属板との境界領域
と、個々のＩ／Ｏリードを囲む領域のそれぞれに凹溝ま
たは凸部を設けた構成とすることにより、Ｉ／Ｏリード
と放熱用金属板との間でのロウ材の流れを二重に阻止す
ることが可能になり、Ｉ／Ｏリードと放熱用金属板との
間、及び隣接するＩ／Ｏリードの相互の電気的な短絡を
防止することができる効果が得られる。
【図１】本発明の半導体パッケージの第１の参照例の実
装状態の断面図と半導体パッケージの底面図である。
装状態の断面図と半導体パッケージの底面図である。
【図２】本発明の半導体パッケージの第２の参照例の実
装状態の断面図である。
装状態の断面図である。
【図３】本発明の半導体パッケージの実施形態の実装状
態の断面図と半導体パッケージの底面図である。
態の断面図と半導体パッケージの底面図である。
【図４】従来の半導体パッケージの一例の断面図であ
る。
る。
【図５】従来の改良された半導体パッケージの一例の実
装状態の断面図である。
装状態の断面図である。
１０ 半導体チップ １１ リードフレーム １２ アイランド １３ Ｉ／Ｏリード １４ ボンディングワイヤ １５ 樹脂 １６ 放熱用金属板 １８ 凹溝 １９ 凸部 ２０ 空隙 ２１ リード用凹溝
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/28,23/12 H05K 1/18
Claims (1)
- 【請求項１】 裏面に放熱用金属板が一体化されたリー
ドフレームのアイランド上に半導体チップが搭載され、
前記半導体チップと前記リードフレームのＩ／Ｏリード
とが電気接続され、前記Ｉ／Ｏリードと放熱用金属板が
露呈された状態で前記半導体チップが樹脂でモールド封
止された樹脂封止型半導体パッケージにおいて、前記樹
脂の裏面には、前記放熱用金属板とＩ／Ｏリードとの境
界領域と、前記複数のＩ／Ｏリードをそれぞれ囲む領域
にそれぞれ前記Ｉ／Ｏリードを実装基板に実装するため
のロウ材の流動を阻止するための凹溝または凸部を設け
たことを特徴とする脂封止型半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6072697A JP3003617B2 (ja) | 1997-03-14 | 1997-03-14 | 樹脂封止型半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6072697A JP3003617B2 (ja) | 1997-03-14 | 1997-03-14 | 樹脂封止型半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256432A JPH10256432A (ja) | 1998-09-25 |
| JP3003617B2 true JP3003617B2 (ja) | 2000-01-31 |
Family
ID=13150582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6072697A Expired - Fee Related JP3003617B2 (ja) | 1997-03-14 | 1997-03-14 | 樹脂封止型半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003617B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW497371B (en) * | 2000-10-05 | 2002-08-01 | Sanyo Electric Co | Semiconductor device and semiconductor module |
| JP2005317602A (ja) * | 2004-04-27 | 2005-11-10 | Kyocera Corp | 配線基板およびその製造方法 |
| KR100675713B1 (ko) * | 2006-01-23 | 2007-01-30 | 주식회사 피플웍스 | 고주파 고발열소자용 인쇄회로기판의 제조 방법 |
| JP6086055B2 (ja) * | 2013-11-26 | 2017-03-01 | トヨタ自動車株式会社 | 半導体装置 |
| JP2021163950A (ja) * | 2020-04-03 | 2021-10-11 | Ｄｏｗａエレクトロニクス株式会社 | 光半導体パッケージの製造方法及び光半導体パッケージ |
| JP7277865B2 (ja) * | 2020-10-29 | 2023-05-19 | 日亜化学工業株式会社 | 面状光源及びその製造方法 |
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