CN206976325U - 电子装置 - Google Patents

电子装置 Download PDF

Info

Publication number
CN206976325U
CN206976325U CN201720530684.5U CN201720530684U CN206976325U CN 206976325 U CN206976325 U CN 206976325U CN 201720530684 U CN201720530684 U CN 201720530684U CN 206976325 U CN206976325 U CN 206976325U
Authority
CN
China
Prior art keywords
building brick
electronic building
conductive shield
layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201720530684.5U
Other languages
English (en)
Inventor
韩意书
李泰勇
柳智妍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Imark Technology Co
Amkor Technology Inc
Original Assignee
Imark Technology Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imark Technology Co filed Critical Imark Technology Co
Application granted granted Critical
Publication of CN206976325U publication Critical patent/CN206976325U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种电子装置。本实用新型涉及一种电子装置，其包含讯号分布结构，其具有顶侧和底侧；第一电子组件，其耦合至讯号分布结构的顶侧；第二电子组件，其耦合至讯号分布结构的顶侧；导电屏蔽构件，其耦合至讯号分布结构的顶侧且被直接地定位在第一电子组件和第二电子组件之间；囊封材料，其覆盖讯号分布结构的顶侧的至少一部分、第一电子组件和第二电子组件的横向侧的至少一部分及导电屏蔽构件的横向侧的至少一部分；及电磁干扰(EMI)屏蔽层，其在囊封材料的顶侧及导电屏蔽构件的顶侧上，其中电磁干扰屏蔽层电性地耦合至导电屏蔽构件的顶侧。本揭露的各种态样提供包含一个或多个导电屏蔽构件和EMI屏蔽层的一种半导体装置。

Description

电子装置
技术领域
本实用新型关于一种电子装置。
背景技术
目前的半导体装置及制造半导体装置的方法是不足的，例如会导致制造过程太耗时及/或太昂贵、会导致半导体封装具有不可靠连接及/或互连结构具有次优的尺寸…等等。经由比较习知和传统方法与如在本申请的其余部分中参看图式阐述的本实用新型的一些态样，习知和传统方法的进一步限制和缺点将对本领域的技术人士变得显而易见。
实用新型内容
本揭露的各种态样提供一种半导体装置。作为非限制性的范例，本揭露的各种态样提供包含一个或多个导电屏蔽构件和EMI屏蔽层的一种半导体装置。本实用新型的一态样为一种电子装置，其包含讯号分布结构，其具有顶侧和底侧；第一电子组件，其耦合至所述讯号分布结构的所述顶侧；第二电子组件，其耦合至所述讯号分布结构的所述顶侧；导电屏蔽构件，其耦合至所述讯号分布结构的所述顶侧并且被直接地定位在所述第一电子组件和所述第二电子组件之间；囊封材料，其覆盖所述讯号分布结构的所述顶侧的至少一部分、所述第一电子组件和所述第二电子组件的横向侧的至少一部分以及所述导电屏蔽构件的横向侧的至少一部分；以及电磁干扰(EMI)屏蔽层，其在所述囊封材料的顶侧以及所述导电屏蔽构件的顶侧上，其中所述电磁干扰屏蔽层电性地耦合至所述导电屏蔽构件的所述顶侧。在所述电子装置中，在所述第一电子组件和所述讯号分布结构之间没有中间层，并且在所述第二电子组件和所述讯号分布结构之间没有中间层。在所述电子装置中，所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且所述第一电子组件、所述第二电子组件、所述种子层以及所述囊封材料的每一个的个别的表面是共平面。在所述电子装置中，所述导电屏蔽构件是无焊料的；所述导电屏蔽构件被直接地连接至所述讯号分布结构而没有使用焊料；并且所述导电屏蔽构件被直接地连接至所述电磁干扰屏蔽层而没有使用焊料。在所述电子装置中，所述第一电子组件、所述第二电子组件、所述导电屏蔽构件以及所述囊封材料的每一个的个别的表面是共平面。在所述电子装置中，所述第一电子组件、所述第二电子组件、所述导电屏蔽构件以及所述囊封材料的每一个的个别的表面是被研磨过的表面。在所述电子装置中，所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且所述导电屏蔽构件的所述导电层的底表面是高于所述第一电子组件和所述第二电子组件的所述底表面。在所述电子装置中，所述囊封材料覆盖所述导电屏蔽构件的所有横向侧，并且覆盖所述第一电子组件和所述第二电子组件的的所有横向侧和顶侧。在所述电子装置中，所述电磁干扰屏蔽层覆盖所述囊封材料的横向侧以及所述讯号分布结构的横向侧。
本实用新型的另一态样为一种电子装置，其包含第一电子组件，其具有包含第一组件终端的第一侧以及相对于所述第一电子组件的所述第一侧的第二侧；第二电子组件，其具有包含第二组件终端的第一侧以及相对于所述第二电子组件的所述第一侧的第二侧；导电屏蔽构件，其具有第一侧以及相对于所述导电屏蔽构件的所述第一侧的第二侧，其中所述导电屏蔽构件是直接定位在所述第一电子组件和所述第二电子组件之间；囊封材料，其覆盖所述第一电子组件和所述第二电子组件的横向侧的至少一部分以及所述导电屏蔽构件的横向侧的至少一部分，所述囊封材料具有第一侧以及相对于所述囊封材料的所述第一侧的第二侧；讯号分布结构，其包含被图案化在所述第一电子组件的所述第一侧、所述第二电子组件的所述第一侧、所述导电屏蔽构件的所述第一侧以及所述囊封材料的所述第一侧上的至少一个介电层以及至少一个导电层；以及电磁干扰屏蔽层，其在所述囊封材料的所述第二侧以及所述导电屏蔽构件的所述第二侧上，其中所述电磁干扰屏蔽层是电性地耦合至所述导电屏蔽构件的所述第二侧。在所述电子装置中，所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且所述讯号分布结构的所述至少一个导电层中的导电层是形成在所述种子层上。在所述电子装置中，所述导电屏蔽构件是无焊料的；所述导电屏蔽构件被直接地连接至所述讯号分布结构而没有使用焊料；并且所述导电屏蔽构件被直接地连接至所述电磁干扰屏蔽层而没有使用焊料。在所述电子装置中，所述第一电子组件、所述第二电子组件、所述导电屏蔽构件以及所述囊封材料的每一个的个别的表面是共平面。在所述电子装置中，所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且所述导电屏蔽构件的所述导电层的第一侧是垂直地定位在所述第一电子组件和所述第二电子组件的每一个的所述第一侧和第二侧之间。在所述电子装置中，所述电磁干扰屏蔽层覆盖所述囊封材料的横向侧以及所述讯号分布结构的横向侧。
附图说明
图1显示根据本实用新型的各种态样的制造半导体装置的范例性方法的流程图。
图2A-2I显示横截面图，其说明根据本实用新型的各种态样的制造半导体装置的范例性方法的各种步骤和藉由其所制造的半导体装置。
图3A显示根据本实用新型的各种态样的范例性半导体装置的平面图。
图3B显示根据本实用新型的各种态样的范例性半导体装置的平面图。
具体实施方式
以下的讨论是藉由提供本揭露内容的各种态样的范例来呈现该些特点。此种范例并非限制性的，并且因此本揭露内容的各种态样之范畴不应该是受限于所提供的例子之任何特定的特征。在以下的讨论中，该措辞"例如"、"譬如"以及 "范例的"并非限制性的，并且大致与"举例且非限制性的"、"例如且非限制性的"、及类似者为同义的。
如同在本文中所利用的，"及/或"是表示在表列中藉由"及/或"所加入的项目中的任一个或多个。举例而言，"x及/或y"是表示该三个元素的集合{(x)、(y)、 (x,y)}中的任一元素。换言之，"x及/或y"是表示"x及y中的一或两者"。作为另一例子的是，"x、y及/或z"是表示该七个元素的集合{(x)、(y)、(z)、(x,y)、(x,z)、 (y,z)、(x,y,z)}中的任一元素。换言之，"x、y及/或z"是表示"x、y及z中的一或多个"。
在本文中所用的术语只是为了描述特定范例之目的而已，因而并不欲限制本揭露内容。如同在此所用的，单数形式系欲亦包含复数形式，除非上下文另有清楚相反的指出。进一步将会理解到的是，当该些术语"包括"、"包含"、"具有"、与类似者用在此说明书时，其系指明所述特点、整数、步骤、操作、元件及/或组件的存在，但是并不排除一或多个其它特点、整数、步骤、操作、元件、组件及/或其之群组的存在或是添加。
将会了解到的是，尽管该些术语第一、第二、等等可被使用在此以描述各种的元件，但是这些元件不应该受限于这些术语。这些术语只是被用来区别一元件与另一元件而已。因此，例如在以下论述的一第一元件、一第一构件或是一第一区段可被称为一第二元件、一第二构件或是一第二区段，而不脱离本揭露内容的教示。类似地，各种例如是"上方"、"下方"、"侧边"与类似者的空间的术语可以用一种相对的方式而被用在区别一元件与另一元件。然而，应该了解的是构件可以用不同的方式加以定向，例如一半导体装置可被转向侧边，因而其"顶"表面是水平朝向的，并且其"侧"表面是垂直朝向的，而不脱离本揭露内容的教示。
将理解的事，术语耦合、连接、附接及类似的术语包含直接的和间接(即具有中间元件)两者的耦合、连接、附接，除非另有明确说明。举例而言，如果元件A耦合至元件B，则元件A可通过中间讯号分布结构而被间接地耦合至元件 B、或者元件A可被直接地耦合至元件B(例如，直接地粘接、直接地焊接或藉由直接金属对金属键结的附接…等等)…等等。
在本实用新型的图式中，结构、层、区域…等等的尺寸(例如绝对及/或相对尺寸)都可能为了清楚起见而被夸大。然而此尺寸通常是代表范例性实施例而不具有限制性。举例而言，如果结构A被图示为大于区域B，这只是用来代表范例性实施例，但是结构A通常不必须大于结构B，除非有特别指出。此外，在图式中，相似的元件符号在通篇讨论中代表相似的元件。
各种电子装置发射及/或接收电磁波。不想要的电磁波可干扰电子装置的操作。因此，电子装置封装可被形成具有电磁干扰(EMI)屏蔽。此EMI屏蔽可被形成以保护在电子装置封装外侧的电子装置免于受到由封装内部的电子装置所造成的电磁干扰及/或保护在电子装置封装内侧的电子装置免于受到由封装外部的电子装置所造成的电磁干扰。此外，电子装置封装可包含一个或多个EMI屏蔽以保护在所述封装中的多个电子装置免于彼此之间的影响，例如形成一个或多个EMI屏蔽隔间于所述电子装置封装中。
本实用新型的各种态样提供制造电子装置的方法以及藉由此方法所制造的电子装置，所述方法包含：形成导电屏蔽构件于载体的顶侧上；附接第一电子组件至所述载体的所述顶侧；附接第二电子组件至所述载体的所述顶侧，其中所述导电屏蔽构件被直接横向地放置在所述第一电子组件和所述第二电子组件之间；形成囊封材料，其覆盖所述载体的所述顶侧的至少一部分、所述第一电子组件的横向侧的至少一部分、所述第二电子组件的横向侧的至少一部分以及所述导电屏蔽构件的横向侧的至少一部分；形成讯号分布结构于所述囊封材料、所述第一电子组件、所述第二电子组件以及所述导电屏蔽构件的每一个的个别的底侧上；并且形成电磁干扰(EMI)屏蔽层于所述囊封材料的顶侧上以及所述导电屏蔽构件的顶侧上，其中所述EMI屏蔽层电性地耦合至所述导电屏蔽构件的所述顶侧。
在各种范例性实施例中，所述方法可包含在前述形成讯号分布结构之前移除所述载体的至少一部分。也是举例而言，所述导电屏蔽构件是壁形的 (wall-shaped)。举例而言，所述方法可包含形成至少多个额外的导电屏蔽构件于所述载体的所述顶侧上，其中所述导电屏蔽构件和所述额外的导电屏蔽构件是被放置成列，并且其中前述形成所述EMI屏蔽层包含形成所述EMI屏蔽层直接于所述导电屏蔽构件和多个额外的导电屏蔽构件的每一个的个别的顶侧上。在范例性实施例中，所述导电屏蔽构件可为无焊料的(solder-free)。举例来说，所述导电屏蔽构件可被连接至所述讯号分布结构而没有使用焊料，并且所述导电屏蔽构件被连接至所述EMI屏蔽层而没有使用焊料。此外，举例来说，形成囊封材料可包含形成所述囊封材料以覆盖所述第一电子组件的顶侧、所述第二电子组件的顶侧以及所述导电屏蔽构件的顶侧。举例来说，在前述形成所述EMI 屏蔽层之前，薄化所述囊封材料以暴露所述导电屏蔽构件的至少所述顶侧。在范例性实施例中，前述附接所述第一电子组件包含附接所述第一电子组件的第一组件终端至所述载体的所述顶侧；前述附接所述第二电子组件包含附接所述第二电子组件的第二组件终端至所述载体的所述顶侧；所述方法可包含移除所述载体，其中在前述移除所述载体之后，所述第一组件终端、所述第二组件终端、所述第一导电屏蔽构件以及所述囊封材料的每一个的个别的底表面是共平面。在范例性实施例中，所述囊封材料可包含多个横向侧，每个横向侧与所述讯号分布结构的个别的横向侧共平面；并且前述形成所述EMI屏蔽层可包含形成所述EMI屏蔽层于所述囊封材料的横向侧上以及所述讯号分布结构的横向侧上。
本实用新型的各种态样提供一种制造电子装置的方法以及所述方法所制成的电子装置，所述方法包含：形成导电屏蔽构件于载体的顶侧上，所述导电屏蔽构件包含种子层以及形成在该种子层上的至少一个导电层；附接第一电子组件的第一组件终端至所述载体的所述顶侧；附接第二电子组件的第二组件终端至所述载体的所述顶侧，其中所述导电屏蔽构件被直接横向地放置在所述第一电子组件和所述第二电子组件之间；形成囊封材料，其覆盖所述载体的所述顶侧的至少一部分、所述第一电子组件的横向侧的至少一部分、所述第二电子组件的横向侧的至少一部分以及所述导电屏蔽构件的横向侧的至少一部分；从所述囊封材料的底侧移除所述载体的至少一部分；形成讯号分布结构于所述囊封材料、所述第一电子组件、所述第二电子组件以及所述导电屏蔽构件的每一个的个别的底侧上；以及形成电磁干扰(EMI)屏蔽层于所述囊封材料的顶侧上和所述导电屏蔽构件的顶侧上，其中所述EMI屏蔽层是电性地耦合至所述导电屏蔽构件的所述顶侧。
在各种范例性实施例中，所述第一组件终端、所述第二组件终端、所述导电屏蔽构件以及所述囊封材料的每一个的个别的表面是共平面。相同的，举例来说，所述种子层可被所述囊封材料横向地围绕。在范例性实施例中，所述导电屏蔽构件可为无焊料的；所述导电屏蔽构件可被连接至所述讯号分布结构而没有使用焊料；并且所述第一导电屏蔽构件被连接至所述EMI屏蔽层而没有使用焊料。在范例性实施例中，前述形成所述囊封材料可包含形成所述囊封材料以覆盖所述第一电子组件的顶侧、所述第二电子组件的顶侧以及所述导电屏蔽构件的顶侧；并且所述方法可包含在前述形成所述EMI屏蔽层之前，薄化所述囊封材料以暴露所述导电屏蔽构件的至少所述顶侧。在范例性实施例中，所述囊封材料可包含多个横向侧，所述多个横向侧的每一个与所述讯号分布结构的个别的横向侧共平面；并且前述形成所述EMI屏蔽层可包含藉由所述EMI屏蔽层围绕所述囊封材料和所述讯号分布结构的所有横向侧。
本实用新型的各种态样提供一种电子装置，以及制造此种电子装置的方法，该电子装置包含：第一电子组件，其耦合至所述讯号分布结构的所述顶侧；第二电子组件，其耦合至所述讯号分布结构的所述顶侧；导电屏蔽构件，其耦合至所述讯号分布结构的所述顶侧并且被直接地放置在所述第一和第二电子组件之间；囊封材料，其覆盖所述讯号分布结构的所述顶侧的至少一部分、所述第一和第二电子组件的横向侧的至少一部分和所述导电屏蔽构件的横向侧的至少一部分；以及电磁干扰(EMI)屏蔽层，其在所述囊封材料的顶侧上和所述导电屏蔽构件的顶侧上，其中所述EMI屏蔽层电性地耦合至所述导电屏蔽构件的所述顶侧。
在各种范例性实施例中，可能没有中间层在所述第一电子组件和所述讯号分布结构之间，并且可能没有中间层在所述第二电子组件和所述讯号分布结构之间。此外，举例来说，所述导电屏蔽构件可包含种子层和形成在所述种子层上的导电层；并且所述第一电子组件、所述第二电子组件、所述种子层和所述囊封材料的每一个的个别的表面是共平面。在范例性实施例中，所述导电屏蔽构件可为无焊料的；所述导电屏蔽构件可被直接地连接至所述讯号分布结构而没有使用焊料；并且所述导电屏蔽构件可被直接地连接至所述EMI屏蔽层而没有使用焊料。
本实用新型的各种态样提供制造半导体装置(或封装)的方法以及藉由此方法所制造的半导体装置(或封装)，所述方法包含：形成种子层于载体上并且形成一个或多个导电屏蔽构件(例如柱、壁、栅栏…等等)于所述种子层上、将具有多个导电衬垫的半导体晶粒附接至位在所述导电屏蔽构件的相对侧处的所述载体、囊封所述导电屏蔽构件和所述半导体晶粒于囊封材料之中、形成讯号分布结构电性地连接至所述多个导电衬垫、形成导电互连结构于所述讯号分布结构上并且形成电磁干扰(EMI)屏蔽层于所述囊封体的表面上。
实用新型的各种态样也提供一种半导体装置(或封装)以及其制造方法，其包含一个或多个导电屏蔽构件(例如柱、壁、栅栏…等等)；半导体晶粒，其形成在所述导电屏蔽构件的相对测并且具有多个导电衬垫；囊封材料，其囊封所述导电屏蔽构件以及半导体晶粒；讯号分布结构，其电性地连接至所述多个导电衬垫；导电互连结构，其被附接至所述讯号分布结构；以及电磁干扰(EMI)屏蔽层，其在所述囊封材料的表面上。
根据实用新型的各种态样，导电屏蔽构件(例如柱、壁、栅栏…等等)被形成在多个半导体晶粒之间；并且EMI屏蔽层被形成在囊封材料的表面上以及被电性地连接至所述导电屏蔽构件，从而屏蔽由所述电子装置封装的电子组件(例如半导体晶粒…等等)所产生的电磁波以避免此电磁波发射到所述电子装置封装的外侧、屏蔽从所述电子装置封装的外部的装置传输的电磁波以避免此电磁波穿透进入所述电子装置封装并且屏蔽由所述电子装置封装的电子组件所产生的电磁波以避免此电磁波到达所述电子装置封装的其他电子组件。
图1显示根据本实用新型的各种态样的制造半导体装置的范例性方法的流程图。图2A-2I显示多个横截面图，其说明根据本实用新型的各种态样的制造半导体装置的范例性方法的各种步骤。举例来说，图2A-2I显示根据图1的范例性方法1000的制造过程或及制造之后的范例性半导体装置的横截面图。下文中所讨论的内容将同时参考图1和图2A-2I。应注意的是，下文的讨论中有时候也会参考图3A和3B，而图3A和3B显示范例性半导体装置(例如各种态样的范例性导电屏蔽构件…等等)的平面图。
参考图1，制造半导体装置的范例性方法100可包含：(S1)形成一个或多个导电屏蔽构件于载体上；(S2)附接电子组件至所述载体；(S3)囊封；(S4)移除所述载体；(S5)形成讯号分布结构；(S6)执行背部研磨；(S7)形成互连结构；(S8) 单一化；以及(S9)形成电磁干扰(EMI)屏蔽层。
参考图1和图2A、2B和2C的范例结构200a、200b和200c，在方块(或步骤、阶段、过程等)图S1处，所述方法1000可包含形成一个或多个导电屏蔽构件于载体上。举例来说，方块图S1可包含接收载体10。举例来说，方块图S1可包含从上游制造制程接收所述载体10、从在不同地区位置处的供应器处接收所述载体10…等等。
所述载体10可包含任何各种特征，在本文中所提供的范例为非限制性的。举例来说，所述载体10可包含用于单一半导体装置(或封装)的载体(其参考于本文也可以是基板)，或者举例来说，所述载体10可包含是晶圆或面板，于其上可形成有任何数量的半导体装置(或封装)。举例来说，所述载体10可包含是半导体(例如硅…等)晶圆或面板。举例来说，所述载体10也可包含玻璃晶圆或面板、金属晶圆或面板、陶瓷晶圆或面板、塑胶晶圆或面板…等等。应注意的是，虽然方块图S1的讨论包含形成所述导电屏蔽构件于所述载体10上，但是所述载体10也可以是在被接收时所述导电屏蔽构件就已经被形成于其上。
举例来说，方块图S1可包含形成一个或多个导电屏蔽构件110在所述载体 10上。所述导电屏蔽构件110可包含任何各种形状或特征。举例来说，如图3A 中所示，所述范例性导电屏蔽构件110’可包含壁形(或形式)。虽然所述范例性壁形的导电屏蔽构件110’显示为从第一侧到相对侧整个延伸横跨所述载体10(或举例来说，载体的一部分被贡献给特定的半导体装置封装)，所述导电屏蔽构件110’可延伸于两个邻近侧之间(例如，以直线方式、以半圆形方式、以三角形方式…等等)，所述导电屏蔽构件110’可以只延伸至所述载体10的一侧、所述导电屏蔽构件110’可没有延伸至所述载体的侧边(例如，被整个放置在所述载体10的周围之内、被放置以包围一个或多个电子组件…等等)…等等。虽然只有一个范例性壁形的导电屏蔽构件110’显示于图3A中，多个导电屏蔽构件可被形成，举例来说，所有的导电屏蔽构件可具有相同的一般形状或是任何本文中所讨论的形状的组合。
导电屏蔽构件(或多个导电屏蔽构件)的另外的范例显示于图3B中。范例 300b包含多个柱形的(或是杆形)的导电屏蔽构件110”配置成一列(例如，间隔足够近以阻挡所关注的频率范围(或波长范围)中的EMI)。如同图3A的范例300a 的壁形的导电屏蔽构件100’一样，所述导电屏蔽构件110”可被配置成一列(或图案)，其直接地(或间接地)延伸于所述载体10(或举例来说，载体的一部分被贡献给特定的半导体装置封装)的两个相对侧之间、被配置成一列(或图案)，其伸于两个邻近侧之间(例如，以直线方式、以半圆形方式、以三角形方式…等等)、被配置成一列(或图案)，其没有延伸于所述载体的侧边(例如，被整个放置在所述载体10的周围之内、被放置以包围一个或多个电子组件…等等)…等等。虽然没有显示，在范例性的构造中有横向的间隙在所述导电屏蔽构件110”之间，举例来说，导电迹线可被直接形成在邻近的导电屏蔽构件110”之间以互连在所述导电屏蔽构件110”的相对侧上的电子组件。
在各种范例性实施例中，所述一个或多个导电屏蔽构件110可具有圆柱形、截锥形、椭圆形、正方形、矩形、直立的或垂直弯曲的形状…等等(例如在水平面或径向截面中、在垂直平面或纵截面中…等等)。举例来说，所述导电屏蔽构件110也可以包含平坦的顶端、凹的顶端或是凸的顶端。因此，本实用新型的范畴不应受限于任何特定的导电屏蔽构件的形状或图案。
所述一个或多个导电屏蔽构件110可包含任何一个或多个的各种导电材料 (例如铜、铝、镍、铁、银、金、钛、铬、钨、钯、其之组合物、其之合金或是其之等同物…等等)，但是本实用新型的范畴不应受限于此。在范例性实施例中，所述一个或多个导电屏蔽构件110可包含铜(例如纯铜、具有一些杂质的铜…等等)、铜合金…等等。在范例性实施例中，所述导电屏蔽构件110也可以包含一个或多个盖层于所述顶端上。在范例性实施例中，所述导电屏蔽构件110可以是无焊料的。此外，所述导电屏蔽构件110可最终被连接至所述讯号分布结构155(在本文中所讨论的)并且连接至所述EMI屏蔽层170而没有使用没有使用焊料、没有使用打线接合…等等。
方块图S1可包含以各种方式形成所述导电屏蔽构件110(例如电镀、无电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅镀或是物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积、印刷、网印、微影…等等)，但是本实用新型的范畴不限于此。
在图2A所示的范例200a中，方块图S1包含形成种子层111(或是多个种子层)于所述载体10上。举例来说，所述种子层111可覆盖所述载体10的整个顶表面。应注意的是，所述种子层111在本文中也可以被称为凸块下金属化 (underbump metallization，UBM)种子层(例如，在一情况下，UBM结构被形成于其上)。举例来说，所述种子层111可包含任何各种的导电材料。举例来说，所述种子层111可包含铜。举例来说，所述种子层111也可以包含任何各种金属的一个或多个层(例如银、金、铝、钨、钛、镍、钼…等等)。方块图S1可包含形成所述种子层111，其使用任何各种的技术(例如，溅镀或是其它物理气相沉积 (PVD)技术、化学气相沉积(CVD)、无电镀、电镀…等等)。
如图2B所示的范例200b中，方块图S1包含形成遮罩20(或模板)于所述种子层111上以定义一个或多个区域(或体积)，所述一个或多个导电屏蔽构件110 被形成于其中。举例来说，所述遮罩20可包含光阻(PR)材料或其它材料(例如，有机介电材料、无机介电材料…等等)，其可被图案化以覆盖除了其上形成有一个或多个导电屏蔽构件110的区域以外的其他区域。举例来说，方块图S1可包含形成所述导电屏蔽构件110于经由所述遮罩20所暴露的所述种子层111上(例如，藉由电镀…等等)。
虽然没有显示，在形成所述导电屏蔽构件110之前，包含一个或多个UBM 层的凸块下金属化(UBM)结构可被形成，举例来说，所述凸块下金属化(UBM) 结构可被形成在经由所述遮罩20所暴露的所述种子层111的所述区域上。在此范例中，所述一个或多个UBM层可包含任何各种材料(例如，钛、铬、铝、钛/ 钨、钛/镍、铜、前述材料的合金、前述材料的等同物…等等)。前述一个或多个 UBM层可以任何各种方式而被形成于所述种子层111上(例如，电镀、无电镀、溅镀、CVD、PVD、ALD…等等)。
如图2C所示的范例200c中，在形成所述导电屏蔽构件110之后，方块图S1可包含剥除或移除所述遮罩20(例如，化学剥除、灰化…等等)。此外，方块图S1可包含移除所述种子层111的至少一部份(例如，至少没有被所述导电屏蔽构件110所覆盖所述部份(例如藉由化学蚀刻…等等))。应注意的是，在前述种子层111的移除(或蚀刻)过程中，在所述导电屏蔽构件110之下的种子层111的侧边缘部份也可以被移除(或蚀刻)。举例来说，前述移除(或蚀刻不足 (under-etching))可造成在所述导电屏蔽构件110(及/或如果有UBM结构)下的底切(undercut)。举例来说，在范例性实施例中，其中UBM结构和个别的导电屏蔽构件110两者被形成在相同的种子层之上，所述蚀刻前述种子层可能造成在 UBM结构之下及/或形成于其上的所述导电屏蔽构件110之下的底切。举例来说，在范例性实施例中，其中导电屏蔽构件110被形成在种子层之上，前述种子层的蚀刻可能造成在所述导电屏蔽构件110之下的底切。
参考图1和图2D的范例200d，在方块图S2时，所述范例方法包含附接电子组件至所述载体。方块图S2可包含以任何各种方法执行前述附接，本实用新型提供非限制性的范例。
所述电子组件121和122(或任何于本实用新型中所讨论的电子组件)可包含任何各种类型的电子组件的特征。举例来说，所有或是任何的电子组件121和 122(或任何于本实用新型中所讨论的电子组件)可包含被动式电子组件(例如，电阻、电容、电感、天线元件…等等)、整合被动式装置(IPDs)…等等。又举例来说，所有或是任何的电子组件121和122可包含主动式电子组件(例如，半导体晶粒、电晶体…等等)。举例来说，所有或是任何的电子组件121和122可包含处理晶粒、微处理晶粒、微控制晶粒、协同处理器晶粒、通用处理器晶粒、特殊应用积体电路晶粒、可程式化及/或离散逻辑晶粒、记忆体晶粒、有线及/或无线收发器晶粒、RF电路、无线基带(baseband)系统单芯片(SoC)处理器晶粒、感测电路、前述之组合、等同物…等等。
所述范例第一电子组件121可包含第一组件终端121a，而第二电子组件122 可包含第二组件终端122a。由于所述范例性电子组件121和122被显示且讨论当作半导体晶粒，所述组件终端121a和122a在本文中也可被称为晶粒衬垫121a 和122a。
举例来说，方块图S2可包含以任何各种方法附接(或耦合)所述电子组件121 和122至所述载体10，本实用新型提供非限制性的范例。举例来说，方块图S2可包含使用粘接剂、真空压力…等等而执行前述附接。
在范例性实施例中，方块图S2可包含形成粘接层或黏接件(未显示)于所述载体10上及/或于所述电子组件121和122上。举例来说，前述粘接层可包含粘接糊层、液态粘接层、预制双面胶带或胶片(例如晶粒附接胶带)、印刷粘着剂…等等。举例来说，前述粘接层可部分地或是完全地覆盖所述载体10的所述顶侧。举例来说，前述粘接层也可以或替代性地部份或全部覆盖所述电子组件121和 122的底侧(例如覆盖组件终端121a和122a、在组件终端121a和122a之间的介电材料…等等)。
方块图S2可包含以任何各种方式形成前述粘接层。举例来说，方块图S2可包含藉由施加所述粘接层的预制胶片或薄膜至所述载体10及/或至所述电子组件121和122而形成所述粘接层、印刷所述粘接层于所述载体10上及/或于所述电子组件121和122上、旋转涂布所述粘接层于所述载体10上及/或于所述电子组件121和122上、浸没所述载体10及/或所述电子组件121和122于粘着剂中、喷涂所述粘接层于所述载体10上及/或于所述电子组件121和122上…等等。
在范例性实施例中，所述电子组件121和122的至少所述组件终端121a和 122a可被放置而接触粘接层(或黏接件)并且从而耦合至所述载体10。在各种范例性的情况中，所述组件终端121a和122a(例如，其之横向侧的全部或部份)可被嵌入粘接层中、可被只放置于粘接层的顶表面上…等等。举例来说，在范例性的情况中，其中所述粘接层(或黏接件)或所述粘接层(或黏接件)的一部分是垂直地在所述载体10与所述组件终端121a和122a之间，在所述导电屏蔽构件 110(或种子层之下)的底部端与所述组件终端121a和122a的底部端之间有垂直的位移。又举例来说，在范例性的情况中，其中所述粘接层(或黏接件)没有垂直地在所述载体10与所述组件终端121a和122a之间，在所述导电屏蔽构件110(或种子层之下)的底部端与所述组件终端121a和122a的底部端之间没有垂直的位移且/或它们可能共平面。
方块图S2可包含以任何各种方法放置所述电子组件121和122于所述载体 10上(例如，利用自动取放系统、手动放置、执行任何自动与手动放置的结合…等等)。
如图3A和3B所示，所述电子组件121和122可被定位在所述载体10上且在所述导电屏蔽结构110(例如图3A的110’和图3B的110”)的相对侧上。因此，所述导电屏蔽结构110横过在所述电子组件121和122之间的区域而提供所述电子组件121和122之间的横向EMI屏蔽。
虽然只有显示两个电子组件121和122，但是也可能有任何数量的电子组件。又，虽然只有导电屏蔽结构110的两个侧，举例来说，造成两个屏蔽区域，也可能有任何数量的前述屏蔽区域。举例来说，如本文中所讨论的，所述导电屏蔽结构110可藉由任何各种图案而被形成以形成任何或各种形状、尺寸及数量的屏蔽区域。
应注意的是，虽然所述图式显示所述组件终端121a和122a(例如，晶粒衬垫…等等)凹陷进所述第一和第二电子组件121和122(例如，半导体晶粒…等等) 之中，然前述凹陷是非必要的。举例来说，所述组件终端121a和122a可被形成以从所述第一和第二电子组件121和122的底表面(例如，主动表面…等等)突出。更一般地，所述组件终端121a和122a可被形成以从所述电子组件121和122 的底表面突出。此外，虽然没有显示，介电层(或钝化层)可被形成以覆盖所述组件终端121a和122a的底侧的周围横向侧及/或周围面积。
接着参考图1和图2E的范例结构200e，在方块图S3中的所述范例性方法 1000可包含形成囊封材料。举例来说，方块图S3可包含将所述载体的所述顶侧 10(及/或其上的粘接层，如果有存在粘接层的话)、电子组件121和122的各侧(例如，顶侧、横向侧…等等)以及所述导电屏蔽构件110的各侧(例如，顶侧、横向侧…等等)覆盖于囊封材料130中。此外，所述囊封材料130可覆盖所述电子组件121和122的底侧的任何部份(例如，组件终端121a和122a、介电层…等等)，前述任何部份是没有被所述载体10(或粘接层，如果有存在的话)所覆盖的部份。应注意的是，所述一个或多个电子组件121和122的任何侧(例如，顶侧、横向侧、底侧…等等)或是任何部份可被留下来而不被所述囊封材料130所覆盖。
方块图S3可包含藉由任何各种方法来形成所述囊封材料130，本实用新型提供非限制性的范例。举例来说，方块图S3可包含使用压缩成型、转移成型、液体囊封体成型、真空层压、膏印刷(paste printing)、薄膜辅助成型、球顶成型 (glob top molding)、泛溢(flooding)…等等中的一个或多个来形成所述囊封材料 130。又举例来说，方块图S3可包含使用旋转涂布、喷洒涂布、印刷、烧结(sintering)、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、分子层沉积(ALD)、低压化学气相沉积(LPCVD)、电浆辅助化学气相沉积(PECVD)、电浆气相沉积(PVD)、薄片层叠、、蒸镀…等等中的一个或多个来形成所述囊封材料130。
所述囊封材料130可包含各种囊封材料中的一个或多个，本实用新型提供非限制性的范例。举例来说，所述囊封材料130可包含任何各种囊封或模制成型材料(例如，树脂、聚合物、聚合物复合材料、具有填料的聚合物、环氧树脂、具有填料的环氧树脂、具有填料的环氧压克力、硅树脂、前述材料的组合、前述材料的等同物…等等)。又举例来说，所述囊封材料130可包含任何各种的介电材料，举例来说，无机介电材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、前述材料的组合、前述材料的等同物…等等)及/或有机介电材料(例如，聚合物、聚酰亚胺(PI)、苯环丁烯(BCB)、聚苯恶唑(PBO)、双马来酰亚胺-三氮杂苯(BT)、模制成型材料、热可固化环氧模制成型化合物、室温可固化球顶模制成型化合物、酚醛树脂(phenolic resin)、环氧树脂、硅胶、压克力聚合物、前述材料的组合物、前述材料的等同物…等等)。
应注意的是，所述囊封材料130起初可被形成为一期望厚度，但是可在形成之后被薄化(例如，当依然覆盖所述电子组件121和122时被薄化、被薄化以暴露所述电子组件121和122的一个或多个的顶表面…等等)。如果前述薄化被执行，前述薄化可被执行于所述范例方法1000中的任何方块图中(例如，在方块图S6中…等等)。
接着参考图1和图2F的范例结构200f，在方块图S4中，所述范例方法可包含翻转(或翻过来)已囊封的结构200e并且移除所述载体10(和粘接层，如果存在的话)。在范例性实施例中，虽然没有在图2F中显示，第二载体(或工具结构) 可被耦合至所述囊封材料130(例如，在相对于所述载体10的一侧…等等)，并且接着所述载体10(和粘接层，如果存在的话)可被移除。虽然本文中所呈现的各种范例显示所述整个载体10是被移除的，但是在各种其他的范例实施例中，只有所述载体10的一部份被移除(例如，具有孔洞被形成在其中以提供电性连接至所述导电屏蔽构件110和所述组件终端121a和122a)。
方块图S4可包含以任何各种方法移除所述载体10(和粘接层，如果存在的话)或载体10的一部份，本实用新型提供非限制性的范例。举例来说，方块图S4可包含施加能量(例如，热能、雷射能量…等等)至所述粘接层及/或所述载体 10以解除所述粘接层。此外，举例来说，方块图S4可包含从所述囊封材料130、导电屏蔽构件110以及电子组件121和122剥除、剪除(sheering)、拉除(pulling) 所述载体10。再者，举例来说，方块图S4可包含将所述载体10及/或粘接层研磨(或磨碎)及/或化学蚀刻。
应注意的是，在各种范例的情况中，所述组件终端121a和122a的一部分、所述电子组件121和122a的一部分、所述导电屏蔽构件110的一部分及/或所述囊封材料130直接紧邻所述载体10(或粘接层)的一部份可被移除(例如，平坦化…等等)。举例来说，在清除所述载体10(和粘接物，如果存在的话)之后，所有的前述组件终端121a和122a、电子组件121和122、导电屏蔽构件110和囊封材料130可以是共平面。在范例情况中，方块图S4也可以包含移除所述种子层111’的一些或是全部。举例来说，虽然图2F的范例200f显示在所述载体10的清除之后，所述种子层111’的至少一部份残留，但是在其他的范例性实施例中，整个种子层111a可被移除。
应注意的是，所述载体10(和所述粘接层，如果存在的话)的清除可暴露所述囊封材料130先前被所述载体10(或粘接层)所覆盖的所述侧，并且也可暴露所述组件终端121a和122a先前被所述载体10(和粘接层)所覆盖的所述侧(例如，面对所述载体10的所述侧、被嵌入所述粘接层中的横向侧…等等)。应注意的是，根据所述电子组件121和122及/或组件终端121a和122a的几何形状，则所述载体10(和所述粘接层，如果存在的话)的清除也可以暴露除了所述组件终端121a 和122a之外的所述电子组件121和122的部份。
接着参考图1和图2G的范例结构200g，在方块图S5中的范例性方法1000 包含形成讯号分布结构155于所述囊封材料130上、于所述电子组件121和 122(及/或组件终端121a和122a)上。显示于图2G-2I中的所述范例性的讯号分布结构155包含多个介电层150(例如，包含第一孔洞153的第一介电层151以及包含第二孔洞154的第二介电层152)以及导电层140。然而，所述讯号分布结构155可包含任何数量的介电层和导电层。
方块图S5可包含以任何各种方法形成所述讯号分布结构155，本实用新型提供非限制性的范例。举例来说，方块图S5可共享于2016年8月11日所申请的标题为“半导体封装及其制造方法”的U.S.专利申请第14/823,689号中所揭露的类似的方块图(及/或所形成的结构)的任何或是所有特征，前述的美国申请案的所有内容在此以全文引入的方式并入本文中。
举例来说，方块图S5可包含形成且图案化一个或多个介电层以及一个或多个导电层以形成所述讯号分布结构155。应注意的事，所述讯号分布结构155也可被称做是重新分布层、重新分布层堆叠、重新分布结构、中介层…等等。
举例来说，方块图S5可包含形成具有任何数量的介电层和导电层(例如，讯号分布层、重新分布层、衬垫层、导电通孔、凸块下金属化、连接盘层(land layer)…等等)的所述讯号分布结构155。在范例性实施例中，方块图S5可包含形成含有第一介电层151、导电层140(例如，导电通孔、衬垫或连接盘层、迹线层…等等)和第二介电层152的讯号分布结构155，所述第一介电层151包含一个或多个第一孔洞153并且所述第二介电层152包含一个或多个第二孔洞154。方块图S5(或方块图S7…等等)也可以包含形成凸块下金属化(UBM)结构159(或层)，举例来说，将其形成在所述第二孔洞154中及/或在第二介电层152上且围绕所述第二孔洞154的周围。
举例来说，方块图S5可包含使用各种制程(例如，旋转涂布、喷洒涂布、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、分子层沉积 (ALD)、低压化学气相沉积(LPCVD)、电浆辅助化学气相沉积(PECVD)、电浆气相沉积(PVD)、薄片层叠、蒸镀…等等)中的任何一个或多个来形成所述第一介电层151，本实用新型所提供的范例是不具限制性的。
所述第一介电层151可包含任何各种介电材料的一个或多个层，举例来说，无机介电材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、前述材料的组合、前述材料的等同物…等等)及/或有机介电材料(例如，聚合物、聚酰亚胺 (PI)、苯环丁烯(BCB)、聚苯恶唑(PBO)、双马来酰亚胺-三氮杂苯(BT)、模制成型材料、酚醛树脂(phenolic resin)、环氧树脂、硅胶、压克力聚合物、前述材料的组合物、前述材料的等同物…等等)，但是本实用新型所提供的范例是不具限制性的。
举例来说，方块图S5也可以包含图案化所述第一介电层151，例如形成第一孔洞153于所述第一介电层151中，其暴露所述电子组件121和122的组件终端121a和122a。举例来说，方块图S5可包含烧蚀第一孔洞153(例如，使用雷射烧蚀、使用机械烧蚀、使用化学烧蚀(或蚀刻)…等等)。又举例来说，方块图S5可包含最初形成的第一介电层151(例如，沉积…等等)，其具有期望的第一孔洞153(例如，使用遮罩及/或印刷制程…等等)。虽然是以垂直侧显示，所述第一孔洞153可具有倾斜侧，举例来说，朝向所述组件终端121a和122a具有较窄的末端，并且背向所述组件终端121a和122a有较宽的末端。举例来说，所述倾斜侧可促进形成导电结构(例如，导电通孔、导电层、凸块下金属化层、导电互连结构…等等)于其中。
方块图S5可包含以任何各种方法形成所述第一导电层140(例如，导电通孔层、衬垫或连接盘层、迹线层…等等)，本实用新型提供非限制性的范例。举例来说，方块图S5可包含使用各种制程(例如，电镀、无电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅镀或物理气相沉积(PVD)、分子层沉积 (ALD)、电浆气相沉积(PVD)、印刷、网版印刷、微影…等等)中的任何一个或多个来形成所述第一导电层140，但是本实用新型所提供的范例是不具限制性的。举例来说，方块图S5可包含形成含有导电通孔在所述第一介电层151的第一孔洞153中的所述第一导电层140(举例而言)于所述电子组件121和122的所述组件终端121a和122a的顶侧上。又举例来说，方块图S5可包含形成迹线在所述第一介电层151(及/或在形成于其中的通道中)上。举例来说，前述迹线可自该导电通孔而横向地延伸。
如本文中所讨论的任何导电层，方块图S5可包含将形成一个或多个种子层作为形成所述第一导电层140的制程的部份(例如，在电镀所述第一导电层140 之前…等等)。举例来说，虽然没有显示于图2G中，方块图S5可包含形成一个或多个种子层于所述组件终端121a和122a的顶表面、经由所述第一介电层151 于所述第一孔洞153的孔洞侧壁上、于所述第一介电层151的所述顶表面上…等等。
所述第一导电层140在本文中也可被称作衬垫、通孔、迹线、连接盘、接线衬垫层、导电层、迹线层、重新分布层…等等，所述第一导电层140可包含任何各种材料(例如，铜、铝、镍、铁、银、金、钛、铬、钨、钯、前述材料的组合物、前述材料的合金、前述材料的等同物…等等)，但是本实用新型所提供的范例是不具限制性的。
举例来说，方块图S5可包含形成第二介电层152于所述第一介电层151(或其部份)上及/或于所述第一导电层140(或其部份)上。举例来说，方块图S5可包含以任何各种方法来形成所述第二介电层152，例如于本文讨论中与所述第一介电层151有关的方法。举例来说，方块图S5可包含以相同于形成所述第一介电层151的方法来形成所述第二介电层152，或以不同的方法来形成。举例来说，所述第二介电层152可包含于本文讨论中与所述第一介电层151有关的任何特征。举例来说，所述第二介电层152可由与所述第一介电层151相同的介电材料而形成，或由不同的介电材料而形成。
与所述第一介电层151相同的，方块图S5可包含以任何各种方法图案化所述第二介电层152。举例来说，方块图S5可包含形成第二孔洞154于所述第二介电层152中以暴露所述第一导电层140的衬垫、连接盘、迹线，例如用于建立与其他导电层、与凸块下金属化层、与互连结构(例如，形成在方块图S7中的…等等)的电性接触。如本文中所讨论的关于所述第一孔洞153，所述第二孔洞154 可具有倾斜侧，举例来说，朝向所述组件终端121a和122a具有较窄的末端，并且背向所述组件终端121a和122a有较宽的末端。举例来说，所述倾斜侧可促进形成各种导电结构(例如，凸块下金属化层、导电互连结构、导电通孔、导电层…等等)于所述第二孔洞154中。
应注意的是，方块图S5可包含形成所述讯号分布结构155以具有任何数量的导电层及/或介电层，例如一个或多个导电层、一个或多个介电层…等等。又应注意的是，本实用新型的各个图式中所显示的所述讯号分布结构155的构造仅用来做为范例而非限制性的。举例来说，所述讯号分布结构155(或其导电层) 可直接垂直地或间接地(例如，垂直且水平的…等等)穿过所述讯号分布结构155 而提供电性通路，例如在所述第一电子组件121、所述第二电子组件122及/或导电屏蔽构件110(或其他组件)到在所述讯号分布结构155的相对侧上的其他组件之间或从所述讯号分布结构155的相对侧上的其他组件到所述第一电子组件 121、所述第二电子组件122及/或导电屏蔽构件110(或其他组件)之间。又举例来说，所述讯号分布结构155(或其导电层)可提供横向的(或水平的)电性通路穿过所述讯号分布结构155，例如在所述第一电子组件121和所述第二电子组件 122之间、在所述第一电子组件121和所述导电屏蔽构件110之间、在所述第二电子组件122和所述导电屏蔽构件110之间、在其他组件和所述第一电子组件 121、在第二电子组件122以及所述导电屏蔽构件110中的任何或全部之间…等等。
在各种范例性实施例中，举例来说，方块图S5也可以包含形成一个或多个凸块下金属化(UBM)结构159(或层)于所述第一导电层140上及/或于所述第二介电层152上(例如，于所述第二介电层152的部份上并且围绕在所述第二介电层 152中的所述第二孔洞154的周围，导电层140通过所述第二孔洞154而被暴露…等等)。举例来说，方块图S5可包含形成所述UBM结构159以具有一个或多个金属层导电至互连结构的附件(或构成)(例如，导电球、导电柱或杆…等等)，例如如同在方块图S7中所形成及/或附接的。举例来说，所述UBM结构159可被暴露在所述讯号分布结构155的所述顶表面处(例如，如同图2G所指出的)。UBM 结构159在本文中也可被称做是连接盘或衬垫。
方块图S5可包含以任何各种方法来形成UBM结构159，本实用新型提供非限制性的范例。在范例性实施例中，方块图S5可包含形成UBM结构159的 UBM种子层于所述第二介电层152之上及/或在所述导电层140的经由在第二介电层152中的第二孔洞154所暴露的部份上(例如，衬垫或连接盘、迹线…等等)。举例来说，所述UBM种子层可包含任何各种导电材料(例如，铜、金、银、金属…等等)。所述UBM种子层可以任何各种方法来被形成(例如，溅镀、无电镀、化学气相沉积(CVD)、物理气相沉积(PVD)、分子层沉积(ALD)、电浆气沉积…等等)。
举例来说，方块图S5可包含形成遮罩(或模板)于所述UBM种子层之上以界定一区域(或体积)，在其中形成有所述UBM结构159的一个或多个额外的 UBM层(或其他互连结构)。举例来说，所述遮罩可包含光阻(PR)材料或其他材料，其可被图案化以覆盖其上形成有UBM层(及/或其他互连结构)的区域之外的区域。举例来说，方块图S5可包含形成一个或多个UBM层于经由所述遮罩所暴露的所述UBM种子层上。所述UBM层可包含任何各种材料(例如，钛、铬、铝、钛/钨、钛/镍、铜、前述材料的合金…等等)。方块图S5可包含以任何各种方法形成所述UBM层于所述UBM种子层上，或不用使用UBM种子层(例如，电镀、溅镀、无电镀、化学气相沉积(CVD)、物理气相沉积(PVD)、分子层沉积 (ALD)、电浆气相沉积…等等)。
应注意的事，在各种范例性实施例中，所述UBM结构159可能没有被形成。举例来说，如下文所讨论的，所述导电互连结构160可被直接地附接至所述导电层140而没有任何中间层。
一般来说，方块图S5可包含形成讯号分布结构155(或中介层)。因此，本文所揭露的范畴不应该受限于任何特定的讯号分布结构的特征或受限于任何形成讯号分布结构的特定的方法的特征。
接着参考图1和图2H的范例结构200h，在方块图S6中的范例性方法1000 可包含薄化(或平坦化)所述组装件(例如图2G的组装件200g)。方块图S6可包含以任何各种方法执行前述薄化(或平坦化)(例如，背侧薄化)，本实用新型提供非限制性的范例。应注意的是，前述薄化可被执行于所述范例性方法1000的任何各种方块图中。
举例来说，方块图S6可包含薄化(例如，机械研磨、化学蚀刻、剃刮或剪切、剥除、前述的组合…等等)所述囊封材料130至一期望厚度。举例来说，所述囊封材料130与面对所述讯号分布结构155的所述侧相对的一侧可能是此种研磨的主要焦点。前述侧被显示于图2H的组装件200h的所述底侧处。
举例来说，方块图S6也可能包含薄化(例如，机械研磨、化学蚀刻、剥除、前述的任意组合…等等)所述导电屏蔽构件110。在图2H中所示的范例性实施例 200h中，方块图S6包含以一方法执行薄化，其造成所述囊封材料130和所述导电屏蔽构件110的共平面，举例来说，留下藉由所述囊封材料130所覆盖的所述电子组件121和122的所述背侧。因此，至少所述导电屏蔽构件110的末端表面(及/或至少横向侧表面的顶部)是由(在)所述囊封材料130的表面而被暴露。应注意的是，虽然图2H的范例性实施例200h显示电子组件121和122的背侧由所述囊封材料130所覆盖，然而前述背侧的一个或两者可能由(在)所述囊封材料130的表面而被暴露。
在各种范例性实施例中，方块图S1-S9(及/或所得到的结构)可以与于2016 年8月11日提交的名称为“半导体封装和其制造方法”的美国专利申请号第 14/823,689号中所示的大体上类似的方块(及/或所得到的结构)共享任何或全部特征，其中该美国专利申请案的全部内容通过引用方式将用于所有目的的整体并入本文。
接着参考图1和图2H的范例结构200h，在方块图S7中的范例性方法1000 可包含形成一个或多个导电互连结构。方块图S7可包含以任何各种方法形成前述互连结构，本实用新型提供非限制性的范例。
如本文中所讨论的，所述第二介电层152可包含第二孔洞154，穿过所述第二孔洞154以达到电性连接至所述导电层140。又，如上文中所讨论的，UBM 结构159可被形成在第二孔洞154之中及/或围绕第二孔洞154。举例来说，方块图S7可包含形成所述导电互连结构160于所述导电层140上(例如，经由穿过所述第二介电层152的个别的孔洞154)及/或于所述第二介电层152的部份上(例如，围绕穿过所述第二介电层152的个别的孔洞154)。举例来说，方块图S7可包含将所述导电互连结构160直接地形成在所述第一导电层140上或直接地形成在UBM结构159上。
所述导电互连结构160(例如，封装互连结构、模组互连结构…等等)可包含任何各种特征。举例来说，导电互连结构160可包含导电球或凸块(例如，焊球或凸块、晶圆凸块、实心芯或铜芯焊球…等等)。举例来说，在范例性实施例中包含焊球或凸块，前述焊球或凸块可包含锡、银、铅、Sn-Pb、Sn37-Pb、Sn95-Pb、 Sn-Pb-Ag、Sn-Pb-Bi、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Zn、 Sn-Zn-Bi、低熔点焊料、具有高熔点的高铅焊料、无铅焊料、前述材料的组合、前述材料的等同物…等等，但是本实用新型的范畴不限于此。导电互连结构160 也可包含导电柱或杆、导线、连接盘…等等，举例来说，可包含本文中所讨论的任何导电材料(例如，金树、导电粘接剂…等等)。
导电互连结构160可以任何或各种构造而被建构。举例来说，所述导电互连结构160可被建构为球格栅阵列构造、连接盘格栅阵列构造…等等。举例来说，所述导电互连结构160可被配置围绕一围绕所述半导体封装的周围(例如，围绕所述第一电子组件121及/或第二电子组件122所占据的区域(或轮廓)。举例来说，所述导电互连结构160也可以被配置成列/行矩阵阵列(例如，其中所述矩阵/阵列的至少一部份是在所述第一电子组件121及/或第二电子组件122所占据的区域(或轮廓)之中)。
方块图S7可包含以任何各种方法形成(或附接)前述导电互连结构160，本实用新型提供非限制性的范例。举例来说，方块图S7可包含藉由球滴、凸块化、金属镀覆、粘贴和回焊…等等形成(或附接)前述导电互连结构160。举例来说，方块图S7可包含将导电球滴落在所述导电层140上(例如，直接地在所述导电层、直接地在形成在所述导电层140上的UBM结构159上…等等)。在范例性实施例中，方块图S7可包含点上挥发性助焊剂(dottingvolatile flux)于所述UBM结构159上，滴落导电球(或凸块)160于所述助焊剂上，接着提供范围在150度C 到250度C范围的回焊温度(例如，挥发且移除所述助焊剂)。举例来说，方块图 S7可共享方块图S1的任何或所有特征(例如，所述形成所述导电屏蔽构件110)。
虽然没有显示，举例来说，方块图S7也可包含形成(或附接)额外的组件(例如，被动组件、主动组件…等等)横向地在所述导电互连结构160之间。在范例性实施例中，前述组件可具有小于所述导电互连结构160的高度。举例来说，前述组件相较于焊球导电互连结构160可具有较小的高度、相较于焊球导电互连结构160的实心芯(例如，铜芯…等等)而有较小的高度…等等。在这样的实施例中，当所述导电互连结构160被附接至另一基板或组件时，所述导电互连结构160可提供间距以对于前述组件维持间隙。
接着参考图1和图2I的范例结构200i，在方块图S8中，范例性方法1000 可包含从晶圆或面板或其他连接有多个电子封装而单一化电子封装。方块图S8 可包含以任何各种方法执行前述单一化，本实用新型提供非限制性的范例。
举例来说，如本文中所讨论的，范例性方法1000的任何或所有方块图可被执行于晶圆或面板级，例如同时形成多个电子装置(或封装)。举例来说，所述晶圆或面板可接着被单一化成个别的封装。举例来说，前述单一化可藉由机械切割(例如，锯切、切割、研磨、切断…等等)、能量切割(例如，雷射切割、电浆切割…等等)、化学切割(例如，蚀刻、溶解…等等)…等等中的任何一个或多个来执行。在范例性实施例中，前述单一化可形成电子装置(或封装)的共平面横向侧表面。举例来说，所述囊封材料130和所述讯号分布结构155(例如，所述第一介电层151、所述第二介电层152及/或所述导电层140)的一个或多个横向侧表面在所述单一化的电子装置(或封装)200i的一个或多个横向侧上可为共平面的。
此外，在范例性的构造中，所述导电屏蔽构件110的一个或多个侧延伸至所述单一化的电子装置的横向侧，方块图S8也可包含切割穿过所述导电屏蔽构件110的一个或多个部份。举例来说，前述切割可造成所述导电屏蔽构件110 的横向侧具有暴露的侧，所述暴露的侧与所述囊封材料130的横向侧及/或与所述讯号分布结构155的横向侧共平面。
应注意的是，所述单一化可选择性地被执行于方块图S9之后。在此情况中，所述横向侧表面可能被留下来而没有被下文将讨论的所述EMI屏蔽层170所覆盖，或前述EMI屏蔽层170可在单一化之后而被形成在横向侧表面上及/或在所述底表面的部份上。
接着参考图1和图2I的范例结构200i，在方块图S9中，所述范例性方法 1000可包含从晶圆或面板或其他连接有多个电子封装而单一化电子封装。方块图S8可包含以任何各种方法执行前述单一化，本实用新型提供非限制性的范例。
举例来说，方块图S9可包含形成电磁干扰(EMI)屏蔽层170于囊封体130 的顶和横向表面上及/或于从所述囊封体130所暴露的所述导电屏蔽构件110的顶表面(或任何被暴露的表面)上。举例来说，方块图S8也可包含形成所述EMI 屏蔽层170于所述囊封体130的横向侧表面上以及于所述讯号分布结构155的横向侧表面上(例如，所述第一介电层151的横向侧表面、所述第二介电层152 的横向侧表面、所述第二介电层152的横向侧表面、如果有暴露的所述导电层 140的横向侧表面…等等)。
举例来说，所述EMI屏蔽层170可被直接地形成在所述一个或多个导电屏蔽构件110的每个的至少一顶表面上，并且因此与前述导电屏蔽构件110电连接。在范例性实施例中，所述EMI屏蔽层170和所述导电屏蔽构件110可被电性连接至接地(或其他恒电位导体(constant-potential conductor))。所述EMI屏蔽层170可屏蔽由所述电子组件121和122(或在所述囊封材料130中的任何组件) 所产生的电磁波以避免前述电磁波发射至外部，并且可屏蔽从外部所传递的电磁波以避免前述电磁波穿透所述电子装置至所述电子组件121和122。此外，所述导电屏蔽构件110可避免EMI发生在所述第一电子组件121和所述第二电子组件122之间。
举例来说，方块图S9可包含形成所述EMI屏蔽层170于所述囊封体130 上，其藉由涂布含有导电金属粉末的导电膏(例如，藉由喷洒涂布、溅镀…等等)、藉由喷洒或气相沉积导电漆、藉由使用本文中所讨论的相关于形成导电层140 的任何或所有步骤…等等，但是本实用新型的范畴不应受限于此。
总之，本实用新型的各个态样提供半导体装置和制造半导体装置的方法。作为非限制性范例，本实用新型的各个态样提供了包括一个或多个导电屏蔽构件和EMI屏蔽层的半导体装置及其制造方法。虽然前述内容已经参考某些态样和范例来描述，但是本领域技术人士将理解，在不脱离本实用新型的范围的情况下，可以进行各种改变并且可以替换等效物。此外，在不脱离本实用新型的范围的情况下，可以进行许多修改使得特定情况或材料适应本实用新型的教导。因此，本实用新型的目的不是限于所公开的具体范例，而是本实用新型将包括落入所附申请专利范围的范畴内的所有范例。

Claims (15)

1.一种电子装置，其特征在于，包含：
讯号分布结构，其具有顶侧和底侧；
第一电子组件，其耦合至所述讯号分布结构的所述顶侧；
第二电子组件，其耦合至所述讯号分布结构的所述顶侧；
导电屏蔽构件，其耦合至所述讯号分布结构的所述顶侧并且被直接地定位在所述第一电子组件和所述第二电子组件之间；
囊封材料，其覆盖所述讯号分布结构的所述顶侧的至少一部分、所述第一电子组件和所述第二电子组件的横向侧的至少一部分以及所述导电屏蔽构件的横向侧的至少一部分；以及
电磁干扰屏蔽层，其在所述囊封材料的顶侧以及所述导电屏蔽构件的顶侧上，其中所述电磁干扰屏蔽层电性地耦合至所述导电屏蔽构件的所述顶侧。
2.如权利要求1的电子装置，其特征在于，在所述第一电子组件和所述讯号分布结构之间没有中间层，并且在所述第二电子组件和所述讯号分布结构之间没有中间层。
3.如权利要求1的电子装置，其特征在于：
所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且
所述第一电子组件、所述第二电子组件、所述种子层以及所述囊封材料的每一个的个别的表面是共平面。
4.如权利要求1的电子装置，其特征在于：
所述导电屏蔽构件是无焊料的；
所述导电屏蔽构件被直接地连接至所述讯号分布结构而没有使用焊料；并且
所述导电屏蔽构件被直接地连接至所述电磁干扰屏蔽层而没有使用焊料。
5.如权利要求1的电子装置，其特征在于，所述第一电子组件、所述第二电子组件、所述导电屏蔽构件以及所述囊封材料的每一个的个别的表面是共平面。
6.如权利要求1的电子装置，其特征在于，所述第一电子组件、所述第二电子组件、所述导电屏蔽构件以及所述囊封材料的每一个的个别的表面是被研磨过的表面。
7.如权利要求1的电子装置，其特征在于：
所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且
所述导电屏蔽构件的所述导电层的底表面是高于所述第一电子组件和所述第二电子组件的所述底表面。
8.如权利要求1的电子装置，其特征在于，所述囊封材料覆盖所述导电屏蔽构件的所有横向侧，并且覆盖所述第一电子组件和所述第二电子组件的的所有横向侧和顶侧。
9.如权利要求1的电子装置，其特征在于，所述电磁干扰屏蔽层覆盖所述囊封材料的横向侧以及所述讯号分布结构的横向侧。
10.一种电子装置，其特征在于，包含：
第一电子组件，其具有包含第一组件终端的第一侧以及相对于所述第一电子组件的所述第一侧的第二侧；
第二电子组件，其具有包含第二组件终端的第一侧以及相对于所述第二电子组件的所述第一侧的第二侧；
导电屏蔽构件，其具有第一侧以及相对于所述导电屏蔽构件的所述第一侧的第二侧，其中所述导电屏蔽构件是直接定位在所述第一电子组件和所述第二电子组件之间；
囊封材料，其覆盖所述第一电子组件和所述第二电子组件的横向侧的至少一部分以及所述导电屏蔽构件的横向侧的至少一部分，所述囊封材料具有第一侧以及相对于所述囊封材料的所述第一侧的第二侧；
讯号分布结构，其包含被图案化在所述第一电子组件的所述第一侧、所述第二电子组件的所述第一侧、所述导电屏蔽构件的所述第一侧以及所述囊封材料的所述第一侧上的至少一个介电层以及至少一个导电层；以及
电磁干扰屏蔽层，其在所述囊封材料的所述第二侧以及所述导电屏蔽构件的所述第二侧上，其中所述电磁干扰屏蔽层是电性地耦合至所述导电屏蔽构件的所述第二侧。
11.如权利要求10的电子装置，其特征在于：
所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且
所述讯号分布结构的所述至少一个导电层中的导电层是形成在所述种子层上。
12.如权利要求10的电子装置，其特征在于：
所述导电屏蔽构件是无焊料的；
所述导电屏蔽构件被直接地连接至所述讯号分布结构而没有使用焊料；并且
所述导电屏蔽构件被直接地连接至所述电磁干扰屏蔽层而没有使用焊料。
13.如权利要求10的电子装置，其特征在于，所述第一电子组件、所述第二电子组件、所述导电屏蔽构件以及所述囊封材料的每一个的个别的表面是共平面。
14.如权利要求10的电子装置，其特征在于：
所述导电屏蔽构件包含种子层和形成在所述种子层上的导电层；并且
所述导电屏蔽构件的所述导电层的第一侧是垂直地定位在所述第一电子组件和所述第二电子组件的每一个的所述第一侧和第二侧之间。
15.如权利要求10的电子装置，其特征在于，所述电磁干扰屏蔽层覆盖所述囊封材料的横向侧以及所述讯号分布结构的横向侧。
CN201720530684.5U 2017-03-24 2017-05-15 电子装置 Active CN206976325U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/469,008 US10177095B2 (en) 2017-03-24 2017-03-24 Semiconductor device and method of manufacturing thereof
US15/469,008 2017-03-24

Publications (1)

Publication Number Publication Date
CN206976325U true CN206976325U (zh) 2018-02-06

Family

ID=61413030

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710337523.9A Pending CN108630624A (zh) 2017-03-24 2017-05-15 电子装置及其制造方法
CN201720530684.5U Active CN206976325U (zh) 2017-03-24 2017-05-15 电子装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710337523.9A Pending CN108630624A (zh) 2017-03-24 2017-05-15 电子装置及其制造方法

Country Status (4)

Country Link
US (4) US10177095B2 (zh)
KR (2) KR20180108368A (zh)
CN (2) CN108630624A (zh)
TW (3) TW202404024A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630624A (zh) * 2017-03-24 2018-10-09 艾马克科技公司 电子装置及其制造方法
CN110752163A (zh) * 2019-10-23 2020-02-04 杭州见闻录科技有限公司 一种用于通信模块产品的emi屏蔽工艺和通信模块产品
TWI713190B (zh) * 2019-10-25 2020-12-11 矽品精密工業股份有限公司 電子封裝件及其製法
CN112534971A (zh) * 2018-06-22 2021-03-19 铟泰公司 通过使用粘合剂材料防止vippo焊点中的回流后互连失效

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418332B2 (en) * 2017-03-13 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming partition fence and shielding layer around semiconductor components
US10714431B2 (en) * 2017-08-08 2020-07-14 UTAC Headquarters Pte. Ltd. Semiconductor packages with electromagnetic interference shielding
KR102530753B1 (ko) * 2017-08-11 2023-05-10 삼성전자주식회사 전자기파를 차폐하는 반도체 패키지 및 이를 포함하는 전자 시스템
US10424550B2 (en) 2017-12-19 2019-09-24 National Chung Shan Institute Of Science And Technology Multi-band antenna package structure, manufacturing method thereof and communication device
US10276511B1 (en) * 2018-04-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package and manufacturing method thereof
KR20200001102A (ko) * 2018-06-26 2020-01-06 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
KR102146802B1 (ko) * 2018-07-24 2020-08-21 삼성전기주식회사 전자 소자 모듈
US11088082B2 (en) * 2018-08-29 2021-08-10 STATS ChipPAC Pte. Ltd. Semiconductor device with partial EMI shielding and method of making the same
WO2020262457A1 (ja) * 2019-06-27 2020-12-30 株式会社村田製作所 モジュールおよびその製造方法
US11901307B2 (en) * 2020-03-30 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including electromagnetic interference (EMI) shielding and method of manufacture
CN113053866A (zh) * 2020-03-30 2021-06-29 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111627890A (zh) * 2020-06-08 2020-09-04 东莞记忆存储科技有限公司 一种ic电磁屏蔽层接地结构及其加工工艺方法
KR20220017022A (ko) * 2020-08-03 2022-02-11 삼성전자주식회사 반도체 패키지
CN112435965A (zh) * 2020-11-18 2021-03-02 深圳宏芯宇电子股份有限公司 存储卡及其封装方法
US11728280B2 (en) 2021-01-15 2023-08-15 Amkor Technology Singapore Holding Pte. Lid. Semiconductor devices and methods of manufacturing semiconductor devices
CN115472597A (zh) * 2021-06-11 2022-12-13 艾默生环境优化技术(苏州)有限公司 电子装置和使用该电子装置的变频控制系统

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4925024A (en) 1986-02-24 1990-05-15 Hewlett-Packard Company Hermetic high frequency surface mount microelectronic package
US5557142A (en) 1991-02-04 1996-09-17 Motorola, Inc. Shielded semiconductor device package
US5166772A (en) 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
JP2774906B2 (ja) 1992-09-17 1998-07-09 三菱電機株式会社 薄形半導体装置及びその製造方法
JPH0786458A (ja) 1993-09-09 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JPH07231176A (ja) 1994-02-16 1995-08-29 Mitsubishi Electric Corp 混成集積回路装置
US5639989A (en) 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
US5468999A (en) 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
US5614694A (en) 1995-03-31 1997-03-25 Motorola, Inc. One piece open and closable metal RF shield
US5612513A (en) 1995-09-19 1997-03-18 Micron Communications, Inc. Article and method of manufacturing an enclosed electrical circuit using an encapsulant
US5694300A (en) 1996-04-01 1997-12-02 Northrop Grumman Corporation Electromagnetically channelized microwave integrated circuit
US5940271A (en) 1997-05-02 1999-08-17 Lsi Logic Corporation Stiffener with integrated heat sink attachment
US6136131A (en) 1998-06-02 2000-10-24 Instrument Specialties Company, Inc. Method of shielding and obtaining access to a component on a printed circuit board
TW388976B (en) 1998-10-21 2000-05-01 Siliconware Precision Industries Co Ltd Semiconductor package with fully exposed heat sink
US6194655B1 (en) 1999-03-01 2001-02-27 Leader Tech, Inc. Circuit board component shielding enclosure and assembly having opposing covers interfitted with upper and lower portions of enclosure
TW478119B (en) 2000-06-26 2002-03-01 Siliconware Precision Industries Co Ltd Semiconductor package having heat sink which can be anchored on the substrate
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
KR100645755B1 (ko) 2000-11-07 2006-11-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US6777819B2 (en) 2000-12-20 2004-08-17 Siliconware Precision Industries Co., Ltd. Semiconductor package with flash-proof device
TW476147B (en) 2001-02-13 2002-02-11 Siliconware Precision Industries Co Ltd BGA semiconductor packaging with through ventilator heat dissipation structure
US6465280B1 (en) 2001-03-07 2002-10-15 Analog Devices, Inc. In-situ cap and method of fabricating same for an integrated circuit device
TW495943B (en) 2001-04-18 2002-07-21 Siliconware Precision Industries Co Ltd Semiconductor package article with heat sink structure and its manufacture method
US6686649B1 (en) 2001-05-14 2004-02-03 Amkor Technology, Inc. Multi-chip semiconductor package with integral shield and antenna
US6599779B2 (en) 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
US20030067757A1 (en) 2001-10-05 2003-04-10 Richardson Patrick J. Apparatus and method for shielding a device
US6841413B2 (en) 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7030469B2 (en) 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
TWI245389B (en) 2003-10-02 2005-12-11 Siliconware Precision Industries Co Ltd Conductive trace structure and semiconductor package having the conductive trace structure
JP3809168B2 (ja) 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
WO2005099331A1 (ja) 2004-03-30 2005-10-20 Matsushita Electric Industrial Co., Ltd. モジュール部品およびその製造方法
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
JP4453509B2 (ja) 2004-10-05 2010-04-21 パナソニック株式会社 シールドケースを装着された高周波モジュールとこの高周波モジュールを用いた電子機器
US7629674B1 (en) 2004-11-17 2009-12-08 Amkor Technology, Inc. Shielded package having shield fence
US20060208347A1 (en) 2005-03-17 2006-09-21 Kim Kidon Semiconductor device package
US8359739B2 (en) 2007-06-27 2013-01-29 Rf Micro Devices, Inc. Process for manufacturing a module
US7451539B2 (en) 2005-08-08 2008-11-18 Rf Micro Devices, Inc. Method of making a conformal electromagnetic interference shield
US20070163802A1 (en) 2006-01-19 2007-07-19 Triquint Semiconductors, Inc. Electronic package including an electromagnetic shield
KR100714310B1 (ko) 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
US7342303B1 (en) 2006-02-28 2008-03-11 Amkor Technology, Inc. Semiconductor device having RF shielding and method therefor
KR20080078483A (ko) * 2007-02-23 2008-08-27 엘지이노텍 주식회사 전자파 차폐구조를 가지는 ｒｆ통신모듈
US7898066B1 (en) 2007-05-25 2011-03-01 Amkor Technology, Inc. Semiconductor device having EMI shielding and method therefor
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US7745910B1 (en) 2007-07-10 2010-06-29 Amkor Technology, Inc. Semiconductor device having RF shielding and method therefor
US7902644B2 (en) 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation
US7644676B2 (en) 2008-02-11 2010-01-12 Daewoo Shipbuilding & Marine Engineering Co., Ltd. Storage tank containing liquefied natural gas with butane
US8008753B1 (en) 2008-04-22 2011-08-30 Amkor Technology, Inc. System and method to reduce shorting of radio frequency (RF) shielding
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
CN101730377A (zh) 2008-10-29 2010-06-09 鸿富锦精密工业（深圳）有限公司 耦合层及具有该耦合层的印刷电路板
KR101025408B1 (ko) 2008-12-02 2011-03-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그의 제조 방법
US7799602B2 (en) * 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
US8012868B1 (en) 2008-12-15 2011-09-06 Amkor Technology Inc Semiconductor device having EMI shielding and method therefor
US7851894B1 (en) 2008-12-23 2010-12-14 Amkor Technology, Inc. System and method for shielding of package on package (PoP) assemblies
CN102356481A (zh) 2009-01-07 2012-02-15 奥迪欧沃克斯公司 沙漏形花瓶外壳中的全向天线
US8030722B1 (en) 2009-03-04 2011-10-04 Amkor Technology, Inc. Reversible top/bottom MEMS package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8093691B1 (en) * 2009-07-14 2012-01-10 Amkor Technology, Inc. System and method for RF shielding of a semiconductor package
TWI393239B (zh) * 2009-10-16 2013-04-11 Advanced Semiconductor Eng 具有內屏蔽體之封裝結構及其製造方法
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8199518B1 (en) 2010-02-18 2012-06-12 Amkor Technology, Inc. Top feature package and method
US8946886B1 (en) 2010-05-13 2015-02-03 Amkor Technology, Inc. Shielded electronic component package and method
US8105872B2 (en) * 2010-06-02 2012-01-31 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated EMI shielding frame with cavities containing penetrable material over semiconductor die
JP5229276B2 (ja) 2010-06-11 2013-07-03 株式会社村田製作所 回路モジュール
JP2012019091A (ja) 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末
TWI540698B (zh) * 2010-08-02 2016-07-01 日月光半導體製造股份有限公司 半導體封裝件與其製造方法
US9137934B2 (en) 2010-08-18 2015-09-15 Rf Micro Devices, Inc. Compartmentalized shielding of selected components
US20120188727A1 (en) * 2011-01-24 2012-07-26 ADL Engineering Inc. EMI Shielding in a Package Module
US8872312B2 (en) 2011-09-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. EMI package and method for making same
US20140016293A1 (en) 2012-07-13 2014-01-16 Wisol Co., Ltd. High frequency module having surface acoustic wave device and method for manufacturing the same
US9144183B2 (en) 2013-07-31 2015-09-22 Universal Scientific Industrial (Shanghai) Co., Ltd. EMI compartment shielding structure and fabricating method thereof
JP5756500B2 (ja) 2013-08-07 2015-07-29 太陽誘電株式会社 回路モジュール
JP5622906B1 (ja) 2013-08-09 2014-11-12 太陽誘電株式会社 回路モジュールの製造方法
JP5517378B1 (ja) 2013-08-13 2014-06-11 太陽誘電株式会社 回路モジュール
US9153920B2 (en) * 2013-09-12 2015-10-06 Apple Inc. Plug connector having an over-molded contact assembly with a conductive plate between two sets of electrical contacts
JP5576543B1 (ja) 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
US20150108621A1 (en) * 2013-10-17 2015-04-23 Eduard J. Pabst Shielded device packages and related fabrication methods
US9362234B2 (en) * 2014-01-07 2016-06-07 Freescale Semiconductor, Inc. Shielded device packages having antennas and related fabrication methods
US10624214B2 (en) * 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
US10032725B2 (en) * 2015-02-26 2018-07-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10177095B2 (en) * 2017-03-24 2019-01-08 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630624A (zh) * 2017-03-24 2018-10-09 艾马克科技公司 电子装置及其制造方法
CN112534971A (zh) * 2018-06-22 2021-03-19 铟泰公司 通过使用粘合剂材料防止vippo焊点中的回流后互连失效
CN112534971B (zh) * 2018-06-22 2022-02-18 铟泰公司 通过使用粘合剂材料防止vippo焊点中的回流后互连失效
CN110752163A (zh) * 2019-10-23 2020-02-04 杭州见闻录科技有限公司 一种用于通信模块产品的emi屏蔽工艺和通信模块产品
TWI713190B (zh) * 2019-10-25 2020-12-11 矽品精密工業股份有限公司 電子封裝件及其製法

Also Published As

Publication number Publication date
US11063001B2 (en) 2021-07-13
KR20180108368A (ko) 2018-10-04
CN108630624A (zh) 2018-10-09
US10177095B2 (en) 2019-01-08
KR20230116761A (ko) 2023-08-04
TWI755389B (zh) 2022-02-21
US20200176392A1 (en) 2020-06-04
US20180277489A1 (en) 2018-09-27
TW202220157A (zh) 2022-05-16
US20220077074A1 (en) 2022-03-10
TW201836118A (zh) 2018-10-01
TWI817346B (zh) 2023-10-01
TW202404024A (zh) 2024-01-16
US10410973B2 (en) 2019-09-10
US20180342465A1 (en) 2018-11-29

Similar Documents

Publication Publication Date Title
CN206976325U (zh) 电子装置
CN206992089U (zh) 半导体装置
CN102637608B (zh) 半导体器件和形成用于3d fo‑wlcsp的垂直互连结构的方法
CN102810507B (zh) 半导体器件和使用引线框本体形成开口的方法
TWI499030B (zh) 在矽穿孔插入物中形成開放孔穴以包含在晶圓級晶片尺寸模組封裝的半導體晶粒之半導體裝置和方法
TWI538150B (zh) 半導體裝置及形成具有圍繞半導體晶粒之導體材料的電磁干擾防護層之方法
US8018034B2 (en) Semiconductor device and method of forming shielding layer after encapsulation and grounded through interconnect structure
TWI552265B (zh) 形成孔穴於增進互連結構中以縮短晶粒之間訊號路徑之半導體裝置和方法
TWI590347B (zh) 形成圍繞基板之晶粒附接區域之相鄰的通道及屏障材料之半導體裝置及方法以控制向外流之底部填充材料
TWI508202B (zh) 雙重模造晶粒形成於增進互連結構之對邊上之半導體裝置和方法
TWI557872B (zh) 半導體裝置及用於形成具有垂直互連之薄剖面wlcsp於封裝覆蓋區的方法
TWI581345B (zh) 半導體裝置以及形成引線上接合互連用於鑲嵌半導體晶粒在扇出晶圓級晶片規模封裝中之方法
TW201108335A (en) Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US11715703B2 (en) EMI shielding for flip chip package with exposed die backside
CN109755188A (zh) 封装结构及其制造方法
CN107195596B (zh) 半导体装置
TW202404022A (zh) 半導體裝置及形成嵌入式磁性屏蔽的方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant