TWI300618B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TWI300618B
TWI300618B TW94117027A TW94117027A TWI300618B TW I300618 B TWI300618 B TW I300618B TW 94117027 A TW94117027 A TW 94117027A TW 94117027 A TW94117027 A TW 94117027A TW I300618 B TWI300618 B TW I300618B
Authority
TW
Taiwan
Prior art keywords
semiconductor
frequency
semiconductor device
external connection
semiconductor element
Prior art date
Application number
TW94117027A
Other languages
English (en)
Other versions
TW200631064A (en
Inventor
Yoshitaka Aiba
Tetsuya Fujisawa
Yoshiyuki Yoneda
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW200631064A publication Critical patent/TW200631064A/zh
Application granted granted Critical
Publication of TWI300618B publication Critical patent/TWI300618B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

1300618 九、發明說明： 【屬^明戶斤屬彳街^員】 發明領域 . 本發明係關於一種半導體裝置，其中一例如記憶元件 • 5及/或邏輯元件之半導體元件及用來處理高頻率信號的高 頻率半導體元件係安裝在一共用基板上。 H mT 發明背景 籲 《年來且仍持續著對半導體元件-例如電子設備（例 Π)如行動電話）裡的電子組件—之高度積體化以在電子設備 中達成微型化與技術改良有逐漸增加的需求。 —為回應該種需求，已發展出—種在共用載材或封裝裡 容納複數個具有相異功能之半導體元件的半導體裝置（譬 士德兀件及/或遊輯元件，例如微處理器該 15係稱為SiP(系統級封裝）。 • 1㈣，就電子設備而言，用來和外部單元及/或設備通 訊的通訊速度有需要增加。因此，可將—絲處理介於 ' 10 GHzv員▼之南頻率信號的高頻率半導體元件，舉例 來說，如上述般設置在該載材或封裝内。 第1圖k *不安裝基板結構的圖示，該基板係容納〆 包括相當於記憶元件及/或邏輯元件—例如微處理器一之 半導體元件的半導體裝置以及—包括高頻率半導體元件的 半導體裝置。 在例示的例子中，舉例來說，-第-半導體裝置10- 1300618 其包括相當於記憶元件及/或邏輯元件之半導體元件以與 25以及一弟一半導體裝置40 —其包括高頻率半導體穿置 47—係安裝在主機板（電子設備的主要電路基板)55的一側 上。 5 第一半導體裝置10包括固持基板11、安裝在固持基板 11 一側上的半導體元件21與25及設置在固持基板u另一側 上的外部連接端子31。 固持基板11相當於一半導體元件安裝基板，其包括穿 過固持基板11的基底材料12的通孔（充填有傳導材料，但下 1〇文稱為通孔）n、設置於通孔13頂端的電線連接部14與15以 及設置於通孔13底端的連接墊16與π。 半導體元件21係安裝在固持基板丨丨上並包括電極墊 U ’電極墊22鋪由電線23電性連接至固持基板u的電線 連接部14。 15 半導體元件25係安裝在固持基板11上並包括電極塾 26 ’電極塾26係藉由電線28電性連接至㈣基板η的電線 妾415。I‘體元件21與25係沿著電線23與28以樹脂29 來封填。 舉絲說，連接㈣與17_由_成賴或凸塊之 部端子電性連接至設置在主機板分上的墊57或佈線 Ο J7 〇 可=指明的是’在-個例子中’半導體21與25中的一者 ::於邏輯元件(例如微處理器），而半導體21與25中的另 者可相當於記憶元件(例如快閃記憶體）。在此情況下，邏 1300618 輯兀件與記憶元件的相對定位（亦即，哪個半導體元件係置 於另一者上方）可取決於例如晶片尺寸（面積）與需要用來達 成功能的端子數目及個別半導體元件的電路構形之條件來 決定。 ， 弟'一半‘肢元件包括固持基板41、安裝在固持基板 41一側上的高頻率半導體元件47及設置在固持基板41另一 側上的外部連接端子53。 固持基板41相當於一半導體元件安裝基板，其包括穿 過固持基板41的基底材料42的通孔43、設置於通孔43頂端 10的電線連接部44以及設置於通孔43底端的連接墊45。 舉例來說，高頻率半導體元件47(其相當於一適合用來 處理具有超過1 GHz的頻率之高頻率類比信號的半導體元 件）係安裝在固持基板41上並包括藉由電線49電性連接至 固持基板41的電線連接部44之電極塾48。 15 高頻率半導體元件47係沿著電線49以樹脂51來封填。 • 連接塾45係經由塑形成球體或槓體之外部連接端子53連接 至設置在主機板55上的墊58或佈線59。 設置在主機板55—側上的佈線59達成了第一半導體裝 置10與第二半導體元件40之間的電性連接。舉例來說，曰 20本公開專利申請案第2003-h〇〇84號係揭示一種關於如上 述般配置的技術。 為了達成電子設備一例如行動電話一内部的微型化與 技術改良，一處理咼頻率信號的半導體元件係較佳地如上 述般安裝在-和邏輯元件及/或記憶元件共用的基板上，而 1300618 不是設置成分開的半導體裝置。 然而，如熟習此藝者所習知者，高頻率半導體元件很 容易被其他電線及位於高頻率半導體元件附近的半導體元 件的電磁場所影響。 5 舉例來說，在第1圖的例子中，若半導體元件21與25 及高頻率半導體元件47安裝在作為共用固持基板（内插板) 的主機板55上並封填在一起(封裝），則在通過連接至高頻率 半導體元件47之佈線/電線的信號和通過連接至半導體元 件21或25之佈線/電線的信號之間可能會發生干擾，而可能 10 得不到所欲的電特性。 因此，在先前技術中，如第1圖所示，半導體元件21 與25及高頻率半導體元件47係以分開的半導體裝置10與40 分別地安裝在主機板55上。 然而，當多於一個封填（封裝）半導體裝置係如上述般安 15 裝在一片共用固持基板上時，則固持基板的封裝密度會下 降，這是一個對電子設備微型化的障礙。 再者，當除了該等相當於高頻率半導體元件以外的複 數個半導體裝置係分別地形成在固持基板上且試圖嘗試達 到每個半導體裝置的所欲電特性時，則固持基板的設計可 20 能會變得很複雜，而且電子設備的製造成本可能會提高。 而且，在上述結構裡，連接高頻率半導體裝置至另一 半導體裝置（譬如第1圖的佈線59)的電線長度可能相當地 長，故在傳送高頻率信號時可能會產生極大的傳輸損失。 1300618 L名务明内】 發明概要 有鑒於相關領域的一或多項課題，已構想出本發明， 本發明之目的係提供-種具有增多的封裝密度之半㈣裝 5置，其能夠防止高頻率信號的傳輸損失且達成電子設備的 微型化與技術改良。 在本發明的一態樣中，一第一半導體元件與一第二半 導體元件係安裝在一共用固持基板上，故可增力畔導體裝 置的封裝密度。再者，—高頻率電極係設置在固持基板的 1〇 -側上對應於通孔位置的位置，且—外部連接電極係設置 在固持基板另-側上對應於通孔位置的位置，故可減少高 頻率電極和外部連接電極之間的信號傳輪路徑長度並防止 高頻率信號的傳輪損失。 在本發明-較佳具體例中，第二半導體元件係面朝下 15地安裝在固持基板的該一側上。在本具體例的—態樣中， 高頻率電極可連接至固持基板。 在本發明另一較佳具體例中，高頻率電極的中心軸係 位於通孔的圓周内。在本具體例的一態樣中，高頻率電極 係配置為使得其中心軸位於通孔的圓周内，故高頻率電極 20和外孩接电極之間的高頻率信號傳輪可精確地傳導。 在本發明另—較佳具體例中，第一半導體元件係堆疊 在第,半導體元件上。在此具體例的一個態樣中，第一半 元件係在第二半導體元件上方，故可在防止傳送 之问頻率U虎傳輪損失的同時縮小固持基板的尺寸並達成 1300618 半導體裝置的微型化。 《月另佳具體例中，第二半導體元件包括-也1位的錢構件。在本具體例的—態樣中，設為 =的遮蚊構件係設置於第二半導體it件，故可保護 第變*體"°件’使其不受到來自第—半導體元件的雜訊 10 、，本發明另-較佳具體例中，第二半導體元件包括开 成被動7L件的重接線。在本具體例的—態樣中，藉由使用 重接線形成被動林，财須分別地形成被動元件，故习 減/、且件數目及第二半導體元件内所需的安裳空間。异 者，可降低阻抗，故可改善第二半導體元件的電特性。 在本發明另—較佳具體例中，第二半導體 對=線結構，其包括彼此平彳爾份。在本具體例的— 15 -，H科㈣部料重接線結 構％線的串音可被抵消，故可減少雜訊。 ^發明另—較佳具體例中，第二半導體元括一 、組重接線結構，其具有實質上相等的佈線長度。在本
Τι接:樣中，精由設置—組具有Μ上相等的佈線長声 的重接線結構，則可進行錯位時序之調整及最佳化。X 2〇 圖式簡單說明 f1圖係展示一根據先前技術之容納複數個半導體裝 f的女裝基板結構的截面圖； ^ 第2圖係-展示根據本發明第_具體例 構形之截面圖，· ^體衣置 10 1300618 第3圖係一展示其中第2圖的半導體裝置係安裝在安裝 基板上的狀態之截面圖； 第4圖係從底側觀看第2圖之半導體裝置的平面圖； 第5圖係一展示設置在第2圖半導體裝置内之高頻率半 5 導體元件構形的截面圖， 第6圖係一例示設置在一半導體元件内的重接線例示 配置的圖示； 第7圖係一例示高頻率半導體元件的高頻率外部連接 端子呈下列情形之連接關係的圖示，其中高頻率半導體元 10 件的外部連接端子之安裝中心距和固持基板上的外部連接 端子之安裝中心距係相等的； 第8圖係一例示高頻率半導體元件的高頻率外部連接 端子呈下列情形之連接關係的圖示，其中高頻率半導體元 件的外部連接端子之安裝中心距是固持基板上的外部連接 15 端子之安裝中心距的一半（1/2); 第9圖係一例示高頻率半導體元件的高頻率外部連接 端子呈下列情形之連接關係的圖示，其中高頻率半導體元 件的外部連接端子之安裝中心距是固持基板上的外部連接 端子之安裝中心距的k倍(0<k<l); 20 第10圖係一展示不包括導樁之高頻率半導體元件構形 的截面圖； 第11圖係一展示根據本發明第二具體例的半導體裝置 構形之截面圖； 第12圖係一展示根據本發明第三具體例的半導體裝置 11 1300618 構形之截面圖； 第13圖係一展示根據本發明第三具體例之高頻率半導 體元件構形的截面圖； 第Μ圖係-展示不包括導樁之高頻率半導體元件構形 的截面圖； 第15圖係一展不根據本發明第四具體例的半導體裝置 構形之截面圖； 圖； 第16圖係從底側觀看第15圖之半導體裝置的平面 及 10 第17圖係一展示根據本發明第五具體例的半導體裝置 構形之截面圖。 t實施方式3 較佳實施例之詳細說明 在下文中，將參照隨附圖式來說明本發明的較佳具體 15 例。 (第一具體例） 首先，參照第2〜4圖，說明根據本發明第一具體例的半 導體裝置70。 第2圖係展示根據第一具體例之半導體裝置7〇構形的 20 截面圖；第3圖係展示-其中半導體裳置7〇係安裝在安裝基 板上的狀態的截面圖。 第4圖係一從第2圖箭頭A所指方向觀看半導體裝置 的底部平面圖。 要指明的是，在第2圖中，區域B係顯示為對應於上絕 12 1300618 緣膜76的一個區域，其上係安裝有一半導體元件仞丨(下文 稱為‘晶片安裝區域B’）。 根據本具體例，半導體裝置70包括固持基板71、外部 連接端子97與98、相當於一第一半導體元件的半導體元件 5 1〇1與1〇5以及相當於一第二半導體元件的高頻率半導體元 件110。半導體元件1〇1與105及高頻率半導體元件11〇係安 裝在共用固持基板71上且整體被模製樹脂122封填。 模製樹脂122係配置來保護半導體元件ιοί、1〇5與11〇 以及該等的連接電線。在本具體例中，半導體元件1〇1係用 10所謂的面朝上安裝方法經由接合層104安裝在固持基板71 上’且半導體元件105係用面朝上安裝法經由接合層109安 裝在半導體元件101上。 相當於第二半導體元件的高頻率半導體元件11〇係用 所謂的面朝下（覆晶式）安裝方法來安裝在固持基板71上。在 15此情況下，半導體元件11〇的高頻率外部連接端子121係連 接至一設置於穿透固持基板71之通孔81頂端的連接墊87。 要指明的是，在本具體例中，半導體元件1〇1被配置成 尺寸比半導體元件105大。半導體元件1〇1與1〇5可相當於記 憶元件或邏輯元件(譬如微處理器），可視需要或所欲結合該 20寺記憶元件與邏輯元件。由於晶片尺寸與外部連接端子的 =目/配置可取決於各別電子設備所需要的半導體元件功 能與容量而有所改變，故記憶元件與邏輯元件的相對定位 可根據各鄕定電子設備來決定（亦即，記憶元件或邏輯元 件备中的哪一者係欲置於另一者上方的決定係根據各別特 13 !3〇〇618 定電子設備而定）。 高頻率半導體元件11G係相當於處理高頻率信號—例 如高頻率類比信號—的半導體元件。 固持基板71包括複數個穿過固持基板之基底材料 5的通孔73。在固持基板71的頂表面（亦即，半導體安裝表面) 上’係設置有電性連接至通孔73的上佈線75、覆蓋上佈線 75的上絕緣層76以及穿過上絕緣層％的上通㈣。在上絕 緣層76上方’係設置有電性連接至上通孔π的電線連接部 83與 84。 10 在固持基板71的下表面（亦即，外部連接端子安裝表面) 係设置有電性連接至通孔73的下佈線88、覆蓋下佈線88的 下絕緣層89以及穿過下絕緣層89的下通孔91。在下絕緣層 89上係設置有電性連接至下通孔91的連接墊卯。再者，防 焊層96係設置在下絕緣層89的底表面區域（對應於未設置 15 連接墊93的區域)上。 而且，本具體例中係設置有一穿過上絕緣膜76、基底 材料72和下絕緣膜89之多層結構的通孔81。通孔81係配置 成和高頻率半導體元件110的高頻率外部連接端子121連 接。 2〇 根據本具體例，基底材料72係相當於一由樹脂或陶兗 材料所製成的絕緣片/板。 上佈線75係設置在基底材料72的上表面72A上以連接 至通孔73，由樹脂層所製成的上絕緣層76係設置以覆蓋上 佈線75。 14 1300618 上通孔78的一端連接至上佈線75，而另一端則連接至 電線連接部83、84、佈線85或連接墊86。 通孔81係設置在一對應於高頻率半導體元件ιι〇之高 頻率外部連接端子121位置的位置。 5 於固持基板71的一側(上側），電線連接部83與84係設置 在上絕緣層76上以電性連接至通孔78。電線連接部83係經 由電線103連接至半導體元件1〇1的電極墊102。電線連接部 84則經由電線108壤接至半導體元件1〇5的電極塾觸。 佈線8 5係設置在上絕緣層7 6上以電性連接至一對應的 10通孔78。被配置用來處理除了高頻率信號以外的信號之高 頻率半導體元件ηα的外部連接端子⑽係連接至佈線85。 再者，半導體元件應的電極墊1Q6係經由電線108連接至佈 線85，故可達成半導體元件1G5與高頻率半導體元件則之 ;的電性連接。 15 連接祕似置於上絕緣㈣上的元件妓表面之部 分’其中高頻率半導體元件110係面朝下地(覆晶式)安裝。 連接塾86係連接至高頻率半導體元件1_外部連接端子 ⑽，其係配置用來處理除了高解錢以外的信號並連接 至顧塾86的一側。再者’連接墊86的另一側係連接至通 迷接墊87係設置在上絕余 a…丄，从災丹—側連 舰81的一端81A且另-側直接地連接至以面朝下（覆 安裳的高解半導體元件11G之高解外料接端刊 在固持基板71的另-側（下側）係設置有電性連接 15 1300618 孔73的下佈線88以及由樹脂所製成並覆蓋下佈線88的下絕 緣層89。设置在下絕緣層89之絲面上的連接塾93係經由 下通孔91電性連接至下佈線88。 再者，要指明的是，連接墊95係設置在通孔81的底端。 5 纟連接墊93與95的底表面上係設置有相當於焊球的外 部連接端子97與98。 覆盍下絕緣層89底表面區域的防焊層％係設置在連接 塾93與95周圍以防止外部連接端子9?與财此接觸。 如第3圖所示，具有如上述般結構之半導體裝置7〇係經 1〇由外部連接端子97與98來電性連接至設置在安裝基板125 上的電極墊/佈線127。以此方式，可達成在半導體元件 101、105、高頻率半導體元件110和安裝基板125之間包括 高頻率信號之信號傳輸。 在根據本具體例的半導體裝置70中，半導體元件101、 15 1〇5與高頻率半導體元件no係安裝在一共用固持基板71 上，藉此，可減少佈線85的長度，故可降低傳輸於半導體 凡件105和高頻率半導體元件11〇之間的高頻率信號之傳輸 損失。 再者，根據本具體例，高頻率半導體元件11〇的高頻率 20外部連接端子121係連接至連接墊87,連接墊95係經由通孔 81連接至連接墊87，而設置在連接墊95上的外部連接端子 98則連接至安裝基板125之電極墊/佈線127。以此方式，可 達成高頻率半導體元件110和安裝基板125之間的高頻率信 號傳輸（需高速傳輸之信號的傳輸）。 16 1300618 如第4圖所示，根據本具體例，於半導體裝置7〇之固持 基板71的底側，外部連接端子97與98係配置成矩陣狀，而 且用來處理高頻率信號的四個外部連接端子98係配置於外 部連接端子排列的最外側位置，所以外部連接端子卯可容 5 易地連接至外部電路或設備。 要指明的是，在外部連接端子97與98排列中的安裝中 心距係δ又成以標準化規格為基礎的預定值。 在下文中’茶照第5圖說明高頻率半導體元件ιι〇的結 構。 10 帛5圖係展示高解半導體元件110如上述般面朝下地 (覆晶式)安裝在固持基板71上之狀態的截面圖。 如本圖所示，高頻率半導體元件110包括—舉例來說— 員率7L件m、重接線、110、圓柱狀電極（導捲⑽、 模製樹脂U9、外部連接端子12G及高頻料部連接端子 面頻率元件m相當於石夕⑸)半導體元件，其包括達成 用來處理—舉例來說—高頻率類比信號之電子電路的功能 凡件。高頻率元件⑴包括以習知晶圓製程形成在石夕基板— 20 電極墊112與113以及—覆蓋碎基板並露出電極塾 13的絕緣層114。要—是，達成電子電路之諸士 電晶體與電阻器等功能元件並未展示於本圖式卜如 電極塾Π2相當於-用來傳輸高頻率信號的電極塾 :方面’電極侧目當於一連接至用於處理 號的電源線、接地線或佈線的電極塾—舉例來說。、…。 17 1300618 絕緣層114相當於所謂的被動層且，舉例來說，可由氮 化矽(SiN)膜製成。 重接線115係沿著絕緣層114延伸且其一端係連接至電 極墊112。在另一端，重接線115係經由圓柱狀電極（導樁 5 電性連接至高頻率外部連接端子121。 重接線116係沿著絕緣層114延伸且其一端係連，接至電 極墊113。在另一端，重接線116係電性連接至外部連接端 子 120 〇 根據本具體例，重接線115與116係由銅(Cu)所製且被 10配置以達成高頻率外部連接端子121或外部連接端子12〇的 女裳位置之调整及周邊電路元件的最佳化（阻抗匹配）。 第6圖係展示在一半導體元件中重接線的例示配置之 圖示。 要指明的是，展示於第6圖中的半導體元件構形並不需 15要相符於第5圖所示的高頻率半導體元件11〇的構形。然 而，展示於第6圖中相同於該等展示於第5圖中的組件係以 相同符號命名。 在第6圖之例示實施例中，重接龠124八、lMB與124C 係具實質上相同的佈線長度並構成一組重接線。 2〇 重接線124A、124B與124C的一側係連接至rtt鄰電極墊 113，另一側則經由導樁（未顯示）電性連接至外部連接端子 120。要指明的是，重接線124B係配置為沿著一繞行路徑延 伸，而不是走最短路徑，故重接線124B可具有和重接線 124A與124C所具者實質上相同的佈線長度。 18 13〇〇618 藉由將毗鄰電極墊113配置成連接至具有實質上相同 佈線長度的重接線124A、124]8與124(：，可達成錯位時序的 調整及最佳化。 再者，在第6圖中，重接線125A與125B構成一對重接 、Ί 其包括彼此平行的部份。 重接線125Α與125Β的一側連接至電極墊113(其連接至 电子甩路的差動電路單元），且另一側係經由導樁（未顯示） 電性連接至外部連接端子12〇。藉由將連接至差動電路單元 的一對重接線的至少一部份配置成彼此平行，則可減少雜 10訊。 而且，在第6圖中，重接線126係呈螺旋狀地配置以圍 繞電極墊112並形成一電感器，其相當於一被動元件。 重接線126的一側係連接至電極墊112，且另一側係經 由導樁(未顯示）電性連接至高頻率外部連接端子121。 藉由使用重接線126形成一電感器，則不須另外設置一 例如電感器之被動元件，可減少組件數目及安裝面積。 再者，藉由將被動元件配置為靠近半導體元件的電 極’可減少阻抗並可增進電特性。 要指明的是，在第5圖的高頻率半導體元件11〇中，重 2〇接線115、116與外部連接端子120、121係以設置在重接線 115與116上的圓柱狀電極118而彼此電性/物理性連接。 藉由如上述般在重接線115與116上設置圓柱狀電極 118，重接線115與116可被模製樹脂119封填。可配置模製 树月曰119來保護重接線115、116與圓柱狀電極ng，舉例來 19 1300618 說，該等可由銅(Cu)製成。 外部連接端子120與121可相當於—舉例來說—由無鉛 焊球所製成的凸塊。 再回頭參照第2與3圖，根據本具體例，當高頻率半導 5體元件110係面朝下地（覆晶式）安裝在固持基板71上時，高 頻率外部連接端子12ι係連接至設置在穿過固持基板7iZ 通孔81的一端81A的連接墊87。 以此方式，高頻率半導體元件11〇的高頻率外部連接端 子121可經由連接墊87、通孔81與連接墊％電性連接至外部 10 連接端子98。 在該種配置内，可減少經由通孔81用來達成高頻率外 部連接端？ U1與外料接端？98之_性連接的連接距 離，故可降低在傳輸高頻率信號時的傳輸損失。 再者，由於高頻率外部連接端子m及連接塾8?均不是 15配置為沿著固持基板71延#，因此可減少半導體元件ι〇ι盘 半導體元件105之間相互干擾的發生。 要私月的疋在外部連接端子U0與高頻率外部連接端 子121排列中的安裝中心距係配置為設成以標準化規格為 基礎的預定值。 20 在下文中，參照第7〜9圖說明高頻率外部連接端子121 與連接墊87之間的連接關係。 首先，參照第7圖，高頻率外部連接端子121與連接塾 87之間的連接係以下列情形來說明，其中高解半導體元 件no的外料接端子12G與121之安裝中㈣叫固持基 20 1300618 板71上的外部連接端子97與98之安裝中心距打係相等的 (亦即P1=P2)。 要指明的是，在第7圖中，高頻率外部連接端子121的 中心軸係以c來表示（下文稱為‘中心軸c，），通孔81的外圓周 5係以E表示（下文稱為‘圓周以），高頻率半導體元件110的外 部連接端子120與121之安裝中心距係以P1表示（下文稱為 女裝中〜距P1 )，设置在固持基板71上的外部連接端子97 與98之安裝中心距係以p2表示（下文稱為‘安裝中心距 p2’），且通孔81的直徑係以R1表示（下文稱為‘直徑Rr)。 1〇 如第7圖所示，當P1==P2時，高頻率半導體元件110之高 ^員率外σ卩連接^子121係以使得通孔的中心軸可實質上和 Γ7 ^員率外部連接端子121的中心軸重疊的方式經由連接墊 87被置於一對應於通孔81端部81A位置的位置。以此方式安 置的呵頻率外部連接端子121之後連接至連接墊87。 要拍明的是，在將高頻率外部連接端子121連接至連接 墊87陪，同頻率外部連接端子121的中心軸c係較佳地配置 成位於通孔81的圓周E内側。 接下來，參照第8與9圖，高頻率外部連接端子121與連 2接墊87之間的例示連接係以下列情形來說明，其中高頻率 0半導體tl件110的外部連接端子12〇與121之安裝中心距ρι 和固持基板71上的外部連接端子97與％之安裝中心距η係 相異的。 第8圖例不咼頻率外部連接端子121呈下列情形的連接 關係，其中高頻率半導體元件110的外部連接端子12〇與121 21 1300618 之安衣中心距P1是固持基板71上的外部連接端子97與卯之 安裝中心距P2的-半（1/2)。第9圖例示高頻率外部連接端子 121呈下麟形的連接關係，其巾高頻率半導體元件則的 外部連接端子120與121之安裝中心距P1是固持基板71上的 5外。卩連接端子97與98之安裝中心距P2的k倍(〇<k<l)。 要指明的是，在第8與9圖中，相同於該等展示於第7 圖中者之組件係定為拥符號。在第8圖巾，外部連接端子 120的中心軸係以C，表示。在第9圖中，通孔81的直徑係以 ‘R2’表示（下文稱為‘直徑R2，），通孔81的外圓周係以f表示 10 (下文稱為‘圓周F，）。 如第8圖所示，當P1=(P2/2)時，外部連接端子12〇係設 置在兩個高頻率外部連接端子121中間，故高頻率外部連接 端子121之間的距離可設為Ρ1χ2=ρ2，且高頻率外部連接端 子121可經由連接墊87配置在一對應於通孔81的端部“八位 15 置的位置。 要私明的是，在將高頻率外部連接端子121連接至連接 墊87時，高頻率外部連接端子121的中心軸c係較佳地配置 成位於通孔81的圓周E内側。 如第9圖所示，當Pi=kxP2(〇<k<1)時且當通孔81的直徑 20被設成R1時，則高頻率外部連接端子121不能連接至對應於 通孔81的端部81A位置的位置，通孔81的直徑被加寬成 R2(R2>R1)以便能讓高頻率外部連接端子121可配置於對應 於通孔81的端部81A位置的位置。以此方式安置的高頻率外 部連接端子121係連接至設置在通孔81的端部81A上的連接 22 1300618 藉由將設置在固持基板71之通孔81的直徑加寬，高頻 率外部連接端子121可被安置成面對通孔81的端部—，而 毋而改^料半導體元件UG之外料接端子⑽與⑵ 的安裝中心距P1。 以此方式，可達成高頻率信號在高頻率外部連接端子 121與外料接端子98之_精確傳輸，Μ會造成高頻率 半導體兀件110的高頻率特性變差。 10 要指明的是，在將高頻率外部連接端子121連接至連接 墊87時，高頻率外部連接端子121的中心轴c係較佳地配置 成位於通孔81的圓周F内側。 15 20 藉由如上述般以高頻率外部連接端刊21的中心轴c位 於通孔81圓周E/F内側的方式將高頻率外部連接端子⑵連 接至連接塾8?’則可減少傳輸於高頻率外部連接端子⑵和 外料接端子98之間的高頻率信號的傳輸損失。 、第1〇圖係一展示不包括圓柱狀電極（導樁)之高頻率半 導體疋件130構形的圖示。要指明的是，在本圖中相同於 該等展示於第5圖中者之組件係定為相同符號。 、 在第1〇圖的高頻率半導體元件130中，外部連接端子 120與121係直接設置在重接 I»耘壯命比上，而不是設置在 ” )上。在本實施例中，由—舉例來說—有機 緣樹脂所製成的樹脂】3 i係設置來覆蓋絕緣層U 4。 :上:述’根據—具體例’一個不包括‘柱狀電極的 丰¥肢7L件可用作為高頻率半導體元件。 23 1300618 要指明的是，第6圖中所展示的重接線構形一例如重接 線 124A、124B、124C、125A、125B 與 126—可視需要或所 欲設置於高頻率半導體元件130内。 在下文中，說明製造半導體裝置70的方法步驟。 5 首先，根據運用半導體裝置70的電子設備所需要的功 能挑選作為半導體元件1〇1、1〇5與高頻率半導體元件110的 適宜種類半導體元件。舉例來說，可從記憶元件及/或邏輯 元件（例如微處理器）中挑選適宜的半導體元件作為半導體 元件101與105且一具有處理類比信號功能的半導體元件可 10 被挑選作為高頻率半導體元件110。 再者，固持基板71係根據電子設備的結構以及半導體 元件的端子結構/配置來形成。要指明的是，此時通孔81係 形成在固持基板71上對應於高頻率半導體元件1丨〇之高頻 率外部連接端子121安裝位置的位置。 15 之後，在固持基板71的一側(上側）上，係安裝有半導體 元件ίο卜105與高頻率半導體元件n〇。 半導體元件101係經由接合層104以面朝上安裝法接合 至固持基板71上，且半導體元件105係經由接合層1〇9以面 朝上安裝法接合至半導體元件1〇1上。 高頻率半導體元件110係經由面朝下（覆晶式）安裝法安 裝在固持基板71上。此時，高頻率外部連接端子121係配置 於對應於通孔81位置的位置並連接至對應的連接墊们。 半導體元件101與105的電極墊係經由相應的電線ι〇3 與108¾性連接至設置在固持基板71上表面上的電極墊。 24 1300618 之後半V體元件i〇卜1〇5與高頻率半導體元件11〇被 模製樹脂122沿著電線1〇3與1〇8封填。 之後，外部連接端子97與98係設置於形成在固持基板 71另一側（下側）上的連接墊93。 才較；4用方法，藉由根據如上述般的製造方法來製 造半導體裝置70可有助於在固持基板上半導體元件的高密 度封裝，且考慮到設計與製造半導體裝置所需的時間以及 製造成本，亦可有助於高頻率半導體元件110的最佳化。 再者’可減少傳輸於高頻率外部連接端子121與外部連 1〇接端子98之間的高頻率信號的傳輸損失。 (第二具體例） 在下文中，一根據本發明第二具體例的半導體裝置135 係參照第11圖來說明。要指明的是，根據本具體例之半導 體裝置135的特徵在於提供一覆蓋高頻率半導體元件的遮 15 蔽元件。 在第11圖中，半導體裝置135内相同於第一具體例之半 導體裝置70組件的組件係以相同符號命名。 如第11圖所示，半導體裝置135包括固持基板71、外部 連接端子97、98、半導體元件ιοί、1〇5、高頻率半導體元 20件110以及覆蓋高頻率半導體元件110的遮蔽元件136。 半導體元件101、105與覆蓋高頻率半導體元件11〇的遮 蔽元件136被模製樹脂122沿著電線103與108蓋住。 在本實施例中，覆蓋高頻率半導體元件11〇的遮蔽元件 136係電性連接至設置在固持基板71上的接地端（未顯示）。 25 1300618 要指明的是，舉例來說，可使用铭(A1)或鎳黃銅（銅 [Cu]-鎳[Ni]-鋅[Zn]合金)作為遮蔽元件丨36的材料。 藉由δ又置覆盍尚頻率半導體元件11〇的遮蔽元件， 可降低或避免半導體元件101、105與高頻率半導體元件11〇 之間的相互干擾。 (第三具體例） 在下文中，一根據本發明第三具體例的半導體裝置 係參照第12與13圖來說明。 第12圖係一展示根據本具體例之半導體裝置14〇構形 1〇的截面圖。第13圖係展示第12圖中半導體裝置14〇的高頻率 半導體元件145構形的放大截面圖。要指明的是，根據本具 體例之半導體裝置140的特徵在於其包括一安裝在高頻率 半‘體元件145的重接線形成表面上的電容元件。 要才曰明的疋，在弟12與13圖中，相同於該等根據第一 15與第二具體例之半導體裝置的組件之組件係以相同符號命 名。 參照第12圖，根據本具體例之半導體裝置14〇包括固持 基板71、外部連接端子97、98、半導體元件1〇1、1〇5、高 頻率半導體元件145以及模製樹脂122，該樹脂係設置在固 20持基板71的一側上以覆蓋半導體元件101、105與高頻率半 導體元件145。 參照第13圖，高頻率半導體元件145包括在一側上形成 有絕緣層114的高頻率元件111、設置在絕緣層114上的重接 線115與116、設置在重接線115、116上的圓柱狀電極（導 26 1300618 樁）151〜153以及設置在圓柱狀電極151〜153頂端部份的外 部連接端子120、121。再者，高頻率半導體元件145包括電 容元件146，其包括形成在重接線116上的介電層147及形成 在介電層147上的重接線層148。 5 重接線115、I16、電容元件146與圓柱狀電極151〜153 係被模製樹脂119蓋住。 要指明的是，重接線115與116可視需要或所欲包括第6 圖中所述的重接線124A、124B、124C、125A、125B及/或 126。 10 藉由在高頻率半導體元件145上設置電容元件146，舉 例來說，作為電感器的重接線126及電容元件146可相對容 易地結合以形成濾波器，因此可增進高頻率半導體元件145 的高頻率特性。 要指明的是，圓柱狀電極（導樁）151的一端係連接至高 15頻率元件111的重接線115，同時其另一端151A則從模製樹 脂119路出’而外部連接端子121係設置於此端部i5ia。 圓柱狀電極152的一端係連接至重接線ιι6，同時其另 一立而152A則攸模製樹脂119露出’而外部連接端子12〇係設 置於此端部152A。 20 圓柱狀電極153的一端係連接至重接線148，同時其另 一立而153A則攸模製樹脂119露出，而外部連接端子12〇係設 置於此纟而部153A。要指明的是，圓柱狀電極151〜153的端部 151A〜153A係配置為位於實質上相同的平面上。 藉由在重接線115、Π6與148上設置圓柱狀電極 27 1300618 m l53，重接政us费電容元我丨46,被模製樹脂Μ封 真舉例來。兑’其可由來壓模法來製模。要指明的是，圓 柱狀電極151〜153可由—舉例來說一銅(Cu)來製造。 第14圖係展示一相當於第13圖高頻率半導體元件145 5的變化實施例之高頻率半導體元件155構形的圖示。 要指明的是，根據本實施例之高頻率半導體元件155 並不包括圓柱狀電極（導樁）。在第14圖中，才目同於該等展示 於第13圖t的組件之組件係以彳目同符號來命名。 第14圖之高頻率半導體元件155包括在一側上形成有 10絕緣層114的半導體元件111、設置在絕緣層114上的重接線 115與116、設置在重接線115與116上的通孔156以及設置在 通孔156—側的外部連接端子。 再者，咼頻率半導體元件155包括由設置在重接線 與116上的介電層147及設置在介電層147上的重接線層148 15所开》成的電容元件146。在本實施例中，外部連接端子120 係直接設置在作為電容元件146之一電極的重接線層148 上。 重接線115、116、電容元件146與通孔156係被模製樹 脂157所覆蓋，且一例如防焊層的絕緣層158係設置在模製 20樹脂157的一表面上以保護重接線148的表面部份。 要指明的是，重接線115與116可視需要或所欲包括第6 圖之重接線 124A、124B、124C、125A、125B及/或 126。 根據一具體例，如上所述的高頻率半導體元件155可取 代高頻率半導體元件145使用於半導體裝置14〇内，以達成 28 13〇〇618 本發明的一或多個功效及優點。 (第四具體例） • 在下文中，一根據本發明第四具體例的半導體裝置160 係參照第15與16圖來說明。 . 5 ^ 弟15圖係展示根據本具體例之半導體裝置160構形的 戴面圖。第16圖係-從底側觀看半導體裝置16〇的固持基板 71之平面圖（從第15圖的箭頭α所指方向）。 • 根據本具體例之半導體裝置160的特徵在於包括一高 忉頻率半導體元件的複數個半導體元件係配置成層狀(堆疊 狀)結構，以安裝在固持基板71的一側上。 4要指明的是，在第15與關中，相同於該等展示於先 前所述的具體例中的半導體裝置組件之組件係以相同符號 來命名。 在本實施例中，半導體裝置160的固持基板71包括一基 1 ^5 ^ 底材料72以及穿過基底材料72的複數個通孔乃。在基底材 φ 料72相當於半導體元件安裝表面的一側（上側）上，係設置有 包丨生連接至通孔73的上佈線75、覆蓋上佈線75的上絕緣層 76以及牙過上纟巴緣層％的上通孔π。而且，電性連接至通 孔78的電線連接部83、84與佈線％、恥係設置在上絕緣層 20 76上。 在基底材料72相當於外部連接端子安裝表面的另一側 (下側）上，係設置有電性連接至通孔73的下佈線88、覆蓋下 佈線88的下絕緣層89、穿過下絕緣層的的下通孔％以及電 性連接至下通孔91的連接墊。再者，配置成圍繞連接墊％ 29 1300618 的防焊層96係設置在下絕緣層89上。 再者，穿過包括基底材料72、上絕緣層76與下絕緣層 89之層狀結構的通孔81係設置於一對應於高頻率半導體元 件110安裝位置的位置。 5 根據本具體例，高頻率半導體元件110係面朝下地安裝 在固持基板71—側（上側）上的中心部分附近，外部連接端子 120與121則直接連接至電線85與連接墊87。 再者，一半導體元件101係經由接合層1〇4安裝在高頻 率半導體元件110的上表面上，且一半導體元件1〇5係經由 10接合層1〇9安裝在半導體元件101的上表面上。以此方式， 複數個半導體元件11〇、1〇1與1〇5係配置成一層狀(堆疊狀） 結構’以安裝在固持基板71上。 要指明的是，藉由在高頻率外部連接端子連接至一對 應連接墊87時將高頻率外部連接端子121的中心軸配置為 15位於通孔81直徑（圓周）或通孔⑽斤佔區域的内部，則可減少 用來傳輸高頻率信號的傳輸路徑長度，並可減少傳輸於高 頻率外部連接端子m與外料接端子98之_的 號的傳輸損失。 、 再者，在本實施例中，半導體元件101的電極墊102係 20 =由電線1〇3來電性連接至設置在固持基板上的電線連接 ,命’、佈泉85。半導體元件105的電極墊106係經由電線108 λ 連接至°又置在固持基板71上的電線連接部84。 要指明的是，電線連接〒3與佈線_安置於電線連 Ο的内部，以促進半導體元件1〇1與1〇5之電線連接。 30 1300618 設置在固持基板71—側上的半導體元件ιοί、i〇5與高 頻率半導體元件1係被模製樹脂122沿著電線103與108封 填。 藉由將半導體元件101與105堆疊在高頻率半導體元件 5 11〇上並將堆疊的半導體元件安裝在固持基板71上，可縮小 固持基板71的尺寸，故可達成半導體裝置16〇的微型化。 要指明的是，在一具體例中，可使用第1〇圖的高頻率 半導體元件130來替代半導體裝置16〇中的高頻率半導體元 件 110。 10 再者，要指明的是，包括電容元件146的高頻率半導體 兀件145或155可視f要或所欲使用在半導體裝置副中。藉 由使用包括電容兀件U6的高頻率半導體元件M5或155，舉 例來說，作I電感器的重接線126及電容元件146可相對容 易地結合以形成濾波器，因此可增進半導體裝置職勺高頻 15 率特性。 (第五具體例） 在下文中，—根據本發明第五具體例的半導體裝置165 係參照第17圖來說明。 20 根據本具體例之半導體裝置165的特徵係在於包括一 l敝兀件166纟覆盒向頻率半導體元件的高頻率元件 111要彳θ明的疋，在第17圖中，相同於料展示於第Μ圖 中之組件的組件係以相同符號來命名。 在根據本具體例的半導體裝置165中高鮮 -其係面朝下地(覆晶式)安裝且經由電細與i2i電性連 31 1300618 接至佈線85、86與連接墊87 —係被遮蔽元件166所覆蓋，且 半‘體元件101係安裝在遮蔽元件166上。 根據本具體例，遮蔽元件166係覆蓋高頻率元件ln且 係電性連接至一設置於固持基板71的接地端（未顯示）。要指 5明的是，可使用一舉例來說—鋁(A1)或鎳黃銅（亦即銅[Cu]- 鎳[Νι]-鋅[Zn]合金)作為遮蔽元件166的材料，如同本發明 之第二具體例。 藉由設置覆蓋高頻率半導體元件lu的遮蔽元件166， 可降低或避免半導體元件101、1〇5與高頻率半導體元件m 10 之間的相互干擾。 要指明的是，本發明並不侷限於上述的特定具體例， 可在不逸離本發明之範疇下進行更動與變化。 舉例來說’在上述具體例中，為高頻率半導體元件之 高頻率電極（高頻率外部連接端子）所設置的通孔係配置成 15 -個從固持基板一側延伸至固持基板另一側的通孔。然 而，本發明並不限於該種配置且其他具體例係可能的，其 中咼頻率電極的通孔可在縱向（即在固持基板的深度方向） 被劃分成多個區段，而電性連接可經由—舉例來說一設置 在劃分區段之間的佈線層或電極墊來達成。在此情況下， 2〇在垂直方向—相對於通孔的縱向—可能會發生位置偏差。 於此，對高頻率信號傳輸的影響會隨著通孔區段間的位置 偏差減少（亦即，當通孔的相互一致部份的面積增加時）而成 比例降低。 本申請案係以2005年2月18日提出申請之曰本專利申 32 1300618 請案第2005-042872號為基礎並主張該較早申請日之利 益，其整體内容係以參照方式併入本案。 L圖式簡單說明3 第1圖係展示一根據先前技術之容納複數個半導體裝 5 置的安裝基板結構的截面圖； 第2圖係一展示根據本發明第一具體例的半導體裝置 構形之截面圖； 第3圖係一展示其中第2圖的半導體裝置係安裝在安裝 基板上的狀態之截面圖； 10 第4圖係從底側觀看第2圖之半導體裝置的平面圖； 第5圖係一展示設置在第2圖半導體裝置内之高頻率半 導體元件構形的截面圖； 第6圖係一例示設置在一半導體元件内的重接線例示 配置的圖示； 15 第7圖係一例示高頻率半導體元件的高頻率外部連接 端子呈下列情形之連接關係的圖示，其中高頻率半導體元 件的外部連接端子之安裝中心距和固持基板上的外部連接 端子之安裝中心距係相等的； 第8圖係一例示高頻率半導體元件的高頻率外部連接 20 端子呈下列情形之連接關係的圖示，其中高頻率半導體元 件的外部連接端子之安裝中心距是固持基板上的外部連接 端子之安裝中心距的一半（1/2); 第9圖係一例示高頻率半導體元件的高頻率外部連接 端子呈下列情形之連接關係的圖示，其中高頻率半導體元 33 1300618 件的外部連接端子之安裝中心距是固持基板上的外部連接 端子之安裝中心距的k倍(0<k<l); 第10圖係一展示不包括導樁之高頻率半導體元件構形 的截面圖； 5 第11圖係一展示根據本發明第二具體例的半導體裝置 構形之截面圖； 第12圖係一展示根據本發明第三具體例的半導體装置 構形之截面圖， 第13圖係一展示根據本發明第三具體例之高頻率半導 10 體元件構形的截面圖； 第14圖係一展不不包括導橋之南頻率半導體元件構形 的截面圖， 第15圖係一展示根據本發明第四具體例的半導體裝置 構形之截面圖； 15 第16圖係從底側觀看第15圖之半導體裝置的平面圖； 及
第17圖係一展示根據本發明第五具體例的半導體裝置 構形之截面圖。 【主要元件符號說明】 10…第一半導體裝置 15···電線連接部 11…固持基板 12.. .基底材料 13.. .通孔 14.. .電線連接部 16.. .連接墊 17.. .連接墊 21…半導體元件 22.. .電極墊 34
1300618 23.. .電線 25.. .半導體元件 26.. .電極墊 28.. .電線 29.. .樹脂 31.. .外部連接端子 40.. .第二半導體裝置 41…固持基板 42.. .基底材料 43.. .通孔 44.. .電線連接部 45.. .連接墊 47.. .高頻率半導體裝置 48.. .電極墊 49.. .電線 51.. .樹脂 53.. .外部連接端子 55.. .主機板 57…墊 58···墊 59.. .佈線 70.. .半導體裝置 71…固持基板 72.. .基底材料 7 2 A...上表面 73.. .通孔 75.. .上佈線 76.. .上絕緣層 78.. .上通孔 81.. .通孔 81A...通孔頂端 81B...通孔底端 83.. .電線連接部 84.. .電線連接部 85.. .佈線 86.. .連接墊 87.. .連接墊 88.. .下佈線 89.. .下絕緣層 91.. .下通孔 93.. .連接墊 95.. .連接墊 96.. .防焊層 97.. .外部連接端子 98.. .外部連接端子 101…半導體元件 102.. .電極墊 103.. .電線 35 1300618 104.. ·接合層 105···半導體元件 106···電極墊 108···電線 109· ··接合層 110···高頻率半導體元件 111···高頻率元件 112··.電極墊 113…電極塾 114· ··絕緣層 115…重接線 116…重接線 118···導樁 119…樹脂 120…外部連接端子/電極 121…外部連接端子/電極 122…樹脂 124A···重接線 124B···重接線 124C···重接線 125…安裝基板 125A.··重接線 125B···重接線 126.. .重接線 127…佈線 130···鬲頻率半導體元件 131···樹脂 135…半導體裝置 136···遮蔽元件 140··.半導體裝置 145···高頻率半導體元件 146···電容元件 147···介電層 148··.重接線層 151···圓柱狀電極 151A···圓柱狀電極的端部 152···圓柱狀電極 152A· · ·圓柱狀電極的端部 153···圓柱狀電極 153A···圓柱狀電極的端部 155···南頻率半導體元件 156…通孔 157…樹脂 158··.絕緣層 160…半導體裝置 165…半導體裝置 166·.·遮蔽元件 C...中心軸 36 1300618 c，···中心軸 E. ..圓周 F. ..圓周 PI…安裝間距 P2…安裝間距 R1...直徑 R2...直徑
37

Claims (1)

13006 94117027號專利申請案~申請專利範圍修正本 97.05.30
、申請專利範圍： 97年X月 > 曰修(交 一種半導體裝置，其包含： ~一一一一一一 一固持基板； 一第一半導體元件，其係安裝在固持基板的一側 上； 一包括一高頻率電極的第二半導體元件，其安裝在 固持基板的該一側上； 一通孔，其係相對於該高頻率電極設置於固持基 板；以及 一外部連接電極，其係相對於通孔設置在固持基板 的另一側上； 其中該第一半導體元件不具高頻率電極；且 其中該第二半導體元件包括形成被動元件的重接 線。 15
20
2. 如申請專利範圍第1項之半導體裝置，其中該第二半導 體元件係面朝下地安裝在固持基板的該一側上。 3. 如申請專利範圍第1項之半導體裝置，其中高頻率電極 的中心軸係位於通孔的圓周之内。 4. 如申請專利範圍第1項之半導體裝置，其中該第一半導 體元件係堆疊在第二半導體元件上。 5. 如申請專利範圍第1項之半導體裝置，其中該第二半導 體元件包括一設成接地電位的遮蔽元件。 6.如申請專利範圍第1項之半導體裝置，其中該第二半導 體元件包括一對重接線結構，其包括彼此平行的部份。 38 1300618 7·如申請專利範圍第1項之半導體裝置，其中第二半導體 元件包括一組重接線結構，其具有實質上相等的佈線長 度。
39
TW94117027A 2005-02-18 2005-05-25 Semiconductor device TWI300618B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005042872A JP4185499B2 (ja) 2005-02-18 2005-02-18 半導体装置

Publications (2)

Publication Number Publication Date
TW200631064A TW200631064A (en) 2006-09-01
TWI300618B true TWI300618B (en) 2008-09-01

Family

ID=36911810

Family Applications (1)

Application Number Title Priority Date Filing Date
TW94117027A TWI300618B (en) 2005-02-18 2005-05-25 Semiconductor device

Country Status (5)

Country Link
US (4) US20060186524A1 (zh)
JP (1) JP4185499B2 (zh)
KR (1) KR100690545B1 (zh)
CN (1) CN100461403C (zh)
TW (1) TWI300618B (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7619296B2 (en) * 2005-02-03 2009-11-17 Nec Electronics Corporation Circuit board and semiconductor device
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4541253B2 (ja) * 2005-08-23 2010-09-08 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP4876618B2 (ja) * 2006-02-21 2012-02-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
TWI363414B (en) * 2007-01-29 2012-05-01 Touch Micro System Tech Interposer for connecting a plurality of chips and method for manufacturing the same
US8786072B2 (en) 2007-02-27 2014-07-22 International Rectifier Corporation Semiconductor package
US9147644B2 (en) * 2008-02-26 2015-09-29 International Rectifier Corporation Semiconductor device and passive component integration in a semiconductor package
US7928582B2 (en) * 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
KR100920778B1 (ko) 2007-09-28 2009-10-08 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US7872483B2 (en) * 2007-12-12 2011-01-18 Samsung Electronics Co., Ltd. Circuit board having bypass pad
JP5207868B2 (ja) * 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
US8816487B2 (en) * 2008-03-18 2014-08-26 Stats Chippac Ltd. Integrated circuit packaging system with package-in-package and method of manufacture thereof
US8058715B1 (en) * 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
JP2010199286A (ja) * 2009-02-25 2010-09-09 Elpida Memory Inc 半導体装置
US8525335B2 (en) * 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
US20110168784A1 (en) * 2010-01-14 2011-07-14 Rfmarq, Inc. Wireless Communication Device for Remote Authenticity Verification of Semiconductor Chips, Multi-Chip Modules and Derivative Products
JP5565000B2 (ja) * 2010-03-04 2014-08-06 カシオ計算機株式会社 半導体装置の製造方法
US8535989B2 (en) * 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
KR101767108B1 (ko) 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
JP5257722B2 (ja) * 2011-10-17 2013-08-07 株式会社村田製作所 高周波モジュール
US20130113118A1 (en) * 2011-11-04 2013-05-09 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Sloped Surface in Patterning Layer to Separate Bumps of Semiconductor Die from Patterning Layer
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
KR101982905B1 (ko) * 2015-08-11 2019-05-27 앰코 테크놀로지 인코포레이티드 반도체 패키지 및 그 제조 방법
JP2015159197A (ja) * 2014-02-24 2015-09-03 新光電気工業株式会社 配線基板及びその製造方法
US9972593B2 (en) * 2014-11-07 2018-05-15 Mediatek Inc. Semiconductor package
US9368442B1 (en) * 2014-12-28 2016-06-14 Unimicron Technology Corp. Method for manufacturing an interposer, interposer and chip package structure
JP6019367B2 (ja) * 2015-01-13 2016-11-02 株式会社野田スクリーン 半導体装置
US20160240457A1 (en) * 2015-02-18 2016-08-18 Altera Corporation Integrated circuit packages with dual-sided stacking structure
US9941260B2 (en) * 2015-09-16 2018-04-10 Mediatek Inc. Fan-out package structure having embedded package substrate
EP3154084A3 (en) * 2015-09-16 2017-04-26 MediaTek Inc. Semiconductor package using flip-chip technology
KR102619666B1 (ko) 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
CN106783776A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN106783777A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN106783760A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
US10510679B2 (en) * 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
US11387187B2 (en) * 2018-06-28 2022-07-12 Intel Corporation Embedded very high density (VHD) layer
KR102160035B1 (ko) * 2018-11-06 2020-09-25 삼성전자주식회사 반도체 패키지
TWI681527B (zh) * 2019-03-21 2020-01-01 創意電子股份有限公司 線路結構及晶片封裝件
JP7129499B2 (ja) * 2020-01-16 2022-09-01 株式会社フジクラ 基板及びアンテナモジュール
US11605571B2 (en) * 2020-05-29 2023-03-14 Qualcomm Incorporated Package comprising a substrate, an integrated device, and an encapsulation layer with undercut
TWI763110B (zh) 2020-11-04 2022-05-01 瑞昱半導體股份有限公司 球柵陣列封裝及其封裝基板

Family Cites Families (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422615A (en) * 1992-09-14 1995-06-06 Hitachi, Ltd. High frequency circuit device
JPH06349973A (ja) 1993-06-14 1994-12-22 Sony Corp 樹脂封止型半導体装置
JPH1197582A (ja) 1997-09-23 1999-04-09 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
JP3609935B2 (ja) * 1998-03-10 2005-01-12 シャープ株式会社 高周波半導体装置
US6538538B2 (en) * 1999-02-25 2003-03-25 Formfactor, Inc. High frequency printed circuit board via
EP1098368B1 (en) * 1999-04-16 2011-12-21 Panasonic Corporation Module component and method of manufacturing the same
JP2001044362A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体装置の実装構造および実装方法
JP2001088097A (ja) * 1999-09-16 2001-04-03 Hitachi Ltd ミリ波多層基板モジュール及びその製造方法
JP3680684B2 (ja) * 2000-03-06 2005-08-10 株式会社村田製作所 絶縁体磁器、セラミック多層基板、セラミック電子部品及び積層セラミック電子部品
JP3709117B2 (ja) 2000-03-29 2005-10-19 京セラ株式会社 薄膜電子部品および基板
EP1304766A4 (en) * 2000-06-30 2009-05-13 Sharp Kk RADIO COMMUNICATION DEVICE WITH INTEGRATED ANTENNA, INTEGRATED TRANSMITTER AND INTEGRATED RECEIVER
GB2365007B (en) * 2000-07-21 2002-06-26 Murata Manufacturing Co Insulative ceramic compact
JP3649111B2 (ja) * 2000-10-24 2005-05-18 株式会社村田製作所 高周波回路基板およびそれを用いた高周波モジュールおよびそれを用いた電子装置
US6495770B2 (en) * 2000-12-04 2002-12-17 Intel Corporation Electronic assembly providing shunting of electrical current
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
US6759740B2 (en) * 2001-03-30 2004-07-06 Kyocera Corporation Composite ceramic board, method of producing the same, optical/electronic-mounted circuit substrate using said board, and mounted board equipped with said circuit substrate
JP3939504B2 (ja) * 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
JP3666411B2 (ja) * 2001-05-07 2005-06-29 ソニー株式会社 高周波モジュール装置
JP2003068928A (ja) * 2001-08-28 2003-03-07 Kyocera Corp 高周波用配線基板の実装構造
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US6515369B1 (en) * 2001-10-03 2003-02-04 Megic Corporation High performance system-on-chip using post passivation process
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
JP3495727B2 (ja) * 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
JP3674780B2 (ja) * 2001-11-29 2005-07-20 ユーディナデバイス株式会社 高周波半導体装置
JP4159778B2 (ja) * 2001-12-27 2008-10-01 三菱電機株式会社 Ｉｃパッケージ、光送信器及び光受信器
US7034388B2 (en) * 2002-01-25 2006-04-25 Advanced Semiconductor Engineering, Inc. Stack type flip-chip package
JP4023166B2 (ja) * 2002-01-25 2007-12-19 ソニー株式会社 高周波モジュール用基板及び高周波モジュール
JP3796192B2 (ja) 2002-04-23 2006-07-12 京セラ株式会社 高周波モジュール
US6873529B2 (en) * 2002-02-26 2005-03-29 Kyocera Corporation High frequency module
JP3616605B2 (ja) * 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
CN100352317C (zh) * 2002-06-07 2007-11-28 松下电器产业株式会社 电子元件安装板、电子元件模块、制造电子元件安装板的方法及通信设备
JP3575478B2 (ja) * 2002-07-03 2004-10-13 ソニー株式会社 モジュール基板装置の製造方法、高周波モジュール及びその製造方法
JP2004111676A (ja) * 2002-09-19 2004-04-08 Toshiba Corp 半導体装置、半導体パッケージ用部材、半導体装置の製造方法
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
DE10392309T5 (de) * 2002-10-31 2005-01-05 Advantest Corp. Eine Anschlusseinheit, eine Platine zum Befestigen eines Prüflings, eine Nadelkarte und eine Bauelemente-Schnittstellenpartie
TWI233194B (en) 2002-12-03 2005-05-21 Advanced Semiconductor Eng Semiconductor packaging structure
WO2004051746A1 (ja) * 2002-12-05 2004-06-17 Matsushita Electric Industrial Co., Ltd. 高周波回路および高周波パッケージ
JP2004214258A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
TW556961U (en) * 2002-12-31 2003-10-01 Advanced Semiconductor Eng Multi-chip stack flip-chip package
DE10300955B4 (de) * 2003-01-13 2005-10-27 Epcos Ag Radar-Transceiver für Mikrowellen- und Millimeterwellenanwendungen
DE10300956B3 (de) * 2003-01-13 2004-07-15 Epcos Ag Bauelement mit Höchstfrequenzverbindungen in einem Substrat
JP4068974B2 (ja) * 2003-01-22 2008-03-26 株式会社ルネサステクノロジ 半導体装置
JP2004273706A (ja) 2003-03-07 2004-09-30 Sony Corp 電子回路装置
JP3864927B2 (ja) 2003-04-14 2007-01-10 ソニー株式会社 配線基板と回路モジュール
JP3858854B2 (ja) * 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
JP2005072454A (ja) 2003-08-27 2005-03-17 Kyocera Corp 配線基板及びその製造方法
US7271476B2 (en) * 2003-08-28 2007-09-18 Kyocera Corporation Wiring substrate for mounting semiconductor components
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
JP2005101367A (ja) * 2003-09-25 2005-04-14 Kyocera Corp 高周波モジュールおよび通信機器
TW200520201A (en) * 2003-10-08 2005-06-16 Kyocera Corp High-frequency module and communication apparatus
ITFI20030284A1 (it) * 2003-11-05 2005-05-06 Pietro Castellacci Apparecchiatura per la sterilizzazione, in specie antibatterica,dell'acqua in installazioni sanitarie e simili
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP2005158770A (ja) * 2003-11-20 2005-06-16 Matsushita Electric Ind Co Ltd 積層基板とその製造方法及び前記積層基板を用いたモジュールの製造方法とその製造装置
JP4028474B2 (ja) * 2003-11-20 2007-12-26 ミヨシ電子株式会社 高周波モジュール
JP3973624B2 (ja) * 2003-12-24 2007-09-12 富士通株式会社 高周波デバイス
JP3819901B2 (ja) * 2003-12-25 2006-09-13 松下電器産業株式会社 半導体装置及びそれを用いた電子機器
JP2005217580A (ja) * 2004-01-28 2005-08-11 Kyocera Corp 高周波モジュール
JP2005216999A (ja) * 2004-01-28 2005-08-11 Kyocera Corp 多層配線基板、高周波モジュールおよび携帯端末機器
DE102004005586B3 (de) * 2004-02-04 2005-09-29 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchipstapel auf einer Umverdrahtungsplatte und Herstellung desselben
JP4377269B2 (ja) * 2004-03-19 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体装置
EP1729340B1 (en) * 2004-03-26 2017-09-06 Mitsubishi Denki Kabushiki Kaisha High frequency package, transmitting and receiving module and wireless equipment
JP4684730B2 (ja) * 2004-04-30 2011-05-18 シャープ株式会社 高周波半導体装置、送信装置および受信装置
US7306378B2 (en) * 2004-05-06 2007-12-11 Intel Corporation Method and apparatus providing an electrical-optical coupler
JP2005333081A (ja) * 2004-05-21 2005-12-02 Shinko Electric Ind Co Ltd 基板、半導体装置及び基板の製造方法
US7245003B2 (en) * 2004-06-30 2007-07-17 Intel Corporation Stacked package electronic device
US7615856B2 (en) * 2004-09-01 2009-11-10 Sanyo Electric Co., Ltd. Integrated antenna type circuit apparatus
TWI249796B (en) * 2004-11-08 2006-02-21 Siliconware Precision Industries Co Ltd Semiconductor device having flip chip package
DE102004060962A1 (de) * 2004-12-17 2006-07-13 Advanced Micro Devices, Inc., Sunnyvale Mehrlagige gedruckte Schaltung mit einer Durchkontaktierung für Hochfrequenzanwendungen
JP4423210B2 (ja) * 2005-01-21 2010-03-03 京セラ株式会社 高周波モジュール及びそれを用いた通信機器
US20060245308A1 (en) * 2005-02-15 2006-11-02 William Macropoulos Three dimensional packaging optimized for high frequency circuitry
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2006238014A (ja) * 2005-02-24 2006-09-07 Kyocera Corp 弾性表面波素子実装基板及びそれを用いた高周波モジュール、通信機器
JP4509052B2 (ja) * 2005-03-29 2010-07-21 三洋電機株式会社 回路装置
JP4322844B2 (ja) * 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
CN101263752B (zh) * 2005-09-20 2010-06-09 株式会社村田制作所 内装元器件的组件的制造方法及内装元器件的组件
JP2007103737A (ja) * 2005-10-05 2007-04-19 Sharp Corp 半導体装置
JP2007258776A (ja) * 2006-03-20 2007-10-04 Kyocera Corp 高周波モジュール
KR100784498B1 (ko) * 2006-05-30 2007-12-11 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
JP5259059B2 (ja) * 2006-07-04 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8067814B2 (en) * 2007-06-01 2011-11-29 Panasonic Corporation Semiconductor device and method of manufacturing the same
JP5222509B2 (ja) * 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2010262992A (ja) * 2009-04-30 2010-11-18 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
US8749040B2 (en) * 2009-09-21 2014-06-10 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
KR101683814B1 (ko) * 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
US8482134B1 (en) * 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
CN103632988B (zh) * 2012-08-28 2016-10-19 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
CN103681365B (zh) * 2012-08-31 2016-08-10 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法

Also Published As

Publication number Publication date
KR20060092800A (ko) 2006-08-23
JP4185499B2 (ja) 2008-11-26
US20080174001A1 (en) 2008-07-24
US20140117562A1 (en) 2014-05-01
TW200631064A (en) 2006-09-01
KR100690545B1 (ko) 2007-03-09
US9076789B2 (en) 2015-07-07
US8344490B2 (en) 2013-01-01
CN1822364A (zh) 2006-08-23
CN100461403C (zh) 2009-02-11
JP2006229072A (ja) 2006-08-31
US20060186524A1 (en) 2006-08-24
US20130082402A1 (en) 2013-04-04

Similar Documents

Publication Publication Date Title
TWI300618B (en) Semiconductor device
US10211183B2 (en) Semiconductor device and method of forming shielding layer over integrated passive device using conductive channels
CN110783284A (zh) 封装体
US9406738B2 (en) Inductive structure formed using through silicon vias
CN103579205B (zh) 集成系统和制作该集成系统的方法
US7868462B2 (en) Semiconductor package including transformer or antenna
CN103187394B (zh) 具有无源器件的封装件及其形成方法
CN110783309A (zh) 包括内插件的半导体封装件
US20130207230A1 (en) On-chip ferrite bead inductor
KR20090131255A (ko) 회로 장치 및 회로 장치의 제조 방법
US9633989B2 (en) ESD protection device
CN110603635B (zh) 具有用于无线信号及功率耦合的背侧线圈的半导体装置
KR102620867B1 (ko) 브리지 다이를 포함한 반도체 패키지
CN112018101B (zh) 半导体封装
CN109860123A (zh) 半导体封装件
CN112447665A (zh) 半导体封装件
CN107887698B (zh) 电子封装结构及其制法
EP3171403A2 (en) Fan-out package structure including antenna
CN108346650B (zh) 半导体封装结构
KR20140082305A (ko) 인터포저를 이용한 적층형 반도체 패키지
CN108305855B (zh) 电子封装件及其基板结构
KR101698292B1 (ko) 반도체 모듈
KR102578883B1 (ko) 안테나를 포함하는 반도체 패키지
CN114725046A (zh) 半导体封装
KR20230035187A (ko) 반도체 패키지

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees