KR20130108410A - 실리콘 및 실리콘 게르마늄 나노와이어 구조물 - Google Patents

실리콘 및 실리콘 게르마늄 나노와이어 구조물 Download PDF

Info

Publication number
KR20130108410A
KR20130108410A KR1020137014162A KR20137014162A KR20130108410A KR 20130108410 A KR20130108410 A KR 20130108410A KR 1020137014162 A KR1020137014162 A KR 1020137014162A KR 20137014162 A KR20137014162 A KR 20137014162A KR 20130108410 A KR20130108410 A KR 20130108410A
Authority
KR
South Korea
Prior art keywords
structures
nanowire
silicon
forming
pin
Prior art date
Application number
KR1020137014162A
Other languages
English (en)
Other versions
KR101536837B1 (ko
Inventor
켈린 제이. 쿤
세연 김
라파엘 리오스
스티븐 엠. 세아
마틴 디. 길레스
안날리사 카펠라니
티타시 라크시트
피터 창
윌리 라흐마디
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20130108410A publication Critical patent/KR20130108410A/ko
Application granted granted Critical
Publication of KR101536837B1 publication Critical patent/KR101536837B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Silicon Compounds (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

마이크로전자 구조물들을 형성하는 방법들이 설명된다. 이들 방법의 실시예들은 스페이서들에 인접한 소스/드레인 구조물들과 스페이서들 사이에 배치된 나노와이어 채널 구조물들 - 나노와이어 채널 구조물들은 서로의 위로 수직으로 스택되어 있음 - 을 포함하는 나노와이어 장치를 형성하는 것을 포함한다.

Description

실리콘 및 실리콘 게르마늄 나노와이어 구조물{SILICON AND SILICON GERMANIUM NANOWIRE STRUCTURES}
15nm 노드를 초과하는 마이크로전자 장치 크기 규모로 이동도(mobility) 향상 및 짧은 채널 제어를 유지하는 것은 장치 제조에 있어서 도전적인 과제이다. 장치를 제조하는데 이용된 나노와이어는 짧은 채널 제어를 향상시킨다. 예를 들어, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널 구조물(여기서 x<0.5)은, 고전압 동작을 이용하는 많은 종래의 제품에 이용하기에 적합한 큰 Eg에서 이동도 향상을 제공한다. 더욱이, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널(여기서 x>0.5)은 낮은 Egs(예를 들어, 모바일/핸드헬드 영역의 저전압 제품에 적합함)에서 향상된 이동도를 제공한다.
본 명세서는 특정 실시예들을 들어서 이들을 명확하게 권리 주장하는 청구항들로 종결되는 반면, 다양한 실시예들의 장점은 첨부 도면을 참조해서 이들 실시예들에 대한 다음의 설명을 읽으면 좀 더 쉽게 확인될 수 있다.
도 1a-1n은 실시예들에 따른 구조물을 형성하는 방법을 보여준다.
도 2a-2i는 실시예들에 따른 구조물을 형성하는 방법을 보여준다.
도 3a-3g는 실시예들에 따른 구조물을 형성하는 방법을 보여준다.
도 4a-4m은 실시예들에 따른 구조물을 형성하는 방법을 보여준다.
도 5a-5d는 실시예들에 따른 구조물을 형성하는 방법을 보여준다.
도 6은 실시예들에 따른 시스템을 보여준다.
다음의 상세한 설명에서는, 실시될 수 있는 특정 실시예들을 예시로서 보여주는 첨부 도면을 참조하고 있다. 이들 실시예들은 이 기술 분야에 숙련된 자들이 이들 실시예를 실시할 수 있을 정도로 충분히 상세하게 설명되어 있다. 다양한 실시예들이 서로 다를 지라도 반드시 상호 배타적이지 않다는 점을 이해하여야 한다. 예를 들어, 한 실시예에 연관하여 여기에 설명된 특정한 특징, 구조 또는 특성은 다른 실시예들에서도 이들의 정신 및 범위를 벗어남이 없이 구현될 수 있다. 또한, 공개된 각각의 실시예에 있는 개별 요소들의 위치 또는 배열은 그들의 정신 및 범위를 벗어나지 않고도 수정될 수 있음은 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 다루어지지 않으며, 실시예들의 범위는 단지 첨부 특허청구범위에 의해서 정의되고, 특허청구범위로서 자격이 부여되는 균등물의 전체 범위와 함께 적절하게 해석된다. 도면에서, 동일 숫자는 몇몇 뷰에서 동일하거나 유사한 기능을 가리킨다.
나노와이어 장치 구조물와 같은 마이크로전자 구조물을 형성하고 이용하는 방법 및 관련 구조물이 설명된다. 이들 방법 및 구조물은 나노와이어가 소스/드레인 구조물들 사이에 포함되어 있는 소스/드레인 구조물을 포함하는 기판을 포함하는 나노와이어 장치를 형성하는 것을 포함하고, 여기서, 나노와이어 채널 구조물들이 서로의 위에 수직으로 스택(stack)되어 있다. 여기 포함되어 있는 다양한 실시예들은 15nm 노드를 초과하는 장치 크기 규모로 이동도 향상 및 짧은 채널 제어를 가능하게 해준다. 실시예들은 또한 기판으로부터 채널들의 향상된 격리, 스페이서-갭 분리에 연관된 용량(capacitance)의 경감, 및 나노와이어에 의한 수직 아키텍처 스케일링을 가능하게 해준다.
도 1a-1n은 예들 들어 나노와이어 장치 구조물을 형성하는 것과 같이 마이크로전자 구조물을 형성하는 실시예들을 보여주고 있다. 도 1a는 기판(100)을 보여주고 있다. 한 실시예에서, 기판(100)은 벌크 실리콘 기판(100)을 포함하고 있다. 다른 실시예들에서, 기판(100)은 실리콘 절연체 기판(SOI)(100)을 포함할 수 있지만, 적합한 어떤 종류의 기판 재료도 포함할 수 있다. 한 실시예에서, 제1 실리콘 게르마늄(102) 재료는 에피택셜 성장에 의해서 기판(100)에 성장될 수 있다. 한 실시예에서 제1 실리콘 재료(104)는 에피택셜 제1 실리콘 게르마늄(102) 위에 에피택셜하게 성장될 수 있다. 실리콘 게르마늄(102')의 제2 층은 제1 실리콘 층(102) 위에 형성될 수 있고, 실리콘의 제2 층(104')은 제2 실리콘 게르마늄(102') 위에 형성될 수 있다. 다른 실시예에서, 기판(100) 위에 형성된 교호하는 에피택셜 실리콘 게르마늄 층(102)/에피택셜 실리콘 층(104)의 수는 특정 응용에 따라서 달라질 수 있다. 다른 실시예에서, 층 순서는 기판(100) 위에 형성된 에피택셜 실리콘(104) 및 에피택셜 실리콘 게르마늄(102)의 교호하는 층들로 뒤바뀔 수 있다.
한 실시예에서, 실리콘 게르마늄/실리콘/실리콘 게르마늄/실리콘의 에피택셜 스택(120)은 전통적인 패터닝/식각 기술(도 1b)을 이용하여 패터닝될 수 있다. 예를 들어, 스택 구조물(120)은 STI(shallow trench isolation) 공정과 같은 트렌치 식각 공정에서 식각될 수 있고, 여기에서, 트렌치(101)는 핀(fin) 구조물(107)들이 형성되도록 기판(100)에 형성될 수 있다. 형성된 핀 구조물(107)들의 각각은 트렌치(101)들 내에 형성될 수 있는 산화물(103)에 의해서 서로 분리될 수 있다.
한 실시예에서, 핀 구조물(107)은 게이트 올 어라운드(GAA) 나노와이어 장치의 이중 채널 부분을 포함할 수 있다. 장치 내의 채널 수는 핀 구조물(107) 내의 층 수에 의존할 것이다. 핀 구조물(107)은 나노와이어 구조물을 포함할 수 있다. 스페이서(106)들은 핀 구조물(107)들 상에 이들을 가로질러서 형성될 수 있고 핀 구조물(107)들에 관해서 수직으로 배치될 수 있다(도 1c). 한 실시예에서, 스페이서(106)들은 핀 구조물(107) 재료에 대한 공정 동안에 선택적일 수 있는 임의 재료를 포함할 수 있다.
한 실시예에서, 게이트 전극 재료(108)는 스페이서(106)들 내에/사이에 형성될 수 있고, 스페이서(106)들 사이에 위치한 핀 구조물(107)들의 부분들 주위에 형성될 수 있다. 한 실시예에서, 게이트 전극 재료는 핀 구조물(107)들의 부분들 주위에 형성될 수 있고 스페이서(106)들은 게이트의 양측에 형성될 수 있다. 게이트(108)는 몇몇 경우에는 폴리실리콘을 포함할 수 있고, 희생 게이트 구조물(108)을 포함할 수 있다. 한 실시예에서, 핀 구조물(107)의 일부는 소스/드레인 영역(109)이 노출되도록 기판(100)에서 제거될 수 있다(도 1d). 한 실시예에서, 핀 구조물(107)의 일부는 소스/드레인 영역(109)이 노출되도록 건식 식각 공정에 의해 식각될 수 있다. 한 실시예에서, 소스/드레인 영역(109)은 기판(100) 또는 바닥 와이어(102 또는 104)상에서 종료하도록 식각될 수 있다. 선택적 언더컷 습식 또는 건식 식각 공정들(optional undercut wet or dry etch processes)은 특정 장치 요구에 따라서 게이트(108) 영역/팁 오버랩 구역 내의 첨가물을 제거하는데 이용될 수 있다.
한 실시예에서, 실리콘 또는 실리콘 게르마늄 소스 드레인 구조물(110)들은 에피택셜 성장 기법을 이용하여 소스/드레인 영역(109)들 안에 성장될 수 있고(도 1e), 스페이서(106)들 사이에 배치된 핀 구조물(107)들의 부분들에 연결될 수 있다. 한 실시예에서, 에피택셜 소스/드레인 구조물(110)들은, 특정 응용을 위한 장치 종류에 따라서, NMOS 장치의 경우 n-도핑된 실리콘일 수 있고, 또는 PMOS 장치의 경우에는 p-도핑된 실리콘/실리콘 게르마늄일 수 있다. 도핑은 에피택셜 공정에서, 주입(implant)에 의해서, 플라즈마 도핑에 의해서, 솔리드 소스 도핑에 의해서, 또는 이 기술 분야에 공지된 다른 방법에 의해서 진행될 수 있다.
팁 및 소스/드레인 접합은 다양한 도펀트 종 및 농도(dopant species and concentration)로 도핑된 에피택셜 층들을 결합함으로써 제작될 수 있다. 예를 들어, PMOS 장치를 위한 실리콘 채널 안에 스트레인(strain)을 가하는데 실리콘 게르마늄 소스/드레인들이 이용될 때, 후속 실리콘 게르마늄 식각 동안에 소스/드레인 영역(110)에서 식각이 이루어지지 않도록, 소스/드레인 실리콘 게르마늄 에피택셜 구조물(110)들이 성장되기 전에 먼저 실리콘 식각 정지 층/팁(112)이 성장될 수 있다(도 1f). 즉, PMOS 팁 재료는 후속 실리콘 게르마늄 식각 공정에 대한 저항력이 있어야 한다.
층간 유전체(ILD)는 소스/드레인 구조물(110)들 및 게이트(108) 그리고 스페이서(106)들을 가로질러 기판(100)에 형성될 수 있다(도시되어 있지 않음). 희생 폴리 게이트(108)의 상부는 한 실시예에서 화학 기계 연마(CMP)에 의해서 개방될 수 있다. 희생 게이트 전극 재료(108)는 이후 스페이서 재료(106)들 사이에서 제거될 수 있다(도 1g). 도 1h는 스페이서(106)들 사이의 내부를 보여주고 있고, 여기서 핀 구조물(107)은 두 개의 스페이서(1개만 도시되어 있음)들 사이에 배치되어 있다. 한 실시예에서, 실리콘 층(104, 104')은 실리콘 게르마늄 채널(102, 102')들 사이에 갭(111)이 완전히 개방되도록 핀 구조물(107)에서 선택적으로 제거될 수 있다(도 1i). 한 실시예에서, 실리콘 층(104, 104')은 실리콘 게르마늄 나노와이어 구조물(102, 102')을 식각하지 않으면서 실리콘(104, 104')을 선택적으로 제거하는 습식 식각에 의해서 선택적으로 제거될 수 있다. 예를 들어, 암모늄 수산화물 및 포타슘 수산화물을 포함해서, 수용성 수산화물 화학 성질과 같은 그러한 식각 화학 성질은 실리콘을 선택적으로 식각하는데 이용될 수 있다.
다른 실시예에서, 실리콘 게르마늄 층(102, 102')은 실리콘 채널 층(104, 104')들 사이에 갭(113)이 개방되도록 핀 구조물(107)과 측벽으로부터 선택적으로 제거될 수 있다(도 1j). 한 실시예에서, 실리콘 게르마늄(102, 102')은 실리콘 나노와이어 채널(104, 104')을 식각하지 않으면서 실리콘 게르마늄을 선택적으로 제거하는 습식 식각에 의해 선택적으로 식각될 수 있다. 예를 들어, 카르복실산/질산/HF 화학, 및 구연산/질산/HF와 같은 식각 화학 성질은 실리콘 게르마늄을 선택적으로 식각하는데 이용될 수 있다. 그래서, 실리콘 게르마늄 나노와이어(102, 102')가 형성되도록 실리콘 층들이 핀 구조물(107)에서 제거될 수 있고 또는 스페이서(106)들 사이의 채널 영역에 실리콘 채널 나노와이어(104, 104') 구조물이 형성되도록 실리콘 게르마늄 층이 핀 구조물(107)에서 제거될 수 있다. 한 실시예에서, 실리콘과 실리콘 게르마늄 채널 재료는 둘 다, 예를 들어 인버터 구조물의 NMOS Si 및 PMOS SiGe와 같이 동일 웨이퍼, 동일 다이, 또는 동일 회로에 존재할 수 있다. NMOS Si 및 PMOS SiGe가 동일 회로에 있는 한 실시예에서, Si 채널 두께(SiGe 층간) 및 SiGe 채널두께(Si 층간)은 회로 성능 및/또는 회로의 최소 동작 전압이 향상되도록 공통으로 선택될 수 있다. 한 실시예에서, 동일 회로의 다양한 장치에 대한 와이어의 수는 회로 성능 및/또는 회로의 최소 동작 전압이 향상되도록 식각 공정을 통해서 변경될 수 있다.
게이트 유전체 재료(115)는 스페이서(106)들 사이의 채널 영역을 둘러싸도록 형성될 수 있다. 한 실시예에서, 게이트 유전체 재료(115)는 하이 k 게이트 전극 재료(a high k gate electrode material)를 포함할 수 있고, 여기서 유전 상수는 약 4보다 큰 값을 포함할 수 있다. 한 실시예에서, 게이트 유전체 재료(115)는 스페이서(106)들 사이의 실리콘 나노와이어 구조물(104, 104')의 모든 둘레에 등각으로 형성될 수 있다(도 1k). 다른 실시예에서, 게이트 전극 재료(115)는 스페이서(106)들 사이에 있는 실리콘 게르마늄 나노와이어 구조물(102, 102')의 모든 둘레에 형성될 수 있다(도시되어 있지 않음).
게이트 전극 재료(117)는 이후 게이트 유전체 재료(115) 주위에 형성될 수 있다(도 1l). 게이트 전극 재료(117)는 TaN, TiN과 같은 질화물을 포함해서 또한 Er, Dy 또는 Pt 종류의 귀금속과 같은 희토류를 갖는 합금을 포함해서, 순금속과 같은 금속 게이트 유전체 재료 및 Ti, W, Ta, Al의 합금을 포함할 수 있다. 실리콘 나노와이어 구조물(104, 104')들 사이의 갭(113)은 게이트 전극 재료(117)로 채워질 수 있다. 다른 실시예에서, 실리콘 게르마늄 나노와이어 구조물(102, 102')들 사이의 갭(111)은 게이트 전극 재료(117)로 충진될 수 있다(도시되어 있지 않음). 한 실시예에서, 본 명세서의 실시예들에 따라서 CMOS 장치를 제조하기 위해 표준 CMOS 공정을 기판(100)에 더 실행할 수 있다.
한 실시예에서, NMOS 및/또는 PMOS 장치가 형성될 수 있다. 도 1m은 형성될 수 있는 NMOS 장치를 보여주고 있고(단일 실리콘 채널을 묘사하고 있음), 여기서 트렌치 콘택트(119)는 소스 드레인 구조물(110)에 연결되고, 소스 드레인 구조물(110)은 특정 응용에 따라서 몇몇 경우에는 n+ 도핑된 실리콘일 수 있다. 실리콘 에피택셜 팁(112)은 몇몇 경우에 n- 도핑될 수 있고 소스 드레인 구조물(110)과 기판(100) 사이에 배치될 수 있다. 게이트 전극 재료(117)는 실리콘 나노와이어 채널(104)을 둘러쌀 수 있다.
도 1n은 PMOS 장치를 보여주고 있으며(단일 실리콘 채널(104)을 묘사하고 있음), 여기서 트렌치 콘택트(119)는 소스 드레인 구조물(110)에 연결되고, 소스 드레인 구조물(110)은 특정 응용에 따라서 몇몇 경우에는 p+ 도핑된 실리콘 게르마늄일 수 있다. 몇몇 경우에 p- 도핑될 수 있는 실리콘 에피택셜 팁/식각 정지(120)는 소스 드레인 구조물(110)과 기판(100) 사이에 배치될 수 있다. 게이트 전극 재료(117)는 실리콘 채널(104)을 둘러쌀 수 있고, 이는 몇몇 경우에는 스트레인드(strained) 실리콘 채널(104)을 포함할 수 있다.
몇몇 경우에, 실리콘 게르마늄 채널 구조물(예를 들어, 도 1i에 도시된 바와 같은)을 이용하는 장치는 실리콘 게르마늄 속성에 기인한 높은 캐리어 이동도를 포함하므로써 장점을 취할 수 있다. 한 실시예에서, 게이트 올 어라운드 실리콘 게르마늄 채널 장치 공정은, 에피택셜 층 스택(120)이 리버스될 수 있다는 점, 즉 실리콘 재료(104)가 초기에 기판 위에 형성될 수 있고 실리콘 게르마늄이 이 실리콘 위에 형성된다는 점을 제외하고는 게이트 올 어라운드 실리콘 채널 장치 공정과 유사할 수 있다. 실리콘 하부층은 실리콘 게르마늄에 대해 선택적으로 제거되기 때문에, 소스/드레인은 실리콘 게르마늄을 포함할 수 있고, 희생 게이트 전극 재료 아래의 식각 정지는 기판이 식각되지 않도록 실리콘 게르마늄을 역시 포함할 수 있다.
여기서 실시예들은 자체정렬 게이트-올-어라운드(GAA) 실리콘 및 실리콘 게르마늄 채널 트랜지스터 구조물 및 장치의 제조를 가능하게 해준다. 나노와이어 채널 장치들은 짧은 채널 효과(SCE) 감소 때문에 낮은 서브-임계값 누설(sub-threshold leakage)을 나타낸다. GAA SiGe 고 이동도 채널 장치의 구현은 예를 들어 SCE 효과를 억제한다. (GAA) 장치는 채널에 대한 정전기 게이트 제어를 최대화할 수 있다.
한 실시예에서, 여기의 다양한 실시예들에 따라서 제조된 장치에서는 기판 분리가 향상될 수 있다. 도 2a를 참조해 보면, 기판(200) 위에 배치된 바닥 나노와이어 채널(202)은 몇몇 경우에 좋지않은 서브핀 누설(poor subfin leakage)이 있는 단락된 트라이게이트(trigate)를 포함할 수 있다. 하나의 솔루션은 SOI(silicon on insulator) 기판(201)에 장치를 형성하는 것을 포함할 수 있고(도 2b-2c), 여기서 소스/드레인 구조물(210) 및 나노와이어 구조물(204)은 벌크 실리콘 기판(200) 위에 배치되기 보다는 오히려 산화물 재료(203)와 같은 절연체 재료(203)에 배치되어 있다(도 2a에 도시되어 있음). SOI 기판(201)을 이용함으로써, 바닥 나노와이어(204)는 나노와이어 핀 구조물(예를 들어, 도 1b의 나노와이어 핀 구조물(107)와 유사함)의 실리콘 게르마늄 식각 후에 그리고 게이트 전극 재료(예를 들어, 도 1l의 게이트 전극 재료(117)와 유사함)를 형성하기 전에 바닥 산화물을 식각함으로써 기하학적으로 정의될 수 있다.
예를 들어, 도 2d는 하나의 나노와이어와 하나의 트라이게이트 구조물을 형성하기 위해 유전체를 식각하는 것을 보여주고 있고, 도 2e는 두 개의 나노와이어를 포함하는 장치를 형성하기 위해 유전체를 식각하는 것을 보여주고 있다. 다른 실시예에서, 향상된 기판 분리는 트렌치 식각 후에 핀(207) 측벽들에 핀 스페이서(211)들을 형성함으로써 성취될 수 있다(도 2f). 이후 제2 트렌치 식각(214)이 실행되어 바닥 핀 영역(216)이 노출되고, 바닥 핀 영역(216)의 실리콘 부분은 산화될 수 있다(도 2g). 그래서, 이 장치의 바닥 나노와이어는 기판 분리가 향상되도록 산화물 위에 배치될 수 있다. 다른 실시예에서, 핀 스페이서(211)들은 트렌치 식각 및 채움 후에 핀(207) 측벽들에 형성될 수 있다(도 2h). 핀(207)의 바닥 실리콘 부분(216)은 기판 분리가 향상되도록 STI 리세스 형성/산화물 채움 후에 산화될 수 있다(도 2i). 그래서, 장치의 바닥 나노와이어는 기판 분리가 향상되도록 산화물 위에 배치될 수 있다.
한 실시예에서, 나노와이어 스택(307)의 실리콘 영역을 제거하면 스페이서(306) 왼쪽에 갭(311)이 생길 수 있다(도 3a). 금속 게이트 구조물(예를 들어 도 1l의 게이트 구조물(117)와 유사함)과 같은 게이트의 추가 후에, 갭(311)은 후속 형성된 게이트와 소스 드레인 구조물(310) 사이에 매우 높은 용량의 기생 영역을 만들 수 있다. 한 실시예에서, 실리콘(이는 실리콘 기판(300)에 대한 배향 변화를 요하거나 요하지 않을 수 있음)보다는 오히려 스타팅 스택(starting stack)을 위한 에피택셜 산화물(302)을 이용함으로써 잠재적인 기생 영역을 피할 수 있다(도 3b). 한 실시예에서, 에피택셜 반도체 재료(304)의 교호하는 층들은 기판(300)에 형성될 수 있는 에피택셜 산화물 재료(302) 위에 형성될 수 있다.
예를 들어, Gd2O3는 (111)실리콘 위에 에피택셜하게 성장되고, 이후 실리콘 게르마늄은 Gd2O3의 상부에 성장되어 핀 구조물(307) 내부로 식각될 수 있는 기판에 다층 스택이 구축될 수 있고, 이 핀 구조물(307)은 차후에 실리콘 게르마늄 와이어로 형성될 수 있다. 다른 실시예에서, 세륨 산화물은 다층 스택이 형성되도록 (111) 실리콘(또는 대안으로 (100) 실리콘) 위에 형성될 수 있다. 산화물/반도체/산화물 스택의 경우 핀 구조물(307)의 산화물 재료(302, 302')를 식각하지 않거나, 부분적으로 식각하거나 또는 완전히 식각할 수 있는 선택이 있다(도 3c-3e, 각각). 비식각 선택(도 3c)은 용량성 이슈를 해결하지만 컨파인먼트(confinement)가 열악해지고; 부분 식각 선택(도 3d)은 컨파인먼트는 향상시키지만 어느 정도 레벨의 기생 용량은 감수해야 한다.
다른 실시예에서, 핀 구조물(도 3a에 도시됨)들에 인접한 스페이서들 내의 갭(311)은 소스/드레인의 에피택셜 성장 전에 스페이서(306)의 소스/드레인(310) 측면으로부터 스페이서-유사 재료(312) 또는 로우-k 재료(312)를 포함하는 제2 스페이서(312)로 채워질 수 있다(도 3f). 예를 들어, 제한 없이, SiON, SiN, SiC, SiOBN, 및 로우-k 산화물과 같은 재료는 제2 스페이서(312) 재료를 포함할 수 있다. 한 실시예에서, 스택(307)의 식각에서 실리콘 모두는, 대체 게이트 식각(희생 게이트 전극 재료의 제거)이 단지 산화물만을 때리도록 제거될 수 있다. 다른 실시예에서는, 대체 게이트 식각이 실제로 실리콘을 식각할 수 있도록 실리콘의 일부만이 제거될 수 있다. 다른 실시예에서, 갭(311)은 게이트 측면으로부터(게이트 증착 이전) 스페이서 유사 재료(312) 또는 로우-k 재료(312)로 채워질 수 있다(도 3g). 실시예들은 스택(307)의 전체 식각 또는 부분 식각을 실행하는 것을 포함한다(전체 식각으로 도시되어 있음).
다른 실시예에서, 갭(311)은 스택(307)으로부터 제거 단계 동안 실리콘의 식각이 최소화되도록 실리콘 식각의 이방성을 이용하여 채워질 수 있다. 예를 들어, (110) 웨이퍼는 <111>을 따라서 채널로 이용될 수 있다. 이러한 구조물은 소스/드레인 구조물(310)에 면하는 슬로우-식각 (111) 면들을 갖게 되고, 그 결과 언더컷(undercut)이 제한된다. 여기서 선택된 습식 식각은 또한 SiGe 나노와이어들 간에 실리콘 전부가 제거된 후에 부분적으로 식각된 SiGe 나노와이어가 남아 있도록 Si보다 좀 더 천천히 SiGe를 식각해야만 한다. 그래서, 이방성 식각은 스페이서(306) 안의 측면 식각을 최소화시키는데 이용될 수 있고, 여기서 식각 화학적 성질은 실리콘에 대해서는 매우 선택적이고 실리콘 게르마늄에 대해서는 선택적이지 않다.
한 실시예에서, 수직 아키텍처 스케일링은 나노와이어를 이용하여 성취될 수 있다. 한 실시예에서, 실리콘 게르마늄 또는 실리콘은 기판으로부터 트렌치 내로 에피택셜하게 성장될 수 있고, 이후 예를 들어, 핀 구조물들을 분리하여 나노와이어가 되도록 하는데 산화 또는 식각 공정들이 이용될 수 있고, 여기서 나노와이어들은 서로에게 수직으로 스택될 수 있다. 한 실시예에서, 소스/드레인 영역이 SiGe(또는 Si) 및 산화물의 층들로 시작되는 전체 와이어에 대한 산화가 실행될 수 있다. 교호하는 산화물(404) 및 질화물 층(402)(층이 많을수록 그만큼 와이어가 많이 형성될 수 있다)들은 실리콘 기판(401)에 형성될 수 있다(도 4a). 산화물 및 질화물 층은 트렌치(405) 및 후면부(406)가 형성되도록 패터닝되어 식각될 수 있고, 여기서 트렌치(405)는 기판(401)의 실리콘 재료를 노출시킨다(도 4b). 실리콘 게르마늄(또는 실리콘)(407)은 트렌치(405)와 후면부에 에피택셜하게 성장될 수 있고, 연마될 수 있다(도 4c). 하드 마스크(408)는 실리콘 게르마늄(또는 실리콘)(407) 위에 형성될 수 있고 핀(410)의 측면들이 노출되도록 패터닝되어 식각될 수 있다(도 4d). 한 실시예에서, 핀 구조물은 하드 마스크에 의해 덮여있지 않은 질화물 및 산화물의 교호하는 층들의 일부를 제거함으로써 형성될 수 있다.
핀(410)들은 나노와이어들을 정의하도록 산화될 수 있다(도 4e). 핀(410)들의 산화된 부분들은 장치를 위한 채널 구조물로서 작용할 수 있는 나노와이어들(412)이 형성되게 제거될 수 있고, 실질적으로 전체 구조물에 걸쳐서 형성될 수 있다. 한 실시예에서, 제1 나노와이어(412)는 제2 나노와이어(412') 위에 수직으로 배치될 수 있다. 다른 실시예에서, 와이어들은 단지 채널 영역에 한정될 수 있다(도 4g-4j). 제2 마스크 재료(413), 예를 들어, SiC는 핀 구조물(410) 주위에 형성될 수 있다. 제2 마스크 재료(413)는 산화물 및 질화물에 대해 선택적일 수 있다. 핀 구조물(410)은 예를 들어 도 4d에 있는 것들과 유사한 교호하는 산화물/질화물 막을 포함할 수 있다. 트렌치(414)는 핀 구조물(410)에 인접한 게이트 영역을 정의하도록 완전 개방될 수 있고, 여기서 게이트 전극 재료는 후속해서 형성될 수 있고 핀 구조물(410)의 일부는 노출될 수 있다(도 4h). 나노와이어가 정의되도록 산화가 실행될 수 있고(도 4i), 핀 구조물의 산화된 부분을 제거함으로써 와이어들이 더욱 정의될 수 있다(도 4j). 그래서 와이어들은 소스/드레인 영역이 아닌 게이트 영역/트렌치(414)에 형성된다.
나노와이어를 패터닝하는 리소그래피 작업을 용이하게 하기 위해 스페이서 공정을 이용할 수 있다. 여기서, Si 또는 SiGe 핀(410)의 측면 부분은 그것을 둘러싸고 있는 질화물을 식각함으로써 노출(한편 상부는 SiC와 같은 하드 마스크(421)에 의해 덮여있을 수 있음)될 수 있으며, 스페이서(420)는 등방성 증착 및 이방성 식각의 결합에 의해 형성될 수 있다(도 4k). 이러한 스페이서(420)는 이후 핀(410)의 측벽을 노출시키는 식각을 마스크하는데 이용된다. 스페이서(420)는 이후 제거될 수 있다.
다른 실시예에서, 이방성 습식 식각은 핀들을 분리해서 도 4l에 도시된 바와 같이 와이어들을 형성한다. 먼저 습식 식각을 이용하여 산화물을 식각할 수 있다. 후속으로 핀(410)의 노출된 SiGe 또는 Si를 식각하기 위해 습식 Si 또는 SiGe 이방성 식각을 이용할 수 있다. 식각 속도는 결정 방향에 의존하기 때문에, 나노와이어들이 형성될 수 있다. 한 실시예에서 양쪽의 식각이 실행된 후에, 6각형의 나노와이어들이 형성될 수 있다. Si 또는 SiGe 핀들은 산화물의 제거 후에 형성될 수 있다(도 4m).
나노와이어의 수직 스케일링이 성취될 수 있다. 포논 스케터링은 나노와이어 사이즈를 약 7nm까지 한정할 수 있으므로, 이는 그러한 장치의 롱 텀 스캐일링(long term scaling)을 한정할 수 있다. 하나의 솔루션은 N 또는 P 채널이 바닥 와이어 내에 위치하고 다른 채널은 상부 와이어 내에 위치하는 장치들을 수직으로 구축하는 것이다. 한 실시예에서, N+ 기판이 Vss용으로 이용될 수 있다. 다른 실시예에서는, 상부 및 바닥 콘택트가 어긋날 수 있다. 다른 실시예에서, 좌우 날개를 갖는 와이어가 형성될 수 있다. 도 5a는 Vss용 N+ 기판(500)과 게이트(501)가 형성된 인버터를 보여주고 있다. 이는 N 및 P 나노와이어 채널(514)을 연결하기 위한 긴 콘택트(512)(TCN), N 및 P 나노와이어 채널(514) 중 한 채널과의 연결을 위한 짧은 상부 TCN(510), 및 N 및 P 나노와이어 채널(514) 중 한 채널과 기판(500)에 연결된 기판 플러그(508)/바닥 TCN을 필요로 함을 주목하자. 도 5b는 어긋난 상부 TCN(510) 및 바닥 TCN(508)을 보여주고 있다. 도 5c는 좌우 날개 나노와이어 구조물(514)을 포함하는 N 및 P 나노와이어를 보여주고 있다. 도 5d는 좌우 날개 나노와이어 구조물(514)로 연결된 인버터를 보여주고 있다.
GAA를 갖는 나노와이어는 핀 및 트라이게이트 구조물은 물론이고 나노와이어가 없는 GAA 구조물보다 나은 성능 개선을 제공한다. 대체 금속-게이트(RMG), 게이트-올-어라운드 공정에 측면 나노와이어를 이용하는 것은 RMG를 갖는 평면으로부터 RMG를 갖는 핀까지 로드맵의 논리 확장이다. 게이트-올-어라운드(GAA) 나노와이어 구조물은 나노와이어가 없는 GAA 구조물 및 핀들보다 개선된 짧은 채널 제어의 가능성을 제공한다. 기판으로부터 실리콘 또는 실리콘 게르마늄 나노와이어 구조물에 있는 바닥 와이어의 개선된 분리는 여기에 있는 실시예들에 따라서 성취될 수 있다.
포논 스캐터링으로 인해 가장 작은 나노와이어 사이즈를 >∼7nm까지 한정할 때 밀도 스케일링이 가능해질 수 있다. 실리콘과 실리콘 게르마늄에 대한 측면 나노와이어 구조물은 트라이게이트 구조물을 위해 개발된 기술들로부터 수정된, 대체 금속-게이트 아키텍처 및 와이어에 대한 생산-호환가능 제조 기술들을 이용해서 구체화될 수 있다. 나노와이어를 이용한 수직 아키텍처 스케일링이 가능하다. 나노와이어를 이용해 트랜지스터 층 자체에 회로를 구축하는 것이 본 명세서에서 가능하다.
도 6은 한 실시예에 따른 컴퓨터 시스템을 보여주고 있다. 시스템(600)은 프로세서(610), 메모리 장치(620), 메모리 제어기(630), 그래픽 제어기(640), 입력 및 출력(I/O) 제어기(650), 디스플레이(652), 키보드(654), 포인팅 장치(656) 및 주변 장치(658)를 포함하고, 이들 모두는 몇몇 실시예에서 버스(660)를 통해서 서로 통신적으로 연결될 수 있다. 프로세서(610)는 범용 프로세서 또는 ASIC(application specific integrated circuit)일 수 있다. I/O 제어기(650)는 유선 또는 무선 통신을 위한 통신 모듈을 포함할 수 있다. 메모리 장치(620)는 동적 랜덤 액세스 메모리(DRAM) 장치, 정적 랜덤 액세스 메모리(SRAM) 장치, 플래시 메모리 장치, 또는 이들 메모리 장치의 결합일 수 있다. 그래서, 몇몇 실시예에서는, 시스템(600) 내의 메모리 장치(620)는 DRAM 장치를 포함하지 않아도 된다.
시스템(600)에 도시된 구성요소들 중 하나 또는 그 이상은 여기에 포함된 다양한 실시예들 중 하나 또는 그 이상을 포함할 수 있다. 예를 들어, 프로세서(610), 또는 메모리 장치(620), 또는 I/O 제어기(650)의 적어도 일부, 또는 이들 구성요소들의 결합은 본 명세서의 구조물들의 적어도 한 실시예를 포함하는 집적 회로 패키지에 포함될 수 있다.
이들 요소들은 이 기술에 잘 알려져 있는 그들의 종래의 기능을 실행한다. 특히, 메모리 장치(620)는 몇몇 경우에 몇몇 실시예들에 따라서 구조물들을 형성하기 위한 방법을 위한 실행가능 명령을 장기간 저장하는데 이용될 수 있고, 다른 실시예에서는 프로세서(710)에 의한 실행 동안 실시예들에 따라서 구조물들을 형성하는 방법을 위한 실행가능 명령을 단기간 저장하는데 이용될 수 있다. 또한, 이 명령은 예를 들어 CD-ROMs, DVD 및 플로피 디스크, 반송파, 및/또는 다른 전파 신호와 같은, 시스템에 통신적으로 연결되는 기계 접속가능 매체에 저장되거나, 이 매체에 달리 연관될 수 있다. 한 실시예에서, 메모리 장치(620)는 프로세서(610)에 실행을 위한 실행가능 명령을 제공할 수 있다.
시스템(600)은 컴퓨터(예를 들어, 데스크탑, 랩탑, 핸드-헬드, 서버, 웹 기기, 라우터 등), 무선 통신 장치(예를 들어, 휴대폰, 코드리스 폰, 페이저, 개인용 디지털 기기 등), 컴퓨터-관련 주변기기(예를 들어, 프린터, 스캐너, 모니터 등), 오락 장치(예를 들어, 텔레비전, 라디오, 스테레오, 테이프 및 컴팩 디스크 플레이어 비디오 카셋트 레코더, 캠코더, 디지털 카메라, MP3(동화상 전문가 그룹, 오디오 레이어 3) 플레이어, 비디오 게임, 시계 등) 등을 포함할 수 있다.
앞선 설명이 실시예들에 이용될 수 있는 특정 단계들과 재료를 특정하였을 지라도, 이 기술에 숙련된 자들은 많은 수정 및 대체가 이루어질 수 있음을 이해할 것이다. 따라서, 그러한 수정, 변경, 치환 및 부가는 첨부된 특허청구범위에 의해 정의된 바와 같이 실시예들의 사상 및 범주 내에 속하는 것으로 고려되어야 한다. 또한, 트랜지스터 장치와 같은 다양한 마이크로전자 구조물은 이 기술에 잘 알려져 있다. 그러므로, 여기 제공된 도면들은 실시예들의 실시에 관한 표본적인 마이크로전자 구조물의 부분만을 보여주고 있다. 그러므로, 실시예들은 여기에 설명된 구조물들에 한정되지 않는다.

Claims (62)

  1. 장치를 형성하는 방법으로서,
    기판 상에 에피택셜 실리콘 게르마늄을 형성하는 단계;
    상기 에픽택셜 실리콘 게르마늄 상에 에피택셜 실리콘을 형성하는 단계;
    핀(fin) 구조물들이 형성되도록 상기 에피택셜 실리콘 게르마늄 상에 배치된 상기 에피택셜 실리콘을 패터닝하는 단계;
    상기 핀 구조물들 상에 핀 구조물들을 가로질러 스페이서들을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역들로부터 상기 핀 구조물들의 일부를 제거하고 나서, 상기 스페이서들에 인접해 있는 상기 소스/드레인 영역들 상에 소스/드레인 구조물들을 형성하는 단계; 및
    상기 스페이서들 사이에 배치된 상기 핀 구조물들로부터 상기 실리콘 및 상기 에피택셜 실리콘 게르마늄 층들 중 하나를 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 구조물은 게이트 올 어라운드 나노와이어 장치(gate all around nanowire device)의 일부를 포함하는 방법.
  3. 제1항에 있어서,
    에피택셜 실리콘 게르마늄의 부가적인 교호하는 층들을 에피택셜 실리콘 상에 형성하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 실리콘은 서로 일정한 갭(gap) 만큼 분리된 실리콘 게르마늄 나노와이어 구조물들이 형성되도록 상기 핀 구조물로부터 제거되는 방법.
  5. 제1항에 있어서,
    상기 실리콘 게르마늄은 서로 일정한 갭(gap) 만큼 분리된 실리콘 나노와이어 구조물들이 형성되도록 상기 핀 구조물로부터 제거되는 방법.
  6. 제4항에 있어서,
    상기 실리콘 게르마늄 나노와이어 구조물들의 모든 측면 주위에 게이트 유전체가 형성되는 방법.
  7. 제5항에 있어서,
    상기 실리콘 나노와이어 구조물들의 모든 측면 주위에 게이트 유전체가 형성되는 방법.
  8. 제6항에 있어서,
    상기 실리콘 게르마늄 나노와이어 구조물들 주위에 게이트 전극 재료가 형성되는 방법.
  9. 제7항에 있어서,
    상기 실리콘 나노와이어 구조물들 주위에 게이트 전극 재료가 형성되는 방법.
  10. 제8항에 있어서,
    상기 실리콘 게르마늄 나노와이어 구조물들 주위에 게이트 전극 재료가 형성되는 방법.
  11. 제9항에 있어서,
    상기 게이트 전극 재료는 금속을 포함하는 방법.
  12. 제10항에 있어서,
    상기 게이트 전극 재료는 금속을 포함하는 방법.
  13. 제9항에 있어서,
    상기 소스 드레인 구조물에는 트렌치 콘택트가 연결되고, 상기 소스 드레인 구조물은 n+ 도핑된 실리콘을 포함하는 방법.
  14. 제13항에 있어서,
    상기 소스/드레인 구조물과 상기 기판 사이에는 실리콘 에피택셜 팁(tip)이 배치되는 방법.
  15. 제9항에 있어서,
    상기 장치는 NMOS 게이트 올 어라운드 채널 장치의 일부를 포함하는 방법.
  16. 제9항에 있어서,
    상기 소스 드레인 구조물에는 트렌치 콘택트가 연결되고, 상기 소스/드레인 구조물은 p+ 도핑된 실리콘 게르마늄을 포함하는 방법.
  17. 제16항에 있어서,
    상기 소스 드레인 구조물과 상기 기판 사이에는 실리콘 에피택셜 팁이 배치되는 방법.
  18. 제17항에 있어서,
    상기 장치는 PMOS 게이트 올 어라운드 채널 장치의 일부를 포함하고, 상기 실리콘 나노와이어들은 스트레인드(strained) 실리콘 나노와이어들을 포함하는 방법.
  19. 나노와이어 장치를 형성하는 방법으로서,
    SOI 기판 상의 에피택셜 실리콘 게르마늄 상에 에피택셜 실리콘의 교호하는 층들을 형성하는 단계;
    핀 구조물들이 형성되도록 상기 교호하는 층들을 패터닝하는 단계;
    상기 핀 구조물들 상에 핀 구조물들을 가로질러 스페이서들을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역들로부터 상기 핀 구조물들의 일부를 제거하고 나서, 상기 스페이서들에 인접해 있는 상기 소스/드레인 영역들 상에 소스/드레인 구조물들을 형성하는 단계; 및
    상기 스페이서들 사이에 배치된 상기 핀 구조물들로부터 상기 실리콘 및 상기 에피택셜 실리콘 게르마늄 층들 중 하나를 제거하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 핀 구조물의 바닥 나노와이어 기하학적 구조는 상기 SOI 기판의 바닥 산화물 부분의 식각을 제어함으로써 정의되는 방법.
  21. 제20항에 있어서,
    상기 바닥 산화물은 하나의 나노와이어와 하나의 트라이게이트 구조물이 형성되도록 식각되는 방법.
  22. 제20항에 있어서,
    상기 바닥 산화물은 두 개의 나노와이어가 형성되도록 식각되는 방법.
  23. 나노와이어 장치를 형성하는 방법으로서,
    기판 상의 에피택셜 실리콘 게르마늄 상에 에피택셜 실리콘의 교호하는 층들을 형성하는 단계;
    상기 교호하는 층들을 식각해서 핀 구조물들을 형성하고 상기 핀 구조물들에 인접한 트렌치들을 형성하는 단계;
    상기 핀 구조물들 상에 핀 스페이서들을 형성하는 단계;
    상기 핀 구조물의 바닥 핀 구역이 노출되도록 제2 트렌치 식각을 실행하는 단계;
    상기 바닥 핀 구역을 산화시키는 단계;
    상기 핀 구조물들 상에 핀 구조물들을 가로질러 스페이서들을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역들로부터 상기 핀 구조물들의 일부를 제거하고 나서, 상기 스페이서들에 인접해 있는 상기 소스/드레인 영역들 상에 소스/드레인 구조물들을 형성하는 단계; 및
    상기 스페이서들 사이에 배치된 상기 핀 구조물들로부터 상기 실리콘 층들을 제거하는 단계
    를 포함하는 방법.
  24. 제23항에 있어서,
    상기 산화된 바닥 핀 구역 상에는 바닥 나노와이어가 배치되는 방법.
  25. 나노와이어 장치를 형성하는 방법으로서,
    기판 상의 에피택셜 실리콘 게르마늄 상에 에피택셜 실리콘의 교호하는 층들을 형성하는 단계;
    상기 교호하는 층들을 식각해서 핀 구조물들을 형성하고 상기 핀 구조물들에 인접한 트렌치들을 형성하는 단계;
    상기 트렌치들 내에 산화물을 형성하는 단계;
    상기 핀 구조물들 위에 핀 스페이서들을 형성하는 단계;
    바닥 핀 구역을 산화시키는 단계;
    상기 핀 구조물들 상에 핀 구조물들을 가로질러 스페이서들을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역들로부터 상기 핀 구조물들의 일부를 제거하고 나서, 상기 스페이서들에 인접해 있는 상기 소스/드레인 영역들 상에 소스/드레인 구조물들을 형성하는 단계; 및
    상기 스페이서들 사이에 배치된 상기 핀 구조물들로부터 상기 에피택셜 실리콘 층들을 제거하는 단계
    를 포함하는 방법.
  26. 제25항에 있어서,
    상기 산화된 바닥 핀 구역 상에는 바닥 나노와이어가 배치되는 방법.
  27. 나노와이어 장치를 형성하는 방법으로서,
    기판 상의 에피택셜 산화물 재료 상에 에피택셜 반도체 재료의 교호하는 층들을 형성하는 단계;
    상기 교호하는 층들을 식각해서 핀 구조물들을 형성하는 단계;
    상기 핀 구조물들 상에 핀 구조물들을 가로질러 스페이서들을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역들로부터 상기 핀 구조물들의 일부를 제거하고 나서, 상기 스페이서들에 인접해 있는 상기 소스/드레인 영역들 상에 소스/드레인 구조물들을 형성하는 단계; 및
    상기 스페이서들 사이에 배치된 상기 핀 구조물들로부터 상기 에피택셜 산화물 재료의 일부를 제거하는 단계
    를 포함하는 방법.
  28. 제27항에 있어서,
    상기 에피택셜 산화물 재료 상에는 바닥 반도체 재료 나노와이어가 배치되는 방법.
  29. 제27항에 있어서,
    상기 에피택셜 산화물은 상기 핀 구조물들로부터 완전히 제거되는 방법.
  30. 제27항에 있어서,
    상기 에피택셜 산화물은 상기 핀 구조물들로부터 부분적으로 제거되는 방법.
  31. 나노와이어 장치를 형성하는 방법으로서,
    기판 상의 에피택셜 실리콘 게르마늄 재료 상에 에피택셜 실리콘 재료의 교호하는 층들을 형성하는 단계;
    상기 교호하는 층들을 식각해서 핀 구조물들을 형성하고 상기 핀 구조물들에 인접한 트렌치들을 형성하는 단계;
    상기 핀 구조물들 상에 핀 구조물들을 가로질러 스페이서들을 형성하는 단계;
    상기 기판 위의 소스/드레인 영역들로부터 상기 핀 구조물들의 일부를 제거하는 단계;
    상기 핀 구조물들에 인접해 있는 상기 스페이서들 내의 갭을 제2 스페이서로 채우는 단계;
    상기 스페이서들에 인접해 있는 상기 소스/드레인 영역들 상에 소스/드레인 구조물들을 형성하는 단계; 및
    상기 스페이서들 사이에 배치된 상기 핀 구조물들로부터 상기 실리콘 및 상기 에피택셜 실리콘 게르마늄 층들 중 하나를 제거하는 단계
    를 포함하는 방법.
  32. 제31항에 있어서,
    상기 제2 스페이서 재료는 스페이서 유사 재료와 로우-k 재료 중 적어도 하나를 포함하는 방법.
  33. 제31항에 있어서,
    상기 스페이서들 내의 상기 갭은 상기 스페이서의 소스/드레인 측면 상에 채워지는 방법.
  34. 제31항에 있어서,
    상기 스페이서들 내의 상기 갭은 상기 스페이서의 게이트 측면 상에 채워지는 방법.
  35. 나노와이어 장치를 형성하는 방법으로서,
    <111> 채널을 포함하는 기판(100) 상의 에피택셜 실리콘 게르마늄 재료 상에 에피택셜 실리콘 재료의 교호하는 층들을 형성하는 단계;
    상기 교호하는 층들을 식각해서 핀 구조물들을 형성하고 상기 핀 구조물들에 인접한 트렌치들을 형성하는 단계;
    상기 핀 구조물들 상에 핀 구조물들을 가로질러 스페이서들을 형성하는 단계;
    상기 기판 상의 소스/드레인 영역들로부터 상기 핀 구조물들의 일부를 제거하고 나서, 상기 스페이서들에 인접해 있는 상기 소스/드레인 영역들 상에 소스/드레인 구조물들을 형성하는 단계; 및
    실리콘에는 선택적이지만 실리콘 게르마늄에는 선택적이지 않은 습식 식각을 이용하여, 상기 스페이서들 사이에 배치된 상기 핀 구조물들로부터 상기 에피택셜 실리콘 층들을 제거하는 단계
    를 포함하는 방법.
  36. 제35항에 있어서,
    실리콘 게르마늄 나노와이어들은, 상기 핀 구조물의 SiGe 나노와이어들 사이에 있는 상기 실리콘 모두를 제거한 후에 부분적으로 식각되는 방법.
  37. 제36항에 있어서,
    상기 습식 식각은 상기 스페이서들 내의 측면 식각이 최소화되도록 이방성 식각을 포함하는 방법.
  38. 나노와이어 장치를 형성하는 방법으로서,
    후면 영역과 트렌치 영역이 노출되도록 실리콘 기판 상에 배치된 질화물 및 산화물의 교호하는 층들을 패터닝하는 단계;
    상기 트렌치 영역과 후면 영역 내에 실리콘 재료 및 실리콘 게르마늄 재료 중 하나를 형성하는 단계;
    상기 실리콘 게르마늄 및 실리콘 중 하나 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 덮여있지 않는 상기 질화물 및 산화물의 교호하는 층들의 일부를 제거하여 핀 구조물을 형성하는 단계; 및
    상기 핀 구조물을 산화시키고 나서 산화된 부분들을 제거하여 나노와이어 구조물들을 형성하는 단계
    를 포함하는 방법.
  39. 제38항에 있어서,
    상기 나노와이어 구조물들은 상기 장치의 거의 전부를 가로질러 배치되는 방법.
  40. 나노와이어 장치를 형성하는 방법으로서,
    후면 영역과 트렌치 영역이 노출되도록 실리콘 기판 상에 배치된 질화물 및 산화물의 교호하는 층들을 패터닝하는 단계;
    상기 트렌치 영역과 후면 영역 내에 실리콘 재료 및 실리콘 게르마늄 재료 중 하나를 형성하는 단계;
    상기 실리콘 게르마늄 및 실리콘 중 하나 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 의해 덮여있지 않는 상기 질화물 및 산화물의 교호하는 층들의 일부를 제거하여 핀 구조물을 형성하는 단계;
    상기 핀 구조물 주위에 제2 하드 마스크를 형성하는 단계;
    상기 핀 구조물에 인접한 게이트 영역을 형성하는 단계 - 상기 핀 구조물의 일부는 노출될 수 있음 -;
    상기 핀 구조물을 산화시키고 나서 산화된 부분들을 제거하여 나노와이어 구조물들을 형성하는 단계
    를 포함하는 방법.
  41. 제40항에 있어서,
    상기 나노와이어 구조물들은 상기 게이트 구역에만 배치되는 방법.
  42. 제40항에 있어서,
    상기 핀 구조물의 상기 산화된 부분들은
    상기 산화물을 습식 식각으로 식각하고;
    상기 실리콘 및 실리콘 게르마늄 중 하나를 이방성 식각으로 식각함으로써 제거되는 방법.
  43. 나노와이어 장치로서,
    기판;
    N 및 P 나노와이어 채널들과 연결되는 긴 콘택트;
    상기 N 및 P 나노와이어 채널들 중 하나에 연결되는 짧은 콘택트 - 상기 N 및 P 나노와이어 채널들은 상기 기판 위에 배치됨 - ; 및
    상기 N 및 P 나노와이어 채널들 중 하나와 상기 기판에 연결되는 상기 짧은 콘택트 아래에 배치된 바닥 콘택트
    를 포함하는 나노와이어 장치.
  44. 제43항에 있어서,
    상기 기판은 Vss용을 포함하는 N+ 인버터를 포함하는 나노와이어 장치.
  45. 제43항에 있어서,
    상기 짧은 콘택트와 상기 바닥 콘택트는 서로 어긋나는(misaligned) 나노와이어 장치.
  46. 제43항에 있어서,
    상기 N 및 P 나노와이어들은 좌우 날개 구조물들을 포함하는 나노와이어 장치.
  47. 나노와이어 장치 구조물로서,
    CMOS 장치의 게이트 영역 위에 수직으로 배치된 나노와이어 채널 구조물들 - 상기 나노와이어 채널 구조물들은 실리콘 나노와이어 및 실리콘 게르마늄 나노와이어 중 하나를 포함함 - 을 포함하는 나노와이어 장치 구조물.
  48. 제47항에 있어서,
    상기 나노와이어 채널 구조물들은 제2 나노와이어 위에 수직으로 배치된 제1 나노와이어를 포함하는 나노와이어 장치 구조물.
  49. 제47항에 있어서,
    상기 나노와이어 채널 구조물들은 상기 장치 구조물의 거의 전체에 걸쳐서 배치되어 있는 나노와이어 장치 구조물.
  50. 나노와이어 장치로서,
    스페이서들에 인접하게 배치된 소스/드레인 구조물들을 포함하는 기판; 및
    상기 스페이서들 사이에 배치된 나노와이어 채널 구조물들 - 상기 나노와이어 채널 구조물들은 서로의 위에 수직으로 스택되어 있음 - 을 포함하는 나노와이어 장치.
  51. 제50항에 있어서,
    상기 나노와이어 채널 구조물들은 서로 일정한 갭만큼 분리되어 있는 에피택셜 실리콘 나노와이어 채널 구조물들을 포함하는 나노와이어 장치.
  52. 제50항에 있어서,
    상기 나노와이어 채널 구조물들은 서로 일정한 갭만큼 분리되어 있는 에피택셜 실리콘 게르마늄 나노와이어 채널 구조물들을 포함하는 나노와이어 장치.
  53. 제50항에 있어서,
    상기 나노와이어 채널 구조물들은 상기 나노와이어 채널 구조물들의 모든 주위에 있는 게이트 유전체 재료와 상기 나노와이어 채널 구조물들을 에워싸는 금속 게이트를 포함하는 나노와이어 장치.
  54. 제50항에 있어서,
    상기 게이트 유전체 재료는 하이 k 게이트 유전체 재료를 포함하는 나노와이어 장치.
  55. 제50항에 있어서,
    상기 나노와이어 채널 구조물들은 에피택셜 실리콘 및 에피택셜 실리콘 게르마늄 중 하나를 포함하는 나노와이어 장치.
  56. 제50항에 있어서,
    상기 소스/드레인 구조물들은 에피택셜 실리콘 게르마늄을 포함하는 나노와이어 장치.
  57. 제50항에 있어서,
    상기 기판은 SOI 기판을 포함하고, 상기 SOI 기판의 산화물 부분 상에는 바닥 나노와이어 채널 구조물이 배치되는 나노와이어 장치.
  58. 제50항에 있어서,
    상기 기판은 SOI 기판을 포함하고, 상기 SOI 기판의 산화물 부분 상에는 바닥 나노와이어 채널 구조물이 배치되는 나노와이어 장치.
  59. 제50항에 있어서,
    상기 장치는 NMOS 장치를 포함하고, 상기 소스 드레인 구조물들에는 트렌치 콘택트가 연결되고, 상기 소스 드레인 구조물들은 n+ 도핑된 실리콘을 포함하고, 상기 소스 드레인 구조물들과 상기 기판 사이에는 실리콘 에피택셜 팁이 배치되는 나노와이어 장치.
  60. 제50항에 있어서,
    상기 장치는 PMOS 장치를 포함하고, 상기 소스 드레인 구조물들에는 트렌치 콘택트가 연결되고, 상기 소스 드레인 구조물들은 p+ 도핑된 실리콘 게르마늄을 포함하고, 상기 소스 드레인 구조물들과 상기 기판(100) 사이에는 실리콘 에피택셜 팁이 배치되는 나노와이어 장치.
  61. 제50항에 있어서,
    상기 나노와이어 채널 구조물들은 에피택셜 산화물 나노와이어 채널 구조물 상에 배치된 에피택셜 실리콘 게르마늄 나노와이어 채널을 포함하는 나노와이어 장치.
  62. 제61항에 있어서,
    상기 에피택셜 산화물 나노와이어는 부분적으로 식각되는 나노와이어 장치.
KR1020137014162A 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물 KR101536837B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/958,179 US8753942B2 (en) 2010-12-01 2010-12-01 Silicon and silicon germanium nanowire structures
US12/958,179 2010-12-01
PCT/US2011/062059 WO2012074872A2 (en) 2010-12-01 2011-11-23 Silicon and silicon germanium nanowire structures

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020147016438A Division KR101571989B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물

Publications (2)

Publication Number Publication Date
KR20130108410A true KR20130108410A (ko) 2013-10-02
KR101536837B1 KR101536837B1 (ko) 2015-07-14

Family

ID=46161357

Family Applications (10)

Application Number Title Priority Date Filing Date
KR1020137014162A KR101536837B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020187001483A KR101892232B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020157034821A KR101750848B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020197005693A KR102013115B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020187024081A KR101954189B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020177012675A KR101821245B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020157017708A KR101607819B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020147016438A KR101571989B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020177016932A KR101820899B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020167013521A KR101814082B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물

Family Applications After (9)

Application Number Title Priority Date Filing Date
KR1020187001483A KR101892232B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020157034821A KR101750848B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020197005693A KR102013115B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020187024081A KR101954189B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020177012675A KR101821245B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020157017708A KR101607819B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020147016438A KR101571989B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020177016932A KR101820899B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR1020167013521A KR101814082B1 (ko) 2010-12-01 2011-11-23 실리콘 및 실리콘 게르마늄 나노와이어 구조물

Country Status (7)

Country Link
US (6) US8753942B2 (ko)
EP (3) EP2942817B1 (ko)
JP (5) JP2014505995A (ko)
KR (10) KR101536837B1 (ko)
CN (5) CN106449514A (ko)
SG (3) SG190373A1 (ko)
WO (1) WO2012074872A2 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160019051A (ko) * 2014-06-16 2016-02-18 삼성전자주식회사 집적 회로 및 그 제조 방법
KR20170001950A (ko) * 2013-08-20 2017-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 실리콘 및 실리콘 게르마늄 나노와이어 형성
KR20170009667A (ko) * 2015-07-17 2017-01-25 삼성전자주식회사 반도체 장치
KR20170061584A (ko) * 2015-11-25 2017-06-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20190005692A (ko) * 2017-07-07 2019-01-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20190055496A (ko) * 2017-11-15 2019-05-23 도실리콘 씨오., 엘티디. 페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation

Families Citing this family (256)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
CN107195671B (zh) 2011-12-23 2021-03-16 索尼公司 单轴应变纳米线结构
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
CN106653694B (zh) 2011-12-23 2019-10-18 英特尔公司 Cmos纳米线结构
US9559160B2 (en) * 2011-12-23 2017-01-31 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
US9087863B2 (en) * 2011-12-23 2015-07-21 Intel Corporation Nanowire structures having non-discrete source and drain regions
KR101650416B1 (ko) 2011-12-23 2016-08-23 인텔 코포레이션 비평면 게이트 올어라운드 장치 및 그의 제조 방법
WO2013101237A1 (en) * 2011-12-31 2013-07-04 Intel Corporation Hard mask etch stop for tall fins
FR2989515B1 (fr) * 2012-04-16 2015-01-16 Commissariat Energie Atomique Procede ameliore de realisation d'une structure de transistor a nano-fils superposes et a grille enrobante
US9484447B2 (en) 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
KR101678405B1 (ko) * 2012-07-27 2016-11-22 인텔 코포레이션 나노와이어 트랜지스터 디바이스 및 형성 기법
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8889564B2 (en) 2012-08-31 2014-11-18 International Business Machines Corporation Suspended nanowire structure
US8785909B2 (en) * 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8735869B2 (en) 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US9041106B2 (en) * 2012-09-27 2015-05-26 Intel Corporation Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates
US8823059B2 (en) 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US20140091279A1 (en) * 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
KR102002380B1 (ko) * 2012-10-10 2019-07-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101994079B1 (ko) * 2012-10-10 2019-09-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8653599B1 (en) 2012-11-16 2014-02-18 International Business Machines Corporation Strained SiGe nanowire having (111)-oriented sidewalls
US8759874B1 (en) 2012-11-30 2014-06-24 Stmicroelectronics, Inc. FinFET device with isolated channel
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US8969145B2 (en) 2013-01-19 2015-03-03 International Business Machines Corporation Wire-last integration method and structure for III-V nanowire devices
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6251604B2 (ja) * 2013-03-11 2017-12-20 ルネサスエレクトロニクス株式会社 フィンｆｅｔ構造を有する半導体装置及びその製造方法
US8778768B1 (en) 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
US8900959B2 (en) 2013-03-12 2014-12-02 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with pad regions
US8951870B2 (en) * 2013-03-14 2015-02-10 International Business Machines Corporation Forming strained and relaxed silicon and silicon germanium fins on the same wafer
US8906768B2 (en) * 2013-03-15 2014-12-09 GlobalFoundries, Inc. Wrap around stressor formation
KR102031709B1 (ko) * 2013-03-15 2019-10-14 인텔 코포레이션 하드마스크 층들을 이용한 나노 와이어 트랜지스터 제조
US8940602B2 (en) * 2013-04-11 2015-01-27 International Business Machines Corporation Self-aligned structure for bulk FinFET
CN104124157B (zh) * 2013-04-23 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9082788B2 (en) 2013-05-31 2015-07-14 Stmicroelectronics, Inc. Method of making a semiconductor device including an all around gate
US20140353716A1 (en) 2013-05-31 2014-12-04 Stmicroelectronics, Inc Method of making a semiconductor device using a dummy gate
US8987082B2 (en) 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Method of making a semiconductor device using sacrificial fins
US8962408B2 (en) 2013-06-04 2015-02-24 International Business Machines Corporation Replacement gate self-aligned carbon nanostructure transistor
WO2014204477A1 (en) 2013-06-20 2014-12-24 Intel Corporation Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US9171843B2 (en) * 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9035277B2 (en) 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
KR102069609B1 (ko) * 2013-08-12 2020-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9059002B2 (en) * 2013-08-27 2015-06-16 International Business Machines Corporation Non-merged epitaxially grown MOSFET devices
US9252016B2 (en) * 2013-09-04 2016-02-02 Globalfoundries Inc. Stacked nanowire
CN105518840B (zh) * 2013-10-03 2020-06-12 英特尔公司 用于纳米线晶体管的内部间隔体及其制造方法
KR102085525B1 (ko) 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150170916A1 (en) * 2013-12-17 2015-06-18 United Microelectronics Corp. Semiconductor process for manufacturing epitaxial structures
KR20200124333A (ko) 2013-12-19 2020-11-02 인텔 코포레이션 하이브리드 기하 구조 기반의 활성 영역을 갖는 비평면 반도체 디바이스
CN103700578B (zh) * 2013-12-27 2017-03-01 中国科学院微电子研究所 一种锗硅纳米线叠层结构的制作方法
US9159552B2 (en) 2013-12-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a germanium-containing FinFET
WO2015099782A1 (en) * 2013-12-27 2015-07-02 Intel Corporation Diffused tip extension transistor
US9087900B1 (en) 2014-01-07 2015-07-21 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9853154B2 (en) * 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
KR102155181B1 (ko) 2014-01-28 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9263584B2 (en) 2014-02-11 2016-02-16 International Business Machines Corporation Field effect transistors employing a thin channel region on a crystalline insulator structure
US9257527B2 (en) 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9224811B2 (en) 2014-03-17 2015-12-29 Globalfoundries Inc Stacked semiconductor device
US9780216B2 (en) * 2014-03-19 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Combination FinFET and methods of forming same
WO2015147866A1 (en) 2014-03-28 2015-10-01 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
CN104979211B (zh) 2014-04-10 2018-03-06 中芯国际集成电路制造(上海)有限公司 纳米线器件及其制造方法
US9093478B1 (en) 2014-04-11 2015-07-28 International Business Machines Corporation Integrated circuit structure with bulk silicon FinFET and methods of forming
US9601576B2 (en) * 2014-04-18 2017-03-21 International Business Machines Corporation Nanowire FET with tensile channel stressor
US9230992B2 (en) 2014-04-30 2016-01-05 International Business Machines Corporation Semiconductor device including gate channel having adjusted threshold voltage
KR102146469B1 (ko) 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR102158961B1 (ko) 2014-05-13 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9548358B2 (en) 2014-05-19 2017-01-17 International Business Machines Corporation Dual fill silicon-on-nothing field effect transistor
US9577100B2 (en) * 2014-06-16 2017-02-21 Globalfoundries Inc. FinFET and nanowire semiconductor devices with suspended channel regions and gate structures surrounding the suspended channel regions
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9502518B2 (en) * 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9966471B2 (en) * 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9443978B2 (en) 2014-07-14 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device having gate-all-around transistor and method of manufacturing the same
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
KR101628197B1 (ko) * 2014-08-22 2016-06-09 삼성전자주식회사 반도체 소자의 제조 방법
US9293588B1 (en) 2014-08-28 2016-03-22 International Business Machines Corporation FinFET with a silicon germanium alloy channel and method of fabrication thereof
US9343529B2 (en) * 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US9793356B2 (en) 2014-09-12 2017-10-17 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9318553B1 (en) 2014-10-16 2016-04-19 International Business Machines Corporation Nanowire device with improved epitaxy
US20160141360A1 (en) * 2014-11-19 2016-05-19 International Business Machines Corporation Iii-v semiconductor devices with selective oxidation
US9391201B2 (en) 2014-11-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US9660059B2 (en) 2014-12-12 2017-05-23 International Business Machines Corporation Fin replacement in a field-effect transistor
US9449820B2 (en) 2014-12-22 2016-09-20 International Business Machines Corporation Epitaxial growth techniques for reducing nanowire dimension and pitch
US9882026B2 (en) 2015-01-13 2018-01-30 Tokyo Electron Limited Method for forming a nanowire structure
TWI629790B (zh) * 2015-01-26 2018-07-11 聯華電子股份有限公司 半導體元件及其製作方法
US9508795B2 (en) * 2015-02-04 2016-11-29 Globalfoundries Inc. Methods of fabricating nanowire structures
CN106033725B (zh) 2015-03-13 2020-10-16 联华电子股份有限公司 半导体元件及其制作工艺
US9349860B1 (en) 2015-03-31 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and methods of forming same
US9306001B1 (en) 2015-04-14 2016-04-05 International Business Machines Corporation Uniformly doped leakage current stopper to counter under channel leakage currents in bulk FinFET devices
US9793403B2 (en) 2015-04-14 2017-10-17 Samsung Electronics Co., Ltd. Multi-layer fin field effect transistor devices and methods of forming the same
US9748364B2 (en) * 2015-04-21 2017-08-29 Varian Semiconductor Equipment Associates, Inc. Method for fabricating three dimensional device
US9893161B2 (en) 2015-04-22 2018-02-13 Tokyo Electron Limited Parasitic capacitance reduction structure for nanowire transistors and method of manufacturing
KR102380818B1 (ko) * 2015-04-30 2022-03-31 삼성전자주식회사 반도체 소자
US9437502B1 (en) 2015-06-12 2016-09-06 International Business Machines Corporation Method to form stacked germanium nanowires and stacked III-V nanowires
US10134840B2 (en) 2015-06-15 2018-11-20 International Business Machines Corporation Series resistance reduction in vertically stacked silicon nanowire transistors
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
EP3112316B1 (en) * 2015-07-02 2018-05-02 IMEC vzw Method for manufacturing transistor devices comprising multiple nanowire channels
US9614068B2 (en) 2015-09-02 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9647139B2 (en) 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
CN113611610A (zh) * 2015-09-10 2021-11-05 英特尔公司 具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法
US10734488B2 (en) * 2015-09-11 2020-08-04 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
US9608099B1 (en) 2015-09-22 2017-03-28 International Business Machines Corporation Nanowire semiconductor device
US9437501B1 (en) 2015-09-22 2016-09-06 International Business Machines Corporation Stacked nanowire device width adjustment by gas cluster ion beam (GCIB)
CN107851664A (zh) * 2015-09-25 2018-03-27 英特尔公司 用于控制晶体管子鳍状物漏电的技术
US9716142B2 (en) 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
KR102379701B1 (ko) 2015-10-19 2022-03-28 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
US9741792B2 (en) * 2015-10-21 2017-08-22 International Business Machines Corporation Bulk nanosheet with dielectric isolation
US9496263B1 (en) * 2015-10-23 2016-11-15 International Business Machines Corporation Stacked strained and strain-relaxed hexagonal nanowires
US9590038B1 (en) * 2015-10-23 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor device having nanowire channel
US10177143B2 (en) * 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
KR102557215B1 (ko) 2015-10-30 2023-07-18 유니버시티 오브 플로리다 리서치 파운데이션, 인크. 캡슐화된 나노구조체 및 제조 방법
US9362355B1 (en) 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US9754840B2 (en) * 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9559013B1 (en) * 2015-11-23 2017-01-31 International Business Machines Corporation Stacked nanowire semiconductor device
US10164012B2 (en) * 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9425291B1 (en) 2015-12-09 2016-08-23 International Business Machines Corporation Stacked nanosheets by aspect ratio trapping
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US9431301B1 (en) 2015-12-10 2016-08-30 International Business Machines Corporation Nanowire field effect transistor (FET) and method for fabricating the same
US10497701B2 (en) * 2015-12-16 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
EP3394896A4 (en) 2015-12-24 2019-12-18 Intel Corporation METHODS OF FORMING DOPED SOURCE / DRAIN CONTACTS AND STRUCTURES FORMED IN THIS WAY
US9722022B2 (en) * 2015-12-28 2017-08-01 International Business Machines Corporation Sidewall image transfer nanosheet
US10157992B2 (en) 2015-12-28 2018-12-18 Qualcomm Incorporated Nanowire device with reduced parasitics
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
KR102367408B1 (ko) * 2016-01-04 2022-02-25 삼성전자주식회사 복수의 시트들로 구성된 채널 영역을 포함하는 sram 소자
KR102366953B1 (ko) * 2016-01-06 2022-02-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10074730B2 (en) * 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
US9614040B1 (en) 2016-02-02 2017-04-04 International Business Machines Corporation Strained silicon germanium fin with block source/drain epitaxy and improved overlay capacitance
KR102461174B1 (ko) 2016-02-26 2022-11-01 삼성전자주식회사 반도체 소자
US9748404B1 (en) * 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
CN107204311A (zh) * 2016-03-16 2017-09-26 上海新昇半导体科技有限公司 纳米线半导体器件及其制造方法
US9978649B2 (en) 2016-03-21 2018-05-22 Tokyo Electron Limited Solid source doping for source and drain extension doping
US9735269B1 (en) * 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
FR3051970B1 (fr) 2016-05-25 2020-06-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'une structure de canal formee d'une pluralite de barreaux semi-conducteurs contraints
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
KR20170135115A (ko) 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102429611B1 (ko) 2016-06-10 2022-08-04 삼성전자주식회사 반도체 장치 제조 방법
CN105977299B (zh) * 2016-06-17 2019-12-10 中国科学院微电子研究所 半导体器件及其制造方法
US10236362B2 (en) * 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
US10134905B2 (en) 2016-06-30 2018-11-20 International Business Machines Corporation Semiconductor device including wrap around contact, and method of forming the semiconductor device
US10453850B2 (en) 2016-07-19 2019-10-22 Tokyo Electron Limited Three-dimensional semiconductor device including integrated circuit, transistors and transistor components and method of fabrication
WO2018031528A1 (en) * 2016-08-08 2018-02-15 Tokyo Electron Limited Three-dimensional semiconductor device and method of fabrication
JP6951903B2 (ja) * 2016-08-10 2021-10-20 東京エレクトロン株式会社 半導体素子のための拡張領域
US10840381B2 (en) 2016-08-10 2020-11-17 International Business Machines Corporation Nanosheet and nanowire MOSFET with sharp source/drain junction
US10026652B2 (en) * 2016-08-17 2018-07-17 Samsung Electronics Co., Ltd. Horizontal nanosheet FETs and method of manufacturing the same
US10332986B2 (en) 2016-08-22 2019-06-25 International Business Machines Corporation Formation of inner spacer on nanosheet MOSFET
US9905643B1 (en) 2016-08-26 2018-02-27 International Business Machines Corporation Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors
US9704863B1 (en) 2016-09-09 2017-07-11 International Business Machines Corporation Forming a hybrid channel nanosheet semiconductor structure
US9704995B1 (en) * 2016-09-20 2017-07-11 Advanced Micro Devices, Inc. Gate all around device architecture with local oxide
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US9728621B1 (en) 2016-09-28 2017-08-08 International Business Machines Corporation iFinFET
TWI746696B (zh) 2016-11-14 2021-11-21 日商東京威力科創股份有限公司 奈米線及奈米平板處理用之本體矽電荷轉移之預防方法
CN111370466A (zh) * 2016-11-21 2020-07-03 华为技术有限公司 一种场效应晶体管及其制作方法
CN108231589B (zh) * 2016-12-09 2020-06-05 Imec 非营利协会 纳米线半导体器件中内间隔的形成
WO2018118007A1 (en) * 2016-12-19 2018-06-28 Intel Corporation Condensation for strain control
KR102564325B1 (ko) 2017-01-04 2023-08-07 삼성전자주식회사 다수의 채널 영역을 가지는 반도체 장치
US9972542B1 (en) 2017-01-04 2018-05-15 International Business Machines Corporation Hybrid-channel nano-sheet FETs
US9935014B1 (en) 2017-01-12 2018-04-03 International Business Machines Corporation Nanosheet transistors having different gate dielectric thicknesses on the same chip
US10068794B2 (en) * 2017-01-31 2018-09-04 Advanced Micro Devices, Inc. Gate all around device architecture with hybrid wafer bond technique
US9881998B1 (en) 2017-02-02 2018-01-30 International Business Machines Corporation Stacked nanosheet field effect transistor device with substrate isolation
US10050107B1 (en) 2017-02-13 2018-08-14 International Business Machines Corporation Nanosheet transistors on bulk material
US10032867B1 (en) 2017-03-07 2018-07-24 International Business Machines Corporation Forming bottom isolation layer for nanosheet technology
JP2018147396A (ja) * 2017-03-08 2018-09-20 株式会社ジャパンディスプレイ 表示装置
US10381468B2 (en) 2017-03-21 2019-08-13 International Business Machines Corporation Method and structure for forming improved single electron transistor with gap tunnel barriers
US10290738B2 (en) * 2017-04-10 2019-05-14 Globalfoundries Inc. Methods of forming epi semiconductor material on a recessed fin in the source/drain regions of a FinFET device
US10930793B2 (en) 2017-04-21 2021-02-23 International Business Machines Corporation Bottom channel isolation in nanosheet transistors
US10186510B2 (en) 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
US10304728B2 (en) 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
US10121868B1 (en) 2017-05-03 2018-11-06 Globalfoundries Inc. Methods of forming epi semiconductor material on a thinned fin in the source/drain regions of a FinFET device
US9954058B1 (en) 2017-06-12 2018-04-24 International Business Machines Corporation Self-aligned air gap spacer for nanosheet CMOS devices
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
CN109390400A (zh) * 2017-08-08 2019-02-26 中芯国际集成电路制造(上海)有限公司 环栅场效应晶体管及其形成方法
US10934485B2 (en) 2017-08-25 2021-03-02 Versum Materials Us, Llc Etching solution for selectively removing silicon over silicon-germanium alloy from a silicon-germanium/ silicon stack during manufacture of a semiconductor device
US10332985B2 (en) * 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10629679B2 (en) * 2017-08-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102353251B1 (ko) 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20190103282A1 (en) 2017-09-29 2019-04-04 Versum Materials Us, Llc Etching Solution for Simultaneously Removing Silicon and Silicon-Germanium Alloy From a Silicon-Germanium/Silicon Stack During Manufacture of a Semiconductor Device
US10867866B2 (en) 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10680084B2 (en) 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
US10269576B1 (en) 2017-11-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Etching and structures formed thereby
US10355102B2 (en) 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10141403B1 (en) 2017-11-16 2018-11-27 International Business Machines Corporation Integrating thin and thick gate dielectric nanosheet transistors on same chip
KR102399071B1 (ko) 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
US10586853B2 (en) 2017-11-27 2020-03-10 International Business Machines Corporation Non-planar field effect transistor devices with wrap-around source/drain contacts
US10312350B1 (en) 2017-11-28 2019-06-04 International Business Machines Corporation Nanosheet with changing SiGe percentage for SiGe lateral recess
KR20240132108A (ko) 2017-12-12 2024-09-02 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치 및 그 제조 방법
US10276687B1 (en) * 2017-12-20 2019-04-30 International Business Machines Corporation Formation of self-aligned bottom spacer for vertical transistors
US10622208B2 (en) 2017-12-22 2020-04-14 International Business Machines Corporation Lateral semiconductor nanotube with hexagonal shape
US10424651B2 (en) 2018-01-26 2019-09-24 International Business Machines Corporation Forming nanosheet transistor using sacrificial spacer and inner spacers
US10573521B2 (en) 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
US11133396B2 (en) 2018-01-30 2021-09-28 Sony Semiconductor Solutions Corporation Semiconductor device
US10679890B2 (en) 2018-02-01 2020-06-09 International Business Machines Corporation Nanosheet structure with isolated gate
TWI788501B (zh) 2018-02-02 2023-01-01 日商索尼半導體解決方案公司 半導體裝置
CN110233176B (zh) * 2018-03-05 2022-07-22 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
JP7074968B2 (ja) * 2018-03-19 2022-05-25 東京エレクトロン株式会社 ３次元デバイス及びそれを形成する方法
US10263100B1 (en) 2018-03-19 2019-04-16 International Business Machines Corporation Buffer regions for blocking unwanted diffusion in nanosheet transistors
US10446664B1 (en) 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors
US10566438B2 (en) 2018-04-02 2020-02-18 International Business Machines Corporation Nanosheet transistor with dual inner airgap spacers
US10566445B2 (en) 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US10243054B1 (en) 2018-04-03 2019-03-26 International Business Machines Corporation Integrating standard-gate and extended-gate nanosheet transistors on the same substrate
US10971585B2 (en) 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US20190341452A1 (en) 2018-05-04 2019-11-07 International Business Machines Corporation Iii-v-segmented finfet free of wafer bonding
US11139402B2 (en) 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US10374034B1 (en) 2018-05-21 2019-08-06 International Business Machines Corporation Undercut control in isotropic wet etch processes
US10461154B1 (en) * 2018-06-21 2019-10-29 International Business Machines Corporation Bottom isolation for nanosheet transistors on bulk substrate
TWI845516B (zh) * 2018-06-22 2024-06-21 日商東京威力科創股份有限公司 奈米線裝置的形成方法
US10388569B1 (en) 2018-06-26 2019-08-20 International Business Machines Corporation Formation of stacked nanosheet semiconductor devices
US10483166B1 (en) 2018-06-26 2019-11-19 International Business Machines Corporation Vertically stacked transistors
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11476329B2 (en) 2018-07-26 2022-10-18 Sony Semiconductor Solutions Corporation Semiconductor device
US11367783B2 (en) 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
JP7351307B2 (ja) 2018-09-25 2023-09-27 株式会社ソシオネクスト 半導体装置及びその製造方法
US11462536B2 (en) * 2018-09-28 2022-10-04 Intel Corporation Integrated circuit structures having asymmetric source and drain structures
US10910375B2 (en) * 2018-09-28 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabrication thereof
US11043493B2 (en) * 2018-10-12 2021-06-22 International Business Machines Corporation Stacked nanosheet complementary metal oxide semiconductor field effect transistor devices
US11264506B2 (en) * 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP7376805B2 (ja) * 2018-11-09 2023-11-09 株式会社ソシオネクスト 半導体集積回路装置
US11180697B2 (en) 2018-11-19 2021-11-23 Versum Materials Us, Llc Etching solution having silicon oxide corrosion inhibitor and method of using the same
WO2020110733A1 (ja) * 2018-11-26 2020-06-04 株式会社ソシオネクスト 半導体集積回路装置
CN113196464B (zh) * 2018-12-25 2024-05-28 株式会社索思未来 半导体集成电路装置
WO2020137746A1 (ja) * 2018-12-26 2020-07-02 株式会社ソシオネクスト 半導体集積回路装置
US12057491B2 (en) 2019-01-03 2024-08-06 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices above insulator substrates
US11946148B2 (en) 2019-01-11 2024-04-02 Versum Materials Us, Llc Hafnium oxide corrosion inhibitor
JP7364928B2 (ja) * 2019-02-18 2023-10-19 株式会社ソシオネクスト 半導体集積回路装置
KR102673872B1 (ko) 2019-03-20 2024-06-10 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11532734B2 (en) * 2019-03-29 2022-12-20 Intel Corporation Gate-all-around integrated circuit structures having germanium nanowire channel structures
JP7272426B2 (ja) 2019-04-25 2023-05-12 株式会社ソシオネクスト 半導体装置
US10916630B2 (en) 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
US10818559B1 (en) 2019-04-29 2020-10-27 International Business Machines Corporation Formation of multi-segment channel transistor devices
US11264458B2 (en) 2019-05-20 2022-03-01 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US10892331B2 (en) 2019-06-05 2021-01-12 International Business Machines Corporation Channel orientation of CMOS gate-all-around field-effect transistor devices for enhanced carrier mobility
WO2020255256A1 (ja) 2019-06-18 2020-12-24 株式会社ソシオネクスト 半導体装置
TW202129061A (zh) 2019-10-02 2021-08-01 美商應用材料股份有限公司 環繞式閘極輸入/輸出工程
US11133310B2 (en) 2019-10-03 2021-09-28 Tokyo Electron Limited Method of making multiple nano layer transistors to enhance a multiple stack CFET performance
CN114556546A (zh) * 2019-10-22 2022-05-27 应用材料公司 通过选择性外延再生长的环绕式栅极输入/输出的形成方法
US11251280B2 (en) * 2019-12-17 2022-02-15 International Business Machines Corporation Strained nanowire transistor with embedded epi
US11715781B2 (en) 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
US11462579B2 (en) * 2020-02-28 2022-10-04 Omnivision Technologies, Inc. Pixel and associated transfer-gate fabrication method
US11245027B2 (en) * 2020-03-10 2022-02-08 International Business Machines Corporation Bottom source/drain etch with fin-cut-last-VTFET
US11335552B2 (en) * 2020-04-17 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with oxide semiconductor channel
US11557659B2 (en) * 2020-04-29 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around transistor device and fabrication methods thereof
US11961763B2 (en) 2020-07-13 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device and method of forming thereof
US11653581B2 (en) 2020-08-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device structure and manufacturing method
US11757021B2 (en) * 2020-08-18 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with fin-top hard mask and methods for fabrication thereof
US11508621B2 (en) 2020-08-21 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11984483B2 (en) 2021-03-26 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing thereof
US20230006051A1 (en) * 2021-06-30 2023-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with dielectric feature and method for manufacturing the same
US11862640B2 (en) 2021-09-29 2024-01-02 Advanced Micro Devices, Inc. Cross field effect transistor (XFET) library architecture power routing
US20230163212A1 (en) * 2021-11-19 2023-05-25 Intel Corporation Gate-all-around transistor device with compressively strained channel layers
JP2023110192A (ja) * 2022-01-28 2023-08-09 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144607A (ja) 1996-11-13 1998-05-29 Hitachi Ltd 半導体基板およびその製造方法ならびにそれを用いた半導体装置およびその製造方法
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
EP1502285A2 (en) 2002-05-07 2005-02-02 ASM America, Inc. Silicon-on-insulator structures and methods
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
JP2004172178A (ja) * 2002-11-18 2004-06-17 Toshiba Corp 半導体装置及び半導体装置の製造方法
FR2853454B1 (fr) * 2003-04-03 2005-07-15 St Microelectronics Sa Transistor mos haute densite
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
KR100553683B1 (ko) * 2003-05-02 2006-02-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
US6855588B1 (en) * 2003-10-07 2005-02-15 United Microelectronics Corp. Method of fabricating a double gate MOSFET device
JP4904815B2 (ja) 2003-10-09 2012-03-28 日本電気株式会社 半導体装置及びその製造方法
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
KR100506460B1 (ko) 2003-10-31 2005-08-05 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
KR100625177B1 (ko) 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
JP4796329B2 (ja) 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US7491988B2 (en) * 2004-06-28 2009-02-17 Intel Corporation Transistors with increased mobility in the channel zone and method of fabrication
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
JP2006086188A (ja) * 2004-09-14 2006-03-30 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US20080121932A1 (en) 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
KR100645065B1 (ko) * 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
KR100668340B1 (ko) * 2005-06-28 2007-01-12 삼성전자주식회사 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자
KR101155176B1 (ko) 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
FR2895835B1 (fr) 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
KR100718159B1 (ko) 2006-05-18 2007-05-14 삼성전자주식회사 와이어-타입 반도체 소자 및 그 제조 방법
US7777275B2 (en) * 2006-05-18 2010-08-17 Macronix International Co., Ltd. Silicon-on-insulator structures
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7781827B2 (en) * 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
EP1975988B1 (en) 2007-03-28 2015-02-25 Siltronic AG Multilayered semiconductor wafer and process for its production
US7821061B2 (en) * 2007-03-29 2010-10-26 Intel Corporation Silicon germanium and germanium multigate and nanowire structures for logic and multilevel memory applications
JP4381428B2 (ja) * 2007-04-10 2009-12-09 シャープ株式会社 微細構造体の配列方法及び微細構造体を配列した基板、並びに集積回路装置及び表示素子
JP4473889B2 (ja) 2007-04-26 2010-06-02 株式会社東芝 半導体装置
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US7674669B2 (en) * 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor
JP4966153B2 (ja) 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
JP2011507231A (ja) * 2007-12-07 2011-03-03 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ シリコン−ゲルマニウムナノワイヤ構造およびその形成方法
US7727830B2 (en) * 2007-12-31 2010-06-01 Intel Corporation Fabrication of germanium nanowire transistors
JP5553266B2 (ja) 2008-06-09 2014-07-16 独立行政法人産業技術総合研究所 ナノワイヤ電界効果トランジスタの作製方法
WO2009151001A1 (ja) * 2008-06-09 2009-12-17 独立行政法人産業技術総合研究所 ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路
JP2010010382A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置およびその製造方法
JP2010010473A (ja) 2008-06-27 2010-01-14 Toshiba Corp 半導体装置及びその製造方法
EP2311072B1 (en) 2008-07-06 2013-09-04 Imec Method for doping semiconductor structures
US7884004B2 (en) * 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
US7893492B2 (en) 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8115511B2 (en) * 2009-04-14 2012-02-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8110467B2 (en) * 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
US8422273B2 (en) * 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US8084308B2 (en) 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8216902B2 (en) * 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
US8169024B2 (en) * 2009-08-18 2012-05-01 International Business Machines Corporation Method of forming extremely thin semiconductor on insulator (ETSOI) device without ion implantation
US8426923B2 (en) * 2009-12-02 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate semiconductor device and method
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8399314B2 (en) * 2010-03-25 2013-03-19 International Business Machines Corporation p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US8445337B2 (en) * 2010-05-12 2013-05-21 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8389416B2 (en) * 2010-11-22 2013-03-05 Tokyo Electron Limited Process for etching silicon with selectivity to silicon-germanium
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
TWI538215B (zh) * 2011-03-25 2016-06-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
KR102083494B1 (ko) * 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9406697B1 (en) * 2015-01-20 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and manufacturing methods thereof
KR102330757B1 (ko) * 2015-03-30 2021-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102482368B1 (ko) * 2018-06-18 2022-12-29 삼성전자주식회사 반도체 장치의 불량 검출 방법

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10699964B2 (en) 2013-08-20 2020-06-30 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
KR20170001950A (ko) * 2013-08-20 2017-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 실리콘 및 실리콘 게르마늄 나노와이어 형성
US10163729B2 (en) 2013-08-20 2018-12-25 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11854905B2 (en) 2013-08-20 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US10943833B2 (en) 2013-08-20 2021-03-09 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
KR20160019051A (ko) * 2014-06-16 2016-02-18 삼성전자주식회사 집적 회로 및 그 제조 방법
KR20170009667A (ko) * 2015-07-17 2017-01-25 삼성전자주식회사 반도체 장치
KR20170061584A (ko) * 2015-11-25 2017-06-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10693018B2 (en) 2017-07-07 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device including non-volatile memory cells
US11349035B2 (en) 2017-07-07 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including non-volatile memory cells
KR20190005692A (ko) * 2017-07-07 2019-01-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
US12094984B2 (en) 2017-07-07 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor device
KR20190055496A (ko) * 2017-11-15 2019-05-23 도실리콘 씨오., 엘티디. 페이싱바를 가지는 낸드 플래쉬 메모리 장치 및 그의 제조 방법

Also Published As

Publication number Publication date
WO2012074872A3 (en) 2012-10-04
KR101571989B1 (ko) 2015-11-25
JP6153974B2 (ja) 2017-06-28
KR101820899B1 (ko) 2018-01-22
CN106449514A (zh) 2017-02-22
US20200227520A1 (en) 2020-07-16
JP6423044B2 (ja) 2018-11-14
KR101821245B1 (ko) 2018-01-23
US8753942B2 (en) 2014-06-17
CN114242764A (zh) 2022-03-25
US20120138886A1 (en) 2012-06-07
CN109607475A (zh) 2019-04-12
SG10201910741XA (en) 2020-01-30
CN109607475B (zh) 2022-04-15
EP2647038A4 (en) 2015-01-07
CN105923602A (zh) 2016-09-07
KR20140085604A (ko) 2014-07-07
US20150303258A1 (en) 2015-10-22
SG10201503294XA (en) 2015-06-29
US20210226006A1 (en) 2021-07-22
KR101607819B1 (ko) 2016-03-31
JP2020080436A (ja) 2020-05-28
KR101892232B1 (ko) 2018-08-28
KR102013115B1 (ko) 2019-08-21
EP2647038B1 (en) 2022-10-12
KR20150143889A (ko) 2015-12-23
US10636871B2 (en) 2020-04-28
KR20190022931A (ko) 2019-03-06
SG190373A1 (en) 2013-06-28
US10991799B2 (en) 2021-04-27
JP2015195405A (ja) 2015-11-05
EP2942817B1 (en) 2023-05-24
KR20170055568A (ko) 2017-05-19
EP2647038A2 (en) 2013-10-09
EP4235801A3 (en) 2023-09-06
US9595581B2 (en) 2017-03-14
KR20150082698A (ko) 2015-07-15
CN103238208A (zh) 2013-08-07
KR101814082B1 (ko) 2018-01-02
US20140326952A1 (en) 2014-11-06
KR20180096828A (ko) 2018-08-29
US9129829B2 (en) 2015-09-08
KR101750848B1 (ko) 2017-06-26
JP2017152745A (ja) 2017-08-31
JP6992830B2 (ja) 2022-01-13
KR101954189B1 (ko) 2019-03-05
WO2012074872A2 (en) 2012-06-07
EP4235801A2 (en) 2023-08-30
US20170133462A1 (en) 2017-05-11
KR20170073742A (ko) 2017-06-28
EP2942817A1 (en) 2015-11-11
JP2014505995A (ja) 2014-03-06
KR20160065982A (ko) 2016-06-09
CN114242763A (zh) 2022-03-25
JP2019009476A (ja) 2019-01-17
KR101536837B1 (ko) 2015-07-14
KR20180010317A (ko) 2018-01-30
JP6672421B2 (ja) 2020-03-25

Similar Documents

Publication Publication Date Title
US10991799B2 (en) Silicon and silicon germanium nanowire structures

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 4