JP2006086188A - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims description 59
- 239000003963 antioxidant agent Substances 0.000 claims description 26
- 230000003078 antioxidant effect Effects 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 16
- 230000003064 anti-oxidating effect Effects 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000012212 insulator Substances 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 78
- 238000000034 method Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910020328 SiSn Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052949 galena Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
【課題】 ＳＯＩ基板を用いることなく、ボディの複数面にゲート電極が配されたＳＯＩトランジスタを形成する。
【解決手段】 半導体基板１上に凸部３を設け、凸部３の側方から内側に向かって進入するように凸部３と半導体基板１との間に酸化膜２を形成し、ゲート絶縁膜４を介して凸部３に跨るように配置されたゲート電極５を半導体基板１上に形成することにより、凸部３上および左右の３面にゲート電極５を配するとともに、ゲート電極の側方にそれぞれ配置されたソース層６ａおよびドレイン層６ｂを凸部３に形成する。
【選択図】 図１
【解決手段】 半導体基板１上に凸部３を設け、凸部３の側方から内側に向かって進入するように凸部３と半導体基板１との間に酸化膜２を形成し、ゲート絶縁膜４を介して凸部３に跨るように配置されたゲート電極５を半導体基板１上に形成することにより、凸部３上および左右の３面にゲート電極５を配するとともに、ゲート電極の側方にそれぞれ配置されたソース層６ａおよびドレイン層６ｂを凸部３に形成する。
【選択図】 図１
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、３面にゲート電極が配置されたトリプルゲートＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）トランジスタに適用して好適なものである。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、完全空乏型ＳＯＩトランジスタでは、ＳＯＩ層を薄膜化する必要があるため、寄生抵抗の増大を引き起こし、ＳＯＩトランジスタの微細化の利点を損なっている。
これに対して、例えば、非特許文献１には、ボディの上下、あるいは、左右、あるいは３面にゲート電極を配したＳＯＩトランジスタが開示されている。この構造では、ボディ電位に対するゲート電極の支配力を高めることができ、比較的厚いＳＯＩ層でも、パンチスルーを抑制し、良好なサブスレッショルド特性を維持することができる。
Ｒｏｂｅｒｔ Ｃｈａｕ，Ｂｒｉａｎ Ｄｏｙｌｅ，Ｊａｃｋ Ｋａｖａｌｉｅｒｏｓ，Ｄｏｕｇ Ｂａｒｌａｇｅ，Ａｎａｎｄ，Ｍｕｒｔｈｙ，Ｍａｒｋ Ｄｏｃｚｙ，Ｒｅｚａ Ａｒｇｈａｖａｎｉ ａｎｄ Ｓｕｍａｎ Ｄａｔｔａ "Ａｄｖａｎｃｅｄ Ｄｅｐｌｅｔｅｄ−Ｓｕｂｓｔｒａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ：Ｓｉｎｇｌｅ−ｇａｔｅ，Ｄｏｕｂｌｅ−ｇａｔｅ ａｎｄ Ｔｒｉ−ｇａｔｅ" Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｎａｇｏｙａ，２００２，ｐｐ．６８−６９
Ｒｏｂｅｒｔ Ｃｈａｕ，Ｂｒｉａｎ Ｄｏｙｌｅ，Ｊａｃｋ Ｋａｖａｌｉｅｒｏｓ，Ｄｏｕｇ Ｂａｒｌａｇｅ，Ａｎａｎｄ，Ｍｕｒｔｈｙ，Ｍａｒｋ Ｄｏｃｚｙ，Ｒｅｚａ Ａｒｇｈａｖａｎｉ ａｎｄ Ｓｕｍａｎ Ｄａｔｔａ "Ａｄｖａｎｃｅｄ Ｄｅｐｌｅｔｅｄ−Ｓｕｂｓｔｒａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ：Ｓｉｎｇｌｅ−ｇａｔｅ，Ｄｏｕｂｌｅ−ｇａｔｅ ａｎｄ Ｔｒｉ−ｇａｔｅ" Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｎａｇｏｙａ，２００２，ｐｐ．６８−６９
しかしながら、特許文献１に開示された構造では、ボディの３面にゲート電極を配するために、ＳＯＩ層を細線状にエッチング加工する必要がある。このため、ＳＯＩ基板を用いる必要があり、コストアップを招くという問題があった。
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、ボディの複数面にゲート電極を配することが可能な半導体装置および半導体装置の製造方法を提供することである。
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、ボディの複数面にゲート電極を配することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、凸部が設けられた半導体基板と、前記凸部の側方から内側に向かって形成され、前記凸部を前記半導体基板から絶縁する酸化膜と、前記凸部に跨るように配置されたゲート電極と、前記ゲート電極の側方にそれぞれ配置され、前記凸部に形成されたソース／ドレイン層とを備えることを特徴とする。
これにより、凸部が設けられた半導体基板の熱酸化を行うことで、凸部を半導体基板から絶縁することが可能となる。このため、ＳＯＩ基板を用いることなく、ボディの複数面にゲート電極を配することが可能となり、コストアップを抑制しつつ、ボディ電位に対するゲート電極の支配力を高めることができる。この結果、ボディの膜厚が比較的厚い場合においても、パンチスルーを抑制しつつ、良好なサブスレッショルド特性を維持することが可能となり、寄生抵抗を低減させることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板のエッチング加工を行うことにより、前記半導体基板に凸部を形成する工程と、前記凸部を埋め込む絶縁膜を前記半導体基板上に形成する工程と、前記絶縁膜を薄膜化することにより、前記絶縁膜を前記半導体基板上に残した状態で、前記凸部の側壁を露出させる工程と、前記凸部を埋め込む酸化防止膜を前記凸部の側壁が露出された半導体基板上に形成する工程と、前記酸化防止膜をエッチバックすることにより、前記凸部の先端が前記酸化防止膜で覆われるようにして前記絶縁膜を露出させる工程と、前記半導体基板上に残る前記絶縁膜を除去することにより、前記凸部の側壁を露出させる工程と、前記酸化防止膜をマスクとして前記半導体基板の熱酸化を行うことにより、前記凸部を前記半導体基板から絶縁する酸化膜を形成する工程と、前記前記凸部の先端を覆う前記酸化防止膜を除去する工程と、前記凸部の表面の熱酸化を行うことにより、前記凸部の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記凸部に跨るように配置されたゲート電極を形成する工程と、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記凸部に形成する工程とを備えることを特徴とする。
これにより、凸部の先端が酸化防止膜で覆われた状態で凸部の側壁を酸化することが可能となり、凸部の先端が酸化されることを防止しつつ、凸部と半導体基板との間に酸化膜を形成することができる。このため、ＳＯＩ基板を用いることなく、ボディの複数面にゲート電極を配することが可能となり、コストアップを抑制しつつ、ボディ電位に対するゲート電極の支配力を高めることができる。
また、本発明の一態様に係る半導体装置によれば、前記絶縁膜のエッチングレートは、前記酸化防止膜のエッチングレートよりも大きいことを特徴とする。
これにより、酸化防止膜を残したまま、半導体基板上に残存する絶縁膜を除去することができ、凸部の先端が酸化防止膜で覆われた状態で凸部の側壁を露出させることができる。
これにより、酸化防止膜を残したまま、半導体基板上に残存する絶縁膜を除去することができ、凸部の先端が酸化防止膜で覆われた状態で凸部の側壁を露出させることができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板１上には凸部３が設けられ、凸部３と半導体基板１との間には酸化膜２が形成されている。ここで、酸化膜２は、凸部３の側方から内側に向かって進入するように半導体基板１上に形成することができる。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。
図１は、本発明の一実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板１上には凸部３が設けられ、凸部３と半導体基板１との間には酸化膜２が形成されている。ここで、酸化膜２は、凸部３の側方から内側に向かって進入するように半導体基板１上に形成することができる。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。
そして、半導体基板１上には、ゲート絶縁膜４を介して凸部３に跨るように配置されたゲート電極５が形成されている。ここで、凸部３に跨るようにゲート電極５を形成することで、凸部３上および左右の３面にゲート電極５を配することができる。そして、凸部３には、ゲート電極の側方にそれぞれ配置されたソース層６ａおよびドレイン層６ｂが形成されている。
これにより、凸部３が設けられた半導体基板１の熱酸化を行うことで、凸部３と半導体基板１との間に酸化膜２を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ボディの複数面にゲート電極５を配することが可能となり、コストアップを抑制しつつ、ボディ電位に対するゲート電極５の支配力を高めることができる。この結果、ボディの膜厚が比較的厚い場合においても、パンチスルーを抑制しつつ、良好なサブスレッショルド特性を維持することが可能となり、ソース層６ａおよびドレイン層６ｂの寄生抵抗を低減させることができる。
図２および図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に熱酸化膜１１を形成する。そして、ＣＶＤなどの方法により絶縁膜を熱酸化膜１１上に堆積させ、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜をパターニングする。絶縁膜１２の材質としては、例えば、シリコン窒化膜を用いることができる。
図２（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に熱酸化膜１１を形成する。そして、ＣＶＤなどの方法により絶縁膜を熱酸化膜１１上に堆積させ、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜をパターニングする。絶縁膜１２の材質としては、例えば、シリコン窒化膜を用いることができる。
次に、半導体基板１のエッチングを行うことにより、半導体基板１上に凸部３を形成する。そして、半導体基板１の熱酸化を行うことにより、凸部３の側壁および半導体基板１の表面に熱酸化膜１３を形成する。そして、ＣＶＤなどの方法により、凸部３を埋め込む絶縁膜１４を半導体基板１上に形成する。なお、絶縁膜１４としては、例えば、シリコン酸化膜を用いることができる。
次に、図２（ｂ）に示すように、ドライエッチングまたはウェットエッチングにて絶縁膜１４を薄膜化することにより、絶縁膜１４を半導体基板１上に残した状態で、凸部３の側壁を露出させる。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、凸部３を埋め込む酸化防止膜１５を半導体基板１上に形成する。ここで、酸化防止膜１５のエッチングレートは、絶縁膜１４のエッチングレートよりも小さくなるようにすることができる。なお、絶縁膜１４がシリコン酸化膜の場合、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜１５をエッチバックすることにより、凸部３の先端が酸化防止膜１５で覆われるようにして絶縁膜１４を露出させる。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、凸部３を埋め込む酸化防止膜１５を半導体基板１上に形成する。ここで、酸化防止膜１５のエッチングレートは、絶縁膜１４のエッチングレートよりも小さくなるようにすることができる。なお、絶縁膜１４がシリコン酸化膜の場合、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜１５をエッチバックすることにより、凸部３の先端が酸化防止膜１５で覆われるようにして絶縁膜１４を露出させる。
次に、図３（ａ）に示すように、ドライエッチングまたはウェットエッチングにて絶縁膜１４を除去することにより、凸部３の先端が酸化防止膜１５で覆われたままの状態で、凸部３の側壁を露出させる。
ここで、絶縁膜１４のエッチングレートを酸化防止膜１５のエッチングレートよりも大きくすることにより、酸化防止膜１５を残したまま、半導体基板１上に残存する絶縁膜１４を除去することができ、凸部３の先端が酸化防止膜１５で覆われた状態で凸部３の側壁を露出させることができる。
ここで、絶縁膜１４のエッチングレートを酸化防止膜１５のエッチングレートよりも大きくすることにより、酸化防止膜１５を残したまま、半導体基板１上に残存する絶縁膜１４を除去することができ、凸部３の先端が酸化防止膜１５で覆われた状態で凸部３の側壁を露出させることができる。
次に、図３（ｂ）に示すように、酸化防止膜１５をマスクとして、凸部３の側壁および半導体基板１の表面の熱酸化を行うことにより、凸部３を半導体基板１から絶縁する酸化膜２を形成する。ここで、凸部３を半導体基板１から絶縁する場合、凸部３の側方から内側に向かって酸化膜２を進入させ、凸部３の側方から進入した酸化膜２を凸部３の中央で接合させることができる。なお、酸化膜２を形成した後の凸部３の高さおよび幅は、例えば、５００Å程度とすることができる。
次に、図３（ｃ）に示すように、凸部３を覆う酸化防止膜１５を除去する。なお、酸化防止膜１５がシリコン窒化膜の場合、熱リン酸を用いたウェットエッチングにて酸化防止膜１５を除去することができる。
次に、図１に示すように、熱酸化膜１１、１３を除去した後、凸部３の表面の熱酸化を行うことにより、凸部３の表面にゲート絶縁膜４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４が形成された凸部３が埋め込まれるようにして多結晶シリコン層を酸化膜２上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、凸部３に跨るように配置されたゲート電極５を半導体基板１上に形成する。そして、ゲート電極５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を凸部３内にイオン注入することにより、ゲート電極５の両側にそれぞれ配置されたソース層６ａおよびドレイン層６ｂを凸部３に形成する。
次に、図１に示すように、熱酸化膜１１、１３を除去した後、凸部３の表面の熱酸化を行うことにより、凸部３の表面にゲート絶縁膜４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４が形成された凸部３が埋め込まれるようにして多結晶シリコン層を酸化膜２上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、凸部３に跨るように配置されたゲート電極５を半導体基板１上に形成する。そして、ゲート電極５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を凸部３内にイオン注入することにより、ゲート電極５の両側にそれぞれ配置されたソース層６ａおよびドレイン層６ｂを凸部３に形成する。
これにより、凸部３の先端が酸化防止膜１５で覆われた状態で凸部３の側壁を酸化することが可能となり、凸部３の先端が酸化されることを防止しつつ、凸部３と半導体基板１との間に酸化膜２を形成することができる。このため、ＳＯＩ基板を用いることなく、ボディの複数面にゲート電極５を配することが可能となり、コストアップを抑制しつつ、ボディ電位に対するゲート電極５の支配力を高めることができる。
なお、上述した実施形態では、トリプルゲートＳＯＩトランジスタを半導体基板１上に単体で形成する方法について説明したが、半導体基板１上に直接形成されたトランジスタと混載するようにしてもよい。この場合、図２（ａ）の工程で、半導体基板１上にトランジスタが直接形成される領域をフォトレジストで覆ってから、絶縁膜１４を薄膜化することにより、半導体基板１上にトランジスタが直接形成される領域の絶縁膜１４をそのまま残すことができる。
１ 半導体基板、２ 酸化膜、３ 凸部、４ ゲート絶縁膜、５ ゲート電極、６ａ ソース層、６ｂ ドレイン層、１１、１３ 熱酸化膜、１２、１４ 絶縁膜、１５ 酸化防止膜
Claims (3)
- 凸部が設けられた半導体基板と、
前記凸部の側方から内側に向かって形成され、前記凸部を前記半導体基板から絶縁する酸化膜と、
前記凸部に跨るように配置されたゲート電極と、
前記ゲート電極の側方にそれぞれ配置され、前記凸部に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。 - 半導体基板のエッチング加工を行うことにより、前記半導体基板に凸部を形成する工程と、
前記凸部を埋め込む絶縁膜を前記半導体基板上に形成する工程と、
前記絶縁膜を薄膜化することにより、前記絶縁膜を前記半導体基板上に残した状態で、前記凸部の側壁を露出させる工程と、
前記凸部を埋め込む酸化防止膜を前記凸部の側壁が露出された半導体基板上に形成する工程と、
前記酸化防止膜をエッチバックすることにより、前記凸部の先端が前記酸化防止膜で覆われるようにして前記絶縁膜を露出させる工程と、
前記半導体基板上に残る前記絶縁膜を除去することにより、前記凸部の側壁を露出させる工程と、
前記酸化防止膜をマスクとして前記半導体基板の熱酸化を行うことにより、前記凸部を前記半導体基板から絶縁する酸化膜を形成する工程と、
前記前記凸部の先端を覆う前記酸化防止膜を除去する工程と、
前記凸部の表面の熱酸化を行うことにより、前記凸部の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記凸部に跨るように配置されたゲート電極を形成する工程と、
前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記凸部に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記絶縁膜のエッチングレートは、前記酸化防止膜のエッチングレートよりも大きいことを特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2004266769A JP2006086188A (ja) | 2004-09-14 | 2004-09-14 | 半導体装置および半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004266769A Withdrawn JP2006086188A (ja) | 2004-09-14 | 2004-09-14 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006086188A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101755327A (zh) * | 2007-07-18 | 2010-06-23 | 英特尔公司 | 体衬底上制造的被隔离的三栅极晶体管 |
| JP2013048161A (ja) * | 2011-08-29 | 2013-03-07 | Citizen Holdings Co Ltd | 半導体装置の製造方法 |
| CN105923602A (zh) * | 2010-12-01 | 2016-09-07 | 英特尔公司 | 硅和硅锗纳米线结构 |
| CN108109924A (zh) * | 2017-12-21 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 基于硅衬底的三维场效应管及其制作方法 |
-
2004
- 2004-09-14 JP JP2004266769A patent/JP2006086188A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102683415A (zh) * | 2007-07-18 | 2012-09-19 | 英特尔公司 | 体衬底上制造的被隔离的三栅极晶体管 |
| JP2013140999A (ja) * | 2007-07-18 | 2013-07-18 | Intel Corp | バルク基板上に作製される分離トライゲートトランジスタ |
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| US10636871B2 (en) | 2010-12-01 | 2020-04-28 | Intel Corporation | Silicon and silicon germanium nanowire structures |
| US10991799B2 (en) | 2010-12-01 | 2021-04-27 | Sony Corporation | Silicon and silicon germanium nanowire structures |
| JP2013048161A (ja) * | 2011-08-29 | 2013-03-07 | Citizen Holdings Co Ltd | 半導体装置の製造方法 |
| CN108109924A (zh) * | 2017-12-21 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 基于硅衬底的三维场效应管及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070725 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A761 | Written withdrawal of application |
Effective date: 20090519 Free format text: JAPANESE INTERMEDIATE CODE: A761 |