CN102683415A - 体衬底上制造的被隔离的三栅极晶体管 - Google Patents
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Abstract
一种形成被隔离的三栅极半导体主体的方法，包括：对体衬底进行构图，以形成鳍结构；在所述鳍结构周围沉积绝缘材料；使所述绝缘材料凹陷，以暴露所述鳍结构的将用作所述三栅极半导体主体的部分；在所述鳍结构的被暴露部分上沉积氮化物盖，以保护所述鳍结构的被暴露部分；以及执行热氧化工艺，以氧化所述鳍结构位于所述氮化物盖下方的未被保护部分。所述鳍结构的被氧化部分隔离受所述氮化物盖保护的所述半导体主体。然后可以去除所述氮化物盖。所述热氧化工艺可以包括在大约900℃和大约1100℃之间的温度下、在大约0.5小时和大约3小时之间的时间段内对所述衬底进行退火。
Description
本发明是2008年6月30日提交的申请号为200880025190.5、名称为“体衬底上制造的被隔离的三栅极晶体管”的分案申请。
背景技术
在集成电路器件的制造中，随着器件尺寸的持续减小，诸如三栅极晶体管的多栅极晶体管已经变得更流行。在常规工艺中，三栅极晶体管通常被制造在体硅衬底上，或被制造在绝缘体上硅衬底上。在一些情况下，由于体硅衬底的成本低并且由于其使得三栅极制造工艺的复杂度更小，所以体硅衬底是优选的。在其它情况下，由于三栅极晶体管的改善的短沟道特性，所以绝缘体上硅衬底是优选的。
在体硅衬底上，三栅极晶体管的制造工艺经常在将金属栅电极的底部与晶体管主体（body）（即，鳍）的底部处的源极和漏极延伸尖端（extensiontip）对准时遇到问题。当三栅极晶体管形成在体衬底上时，为了最佳的栅极控制且减小短沟道效应，需要正确的对准。例如，如果源极和漏极延伸尖端比金属栅电极还要深，则可能发生穿通。或者，如果金属栅电极比源极和漏极延伸尖端还要深，则结果可能会出现不期望的栅极盖寄生。
因此，需要一种三栅极晶体管制造工艺，该工艺结合了体衬底所提供的制造的容易性以及绝缘体上硅衬底所提供的改善的短沟道效应。
附图说明
图1示出了常规三栅极器件。
图2是根据本发明的实施方式形成被隔离的半导体主体的方法。
图3至10示出了在执行图2的工艺时形成的结构。
图11是根据本发明的另一实施方式形成被隔离的半导体主体的方法。
图12至14示出了在执行图11的工艺时形成的结构。
具体实施方式
这里描述的是在体半导体衬底上制造具有改善的短沟道效应的三栅极晶体管的系统和方法。在以下描述中，将利用本领域技术人员为向其它本领域技术人员传达其工作内容而通常采用的术语来描述示例性实施方式的各方面。然而，本领域技术人员将会明了，可以仅利用一些所述方面来实施本发明。出于解释的目的，对具体的数量、材料和构造进行了阐述，以便对示例性实施方式有透彻的理解。然而，本领域的技术人员将会明了，可以在没有这些具体细节的情况下实施本发明。在其它情况下，省略或简化了公知特征，以免使示例性实施方式不清楚。
将以最有助于理解本发明的方式将各种操作依次描述为多个分立操作，然而，不应将描述的顺序解释为暗指这些操作必须是与顺序有关的。具体而言，不必按照所呈现的顺序来执行这些操作。
本发明的实施方式提供了一种在体半导体衬底上制造三栅极晶体管的工艺，其中所述三栅极晶体管被完全隔离，从而结合了简单的体上三栅极工艺与绝缘体上硅上的三栅极的更好的短沟道特性。根据本发明的实施方式，用于三栅极晶体管的半导体主体形成在体衬底之外。该半导体主体还经常被称为三栅极晶体管的“鳍”。接下来，利用氧化工艺在所述半导体主体下面制造氧化物层。所述氧化物层将所述半导体主体与所述体衬底隔离且减小结电容。
作为参考，图1示出了常规三栅极晶体管100。如图所示，三栅极晶体管100形成在诸如体硅衬底的体半导体衬底102上。三栅极晶体管100包括半导体主体104，该半导体主体104也被称为三栅极晶体管100的鳍结构。半导体主体104通常由与体衬底102相同的材料形成。三栅极晶体管100还包括由诸如多晶硅或金属的导电材料形成的金属栅电极106。如图所示，金属栅电极106与半导体主体104的三个独立的表面相邻，从而形成晶体管的三个独立的栅极。
源极区104A和漏极区104B形成在金属栅电极106的相对侧上的半导体主体104中。沟道区（未标记出）形成在源极和漏极区104A/B之间的半导体主体104中且在金属栅电极106下方。如本领域技术人员所公知的，源极和漏极尖端延伸（未示出）可以形成在所述沟道区中。由于在介面108处半导体主体104并不与衬底102隔离，所以尖端延伸的底部与金属栅电极106的底部的对准是至关重要的。如果所述尖端延伸向下穿透进入衬底102，或如果所述尖端延伸没有穿透至半导体主体104的底部，则可能会产生短沟道效应问题。
图2是根据本发明的实施方式在体衬底上形成被隔离的半导体主体的方法200。图3至图10示出了在执行方法200时形成的结构的截面图。
方法200从提供体衬底开始，在所述体衬底上可以形成本发明的被隔离的半导体主体（图2的202）。在本发明的实施方式中，所述体衬底可以由硅或硅合金形成。在另一实施方式中，所述体衬底可以包括诸如锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓的材料，以上任何一种材料均可以与硅结合。
所述体衬底包括由诸如氮化硅（例如，Si3N4）的材料形成的硬掩模层。可以利用常规工艺（例如化学气相沉积工艺）在所述硅体衬底的顶表面上形成氮化硅硬掩模层。图3示出了包括形成在其顶表面上的氮化硅层302的体衬底300的截面图。
可以对所述硬掩模层进行蚀刻以形成经构图的硬掩模层（204）。可以使用本领域技术人员公知的常规工艺对所述硬掩模层进行构图，例如使用CHF3、CH3F或CF4等离子体中的反应离子蚀刻或干法蚀刻的常规光刻工艺。在另一实施方式中，可以利用其它湿法或干法蚀刻工艺。然后可以将所述经构图的硬掩模层用作掩模以对所述体衬底进行构图，从而形成鳍结构（206）。可以使用本领域公知的常规工艺对所述体衬底进行构图，例如利用NH4OH的湿法蚀刻工艺或利用HBrCl的干法蚀刻工艺。此外，在另一实施方式中，可以使用其它湿法或干法蚀刻工艺。该鳍结构可以用来形成半导体主体。图4示出了体衬底300上的经构图的硬掩模结构302A的截面图。图5示出了已经通过将所述经构图的硬掩模结构302A用作掩模对体衬底300进行蚀刻而形成的鳍结构500的截面图。
接下来，在所述鳍结构周围沉积浅沟槽隔离（STI）材料（208）。在本发明的各种实施方式中，所述STI材料可以是绝缘材料，诸如电介质材料或另一氧化物材料。在一些实施方式中，可以将二氧化硅或SiOF用作所述STI材料。可以使用诸如化学气相沉积（CVD）、物理气相沉积（PVD）以及原子层沉积（ALD）的常规沉积工艺对所述STI材料进行沉积。图6示出了已被邻接鳍结构500沉积的STI材料600的截面图。
然后，使所述STI材料凹陷以暴露所述鳍结构的一部分（210）。所述鳍结构的被暴露部分将最终成为用在三栅极器件中的被隔离的半导体主体。因此，所述STI材料凹陷以及所述鳍结构暴露的程度和深度对应于正在形成的所述被隔离的半导体主体的期望的厚度或高度。可以使用常规的工艺来使所述STI材料凹陷或对所述STI材料进行蚀刻，包括但是不限于使用氟化氢（HF）的湿法蚀刻工艺或使用CHF3、CH3F或CF4的干法蚀刻工艺。在另一实施方式中，可以使用其它湿法或干法蚀刻工艺。图7示出了在STI材料600已经凹陷从而暴露出鳍结构500的一部分之后的STI材料600的截面图。
接下来，在鳍结构500的被暴露部分上形成保护性的氮化物盖（212）。所述鳍结构的先前被暴露部分现在包含在所述氮化物盖之内并且被保护从而免受氧化。可以由与所述硬掩模材料相同的材料，例如氮化硅（例如，Si3N4）并且使用常规工艺来形成所述氮化物盖。例如，诸如CVD、PVD或ALD的沉积工艺可以与诸如硅烷和氨的前体一起使用，以形成位于所述STI材料和所述鳍结构上的氮化物层。然后，可以使用诸如如上所述的那些蚀刻工艺对所述氮化物层进行蚀刻且在所述鳍结构上形成氮化物盖。图8示出了形成在鳍结构500上的氮化物盖800的截面图。
根据本发明的实施方式，现在执行热氧化工艺，以氧化所述鳍结构的位于所述氮化物盖的正下方但是不包含在氮化物盖之内的部分（214）。换句话说，所述氧化工艺消耗了所述硅鳍的位于所述氮化物盖的底部边缘下方的未被保护部分，从而将硅转换为氧化硅材料。所述鳍结构的受所述氮化物盖保护的部分现在变得通过该新形成的氧化硅而与所述体衬底隔离。在本发明的实施方式中，可以通过在大约900℃和大约1100℃之间的温度下、在大约0.5小时和大约3小时或更长时间之间的时间段内对衬底进行退火来执行所述热氧化工艺。所述热氧化工艺可以在包含O2、H2O、蒸汽和HCl中的一种或多种的气氛中进行。
图9示出了在一部分硅已经通过所述热氧化工艺消耗掉之后的鳍结构500的截面图。如图所示，鳍结构500的受氮化物盖800保护的部分现在形成为被隔离的半导体主体900。位于所述被隔离的半导体主体900的正下方的材料是在所述热氧化工艺期间形成的氧化物层，通常为二氧化硅层。
在所述热氧化工艺之后，可以将所述氮化物盖从所述被隔离的半导体主体去除（216）。可以使用从硅去除氮化物的常规工艺，例如上述的常规湿法或干法蚀刻工艺。在一些实施方式中，由于磷酸对氧化物和硅两者都具有高度的选择性，所以可以使用利用磷酸的湿法蚀刻工艺。现在，被隔离的半导体主体900可以被用来形成相对于形成在体硅上的常规三栅极晶体管具有改善的短沟道效应的三栅极晶体管。
图10示出了去除氮化物盖800之后的被隔离的半导体主体900。半导体主体900与体衬底300隔离并且现在可以用作三栅极晶体管的半导体主体。从这一点开始可以使用常规三栅极制造工艺。
图11是根据本发明的实施方式的形成被隔离的半导体主体的替代方法1100。所述方法1100在形成氮化物盖之前与所述方法200相同（即，所述方法1100包括图2的工艺202到212）。
在形成氮化物盖后，执行所述STI材料的第二次凹陷（方法1100的1102）。在本实施方式中，使所述STI材料凹陷两次，以暴露所述鳍结构在氮化物盖之下的将被转换为氧化物的部分。因此，所述STI材料凹陷的程度在这里将取决于被形成来隔离半导体主体的氧化物层的期望的厚度。使用氢氟酸的湿法蚀刻工艺或缓冲氧化物湿法蚀刻可以被用来使STI材料凹陷。图12示出了在STI材料600已经被第二次凹陷从而暴露出鳍结构500在氮化物盖800之下的部分之后的STI材料600的截面图。
根据本发明的实施方式，现在执行热氧化工艺，以氧化所述鳍结构在第二次STI凹陷期间被暴露的部分（1104）。所述氧化工艺消耗被暴露且不受所述氮化物盖保护的硅，从而将所述硅转换为氧化硅材料。在这里，因为所述硅被暴露，所以所述热氧化工艺对所述硅具有更快的氧化速率，从而产生相对更薄且更好控制的氧化物。所述鳍结构受所述氮化物盖保护的部分现在变得通过该新形成的氧化硅与所述体衬底隔离。如上所述，可以通过在大约900℃和大约1100℃之间的温度下、在大约0.5小时和大约3小时或更长时间之间的时间段内对所述衬底进行退火来执行所述热氧化工艺。所述热氧化可以在包含O2、H2O、蒸汽和HCl中的一种或多种的气氛中进行。
图13示出了在硅的所暴露部分已经通过所述热氧化工艺消耗从而形成氧化物层1300之后的鳍结构500的截面图。如图所示，鳍结构500受氮化物盖800保护的部分现在形成被隔离的半导体主体900。处于所述被隔离的半导体主体900正下方的材料是在所述热氧化工艺期间形成的氧化物层1300，通常为二氧化硅层。
在所述热氧化工艺之后，现在从所述被隔离的半导体主体去除所述氮化物盖（1106）。如上所述，可以使用从硅去除氮化物的常规工艺。所述被隔离的半导体主体900现在可以被用来形成相对于体硅上形成的常规三栅极晶体管具有改善的短沟道效应的三栅极晶体管。图14示出了在去除了氮化物盖800之后的被隔离的半导体主体900。同样地，可以从这一点开始使用常规三栅极制造工艺。
因此，已经描述了在体衬底上形成被隔离的半导体主体的方法。根据本发明的实施方式，在半导体主体下方形成氧化物层提供了用于最佳栅极控制的栅极和源极/漏极尖端延伸的自对准。其它好处包括：简化了源极和漏极尖端延伸所需的工程，减小了源极和漏极结电容，以及在有源三栅极晶体管器件下形成相对薄的隔离层，这相对于使用相对厚的隔离层的标准绝缘体上硅器件提供了改善的短沟道免疫性。另外，即使在初始晶圆是体硅的情况下，本发明的被完全隔离的半导体主体也能实现其它绝缘体上硅类型的应用，例如具有浮置主体的单器件存储器（single device memory）。
以上对本发明的举例说明的实施方式的描述（包括在说明书摘要中描述的内容），并非旨在穷举或将本发明限于所公开的精确形式。尽管在本文中为了说明的目的描述了本发明的具体实施方式和例子，但如本领域的技术人员将意识到的那样，在本发明的范围内各种等价的修改都是可能的。
可以依据以上详细描述对本发明进行这些修改。在以下的权利要求书中使用的术语不应被视为将本发明限于在说明书和权利要求中所公开的具体实施方式。相反，本发明的范围完全由以下权利要求书决定，应根据权利要求解释的已确立原则来解释权利要求书。
Claims (6)
1.一种装置，包括
体衬底；
与所述体衬底直接接触并且从所述体沉积延伸的鳍结构；
形成在所述鳍结构和所述体衬底上方的氧化物层，其中所述氧化物层与所述鳍结构和所述体衬底二者直接接触，并且其中所述氧化物层的顶表面在所述鳍结构和所述体衬底二者上方基本上是平的；以及
形成在所述氧化物层上的半导体主体，所述半导体主体临近所述鳍结构并且与所述鳍结构对准，其中所述半导体主体和所述鳍结构二者由与所述体衬底相同的材料形成，并且其中所述氧化物层将所述半导体主体与所述鳍结构隔离开。
2.根据权利要求1所述的装置，其中所述材料包括硅。
3.根据权利要求1所述的装置，其中所述材料包括与选自由锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和锑化镓构成的组中的第二材料构成合金的硅。
4.根据权利要求1所述的装置，其中所述氧化物层包括二氧化硅。
5.一种装置，包括：
体衬底；
与所述体衬底直接接触并且从所述体沉积延伸的鳍结构；
形成在所述鳍结构的顶部的氧化物层；以及
形成在所述氧化物层的顶部的半导体主体，其中所述氧化物层通过消耗所述鳍结构的一部分的热氧化工艺来形成。
6.根据权利要求5所述的装置，其中所述鳍结构包括硅，所述体衬底包括硅，所述半导体主体包括硅，并且所述氧化物层包括二氧化硅。
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| US8609480B2 (en) | 2011-12-21 | 2013-12-17 | Globalfoundries Inc. | Methods of forming isolation structures on FinFET semiconductor devices |
| US8987835B2 (en) * | 2012-03-27 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with a buried semiconductor material between two fins |
| US9425212B2 (en) | 2012-06-29 | 2016-08-23 | Intel Corporation | Isolated and bulk semiconductor devices formed on a same bulk substrate |
| US9269791B2 (en) * | 2012-07-10 | 2016-02-23 | United Microelectronics Corp. | Multi-gate MOSFET with embedded isolation structures |
| US9035430B2 (en) | 2012-08-29 | 2015-05-19 | International Business Machines Corporation | Semiconductor fin on local oxide |
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| US9287178B2 (en) | 2012-10-01 | 2016-03-15 | Globalfoundries Inc. | Multi-gate field effect transistor (FET) including isolated fin body |
| US8759874B1 (en) | 2012-11-30 | 2014-06-24 | Stmicroelectronics, Inc. | FinFET device with isolated channel |
| US8956942B2 (en) | 2012-12-21 | 2015-02-17 | Stmicroelectronics, Inc. | Method of forming a fully substrate-isolated FinFET transistor |
| US9166053B2 (en) | 2013-02-22 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device including a stepped profile structure |
| US10438856B2 (en) | 2013-04-03 | 2019-10-08 | Stmicroelectronics, Inc. | Methods and devices for enhancing mobility of charge carriers |
| US9257327B2 (en) | 2013-04-09 | 2016-02-09 | Samsung Electronics Co., Ltd. | Methods of forming a Field Effect Transistor, including forming a region providing enhanced oxidation |
| CN104124168B (zh) * | 2013-04-28 | 2017-11-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US9947772B2 (en) | 2014-03-31 | 2018-04-17 | Stmicroelectronics, Inc. | SOI FinFET transistor with strained channel |
| US9209185B2 (en) * | 2014-04-16 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for FinFET device |
| US9502518B2 (en) | 2014-06-23 | 2016-11-22 | Stmicroelectronics, Inc. | Multi-channel gate-all-around FET |
| US9224736B1 (en) * | 2014-06-27 | 2015-12-29 | Taiwan Semicondcutor Manufacturing Company, Ltd. | Structure and method for SRAM FinFET device |
| CN106688102B (zh) * | 2014-08-05 | 2021-05-25 | 英特尔公司 | 用于通过催化剂氧化物形成而创建微电子器件隔离的设备和方法 |
| CN104299914B (zh) * | 2014-08-08 | 2018-06-01 | 武汉新芯集成电路制造有限公司 | FinFET的制造方法 |
| KR102150254B1 (ko) | 2014-09-15 | 2020-09-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR102287398B1 (ko) * | 2015-01-14 | 2021-08-06 | 삼성전자주식회사 | 반도체 장치 |
| KR102251061B1 (ko) | 2015-05-04 | 2021-05-14 | 삼성전자주식회사 | 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법 |
| US9520500B1 (en) | 2015-12-07 | 2016-12-13 | International Business Machines Corporation | Self heating reduction for analog radio frequency (RF) device |
| US9748404B1 (en) | 2016-02-29 | 2017-08-29 | International Business Machines Corporation | Method for fabricating a semiconductor device including gate-to-bulk substrate isolation |
| US10930793B2 (en) | 2017-04-21 | 2021-02-23 | International Business Machines Corporation | Bottom channel isolation in nanosheet transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1518771A (zh) * | 2002-08-23 | 2004-08-04 | ض� | 三栅极器件及其加工方法 |
| US20050145926A1 (en) * | 2004-01-06 | 2005-07-07 | Lee Jong H. | Double-gate flash memory device and fabrication method thereof |
| JP2006086188A (ja) * | 2004-09-14 | 2006-03-30 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| KR20060124904A (ko) * | 2005-06-01 | 2006-12-06 | 매그나칩 반도체 유한회사 | 핀 전계효과 트랜지스터의 제조방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3219307B2 (ja) * | 1991-08-28 | 2001-10-15 | シャープ株式会社 | 半導体装置の構造および製造方法 |
| JPH06342911A (ja) * | 1993-06-01 | 1994-12-13 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0786595A (ja) * | 1993-09-14 | 1995-03-31 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7728360B2 (en) * | 2002-12-06 | 2010-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple-gate transistor structure |
| US7172943B2 (en) * | 2003-08-13 | 2007-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors formed on bulk substrates |
| WO2005064682A1 (en) * | 2003-12-08 | 2005-07-14 | International Business Machines Corporation | Semiconductor memory device with increased node capacitance |
| US7229889B2 (en) * | 2005-03-10 | 2007-06-12 | International Business Machines Corporation | Methods for metal plating of gate conductors and semiconductors formed thereby |
| KR100645065B1 (ko) * | 2005-06-23 | 2006-11-10 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법 |
| US20080001234A1 (en) * | 2006-06-30 | 2008-01-03 | Kangguo Cheng | Hybrid Field Effect Transistor and Bipolar Junction Transistor Structures and Methods for Fabricating Such Structures |
| US8779495B2 (en) * | 2007-04-19 | 2014-07-15 | Qimonda Ag | Stacked SONOS memory |
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| JP5032418B2 (ja) * | 2008-08-22 | 2012-09-26 | 株式会社東芝 | 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 |
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|---|---|---|---|---|
| CN1518771A (zh) * | 2002-08-23 | 2004-08-04 | ض� | 三栅极器件及其加工方法 |
| US20050145926A1 (en) * | 2004-01-06 | 2005-07-07 | Lee Jong H. | Double-gate flash memory device and fabrication method thereof |
| JP2006086188A (ja) * | 2004-09-14 | 2006-03-30 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| KR20060124904A (ko) * | 2005-06-01 | 2006-12-06 | 매그나칩 반도체 유한회사 | 핀 전계효과 트랜지스터의 제조방법 |
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