KR20100022526A - 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터 - Google Patents

벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터 Download PDF

Info

Publication number
KR20100022526A
KR20100022526A KR1020107001149A KR20107001149A KR20100022526A KR 20100022526 A KR20100022526 A KR 20100022526A KR 1020107001149 A KR1020107001149 A KR 1020107001149A KR 20107001149 A KR20107001149 A KR 20107001149A KR 20100022526 A KR20100022526 A KR 20100022526A
Authority
KR
South Korea
Prior art keywords
fin structure
semiconductor body
insulating material
bulk substrate
nitride cap
Prior art date
Application number
KR1020107001149A
Other languages
English (en)
Inventor
라파엘 리오스
잭 티. 카발리어로스
스테펜 엠. 세아
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20100022526A publication Critical patent/KR20100022526A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

분리된 트라이-게이트 반도체 바디를 형성하는 방법은, 핀 구조를 형성하기 위해 벌크 기판을 패터닝하는 단계, 핀 구조 주위에 절연 재료를 성막하는 단계, 트라이-게이트 반도체 바디에 사용될 핀 구조의 일부분을 노출시키기 위해 절연 재료를 리세스하는 단계, 핀 구조의 노출된 부분을 보호하기 위해 핀 구조의 노출된 부분 위해 질화물 캡을 성막하는 단계, 및 질화물 캡 아래의 핀 구조의 보호되지 않은 부분을 산화시키기 위해 열적 산화 프로세스를 수행하는 단계를 포함한다. 핀의 산화된 부분은 질화물 캡에 의해 보호되는 반도체 바디를 절연한다. 그리고 나서 질화물 캡은 제거된다. 열적 산화 프로세스는 약 0.5시간과 약 3시간 이상 사이의 지속 시간 동안 약 900℃와 약 1100℃ 사이의 온도에서 기판을 어닐링하는 단계를 포함한다.

Description

벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터{ISOLATED TRI-GATE TRANSISTOR FABRICATED ON BULK SUBSTRATE}
집적 회로 디바이스의 제조시, 디바이스 치수들이 계속 작아짐에 따라, 트라이-게이트 트랜지스터와 같은 다중 게이트 트랜지스터들이 보다 일반적인 것이 되고 있다. 종래의 프로세스들에서는, 트라이-게이트 트랜지스터들이 일반적으로 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들 상에 제조된다. 일부 경우에, 벌크 실리콘 기판들은 낮은 비용 때문에, 그리고 덜 복잡한 트라이-게이트 제조 프로세스를 가능하게 하기 때문에 선호된다. 다른 경우에, SOI 기판들은 트라이-게이트 트랜지스터들의 개선된 쇼트 채널 동작 때문에 선호된다.
벌크 실리콘 기판들 위에서, 트라이-게이트 트랜지스터들의 제조 프로세스가 금속 게이트 전극의 바닥을 트랜지스터 바디의 바닥의 소스 및 드레인 익스텐션 팁들(extension tips)(예를 들어 "핀(fin)")에 정렬시키는 경우에 때때로 문제가 된다. 트라이-게이트 트랜지스터가 벌크 기판 상에 형성되면, 최적의 게이트 제어를 위해 그리고 쇼트 채널 효과를 감소시키기 위해 적절한 정렬이 필요하다. 예를 들어, 소스 및 드레인 익스텐션 팁들이 금속 게이트 전극보다 깊으면, 펀치 스루(punch-through)가 발생할 수 있다. 대안적으로, 금속 게이트 전극이 소스 및 드레인 익스텐션 팁들보다 깊으면, 원하지 않는 게이트 캡 기생(gate cap parasitic)이 초래될 수 있다.
따라서, 벌크 기판들에 의해 제공되는 제조의 용이함과 SOI 기판들에 의해 제공되는 개선된 쇼트 채널 효과들을 결합한 트라이-게이트 트랜지스터 제조 프로세스가 필요하다.
도 1은 종래의 트라이-게이트 디바이스를 도시한다
도 2는 본 발명의 구현에 따른 분리된 반도체 바디를 형성하는 방법이다.
도 3 내지 도 10은 도 2의 프로세스가 수행될 때 형성되는 구조들을 도시한다.
도 11은 본 발명의 다른 구현에 따른 분리된 반도체 바디를 형성하는 방법이다.
도 12 내지 도 14는 도 11의 프로세스가 수행될 때 형성되는 구조들을 도시한다.
쇼트 채널 효과들이 개선된 벌크 반도체 기판 상에 트라이-게이트 트랜지스터를 제조하는 시스템 및 방법이 본원에 기재된다. 이하의 설명에서, 예시적인 구현들의 각종 양상들은 본 기술 분야의 통상의 기술자가 공통으로 사용하는 용어들을 이용하여 기술됨으로써 본 기술 분야의 다른 통상의 기술자에게 그들의 연구 내용을 전달할 것이다. 그러나, 본 발명이 기술된 양상들 중 단지 일부에 의해 실시될 수도 있음이 본 기술 분야의 통상의 기술자에게 자명할 것이다. 설명을 위해, 예시적인 구현들의 완전한 이해를 제공하도록 특정 수, 재료 및 구성이 개시된다. 그러나, 본 발명은 특정 상세 없이도 실시될 수 있음이 본 기술 분야의 통상의 기술자에게 자명할 것이다. 다른 경우에, 예시적인 구현들을 모호하게 하지 않도록, 잘 알려진 특징들은 생략되거나 간략화된다.
본 발명의 이해에 가장 도움이 되는 방식으로 각종 동작들은 다수의 별개의 동작들로 차례로 기술될 것이지만, 기술 순서는 이들 동작들이 반드시 순서에 의존하는 것을 암시하도록 해석되어서는 안된다. 특히, 이들 동작들은 제시 순서로 수행될 필요는 없다.
본 발명의 구현들은 트라이-게이트 트랜지스터가 완전히 분리되는 벌크 반도체 기판 상의 트라이-게이트 트랜지스터에 대한 제조 프로세스를 제공하며, 이로써 벌크 프로세스에서의 간단한 트라이-게이트를 SOI에서의 트라이-게이트의 양호한 쇼트 채널 동작과 결합시킨다. 본 발명의 구현에 따르면, 트라이-게이트 트랜지스터의 반도체 바디는 벌크 기판으로부터 형성된다. 이 반도체 바디는 종종 트라이-게이트 트랜지스터의 "핀"이라고 지칭된다. 이어서, 산화 프로세스를 이용하여 반도체 바디 아래에 산화물 층이 제조된다. 산화물 층은 반도체 바디를 벌크 기판으로부터 분리시켜 접합 커패시턴스를 감소시킨다.
참고로, 도 1은 종래의 트라이-게이트 트랜지스터(100)를 도시한다. 도시된 바와 같이, 트라이-게이트 트랜지스터(100)는 벌크 실리콘 기판과 같은 벌크 반도체 기판(102) 상에 형성된다. 트라이-게이트 트랜지스터(100)는 트라이-게이트 트랜지스터(100)의 핀 구조로도 알려진 반도체 바디(104)를 포함한다. 반도체 바디(104)는 일반적으로 벌크 기판(102)과 동일한 재료로 형성된다. 트라이-게이트 트랜지스터(1100)는 또한 금속 또는 폴리실리콘과 같은 도전성 재료로 형성된 금속 게이트 전극(106)을 포함한다. 도시된 바와 같이, 금속 게이트 전극(106)은 반도체 바디(104)의 3개의 각각의 표면들에 인접함으로써 트랜지스터용의 3개의 각각의 게이트를 형성한다.
금속 게이트 전극(106)의 대향 면들 상의 반도체 바디(104) 내에 소스 영역(104A) 및 드레인 영역(104B)이 형성된다. 소스 및 드레인 영역들(104A/B) 사이 및 금속 게이트 전극(106) 아래의 반도체 바디(104) 내에 채널 영역(라벨링되지 않음)이 형성된다. 종래에 알려진 바와 같이, 채널 영역 내에 소스 및 드레인 팁 익스텐션들(도시되지 않음)이 형성될 수 있다. 반도체 바디(104)는 기판(102)으로부터 분리되지 않기 때문에, 계면(108)에서, 팁 익스텐션들의 바닥의 금속 게이트 전극(106)의 바닥과의 정렬이 중요하다. 팁 익스텐션들이 기판(102) 내부로 통과(penetrate)하거나, 팁 익스텐션들이 반도체 바디(104)의 바닥으로 통과하지 않으면, 쇼트 채널 효과 문제가 발생할 수 있다.
도 2는 본 발명의 구현에 따른 벌크 기판 상에 분리된 반도체 바디를 형성하는 방법(200)이다. 도 3 내지 도 10은 방법(200)이 수행될 때 형성되는 구조들의 단면들을 도시한다.
방법(200)은 본 발명의 분리된 반도체 바디가 형성될 수 있는 벌크 기판을 제공함으로써 시작한다(도 2의 202). 본 발명의 구현들에서, 벌크 기판은 실리콘 또는 실리콘 합금으로 형성될 수 있다. 추가의 구현들에서, 벌크 기판은 게르마늄, 인듐 안티모나이드, 리드 텔루라이드, 인듐 아세나이드, 인듐 포스파이드, 갈륨 아세나이드 또는 갈륨 안티모나이드를 포함할 수 있고, 이들 중 어느 것도 실리콘과 결합될 수 있다.
벌크 기판은 실리콘 질화물(예를 들어, Si3N4)와 같은 재료로 형성된 하드 마스크층을 포함한다. 실리콘 질화물 하드 마스크층은 실리콘 벌크 기판의 상면에 화학 기상 증착 프로세스와 같은 종래의 프로세스들을 이용하여 형성될 수 있다. 도 3은 그 상면에 형성된 실리콘 질화물 층(302)을 포함하는 벌크 기판(300)의 단면을 도시한다.
하드 마스크층은 패터닝된 하드 마스크층을 형성하도록 에칭될 수도 있다(204). CHF3, CH3F 또는 CF4의 플라즈마들 내의 반응성 이온 에칭 또는 건식 에칭을 이용하는 종래의 리소그래피 프로세스들과 같은 본 기술 분야에 알려진 프로세스들이 하드 마스크층을 패터닝하는데 이용될 수 있다. 다른 구현들에서, 다른 습식 또는 건식 에칭 프로세스들이 이용될 수 있다. 그 후, 패터닝된 하드 마스크층을 마스크로서 이용해서 벌크 기판을 패터닝하여 핀 구조를 형성할 수 있다(206). NH4OH를 이용한 습식 에칭 프로세스 또는 HBrCl을 이용한 건식 에칭 프로세스와 같은 본 기술 분야에 알려진 종래의 프로세스들을 이용하여 벌크 기판을 패터닝할 수도 있다. 다시, 다른 구현들에서, 다른 습식 또는 건식 에칭 프로세스들이 이용될 수 있다. 이러한 핀 구조는 반도체 바디를 형성하는데 이용될 수 있다. 도 4는 벌크 기판(300) 상의 패터닝된 하드 마스크 구조(302A)의 단면을 도시한다. 도 5는 패터닝된 하드 마스크 구조(302A)를 마스크로서 이용하여 벌크 기판(300)을 에칭함으로써 형성된 핀 구조(500)의 단면을 도시한다.
이어서, 핀 구조 주위에 STI(shallow trench isolation) 재료가 성막된다(208). 본 발명의 다양한 구현들에서, STI 재료는 유전체 재료 또는 다른 산화물 재료와 같은 절연 재료일 수도 있다. 일부 구현들에서, STI 재료로서 실리콘 이산화물 또는 SiOF가 사용될 수 있다. STI 재료는 CVD(chemical vapor deposition), PVD(physical vapor deposition) 및 ALD(atomic layer deposition)와 같은 종래의 성막 프로세스들을 이용하여 성막될 수 있다. 도 6은 핀 구조(500)에 인접하여 성막된 STI 재료(600)의 단면을 도시한다.
그 다음에 핀 구조의 일부분을 노출시키기 위해 STI 재료가 리세스된다(210). 핀 구조의 노출된 부분은 최종적으로 트라이-게이트 디바이스에 사용하기 위한 분리된 반도체 바디로 될 것이다. 따라서, STI 재료가 리세스되고 핀 구조가 노출되는 정도(degree) 또는 깊이는 형성되는 분리된 반도체 바디의 원하는 두께 또는 높이에 대응한다. 이것으로 한정되지 않지만, HF(hydrogen fluoride)를 이용하는 습식 에칭 프로세스들 또는 CHF3, CH3F, 또는 CF4를 이용하는 건식 에칭 프로세스들을 포함한 종래의 프로세스들이 STI 재료를 리세스 또는 에칭하는 데 이용될 수 있다. 다른 구현들에서, 다른 습식 또는 건식 에칭 프로세스들이 이용될 수 있다. 도 7은 STI 재료(600)가 리세스되어 핀 구조(500)의 일부분을 노출시킨 후의 STI 재료(600)의 단면을 도시한다.
다음으로, 핀 구조(500)의 노출된 부분 위에 보호 질화물 캡이 형성된다(212). 핀 구조의 이전에 노출된 부분들은 이제 질화물 캡 내에 포함되며 산화로부터 보호된다. 질화물 캡은 실리콘 질화물(예를 들어, Si3N4)과 같은 하드 마스크 재료와 동일한 재료로 형성될 수 있으며, 종래의 프로세스들을 이용하여 형성될 수 있다. 예를 들어, CVD, PVD, 또는 ALD와 같은 성막 프로세스가 실란 및 암모니아와 같은 전구체들과 함께 이용되어 STI 재료 및 핀 구조 위에 질화물 층을 형성할 수 있다. 그 다음에, 전술한 것과 같은 에칭 프로세스를 이용해서 질화물 층을 에칭하여 핀 구조 위에 질화물 캡을 형성할 수 있다. 도 8은 핀 구조(500) 위에 형성된 질화물 캡(800)의 단면을 도시한다.
본 발명의 구현들에 따르면, 질화물 캡 내에 포함되지 않지만 바로 아래에 있는 핀 구조의 일부분을 산화시키기 위해 열적 산화 프로세스가 이제 수행된다(214). 즉, 산화 프로세스는 질화물 캡의 바닥 에지 아래에 있는 실리콘 핀의 보호되지 않은 부분을 소모함으로써, 실리콘을 실리콘 산화물 재료로 변환한다. 질화물 캡에 의해 보호된 핀 구조의 부분은 이제, 이 새롭게 형성된 실리콘 산화물에 의해 벌크 기판으로부터 분리되게 된다. 본 발명의 구현들에서, 열적 산화 프로세스는 약 0.5시간과 약 3시간 이상 사이의 지속 시간 동안 약 900℃와 약 1100℃ 사이의 온도에서 기판을 어닐링함으로써 수행될 수 있다. 열적 산화는 O2, H2O, 증기 및 HCl 중 하나 이상을 포함하는 분위기에서 일어날 수 있다.
도 9는 실리콘의 일부분이 열적 산화 프로세스에 의해 소모된 후의 핀 구조(500)의 단면을 도시한다. 도시된 바와 같이, 질화물 캡(800)에 의해 보호된 핀 구조(500)의 부분은 이제 분리된 반도체 바디(900)를 형성한다. 분리된 반도체 바디(900)의 바로 아래의 재료는 열적 산화 프로세스 동안 형성된 산화물 층, 일반적으로 실리콘 이산화물 층이다.
질화물 캡은 열적 산화 프로세스 후에 분리된 반도체 바디로부터 제거될 수 있다(216). 실리콘으로부터 질화물을 제거하기 위해, 위에서 상세하게 설명한 종래의 습식 또는 건식 에칭 프로세스들과 같은 종래의 프로세스들이 이용될 수 있다. 일부 구현들에서, 인산(phosphoric acid)은 산화물과 실리콘 둘다에 대해 높은 선택도를 갖기 때문에 인산을 이용하는 습식 에칭 프로세스가 이용될 수 있다. 분리된 반도체 바디(900)는 이제 벌크 실리콘 상에 형성된 종래의 트라이-게이트 트랜지스터들에 대해 향상된 쇼트 채널 효과들을 갖는 트라이-게이트 트랜지스터를 형성하는 데 이용될 수 있다.
도 10은 질화물 캡(800)이 제거된 후의 분리된 반도체 바디(900)를 도시한다. 반도체 바디(900)는 벌크 기판(300)으로부터 분리되고, 이제 트라이-게이트 트랜지스터를 위한 반도체 바디로서 이용될 수 있다. 이 시점부터 종래의 트라이-게이트 제조 프로세스들이 이용될 수 있다.
도 11은 본 발명의 구현에 따른 분리된 반도체 바디를 형성하는 대안적인 방법(1100)이다. 방법(1100)은 질화물 캡이 형성될 때까지 방법(200)과 동일한 프로세스를 따른다(즉, 방법(1100)은 도 2의 프로세스들(202 내지 212)을 포함한다).
일단 질화물 캡이 형성되면, STI 재료의 제2 리세스가 수행된다(방법(1100)의 1102). 이러한 구현에서, STI 재료는 산화물로 변환될 질화물 캡 아래의 핀 구조의 일부분을 노출시키기 위해 두번째 리세스된다. 따라서, 여기서 STI 재료가 리세스되는 정도는 반도체 바디를 분리시키도록 형성되는 산화물 층의 원하는 두께에 의존할 것이다. STI 재료를 리세스하는 데 플루오르화 수소산(hydrofluoric acid)을 이용한 습식 에칭 프로세스 또는 완충된(buffered) 산화물 습식 에칭이 이용될 수 있다. 도 12는 STI 재료(600)가 두번째 리세스되어 질화물 캡(800) 아래의 핀 구조(500)의 일부분을 노출시킨 후의 STI 재료(600)의 단면을 도시한다.
본 발명의 구현들에 따르면, 제2 STI 리세스 동안 노출된 핀 구조의 일부분을 산화시키기 위해 열적 산화 프로세스가 이제 수행된다(1104). 산화 프로세스는 질화물 캡에 의해 보호되지 않고 노출되는 실리콘을 소모하여, 실리콘을 실리콘 산화물 재료로 변환한다. 여기서, 열적 산화 프로세스는 실리콘이 노출되기 때문에 실리콘에 대해 더 빠른 산화율을 가지므로, 비교적 더 얇고 더 양호하게 제어된 산화물을 제공한다. 질화물 캡에 의해 보호된 핀 구조의 일부분은 이제, 이 새롭게 형성된 실리콘 산화물에 의해 벌크 기판으로부터 분리되게 된다. 전술한 바와 같이, 열적 산화 프로세스는 약 0.5시간과 약 3시간 이상 사이의 지속 시간 동안 약 900℃와 약 1100℃ 사이의 온도에서 기판을 어닐링함으로써 수행될 수 있다. 열적 산화는 O2, H2O, 증기 및 HCl 중 하나 이상을 포함하는 분위기에서 일어날 수 있다.
도 13은 실리콘의 노출된 부분이 산화물 층(1300)을 형성하기 위해 열적 산화 프로세스에 의해 소모된 후의 핀 구조(500)의 단면을 도시한다. 도시된 바와 같이, 질화물 캡(800)에 의해 보호된 핀 구조(500)의 부분은 이제 분리된 반도체 바디(900)를 형성한다. 분리된 반도체 바디(900) 바로 아래의 재료는 열적 산화 프로세스 동안 형성된 산화물 층(1300), 일반적으로는 실리콘 이산화물 층이다.
질화물 캡은 이제 열적 산화 프로세스 후에 분리된 반도체 바디로부터 제거될 수 있다(1106). 전술한 바와 같이, 실리콘으로부터 질화물을 제거하기 위한 종래의 프로세스들이 이용될 수 있다. 분리된 반도체 바디(900)는 이제 벌크 실리콘 상에 형성된 종래의 트라이-게이트 트랜지스터들에 대해 향상된 쇼트 채널 효과들을 갖는 트라이-게이트 트랜지스터를 형성하는 데 이용될 수 있다. 도 14는 질화물 캡(800)이 제거된 후의 분리된 반도체 바디(900)를 도시한다. 다시 한번, 이 시점부터 종래의 트라이-게이트 제조 프로세스가 이용될 수 있다.
따라서, 벌크 기판 상에 분리된 반도체 바디를 형성하는 방법들이 설명되었다. 본 발명의 구현들에 따르면, 반도체 바디 아래의 산화물 층의 형성은 최적 게이트 제어를 위한 게이트 및 소스/드레인 팁 익스텐션들의 자체 정렬을 제공한다. 부가적인 이득으로는, 소스 및 드레인 팁 익스텐션들에 요구되는 엔지니어링의 간략화, 소스 및 드레인 접합 용량의 감소, 및 활성 트라이-게이트 디바이스 아래 비교적 얇은 분리층의 생성을 포함하며, 이것은 비교적 두꺼운 분리층을 이용하는 표준 SOI(silicon-on-insulator) 디바이스들에 대해 향상된 쇼트 채널 내성을 제공한다. 또한, 본 발명의 완전히 분리된 반도체 바디는, 시작 웨이퍼가 벌크 실리콘이더라도, 플로팅 바디를 갖는 단일 디바이스 메모리와 같은 다른 SOI 타입 애플리케이션들을 가능하게 한다.
요약서에 설명된 것을 포함하여 본 발명의 예시된 구현들의 전술한 설명은 개시된 정확한 형태로 본 발명을 한정하거나 제한하기 위한 것으로 의도되지 않는다. 본 발명의 특정 구현들 및 본 발명에 대한 예시들이 본원에서 예시를 목적으로 설명되었지만, 관련 기술분야의 통상의 기술자가 인식할 수 있는 바와 같이, 본 발명의 범위 내에서 다양한 등가의 수정이 가능하다.
이러한 수정들은 전술한 상세한 설명에 비추어 본 발명에 대해 행해질 수 있다. 다음의 특허청구범위에 이용된 용어들은 명세서 및 특허청구범위에 개시된 특정 구현들로 본 발명을 제한하도록 해석되어서는 안된다. 오히려, 본 발명의 영역은 다음의 특허청구범위에 의해 전적으로 결정되며, 청구범위 해석의 교시에 따라 해석되어야 한다.

Claims (18)

  1. 분리된 반도체 바디를 형성하는 방법으로서,
    핀 구조를 형성하기 위해 벌크 기판을 패터닝하는 단계;
    상기 핀 구조 주위에 절연 재료를 성막하는 단계;
    상기 핀 구조의 일부분을 노출시키기 위해 상기 절연 재료를 리세스하는 단계;
    상기 핀 구조의 노출된 부분을 보호하기 위해 상기 핀 구조의 상기 노출된 부분 위에 질화물 캡을 성막하는 단계;
    상기 질화물 캡 아래의 상기 핀 구조의 보호되지 않은 부분을 산화하기 위해 열적 산화 프로세스를 수행하여 상기 핀 구조의 상기 보호된 부분을 상기 벌크 기판으로부터 분리하는 단계; 및
    상기 질화물 캡을 제거하는 단계
    를 포함하는 반도체 바디 형성 방법.
  2. 제1항에 있어서,
    상기 절연 재료의 상기 성막 단계는 에피택셜 성장, CVD, PVD 및 ALD로 이루어지는 그룹으로부터 선택된 프로세스를 이용하여 실리콘 이산화물을 성막하는 단계를 포함하는 반도체 바디 형성 방법.
  3. 제1항에 있어서,
    상기 절연 재료가 리세스되는 깊이는 상기 분리된 반도체 바디의 원하는 높이에 대응하는 반도체 바디 형성 방법.
  4. 제1항에 있어서,
    상기 질화물 캡은 실리콘 질화물을 포함하는 반도체 바디 형성 방법.
  5. 제1항에 있어서,
    상기 열적 산화 프로세스는 약 0.5시간과 약 3시간 사이의 지속 시간 동안 약 900℃와 약 1100℃ 사이의 온도에서 기판을 어닐링하는 단계를 포함하는 반도체 바디 형성 방법.
  6. 제1항에 있어서,
    상기 벌크 기판은 벌크 실리콘 기판을 포함하는 반도체 바디 형성 방법.
  7. 제1항에 있어서,
    상기 절연 재료의 상기 리세스 단계는 에칭 프로세스를 이용하여 상기 절연 재료의 일부분을 제거하는 단계를 포함하는 반도체 바디 형성 방법.
  8. 분리된 반도체 바디를 형성하는 방법으로서,
    핀 구조를 형성하기 위해 벌크 기판을 패터닝하는 단계;
    상기 핀 구조 주위에 절연 재료를 성막하는 단계;
    상기 핀 구조의 제1 부분을 노출시키기 위해 절연 재료를 처음 리세스하는 단계;
    상기 핀 구조의 상기 제1 부분 위에 보호 질화물 캡을 성막하는 단계;
    상기 보호 질화물 캡 아래의 상기 핀 구조의 제2 부분을 노출시키기 위해 상기 절연 재료를 두번째 리세스하는 단계;
    상기 핀 구조의 상기 제2 부분을 열적으로 산화하여 상기 핀 구조의 상기 제1 부분을 상기 벌크 기판으로부터 분리하는 단계; 및
    상기 질화물 캡을 제거하는 단계
    를 포함하는 반도체 바디 형성 방법.
  9. 제8항에 있어서,
    상기 절연 재료의 상기 성막 단계는 에피택셜 성장, CVD, PVD 및 ALD로 이루어지는 그룹으로부터 선택된 프로세스를 이용하여 실리콘 이산화물을 성막하는 단계를 포함하는 반도체 바디 형성 방법.
  10. 제8항에 있어서,
    상기 절연 재료가 처음 리세스되는 깊이는 상기 분리된 반도체 바디의 원하는 높이에 대응하는 반도체 바디 형성 방법.
  11. 제8항에 있어서,
    상기 질화물 캡은 실리콘 질화물을 포함하는 반도체 바디 형성 방법.
  12. 제8항에 있어서,
    상기 열적 산화 프로세스는 약 0.5시간과 약 3시간 사이의 지속 시간 동안 약 900℃와 약 1100℃ 사이의 온도에서 기판을 어닐링하는 단계를 포함하는 반도체 바디 형성 방법.
  13. 제8항에 있어서,
    상기 벌크 기판은 벌크 실리콘 기판을 포함하는 반도체 바디 형성 방법.
  14. 벌크 기판;
    상기 벌크 기판으로부터 핀 구조를 패터닝함으로써 형성된 반도체 바디; 및
    상기 반도체 바디를 상기 벌크 기판으로부터 분리하는 산화물 층 - 상기 산화물 층은 상기 벌크 기판으로부터 패터닝된 상기 핀 구조의 일부분을 열적으로 산화함으로써 형성됨 -
    을 포함하는 장치.
  15. 제14항에 있어서,
    상기 벌크 기판 및 상기 반도체 바디는 동일한 재료로부터 형성되는 장치.
  16. 제15항에 있어서,
    상기 재료는 실리콘을 포함하는 장치.
  17. 제15항에 있어서,
    상기 재료는 게르마늄(germanium), 인듐 안티모나이드(indium antimonide), 리드 텔루라이드(lead telluride), 인듐 아세나이드(indium arsenide), 인듐 포스파이드(indium phosphide), 갈륨 아세나이드(gallium arsenide) 및 갈륨 안티모나이드(gallium antimonide)로 이루어지는 그룹으로부터 선택된 제2 재료와 합금된 실리콘을 포함하는 장치.
  18. 제14항에 있어서,
    상기 산화물 층은 실리콘 이산화물을 포함하는 장치.
KR1020107001149A 2007-07-18 2008-06-30 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터 KR20100022526A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/779,284 US20090020792A1 (en) 2007-07-18 2007-07-18 Isolated tri-gate transistor fabricated on bulk substrate
US11/779,284 2007-07-18

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020117028038A Division KR101208781B1 (ko) 2007-07-18 2008-06-30 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터

Publications (1)

Publication Number Publication Date
KR20100022526A true KR20100022526A (ko) 2010-03-02

Family

ID=40260297

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020107001149A KR20100022526A (ko) 2007-07-18 2008-06-30 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터
KR1020117028038A KR101208781B1 (ko) 2007-07-18 2008-06-30 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020117028038A KR101208781B1 (ko) 2007-07-18 2008-06-30 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터

Country Status (9)

Country Link
US (2) US20090020792A1 (ko)
JP (2) JP2010533978A (ko)
KR (2) KR20100022526A (ko)
CN (3) CN101755327A (ko)
BR (1) BRPI0814114A2 (ko)
DE (1) DE112008001835T5 (ko)
GB (1) GB2464061A (ko)
TW (2) TWI438848B (ko)
WO (1) WO2009012053A2 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090020792A1 (en) 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US9076873B2 (en) 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
US20130020640A1 (en) * 2011-07-18 2013-01-24 Chen John Y Semiconductor device structure insulated from a bulk silicon substrate and method of forming the same
US8609480B2 (en) 2011-12-21 2013-12-17 Globalfoundries Inc. Methods of forming isolation structures on FinFET semiconductor devices
US8987835B2 (en) 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins
US9425212B2 (en) * 2012-06-29 2016-08-23 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate
US9269791B2 (en) * 2012-07-10 2016-02-23 United Microelectronics Corp. Multi-gate MOSFET with embedded isolation structures
US9035430B2 (en) 2012-08-29 2015-05-19 International Business Machines Corporation Semiconductor fin on local oxide
US9041106B2 (en) 2012-09-27 2015-05-26 Intel Corporation Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates
US9287178B2 (en) 2012-10-01 2016-03-15 Globalfoundries Inc. Multi-gate field effect transistor (FET) including isolated fin body
US8759874B1 (en) 2012-11-30 2014-06-24 Stmicroelectronics, Inc. FinFET device with isolated channel
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US9166053B2 (en) * 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US10438856B2 (en) 2013-04-03 2019-10-08 Stmicroelectronics, Inc. Methods and devices for enhancing mobility of charge carriers
US9257327B2 (en) 2013-04-09 2016-02-09 Samsung Electronics Co., Ltd. Methods of forming a Field Effect Transistor, including forming a region providing enhanced oxidation
CN104124168B (zh) * 2013-04-28 2017-11-28 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9947772B2 (en) 2014-03-31 2018-04-17 Stmicroelectronics, Inc. SOI FinFET transistor with strained channel
US9209185B2 (en) * 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
CN106688102B (zh) * 2014-08-05 2021-05-25 英特尔公司 用于通过催化剂氧化物形成而创建微电子器件隔离的设备和方法
CN104299914B (zh) * 2014-08-08 2018-06-01 武汉新芯集成电路制造有限公司 FinFET的制造方法
KR102150254B1 (ko) 2014-09-15 2020-09-02 삼성전자주식회사 반도체 소자의 제조 방법
KR102287398B1 (ko) * 2015-01-14 2021-08-06 삼성전자주식회사 반도체 장치
KR102251061B1 (ko) 2015-05-04 2021-05-14 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
US9520500B1 (en) 2015-12-07 2016-12-13 International Business Machines Corporation Self heating reduction for analog radio frequency (RF) device
US9748404B1 (en) 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
US10930793B2 (en) 2017-04-21 2021-02-23 International Business Machines Corporation Bottom channel isolation in nanosheet transistors

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JPH06342911A (ja) * 1993-06-01 1994-12-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0786595A (ja) * 1993-09-14 1995-03-31 Fujitsu Ltd 半導体装置とその製造方法
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7728360B2 (en) * 2002-12-06 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-gate transistor structure
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US7352025B2 (en) * 2003-12-08 2008-04-01 International Business Machines Corporation Semiconductor memory device with increased node capacitance
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
JP2006086188A (ja) * 2004-09-14 2006-03-30 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7229889B2 (en) * 2005-03-10 2007-06-12 International Business Machines Corporation Methods for metal plating of gate conductors and semiconductors formed thereby
KR20060124904A (ko) * 2005-06-01 2006-12-06 매그나칩 반도체 유한회사 핀 전계효과 트랜지스터의 제조방법
KR100645065B1 (ko) * 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
US20080001234A1 (en) * 2006-06-30 2008-01-03 Kangguo Cheng Hybrid Field Effect Transistor and Bipolar Junction Transistor Structures and Methods for Fabricating Such Structures
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US20090020792A1 (en) 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
JP5032418B2 (ja) * 2008-08-22 2012-09-26 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法

Also Published As

Publication number Publication date
BRPI0814114A2 (pt) 2015-02-03
CN102683415B (zh) 2016-01-27
WO2009012053A2 (en) 2009-01-22
KR20110131322A (ko) 2011-12-06
US7973389B2 (en) 2011-07-05
CN102683415A (zh) 2012-09-19
WO2009012053A3 (en) 2009-03-12
GB2464061A (en) 2010-04-07
JP5746238B2 (ja) 2015-07-08
US20100059821A1 (en) 2010-03-11
TW201236087A (en) 2012-09-01
JP2013140999A (ja) 2013-07-18
CN105938853A (zh) 2016-09-14
DE112008001835T5 (de) 2010-07-22
CN101755327A (zh) 2010-06-23
TWI438848B (zh) 2014-05-21
GB201001820D0 (en) 2010-03-24
US20090020792A1 (en) 2009-01-22
TWI525712B (zh) 2016-03-11
KR101208781B1 (ko) 2012-12-05
TW200919589A (en) 2009-05-01
JP2010533978A (ja) 2010-10-28

Similar Documents

Publication Publication Date Title
KR101208781B1 (ko) 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터
US10991795B2 (en) Semiconductor device and manufacturing method thereof
KR101729439B1 (ko) 매립된 절연체층을 가진 finfet 및 그 형성 방법
CN100524653C (zh) 各向异性湿蚀刻的器件制造方法及对应器件
CN102074461B (zh) 半导体装置及其制造方法
US7154118B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
CN106531797A (zh) 半导体器件及其形成方法
US8704332B2 (en) Metal oxide semiconductor field effect transistor (MOSFET) gate termination
US8987110B2 (en) Semiconductor device fabrication method for improved isolation regions and defect-free active semiconductor material
US11967633B2 (en) Method for fabricating a doped region of a microelectronic device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
WITB Written withdrawal of application