KR20010112439A - 온-저항이 감소된 초자기정렬 트렌치-게이트 ｄｍｏｓ - Google Patents

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Abstract

본 발명의 새로운 SSA(super-self-aligned) 구조체 및 제조방법은 트렌치-게이트된 수직 파워 DMOSFET의 임계 특징 및 크기를 한정하기 위해 단일 포토마스크층을 이용하고, 상기 단일 임계 마스크는 트렌치 표면 크기, 트렌치간의 실리콘 소스-바디 메사폭, 및 상기 실리콘 메사 접점의 위치 및 크기를 판정하며, 상기 접점은 상기 트렌치에 대해 자체 정렬되어, 공정중 유도된 게이트-소스 쇼트를 피하기 위해 필요한 종래의 트렌치 DMOS장치에서의 접점-트렌치 마스크 정렬에 의해 부과되는 제한을 제거하고, 상기 실리콘 표면상의 산화물 스텝 높이 또한 감소되어 금속 스텝 유효범위 문제를 피할 수 있으며, 폴리 게이트 버스 스텝 높이 또한 감소되고, 상기한 다른 특징들에는 폴리실리콘 다이오드 형성, 드레인-바디 다이오드 파괴의 위치 제어, 게이트-드레인 중첩 정전용량 감소, 및 저온 저가 처리방법 이용을 포함하는 것을 특징으로 한다.

Description

온-저항이 감소된 초자기정렬 트렌치-게이트 ＤＭＯＳ{A SUPER-SELF-ALIGNED TRENCH-GATE DMOS WITH REDUCED ON-RESISTANCE}
도 1은 N-타입 에피택셜층(Nepi)내에 형성되고 N+ 기판상에 성장된 트렌치 게이트(11), 전개된 P-타입 바디 확산(PB), 얕은 N+ 소스영역(12), P+ 바디 접촉영역(13)을 갖는 종래의 수직 이중-확산된 MOSFET(DMOS)을 도시하고 있다. 상기 소스 및 바디 접촉영역(12,13)은 끝이 맞붙은 접점 구조를 이용하여 소스 금속(14)에 의해 쇼트된다. 상기 게이트(11)는 상기 에피택셜층(Nepi)으로 에칭되고, 산화되며, 그 후 도핑된 폴리실리콘으로 채워진 트렌치(15)내에 내장된다. 상기 장치의 채널은 N+ 소스와 PB바디 접합점 사이에서 PB바디와 N-타입 에피택셜 드레인 사이에 형성된 접합점까지 연장되는 실리콘 영역에서 상기 트렌치의 측벽을 따라 형성된다. 종래의 장치에서, 트렌치 측벽과 바닥상의 게이트 산화물(16)은 동시에 형성되어 (다양한 결정학적 평면상에서의 서로 다른 산화속도 및 곡선면상의 압축적인 산화효과로 인한 미세한 변화를 제외하고) 균일한 두께를 갖는다.
상기 드레인 도핑은 임의의 적용가능한 전압에 대해 상기 채널에서 전개되는 최소 공핍 및 상기 드레인에서 전개되는 상당한 공핍을 제공하기 위해 PB바디영역에서보다 일반적으로 농도가 낮다. PB바디에서의 농도 높은 도핑은 천공 절연파괴 및 쇼트 채널의 다른 바람직하지 않은 효과를 회피하고, 상기 쇼트 채널은 일반적으로 0.3 내지 1㎛의 유효길이를 갖는다.
상기 장치의 온-저항은 도 2에 도시된 그 저항성분의 합, 즉 그 기판저항(Rsub), 그 에피택셜 드레인 저항(Repi), 그 채널 저항(Rch), 그 소스 접점 저항(Rc), 및 그 금속 상호연결 저항(RM)의 합에 의해 결정된다. 상기 에피택셜 저항(Repi)은 상기 채널로부터 나오는 전류가 전개되는 영역(Repi1)과, 두꺼운 에피택셜층인 경우 전류가 균일하게 되는 영역(Repi2) 사이에서 서브분할된다.
여기서,
스위치로서 사용되는 파워 MOSFET에 대한 제 1 설계 목적은 그 저항요소 각각을 동시에 최소화함으로써 최저 온-저항을 실현하는 것이다. 다음의 요인이 고려되어야 한다:
1. 금속 저항은 두꺼운 금속층의 사용에 의해 최소화된다.
2. 웨이퍼를 가능한 한 가장 얇은 크기로 분쇄하여 기판 저항을 최소화한다.처리에서 파괴 위험을을 최소화하기 위해 상기 분쇄는 제조방법의 거의 말기에 수행되어야 한다.
3. 상기 장치의 온-저항과 애벌란시 항복전압 사이에 피할 수 없는 모순이 있다. 높은 항복전압에는 농도 높게 도핑된 에피택셜층이 필요하지만, 높은 에피택셜 저항에는 더 농도 낮게 도핑된 에피택셜층이 도움이 된다. 일반적으로 상기 에피택셜층의 도핑은 필요한 오프-상태 블로킹전압(즉, 그 지정된 애벌란시 항복전압)을 지원할 수 있는 가장 농도 높게 도핑된 층을 제공하도록 선택된다.
4. 상기 채널 저항은 소정 영역에서 채널 주변길이를 최대화함으로써 최소화된다. MOSFET의 각각의 셀은 임의의 스트라이프 또는 다각형상으로 구성될 수 있다. 이상적으로, 상기 선택된 형상은 소정 영역에서 더 많은 셀들이 병렬로 연결될 수 있도록 하기 위해 규칙적인 피치로 반복될 수 있는 형상이어야 한다. 다수의 셀을 병렬로 두고 그것들을 직렬로 조작함으로써 극저 온-저항이 실현될 수 있다.
5. 높은 셀 밀도는 에피택셜 드레인내 전류가 표면에 근접할수록 균일해져서, 전도를 위해 상기 에피택셜층을 전부 이용하며, 상기 에피택셜 저항의 전개 저항 항목(Repi1)을 감소시키는 이점을 갖는다. 도 3A를 도 3B와 비교함으로써 알 수 있듯이, 작은 셀 피치는 전류가 흐르지 않는 경우 낭비되는 영역을 감소시켜 상기 에피택셜층의 전체 두께의 많은 부분에서 전류를 균일하게 전도한다. 좀더 균일한 도전 에피택셜층은 낮은 드레인 저항을 나타낸다.
소정 영역에서 상기 트렌치 게이트의 주변길이를 최소화하면 채널 저항(Rch)이 낮아지는데, 이는 MOSFET 채널 전도에 대한 수학식이 상기 장치 영역이 아니라 상기 게이트의 전체 "주변길이"에 종속되기 때문이다.
종래의 측면 MOSFET의 채널 저항에 대한 수학식은 수직 DMOS의 채널 저항을 대략 추정하기 위해 사용될 수 있다.
여기서,
두 식을 결합하면,
메리트 A/W의 기하 계수를 이용하여 영역의 대해 표시하면
이에 의해,
W를 최대화하고 A를 최소화하는 것이 바람직하기 때문에, 메리트 A/W 계수는 채널 저항을 저하하기 위해 감소될 필요가 있다. 여러 셀 기하구조에 대한 A/W를 결정하기 위해서, 영역(A)과 주변길이(W)에 대한 수학식은 트렌치폭("게이트폭(W)"과 구별되는 트렌치의 표면 크기(YG)) 및 트렌치간의 소스-바디 "메사(mesa)"의 폭(YSB) 측면에서 정의될 수 있다. 표면길이(Z)의 연속적인 스트라이프에서, 도 4A에 도시된 바와 같이,
그리고,
산출하면,
다시 말해서, 스트라이프 구조에 대한 A/W은 간단하게 1/2 피치가 된다. 도4B의 장방형 셀에서, 주변길이는
그리고
그래서
스트라이프 기하구조와 비교하면, 장방형 셀 기하구조는 게이트가 소스-바디 크기와 비교하여 작을 때마다 낮은 저항을 제공한다. 종래의 트렌치-게이트된 DMOS에서 작은 트렌치를 제조하는 것은 작은 실리콘 메사를 제조하는 것만큼 어렵지 않기 때문에, 밀폐된 셀 기하구조가 성능면에서 더 우수하다. 게이트 크기가 소스-바디 메사 크기보다 큰 상황에서, 스트라이프 기하구조는 더 우수한 성능을 제공한다. 이러한 환경은 특히 소스 및 바디영역을 형성하고 그것들을 접촉하게 하기 위해 필요한 정렬 허용이 넓은 메사를 유도하는 좁은 트렌치 게이트 설계에서 실제로 실현하기 어렵다. 게이트 크기(YG) 및 소스-바디 메사 크기(YSB)가 동일한 경우마다, A/W를 최소화하는 측면에서 상기 2개 기하구조 사이에 차이가 없게 된다.
트렌치-게이트된 DMOS 셀의 어레이내 장방형 코너에 있는 소스의 존재는 트렌치 코너를 따른 결함 또는 상기 코너를 따른 소스의 일부 향상된 확산으로 인해 상기 장치에서 오프-상태 누설을 유도하는 것으로 발견되었다. 이러한 문제점에 대한 한가지 해결방법은 도 4C에 도시된 바와 같이 포토레지스트 마스크를 이용하여 N+ 소스가 상기 트렌치의 코너에 임플랜트되는 것을 막는 것이다. 좋지 못하게, 이러한 코너 블럭 특징은 상기 장치의 게이트 주변길이를 감소시키고 채널 저항을 증가시킨다. 도넛형상 소스가 반드시 메사폭(YSB)의 절반보다 작아야 하는 YS의 폭을 갖는다고 가정해본다. 만일 도시된 바와 같이 소스 마스크로부터 상기 코너만을 제거한다면, 상기 장치의 주변길이는 4YSB이하가 되지만
가 되어서
가 된다.
코너 블럭으로 인해 예측되는 저항 페널티가 선형이 되어서, 만일 YS가 YSB의 20%인 경우, 상기 게이트 주변길이는 20%만큼 감소하고, 따라서 채널 저항은 증가된다. 이러한 설명은 코너 블러킹된 영역내에서 전도가 전혀 없는 것으로 가정하기 때문에 가장 좋지못한 경우의 모델이 된다. 실제로, 일부 전류가 코너 블러킹된 영역에서 흐르지만, 더 긴 채널 길이 및 가능한한 다른 임계전압을 갖는 트랜지스터에 해당한다. 또한, 상기 코너가 함께 너무 근접하게 되기 때문에, 상기 셀이 작은 크기로 스케일링됨에 따라서 지속적으로 코너 블럭 개념을 채택하는 것이 비실용적이 된다. 그러한 경우 소스 주변길이의 감소가 상당해지고, 소스의 접촉영역 또한 감소된다.
아마도 육각형 셀 트렌치 DMOS(도 4D 참조)에서는 코너 블러킹 필요성이 없을 수도 있는데, 이는 육각형 메사의 주변길이 주위의 각도가 덜 첨예(실제로 뭉툭)하기 때문이다. 반면, 상기 트렌치의 에칭된 표면은 실리콘내 자연적 결정학적 평면에 평행하게 이동하지 않는다. 복수의 결정면상에서 절단함으로써, 상기 채널의 표면 거칠기가 증가되고, 채널 변동성이 하락되며, 채널 저항이 증가된다. 상업 및 산업 무역잡지에서 일부가 반대로 주장하고 있지만, 육각형 셀의 패킹(packing) 밀도는 종래의 장방형 셀 설계보다 좋지 못해 정확하게 동일한 A/W를 발생시킨다.
따라서, 셀 밀도를 최대화하고 수직 트렌치-게이트된 DMOS의 셀 피치를 최소화하기 위해서, 상기 트렌치 게이트 표면크기 및 상기 메사의 표면크기는 모두 A/W가 감소되는 만큼 최소화되어야 한다. 가능한 최소 트렌치 크기는 트렌치 에치 장비, 트렌치폭 및 깊이, 원형을 포함한 트랜치 형상, 및 트렌치 리필(refill) 공정의 함수가 된다. 이러한 모든 변화에도 불구하고, 트렌치의 최소로 얻어진 특징크기는 단일층 크기이다, 즉 그 최소 특징크기는 다른 포토마스크층과의 일부 상호작용에 의해서가 아니라 트렌치를 프린트하고, 에치하며, 채우는 웨이퍼 파브(fab) 능력에 의해 결정된다. 그 후, 최소 트렌치 크기는 단일층 마스크 특징으로서 지정된다. 단일 마스크층 설계 특징은 단일층 크기 또는 SLD로서 대개 언급된다. 마이크로프로세서 및 DRAM 제조를 위해 현재 독점으로 사용되는 포토마스킹 장비가 파워 반도체 생산을 위해 사용가능하게 됨에 따라서, 상기 트렌치폭(SLD)은 줄어들기 쉽다.
소스-바디 메사의 최소 크기는1 이상의 포토마스크층과 관련된 설계규칙에 의해 결정된다, 즉 멀티층 크기(MLD) 설계규칙과 관련된다. 상기 규칙은 (ΔCD로 인용되는) 임계크기 및 중첩 또는 OL로 알려진 한 마스크층에서 다른 마스크층으로의 등록 오류 모두에서의 가변성을 고려한다. 특징 크기에서의 ΔCD 변화는 포토레지스트 두께 및 점성도, 노출시간, 광반사, 에칭하는 동안의 포토레지스트 부식, 에칭시간, 에칭속도 등에서의 가변성의 결과가 된다. OL층간 오정렬 (misalignment)로 인한 가변성이 좀더 크다.
도 5A-5E는 최소 크기의 트렌치 DMOS 메사를 설정하는데 있어서의 가변 성분을 도시하고 있다. 이러한 경우, 상기 메사폭은 3가지 설계규칙에 의해 설정된다.
1.트렌치에 대한 최소 접촉공간. 도 5A에 도시된 상기 설계규칙의 목적은 금속 접점이 게이트에 대해 쇼트되는 것을 방지하는 것이다(도 5D에 도시된 치명적 파손 참조). 상기 트렌치에 대해 접점이 정렬되어 있다고 가정하면, OL은 단일 중첩 오정렬을 나타낸다. ΔCD1가 트렌치폭의 너비에 있어서의 변화를 나타내는반면, ΔCD2는 접점 크기에 있어서의 변화를 나타낸다. ΔCD1및 ΔCD2의 값이 1/2 셀을 위해 2로 나누어진다. 모든 변화를 고려한 최소 공간은 내장된 게이트 폴리실리콘과 소스 금속 사이의 쇼트를 방지하기 위해 0을 초과해야 한다.
2.금속 접점과 N+ 소스의 최소 중첩. 도 5B에 도시된 설계규칙의 목적은 금속 접점층과 N+ 소스 사이의 접촉을 보장하는 것이다(오정렬의 예시에 대해 도 5E 참조). 컨택트 마스크가 상기 웨이퍼상의 트렌치 특징에 대해 정렬된다고 가정하면, OL은 적어도 2개의 연속적인 오정렬을 나타낸다, 즉 하나의 오정렬은 상기 컨택트 마스크를 트렌치에 대해 정렬할 때 발생할 수 있고, 제 2 (통계적으로 독립적인) 오정렬은 N+ 소스 마스크와 트렌치 사이에서 발생할 수 있다. ΔCD3이 N+ 소스영역의 폭에 있어서의 변화를 나타내는반면, ΔCD2는 (금속에 대한) 접점의 크기에 있어서의 변화를 나타낸다. 모든 변화를 고려한 측면당 최소 공간은 금속 접점과 N+ 소스영역간의 오옴 접촉을 보장하기 위해 네트 중첩 δN+을 초과해야 한다.
3.P+ 바디 접촉영역과 금속 접점 사이의 최소 접촉. 도 5C에 도시된 설계규칙의 목적은 N+ 소스영역이 P+ 바디 접촉영역을 완전히 덮지 않는다는 것을 보장함으로써 상기 금속 접점과 P+ 바디 접촉영역 사이에서 오옴 접촉을 보장한다는 것이다. ΔCD3은 N+ 소스영역의 폭에 있어서의 변화이다. N+ 소스영역을 통한 개구부의 전체 크기가 각각의 측면에서 ΔCD/2만큼 줄어들 수 있기 때문에, 크기에 있어서 가능한 전체 변화는 ΔCD가 된다. 모든 변화를 고려한 최소 공간은 금속 접점과 P+ 바디 접촉영역 사이의 오옴 접촉을 보장하기 위해 네트 중첩 δP+를 초과해야 한다. 도 5F에 도시된 특수 경우에, 전체 P+ 영역은 N+ 영역의 측면 연장에 의해 덮여서, 상기 셀의 중심에서 중첩된다. 1/2 셀에서,
결국, 최소 메사폭은 2가지 접점-트렌치 규칙(메사의 각각의 측면에 1가지), (상기 메사의 양쪽 측면에서 N+ 소스에 대한 접촉을 보장하기 위한) 2가지 N+ 접점규칙, 및 단일 P+ 규칙에 의해 결정된다. 그러나, 하나의 트렌치를 향한 컨택트 마스크에서의 오정렬이 서로간의 거리를 증가시키기 때문에, 각각의 설계규칙은 최소 메사 크기를 계산할 때 한번만 고려되어야 한다. 모든 OL 및 ΔCD 규칙을 고려하면, 메사의 최소폭은:
예를 들어, 0.25㎛의 ±3-시그마 OL 에러, 0.1㎛의 3-시그마 ΔCD, (도시된 바와 같은 각각의 N+에 대한) 0.1㎛의 최소 N+ 중첩, 및 (P+에 접촉하기 위한) 최소 N+ 개구부를 가정하면, 최소 소스-바디 메사 크기는:
그러나 실제로, 높은 생산율, 우수한 결함 허용오차, 및 개선된 P+ 접촉영역을 실현하기 위해 추가적인 0.5㎛가 필요할 수도 있다. 이러한 2㎛ 이하의 메사에서는 컨택트 마스크 및 끝이 맞닿은 N+/P+ 소스-바디 접점을 이용하여 트렌치 DMOS를 구현하기가 어렵게 된다. 그러한 경우, N+ 소스영역이 실리콘 메사상에서 트렌치에서 트렌치로 연장되는 설계가 사용되어야 한다. 아래에 놓인 PB바디 확산과의 연결을 위해 사용되는 P+ 바디 접점은 (스트라이프 길이를 따른) z-크기로 접촉될 수 있다. 2개 접점-트렌치 특징 및 접점 크기는 그 후 메사폭을 결정한다.
0.4㎛ N+ 컨택트 윈도우와 동일한 허용오차를 적용하면 수학식 21은 수학식 22를 산출한다.
실제로, 높은 생산율 및 우수한 결함 허용오차를 실현하기 위해 1.5㎛만큼 큰 크기가 요구되기 쉽다. 0.9 내지 1.1㎛ 근방의 메사폭에서는, 균일한 정밀 선 접촉 및 정확한 층간 정렬이 어려워진다. 또한, 이러한 크기에서 다른 제조관련 문제가 존재한다.
트렌치-게이트된 DMOS에서의 다른 설계 및 공정에서 고려할 것은 바디영역(PB)의 저항 및 소스 금속에 대해 쇼트시키는 바디 접점의 품질이다. 소스-바디 쇼트는 동일한 전위로 이미터 및 베이스를 유지함으로써 기생 NPN 바이폴라 트랜지스터의 스냅백(snapback) 및 도전을 방지한다(도 7A의 단면도 참조). 이미터 및 베이스 터미널의 쇼트는 이미터-베이스 접합점의 순방향 바이어싱을 방지하고, MOSFET의 바디(즉, 베이스)로의 연속적인 소수 캐리어(전자) 주입을 회피시킨다.
바디 픽업의 주파수는 z-방향을 따른 베이스 저항을 결정한다. "래더(ladder)" 설계에서, P+ 바디 접촉영역은 바디영역을 전기적으로 픽업하기 위해 N+ 소스 스트라이프를 종종 인터럽트한다(도 7B의 평면도 및 도 7C의 3차원 투시도 참조). N+ 소스영역 아래에 있는 P-바디영역(PB) 부분의 "핀치 저항"은 임계전압과 같은 다른 장치 특성에 나쁜 영향을 미치지 않고 낮은 값으로 유지되어야 한다. 바디에 대한 낮은 저항의 오옴 접촉을 실현하기 위해 사용된 얕은 P+ 영역의 집적화 및 P-바디영역을 형성하기 위해 사용된 방법은 각각의 트렌치-게이트된 DMOS 설계 및 공정에 대해 지정된다. 오늘날 많은 상업적 파워 MOSFET은 이러한 관점에서 부적당하고, 그 결과로 스냅백 및 거칠음 문제를 겪는다. P+ 접점이 작거나 덜 빈번할수록 더 많은 스냅백이 발생하기 쉽다.
작은 메사 및 높은 셀밀도를 실현하기 위해 작은 접점 특징이 이용될 때마다, 금속 접점의 스텝 유효범위에 대한 다른 문제점이 발생된다. 도 8A에 도시된 바와 같이, 알루미늄-실리콘, 알루미늄-구리, 또는 알루미늄-구리-실리콘과 같은 상부 금속의 스퍼터링에 의한 디포지션은 접점 형상을 동일하게 따라서, 금속층(70)의 중간에 노치 또는 갭을 유도한다. 얇은 금속층인 경우 노치가 너무 깊지는 않다. 그러나 특히 1.2㎛ 이하로 얇은 금속층의 저항은 파워장치에서 유용하도록 매우 높다. (상기 장치의 표면을 따라 본드 와이어 또는 소스 픽업으로 전류가 흐름에 따라서) 표면 금속 저항은 트렌치-게이트된 DMOS에 측면으로 수 mΩ의 저항을 추가할 수 있어서, 큰 다이 생산물의 온-저항에서 상당한 단편적 증가를 생성한다. 온-저항 문제점을 최소화하기 위해 두꺼운 금속층(예를 들어 3 내지 4㎛ 두께)가 요구된다. 그러나, 도 8B에 도시된 바와 같이, 두꺼운 금속층(72)은 산화층(71)에 의해 발생된 접촉스텝에서 얇은 금속을 발생시키는 선단 노칭(notching)을 나타낸다. 모든 전류가 얇은 금속을 통해 상기 스텝상에서 흘러야 하기 때문에, 상기 장치는여전히높은 금속저항을 나타내지만, 또한 두꺼운 금속 디포지션에도 불구하고 좋지못한 전자이동 성능을 갖게 된다.
액티브 접촉영역에서의 산화물 스텝 높이는 더 얇은 ILD(interlayer dielectric)를 디포지션함으로써 감소될 수 있지만, 금속이 폴리실리콘 게이트 버스상에서 이동할 때마다 금속 파괴를 나타내기도 한다. 얇은 ILD는 또한 소스 금속과 폴리실리콘 게이트 버스 사이에서 쇼트를 발생시킬 수 있거나, 또는 ESD 손상에 민감한 얇은 산화물을 유도할 수 있다. 예를 들어, 도 9A는 게이트 버스(92)를 지나가는 금속층(90)을 나타낸다. 상기 금속 스텝 유효범위 문제점은 소스 금속이 폴리실리콘 게이트 버스상을 지나가는 경우 다이내 어느 곳에서 발생하는데, 이는 표면 폴리실리콘이 너무 두껍기 때문이다. 그것은 다이 표면에 놓여있는 폴리실리콘 게이트 버스가 트렌치의 폴리실리콘 평탄화로부터 얻어진 두께를 갖기 때문에 발생한다. 이러한 폴리실리콘의 두께는 그 가장 넓은 포인트에서 상기 트렌치를 채우기에 충분히 두꺼워야 한다. 1㎛ 너비 트렌치를 가정하면, 역 1.4㎛의 크기에서 가장 넓은 포인트는 다각형상의 트렌치 코너에서 발생한다(도 9B 참조). 디포지션후 다이 표면상의 폴리실리콘의 두께는 폴리실리콘이 에치백동안 이후 다이 표면 아래로 가라앉지 않는다는 것을 보장하기 위해 도 9C에 도시된 바와 같이 트렌치를 채우도록 적어도 다각형 크기의 절반이 될 필요가 있다. 이러한 전체 폴리실리콘 두께, 예시적인 경우로 0.7㎛+아래에 놓인 산화물이 게이트 버스내 다이의 상부에 존재할 것이고, 그래서 1 내지 1.5㎛ 스텝이 적당하다. 게이트 버스의 영역은 폴리실리콘의 평면화 에치백동안 일반적으로 마스크되어, 상기 스텝을 발생시킨다. 두꺼운 폴리실리콘은 또한 상기 실리콘이 그것을 통해 불순물을 주입하기에 너무 두껍기 때문에 가능한 제조방법 순서를 제한한다.
요약하면, 현존하는 종래의 트렌치-게이트된 수직 DMOS 장치가 갖는 한가지 문제점은 종래의 트렌치-게이트된 수직 DMOS의 구성이 셀 크기에서 근본적인 제한을 부과하기 때문에, 셀 밀도가 증가될 수 없고 기하학적 영역 대 게이트 주변길이 비율이 낮은 온-저항 스위치의 영역 효율에 있어서의 개선을 위해 추가적으로 감소될 수 없다는 것이다. 전체 저항의 큰 부분이 MOS 채널(Rch)의 저항에 기인하는 저전압장치에서 특히 저항 페널티가 중요하다. 셀 밀도에 대한 제한은 기본적으로 트렌치 사이의 최소폭의 메사의 결과가 된다. 상기 최소폭의 메사는 다중 마스크층의 사용에 의해 결정되고, 특히 컨택트 마스크와 관련된 설계규칙에 기인한다.
스트라이프 기하구조는 소스/바디 쇼트에 맞닿아있는 가까이에 있거나 큰 영역에 대한 필요성을 감소시키거나 제어하여, 촘촘한 셀 피치를 허용하지만 우수한 파괴 및 스냅백 특성을 실현하는데 있어서 잠재적으로 문제점을 만든다. 가능한 최소 접점 크기를 추진하는 것은 액티브 접촉영역내 및 게이트 버스상에 금속 스텝 유효범위 문제점에 대한 해결방법을 필요로 한다. 그러나 메사의 폭이 게이트 트렌치의 폭과 동일한 포인트까지 상기 설계규칙을 추진하지 않고서, 스트라이프 기하구조의 A/W는 유사한 셀 피치를 갖는 장방형 셀 기하구조의 A/W보다 낮다.
도 1은 종래의 수직 트렌치 DMOSFET의 단면도,
도 2는 장치의 저항성분을 나타내는 종래의 수직 트렌치 DMOSFET의 단면도,
도 3A-3B는 에피택셜 드레인 전개 저항을 개선하는데 있어서 셀밀도의 이점을 나타내는 종래의 수직 트렌치 DMOSFET의 단면도,
도 4A-4D는 다양한 트렌치 DMOS 소스 기하구조의 평면도 및 단면도로서,
도 4A는 스트라이프 기하구조를 나타내는 도면,
도 4B는 장방형 셀 기하구조를 나타내는 도면,
도 4C는 소스 코너 블럭을 갖는 장방형 셀 기하구조를 나타내는 도면,
도 4D는 육각형 셀 기하구조를 나타내는 도면,
도 5A-5F는 종래의 트렌치 DMOSFET의 메사에 대한 설계규칙을 나타내는 도면으로서,
도 5A는 접점-트렌치 설계규칙을 나타내는 도면,
도 5B는 접점-소스 설계규칙을 나타내는 도면,
도 5C는 바디에 대한 P+ 접점을 나타내는 도면,
도 5D는 게이트-소스 쇼트의 예를 나타내는 도면,
도 5E는 접촉되지 않거나 불충분하게 접촉된 소스의 예를 나타내는 도면,
도 5F는 접촉하지 않은 바디의 예를 나타내는 도면,
도 6은 컨택트 마스크 특징 및 인접한 트렌치 사이의 전체 메사에 걸쳐 연장되는 N+ 소스를 갖는 종래의 스트라이프 트렌치 DMOSFET의 단면도,
도 7A-7C는 각각 컨택트 마스크를 갖는 "사다리형(ladder)"-소스 트렌치 DMOS의 단면도, 평면도 및 사시도,
도 8A는 동일한 얇은 금속층이 갖는 스텝 유효범위 문제점을 설명하는 종래의 트렌치 DMOSFET의 단면도,
도 8B는 두꺼운 금속층이 갖는 스텝 유효범위 문제점을 설명하는 종래의 트렌치 DMOSFET의 단면도,
도 8C는 두꺼운 금속층이 갖는 키홀(keyhole) 문제점을 나타내는 도면,
도 9A는 종래의 트렌치 DMOSFET에서 폴리실리콘 게이트 버스상의 금속층의 스텝 유효범위 문제점의 단면도,
도 9B는 종래의 트렌치 DMOSFET에서 게이트 트렌치의 상호교차의 평면도,
도 9C는 트렌치 DMOSFET에서 최소 폴리실리콘 리필 두께를 나타내는 단면도,
도 10A는 메사폭의 함수로서 대응 수직 MOSFET 셀 밀도를 나타내는 그래프,
도 10B는 셀 피치의 함수로서 대응 수직 MOSFET 셀 밀도를 나타내는 그래프,
도 11A-11E는 트렌치-게이트된 MOSFET에서 SSA 소스 접점을 제조하기 위해 공정순서의 스텝을 나타내는 단면도,
도 12A-12B는 종래의 컨택트 마스크를 이용하여 제조된 MOSFET(도 12A)과 SSA 공정을 이용하여 제조된 MOSFET(도 12B)의 비교를 나타내는 단면도,
도 12C는 트렌치위에 있는 컨택트-마스크-한정된 산화물 특징을 갖지만 SSA 공정에 의해 제조된 MOSFET을 나타내는 도면,
도 13은 메사 폭의 함수로서 수직 DMOS 셀 주변길이 비율 A/W의 그래프,
도 14는 셀 밀도의 함수로서 수직 DMOS 셀 주변길이 비율 A/W의 그래프,
도 15A-15D는 SSA 트렌치 DMOSFET의 여러 실시예의 단면도로서,
도 15A는 P-바디가 제 3 크기로 접촉되는 전체 메사 N+ 소스를 나타내는 도면,
도 15B는 MOSFET이 깊은 클램핑 다이오드를 포함하는 것을 제외하고 도 15A에 도시된 것과 유사한 실시예를 나타내는 도면,
도 15C는 MOSFET이 비교적 얕은(shallow) 클램핑 다이오드를 포함하는 것을 제외하고 도 15B에 도시된 것과 유사한 실시예를 나타내는 도면,
도 15D는 소스 금속이 P+ 바디 접점과 접촉하고 클램핑 다이오드가 없는 실시예를 나타내는 도면,
도 16A는 애벌란시 항복 개시시 트렌치 코너에서 발생하는 충돌 이온화의 윤곽을 나타내는 단면도,
도 16B는 게이트 산화층의 두께의 함수로서 항복전압(BVDSS)의 그래프,
도 17A는 트렌치-게이트된 DMOSFET에서 게이트와 드레인, 게이트와 바디, 및 게이트와 소스간의 기생 정전용량(CGD,CGB,CGS)을 나타내는 그래프,
도 17B는 게이트 전하(Qg) 함수로서 게이트 전압(Vg)을 나타내는 그래프,
도 18은 트렌치내 두꺼운 바닥 산화물 및 "사다리형" P+ 소스-바디 설계를 갖는 스트라이프 기하구조의 SSA 트렌치 DMOSFET의 사시도,
도 19A-19F는 여러 소스-바디 설계의 평면도로서,
도 19A는 연속적인 N+ 소스와의 "주름진" 바디 접촉영역을 나타내는 도면,
도 19B는 주기적인 P+ 스트랩과의 주름진 P+ 바디 접촉영역을 나타내는 도면,
도 19C는 N+ 소스 "아일랜드(island)"와의 연속적인 P+ 바디 접촉영역을 나타내는 도면,
도 19D는 (N+와 P+ 영역을 번갈아하는) "대나무" 사다리형 구조를 나타내는 도면,
도 19E는 P+ 바디 컨택트 "윈도우"를 갖는 연속적인 N+ 소스영역을 나타내는 도면,
도 19F는 주기적인 P+ "스트랩"과 번갈아 하는 P+ 바디 컨택트 "윈도우"를 나타내는 도면,
도 20A,20B,20D는 트렌치-게이트된 MOSFET의 게이트-소스 전압 클램핑을 위한 폴리실리콘 다이오드 배치의 회로도,
도 20C는 폴리실리콘 다이오드 배치의 단면도,
도 21A는 에피택셜층의 형성후 즉시 임플랜트된 농도 높게 도핑된 매립층에 중첩되는 트렌치의 바닥에 두꺼운 산화층을 갖는 SSA 트렌치 DMOSFET의 단면도,
도 21B-21C는 트렌치의 형성후이고 트렌치를 게이트 재료로 채우기전에 매립층이 임플랜트되는 것을 제외하고 도 21A에 도시된 실시예와 유사한 실시예를 나타내는 도면,
도 22는 변형을 포함하는 SSA 트렌치 DMOSFET을 제조하기 위한 공정 흐름도,
도 23은 액티브 셀 어레이, 게이트 버스, 폴리실리콘 ESD 다이오드 및 에지 종단을 포함하는 SSA 트렌치 DMOSFET의 단면도,
도 24A-24Q는 액티브 셀 어레이, 게이트 버스, 폴리실리콘 ESD 다이오드 및 에지 종단을 포함하는 SSA 트렌치 DMOSFET을 제조하기 위한 단계별 공정의 단면도,
도 25A-25C는 바닥에 두꺼운 산화층을 갖는 트렌치를 제조하는 공정의 단면도,
도 26A는 종래의 MOSFET에서 불순물 프로파일을 나타내는 도면,
도 26B는 본 발명의 한 측면에 따른 사슬연결된 바디 임플랜트를 이용하여 형성된 MOSFET에서 불순물 프로파일을 나타내는 도면,
도 27A-27D는 금속 접점층을 배치하기 위해 고압 공정을 이용하여 제조될 수 있는 MOSFET 구조를 나타내는 도면, 및
도 28A-28D는 본 발명에 따른 다른 MOSFET을 제조하는 공정의 스텝을 나타내는 도면이다.
이들 문제점은 본 발명에 따르 SSA(super self-aligned) 트렌치 DMOSFET에서 해결된다. 본 발명에 따른 SSA 트렌치 MOSFET은 그 안에 형성된 트렌치를 갖는 반도체 바디를 포함하고, 트렌치 벽은 트렌치 코너에서 상기 반도체 바디의 주표면에 교차한다. 상기 반도체 바디는 트렌치 및 반도체 바디의 주표면에 인접한 제 1 도전타입의 소스영역; 상기 소스영역과 접합점을 형성하고, 상기 트렌치의 벽에 인접한 채널영역을 포함하는 제 2 도전타입의 바디영역; 및 상기 바디영역과의 접합점을 형성하는 제 1 도전타입의 드레인영역을 포함한다. 게이트는 트렌치내에 배치된다. 상기 게이트는 게이트 산화층에 접해있다. 상기 게이트 산화층은 상기 채널영역에 인접한 제 1 부분 및 상기 게이트 위에 놓인 제 2 부분을 포함하고, 상기 제 1 부분은 상기 제 2 부분보다 두껍다. 금속층은 반도체 바디의 주표면과 접촉하고, 상기 금속층과 주표면간의 접점은 트렌치 코너로 측면으로 연장된다. 상기 게이트 산화층의 제 1 부분은 상기 게이트와 소스 사이의 쇼트를 방지하여, 금속층과 주표면간의 접점이 상기 트렌치의 코너로 연장되도록 한다. 따라서, 게이트-소스 쇼트의 위험없이 트렌치에 대해 "자체 정렬(self-aligned)"되는 접점이 있으면, 상기한 설계규칙이 회피될 수 있고, 상기 트렌치의 세그먼트 사이의 메사 폭이 종래의 MOSFET에서 가능했던 것보다 더 작게 만들어 질 수 있다. 상기한 바와 같이, 이것은 차례로 셀 밀도가 증가되고 메리트 A/W의 계수가 감소되도록 한다.
본 발명의 다른 측면에 따르면, 상기 게이트 산화층은 또한 상기 트렌치의 바닥에 인접한 제 3 부분을 포함하고, 상기 제 3 부분은 제 1 부분보다 두껍다. 이것은 게이트-드레인 정전용량을 감소시키고, 필드 플레이트(field plate) 유도 파괴를 회피한다. 본 발명의 다른 측면에 따르면, 일반적으로 트렌치 게이트의 형상과 일치하도록 패터닝된 농도 높게 도핑된 매립층은 DMOSFET의 온-저항을 감소시키기 위해 사용된다. 이러한 구조를 실현하는 한가지 방법은 트렌치가 형성된 후 매립층을 임플랜트하는 것이다.
SSA 트렌치 MOSFET은 본 명세서에서 설명된 공정에 의해 유리하게 생성된다. 상기 공정은: 표면을 갖는 반도체 재료의 바디를 제공하는 단계; 트렌치가 상기 바디내에 배치될 개구부를 갖는 제 1 마스크를 상기 표면상에 형성하는 단계; 상기반도체 바디에 트렌치를 형성하기 위해 상기 제 1 마스크내 개구부를 통해 상기 반도체 재료를 에칭하는 단계; 상기 트렌치내에 제 1 산화층을 형성하는 단계; 상기 트렌치내에 폴리실리콘을 주입하는 단계; 적소의 상기 제 1 마스크를 이용하여, 상기 트렌치로 연장되는 제 2 산화층을 상기 트렌치의 상부에 형성하기 위해 상기 폴리실리콘의 노출면을 산화하는 단계; 상기 제 1 마스크를 제거하는 단계; 및 상기 바디의 표면 및 상기 제 2 산화층의 표면에 금속층을 디포지션하는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 상기 트렌치를 채우는 상기 폴리실리콘 게이트는 2개 폴리실리콘층에 배치된다. 제 1 폴리실리콘층은 상기 메사를 덮지 않아서, 상기 트렌치 형성후 상기 메사의 이온 임플랜트를 용이하게 한다.
본 발명의 다른 측면에 따르면, 상기 폴리실리콘 다이오드는 상기 반도체 바디의 표면위에 있는 폴리실리콘층에 형성된다.
본 발명의 또다른 측면에 따르면, 컨택트 마스크에 의해 한정된 산화물 특징은 소스 접촉 금속 및 게이트의 전극간 정전용량을 감소시키기 위해 트렌치의 상부상에 배치될 수 있다.
본 발명의 또다른 특징에 따르면, 작은 특징을 갖는 컨택트 마스크가 사용되는 경우, 상기 접점은 스텝 유효범위 문제를 회피하기 위해 텅스텐과 같은 금속을 이용하여 평면화될 수 있다.
종래 기술에서, 트렌치 및 소스-금속 접점을 한정하기 위해 일반적으로 분리된 마스크가 사용되었다. 이것은 상기한 정렬문제를 일으켰다. 본 발명의 공정에따르면, 트렌치및소스-메탈 접점 모두를 한정하기 위해 동일한 마스크가 사용된다. 상기 트렌치는 소스-금속 접점에 대해 "자체 정렬(self-aligned)"되고, 상기 게이트와 소스간의 쇼트는 상기 게이트위에 놓인 두꺼운 산화층에 의해 방지된다.
도 10A와 도 10B는 소스/바디 메사와 셀 피치의 폭을 줄임으로 인해서 얻을 수 있는 셀 집적도에 있어서의 이점을 보여준다.
도 10A는 1.0, 0.8, 및 0.5㎛의 표면크기(dimension)(YG)로 그려진 트렌치 게이트에 상당하는 셀밀도에 대한 메사 영역(YSB)의 플롯을 나타낸다. 그 밀도는
으로부터 Mcell/in2(왼쪽 축)과 Mcell/cm2(오른쪽 축) 두가지 모두로 나타낸다.
그래프는 세 영역으로 나뉘어지는데 즉,
1. YSB> 2㎛인 영역(Ⅲ), 여기서는 일반적인 맞닿은 소스-바디 접점에 대한 접합이 사용될 수 있다. 생산품에서는 30내지 40 Mcell/in2의 밀도가 최대이지만, 이런 종류의 디바이스의 셀밀도에 있어서 한계는 67~100 Mcell/in2이다.
2. 0.9㎛ <YSB< 2㎛인 영역(Ⅱ), 여기서는 트렌치에 포토리소그래피로 정렬된 컨택트 마스크를 사용하여 소스 스트라이프 설계가 가능하다. 설계와 제조에 있어 관련한 문제가 해결만 된다면(나중에 명세서 안에서 설명할 해결안), 그러한 구조를 사용할 때 최대 밀도는 그 범위가 170 내지 320 Mcell/in2에 달할 수 있다.
3. YSB< 0.9㎛ 인 영역(Ⅰ), 여기서 활성화된 트렌치 DMOS 트랜지스터 셀에 접점 형상을 만들기 위해서는 새로운 기술이 요구된다. 이것이 가능하다면, 그러한 구조의 한계는 보다 작은 크기의 대상을 에칭하고 (패턴을) 분해하는 포토리소그래피 처리 장치의 능력에 의해 좌우될 것이다.
영역(Ⅲ) 만이 현재의 기술을 사용하여 제조할 수 있는 디바이스를 기술한다. 그러나 도 10A의 그래프는 영역(Ⅰ)과 (Ⅱ)에서 마주치게 되는 기술적인 문제가 극복되면 달성될 수 있는 실현성있는 셀을 보여준다.
도 10B는 다른 기술들을 사용하고 여러가지의 웨이퍼 제조설비의 복잡도(초기 자본설비 투자비용)를 반영하여 가능한 셀밀도의 몇몇 특정한 예들을 나타낸다. 예를 들면, 32 Mcell/in2트렌치 DMOS를 제조하기 위해 0.8㎛이 가능한 웨이퍼 제조공정이 필요하며, 반면, 180 Mcell/in2설계를 위해서는 0.6㎛ 공정이 필요하다. 이와 관련하여, "0.6㎛ 파브(fab)"이란 말은 공기와 물의 청결의 필수적인 수준과 더불어 시설이 생산할 수 있는 최고 밀도의 CMOS IC 공정의 특징적인 크기를 나타낸다. 그래서 "0.6㎛ 파브"란 게이트 크기뿐만 아니라 최소한의 접합창, 금속규칙 및 필요로 하는 표면의 편평화의 타입까지도 언급하는 것이다. 특히 금속 스텝 유효범위는 작은 접점 윈도우를 사용하는 0.8㎛ 파브에서는 일반적으로 이용할 수 없는 기술과 장치를 요구한다. 그러므로 높은 셀밀도를 달성한다는 것은 단순히 보다 더 좋은, 또 보다 더 현대적인 웨이퍼 공정을 사용하는 것이 아니다. 신뢰할 수 있고 높은 수율, 초고밀도 파워 MOSFET의 제조 문제를 해결하기 위해서는 새로운 개발이 필요하다.
도 11A-11E는 SSA 트렌치 DMOSFET를 형성하는 공정의 기본적인 요소들을 보여주고 있다. 상기 공정은 실리콘 메사 영역의 꼭대기 부분과 접촉하기 위한 컨택트 마스크가 필요없이 트렌치 사이의 표면 또는 후면의 실리콘에 대한 액세스로 트렌치 커패시터(capacitor)의 밀도있는 배열을 형성하는 방법을 묘사한다. 이 SSA 커패시터는 트렌치 게이트 DMOSET의 형태와 일치하지만 그에 제한되지 않는다. 예를 들면 SSA 배열은 절연게이트 쌍극성 트랜지스터(IGBT), 모스게이트 쌍극성 디바이스, 및 다른 종류의 디바이스에서 사용될 수 있다.
질화물층(102)(또는 산화물 같은 다른 경질 재료의 층)이 트렌치(104)(도 11A)를 한정 짓도록 선택 되어서 이후의 프로세스 동작에 견딜수 있게 되며, 이들 중 어떤 것은 포토레지스트가 견딜 수 있는 것보다 더 높은 온도에서 있을 수 있다. 질화물이 보다 더 선호되는데 그 이유는 트렌치 게이트를 보호하는데에 사용되는 산화물을 침해하지 않는 화학적 에칭 기법에 의해 제거될 수 있기 때문이다.질화물층(102)는 일반적으로 실리콘 바디(108)와 질화물층(102)사이의 열팽창계수 (TCE)로부터 모든 스트레스을 감소시키기 위해서, 실리콘 바디(108)의 주표면(103)위의 얇은 산화물층(106) 위에 형성된다. 어떤 과정에서, 얇은 산화물층 106은 제거될 수 있다. 첨가적인 산화물층(도시되지 않음)은 트렌치 에칭 과정 동안 부식을 피하기 위해 질화물층(102)위에 또한 형성 될 수 있다. 질화물의 형태를 한정짓는데 사용된 포토레지스트층(도시되지 않음)은 또한 실리콘 에칭 과정 동안 질화물의 상부, 또는 질화물과 산화물의 사이에 남겨질 수가 있다. 트렌치가 정의된 후에, 상기 트렌치는 알려진 공정(예를 들면, 이온 에칭(RIE))으로 에칭되어 형성된다. 이것은 도 11A에서 보여진 구조로 나타난다. "메사"(114)는 트렌치(104)의 세그먼트 사이에 형성된다. 도시된 바와 같이, 이러한 실시예에서 실리콘 바디(108)는 에피택셜층을 포함하지만, 본 발명은 이에 제한되지 않는다.
이해될 것이지만, 도11A-11E는 파워 MOSFET에 일반적으로 수백만 개의 셀을 포함할 수 있는 어레이의 몇몇의 MOSFET를 보여준다. 도시된 바와 같이, 만들어진 구조는 트렌치 파워 MOSFET의 구조상의 소자인 커다란 대역 커패시터이다.
상기 트렌치는 트렌치 에칭 과정에 의한 표면의 손상을 경감시키기 위해 희생 산화물을 형성하도록 산화된다. 희생 산화물은 차후에 제거된다. 게이트 산화물층(110)이 생성되고, 폴리실리콘으로 트렌치가 채워진다. 폴리실리콘은 실리콘 바디(108)의 주표면으로 게이트(112)를 평면화하기 위해 다시 에칭된다(도 11B).
그의 필수적인 PN 접합과 디바이스의 원하는 구조에 따라 이러한 단계들 동안 여러 종류의 불순물들이 전착과 이온 주입에 의해 삽입될 수도 있다. 트렌치 파워 MOSFET의 전형적인 제작에 대한 상세한 내용은 아래에서 설명할 것이다. 다음으로, 폴리실리콘 게이트(112)의 노출된 표면은 게이트(112)위에 놓이는 두꺼운 산화물층(116)을 형성하기 위해 산화된다(도 11C). 두꺼운 산화물층(116)은 후속하는 에칭으로부터 게이트(112)를 보호하고, 트렌치(104) 안에 게이트(112)를 끼워 넣어서, 게이트(112)가 완성된 디바이스에서 트렌치(104)에 위에 놓이게 될 소스 금속(source metal)에 단락 되지 않게 된다. 질화물층(102)은 메사(114)위의 산화물층(106)이 산화되는 것을 막아준다. 디바이스 제조의 이 지점에서 단일 마스크(질화물층 (102))는 산화물층(116)에 의해 보호된 내장된 게이트 트렌치(104)와 실리콘 메사(114) 모두를 한정시킨다. 종래의 공정에서는 게이트를 삽입하기 위해사용된 산화물은 트렌치 영역에 국한되거나 자체정렬되지 않고, 메사에 가로지르거나 또는 그 위에 확장될 수 있다.
질화물층(102)의 제거는 SSA 공정의 흐름에서 본질적으로 컨택트 마스크 조작이다. 왜냐하면 질화물층(102) 아래의 산화물층(106)이 게이트(112) 위에 놓이는 두꺼운 산화물층(116)에 비해 얇은 것이 선택되기 때문이다. 질화물층 (102)의 제거의 이어지는 구성은 도 11D에 나타나 있다.
도 11E에 보여지듯이, 불화수소산(일반적으로 물에서 희석되는 HF)에 살짝 담그거나, 살짝 등방성 플라즈마 산화물 에칭을 하는 것은 내장된 폴리실리콘 게이트(112)를 제거하지 않고서 메사(114)위에서 산화물층(106)을 제거한다. 실리콘과 (퇴적될)금속층 사이에 그 결과로 나타난 접촉영역(118)은 메사(114)를 가로질러 하나의 세그먼트에서 그 다음의 트렌치(104)까지, 원래의 트렌치 마스크 자체에 의해 한정된 형태로 모든 방향으로 확장된다. 그 접점은 결과적으로 트렌치 그 자체에 대해 자체정렬되고 트렌치 코너(120)까지 확장되며. 여기에서 트렌치(104)의 벽은 실리콘의 표면(103)과 교차한다. 그러므로, 노출된 메사(118) 또는 접점은 트렌치 (104)와 두꺼운 산화물층(116)을 한정한 똑같은 마스크 모양에 의해 한정된다. 이런 방식으로 메사(114)의 폭을 줄일 수 있다.
반대로, 종래의 트렌치 디바이스에서, 접점은 소위 "컨택트 마스크(contact mask)"라는 또 다른 모양에 의해 정의된다. 상기 컨택트 마스크의 형태는 산화물 에칭의 변화와 불완전한 얼라인먼트를 고려하여 메사의 폭보다 반드시 더 작다(도 12A 참조).
두꺼운 산화물층(116)은 폴리실리콘을 다시 에칭한 후에 형성되기 때문에(도 11B), 두꺼운 산화물층(116)의 최상층 표면은 메사(114)의 표면과 거의 평평하다. 고전적인 컨택트 마스크와 퇴적된 산화물의 사용에 의한 것보다 메사와 산화물 사이에서 더 작은 스텝으로 결과가 발생한다. 이것은 도 12A의 비교로부터 명백히 알 수 있는데, 이 도면에서는 종래의 트렌치 DMOSFET를 나타내고, 도 12B에서는 메사(114)의 최상부의 표면과 접촉하고 있는 금속층(122)을 가지고 있는 본 발명에 따른 메사를 보여주고 있다.
결과적으로, 메사-금속(소스-금속) 접점의 크기의 제한이 없다. 왜냐하면 비록 로버스트 ESD 성능을 달성하는데 필요한 폴리실리콘 게이트 버스, 말단(termination), 폴리실리콘 PN 다이오드 어레이에 대한 접점을 형성하기 위해 독립된 컨택트 마스크가 여전히 필요하다 할지라도, 어떠한 독립된 컨택트 마스크도 셀 어레이 그 자체에 사용되지 않기 때문이다. 게다가, 스텝 높이가 감소하기 때문에 활성 어레이에 금속의 스트립 유효범위 문제는 존재하지 않는다. 컨택트 마스크가 필요하다 할지라도 (예를 들면, 폴리실리콘 게이트와 상부 금속사이의 전극간 전기용량을 줄이기 위해), 도 12C에서 보는 바와 같이, 스텝 높이는 몇몇의 산화물들이 실리콘 표면의 아래에 있기 때문에 감소될 수 있다.
파워 MOSFET에 대한 장점 중의 알려진 것은 면적-폭 비율(A/W)인데, 이는 주어진 "채널 폭"을 제공하기 위해 요구되는 다이의 면적의 측정수단이다(간략히 말하면, MOSFET 셀의 총 둘레). 여러가지 디바이스 디자인의 비교는 디바이스 성능과 온-저항의 식별자로서의 A/W 비율을 사용함으로써 수행될 수 있다. A/W 비율이작으면 작을 수록, 성능이 더 좋다.
도 13은 실리콘 메사 폭(YSB)의 함수로서 이 A/W 비율의 비교(앞서 정의한 공식을 사용하여)를 한다. 장방형의 셀은 메사와 트렌치의 폭이 같을 때마다 최소값을 갖는 U자형의 곡선를 가진다. 소스-바디크기가 게이트의 크기보다 작을 때마다, 메사 폭에 있어서 모든 감소는 절약하는 것보다 더 큰 정도로 셀 둘레를 감소시키며, 이것으로 A/W 비율이 증가한다. 1㎛ 폭의 게이트에 대해서, 독립 셀(closed cell)에 대한 최소의 A/W는 메사(YSB)역시 1㎛ 폭인 곳에서 기하학적으로 발생하고, 이는 2㎛ 셀피치의 결과를 낳는다. 이 최소한의 점에서, 2㎛ 피치 디바이스에 대한 A/W는 각 독립된 셀이나 스트라이프 기하학 구조와 중 어느 하나와 같다.
그러나 상업적인 실용에 있어서, 트렌치 코너에서 활성화된 채널 전도를 갖는 독립된 셀 디자인은 짧은 채널 효과, 일시적으로 증가된 확산(transient enhanced diffusions) 및 결정질 결함(crystalline defects)를 포함하는 다양한 이유에 기인하는 변칙적인 누설과 감소된 임계값을 보인다. 도 4C에 관해서 앞에서 언급했듯이, 이 문제에 대한 해결책은 모든 메사의 코너로 이온 주입이 되는 것을 방지하는 N+ 소스 주입 마스크에서의 "코너 블럭" 형상을 채택하는 것이다. 트렌치 게이트 그리드의 내부 코너는 트렌치를 형성한 후 잔재하는 실리콘 메사의 외부코너를 형성하는 것과 똑같은 형상이라는 것에 주의한다.
이 코너 블럭 형상 때문에, 셀피치의 각 증분의 감소가 절약하는 면적보다상당히 더 많은 채널 둘레를 감소시킨다. 이에 따라서 트렌치 게이트 크기보다 훨씬 더 작은 감소된 메사의 크기는 YSB이 감소 됨에 따라 A/W에서의 급속한 증가를 낳는다. 양쪽의 1㎛ 셀 디자인의 최소한의 A/W는 1㎛과 2㎛사이의 YSB값을 가지는 영역(Ⅱ)에서 일어나는 것에 또한 유의한다. 앞서 설명한 바와 같이, 줄무늬(srtipe) 디자인만이 실효성있는 영역(Ⅱ)에서, 접점 크기는 금속 스텝 유효범위 문제를 낳는다. 곡선 위의 가장 우측에 있는 두 원들로써 나타내어지는 실제 사용되는 현재 기술 수준의 생산 디바이스는 그들의 A/W의 최적 조건에서 떨어져 여전히 영역(Ⅲ)에 있다.
도 13 또한 0.8㎛과 0.5㎛ 스트라이프디자인이 계속해서 A/W 비율을 1㎛ 스퀘어 셀 디자인 아래로 충분히 향상시키고, 즉 감소시킨다는 것을 보여준다. 작은 접점 금속 스텝 유효범위 문제에 대한 해결책을 이용하여, 1.2㎛ 메사는 스트라이프 디자인(영역Ⅱ)에 기반이 되는 컨택트 마스크를 계속 사용하여 1㎛ 미만(sub-unity)의 A/W 비율 값을 얻을 수 있다. 그러나 A/W 값은 그 최소값에 가깝지 않기 때문에, 0.9㎛ 미만의 메사 폭을 얻기 위해 자체 정렬을 이용하여 영역(Ⅰ)로 메사를 훨씬 더 감소시키는 것이 여전히 유용하고 정당하다. 도시된 바와 같이 그러한 자체정렬 기술을 사용하면 0.5㎛미만의 A/W가 현실적으로 실현 가능하다.
메사폭보다는 차라리 셀 밀도로써 정의된 가로 좌표축에 나타낸 똑같은 기하학적인 디자인의 A/W비율을 살펴보는 것(도 14)이 보다 낮은 A/W에 대해 더 높은 밀도를 사용하는 이점을 나타내준다. 스트라이프 디자인은 비교되는 A/W 비율 성능을 달성하기 위해 독립된 셀 접근보다 더 높은 셀 밀도를 필요로 하는 것에 주지한다. 예를 들면, 70 Mcell/in2스트라이프디자인은 32 Mcell/in2장방형 셀 디자인과 동등하게 되기 위해 요구된다. 달리 말하면, 본 발명을 통해서 가능한 커다란 범위의 측정과 자체 정렬은 스트라이프 기하학 구조의 A/W 특성의 본질적인 불이익에 대해 보상하는 것을 필요로 한다. 다행히 바디와 소스의 확산의 연속(스트라이프을 따라 Z방향으로), 또는 스트라이프 디자인으로 가능한 간접적인(remote) 바디의 접점(다시 Z방향으로)는 보다 밀집한 용적을 허용함으로써 A/W 불이익을 보상하도록 도와준다. 도 14의 그래프에서, 1평방 인치당 십억 셀(1 Gcells/in2)에 달하는 밀도가 제조를 위한 실제적인 트렌치 DMOS 구조로 명세서에 설명된 본 발명을 사용함으로써 예상된다. 이러한 방법들을 적용하면 그러한 디자인의 스케일링은 이 숫자에 제한되는 것이 아니라, 무한하게 영역을 확장할 수 있으며, 오직 포토리소그래피 기술의 진보에 의해서만 제한을 받는다.
도 15A-15D는 트렌치 측벽과 기저면을 따라 균일한 게이트 산화물의 두께를 가진 여러 가지의 트렌치 DMOS의 디자인의 단면도를 보여준다. 이런 경우, 균일함은 그 기저부의 표면에서 보다는 트렌치 측벽에 각기 다른 산화물의 두께를 만드는 방식으로 의도적으로 제조된 것이 아닌 게이트 산화물로 정의된다. 물론, 상기 산화물 두께는 트렌치 그 자체 및, 스트레스-유도된 강화(stress-induced) 또는 지연된 산화에 의해 교차된 여러 종류의 결정학적인 평면들의 상이한 산화율에 따라 트렌치 표면을 따라 변화할 것이다.
도 15A에서 바디 영역(PB)은 균일하며, 어떤 특정한 영역도 보디-드레인 접합(150)보다 더 낮은 브레이크다운을 나타내도록, 즉, 전압 클렘프 역할을 하도록 맞추어져 있지 않다. 그러한 디바이스는 게이트 산화물의 뜨거운 캐리어 열화를 받아서 원하지 않게, 얇은 게이트 산화물에 가까운 애벌런시를 나타낼 수 있다. 뜨거운 캐리어의 발생은 폴리실리콘 게이트의 기저에 가능한 가깝게 보디-드레인 접합을 유지함으로써 최소화 될 수 있다.
도 15B에서, 깊은 P 영역(152)는 국부적으로 브레이크다운을 낮추기 위해 사용되고, 전압 클렘프로써 작용한다(깊은 P 영역(152)와 N 매립층(156)사이의 제너 다이오드(154)로서 단면도에 개략적으로 표시됨). 명세서에 참고로 설명되는 1995년 6월 2일 출원된 미국특허출원 제08/459,555호에 기재된 바와 같이, 전압 클램프는 디바이스나 셀 배열 전체를 통해 일정하지 않게 또는 일정한 간격으로 반복될 수도 있다. 클램프의 개념은 종래의 기술에서 알려진 방법을 사용하는 초고밀도의 디바이스에서 제조할 수 있는 것은 아니다. 작은 크기의 클램프에 대한 접점은 일반적으로 게이트에 대한 단락을 만들지 않고 종래의 방법을 사용해서는 불가능하다.
도 15C에서 도시된 디바이스는 전압 클램프의 애벌런치 브레이크다운을 세팅하는 짙은 도핑이 PB바디 영역의 내부에 위치하는 것을 제외하면 도 15B의 디바이스와 유사하지만, 보다 높은 농도를 갖는다. 작은 크기의 클램프에 대한 접점은 일반적으로 게이트에 대한 단락을 만들어내지 못하면 종래의 방법으로는 불가능하다.
도 15D에서, 독립된 셀이나 스트라이프 디자인 중 하나에 적용할 수 있는 맞닿은 소스/보디(source/body)접점이 접합되는 것이 도시되어 있다. 금속층이 N+ 소스영역(159) 및 P+ 바디 접촉영역(160)과 접촉하고, 이에 의해 소스와 바디가 서로 단락된다. 도 15A, 15B 및 15C에서 z방향(도면에 나타난 절단면의 방향이 아닌 트렌치를 따라서)의 보디 접점이 가정된다. 대안으로, PB영역에 대한 P+ 접점이 보이지 않는 디바이스들이 고안되고 만들어질 수 있으므로, 바디 영역은 그의 오프된 상태에서는 완전히 공핍된다. 자체정렬된 접점은 트렌치의 에지까지 확장되기 때문에, N+ 소스의 길이는 짧아지고, 좋은 저항의 접점을 계속해서 보장할 수 있다. 따라서 N+소스 영역과 메사의 크기는 명세서에서 에서 설명한 기술을 사용하지 않고는 달성될 수 없다.
도 16A는 얇은 게이트 산화물 트렌치 DMOS 디바이스에서의 필드 플레이트 유도(FPI) 브레이크다운의 현상을 보여준다. 16A에서 보듯이, FPI 제한된 디바이스에서의 이온화는 드레인의 위에 놓여 있는 트렌치 코너에서 발생한다. 도 16B에서 보듯이, 산화물이 얇을수록, 브레이크다운 전압은 작아진다. FPI 브레이크다운이 유효한 모든 경우, 게이트가 뜨거운 캐리어 손상을 받고 산화물이 마멸되어 애벌런치와 캐리어 발생은 트렌치 게이트와 그의 게이트 산화물의 가까이에 위치한다.
얇은 게이트 산화물 트렌치 DMOSFET의 또 다른 불이익은 게이트와 드레인 사이에서의 결과적으로 나타나는 오버랩 전기용량과 이 전기용량으로부터 발생하는게이트 전하의 증가이다(도 17A 참조). 입력 전기용량에 대한 게이트-드레인 전기용량(CGD)과 이에 대응하는 게이트 전하의 효과는 밀러 효과에 의해 훨씬 악화된다. 밀러효과는 게이트-드레인 전기용량으로부터의 피드백에 기인하여 입력 전기용량에서 증가가 있는 것이다. 이 효과는 도 17B의 게이트 전압곡선에서 평면으로 보여진다. 이 도면에서 게이트 전하의 증가로 게이트 전압증가는 드레인 전압이 떨어지고 디바이스가 켜지는 동안 멈춘다. 디바이스를 가로지르는 전압이 낮아진 후에, 즉, 완전히 켜진 후에, 그때, 게이트 전압은 입력 전하에 비례하여 그의 상승을 재개한다. 본질적으로, 게이트 전하는 게이트-드레인 전기용량을 가로질러 발생하는 ΔVDG를 상쇄하기 위해 사용된다. 플래토의 추가가 보다 많은 전하(X축에 표시되는 값)를 필요로 하기 때문에, 그때 "효과적인" 입력 전기용량이 증가하여, 디바이스는 스위칭 동안 더 높은 에너지 손실을 나타낼 것이다. 게이트-바디와 게이트-소스 전기용량(CGB와 CGS)이 나타나는 동안, 도 17B에서 플래토 이전의 곡선의 경사로서 나타나는 입력 게이트 전하에 대한 부과량은 드레인 보다 덜 크다. 즉, 플래토가 더 넓다. 상기 그래프로부터, 보다 낮은 게이트 바이어스에서 더 얇은 산화물이 턴온 되지만(더 낮은 임계전압이 많은 응용에 있어서 바람직하다.), 동일한 게이트 바이어스의 최종값에 도달하려면(그리고 같은 채널 증대에 도달하기 위해) 더 많은 게이트 전하가 필요하다는 것을 분명히 확인할 수 있다. 오버랩 전기용량을 증가하지 않고 낮은 임계값과 높은 트랜스 컨덕턴스를 달성하는 것이 보다 바람직하지만, 그렇게 하기 위해서는 특수한 과정과 디바이스 구조가 필요하다.
본발명의 실시예가 도 18에서 도시된다. MOSFET(180)는 트렌치 게이트(181), 실리콘 메사(182), 및 콘택트 마스크의 완전한 자체정렬된 형태로 N-에피텍셜층(188)에서의 스트립 디자인으로 형성된다. 또한 메사를 가로질러(Y-방향으로) N+ 소스 영역(183)과 PB보디 영역(184)이 트렌치에 자체정렬된다. N+ 소스 영역(183)은 밑에 놓인 PB바디영역(184)와 접촉하기 위해 P+ 바디 접촉영역(185)에 의해 주기적으로 z방향으로 차단된다. 이 형태는 줄무늬 디자인으로 셀 피치를 세팅하는 데에 중요한 것은 아니다. 그래서 z차원의 형태에 대한 자체정렬은 필요하지 않다. 도시된 바와 같이, 트렌치 상부 산화물층(186)은 소스 금속(도시되지 않음)에 단락되는 것을 피하기 위해 표면 아래의 게이트에 내장되지만, 실리콘 메사(182)의 상부로 표면 위에 상당히 튀어나오지는 않는다. 따라서 소스 금속에 관한 스텝 유효범위 문제가 해결된다. 균일한 N 타입의 매립층(NBL)(187)은 상부의 표면에서 NBL까지의 거리가 N+ 에페택셜층(188)이 성장한 후에 이온 주입에 의해 고정될 수 있다는 것을 N 에페택셜층(188)과 N+ 기판(189)에 보여진다. 얇은 게이트 산화물이 필요할 때마다 오버랩 전기용량을 줄이고 필드 플래이트 유도 브레이크다운 효과를 피하기 위해, 두꺼운 산화물층 부분(190)이 디바이스의 채널 영역(191)에 겹쳐진 트랜치의 측벽에서가 아니라 트렌치의 기저 부분에 형성된다.
이 실시예에서, 게이트 크기(YG)는 0.5㎛으로 선택하고, 디바이스의 소스-바디 소자들을 형성하는 실리콘 메사는 0.5㎛의 크기를 가진다. 줄무늬 디자인으로서, 디바이스 구조는 코너 블록을 필요로 하지 않고(혹시, 아주 잘 알고 있는 경우를 제외하고는), 그 결과 디바이스의 A/W의 효율성에 부담을 주지 않는다. 게다가 YSB= YG일 때마다(이 디자인의 바람직한 실시예에서와 마찬가지로), 장방형과 줄무늬의 기하학적 형태에 대한 A/W가 동일하여, 줄무늬 디자인의 사용은 어떠한 저항의 불이익도 강요하지 않는다.
또한, 소스와 바디의 접점 구조는 도 19A-19F의 평면도에 도시된 바와 같이 줄무늬 디자인을 위해 기하학적으로 변경될 수 있다. 상기 디자인은 N+ 소스 둘레를 최대화시키기 위해(가능한 최소의 저항을 달성하기 위해), 또는 보디 영역에 대한 P+ 접점을 최대화하기 위해(기생하는 쌍극성 턴온을 막고, 스냅백을 방지하며, 디바이스를 굴곡화(ruggedize)하기 위해), 또는 둘 사이에서 적당히 타협하기 위해 선택될 수 있다. 도 19A에서 N+ 소스 영역과 P+ 보디 접점은 둘 다 연속되는 줄무늬들을 형성하지만, 바디 접점을 개선시키기 위해 P+ 개구(N+의 홀)의 주기적인 확대를 함께 수반한다. N+ 영역의 좁은 부분은 포토리소그래피 얼라인먼트가 N+ 영역이 사라지는 위험 없이 허용되는 만큼 작게 만들어질 수 있다. 예를 들면, N+ 영역은 P+ 영역에 대해서 0.4㎛의 홀을 남기면서, (각 면에) 0.2㎛의 폭으로 만들어질 수 있다. 최소한으로 제조할 수 있는 메사폭은 1.3㎛의 피치(0.5㎛ 트렌치 게이트를 가정할 때), 59 Mcell/cm2의 밀도(381 Mcells/in2) 및 0.65㎛의 A/W에 대해 약 0.8㎛이다. 그러한 "주름진" 디자인은 저항과 주름(울퉁불퉁함)사이의 적절한 절충 형태이다. N+ 소스 영역이 P+ 영역보다 더 넓은 부분에서, P+ 영역은 너무 좁아서 오직 적절한 저항이 있는 접점만을 제공할 수 있게 된다. 예를 들면, 만약 N+ 영역이 0.3㎛의 폭이라면, P+ 영역은 0.2㎛까지 좁아질 수 있다. 그런 경우, P+ 영역으로의 N+ 영역의 측면부의 확산은 N+의 주입 후에 고온의 공정의 양을 제한함으로써 최소화되어야 한다(급속한 열적 어닐링이 보다 바람직하다.).
울퉁불퉁함(ruggedness)에서의 작은 개선은 P+ 줄무늬가 주기적으로 메사의 폭을 가로로 절개하는 도 19B의 "스트래핑되고 골이진(strapped corrugated)" 디자인으로 얻을 수 있다. A/W는 줄무늬를 따른 사용의 주기성에 비례하여 선형적 으로 감소한다. 실제로 약간의 전도가 트렌치의 길이를 따른 측면의 전류 흐름을 통해 P+ 영역에서 발생하고, 결국 수직의 전도가 발생한다.
증대된 울퉁불퉁함(ruggedness)을 달성하기 위해 온-저항(on-resistence)를 적절히 조정하면서, 도 19C의 분할된 N+ 소스 디자인은 N+ 접점을 감소시키고, 채널 둘레를 또한 감소시킨다. 이 디자인에 대한 최소한으로 제조할 수 있는 메사의 폭은 1.4㎛의 피치(0.5㎛ 트렌치 게이트를 가정할 때), 51 Mcell/cm2의 밀도(329 Mcells/in2) 및 0.7㎛의 A/W에 대해 약 0.9㎛인 것이 바람직하다. 그러나 각 N+의 섬이 그 자신의 양질의 접점을 필요로하기 때문에 이 디자인의 N+ 접점 저항은 제조에 있어서 상당히 변경될 수 있다.
N+ 접점 저항을 전혀 조정하지 않는 또 다른 디자인은 간헐적인 P+ 스트랩(strap)을 제외하고 N+ 소스가 그 길이를 따라서 접촉되는 도 19D의 대나무 또는 사다리 구조이다. 최소한으로 제조할 수 있는 메사 폭은 그 구조에 의해 한정되지 않는다. 0.5㎛ 폭의 메사는 1.0㎛의 피치(0.5㎛ 트렌치 게이트를 가정함), 100 Mcell/cm2의 셀밀도(645 Mcells/in2) 및 0.5㎛의 A/W(P+ 스트랩(strap)의 주기성에 따라 선형적으로 증가된)를 산출한다. 상기 디자인은 앞으로 1 Gcell/in2의 밀도(0.8㎛ 피치) 및 0.4㎛의 A/W로 확대되어야 한다. 도 19E와 19F의 디자인에 기반을 둔 윈도우와 스트랩(strapped) 윈도우는 도 19A와 19B의 주름 및 스트랩핑되어 주름진 디자인에 각각 대응하는 것과 같은 기하학적인 형태를 갖지만, 오히려 더 좋은 N+ 접점 저항과 보다 적은 P+ 접점 면적(덜 주름진)을 갖는다.
지금까지 논의한 기하학적 구조와 디바이스의 형태를 고려하면, SSA 트렌치 DMOSFET의 바람직한 실시예는 표 1에서 정리된 바와 같은 구조적 및 전기적 특성을 보여줄 것이다.
형태 특징 이익/이점
셀밀도 고밀도D = 100 Mcells/cm2= 645 Mcells/in2 낮은 채널 저항(많은 병렬 셀/면적)
셀피치 작음YSB= 0.5㎛,YG= 0.5㎛피치 = 1㎛ 낮은 채널 저항균일한 드레인 전류가능한 5ⅩⅠ-라인 스테퍼
정렬 SSA 트렌치/ 상부 산화물/메사/접점 최대 접점 면적 게이트와 소스의 단락 방지작은 A/W
스텝 유효범위 낮은 스텝 높이; 상부 산화물이 메사아래로 확장한다. 좋은 전자이동성능; 낮은 측면 금속저항
게이트 둘레A/W 작음A/W = 0.5㎛ 낮은 채널저항높은 gm,보디 캡에 대한 작은 드레인
어레이 기하학적 구조 YSB= YG인스트라이프 좋은 바디 접점코너 블럭 페널티가 없음장방형 셀과 같은 A/W
트렌치 기저 산화물(선택사항) 후막(1k내지 3k) 낮은 게이트-드레인 오버랩 캡낮은 게이트 전하량최소 FPI 애벌랜치
트렌치 측벽 게이트 산화물 박막(50내지 700) 높은 트랜스콘덕턴스낮은 채널 저항낮은 문턱값펀치스루가 없다.
ESD 보호 폴리다이오드 얇은 게이트를 보호한다.ESD 유도직류 과전압 클램프
표 1에서 도시된 ESD 보호는 폴리실리콘층에서 생성되어 트렌치 전력 DMOS의 게이트에서 소스 전극으로 전기적으로 분로하는 서로 등을 맞댄 PN 접합 다이오드(D1, D2)의 결합을 포함한다. 특정 전압 이하, 일반적으로 직렬 다이오드 쌍당 6.5 내지 8V의 전압에서 다이오드(D1,D2)는 개방된 회로(open circuit)를 유지한다(서브마이크로앰프(sub-microamp) 범위의 접합 누설을 제외함). 다이오드 전압을 초과하면, 최대 게이트 전압에 고정되어 애벌랜시 브레이크다운과 컨덕트를 경험한다. 도 20A에 도시된 단일 쌍은 어느 정도까지 ESD 펄스에 대해서 보호할수 있지만, 여전히 어느 정도의 게이트 산화물의 과전압 스트레스(stress)가 발생하는 것을 허용할 수 있을 것이다. 게다가 단일 스테이지 디자인은 안정된 상태 조건 아래에서 직류의 과전압 스트레스(stress)를 견딜 수 없다.
도 20B의 2-스테이지 클램프는 직렬 게이트 저항(R1)에 대해 선택된 값에 의해 제 2 다이오드 쌍((D3, D4)으로 흘러 들어가는 전류를 제한함으로써 이 문제를 완전히 방지할 수 있다. 네트워크는 게이트 파열 전압 이상의 직류 과전압 상태를 내부 다이오드 쌍(D1, D2)이 파괴될 때까지 무한히 견딜 수 있고, 디바이스의 단자 전압이 외부 다이오드 쌍 D3,D4의 브레이크 다운을 초과하지 않는 동안 산화물을 보호하며 견딜 수 있다. 여러 실시예에서 다이오드 쌍(D3, D4)의 블로킹 전압은 다이오드 쌍(D1, D2)의 블로킹 전압과 같을 수도 있다.
두 개의 서로 맞댄 쌍(D5, D6, D7, D8), 즉, NPNPN에 대한 폴리다이오드 구조가 도 20C에 도시 되는데, 이것은 N+ 음극(cathode)으로서 소스 임플랜트로부터의 N+를 사용하고, 브레이크다운 값을 고정하기 위해 양극(anode) 도핑(doping)으로써 전용의 P형 임플랜트를 사용한다. 다이오드(D5-D8)가 산화물이나 유전체층(199)위에 놓이는 폴리실리콘층(198)에 형성된다. 다이오드(D5와 D8)의 음극 (cathodes)에 대한 컨텍트는 금속층(197)에 의해 만들어진다. 만약 6.5V보다 낮은 전압에 견딜 수 있는 게이트 산화물층이 보호될 수 있다면, 내부의 애벌런시 다이오드 스택은 대신 병렬로 포워드 바이어스된 다이오드의 어레이에 의해 대체 되어야한다(도 20D 참조).
도 21A는 드레인 저항의 에픽택셜 성분을 제거함으로써 낮은 브레이크다운전압 디바이스(특히 12V 이하의 애벌랜치 브레이크다운 전압에 대해)에서 개선된 온저항(on-resistance)을 얻기 위해 게이트 트렌치의 기저에 두꺼운 산화물층(214)이 덮여진 N 매립층 NBL(212)을 갖는 SSA 트렌치 DMOSFET(210)를 나타낸다. N 매립층(NBL)은 epi층의 성장 후에, 즉, 트렌치가 형성되기 전에, 또는 트렌치의 재충전 이전의 트렌치의 형성 후에 즉시 주입될 수도 있다.
도 21B와 21C에서 보듯이, NBL이 트렌치 형성 후에 주입될 때, 주입 동안 실리콘 상부 표면의 모양과 일치하거나 그에 따르는 형태를 보여준다. 따라서 NBL은 트렌치 사이의 메사 영역보다 트렌치 아래의 영역에 있는 기판으로 훨씬 더 연장된다. 메사 아래의 영역에서, NBL은 에피택셜층으로 및 트렌치를 향해 연장되며, 트렌치 사이의 메사 영역에 겹쳐지기까지 한다. 도 21C에서, NBL의 대략적인 형태는 트렌치의 윤곽에 따르며, 트렌치 기저의 두꺼운 산화물 사이의 메사의 영역이 도핑된다. 그러한 형태는 트렌치 형성의 어느 중간 단계에서 , 예를 들면, 게이트 폴리실리콘으로 트렌치를 재충전하기 전을 제외하고 두꺼운 기저 산화물 침전 후, 또는 제 2의 폴리실리콘층의 퇴적 전을 제외하고 폴리실리콘의 재충전과 다시 에칭한 후에 이온 주입에 의해 형성될 수 있다.
SSA 트렌치 DMOSFET의 제작 방법이 도 22의 플로우차트에 개략적으로 도시되어 있다. 다음과 관련된 주요 블록이 포함된다.
·드레인 형성
·SSA 트렌치 형성
·게이트 형성
·바디(body) 형성
·게이트 버스/폴리실리콘 다이오드 형성
·SSA 소스/메사 형성
·SSA 접점 형성
·선택적 P+ 바디 접점 형성
·금속 접점 형성
도 22의 플로우차트는 각각의 구조상의 소자들을 형성하기 위해 사용된 단계들을 일련의 라벨이 붙은 사각형으로서 자세히 나타낸다. 사각형의 모서리가 잘린 이들 단계들은 선택적인 것으로, 어떤 구조적인 특징이 특정 실시예를 위해 필요하지 않은 경우에 생략될 수 있다. 화살표로 표시된 다양한 경로는 선택적인 프로세스 흐름을 나타낸다. 표시된 흐름은 동일한 구조상의 소자들를 만드는 다른 시퀀스를 배제하지 않으므로 이에 제한되지 않을 것이다.
이 프로세스 시퀀스에 의해 만들어진 SSA 트렌치 MOSFET의 단면도가 도 23에 도시되어 있다. 표시된 디바이스는 N-채널 SSA 트렌치 DMOS이지만, 흐름도에서 또한 P-타입 대신 N-타입 불순물을 사용함으로써 SSA P-채널 디바이스를 만들 수 있고, 반대로 할 수도 있다. 바람직한 실시예에서, 상기 프로세스가 저열 버짓(budget) 제조 시퀀스이기 때문에, P-채널 디바이스를 만들기 위하여 확산 사이클이 상당히 변경될 필요는 없다.
도 23은 디바이스(250)의 활성 셀 어레이(260), 게이트 버스 영역(270), 폴리실리콘 다이오드 영역(280), 및 에지 말단 영역(290)을 포함하는 디바이스(250)의 중요한 형태를 나타낸다. 상기 도면은 다양한 영역 간의 공간적인 관계가 디바이스 레이아웃에 기초하여 변화될 수 있고, 어떤 단면의 절개선이 선택되느냐에 따라서 다양한 결합이 나타날 수 있다는 점에서 개략적으로 설명된다. 도 23의 목적은 그러한 디바이스의 제조를 설명하기 위하여 단일 도면으로 다양한 영역을 보여주기 위한 것이다.
활성 셀 어레이(260)에서, 다수의 트렌치 게이트 세그먼트(262)는 채널 영역(263)에 인접한 측벽 상에 박막 게이트 산화물층 부분(266)을 갖는 개재된 폴리실리콘 게이트(264), 상기 폴리실리콘 게이트(264) 위에 놓이는 두꺼운 산화물층 부분(268)(상부에 놓이는 소스 금속층(269)으로부터 게이트를 전기적으로 절연하기 위함), 및 바람직한 실시예에서의 트렌치의 바닥에 위치하는 두꺼운 게이트 산화물층 부분(261)을 포함하는 어레이 또는 그리드를 형성한다. 상기 개재된 폴리실리콘 게이트(264)는 PB의 명칭이 붙은 바디 영역의 바닥 범위 아래로 확장되어, 이 재료는 균일하게 도핑될 수 있는 에피택셜 드레인 재료(267)까지 연장되고, 트렌치 근방에서 가장 낮은 도핑 농도로 등급화 또는 계단화될 수 있고, 또는 표시된 바와 같은 주입된 매립층(265)를 포함할 수 있다. 매립층(265)은 중심(x 차원으로 수직)이 에피택셜층(267)과 N+ 기판(300) 사이의 인터페이스 근방에 위치하는 않기 때문에 주입층으로서 동일함을 증명할 수 있다.
N+ 소스 영역(302)은 트렌치 세그먼트를 횡단하여 형성된 메사를 가로질러 연장되고, 트렌치에서 트렌치까지 장벽 금속 샌드위치(303)와 접촉 상태에있다(Ti/TiN 또는 W와 같음). 장벽 금속은 규소 화합물을 형성하기 위하여 높은 온도에서 실리콘 메사와 반응될 수 있다. 장벽 금속은 두꺼운 소스 금속층(269), 바람직하게는 순수 알루미늄(Al), 1% 구리가 함유된 알루미늄(AlCu), 1% 구리와 1% 실리콘이 함유된 알루미늄(AlCuSi) 또는 순동으로 덮일 수 있다. 바디 접점은 N+가 위치하지 않는 얕은 P+ 도핑 영역, 즉, 도 19A 내지 도 19F의 구조에 따른 스트라이프를 따르는 어레이 전체 또는 어레이의 에지 중 어느 하나인 영역의 주기적인 도입으로 얻어진다.
게이트 버스 영역(270)은 트렌치(271)에 삽입되고 스트래핑 금속층(273)을 갖는 상부면으로 연장하는 짙게 도핑된 폴리실리콘 부분을 갖는 게이트(272)를 포함하고, 상기 금속층은 게이트 버스나 게이트 결합 패드 영역을 나타낼 수 있다. 트렌치 밖의 폴리실리콘층(278)은 질화물층(274)의 위에 놓이고, 질화물 층(274)의 아래에 박막의 산화물층(275)이 놓인다. 폴리실리콘은 그의 에지에서 산화되고, 전체 구조는 상부에서 다른 질화물 층(276, 295)으로 둘러 싸인다.
폴리실리콘 다이오드 영역(280)은 다이오드 영역(280)에 있는 폴리실리콘 층(278)의 부분이 PA애노드 임플랜트로 적절히 도핑되고, N+ 소스 임플랜트에 의해 선택적으로 역도핑되어 직렬 다이오드(288)를 형성하는 것을 제외하고 게이트 버스와 동일한 구조를 갖는다. 게이트 버스 또는 폴리실리콘 다이오드 구조의 표면을 따라 측면으로 연장되는 모든 폴리실리콘(층(278)과 같은)은 말단 영역(290)에 있는 것을 제외하고 그 밑에 PB바디 접합을 포함한다. 폴리실리콘 게이트(272)와 폴리실리콘층은 금속층(269, 273)에 의해 접점 윈도우에 위치가 국한되어 중간에 끼어지는 Ti/TiN 장벽 금속(281)과 접촉된다. 활성 어레이(260)와 달리, 폴리실리콘층(278)과 접촉하기 위한 접점 윈도우(281)의 개구는 컨택트 마스크에 의해 한정되고, 상기 마스크는 캡슐로 쌓인 질화물층(276)과 박막의 폴리실리콘 산화물(283)을 통해서 에칭된다. 직렬 폴리실리콘 다이오드(283)는 일반적으로 한쪽이 소스 금속층(269)에 전기적으로 접속되고, 다른 한쪽이 폴리실리콘 게이트(272)에 전기적으로 접속된다. 폴리실리콘 게이트(272)와 폴리실리콘 층(278)의 N+ 부분은 금속층(도시하지 않음)에 의해 또는 트렌치에 개재된 N+ 폴리실리콘을 통해서 활성 영역(260)에 있는 게이트(264)와 같은 다른 폴리실리콘 게이트 영역에 연결된다.
외부 말단 영역(290)은 질화물층(274)과 산화물 샌드위치(275)의 상부에 배치되고, P-바디(292)를 지나서 연장되는 폴리실리콘 필드 플레이트(291)(폴리실리콘층(278)의 일부 및 폴리실리콘 전극(293)의 연장부)를 포함한다. 폴리실리콘 전극(293)/필드 플레이트(291)는 게이트 또는 소스 전위 중 어느 하나로 바이어스될 수 있다. 폴리실리콘 전극(293)/필드 플레이트(291)에 대한 접촉은 소스 금속층(269)를 통해서 이루어진다. 그 대신, 소스 금속층(269)이 폴리실리콘 전극(293)/필드 플레이트(291)로부터 분리되는 경우, 폴리실리콘 전극(293)/필드 플레이트(291)는 대안으로 스트래핑 금속층(273)을 통해서 게이트 전극(272)에 전기적으로 단락될 수 있다. 디바이스가 오프 상태에서 바이어스될 때, 파워 MOSFET의 게이트 및 소스가 통상적으로 서로 단락되기 때문에, 게이트(272)와 필드 플레이트(291)의 동작이 동일할 수 있다. 온 상태에서 소스 전위보다 높은 추가적인게이트 바이어스는 필드 플레이트의 동작을 실질적으로 조절하지 못하므로, 필드 플레이트는 모든 게이트 바이어스 상태에서 말단의 작업을 수행할 수 있다.
드레인 전위로 바이어스되는 제 2 폴리실리콘 전극(294)과 제 2 필드 플레이트(299)는 디바이스의 외부 에지의 경계를 정하고, 바디 접합 방향으로 측면으로 연장되어 그와 소스 필드 플레이트(291) 사이에 측면으로 개재되는 갭이 형성되는 것을 방지한다. 갭에는 질화물(295)이 채워지는데, 이 질화물은 또한 폴리실리콘 필드 플레이트(291과 299)를 밀봉하고 캡슐로 싸서, 박막의 산화물 샌드위치(275)를 보호한다. 외부 폴리실리콘 전극(294)과 필드 플레이트(299)는 금속(296)을 통해서 디바이스의 외부 에지, 즉 드레인 전위에 단락되고, N+ 접점(297)에 의해 다이 에지에 있는 에피택셜층(267) 부분에 단락된다. 대안으로, 제 2 필드 플레이트(299)가 칩의 외부 에지 및 스크라이브 라인 영역으로 연장될 수 있고, 이 영역에서는 칩을 분리하기 위해 사용된 톱이 필드 플레이트(299)를 잘라내어, 이에 의해 필드 플레이트가 드레인에 단락되게 된다.
불순물을 활성 디바이스 영역에 도입하기 위하여 많은 제조 시퀀스가 존재하지만, 본 발명의 주요한 구조상의 특징은 질화물층(274)에 의해 정의되는 바와 같은 SSA(super-self-alignment)이다. 프로세스 흐름은 도 24A 내지 도 24Q에 한정된다.
드레인 형성
도 24A에 도시된 바와 같이, 프로세스는 N+ 기판(300)으로 시작되며, 상기 기판 위에 N-에피택셜(epi)층(267)이 공지된 기술로 성장된다. 도 24B에 도시된바와 같이, 스트레스 완화 산화물 층(275)이 형성되고, 블랭킷(blanket) 매립층(265)이 삽입된다. 활성 어레이 영역(260), 게이트 버스 영역(270), 폴리실리콘 다이오드 영역(280) 및 에지 말단 영역(290)에 대한 단계들은 동일하다. NBL임플랜트의 에너지는 디바이스의 BVDSS를 프로그램하도록 조절될 수 있다. 표 2는 대표적인 프로세스 파라미터를 나타낸다. 기호 B+, P+및 P++는 단독으로 이온화된 붕소, 단독으로 이온화된 인, 및 이중으로 이온화된 인을 각각 나타낸다.
형태 범위 타겟 필요조건 P-채널
N++ 기판(300) 1 내지 5mΩ㎝비소/인 1 내지 3mΩ㎝ 가능한 가장 낮은 고유저항 P++ 붕소동일한 스펙
N-epi층(267)(두께 및 도핑 농도) 1 내지 10㎛1015내지 4·1017㎝-3인 3㎛ BVDSS스펙에 의해 설정 P-에피택시
스트레스 완화 산화물층(275)(두께, 어닐링 온도 및 시간) 30 내지 700Å800 내지 1100℃5 내지 60 minO2건조 90Å850Å15분 프로세스에서 나중에 통과하는 임플랜트 AsN+; 폴리실리콘 상부 산화 동안 "질화물의 리프팅"을 방지 B+임플랜트가 쉽게 침투할 수 있기 때문에 층이 두꺼울 수 있다; N-채널 프로세스에 대한 것과 동일한 것이 바람직하다
N 매립층(265)(임플랜트량 및 에너지) 1012내지 5 ×1013㎝-2500keV 내지 2.3MevP+또는 P++ 5·1012㎝-2P++1.7MeV 표면으로부터의 깊이:XNBL(top)＞3㎛ PBL 임플랜트 1.3MeV B+또는 B++
트렌치 형성
게이트 트렌치 형성은 질화물층(274)의 하드 마스크 또는 에칭 프로세스에 견딜 수 있는 다른 유전체를 사용하는 트렌치의 에칭 및 포토마스크 정의를 포함한다. 질화물층(274)은 화학 증착(CVD)에 의해 퇴적되고, 그의 부식을 감소시키는 것을 돕기 위하여 박막 산화물이 덮일 수 있다. 질화물층(274) 또는 다른 유전체는 프로세스의 나중에 사용되는 산화물과 대비해서 좋은 드라이 에칭 선택성을 가져야 한다. 도 24C는 질화물(274)의 퇴적을 나타낸다. 산화물과 비교되는 그러한 선택성을 나타내는 다른 어떤 유전체도 가능하다.
도 24D는 미세한 선을 갖는 트렌치 마스킹 단계를 나타내고, 활성 어레이 영역(260)에 트렌치 세그먼트(262)를 형성하기 위하여 일정한 간격이 형성된다. 포토레지스트층(320)이 질화물층(274)의 위에 퇴적되고, 공지된 포토리소그래피 프로세스(마스크 1)를 사용하여 패터닝된다. 게이트 버스 영역(도시하지 않음)에서, 버스당 단지 하나 또는 두 개의 트렌치가 에칭을 위해 개방되고, 말단 영역(290)에서는 두 개의 트렌치가 개방되며, 폴리실리콘 다이오드 영역(280)에서는 트렌치가 개방되지 않는다. 도 24E에 도시된 트렌치 에칭은 RIE 에처(폴리실리콘 에칭에 대해 일반적으로 사용되는 것과 동일한 장비)를 사용하여 실행된다. 비록 질화물 또는 산화물-질화물 적층이 마스크로서 역할을 하지만, 포토레지스터층(320)이 실리콘 트렌치 에칭 동안 그 자리에 남아 있을 수 있다. 평균 온도보다 높은 온도(예를 들면, 종래의 소성 온도보다 10-20℃ 높은 온도)에서 포토레지스트를 경화 소성하는 것은 포토레지스트의 교차 결합을 향상시킴으로써 포토레지스트를 더 딱딱하게 만들 것이다. 자외선(UV)에 대한 노출은 동일한 결과를 가져온다. 그러므로, 포토레지스트의 경사진 프로파일은 에칭 동안 유지될 것이다. 특히, 이들 단계는 실리콘 트렌치 에칭 동안 질화물의 부식을 최소화한다. 나중에, 포토레지스트가벗겨진다. 대표적인 프로세스 파라미터가 표 3에 도시되어 있다.
형태 범위 타겟 필요조건 P-채널
질화물층(274) 퇴적(CVD)(두께) 500 내지 3000Å 2000Å B+바디 임플랜트가 침투되야야 함양호한 산화물 에칭 선택성 P+ 바디 임플랜트가 침투해야 한다
산화물층(도시하지 않음) 퇴적(두께) 200 내지 5000Å 도시하지 않음(1000Å) 실리콘 에칭 동안 질화물 부식을 방지 동일함
트렌치 마스크(마스크 1)(갭의 너비) 0.2 내지 1.5㎛ 라인 & 간격 0.5㎛ 패턴/에칭산화물 & 질화물 동일함
트렌치 에칭(깊이) 0.3 내지 4㎛ 깊이 2㎛ 둥글게 된 모서리경사진 측벽<100> 얼라인먼트 동일함
게이트 형성
트렌치가 에칭된 이후에, 트렌치가 산화되고, 어떤 손상을 제거하기 위하여 희생 산화물층이 에칭된다(도시하지 않음). 도 24F에 도시된 바와 같이, 트렌치가 산화되어 게이트 산화물층(266)이 형성된다. 바람직한 실시예에서, 두꺼운 산화물층(261)은 최종 측벽 게이트 산화물층(266)이 성장되기 전에 트렌치의 바닥에 형성된다. 두꺼운 바닥 산화물 프로세스의 한 실례가 도 25와 관련해서 하기에 설명된다. 다시 도 24F를 참조하면, 그 다음 제 1 폴리실리콘층(322)이 퇴적되고, 바람직하게 N-채널 디바이스를 위한 인 또는 P-채널 디바이스를 위한 붕소를 사용하여 낮은 저항성으로 원위치에 동시에 도핑되는 것이 바람직하다. 대안으로, 폴리실리콘층(322)은 7 ×1015㎝-2의 분량으로 60 내지 100KeV의 에너지에서 퇴적되고, 도핑되지 않고, 인이 주입되며, 그 다음 900 내지 1100℃ 에서 10분 내지 2 시간동안 어닐링된다.
도 24G에 도시된 바와 같이, 그 다음 제 1 폴리실리콘층(322)이 다시 트렌치 내로 또는 적어도 질화물층(274)의 표면 아래로 에칭된다. 폴리실리콘층(322)은 이 단계에서 폴리실리콘 다이오드 영역(280)으로부터 완전히 제거된다. 도 24F 및 도 24G에 도시된 단계에서 설명되는 프로세스 파라미터가 표 4에 표시된다.
형태 범위 타겟 필요조건 P-채널
희생 산화물(두께, 어닐링 온도 및 시간) 70 내지 200Å800 내지 900℃15 내지 40분 O2건조 300Å850℃28분 차후의 산화물 에칭으로 손상 제거 동일함
두꺼운 바닥 산화물층(261)(선택사항)(두께) 트렌치 바닥에서 1000 내지 3000Å 2000Å 다양한 방법직접적인퇴적/레지스트 다시 에칭측벽 질화물/LOCOS 동일함
게이트 산화물층(266)(두께, 어닐링 온도 및 시간) 70 내지 700Å800 내지 950℃5 내지 130분 O2건조 175Å 또는 300Å850℃16분 또는 60분 활성 채널게이트 산화물 동일함
폴리실리콘층(322)(두께) 2000 내지 12000Å 원위치에 도핑된 N+〈75Ω/sq 7000Å18Ω/sq 게이트 폴리가 트렌치를 채워야 함Xpoly1>1.4 ·yG/2 동일함
폴리실리콘층(322)다시에칭 질화물 상부 아래소스 바닥 위 질화물과 같음 바디 임플랜트를 위해 표면으로부터 제거 동일함
질화물의 상부에서 산화물 제거 모든 산화물 제거(0 내지 5000)Å 3500Å 차후의 임플랜트를 위해 산화물 박리 동일함
트렌치 에칭 이전에, 두꺼운 바닥 산화물 프로세스가 사용되거나 산화물 하드 마스크가 사용되는 경우, 산화물층은 폴리실리콘을 다시 에칭한 이후에 질화물층의 상부에 잔존할 것이다(도 24G에 도시하지 않음). 이 산화물은 차후의 이온주입 이전에 이 단계에서 제거되는 것이 바람직하다. 산화물 에칭 동안 게이트 산화물을 에칭하거나, 이에 손상을 가하지 않도록 조심해야 한다.
바디 형성
도 24H에 도시된 바와 같이, 그 다음, 바디 영역(PB)은 질화물층(274)을 통해서 도입된다. 붕소가 작은 이온이기 때문에, P-타입 불순물로 적절하다. 붕소는 쉽게 질화물층(274)에 침투하고 에피택셜층(267) 내로 깊히 주입되어, 긴 드라이브-인 확산을 필요로 하지 않고 이온 주입만으로 바디 도핑 프로파일을 형성할 수 있다. 최종 프로파일이 이온 주입되는 경우, 말단 영역(290)으로부터의 주입을 막기 위해 필요한 포토레지스트층(324)은 임플랜트가 MeV 범위에 이르는 것을 막기 위해 일반적으로 1 내지 3 ㎛가 넘도록 충분히 두꺼워야 한다. 8 ×1012㎝-2내지 8 ×1013㎝-2의 범위의 분량을 갖는 800keV 내지 3MeV의 범위의 붕소 임플랜트가 바람직하다. 말단만이 임플랜트 블록킹을 필요로 하기 때문에 포토레지스트층(324)의 외형의 크기는 중요하지 않다. 또한, 사이클의 나중에 바디 임플랜트가 도입될 수 있지만, 이 스테이지에서의 주입으로 그 결과의 바디-드레인 접합이 균일하게 되는 이점을 갖게 되어 어떤 국부적인 접합 결함의 문제도 회피할 수 있다.
종래의 확산 버전에서의 바디 임플랜트는 1 ×1013내지 1 ×1014㎝-2의 범위의 분량 및 60 내지 100keV의 에너지 범위를 갖는다. 그 다음, 이 얕은 임플랜트는 1050℃ 내지 1150℃에서 6 내지 15 시간 동안 드라이브-인 확산이 수행되고, 그결과 1.7㎛의 대표적인 접합 깊이가 형성된다. 대표적인 프로세스에 대한 더 많은 정보는 표 5에 주어져 있다.
형태 범위 타겟 필요조건 P-채널
바디 마스크(마스크 2)(포토레지스트) 말단을 제외하고 작은 마스크 외형이 아님 다이 에지에서 4㎛ MeV에 이르기 까지 바디 임플랜트 차단 인 차단을 제외하고 동일함
바디 임플랜트(종래) 1013내지 1014㎝-2;60 내지 150keV B+ 6 ×1013㎝-2, 80keV 확산 이후;400 내지 900Ω/sq P+임플랜트;120keV
바디 임플랜트(높은 에너지) 8 ×1012내지 8 ×1013㎝-2;800 내지 3MeV 붕소 3 ×1013㎝-2, 1.6MeV 임계값 V 설정;펀치스루 방지 인 임플랜트,35% 더 높은 에너지
드라이브-인 확산 1050 내지 1150℃,6 내지 15 시간 1100℃12시간 1 < xjB<2㎛대표적으로 1.6㎛ 동일함
대안으로, 바디 영역을 형성하기 위하여 "체인 임플랜트(chained implant)" 기술이 사용될 수 있다. 예를 들면, 연속적인 "체인" 붕소 임플랜트가 7 ×1012㎝-2의 분량 및 1MeV, 700keV, 525keV, 375keV, 225keV 및 125keV의 에너지로 실행될 수 있다. 다른 실시예에서는 다른 분량 및 에너지가 사용될 수 있고, 단일 디바이스에 하나 이상의 분량이 사용될 수 있다. 이 프로세스는 도 26B(여기에 4개의 임플랜트의 "체인"이 도시된다)에 도시된 일반적인 형태의 불순물 프로파일을 만들고, 이는 도 26A에 도시된 바와 같이 종래의 단일 주입 바디의 불순물 프로파일과 비교될 수 있다. 체인 임플랜트 방법은 주어진 임계 전압에 대한 더 높은 전체 바디 전하로 보다 균일한 바디 도핑 농도 및 보다 경사진 농도 기울기를 만들고, 이에 의해 펀치스루 결함에 대한 디바이스의 취약점이 감소된다.
이 기술은 또한 종래의 확산 바디 프로세스로 형성되는 DMOS 디바이스에서와 마찬가지로 소스-바디 접합의 깊이가 디바이스의 임계 전압에 영향을 미치지 않는 다는 이점이 있다. 바디-드레인 접합은 종래의 확산-바디 MOSFET에서와 동일한 깊이에 목표가 정해질 수 있다. 질화물에 침투하여 원하는 깊이로 접합을 설정하도록 최대 임플랜트 에너지가 선택된다. 메사 영역으로의 임플랜트는 두꺼운 제 1 폴리실리콘층(322)에 침투할 필요가 없는데, 그 이유는 폴리실리콘층(322)이 상기에 설명된 다시 에칭하는 단계에서 메사 위로부터 제거되기 때문이다.
게이트 버스/다이오드 형성
게이트 버스 및 폴리실리콘 다이오드가 제 2 퇴적 폴리실리콘층(278)에 형성되고, 도 24I에 도시된 바와 같이 모든 디바이스 영역을 가로질러 퇴적되어 노출된 나머지 폴리실리콘층(322) 부분과 접촉하게 된다. 폴리실리콘층(278)은 도핑되지 않거나 또는 얇게 도핑되어 퇴적되어서 다이오드 임플랜트 또는 소스 임플랜트와 같은 차후의 임플랜트에 의해 쉽게 역도핑될 수 있게 된다. 폴리실리콘층(322와 278) 사이에 어떤 중간 산화물도 존재할 수 없다. 폴리실리콘층(278)은 그 다음 붕소으로 블랭킷-임플랜트되어 폴리실리콘 다이오드의 PN 접합의 애노드를 형성하게 된다.
도 24J에 도시된 바와 같이, 그 다음 폴리실리콘층(278)의 상부에 선택적인 박막 산화물층(328)이 형성되고, 질화물층(330)이 화학 증착에 의해 퇴적되며, "폴리마스크(polymask)"(도시하지 않음)에 의해 패터닝된다. 질화물 패터닝은 "폴리마스크"로 불리우는데 그 이유는 이 마스크의 형태가 폴리실리콘이 트렌치 밖으로나와서 표면에 형성되어 폴리실리콘에 대한 접촉이 이루어질 수 있도록 결정할 수 있기 때문이다. 또한, 폴리실리콘층(278)이 드레인 및 다이오드 영역에서 게이트 버스와 필드 플레이트를 한정하기 위하여 필드 산화물의 상부에 배치될 곳을 결정하는 것이 폴리마스크이다. 폴리마스크가 투명하다면(포지티브 포토레지스트인 경우), 질화물층(330) 및 폴리실리콘층(278)은 다시 에칭되어 폴리실리콘이 표면으로부터 제거되고 트렌치 내로 다시 에칭될 것이다(즉, 삽입됨). 이에 따라서, 질화물층(330)이 활성 어레이 영역에서 제거되지만, 게이트 버스 영역(270) 및 폴리실리콘 다이오드 영역(260)은 보호된다. 말단 영역(290)의 두 영역, 즉 하나는 소스 필드 플레이트(291) 영역이고, 다른 하나는 드레이 필드 플레이트(299) 영역은 또한 질화물층(330)에 의해 보호된다. 질화물층(330)은 두 가지 역할을 한다. 첫째, 폴리실리콘층(278)이 다시 에칭되지 않을 곳을 정의하고, 둘째, 폴리실리콘 버스(278), 소스와 드레인 필드 플레이트(291, 299) 및 폴리실리콘 다이오드 영역(280)의 이후의 산화를 방지한다.
도 24K에 도시된 바와 같이, 폴리실리콘층(278)은 노출된 영역에서 다시 에칭되어 질화물층(274)의 바닥과 같은 레벨이 된다. 질화물층(274)은 말단 영역(290)의 중심 및 활성 어레이 영역(260)의 모든 실리콘 메사의 상부에서 노광된다. 도 24I 내지 도 24K에 설명된 단계들에 대한 대표적인 프로세스 파라미터가 도 6에 나타나 있다
형태 범위 타겟 필요조건 P-채널
폴리실리콘층(278)(두께) 및 블랭킷 붕소 임플랜트(분량 및 에너지) 1000 내지 8000Å 도핑되지 않음,B+임플랜트,20 내지 80keV1012×1013㎝-2 5000Å,3 ×1013㎝-2,60keV 게이트 폴리는 N-타입을 도핑할 때 트렌치를 채워서 폴리 1에 대한 오음 접촉을 만들어야 한다 인이 주입되는 것을 제외하고 유사함
폴리실리콘 산화물층(328)(두께, 어닐링 온도 및 시간) 70 내지 700Å800 내지 1000℃5 내지 60분 O2건조 300Å850℃28분 프로세스에서 나중에 통과하는임플랜트 AsN+ B+임플랜트가 침투할 수 있기 때문에 두꺼워도 좋음
질화물층(330)(두께) 500 내지 3000Å 2000Å 좋은 산화물 에칭 선택성 유사함
폴리실리콘 마스크(마스크 3) 0.5 내지 3.5㎛ 라인 & 공간 1.5㎛ 라인 & 간격 패턴/에칭질화물/산화물 &폴리 동일함
폴리실리콘층(278)다시 에칭 질화물 상부 아래소스 바닥 위 질화물 바닥과 같음 바디 임플랜트를 위해 표면에서 제거 동일함
소스/메사 형성
도 24L에 도시된 바와 같이, 트렌치 세그먼트(262)에 있는 폴리실리콘층(278)의 노출면이 산화되어, 활성 어레이에 산화물층(268)이 형성된다. 게이트 버스 영역(270) 및 말단 영역(290)에 있는 폴리실리콘층(278)의 측면 에지, 즉, 질화물층(330)에 의해 덮여 있지 않은 노출 영역 또한 산화된다. 활성 어레이(260)의 메사는 질화물층(274)에 의해 산화로부터 보호되고, 게이트 버스 영역(270)의 폴리실리콘층(278), 폴리실리콘 다이오드 영역(280) 및 말단 영역(290)은 질화물층(330)에 의해 산화로부터 보호된다.
다음, 도 24M에 도시된 바와 같이, 프로세스의 시작 이래로 박막 산화물층(275)을 실리콘 메사의 상부에 제 1 시간 동안 노출하여 질화물층(274)이 활성 어레이 영역(260)으로부터 박리된다. 질화물층(330)이 또한 제거되어 폴리실리콘 게이트 버스, 폴리실리콘 다이오드 및 필드 플레이트(291, 299)의 상부 표면이 폴리실리콘층(278)의 퇴적 이후에 성장되는 박막의 폴리실리콘 산화물(328)에 의해 덮여 있게 된다. 폴리실리콘층(278)은 P-타입 불순물(도시하지 않음)의 블랭킷 애노드 임플랜트로 도핑되어, 층(278)이 원래의 장소에 도핑된 폴리실리콘층(322)과 접촉하는 곳을 제외하고 폴리실리콘층은 P-타입이 되게 되며, 상기 폴리실리콘층(322)에서는 일부의 외부 확산이 층(278) 내로 발생할 수 있다. 이들 영역에서, 고도로 도핑된 N+ 폴리실리콘층(322)의 상부 확산에 의해 일부의 상부 도핑되지 않은 폴리실리콘층(278) 부분이 N-타입 불순물로 도핑되어 애노드 임플랜트로부터 P-타입 불순물의 농도보다 높은 농도가 될 수 있다. 예를 들면, 말단 영역(290)에서, 트렌치의 바로 위에 있는 폴리실리콘층(278)의 부분이 N+ 불순물 농도를 나타낼 것이고, 반면 필드 플레이트(291, 299)의 폴리실리콘층(278)의 부분은 N+ 소스 임플랜트(하기에 설명)까지 P-타입으로 남아 있을 수 있다.
그 다음, 포토레지스트층(332)이 도포되어, 활성 어레이 영역(260)의 N+ 소스 영역(302)을 한정하며, 폴리실리콘 다이오드 영역(280)의 다이오드의 캐소드를 한정하게 된다. 또한, 포토레지스트층(332)은 게이트 버스 영역(270) 및 말단 영역(290)에 있는 질화물층(274)의 갭을 충전하게 된다. 게이트 버스, 폴리실리콘 필드 플레이트(291, 299) 및 폴리 다이오드의 캐소드를 포함하는 전체 구조에 도 24N에 도시된 바와 같이 비소가 주입된다. 포토레지스트층(332)이 그 다음 제거된다. 도 24L 내지 도 24N에 도시된 단계들에 대한 대표적인 프로세스 파라미터가 표 7에 표시되어 있다.
형태 범위 타겟 필수요건 P-채널
폴리실리콘층(278)의 산화(두께, 어닐링 온도 및 시간) 800 및 3000Å800 내지 1050℃5 내지 80분 1500Å950℃50분 산화물 딥 및 금속 쇼트로부터 트렌치 게이트 보호(자체 정렬 접촉) 동일함
질화물층(274) 박리 노출된 질화물 제거 투명 폴리 하부에 대한 양호한 선택성 동일함
소스 마스크(포토레지스트)마스크 4 비소 임플랜트 차단 3㎛형태 폴리 다이오드 캐소드 및 N+ 소스를 한정한다 BF2임플랜트 차단
N+(As) 임플랜트(에너지 및 분량) 20 내지 180keV1015내지 1016㎝-2As+ 100keV8 ×1015㎝-2 N+가 초기 및 폴리 ox에 침투해야 한다 BF2대표적으로 60keV
SSA 접점 형성
폴리실리콘 버스, 폴리실리콘 다이오드, 및 폴리실리콘 필드 플레이트(291, 299) 상의 산화물층(328)이 박막이기 때문에, 패시베이션 질화물층(276)이 도 24O에 도시된 바와 같이 화학 증착에 의해 퇴적된다. 이것은 질화물층(276)을 개방하여 폴리실리콘층(278)(단지 박막 산화물층(328)에 의해 덮임)을 전기적으로 접촉될 영역에 노출시키는 컨택트 마스크(도시하지 않음)에 의해 이루어진다. 활성 어레이 영역(260)에서, 질화물층(276)이 완전히 제거된다. 그 다음, 얕은 붕소 임플랜트가 블랭킷 임플랜트로서 도입되는데, 바람직하게 N+ 영역에 역도핑하지 않도록 낮은 에너지와 낮은 농도에서 BF2를 사용하여 이루어진다. 또한 질화물층(276)은 말단 영역(290)의 필드 플레이트(291, 299) 사이의 영역을 보호한다. 대안으로, 붕소 임플랜트는 포토레지스트를 한정하고 바디 접촉이 형성되는 영역으로 제한되는 포토마스크를 통해서 실행될 수 있다(하기에 설명). 폴리실리콘 다이오드 캐소드 및 게이트 버스에 대한 접점이 만들어진다. 이 단계는 이들 선택적인 접점들에대한 영역을 개방하는 컨택트 마스크에 의해 이루어지는데, 이는 접점들이 질화물층(276)의 나머지 부분들에 의해 한정되지 않기 때문이다. 컨택트 마스크가 활성 어레이를 덮는 경우, 산화물(328)이 접점 윈도우에서 에칭되어, 마스크가 제거되는데, 활성 영영의 질화물 아래에 남아 있는 나머지 산화물을 제거하기 위해 딥(dip)에 의해 이루어진다. 포토마스크가 포토실리콘 다이오드 영역(280), 에지 말단 영역(290), 및 활성 어레이 영역(260)에서 개방된 모양을 갖는 경우, 트렌치 위의 산화물을 오버에칭하여 단락이 원인이 되지 않도록 주의해야 한다.
그 다음, 트렌치에 삽입된 폴리실리콘 게이트의 상부에 있는 산화물층(268)을 과도하게 에칭하지 않고, 활성 접촉영역에 노출된 박막 산화물층(328)이 딥 오프된다. 도 24P 및 도 24Q에 도시된 바와 같이, 그 다음, 활성 어레이 영역(260)의 폴리실리콘층(278) 및 메사의 실리콘 표면이 노출된 영역에 장벽 금속(303)이 도포된다. 도 24O 내지 도 24Q에 도시된 프로세스 단계들에 대한 대표적인 파라미터가 표 8에 표시되어 있다.
형태 범위 타겟 필수요건 P-채널
질화물층(276)(CVD)(두께) 500 내지 4000Å 2000Å 말단, 게이트 버스 & 폴리 다이오드 보호 동일함
컨택트 마스크(마스크 5) 질화물층(276)의 접점 개구의 에칭 & 제거 투명2㎛ 접점 게이트 버스 상에 작은 모양 개방 동일함
P+(B) 임플랜트(에너지 및 분량) 20 내지 80keV BF2 +7 ×1014내지 3 ×1015㎝-2 Xj<0.8㎛30keV2 ×1015㎝-2 Vt충전을 방지하기 위해 Xj(P+)<Xj(N+) As+60keV5 ×1015㎝-2
산화물 딥(dip) 초기 산화물 제거 접점에서투명 트렌치 위의 폴리 상부 산화물을 제거하지 않는다 동일함
장벽 금속(혼합물 및 두께) Ti/TiN300Å 내지 2000ÅRTA 소결 이용 1000Å900℃20초 N+ & P+ 실리콘, N+ 폴리에 대한 옴 접점 동일함
P+ 바디 접점 형성
이것은 선택적인 프로세스 단계(도시하지 않음)이고, 여기서 P+ 임플랜트 영역은 모든 접점(도 24O에 도시된 바와 같음)에 들어가기 보다는 마스크에 의해 선택된다. 이것으로 더 높은 분량의 임플랜트가 사용될 수 있다. 마스크는 바디가 접촉되어야 할 영역을 제외하고 P+ 불순물이 트렌치 측벽을 따라 채널 영역으로 들어가지 못하도록 해야한다.
형태 범위 타겟 필수요건 P-채널
P+ 마스크(포토레지스트) BF2임플랜트 차단 2㎛특징 바디 접점 한정 As 임플랜트 차단
P+ 임플랜트(에너지 및 분량) 20 내지 80keV BF2 +7 ×1014내지 8 ×1015㎝-2 0.8㎛ 깊이 제한 없음 As+60keV5 ×1015㎝-2
상부 금속 형성
금속층(269)의 퇴적과 패터닝은 제조를 완성한다. 질화물층(276)이 말단 및 폴리실리콘 게이트 버스를 패시베이팅하기 때문에 패시베이션 마스크는 필요하지 않다. 금속층(269)에 대한 프로세스 변수들이 표 10에 표시되어 있다.
형태 범위 타겟 필수요건 P-채널
금속층(269)(두께 및 혼합물) 0.5 내지 5㎛AlCu, AlCuSi,AlSi 3㎛AlCu 옴 접점 동일함
금속 마스크(마스크 6)(포토레지스트/에칭) 1 내지 20㎛ 라인1 내지 3㎛ 간격 2㎛ 라인 및 간격 단락 없음 동일함
도 25A 내지 도 25C는 트렌치의 바닥에 두꺼운 산화물층을 형성하는 하나의 방법의 단계들을 나타낸다(도 24F 참조). 트렌치(262)가 에칭된 이후에, 도 24E에 도시된 바와 같이, 에칭 프로세스에 의해 발생된 실리콘에 대한 손상을 복구하기 위하여 열적 프로세스에 의해 트렌치의 바닥 및 측벽에 희생 게이트 산화물층(352)이 형성된다. 그 다음, 산화물층(352)이 제거된다. 그 다음, 도 25A에 도시된 바와 같이, 산화물이 CVD에 의해 수직 방향으로 퇴적되어 트렌치(262)를 충전하고, 질화물층(274)에서 넘쳐 흐른다. 그 결과가 산화물층(350)이다. 그 다음, 도 25B에 도시된 바와 같이, 상기 나머지 모두가 트렌치(262)의 바닥에 두꺼운 산화물층(261)이 될 때까지 산화물층(350)이 다시 에칭된다. 그 다음, 박막 산화물층(266)이 열적 프로세스에 의해 트렌치(262)의 측벽 상에 성장된다. 표 4에 나타낸 바와 같이, 게이트 산화물층(266)은 통상적으로 70 내지 700Å의 두께를 갖는다.
본 발명의 다른 측면에 따라서, 도 8B와 도 8C에 도시되어 있는 바와 같이, 금속 스텝 유효범위 문제가 되는 컨택트 마스크를 협소한 메사와 결합하는 것과 관련된 문제들이 여러 추가적인 기술 중 하나에 의해 극복될 수 있다. 이들 기술을 사용하여 도 13의 영역(Ⅱ) 또는 명세서에서 설명된 SSA 기술과 관련해서 영역(Ⅰ)에 디바이스를 만들기 위하여 충분히 측면에서 감소되는 "큰" 접점의 사이즈로 도 12A에 도시된 구조가 제조될 수 있다.
도 27A는 비록 산화물층(400)이 접점의 폭(δN+)보다 두꺼운 두께를 갖지만 메사를 갖는 접점이 서브미크론 폭을 갖는 트렌치 MOSFET를 나타낸다. 이 구조는 높은 압력, 즉, 일반적으로 대기압의 수배(예를 들면, 1.2 - 4배 대기압)에서 금속층(402)(예를 들면, 알루미늄)의 퇴적을 실행함으로써 제조될 수 있다. 높은 압력은 금속 이온(통상적으로 알루미늄 또는 구리)을 접점 윈도우 내로 밀어넣는 것을 돕고, 이에 의해 도 8B와 도 8C에 도시된 노치(notch)와 공극이 생기게 하는 정각의 퇴적 특성을 방지하게 된다. 예를 들면, 알루미늄-구리-실리콘의 퇴적은 겨우 대기압을 넘어 상승된 압력에서 보통 사용되는 것과 동일한 조건에서 실행될 수 있어서, 스텝 유효범위를 향상시킬 수 있게 된다. 예를 들면, 2 대기압 및 250℃의 웨이퍼 온도에서, 스텝 유효범위는 대기압에서보다 훨씬 좋다.
도 27B에 도시된 바와 같이, 두꺼운 금속층(402)의 높은 압력 퇴적은 장벽층(404)의 형성과 결합될 수 있다. Ti 및 TiN의 샌드위치와 같은 장벽이 사용되는 경우, 층(402)의 금속이 장벽 금속과 합금을 이루거나 장벽 금속으로 소결되게 하여 N+ 소스 영역(또는 P-바디)을 게이트 전극에 단락시킬 수 있는 금속 "스파이크(spike)" 또는 게이트 산화물층의 질을 저하시키는 결정의 결함을 발생시키지 않고,퇴적은 예를 들어 400℃ 를 넘는 높은 온도 및 금속(예를 들면, 알루미늄)의 녹는점에 가까운 온도에서 실행될 수 있다. 온도가 충분히 높은 경우(예를 들어, 400 내지 450℃), 대기압에서 퇴적이 수행될 수 있다. 예를 들어 스퍼터링, 증착, 화학 증착(CVD), 또는 플라즈마-강화 화학 증착(PECVD)에 의해 퇴적이 실행될 수 있다.
도 27C와 도 27D에 도시된 바와 같이, 접점 윈도우에 텅스텐 또는 구리와 같은 다른 재료가 채워진 다음, 공지된 기술을 사용하여 평탄화되어 상부 금속층(408)을 장벽 금속(404)과 상호 접속하는 플러그(406)을 형성할 수 있게 된다. 도 27C에 도시된 디바이스는 컨택트 마스크를 포함하는 프로세스 흐름을 사용하여 형성된다. 산화물층(400)이 퇴적되고, 마스킹되며, 에칭되어 접점 개구가 형성된다. 점선은 산화된 게이트 폴리실리콘으로부터 생긴 산화물과 퇴적된 산화물층(400) 사이의 경계를 나타낸다.
도 27D에 도시된 디바이스는 본 발명의 SSA 프로세스를 사용하여 형성된다. 그 다음, 보로포스퍼실리케이트 글래스(borophosphosilicate glass)와 같은 유리층(412)이 SSA 구조 위로 넘쳐 흐르고, 플러그(406)를 형성하는 금속이 채워지는 유리층(412)에 접점 개구(414)를 한정하기 위하여 컨택트 마스크가 사용된다. 유리층(412)이 게이트가 삽입된 폴리실리콘의 산화된 표면의 상부, 즉 상부 산화물에 퇴적된다. 층(413)은 SSA 프로세스에서 사용된 질화물층으로부터 남아 있는 질화물이다. SSA 흐름에 있는 컨택트 마스크와 중간에 개재된 유리의 사용은 주로 소스 금속과 삽입된 트렌치 게이트의 상부 사이의 결합 커패시턴스를 저감하기 위한 것이다.
도 28A 내지 도 28D는 본 발명의 이번 측면에 따라서 디바이스를 형성하기 위한 프로세스 시퀀스를 나타낸다. 도 28A에서, SSA 프로세스가 완료된 이후에, 트렌치 MOSFET는, 예를 들어 보로포스퍼실리케이트 유리(BPSG)일 수 있는 유리층(420)으로 코팅되어 비교적 평평한 상부면을 갖게 된다. 도 28B에 도시된 바와 같이, 디바이스는 마스킹되고 에칭되어, 접점 개구(422)를 형성하고, 선택적인 장벽 금속층(424)이 N+ 소스 영역의 표면에 퇴적된다. 도 28C에 도시된 바와 같이, 텅스텐과 같은 재료의 층(428)이 접점 개구(422)를 충전하기 위해 사용되며, 상기 층(428)은 유리층(420)의 표면보다 충분히 높은 레벨로 연장된다. 텅스텐층(428)에 대한 디자인 방식은 도 9B와 도 9C에 도시된 바와 같이 트렌치를 충전하기 위하여 사용된 폴리실리콘에 대한 방식과 동일하다. 그 다음, 도 28D에 도시된 바와 같이, 텅스텐층(428)은 다시 에칭되거나 화학-기계적 폴리싱을 사용하여 편평하게 연마되고, 금속층(430)이 층(428) 위에 퇴적된다. 텅스텐층(428)이 편평한 표면을 제공하여 금속층(430)은 유리층(420)에 의해 형성된 스텝을 넘어 확장할 필요가 없게 된다.
상기에 설명된 실시예들은 단지 본 발명을 설명하기 위한 것으로, 제한하기 위한 것은 아니다. 해당 분야에 전문적인 지식을 가진 사람들에 의해 본 발명의 원리에 따른 다른 실시예가 나타날 수 있다.

Claims (43)

  1. 표면을 갖는 반도체 재료의 바디를 제공하는 단계;
    트렌치가 상기 바디내에 배치될 위치에 개구부를 갖는 제 1 마스크를 상기 표면상에 형성하는 단계;
    상기 반도체 바디에 트렌치를 형성하기 위해 상기 제 1 마스크내 개구부를 통해 상기 반도체 재료를 에칭하는 단계;
    상기 트렌치내에 제 1 산화층을 형성하는 단계;
    상기 트렌치내에 폴리실리콘을 주입하는 단계;
    상기 제 1 마스크를 제자리에 두고, 상기 트렌치의 아래쪽으로 연장되는 제 2 산화층을 상기 트렌치의 상부에 형성하기 위해 상기 폴리실리콘의 노출면을 산화하는 단계;
    상기 제 1 마스크를 제거하는 단계; 및
    상기 바디의 표면 및 상기 제 2 산화층의 표면에 금속층을 디포지션하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 마스크 형성단계는 질화층을 디포지션하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  3. 제 2 항에 있어서,
    상기 바디의 표면과 상기 질화층 사이에 제 3 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  4. 제 2 항에 있어서,
    상기 제 3 산화층의 적어도 일부는 상기 제 1 마스크가 제거된 후에도 남아있는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  5. 제 4 항에 있어서,
    상기 제 3 산화층을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  6. 제 3 항에 있어서,
    상기 제 2 산화층은 각각의 상기 제 1 및 제 3 산화층보다 두꺼운 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  7. 제 1 항에 있어서,
    상기 제 2 산화층은 상기 제 1 산화층보다 두꺼운 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  8. 제 1 항에 있어서,
    상기 트렌치의 바닥에 제 4 산화층을 형성하기 위해 상기 트렌치내에 산화물을 디포지션하는 단계 및 상기 산화물을 에칭하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  9. 제 8 항에 있어서,
    상기 산화물 디포지션 단계는 CVD(chemical vapor deposition) 공정에 의해 산화물을 디포지션하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  10. 제 9 항에 있어서,
    각각의 상기 제 2 및 제 4 산화층은 각각의 상기 제 1 또는 제 3 산화층보다 두꺼운 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  11. 제 1 항에 있어서,
    상기 폴리실리콘의 표면이 상기 바디의 표면과 동일 평면상에 있을 때까지 상기 폴리실리콘을 에칭하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  12. 제 1 항에 있어서,
    상기 반도체 재료의 바디 제공단계는 반도체 기판의 표면상에 에피택셜층을 성장시키는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  13. 제 12 항에 있어서,
    상기 에피택셜층에 바디영역을 형성하기 위해 상기 제 1 마스크의 고형부분을 통해 제 1 도전타입의 불순물을 임플랜트하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  14. 제 13 항에 있어서,
    상기 에피택셜층에 소스영역을 형성하기 위해 상기 제 1 마스크의 고형부분을 통해서 제 2 도전타입의 불순물을 임플랜트하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  15. 제 1 항에 있어서,
    상기 트렌치에 폴리실리콘을 주입하는 단계는:
    상기 트렌치에 제 1 폴리실리콘층을 주입하는 단계;
    상기 제 1 폴리실리콘층의 노출면이 상기 반도체 바디의 표면 아래 높이에 있을 때까지 상기 제 1 폴리실리콘층을 에칭하는 단계; 및
    상기 제 1 폴리실리콘층 및 상기 제 1 마스크를 덮는 제 2 폴리실리콘층을 상기 제 1 폴리실리콘층상에 주입하는 단계를 포함하는 것을 특징으로 하는 트렌치MOSFET 제조방법.
  16. 제 1 항에 있어서,
    상기 트렌치상에 개구부를 갖는 제 2 마스크를 상기 폴리실리콘층상에 형성하는 단계, 및 상기 제 2 마스크내 개구부를 통해 상기 폴리실리콘층을 에칭하여, 상기 반도체 바디의 표면상에서 측면으로 연장되는 폴리실리콘층의 잔여 부분을 그대로 남겨두는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  17. 제 16 항에 있어서,
    제 1 도전타입의 불순물을 상기 폴리실리콘층의 잔여 부분에 임플랜트하는 단계;
    상기 폴리실리콘층의 잔여 부분상에 개구부를 갖는 제 3 마스크를 형성하는 단계; 및
    상기 제 3 마스크내 개구부를 통해 제 2 도전타입의 불순물을 상기 폴리실리콘층으로 임플랜트하여 상기 폴리실리콘층의 잔여 부분에 PN 다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  18. 제 17 항에 있어서,
    상기 폴리실리콘층의 잔여 부분 및 상기 반도체 바디의 표면과 접촉하도록 금속층을 디포지션하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  19. 표면을 갖는 반도체 바디를 제공하는 단계;
    트렌치가 상기 바디내에 배치될 위치에 개구부를 갖는 제 1 마스크를 상기 표면상에 형성하는 단계;
    상기 반도체 바디에 트렌치를 형성하기 위해 상기 제 1 마스크내 개구부를 통해 상기 반도체 재료를 에칭하는 단계;
    상기 트렌치내에 산화물을 디포지션하는 단계;
    상기 트렌치의 바닥상에 제 1 산화층을 형성하기 위해 상기 산화물을 에칭하는 단계;
    상기 제 1 산화층보다 얇은 제 2 산화층을 상기 트렌치의 측벽에 형성하는 단계; 및
    상기 트렌치에 폴리실리콘을 주입하는 단계를 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  20. 제 19 항에 있어서,
    상기 트렌치의 상부에 제 3 산화층을 형성하기 위해 상기 폴리실리콘의 노출면을 산화하는 단계를 포함하고, 상기 제 3 산화층은 상기 트렌치 아래로 연장되고 상기 제 1 산화층보다 두꺼운 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  21. 제 20 항에 있어서,
    바디영역을 형성하기 위해 상기 반도체 바디에 제 1 도전타입의 불순물을 주입하는 단계를 포함하고, 상기 바디영역의 접합점은 상기 제 1 산화층의 상위면 높이에 있는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  22. 트렌치-게이트된 파워 MOSFET에 있어서,
    내부에 형성된 트렌치를 갖고, 상기 트렌치의 벽이 트렌치 코너에서 그 주표면에 교차하는 반도체 바디에서, 상기 반도체 바디의 주표면 및 상기 트렌치에 인접한 제 1 도전타입의 소스영역, 상기 소스영역과의 접합점을 형성하고, 상기 트렌치의 벽에 인접한 채널영역을 포함하는 제 2 도전타입의 바디영역, 및 상기 바디영역과의 접합점을 형성하는 제 1 도전타입의 드레인영역을 포함하는 반도체 바디;
    상기 트렌치내에 배치되고, 상기 채널영역에 인접한 제 1 부분 및 게이트 위에 있고 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 게이트 산화층에 의해 경계를 이루는 게이트; 및
    상기 반도체 바디의 상위면과 접촉하는 금속층을 포함하며,
    상기 금속층과 상기 상위면 사이의 접점은 측면으로 상기 트렌치 코너로 연장되는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  23. 제 22 항에 있어서,
    상기 게이트 산화층의 제 2 부분의 하위면은 상기 반도체 바디의 표면 높이아래에 있는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  24. 제 23 항에 있어서,
    상기 게이트 산화층의 제 2 부분의 상위면은 상기 반도체 바디의 표면 높이 위에 있는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  25. 제 22 항에 있어서,
    상기 게이트 산화층은 상기 제 1 부분보다 두껍고 상기 트렌치의 바닥에 인접한 제 3 부분을 포함하는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  26. 제 25 항에 있어서,
    상기 제 3 부분의 상위면은 상기 바디영역과 상기 드레인영역 사이의 접합점과 동일한 높이에 있는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  27. 트렌치-게이트된 파워 MOSFET에 있어서,
    주표면 및 내부에 형성된 트렌치를 갖는 반도체 바디에서, 상기 반도체 바디의 주표면 및 상기 트렌치에 인접한 제 1 도전타입의 소스영역, 상기 소스영역과의 접합점을 형성하고, 상기 트렌치의 벽에 인접한 채널영역을 포함하는 제 2 도전타입의 바디영역, 및 상기 바디영역과의 접합점을 형성하는 제 1 도전타입의 드레인영역을 포함하는 반도체 바디;
    상기 트렌치내에 배치되고, 상기 채널영역에 인접한 제 1 부분 및 게이트 위에 있고 상기 제 1 부분보다 두꺼우며 상기 트렌치 외부의 상기 반도체 바디의 주표면에 중첩되지 않는 제 2 부분을 포함하는 게이트 산화층에 의해 경계를 이루는 게이트; 및
    상기 반도체 바디의 상위면과 접촉하는 금속층을 포함하는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  28. 제 27 항에 있어서,
    상기 게이트 산화층의 제 2 부분의 하위면은 상기 반도체 바디의 표면 높이 아래에 있는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  29. 제 28 항에 있어서,
    상기 게이트 산화층의 제 2 부분의 상위면은 상기 반도체 바디의 표면 높이 위에 있는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  30. 제 27 항에 있어서,
    상기 게이트 산화층은 상기 제 1 부분보다 두껍고 상기 트렌치의 바닥에 인접한 제 3 부분을 포함하는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  31. 제 30 항에 있어서,
    상기 제 3 부분의 상위면은 상기 바디영역과 상기 드레인영역 사이의 접합점과 동일한 높이에 있는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  32. 트렌치-게이트된 파워 MOSFET에 있어서,
    주표면 및 내부에 형성된 트렌치를 갖는 반도체 바디에서, 상기 반도체 바디의 주표면 및 상기 트렌치에 인접한 제 1 도전타입의 소스영역, 상기 소스영역과의 접합점을 형성하고, 상기 트렌치의 벽에 인접한 채널영역을 포함하는 제 2 도전타입의 바디영역, 및 상기 바디영역과의 접합점을 형성하는 제 1 도전타입의 드레인영역을 포함하는 반도체 바디; 및
    상기 트렌치내에 배치되고, 상기 채널영역에 인접한 제 1 부분 및 상기 트렌치 바닥에 있고 상기 제 1 부분보다 두꺼운 제 2 부분을 포함하는 게이트 산화층에 의해 경계를 이루는 게이트를 포함하는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  33. 제 32 항에 있어서,
    상기 제 2 부분의 상위면은 상기 바디영역과 상기 드레인영역 사이의 접합점과 동일한 높이에 있는 것을 특징으로 하는 트렌치-게이트된 파워 MOSFET.
  34. 반도체 바디를 제공하는 단계;
    메사를 한정하는 트렌치를 상기 반도체 바디의 표면에 형성하는 단계;
    상기 트렌치의 벽을 따라 제 1 절연층을 형성하는 단계;
    상기 절연층에 의해 상기 반도체 바디로부터 절연되는 게이트를 상기 트렌치내에 형성하는 단계;
    바디영역을 형성하기 위해 제 1 도전타입의 불순물을 상기 메사로 임플랜트하는 단계;
    소스영역을 형성하기 위해 제 2 도전타입의 불순물을 상기 메사로 임플랜트하는 단계;
    상기 메사상에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층내에 개구부를 에칭하는 단계; 및
    상기 소스영역과의 전기적 접촉을 형성하기 위해 상기 접촉 개구부에 금속층을 디포지션하는 단계를 포함하고,
    상기 디포지션단계는 대기압보다 높은 압력에서 수행되는 것을 특징으로 하는 MOSFET 제조방법.
  35. 제 34 항에 있어서,
    상기 금속층의 디포지션단계는 약 2 대기압의 압력하에서 수행되는 것을 특징으로 하는 MOSFET 제조방법.
  36. 제 34 항에 있어서,
    상기 메사의 표면에 배리어(barrier)층을 배치하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  37. 반도체 바디를 제공하는 단계;
    메사를 한정하는 트렌치를 상기 반도체 바디의 표면에 형성하는 단계;
    상기 트렌치의 벽을 따라 제 1 절연층을 형성하는 단계;
    상기 절연층에 의해 상기 반도체 바디로부터 절연되는 게이트를 상기 트렌치내에 형성하는 단계;
    바디영역을 형성하기 위해 제 1 도전타입의 불순물을 상기 메사로 임플랜트하는 단계;
    소스영역을 형성하기 위해 제 2 도전타입의 불순물을 상기 메사로 임플랜트하는 단계;
    상기 메사상에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층내에 개구부를 에칭하는 단계;
    상기 소스영역과의 전기적 접촉을 형성하기 위해 상기 접촉 개구부에 제 1 금속층을 디포지션하는 단계;
    그 표면이 상기 제 2 절연층의 표면과 동일 평면에 있는 플러그를 형성하기 위해 상기 제 1 금속층을 평면화하는 단계; 및
    상기 제 2 절연층 및 상기 플러그상에 제 2 금속층을 디포지션하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  38. 제 37 항에 있어서,
    상기 제 2 절연층을 형성하는 단계는 유리층을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  39. 제 37 항에 있어서,
    상기 제 1 금속층을 디포지션하는 단계는 텅스텐 또는 구리로 구성되는 그룹으로부터 금속을 디포지션하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  40. 제 37 항에 있어서,
    상기 제 1 금속층을 평면화하는 단계는 화학-기계적 연마단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  41. 제 37 항에 있어서,
    상기 제 1 금속층을 평면화하는 단계는 에칭단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  42. 제 37 항에 있어서,
    상기 트렌치내에 게이트를 형성하는 단계는 폴리실리콘층을 배치하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  43. 제 42 항에 있어서,
    상기 폴리실리콘층의 잔여 부분 위에 놓이는 상부 산화층을 형성하기 위해 상기 폴리실리콘층을 산화하는 단계를 포함하는 것을 특징으로 하는 MOSFET 제조방법.
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