KR100963525B1 - 액티브-매트릭스 표시장치 및 그 구동방법 - Google Patents

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Abstract

액티브-매트릭스 표시장치와 액티브-매트릭스 표시장치 구동방법에서, 전원전압, 즉 임계전압의 보상에 요구되는 고정전압이, 신호선이 아니고 제 5트랜지스터를 통해 전원선에 의해 공급되도록 제 5트랜지스터가 전원선과 제 1트랜지스터의 드레인 단자 사이에서 접속된다. 따라서, 임계전압 보상기간을 위한 충분한 길이의 시간이 유지될 수 있고, 각 화소의 제 2트랜지스터는 임계전압 불규칙성에 대해 정확하게 보상될 수 있다.

Description

액티브-매트릭스 표시장치 및 그 구동방법{Active-matrix display device and method of driving the same}
도 1은 본 발명의 실시형태에 따르는 액티브-매트릭스 표시장치의 개략적인 블럭도이다.
도 2는 제 1회로의 화소회로의 회로도이다.
도 3은 제 1회로의 화소회로의 작동을 설명하는 타이밍도이다.
도 4는 제 2회로의 화소회로의 회로도이다.
도 5는 제 3회로의 화소회로의 회로도이다.
도 6은 제 4회로의 화소회로의 회로도이다.
도 7은 제 5회로의 화소회로의 회로도이다.
도 8은 제 6회로의 화소회로의 회로도이다.
도 9는 제 7회로의 화소회로의 회로도이다.
도 10은 입력 데이터(회색음영)와 신호선의 전압사이의 관계를 나타낸다.
도 11은 단순 액티브-매트릭스 유기-EL 표시장치의 개략적인 블럭도이다.
도 12는 두 개의 트랜지스터를 가지는 화소회로의 회로도이다.
도 13은 종래 화소회로의 회로도이다.
도 14는 종래 화소회로의 작동을 설명하는 타이밍도이다.
* 도면의 주요부분에 대한 부호설명
11, 11a, 11b, 11c, 11d, 11e, 11f, 11g. 화소회로
12. 데이터 드라이버 13. 신호선
14. 스캔 드라이버 15a, 15b, 15c, 15d. 주사선
21. 제 1트랜지스터 22. 제 2트랜지스터
23. 제 3트랜지스터 24. 제 4트랜지스터
25. 제 5트랜지스터 26. 제 1커패시터
27. 제 2커패시터 31. 제 1전원선
32. 제 2전원선 33. 제 3전원선
본 발명은 매트릭스에 배치된 표시장치소자를 가지는 화소(화소회로)를 포함하고 스캐닝 선과 신호선으로 화상데이터를 읽고 표시하는 액티브-매트릭스 표시장치와, 그러한 액티브-매트릭스 표시장치를 구동하는 방법에 관한 것이다. 특히, 본 발명은 표시소자로서 유기 전자발광(electroluminescent)(이하 EL로 칭함)소자를 가지는 액티브-매트릭스 표시장치와 액티브-매트릭스 유기-EL 표시장치의 구동방법에 관한 것이다.
액티브-매트릭스 표시장치에서, 액정셀이나 유기-EL 소자와 같은, 전자광학소자는 각 화소의 표시소자에 사용된다. 유기-EL 소자는 유기층이 전극사이에 배치되는 구조이다. 전압을 유기-EL에 공급함으로써, 전자는 캐소드로부터 유기층으로 주입되고 정공은 애노드로부터 유기층으로 주입된다. 그리고 나서 전자와 정공은 빛을 방출하기 위해서 재결합한다. 유기-EL 소자에는 다음의 특징이 있다.
1. 유기-EL 소자는 100 ~ 10,000 cd/m2 의 휘도를 얻기 위한 구동으로서, 10V 이하의 저소비전력을 요구한다.
2. 유기-EL 소자는 자발광에 기인하여 높은 화상-콘트라스트를 가지며, 높은 응답속도에 기인하여 좋은 가시도(visibility)를 가지며, 또한 동화상 표시에 적당하다.
3. 유기-EL 소자는 단순구조를 가지는 전-고체-상태 소자(all-solid-state element)이고, 따라서 높은 신뢰성과 낮은-프로파일(low-profile)소자를 이룬다.
화소의 표시소자를 위해 이와 같은 특징을 갖는 유기-EL 소자를 가지는 유기-EL 표시장치(이하 유기-EL 디스플레이로 칭함)는 차세대 평면 패널 디스플레이로 사용될 것이 기대된다.
유기-EL 디스플레이 구동방법으로서, 단순 매트릭스 방법과 액티브-매트릭스 방법이 알려져 있다. 상기 두 방법에서, 액티브-매트릭스 방법은 다음의 특징이 있다.
1. 액티브-매트릭스 방법은 한 프레임 내에 각 화소의 유기-EL 소자의 빛의 방출을 유지할 수 있으므로 고해상도와 고휘도 유기-EL 디스플레이에 적합하다.
2. 액티브-매트릭스 방법은 패널의 외부 인터페이스를 단순화하고 또한 고기능 패널을 이루기 위하여 패널에 형성된 박막 트랜지스터와 함께 주변회로를 가질 수 있다.
액티브-매트릭스 유기-EL 디스플레이에서, 액티브층으로서 폴리실리콘을 가지는 폴리실리콘 박막 트랜지스터(이하 TFT로 칭함)는 통상 트랜지스터로 사용되는, 즉, 액티브 소자이다. 폴리실리콘 TFT를 통상 사용하는 이유는 구동능력과 고해상도를 이루기 위하여 화소 크기를 줄이는 능력이 우수하기 때문이다. 반면에, 그러나 폴리실리콘 TFT는 매우 불규칙한 특징을 가진 것으로 또한 알려져 있다.
따라서, 폴리실리콘 TFT를 사용하는 액티브-매트릭스 유기-EL 디스플레이에 관하여, TFT 특징에서 불규칙성이 줄어들 필요가 있고 회로에서 TFT의 불규칙성이 보상될 필요가 있다. 이것은 다음 이유에 기인한다. 화소의 표시소자로서 액정셀을 가지는 액정 디스플레이에서, 화소의 휘도 데이터는 전압에 의해 제어되는데, 유기-EL 디스플레이에서, 화소의 휘도 데이터는 전류에 의해 제어된다.
액티브-매트릭스 유기-EL 디스플레이에 관한 일반적인 아웃라인을 설명할 것이다. 도 11에는, 액티브-매트릭스 유기-EL 디스플레이의 개략도가 도시되어 있다. 도 12에는, 액티브-매트릭스 유기-EL 디스플레이의 화소회로의 하나의 도형이 도시되어 있다(예를 들면, 일본 미심사 특허출원공보번호 8-234683 참조). 액티브-매트릭스 유기-EL 디스플레이에서 화소(101)의 m열×n행은 매트릭스로 배열된다. 매트릭스로 배열된 화소(101)에서, 데이터 드라이버(102)에 의해 구동되는 신호선(103-1 내지 103-m)의 각 m열은 화소 열에 대응하여 화소(101)에 접속되고, 스캔 드라이버(104)에 의해 구동되는 스캐닝 선(105-1 내지 105-n)의 각 n행은 화소 행에 대응하여 화소(101)에 접속된다.
도 12로부터 알 수 있는 바와 같이, 각 화소(화소회로)(101)는 유기-EL 소자(110), 제 1트랜지스터(111), 제 2트랜지스터(112) 및 커패시터(113)를 포함한다. N-채널 트랜지스터는 제 1트랜지스터(111)로 사용되고 P-채널 트랜지스터는 제 2트랜지스터(112)로 사용된다.
제 1트랜지스터(111)의 소스 단자는 신호선(103(103-1 내지 103-m)) 중 대응하는 한 선과 접속되고 게이트 단자는 스캐닝 선(105(105-1 내지 105-n)) 중 대응하는 한 선과 접속된다. 커패시터(113)의 제 1단은, 예를 들면, 정(+) 공급전압이 될 수 있는 전원전압(VCC1)의 제 1전원선(121)에 접속되어 있다. 커패시터(113)의 제 2단은 제 1트랜지스터(111)의 드레인 단자에 접속되어 있다. 제 2트랜지스터(112)의 소스 단자는 제 1전원선(121)에 접속되고 제 2트랜지스터(112)의 게이트 단자자는 제 1트랜지스터(111)의 드레인 단자에 접속된다. 유기-EL 소자(110)의 애노드는 제 2트랜지스터(112)의 드레인 단자에 접속되고, 그리고 유기-EL 소자(110)의 캐소드는, 예를 들면, 그라운드 전위가 될 수 있는 전원전압(VCC2)의 제 2전원선(122)에 접속된다.
상기 기술된 화소회로에서, 휘도 데이터를 기입하는 화소의 하나를 포함하는 행은 스캐닝 선(105)을 통해 스캔 드라이버(104)에 의해 선택된다. 이것은 행에서 화소의 제 1트랜지스터(111)를 턴온(turn on)한다. 휘도 데이터가 신호선(103)을 통해 데이터 드라이버(102)로부터 전압을 통해 공급된다. 그리고 나서 휘도 데이터는 제 1트랜지스터(111)를 통해 보내지고, 데이터 전압을 유지하는 커패시터(113) 내로 기입된다. 커패시터(113)에 기입된 휘도 데이터는 하나의 필드기간동안 유지된다. 유지 데이터 전압은 제 2트랜지스터(112)의 게이트 단자에 인가된다.
제 2트랜지스터(112)는 유지 데이터에 따라 전기전류로 유기-EL 소자를 구동시킨다. 제 2트랜지스터(112)의 게이트와 소스 사이의 커패시터(113)에 의해 유지된 전압(Vdata(<0))을 모듈레이팅함으로써 유기-EL 소자 내에서 그레이스케일(grayscale)이 이루어진다.
유기-EL 소자의 휘도(Loled)는 소자에서 보통 전기전류(Ioled)에 비례한다. 결과적으로, 다음 식은 유기-EL 소자의 휘도(Loled)와 전기전류(Ioled) 사이를 유지한다.
Loled ∝ Ioled = k(Vdata - Vth)2 ...식 (1)
식 (1)에서, k = 1/2ㆍμㆍCoxㆍW/L, 여기서 μ는 제 2트랜지스터의 캐리어(carrier) 이동도를 나타내고, Cox는 제 2트랜지스터의 단위면적 당 게이트 용량을 나타내며, W는 제 2트랜지스터(112)의 게이트 폭을 나타내고, L은 제 2트랜지스터(112)의 게이트 길이를 나타낸다. 따라서 제 2트랜지스터(112)의 이동도(μ)와 임계전압(Vth(<0))에서의 불규칙성은 직접적으로 유기-EL 소자의 휘도 불규칙성에 영향을 미친다.
휘도 불규칙성을 쉽게 일으키는 경향이 있는 임계전압(Vth)을 보상하기 위하여, 임계전압 보상 화소회로는, 예를 들면, USP No. 6,229,506에 나타내져 있다.
도 13은 종래 임계전압 보상 화소회로의 회로도이다. 도 13에 있어서, 도 12에서와 같은 부품은 같은 참조 부호로 나타내져 있다. 도 13으로부터 알 수 있는 바와 같이, 이 종래 화소회로는 한 개의 유기-EL 소자(110), 네 개의 트랜지스터(111, 112, 114, 115)와 두 개의 커패시터(113, 116)를 포함하고 있다. 이 화소회로를 가지는 유기-EL 디스플레이에 있어서, 스캔 드라이버(104)에 의해 구동되는 세 개의 스캐닝 선(105a, 105b, 105c)은 화소의 열에 대응하는 행과 서로 접속된다(도 11 참조).
제 1트랜지스터(111)의 소스 단자는 신호선(103)에 접속되고, 제 1트랜지스터(111)의 게이트 단자는 제 1스캐닝 선(105A)에 접속된다. 제 1커패시터(116)의 제 1단은 제 1트랜지스터(111)의 드레인 단자에 접속된다. 제 2트랜지스터(112)의 게이트 단자는 제 1커패시터(116)의 제 2단에 접속되고, 제 2트랜지스터(112)의 소스 단자는, 예를 들면, 정(+) 공급전압이 될 수 있는 전원전압(VCC1)의 제 1전원선(121)에 접속된다. 제 2커패시터(113)의 제 1단은 제 1전원선(121)에 접속되고, 제 2커패시터(113)의 제 2단은 제 2트랜지스터(112)의 게이트 단자에 접속된다.
제 3트랜지스터(114)의 게이트 단자는 제 2스캐닝 선(105B)에 접속되고, 제 3트랜지스터(114)의 소스 단자는 제 2트랜지스터(114)의 게이트 단자에 접속되고, 제 3트랜지스터(114)의 드레인 단자는 제 2트랜지스터(112)의 드레인 단자에 접속된다. 제 4트랜지스터(115)의 게이트 단자는 제 3스캐닝 선(105C)에 접속되고, 제 4트랜지스터(115)의 소스 단자자는 제 2트랜지스터(112)의 드레인 단자에 접속된다. 유기-EL 소자(110)의 애노드가 제 4트랜지스터(115)의 드레인 단자에 접속되고, 캐소드는, 예를 들면, 그라운드 전위가 될 수 있는 전원전압(VCC2)의 제 2전원선(122)에 접속된다.
종래의 임계전압 보상 화소회로의 동작이 도 14의 타이밍도를 참조하여 이하에 설명된다. 이 타이밍도는 구동하는 동안 화소회로에서 i번째 행과 (i+1)번째 행의 타이밍 관계를 설명한다. 더욱이, 용어 "보상"은 임계전압 보상기간을 나타내고, 용어 "기입"은 데이터 기입 기간을 나타내고, 용어 "유지"는 데이터 유지기간을 나타낸다.
상기 화소회로의 동작에 있어서, 임계전압 보상기간은 데이터 기입 기간 전에 온다. 상기 임계전압 보상기간에서, 스캐닝 펄스(SCAN1)는 하이레벨(이하 "H" 레벨로 칭함)에서 제 1스캐닝 선(105A)을 통해 공급되어 제 1트랜지스터(111)를 턴온한다. 그리고 나서 고정전압(V0)이 데이터 드라이버(102)에서 신호선(103)으로 공급된다. 따라서, 고정전압(V0)이 제 1트랜지스터(111)를 통해 제 1커패시터(116) 내로 기입된다. 제 2스캐닝 선(105b)을 통해 공급된 스캐닝 펄스(SCAN2)도 또한 이 시간에 "H" 레벨에 도달하여 제 3트랜지스터(114)를 턴온한다. 또한, 제 3스캐닝 선(105C)을 통해 공급된 스캐닝 펄스(SCAN3)가 로우레벨(이하 "L" 레벨로 칭함)에 있기 때문에 제 4트랜지스터(115)는 오프(off)이다.
이 상태에서, 커패시터(116)의 제 1단에 인접한 고정된 (V0)을 가지는 제 1커패시터(116)는 제 3트랜지스터(114)의 소스 및 드레인 단자를 통해 제 2단으로부터 충전된다. 만약 임계전압 보상기간이 충분히 길다면, 제 1커패시터(116)의 제 2단에 인접한 전압, 즉, 제 2트랜지스터(112)의 게이트 단자와 소스 단자 간의 전압이 트랜지스터의 임계전압(Vth(<0))으로 수렴한다.
그 다음의 데이터 기입 기간에서는, 스캐닝 펄스(SCAN1)가 "H" 레벨로 유지되기 때문에, 제 1트랜지스터(111)는 온 모드(ON mode)로 유지되고, 데이터 전압(V0 + Vdata(Vdata <0))은 신호선(102)으로부터 공급된다. 스캐닝 펄스(SCAN2)는 이 시간에 "L" 레벨에 있기 때문에, 제 3트랜지스터(114)는 오프(off)이다.
예를 들면, 트랜지스터의 게이트 용량 또는 기생용량을 무시함으로써, 제 2트랜지스터(112)의 게이트 단자와 소스 단자 간의 전압은 다음과 같은 식으로 표현될 수 있다.
Vgs = Vth + C1/(C1 + C2)ㆍVdata ...식 (2)
여기에서 C1 과 C2는 각각, 제 1과 제 2커패시터(116, 113)의 용량을 나타낸다.
식 (2)를 적용함으로써, 유기-EL 소자(110)를 통해 흐르는 전기전류(Ioled)는 다음 식으로 표현될 수 있다.
Loled ∝ Ioled = k{C1/(C1 + C2)ㆍVdata}2 ...식 (3)
식 (3)으로부터 알 수 있는 바와 같이, 유기-EL 소자(110)를 통해 흐르는 전기전류(Ioled)는 제 2트랜지스터(112)의 임계전압(Vth)에 의해 영향을 받지 않는다. 다시 말하면, 종래의 임계전압 보상 화소회로를 사용함으로써, 각 화소의 트랜지스터(112)의 임계전압(Vth)이 보상된다. 이것은 제 2트랜지스터(112)의 임계전압(Vth)에 있어서의 불규칙성이 유기-EL 소자(110)의 휘도 불규칙성을 일으키지 않는다는 것을 의미한다.
상기에 설명된 종래의 임계전압 보상 화소회로에서, 임계전압 보상기간 동안에, 제 2트랜지스터(112)는, 소스 단자와 게이트 단자 간의 전압이 임계전압(Vth)에 접근함에 따라 점차 턴오프(turn off)된다. 이것은 또한 상기 동작을 비활성화시키고, 임계전압(Vth)으로 수렴시키기 위하여 트랜지스터(112)의 소스 단자와 게이트 단자 간의 전압에 대하여 너무 많은 시간을 필요로 한다. 이와 같은 이유 때문에, 임계전압 보상기간은 많은 시간을 필요로 한다.
임계전압 보상기간에 있어서 제 2트랜지스터(112)의 게이트 전압의 미분식은 다음과 같다.
kㆍ{Vgs(t)-Vth}2 = -CsㆍdVgs/dt ...식 (4)
식 (4)에서, 임계전압 보상기간의 충분한 길이는 최소휘도 동안 절반의 전기전류량을 필요로 하는 시간이 되도록 고려된다.
유기-EL 소자(110)의 최대휘도 동안에 만약 전기전류치가 Imax에 의해 표현된다면, 제 2트랜지스터(112)의 게이트 단자와 소스 단자 간의 전압(Vgs)의 초기치는 Vinit로 표시되고, 제 2트랜지스터(112)의 게이트 전압의 유지커패시터는, 주로 제 2커패시터(113)의 용량(C1), Cs로 표시되며, 그레이스케일값은 n으로 표시되고, 최대휘도 동안에 전기전류(Imax)를 제공하는 게이트 단자와 소스 단자 간의 전압(Vgs)은 Vgs = ΔV + Vth로 표시되며, 그리고 다음 식은 Imax/2(n-1)로 표시되는 최소휘도 동안 절반의 전기전류량을 필요로 하는 시간을 설명한다.
t= CsㆍΔV/ Imax{√(2n-2)-ΔV/Vinit} ...식 (5)
예를 들면, Cs =1[pF], n= 64, ΔV= 4, Imax= 1[μA] 이고 제 2항이 충분히 작다면, t= 45[μs] 이다. 다른 한편, 해상도(그래픽스 디스플레이 규격)가 VGA라면, 스캐닝 선의 수는 480이고, 프레임주파수는 60Hz이며, 그리고 1 수평기간은 약 30μs이다. 이것은 1 수평기간 내에 임계전압 보상기간을 완성하는 것이 어렵다는 것을 의미한다.
따라서, VGA-급표시장치에서, 임계전압 보상기간의 충분한 길이는 수μs 내지 수십μs를 필요로 한다. 이 때문에, 1 수평기간 내에 임계전압 보상과 연속적인 데이터 기입을 수행하는 것이 어렵다. 다시 말해서, 종래의 임계전압 보상 화소회로는 VGA-급유기-EL 표시에 적용될 수 없다. 더욱이, 디스플레이가 더 높게 규정됨으로써, 스캐닝 선 수에 반비례하는 1 수평기간이 더 짧아진다. 따라서, 임계전압 보상기간의 충분한 길이가 한층더 유지하기 어렵다.
종래 임계전압 보상 화소회로에서, 임계전압 보상기간과 데이터 기입 기간에 대응하는 신호선 전압, 즉, 임계전압 보상기간 동안에 고정전압(V0)과 데이터 기입 기간 동안에 데이터전압(Vdata) + 고정전압(V0)은, 신호선(103)으로부터 공급되어야만 한다. 이 때문에, 신호선 구동회로인 데이터 드라이버(102)(도 11 참조)의 구조가 복잡해지는 경향이 있다.
본 발명의 목적은 표시화상의 균일성을 개선하고 1 수평기간의 길이에도 불구하고 임계전압 보상기간의 충분한 길이를 보장하기 위하여 임계전압 보상 화소회로를 사용하는 고선명도 액티브-매트릭스 표시장치를 제공하고자 하는 것이다.
본 발명의 액티브-매트릭스 표시장치는 매트릭스에 배열된 화소회로와, 매트릭스에 배열된 화소회로의 열에 대응하여 상호접속되는 각 신호선과, 그리고 매트릭스에 배열된 화소회로의 행에 대응하여 상호접속되는 제 1스캐닝 선, 제 2스캐닝 선, 제 3스캐닝 선, 제 4스캐닝 선을 포함한다. 화소회로의 각각은 게이트 단자가 제 1스캐닝 선에 접속되고 제 1전극단자가 신호선의 하나에 접속되는 제 1트랜지스터와, 제 1단이 제 1트랜지스터의 제 2전극단자에 접속되는 제 1커패시터와, 제 1단이 제 1커패시터의 제 1단 또는 제 2단에 접속되는 제 2커패시터와, 게이트 단자가 제 1커패시터의 제 2단에 접속되고 제 1전극단자가 제 1전원선에 접속되는 제 2트랜지스터와, 게이트 단자가 제 2스캐닝 선에 접속되는 제 3트랜지스터로서, 상기 제 3트랜지스터의 제 1전극단자는 제 2트랜지스터의 게이트 단자에 접속되고, 상기 제 3트랜지스터의 제 2전극단자는 제 2트랜지스터의 제 2전극단자에 접속되는 상기 제 3트랜지스터와, 게이트 단자가 제 3스캐닝 선에 접속되고 제 1전극단자가 제 2트랜지스터의 제 2전극단자에 접속되는 제 4트랜지스터와, 게이트 단자가 제 4스캐닝 선에 접속되는 제 5트랜지스터로서, 상기 제 5트랜지스터의 제 1전극단자는 제 3전원선에 접속되고, 상기 제 5트랜지스터의 제 2전극단자는 제 1트랜지스터의 제 2전극단자에 접속되는 상기 제 5트랜지스터와, 제 4트랜지스터의 제 2전극단자와 제 2전원선의 양쪽에 접속된 표시소자를 포함한다.
액티브-매트릭스 표시장치에서, 제 1트랜지스터와 제 4트랜지스터는 턴오프되고 제 3트랜지스터와 제 5트랜지스터는 턴온되기 때문에 각 화소에서 제 2트랜지스터의 임계전압은 보상된다. 그 다음에 제 1트랜지스터는 턴온되고 제 3트랜지스터와 제 5트랜지스터는 턴오프되어 표시 데이터를 신호선으로부터 화소로 기입하는 장치를 구동한다. 제 2트랜지스터의 임계전압을 보상하는 기간 동안에, 제 5트랜지스터는 고정전압으로서 제 3전원선의 전원전압을 제 1커패시터에 공급한다.
따라서, 신호선으로부터가 아니고 전원선으로부터 임계전압 보상에 요구되는 고정전압을 공급함으로써, 또 다른 화소에서 신호선으로부터 표시 데이터를 동시에 기입하는 동안 임계전압의 보상이 수행된다. 화소의 어느 한 행에 있어서, 1 수평기간이 데이터 기입 기간으로서 설정될 수 있고 기간의 어느 길이는 데이터 기입 기간에 앞서 임계전압 보상기간으로서 설정될 수 있다. 따라서, 임계전압 보상기간을 위한 충분한 시간은 유지될 수 있다. 이것은 휘도의 균일성을 개선하고 또한 디스플레이의 고 선명도를 달성하기 위해서 각 화소에서 트랜지스터의 임계전압의 불규칙성을 정확히 보상한다.
본 발명은 데이터 전압만을 지속적으로 공급하는 것을 필요로 하는데, 이것은 신호선 구동회로의 구조를 단순화시킨다. 더욱이, 신호선 구동회로의 전원전압은 고정전압이 제거되는 정도까지 감소될 수 있기 때문에, 전체 디스플레이에 대해 저소비전력이 달성될 수 있다.
본 발명의 실시형태를 도면을 참조하여 설명할 것이다. 도 1은 본 발명의 실시형태에 따르는 액티브-매트릭스 표시장치의 개략적인 블럭도이다. 이 실시형태에서, 유기-EL 소자는 각 화소의 표시소자로서 사용되고, 폴리실리콘 박막 트랜지스터(TFT)는 액티브소자로서 사용된다. 본 발명은 TFT 기판에 형성된 유기-EL 소자를 가지는 액티브-매트릭스 유기-EL 디스플레이를 일례로서 사용하여 설명될 것이다.
도 1을 참조하면, 화소(화소회로)(11)의 m 열×n 행이 매트릭스로 배열되어 있다. 각 화소(11)는 표시소자로서 유기-EL 소자를 가진다. 화소(11)의 매트릭스 배열에서, 화소의 각 열은 신호선(데이터선)(13-1 내지 13-m)의 대응하는 열과 상호접속된다. 신호선은 신호선 구동회로인 데이터 드라이버(12)에 의해 구동된다. 각 n 행은 예를 들어, 스캔 드라이버(14)에 의해 구동되는 네개의 선, 즉, 스캐닝 선 구동회로가 될 수 있는 다중 스캐닝 선을 포함한다. 다중 스캐닝 선(15A-1 내지 15D-1, 15A-2 내지 15D-2, ...15A-n 내지 15D-n)의 각 그룹은 화소의 대응하는 열과 상호접속된다.
본 발명의 액티브-매트릭스 유기-EL 표시장치의 구별되는 특징은 화소(회소회로)(11)의 구조와 동작에 있다. 이제 화소(11)의 특정회로의 예를 설명할 것이다.
[제 1회로]
도 2는 제 1회로에 따른 화소회로(11A)의 회로도이다. 도 2로부터 알 수 있는 바와 같이, 화소회로(11A)는 유기-EL 소자(20), 5개의 트랜지스터(21~25)와, 2개의 커패시터(26, 27)를 포함한다. 유기-EL 소자(20)는 제 1 및 제 2전극 사이에 배치되는 발광층을 포함하는 유기층으로 형성된다.
제 1내지 제 5트랜지스터(21~25)는 액티브층으로서 폴리실리콘을 가지는 폴리실리콘 박막 트랜지스터(TFT)이다. 제 1회로에서, P-채널 트랜지스터는 제 2트랜지스터(22)로 사용된다. 다른 트랜지스터(21, 23, 24, 25)에 대해서는, N-채널 트랜지스터가 사용된다.
제 1트랜지스터(21)의 소스 단자는 신호선(13)과 접속되고, 트랜지스터(21)의 게이트 단자는 제 1스캐닝 선(15A)과 접속된다. 제 1커패시터(26)의 입력단은 제 1트랜지스터(11)의 드레인 단자에 접속된다. 제 2트랜지스터(22)의 게이트 단자는 제 1커패시터(26)의 출력단에 접속되고, 트랜지스터(22)의 소스 단자는 예를 들면, 정(+) 공급전압이 될 수 있는 전원전압(VCC1)의 제 1전원선(31)에 접속된다.
제 2커패시터(27)의 제 1단은 제 1전원선과 접속되고, 제 2단은 제 2트랜지스터(22)의 게이트 단자에 접속된다. 제 3트랜지스터(23)의 게이트 단자는 제 2스캐닝 선(15B)에 접속되고, 소스 단자는 제 2트랜지스터(22)의 게이트 단자에 접속되고, 드레인 단자는 제 2트랜지스터(22)의 드레인 단자에 접속된다. 제 4트랜지스터(24)의 게이트 단자는 제 3스캐닝 선(15C)에 접속되고, 소스 단자는 제 2트랜지스터(22)의 드레인 단자에 접속된다.
제 5트랜지스터(25)의 게이트 단자는 제 4스캐닝 선(15D)에 접속되고, 소스 단자는 예를 들면, 정(+) 공급전압이 될 수 있는 전원전압(VCC3)의 제 3전원선에 접속되며, 드레인 단자는, 제 1커패시터(26)의 입력단인 제 1트랜지스터(21)의 드레인 단자에 접속된다. 전원전압(VCC3)은 전원전압(VCC1)과는 다른 전압 값을 가진다. 유기-EL 소자(20)의 애노드는 제 4트랜지스터(24)의 드레인 단자에 접속되고, 캐소드는 예를 들면, 그라운드 전위가 될 수 있는 전원전압(VCC2)의 제 2전원선(32)에 접속된다.
제 1회로의 화소회로(11A)는 데이터 기입 기간과 임계전압 보상기간이 동일 신호선을 따라 접속된 화소 간에 동시에 존재한다는 점에서 차이를 나타낸다. 데이터 기입 기간과 임계전압 보상기간의 동작은 일례로서 화소의 i번째 행을 사용하는 도 3의 타이밍 도를 참조하여 설명될 것이다. 도 3에서, 용어 "보상"은 임계전압 보상기간을 나타내고, 용어 "기입"은 데이터 기입 기간을 나타내고, 용어 "유지"는 데이터유지기간을 나타낸다.
임계전압 보상기간에서, 제 1스캐닝 선(15A)을 통해 스캔 드라이버(14)(도 1참조)에 의해 공급되는 스캐닝 펄스(SCAN1(i))는 "L" 레벨에 있기 때문에 제 1트랜지스터(21)는 오프(off)이다. 제 4스캐닝 선(15D)을 통해 공급되는 스캐닝 펄스(SCAN4(i))는 "H" 레벨에 있기 때문에 제 5트랜지스터(25)는 온(on)이다. 따라서, 전원전압(VCC3), 즉, 고정전압(V0)은 제 5트랜지스터(25)를 통해 제 3전원선(33)에서 제 1커패시터(26)의 입력단으로 공급된다.
동시에, 제 2스캐닝 선(15B)을 통해 공급되는 스캐닝 펄스(SCAN2(i))는 "H" 레벨에 있기 때문에, 제 3트랜지스터(23)가 온 모드에 있다. 또한, 제 3스캐닝 선(15C)을 통해 공급되는 스캐닝 펄스(SCAN3(i))는 "L" 레벨에 있기 때문에, 제 4트랜지스터(24)가 오프이다. 따라서, 제 1커패시터(26)는 제 3트랜지스터(23)의 소스 단자와 드레인 단자를 통하여 그 출력단으로부터 충전된다. 만약 임계전압보상기간이 충분히 길다면, 제 2트랜지스터(22)의 게이트 단자와 소스 단자 간의 전압은 트랜지스터의 임계전압(Vth)(<0)으로 수렴한다.
데이터 기입 기간의 초기에서, 스캐닝 펄스(SCAN1(i))는 "H" 레벨에 있고 제 1트랜지스터(21)는 온 모드에 있다. 또한, 스캐닝 펄스(SCAN4(i))는 "L" 레벨에 있고 제 5트랜지스터(25)는 오프 모드에 있다. 따라서, 데이터전압(V0+Vdata(Vdata < 0))이 제 1트랜지스터(21)를 통해 신호선(13)으로부터 공급된다. 이 경우, 스캐닝 펄스(2(i))는 "L" 레벨에 있기 때문에, 제 3트랜지스터(23)가 오프 모드에 있다.
앞서 언급된 식 (2)와 식 (3)은 또한 제 1회로의 상기 화소회로(11A)에서 성립된다. 따라서, 유기-EL 소자(20)를 통해 흐르는 전기전류(Ioled)는 트랜지스터의 임계전압(Vth)에 의해 영향을 받지 않는다. 다시 말해서, 각 화소에서 제 2트랜지스터(22)의 임계 전압(Vth)이 보상된다.
마찬가지로, 임계전압 보상기간에 요구되는 시간은 식 (4)와 식 (5)에 의해 표시될 수 있다. 제 1회로의 화소회로(11A)에서, 그러나, 제 1커패시터(26)의 입력단과 신호선(13) 사이의 접속은 임계전압 보상기간 동안에 제 1트랜지스터(21)에 의해 제어되고, 제 1커패시터(26)의 입력단과 전원선(33) 사이의 접속은 제 5트랜지스터(25)에 의해 제어된다. 따라서, 임계전압 보상기간 동안에, 커패시터(26)의 입력단은 전원전압(VCC3), 즉, 고정전압(V0)을 받도록 전원선(33)에 접속된다. 다른 한편, 데이터 기입 기간 동안, 커패시터(26)의 입력단은 데이터 전압(V0+Vdata)을 받도록 신호선(13)에 접속된다.
임계전압 보상기간과 데이터 기입 기간 사이에서 커패시터(26)의 입력단의 스위칭을 제어함으로써, 하나의 화소는 신호선(13)으로부터 데이터를 기입하도록 데이터 기입 기간 내에 있고, 한편 동시에, 또 다른 화소는 임계전압 보상기간 내에 있도록 전원선(33)에 접속된다. 더욱이, 복수의 화소는 쉽게 임계전압 보상기간 내에 있을 수 있다. 그 결과, 임계전압 보상기간을 위한 충분한 양의 시간이 유지될 수 있다.
구체적으로, 제 1회로의 화소회로(11A)에서 화소의 행에서, 도 3의 타이밍도로부터 알 수 있는 바와 같이, 1수평기간은 데이터 기입 기간과 동일하고 데이터 기입 기간에 앞서 2수평기간은 임계전압 보상기간으로서 설정된다. 타이밍을 고려하여 볼 때, i번째 행에서 하나의 화소가 데이터 기입 기간 내에 있는 한편, (i+1)번째 행과 (i+2)번째 행에서 다른 두개의 화소가 임계전압 보상기간 내에 있는 것을 도면으로부터 또한 알 수 있다.
따라서, 임계전압 보상기간과 데이터 기입 기간은 1수평기간내에 있도록 요구되지 않는다. 이것은 고 선명도인 디스플레이를 달성하고, 또한 임계전압 보상기간을 위한 충분한 양의 시간을 유지하여 균일한 디스플레이 화상을 허용한다. 더욱이, 도 3의 타이밍도로부터 알 수 있는 바와 같이, 신호선(13)이 지속적으로 휘도 데이터만을 공급하는 것이 요구되기 때문에, 신호선(13)의 구동 파형은 단순하다. 신호선(13)의 구동은, 예를 들면, 보통의 액정디스플레이의 그것과 유사한 파형으로 수행될 수도 있다. 따라서, 데이터 드라이버(12)(도 1 참조)의 구조, 즉, 신호선 구동회로는 단순화된다.
[제 2회로]
도 4는 제 2회로에 따르는 화소회로(11B)의 회로도이다. 도 4에서, 도 2에서와 같이 동일한 구성요소는 동일한 참조번호로 표시된다. 도 4로부터 알 수 있는 바와 같이, 화소회로(11B)는 그 회로(11B)가 유기-EL 소자(20), 다섯개의 트랜지스터(21~25) 및 두개의 커패시터(26, 27)를 포함하는 점에서 화소회로(11A)와 마찬가지이다. 두개의 회로(11A, 11B) 사이에서 단지 구조적 차이는 회로(11B)에 있어서 제 2커패시터(27)의 접속위치만이다.
이하 각 회로소자의 접속을 자세하게 설명하기로 한다. 제 1트랜지스터(21)의 소스 단자는 신호선(13)과 접속되고, 트랜지스터(21)의 게이트 단자는 제 1스캐닝 선(15A)과 접속된다. 제 1커패시터(26)의 입력단은 제 1트랜지스터(11)의 드레인 단자와 접속된다. 제 2트랜지스터(22)의 게이트 단자는 제 1커패시터(26)의 출력단과 접속되고, 트랜지스터(22)의 소스 단자는, 예를 들면, 정(+) 공급전압이 될 수 있는 전원전압(VCC1)의 제 1전원선(31)과 접속된다.
제 2커패시터(27)의 제 1단은 제 1전원선(31)에 접속되고, 제 2단은 제 1트랜지스터(21)의 드레인 단자에 접속되며, 제 1커패시터(26)의 출력단이다. 제 3트랜지스터(23)의 게이트 단자는 제 2스캐닝 선(15B)에 접속되고, 소스 단자는 제 2트랜지스터(22)의 게이트 단자에 접속되며, 드레인 단자는 제 2트랜지스터(22)의 드레인 단자에 접속된다. 제 4트랜지스터(24)의 게이트 단자는 제 3스캐닝 선(15C)에 접속되고, 소스 단자는 제 2트랜지스터(22)의 드레인 단자에 접속된다.
제 5트랜지스터(25)의 게이트 단자는 제 4스캐닝 선(15D)에 접속되고, 소스 단자는 예를 들면, 정(+) 공급전압이 될 수 있는 전원전압(VCC3)의 제 3전원선(33)에 접속되며, 드레인 단자는 제 1트랜지스터(21)의 드레인 단자에 접속되고, 제 1커패시터(26)의 입력단이다. 유기-EL 소자(20)의 애노드는 제 4트랜지스터(24)의 드레인 단자에 접속되고, 캐소드는 예를 들면, 그라운드 전위가 될 수 있는 전원전압(VCC2)의 제 2전원선(32)에 접속된다.
화소회로(11B)에 있어서 임계전압 보상의 동작과 데이터 기입 및 유지는 기본적으로 화소회로(11A)와 동일하다. 식 (2)와 식 (3)이 화소회로(11A)에서 성립되지만, 다음의 식 (6)과 식 (7)이 화소회로(11B)에서 성립된다.
Vgs = Vth + Vdata ...(6)
Loled ∝ Ioled = k{Vdata}2 ...(7)
식 (6)과 식 (7)로부터 알 수 있는 바와 같이, 유기-EL 소자(20)를 통해 흐르는 전기전류(Ioled)는 트랜지스터의 임계전압(Vth)에 의해 영향받지 않는다. 다시 말해서, 각 화소에서 제 2트랜지스터(22)의 임계전압(Vth)이 보상된다. 더욱이, 데이터의 입력전압진폭(Vdata)이 제 2트랜지스터(22)의 게이트전압진폭이 되고, 그것에 의해 신호선(13)의 진폭이 작아지게 되고 또한 저소비전원을 달성하게 된다.
임계전압 보상 화소회로는 복수의 스캐닝 선을 필요로 한다. 제 1회로의 화소회로(11A)와 제 2회로의 화소회로(11B)에서, 네 개의 스캐닝 선(15A, 15B, 15C, 15D)이 사용된다. 그러나, 제 2스캐닝 선(15B)과 제 4스캐닝 선(15D)은 제 3트랜지스터(23)와 제 5트랜지스터(25)를 임계전압 보상기간 동안만 온 모드로 각각 구동해야한다. 또, 제 3스캐닝 선(15C)은 제 4트랜지스터(24)를 임계전압 보상기간 동안만 오프 모드로 구동해야한다. 따라서, 제 2, 제3, 제 4스캐닝 선(15B, 15C, 15D) 중 두 개 또는 세 개 모두가 함께 결합될 수도 있다.
제 3, 제 4, 제 5트랜지스터(23, 24, 25)의 구동은 각각의 제 2, 제 3, 제 4스캐닝 선(15B, 15C, 15D)에 의해 제어된다. 제 3스캐닝 선(15C)을 적어도 두 개의 스캐닝 선(15B, 15D) 중 하나와 결합할 경우, 제 4트랜지스터(24)의 전도성(conductivity) 타입은 제 3 및 제 5트랜지스터(23, 25)와 반대이어야 한다.
화소회로의 또 다른 예가 설명될 것이다. 아래 예의 각 화소회로를 설명하기 위하여, 제 1커패시터(26)의 입력단에 인접하여 접속된 제 2커패시터(27)를 가지는 제 2회로의 화소회로(11B)의 기본구조가 이용될 것이다. 그렇지않으면, 제 1회로의 화소회로(11A)는 역시 마찬가지로 기본구조로서 이용될 것이다.
[제 3회로]
도 5는 제 3회로에 따른 화소회로(11C)의 회로도이다. 도 5에서, 도 4에서와 같이 동일한 구성요소는 동일한 참조번호로 표시된다. 화소회로(11C)에서, 제 2스캐닝 선(15B)과 제 4스캐닝 선(15D)은 함께 결합되어 공통의 스캐닝 펄스(SCAN2)에 의해 제 3트랜지스터(23)와 제 5트랜지스터(25)를 구동한다.
[제 4회로]
도 6은 제 4회로에 따른 화소회로(11D)의 회로도이다. 도 6에서, 도 4에서와 같이 동일한 구성요소는 동일한 참조번호로 표시된다. 화소회로(11D)에서, 제 2스캐닝 선(15B)과 제 3스캐닝 선(15C)은 함께 결합되어 공통의 스캐닝 펄스(SCAN2)에 의해 제 3트랜지스터(23)와 제 4트랜지스터(24)를 구동한다. 이 경우, 제 3트랜지스터(23)와 제 4트랜지스터(24)는 반대의 전도성 타입을 가진다. 제 4회로에서, N-채널 트랜지스터가 제 3트랜지스터(23)에 이용되고, P-채널 트랜지스터가 제 4트랜지스터(24)에 이용된다.
[제 5회로]
도 7은 제 5회로에 따른 화소회로(11E)의 회로도이다. 도 7에서, 도 4에서와 같이 동일한 구성요소는 동일한 참조번호로 표시된다. 화소회로(11E)에서, 제 3스캐닝 선(15C)과 제 4스캐닝 선(15D)은 함께 결합되어 공통의 스캐닝 펄스(SCAN2)에 의해 제 4트랜지스터(24)와 제 5트랜지스터(25)를 구동한다. 이 경우, 제 4트랜지스터(24)와 제 5트랜지스터(25)는 반대의 전도성 타입을 가진다. 제 5회로에서, P-채널 트랜지스터가 제 4트랜지스터(24)에 이용되고, N-채널 트랜지스터가 제 5트랜지스터(25)에 이용된다.
[제 6회로]
도 8은 제 6회로에 따른 화소회로(11F)의 회로도이다. 도 8에서, 도 4에서와 같이 동일한 구성요소는 동일한 참조번호로 표시된다. 화소회로(11F)에서, 제 2스캐닝 선(15B), 제 3스캐닝 선(15C), 및 제 4스캐닝 선(15D)은 함께 결합되어 공통의 스캐닝 펄스(SCAN2)에 의해 제 3트랜지스터(23), 제 4트랜지스터(24), 및 제 5트랜지스터(25)를 구동한다. 이 경우, 제 3트랜지스터(23)와 제 5트랜지스터(25)는 제 4트랜지스터(24)와 반대의 전도성 타입을 가진다. 제 6회로에서, N-채널 트랜지스터가 제 3 및 제 5트랜지스터(23, 25)에 이용되고, P-채널 트랜지스터가 제 4트랜지스터(24)에 이용된다.
제 3회로 내지 제 6회로에 따른 화소회로(11C 내지 11F)에서 임계전압보상, 데이터 기입, 및 데이터 유지의 동작은, 각각, 제 2회로의 화소회로에서와 같이 기본적으로 동일하다. 따라서, 화소회로(11C 내지 11F)의 임계전압 보상 기능도 화소회로(11B)와 마찬가지 방법으로 이루어진다.
제 2, 제 3, 제 4스캐닝 선(15B, 15C, 15D) 중 두 개 또는 세 개 모두가 화소회로(11C 내지 11F) 각각에서 함께 결합되기 때문에, 스캐닝 선의 수의 감소는 화소회로가 보다 작은 구조를 가지도록 한다. 스캐닝 선의 결합은 또한 스캔 드라이버(14)(도 1 참조)로부터 출력되는 스캐닝 펄스의 수를 줄이고, 또한 예를 들면, 스캔 드라이버(14)의 출력 버퍼의 크기를 줄이도록 해준다. 이것이 스캔 드라이버(14)의 구조 단순화에 기여한다.
제 1회로 내지 제 6회로에 따른 화소회로(11A 내지 11F)에서, 각각, 제 3전원선(33)의 전원전압(VCC3)의 전압치는 제 1전원선(31)의 전원전압(VCC1)과는 다르게 설정되는 것이 요구된다. 그러나, 전압치에서 차이는 특정되지 않는다.
[제 7회로]
도 9는 제 7회로에 따른 화소회로(11G)의 회로도이다. 도 9에서, 도 4에서와 같은 구성요소는 동일한 참조번호로 표시된다. 화소회로(11G)에서, 제 1전원선(31)과 제 3전원선(33)은 함께 결합되어 전원전압(VCC1), 즉 고정전압(V0)을 제 1커패시터(26)에 공급한다. 나머지 구조는 제 2회로의 화소회로(11B)에서와 동일하다. 따라서, 화소회로(11G)의 임계전압 보상 기능은 화소회로(11B)와 마찬가지 방법으로 이루어진다.
제 1전원선(31)과 제 3전원선(33)을 함께 결합함으로써, 화소회로(11B)에서와 같이 마찬가지의 임계전압 보상 기능을 달성할 뿐만 아니라 전원선의 수가 감소되어, 이렇게 하여 보다 작은 구조를 가지는 화소회로가 달성된다. 또, 하나의 전원전압의 감소는 회로의 구조를 단순화시킨다.
제 1전원선(31)과 제 3전원선(33)이 제 2회로의 화소회로(11B)의 기본구조를 이용하는 화소회로(11G)에서 결합된다고는 하지만, 화소회로(11G)는 제 3회로의 화소회로(11C)에서와 같이, 결합된 제 2스캐닝 선(15B)과 제 4스캐닝 선(15D)을 더 가질 수도 있다.
화소회로(11A 내지 11G)의 각각에서, 제 1 내지 제 5트랜지스터(21 내지 25)의 각 소스 단자는 제 1전극에 대응하고 , 제 1내지 제 5트랜지스터(21 내지 25)의 각 드레인 단자는 제 2전극에 대응한다. 제 1내지 제 5트랜지스터(21 내지 25)의 전도성 타입은 각 회로 예로 제한되지 않고, 원하는 대로 반대의 전도성 타입으로 변경될 수도 있다.
다음에, 신호선(13)의 전압을 결정하는 과정을 설명하려고 한다. 도 10은 두 개의 트랜지스터를 가지는 도 12의 종래의 화소회로에 있어서와 도 4에서 제 2회로의 화소회로(11B)에 있어서의 입력 데이터(회색음영)와 전압 사이의 관계를 나타낸다. 전압의 관계는 종래의 화소회로의 신호선(103)과 화소회로(11B)의 신호선 사이에서 이다.
종래의 화소회로에 있어서, 신호선(103)의 전압은 전원전압(VCC1)에 의해 영향을 받는다. 그렇기 때문에, 전원전압(VCC1)이 클 때, 신호선(103)의 전압도 역시 커지는 경향이 있다. 한편, 식 (7)이 제 2회로의 화소회로(11B)에서 성립되므로, 휘도 데이터가 전원전압(VCC3)에 대한 차이에 의해 결정된다. 따라서, 전원전압(VCC3)은 전원전압(VCC1)과는 관계없이 실질적으로 작게 설정될 수 있다.
전원전압(VCC1)에 대하여 전원전압(VCC3)을 극히 작게 설정함으로써, 데이터 드라이버(12)의 전압, 즉, 저소비전력이 이루어질 수 있도록 신호선 구동회로가 감소될 수 있다. 실제의 화소회로에서, 높은 기생용량은 상호접속 간과 트랜지스터에서 존재하기 때문에, 정확한 휘도 데이터의 공급이 어려워진다. 가변가능한 전원전압(VCC3)이 정확한 회색음영 디스플레이의 미세조정에 사용될 수 있다. 이것은 제 3회로 내지 제 6회로의 화소회로(11C 내지 11F)에서 각각 마찬가지로 사용될 수 있다.
상기 실시형태에서, 유기-EL 소자는 각 화소의 표시소자로서 사용되고, 폴리실리콘 박막 트랜지스터는 액티브 소자로서 사용된다. 본 발명이 폴리실리콘 박막 트랜지스터 기판에 형성된 유기-EL 소자를 가지는 액티브-매트릭스 유기-EL 디스플레이의 각 예로 설명되었지만, 본 발명은 액티브-매트릭스 유기-EL 디스플레이에 한정되지 않는다. 따라서 본 발명은 모든 화소용 표시소자를 가지고 각 화소에서 휘도 데이터를 유지할 수 있는 모든 종류의 액티브-매트릭스 표시장치에 적용가능하다.
본 발명은 임계전압보상 화소회로를 사용하는 고 선명도 액티브-매트릭스 표시장치를 제공하여 표시화상의 균일성을 개선하고 1 수평기간의 길이에도 불구하고 임계전압 보상기간의 충분한 길이를 보장할 수 있다.
따라서, 신호선으로부터가 아니고 전원선으로부터 임계전압 보상에 요구되는 고정전압을 공급함으로써, 또 다른 화소에서 신호선으로부터 표시 데이터를 동시에 기입하는 동안 임계전압의 보상이 수행된다. 화소의 어느 한 행에 있어서, 1 수평기간이 데이터 기입 기간으로서 설정될 수 있고 기간의 어느 길이는 데이터 기입 기간에 앞서 임계전압 보상기간으로서 설정될 수 있다. 따라서, 임계전압 보상기간을 위한 충분한 시간은 유지될 수 있다. 이것은 휘도의 균일성을 개선하고 또한 디스플레이의 고 선명도를 달성하기 위해서 각 화소에서 트랜지스터의 임계전압의 불규칙성을 정확히 보상한다.
본 발명은 데이터 전압만을 지속적으로 공급하는 것을 필요로 하는데, 이것은 신호선 구동회로의 구조를 단순화시킨다. 더욱이, 신호선 구동회로의 전원전압은 고정전압이 제거되는 정도까지 감소될 수 있기 때문에, 전체 디스플레이에 대해 저소비전력이 달성될 수 있다.

Claims (12)

  1. 액티브-매트릭스 표시장치는,
    매트릭스로 배열된 화소회로와,
    상기 매트릭스로 배열된 화소회로의 열에 대응하여 상호접속되는 각 신호선과,
    상기 매트릭스로 배열된 화소회로의 행에 대응하여 상호접속되는 제 1스캐닝 선, 제 2스캐닝 선, 제 3스캐닝 선, 제 4스캐닝 선을 포함하며,
    상기 화소회로의 각각은,
    게이트 단자가 상기 제 1스캐닝 선에 접속되고 제 1전극 단자가 상기 신호선의 하나에 접속된 제 1트랜지스터와,
    제 1단이 상기 제 1트랜지스터의 제 2전극 단자에 접속되는 제 1커패시터와,
    제 1단자가 상기 제 1커패시터의 제 1단 또는 제 2단에 접속되는 제 2커패시터와,
    게이트 단자가 상기 제 1커패시터의 제 2단에 접속되고 제 1전극 단자가 제 1전원선에 접속되는 제 2트랜지스터와,
    게이트 단자가 상기 제 2스캐닝 선에 접속되고, 제 1전극 단자는 상기 제 2트랜지스터의 게이트 단자에 접속되며, 제 2전극 단자는 상기 제 2트랜지스터의 제 2전극 단자에 접속되는 제 3트랜지스터와,
    게이트 단자가 상기 제 3스캐닝 선에 접속되고 제 1전극 단자가 상기 제 2트랜지스터의 제 2전극 단자에 접속되는 제 4트랜지스터와,
    게이트 단자가 상기 제 4스캐닝 선에 접속되고, 제 1전극 단자는 제 3전원선에 접속되며, 제 2전극 단자는 상기 제 1트랜지스터의 제 2전극 단자에 접속되는 제 5트랜지스터와,
    상기 제 4트랜지스터의 제 2전극 단자와 제 2전원선 양쪽에 접속된 표시소자를 포함하는 액티브-매트릭스 유기-EL 표시장치.
  2. 제 1항에 있어서,
    상기 제 3트랜지스터와 상기 제 5트랜지스터는 동일한 전도성 타입(conductivity type)을 가지며, 상기 제 2스캐닝 선과 상기 제 4스캐닝 선이 공통선으로서 결합되는 액티브-매트릭스 유기-EL 표시장치.
  3. 제 1항에 있어서,
    상기 제 3트랜지스터와 상기 제 4트랜지스터는 반대의 전도성 타입을 가지며, 상기 제 2스캐닝 선과 상기 제 3스캐닝 선이 공통선으로서 결합되는 액티브-매트릭스 유기-EL 표시장치.
  4. 제 1항에 있어서,
    상기 제 4트랜지스터와 상기 제 5트랜지스터는 반대의 전도성 타입을 가지며, 상기 제 3스캐닝 선과 상기 제 4스캐닝 선이 공통선으로서 결합되는 액티브-매트릭스 유기-EL 표시장치.
  5. 제 1항에 있어서,
    상기 제 3트랜지스터와 상기 제 5트랜지스터는 상기 제 4트랜지스터와는 반대의 전도성 타입을 가지며, 상기 제 2스캐닝 선, 상기 제 3스캐닝 선, 상기 제 4스캐닝 선이 공통선으로서 결합되는 액티브-매트릭스 유기-EL 표시장치.
  6. 제 1항에 있어서,
    상기 제 1전원선과 상기 제 3전원선이 공통선으로서 결합되는 액티브-매트릭스 유기-EL 표시장치.
  7. 제 1항에 있어서,
    상기 제 3전원선의 전원전압이 상기 제 1전원선의 전원전압보다 낮은 액티브-매트릭스 유기-EL 표시장치.
  8. 제 7항에 있어서,
    상기 제 3전원선의 전원전압이 가변가능한 액티브-매트릭스 유기-EL 표시장치.
  9. 제 1항에 있어서,
    상기 제 1트랜지스터 내지 상기 제 5트랜지스터는 폴리실리콘 박막 트랜지스터인 액티브-매트릭스 유기-EL 표시장치.
  10. 제 1항에 있어서,
    상기 표시소자가 제 1전극과 제 2전극 사이에 배치되는 발광층을 가지는 유기층을 포함하는 전자발광성 유기소자인 액티브-매트릭스 유기-EL 표시장치.
  11. 매트릭스로 배열된 화소회로와,
    상기 매트릭스로 배열된 화소회로의 열에 대응하여 상호접속되는 각 신호선과,
    상기 매트릭스로 배열된 화소회로의 행에 대응하여 상호접속되는 제 1스캐닝 선, 제 2스캐닝 선, 제 3스캐닝 선, 제 4스캐닝 선을 포함하며,
    상기 화소회로의 각각은,
    게이트 단자가 상기 제 1스캐닝 선에 접속되고 제 1전극 단자가 상기 신호선의 하나에 접속된 제 1트랜지스터와,
    제 1단이 상기 제 1트랜지스터의 제 2전극 단자에 접속되는 제 1커패시터와,
    제 1단자가 상기 제 1커패시터의 제 1단 또는 제 2단에 접속되는 제 2커패시터와,
    게이트 단자가 상기 제 1커패시터의 제 2단에 접속되고 제 1전극 단자가 제 1전원선에 접속되는 제 2트랜지스터와,
    게이트 단자가 상기 제 2스캐닝 선에 접속되고, 제 1전극 단자는 상기 제 2트랜지스터의 게이트 단자에 접속되며, 제 2전극 단자는 상기 제 2트랜지스터의 제 2전극 단자에 접속되는 제 3트랜지스터와,
    게이트 단자가 상기 제 3스캐닝 선에 접속되고 제 1전극 단자가 상기 제 2트랜지스터의 제 2전극 단자에 접속되는 제 4트랜지스터와,
    게이트 단자가 상기 제 4스캐닝 선에 접속되고, 제 1전극 단자는 제 3전원선에 접속되며, 제 2전극 단자는 상기 제 1트랜지스터의 제 2전극 단자에 접속되는 제 5트랜지스터와,
    상기 제 4트랜지스터의 제 2전극 단자와 제 2전원선 양쪽에 접속된 표시소자를 포함하는 액티브-매트릭스 표시장치를 구동하는 방법이며,
    상기 방법은,
    상기 제 3트랜지스터와 상기 제 5트랜지스터를 턴온(turn on)하면서 상기 제 1트랜지스터와 상기 제 4트랜지스터를 턴오프(turn off)하여 각 화소에서 상기 제 2트랜지스터의 임계전압을 보상하는 단계와,
    상기 제 3트랜지스터와 상기 제 5트랜지스터를 턴오프하면서 상기 제 1트랜지스터를 턴온하여 상기 신호선으로부터 각 화소로 표시 데이터를 기입하는 단계를 포함하는 액티브-매트릭스 유기-EL 표시장치의 구동방법.
  12. 제 11항에 있어서,
    동일 신호선을 따라 접속되고 다른 행에 있는 화소에서 상기 임계전압을 보상하는 기간과 상기 표시 데이터를 기입하는 기간이 동시에 존재하는 액티브-매트릭스 유기-EL 표시장치의 구동방법.
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