JP4947210B2

JP4947210B2 - 画素回路及び表示装置とこれらの駆動方法

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Publication number: JP4947210B2
Application number: JP2010270124A
Authority: JP
Inventors: 淳一山下; 勝秀内野; 哲郎山本; 直史豊村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-12-03
Filing date: 2010-12-03
Publication date: 2012-06-06
Anticipated expiration: 2024-09-17
Also published as: JP2011081408A

Description

本発明は、画素毎に配した発光素子を電流駆動する画素回路に関する。又この画素回路がマトリクス状（行列状）に配列された表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。

画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。

特開２００３−２５５８５６特開２００３−２７１０９５特開２００４−１３３２４０特開２００４−０２９７９１特開２００４−０９３６８２

従来の画素回路は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電位を保持する。ドライブトランジスタは、容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。

ドライブトランジスタは、容量部に保持された入力電位をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電位によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。

ここでドライブトランジスタの動作特性は以下の式で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）²・・・式１

このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート印加電圧を表わしており、画素回路では上述した入力電位である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの入力信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。

しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート印加電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。

閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路は、ある程度画面のユニフォーミティを改善することが可能である。しかしながら、ポリシリコン薄膜トランジスタの特性は、閾電圧ばかりでなく移動度μも素子毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、移動度μがばらつくと、ゲート印加電圧Ｖｇｓが一定であってもドレイン電流Ｉｄｓにばらつきが出てしまう。この結果発光輝度が画素毎に変化する為、画面のユニフォーミティを損なうという課題がある。

上述した従来の技術の課題に鑑み、本発明は閾電圧と移動度の影響を両方同時に補正し、以ってドライブトランジスタが供給するドレイン電流（出力電流）のばらつきを補償可能な画素回路及び表示装置及びこれらの駆動方法を提供することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち本発明は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路において、該出力電流に対する該ドライブトランジスタのキャリア移動度及び閾電圧の影響を両方同時に補正するための補正手段を備えており、前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該補正期間はリセット期間と検出期間に分かれており、前記リセット期間で、該補正手段は該容量部に通電して該容量部が保持していた電位をリセットし、前記検出期間で、該補正手段は該通電を遮断し該ドライブトランジスタに過渡電流が流れている間に、該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含むことを特徴とする。

好ましくは前記補正手段は、該検出期間を該サンプリング期間よりも短い時間幅に設定することで、該出力電流に対するキャリア移動度及び閾電圧の影響を両方同時に補正可能にする。又前記補正手段は、該リセット期間の時間幅が制限されており、該通電によりリセット期間中該ドライブトランジスタを通じて該発光素子に流れる貫通電流を抑制し、以って該貫通電流に起因する該発光素子の異常発光を抑制する。又該容量部に保持された電位のうち、該キャリア移動度の影響を減殺する分による発光素子の発光を防ぐため、黒表示時における映像信号の電位レベルを所定の電源電位よりも高く設定する。

本発明は又、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、該走査線に制御パルスを供給して順次行ごとに画素を走査し、各画素は、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部は、サンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは、該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、前記発光素子は、該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置において、各画素は、該出力電流に対する該ドライブトランジスタのキャリア移動度及び閾電圧の影響を両方同時に補正するための補正手段を備えており、前記補正手段は該ドライブトランジスタ及び容量部に接続しており、該サンプリング期間に先行して設定された補正期間に動作し、該補正期間はリセット期間と検出期間に分かれており、前記リセット期間で、該補正手段は該容量部に通電して該容量部が保持していた電位をリセットし、前記検出期間で、該補正手段は該通電を遮断し該ドライブトランジスタに過渡電流が流れている間に、該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記容量部は該検出した電位差に応じた電位を保持し、該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含み、前記スキャナ部は、少なくともライトスキャナとドライブスキャナと補正用スキャナとを含み、前記ライトスキャナは、該サンプリング期間に該サンプリング用制御パルスを走査線に供給し、前記補正用スキャナは、該補正期間を規定する補正用制御パルスを走査線に供給し、前記ドライブスキャナは、該補正期間内でリセット期間と検出期間を区切るとともに、発光期間とこれ以外の非発光期間を区切るためのドライブ用制御パルスを走査線に供給することを特徴とする。

好ましくは、前記補正用スキャナは第１のクロックに同期して動作し、１水平期間ごと該補正用制御パルスを順次各行の走査線に供給し、前記ドライブスキャナは、第２のクロックに同期して動作し、１水平期間ごと該ドライブ用制御パルスを順次各行の走査線に供給し、前記第２のクロックは、第１のクロックに対して周期が同じで位相が異なっており、以って該補正用制御パルス及び該ドライブ用制御パルスによって規定される該検出期間を該１水平期間よりも短い時間幅に設定することで、該出力電流に対するキャリア移動度及び閾電圧の影響を両方同時に補正可能にする。又前記スキャナ部は、該第１のクロックと第２のクロックの位相差を可変調整可能であり、該検出期間の時間幅を最適に設定し、以って該出力電流に対するキャリア移動度及び閾電圧の影響を両方同時に補正可能にする。又前記補正用スキャナは該補正用制御パルスの時間幅を制限する手段を備えており、これにより該リセット期間の時間幅を短縮化して該通電によりリセット期間中該ドライブトランジスタを通じて該発光素子に流れる貫通電流を抑制し、以って該貫通電流に起因する該発光素子の異常発光を抑制する。また、該容量部に保持された電位のうち、該キャリア移動度の影響を減殺する分による発光素子の発光を防ぐため、前記信号部は、黒表示時における映像信号の電位レベルを所定の電源電位よりも高く設定する。

更に本発明は、制御パルスを供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは所定のサンプリング期間に走査線から供給される制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部はサンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、前記発光素子は該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する画素回路の駆動方法において、該出力電流に対する該ドライブトランジスタのキャリア移動度及び閾電圧の影響を両方同時に補正するための補正手順と保持手順とを含んでおり、前記補正手順は該サンプリング期間に先行して設定された補正期間に行なわれ、該補正期間はリセット期間と検出期間に分かれており、前記リセット期間で、該補正手順は該容量部に通電して該容量部が保持していた電位をリセットし、前記検出期間で、該補正手順は該通電を遮断し該ドライブトランジスタに過渡電流が流れている間に、該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記保持手順は該検出した電位差に応じた電位を該容量部に保持し、以って該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含むことを特徴とする。

加えて本発明は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とからなり、前記信号部は該信号線に映像信号を供給し、前記スキャナ部は該走査線に制御パルスを供給して順次行ごとに画素を走査し、各画素は少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含み、前記サンプリングトランジスタは所定のサンプリング期間に走査線から供給されるサンプリング用制御パルスに応じ導通して信号線から供給された映像信号をサンプリングし、前記容量部はサンプリングされた映像信号に応じた入力電位を保持し、前記ドライブトランジスタは該容量部に保持された入力電位に応じて所定の発光期間に出力電流を供給し、前記発光素子は該ドライブトランジスタから供給された出力電流により該映像信号に応じた輝度で発光する表示装置の駆動方法において、該出力電流に対する該ドライブトランジスタのキャリア移動度及び閾電圧の影響を両方同時に個々の画素で補正するための補正手順と保持手順とを含んでおり、前記補正手順は該サンプリング期間に先行して設定された補正期間に行なわれ、該補正期間はリセット期間と検出期間に分かれており、前記リセット期間で該補正手順は該容量部に通電して該容量部が保持していた電位をリセットし、前記検出期間で該補正手順は該通電を遮断し該ドライブトランジスタに過渡電流が流れている間に、該ドライブトランジスタのソースとゲート間に現れる電位差を検出し、前記保持手順は該検出した電位差に応じた電位を該容量部に保持し、以って該保持した電位は該ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含み、更にライト走査手順とドライブス走査手順と補正走査手順とを含み、前記ライト走査手順は該サンプリング期間に該サンプリング用制御パルスを走査線に供給し、前記補正走査手順は該補正期間を規定する補正用制御パルスを走査線に供給し、前記ドライブ走査手順は該補正期間内でリセット期間と検出期間を区切るとともに発光期間とこれ以外の非発光期間を区切るためのドライブ用制御パルスを走査線に供給することを特徴とする。

本発明によれば、画素回路は出力電流のキャリア移動度及び閾電圧に対する依存性を両方同時に補正している。すなわち、所定の検出期間で、ドライブトランジスタに検出用の過渡電流が流れている間に、ドライブトランジスタのソースとゲート間に現われる電位差を検出し、これを容量部にフィードバックしている。検出期間を従来に比べ短く設定している為、過渡電流が流れている状態で、ソース／ゲート間の電位差を検出できる。この結果、検出した電位差は、ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分に加え、キャリア移動度の影響を減殺する分を含む。従来の様に、検出期間を長めに設定して過渡電流が消滅した状態でソース／ゲート間の電位差を検出すると、これには閾電圧の影響を減殺する分しか含まれない。電流が流れている状態で電位差を検出することで、キャリア移動度に関する情報も獲得することができる。この様に各画素毎閾電圧及び移動度の影響を排除できるので、画素アレイ全体から見ると画素毎の出力電流のばらつきを抑えることができる。特に、グレーから白表示時では出力電流の移動度に対する依存性が高い。本発明では、移動度による出力電流のばらつきを抑制することができるので、グレーから白表示時における画面のユニフォーミティを大幅に改善することができる。本発明は、基本的に従来の画素回路構成を維持しつつ、適切なタイミング制御を行なうことで、閾電圧及び移動度のばらつきを両方補正することができる。従って、画素回路の素子数を増加させることなく、出力電流のばらつきを抑制することが可能である。

又本発明では、ドライブトランジスタに流れる過渡電流を安定して検出する為、検出期間に先立つリセット期間で容量部をリセットしている。このリセット動作により、ドライブトランジスタに瞬間的ではあるが貫通電流が流れ、発光素子が異常発光する。グレーから白表示では目立たないが、黒表示ではこの異常発光が影響し、いわゆる「黒浮き」となって画面のコントラストを損なう。本発明では、このリセット期間の時間幅を極力少なくすることにより貫通電流を抑制し、以って「黒浮き」を防いでいる。

本発明に係る表示装置の元となる基本構成を示すブロック図である。図１に示した表示装置に含まれる画素回路の構成を示す回路図である。図２に示した画素回路の動作説明に供する参考タイミングチャートである。ドライブトランジスタの入力電圧／出力電流特性を示すグラフである。図２に示した画素回路の本発明に従った動作説明に供するタイミングチャートである。図２に示した画素回路の本発明に従った動作説明に供する回路図である。本発明に従ったドライブトランジスタの入力電圧／出力電流特性を示すグラフである。本発明に係る表示装置の実施形態を示すブロック図である。図１に示した表示装置の動作説明に供するタイミングチャートである。図８に示した表示装置の動作説明に供するタイミングチャートである。本発明に係る表示装置の他の実施形態を示すブロック図である。図１１に示した表示装置の動作説明に供するタイミングチャートである。本発明に係る画素回路の他の実施形態を示す回路図である。

以下図面を参照して本発明の実施の形態を詳細に説明する。まず最初に本発明の概念を明らかにする為、図１を参照してアクティブマトリクス表示装置の基本的な構成を説明する。図示する様に、アクティブマトリクス表示装置は主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、本発明はこれに限られるものではない。各画素Ｒ，Ｇ，Ｂは夫々画素回路２で構成されている。信号線ＳＬは水平セレクタ３によって駆動される。水平セレクタ３は信号部を構成し、信号線ＳＬに映像信号を供給する。走査線ＷＳはライトスキャナ４によって走査される。尚、走査線ＷＳと平行に別の走査線ＤＳ及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７はスキャナ部を構成しており、１水平期間毎画素の行を順次走査する。各画素回路２は走査線ＷＳによって選択された時信号線ＳＬから映像信号をサンプリングする。更に走査線ＤＳによって選択された時、サンプリングされた映像信号に応じて画素回路２内に含まれている発光素子を駆動する。加えて画素回路２は走査線ＡＺによって走査された時、あらかじめ決められた補正動作を行なう。

ライトスキャナ４は基本的にはシフトレジスタで構成されており、外部から供給された互いに反対極性のクロック信号ＣＫ，ＣＫＸに応じて動作し、同じく外部から供給されたサンプリング用のスタートパルスＷＳＳＴを１水平期間毎に順次転送し、以って各行の画素の走査線ＷＳに順次サンプリング用の制御パルスを出力する。同様にドライブスキャナ５もシフトレジスタで構成されており、クロック信号ＣＫ，ＣＫＸに応じてドライブ用のスタートパルスＤＳＳＴを１水平期間毎順次転送し、以って画素の各行の走査線ＤＳに、ドライブ用の制御パルスを出力する。同様に補正用スキャナ７もシフトレジスタで構成されており、外部から供給された補正用のスタートパルスＡＺＳＴをクロック信号ＣＫ，ＣＫＸに同期して順次転送し、画素の各行に補正用の制御パルスを出力する。図示する様に、スキャナ部を構成するライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７には共通のクロック信号ＣＫ，ＣＫＸが供給されており、スタートパルスのみ各スキャナの機能に応じてＷＳＳＴ，ＤＳＳＴ，ＡＺＳＴと波形が異なっている。

上述した画素アレイ１は通常ガラスなどの絶縁基板上に形成されており、フラットパネルとなっている。各画素回路２はアモルファスシリコン薄膜トランジスタ（ＴＦＴ）又は低温ポリシリコンＴＦＴで形成されている。アモルファスシリコンＴＦＴの場合、スキャナ部はパネルとは別のＴＡＢなどで構成され、フレキシブルケーブルにてフラットパネルに接続される。低温ポリシリコンＴＦＴの場合、スキャナ部も同じ低温ポリシリコンＴＦＴで形成できるので、フラットパネル上に画素アレイ部とスキャナ部を一体的に形成できる。いずれの場合であっても、上述した様に各スキャナ４，５，７に供給するクロックパルスＣＫ，ＣＫＸは共通として、入力クロック数を削減するのが一般的である。

図２は、図１に示した画素アレイに含まれる画素回路の基本的な構成を示す回路図である。図示する様に、画素回路２は５個の薄膜トランジスタＴｒ１〜Ｔｒ５と２個の容量素子Ｃｓ１，Ｃｓ２と１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ５は全てＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型のポリシリコンＴＦＴを混在させてもよい。あるいは、Ｎチャネル型のアモルファスシリコンＴＦＴで画素回路を構成してもよい。２個の容量素子Ｃｓ１とＣｓ２は両者合わせて画素回路２の容量部を構成している。発光素子ＥＬは例えばアノード及びカソードを備えた２端子型の有機ＥＬ素子からなる。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。

画素回路２の中心となるドライブトランジスタＴｒ２はゲート（Ｇ）がＧ点に接続され、ソース（Ｓ）がＳ点に接続され、ドレイン（Ｄ）がＤ点に接続されている。発光素子ＥＬはアノードがＤ点に接続され、カソードが接地されている。スイッチングトランジスタＴｒ４は電源電位ＶｃｃとＳ点との間に接続されており、発光素子ＥＬのオン／オフを制御する。トランジスタＴｒ４のゲートは走査線ＤＳに接続されている。

一方サンプリングトランジスタＴｒ１は信号線ＳＬとＡ点との間に接続されている。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。Ａ点とＳ点との間に検出トランジスタＴｒ５が接続されている。そのゲートは走査線ＡＺに接続している。又スイッチングトランジスタＴｒ３はＧ点と所定のオフセット電位Ｖｏｆｓとの間に接続されている。そのゲートは走査線ＡＺに接続されている。尚、検出トランジスタＴｒ５とスイッチングトランジスタＴｒ３はＶｔｈキャンセル用の補正手段を構成している。一方の容量素子Ｃｓ１はＡ点とＧ点との間に接続され、他方の容量素子Ｃｓ２は電源電位ＶｃｃとＡ点との間に接続されている。

ドライブトランジスタＴｒ２はソース／ゲート間に印加されるゲート電圧Ｖｇｓに応じてソース／ドレイン間にドレイン電流Ｉｄｓを流し、これで発光素子ＥＬを駆動する。本明細書ではゲート電圧Ｖｇｓを入力電位とし、ドレイン電流Ｉｄｓを出力電流と定義している。信号線ＳＬから供給される映像信号Ｖｓｉｇに応じてゲート電圧Ｖｇｓを設定し、これによりドレイン電流Ｉｄｓを流すことで、映像信号の階調に従って発光素子ＥＬの発光輝度を制御できる。

ドライブトランジスタＴｒ２の閾電圧Ｖｔｈは画素毎に変動する。これをキャンセルする為あらかじめドライブトランジスタＴｒ２の閾電圧Ｖｔｈを検出し、容量素子Ｃｓ１に保持しておく。この後サンプリングトランジスタＴｒ１をオンして容量素子Ｃｓ２に信号電位Ｖｓｉｇを書き込む。この様にして設定されたゲート電位Ｖｇｓにより、ドライブトランジスタＴｒ２を駆動する。

図３は、図２に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って各走査線ＷＳ，ＡＺ及びＤＳに印加される制御パルスの波形を表わしてある。表記を簡略化する為、制御パルスも対応する走査線の符号と同じ符号で表わす。トランジスタは全てＰチャネル型なので、走査線がハイレベルの時オフし、ローレベルの時オンする。そこで表記を簡略化する為、制御パルスがハイレベルからローレベルに立ち下がる場合を「オン」と表わし、ローレベルからハイレベルに立ち上がる場合を「オフ」と呼ぶ。各制御パルスＷＳ，ＡＺ，ＤＳの波形とともに、Ａ点及びＧ点の電位変化も表わしてある。

図示のタイミングチャートではタイミングＴ１〜Ｔ７までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が１回順次走査される。タイミングチャートは、１行分の画素に印加される各制御パルスＷＳ，ＡＺ，ＤＳの波形を表わしてある。

当該フィールドが始まる前のタイミングＴ０で、制御パルスＷＳ及びＡＺはオフであるのに対し、制御パルスＤＳがオンしている。従ってサンプリングトランジスタＴｒ１、検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ３がオフ状態であるのに対し、スイッチングトランジスタＴｒ４のみがオン状態にある。この状態で、Ａ点電位は信号電位Ｖｓｉｇにあり、Ｇ点電位はＶｓｉｇからＶｔｈだけ下がった電位にある。この時Ｓ点はトランジスタＴｒ４がオンしているのでＶｃｃとなっている。従ってトランジスタＴｒ２のソースとゲートとの間にはＶｔｈを超える十分な電圧が印加されており、出力電流Ｉｄｓが発光素子ＥＬに供給されている。従ってタイミングＴ０では発光素子ＥＬは発光状態にある。

この後当該フィールドに入りタイミングＴ１で制御パルスＡＺがオンし、トランジスタＴｒ５及びＴｒ３が導通する。この結果Ａ点とＳ点が直接つながるので、Ａ点電位は電源電位Ｖｃｃに急激に立ち上がる。一方トランジスタＴｒ３がオンする為、Ｇ点電位は所定のオフセット電位Ｖｏｆｓまで急激に立ち下がる。

この直後タイミングＴ２で制御パルスＤＳがオフになり、スイッチングトランジスタＴｒ４が非導通状態となる。これによりＳ点が電源電位Ｖｃｃから切り離され、非発光状態に変わる。タイミングＴ１からタイミングＴ２までの期間Ｔ１−Ｔ２で、Ａ点電位がＶｃｃとなりＧ点電位がＶｏｆｓとなって各容量素子Ｃｓ１，Ｃｓ２の電位がリセットされる。このリセット動作は、次に続く検出動作を安定化する為の準備であって、本明細書では期間Ｔ１−Ｔ２をリセット期間と呼ぶ。

タイミングＴ２で制御パルスＤＳがオフするとＳ点がＶｃｃから切り離されるので、電源からの給電が遮断される一方容量素子Ｃｓ１の放電が始まり過渡電流がトランジスタＴｒ５を通して流れ、Ａ点電位がＶｃｃから低下していく。Ｇ点電位に対してＡ点電位がＶｔｈまで低下した時、過渡電流が流れなくなる。この結果Ａ点とＧ点の電位差がＶｔｈとなり、これが容量素子Ｃｓ１に保持される。

タイミングＴ３で制御パルスＡＺがオフし、トランジスタＴｒ５及びＴｒ３がオフして、容量素子Ｃｓ１のＧ点側がＶｏｆｓから切り離されるとともに、Ａ点側がＳ点から切り離される。タイミングＴ２〜Ｔ３までの期間でＶｔｈを検出し且つＣｓ１に保持するので、本明細書では期間Ｔ２−Ｔ３を特に検出期間と呼ぶ。この検出期間Ｔ２−Ｔ３はドライブトランジスタに流れる過渡電流が０になる様十分な時間幅を取ってある。

以上説明した様に、リセット期間Ｔ１−Ｔ２におけるリセット動作と検出期間Ｔ２−Ｔ３における検出動作とで閾電圧Ｖｔｈの補正動作が行なわれる。そこでリセット期間と検出期間を合わせた期間Ｔ１−Ｔ３を本明細書では補正期間と呼ぶ。図３のタイミングチャートから明らかな様に、補正期間Ｔ１−Ｔ３は制御パルスＡＺによって規定される。一方、補正期間Ｔ１−Ｔ３内でリセット期間Ｔ１−Ｔ２と検出期間Ｔ２−Ｔ３を区分するのが制御パルスＤＳである。制御パルスＤＳは基本的にスイッチングトランジスタＴｒ４のオン／オフを制御するパルスであり、従って非発光期間と発光期間を規定している。

補正期間Ｔ１−Ｔ３が経過した後、タイミングＴ４で制御パルスＷＳがオンし、サンプリングトランジスタＴｒ１が導通する。この結果、信号線ＳＬから供給された映像信号Ｖｓｉｇが容量素子Ｃｓ２にサンプリングされる。これによりＡ点電位はＶｔｈから信号電位Ｖｓｉｇに上昇する。この上昇に連動してＧ点電位も差分Ｖｔｈを維持したまま上昇する。タイミングチャートから明らかな様に、サンプリング後でもＡ点電位とＧ点電位の電位差はＶｔｈに維持されている。この後１水平期間が経過するタイミングＴ５で制御パルスＷＳはオフし、サンプリングトランジスタＴｒ１が非導通状態となる。ＶｓｉｇをサンプリングしてＣｓ２に保持するサンプリング動作は期間Ｔ４−Ｔ５で行なわれる為、これをサンプリング期間と呼ぶ。サンプリング期間Ｔ４−Ｔ５は１水平期間１Ｈに等しい。

この後タイミングＴ６で制御信号ＤＳが再びオンし、スイッチングトランジスタＴｒ４が導通する。この結果ドライブトランジスタＴｒ２はＳ点電位とＧ点電位との差Ｖｇｓに応じてドレイン電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬはこれによりＶｇｓに応じた輝度で発光する。

この後タイミングＴ７に至り当該フィールドが終了するとともに、次のフィールドに移行する。次のフィールドでは最初にリセット期間に入る。

図３のタイミングチャートに基づいて、サンプリング期間Ｔ４−Ｔ５及びその後の発光期間における入力電位Ｖｇｓを求める。入力電位ＶｇｓはＳ点を基準にしたＧ点の電位である。サンプリング期間Ｔ４−Ｔ５の後の発光期間ではトランジスタＴｒ４がオンしている為、Ｓ点電位は電源に接続されＶｃｃとなっている。一方Ａ点電位は前述した様にＶｃｃよりもＶｓｉｇだけ低い。更にＧ点電位はＡ点電位からＶｔｈだけ低い。従ってＳ点電位を基準にしたＧ点電位を表わすＶｇｓはＶｃｃ−（Ｖｓｉｇ−Ｖｔｈ）となる。前述のトランジスタ特性式１のＶｇｓにここで求めたＶｃｃ−（Ｖｓｉｇ−Ｖｔｈ）を代入すると、以下の特性式２が得られる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｃｃ−Ｖｓｉｇ）²・・・式２

上記特性式２では特性式１に含まれていたＶｔｈの項がキャンセルされ、Ｖｃｃ−Ｖｓｉｇで置き換えられている。従って図２に示した画素回路２は、ドライブトランジスタＴｒ２のＶｔｈに依存することなく、Ｖｓｉｇの値に応じた出力電流Ｉｄｓを発光素子ＥＬに供給することができる。従ってドライブトランジスタＴｒ２のＶｔｈが画素毎にばらついていても、画素アレイとしてはそのばらつきを取り除いた出力電流を各画素の発光素子ＥＬに供給することができる。

図４は、特性式２をグラフ化したものであり、縦軸に出力電流Ｉｄｓを取り、横軸に入力電位Ｖｃｃ−Ｖｓｉｇを取ってある。合わせてグラフの傍に特性式２を再掲してある。特性式２から明らかな様に、ドライブトランジスタのＶｔｈの項は消えている。しかしながら移動度μが残されている。この移動度μはＶｔｈと同じくデバイス依存性があり、各画素毎にばらついている。従って、Ｖｔｈをキャンセルしたのみでは出力電流Ｉｄｓのばらつきは完全に抑えることはできない。グラフではμの大きいトランジスタ特性を実線で表わし、μの小さなトランジスタ特性を点線で表わしている。グラフから明らかな様に、特性式の係数μが大きくなる程、特性カーブは急峻になっている。従って入力電位Ｖｃｃ−Ｖｓｉｇ＝Ｖ０で一定であっても、移動度μのばらつきが画素間で生じる為、出力電流Ｉｄｓはμに依存して変動し、画素間で輝度のばらつきが生じてしまう。特にＶｃｃ−Ｖｓｉｇがグレーから白表示の階調にある時移動度μに依存する輝度ばらつきが顕著となり、表示ムラが生じて解決すべき課題である。

図５は、本発明に係る画素回路の動作説明に供するタイミングチャートである。画素回路の構成自体は図２に示した通りであるが、その制御シーケンスを改良してＶｔｈに加えμのばらつきもキャンセル可能な様にしている。図３のタイミングチャートと同様に、図５のタイミングチャートも制御パルスＷＳ，ＡＺ，ＤＳの波形変化とＡ点電位及びＧ点電位の変化を表わしている。理解を容易にする為本発明に係る画素回路のＡ点電位を実線で表わすとともに、これと比較する為図３で説明した画素回路のＡ点電位の変化を点線で表わしてある。

まず最初に点線で示した先の画素回路のＡ点電位の変化を再度説明する。初めにリセット期間Ｔ１−Ｔ２でＧ点にはＶｏｆｓが書き込まれる。又Ａ点電位はソース電位と等しくなりＶｃｃに達する。ここで所定の接地電位Ｖｏｆｓは全てのドライブトランジスタがオンする電圧設定（Ｖｇｓ＞Ｖｔｈ，すなわちＶｃｃ−Ｖｏｆｓ＞Ｖｔｈ）とする。尚リセット期間Ｔ１−Ｔ２では制御パルスＤＳとＡＺが同時にオンしている。

次に検出期間Ｔ２−Ｔ３に進むと、制御パルスＤＳがオフすることでドライブトランジスタＴｒ２への電源供給が遮断され、Ａ点電位は点線で示す様にドライブトランジスタＴｒ２がカットオフするまで放電される。カットオフ後のＡ点電位はＶｏｆｓ＋Ｖｔｈとなり、Ｖｔｈの検出並びに保持が行なわれる。その後制御パルスＡＺがオフし（図３参照）制御パルスＷＳがオンすることで信号電圧Ｖｓｉｇが書き込まれ、Ｇ点電位はＶｓｉｇ−Ｖｔｈとなる。この後発光期間には制御パルスＤＳがオンして、Ｓ点電位はＶｃｃとなる。依ってドライブトランジスタＴｒ２に流れる出力電流Ｉｄｓは前述した特性式２の様になり、Ｖｔｈの項がキャンセルされＶｔｈばらつきによるユニフォーミティの悪化を防ぐことができた。しかしながら、μのばらつきによるユニフォーミティの悪化は防げない。

そこで本発明では図５のタイミングチャートに示す様に、制御パルスＡＺによって規定される補正期間Ｔ１−Ｔ３を大幅に短くすることで、Ｖｔｈ補正と同時に移動度μの補正を行なう様にしている。図５のタイミングチャートから明らかな様に、補正期間Ｔ１−Ｔ３を短縮することで、検出期間Ｔ２−Ｔ３も短くなる。この為ドライブトランジスタＴｒ２はカットオフには到達せず、検出期間Ｔ２−Ｔ３の終了時点におけるＡ点電位は、実線で示す様にＶｏｆｓ＋Ｖｔｈ＋Ｖａとなり、前述したカットオフレベルよりも有限の電圧Ｖａ分だけ高くなる。その後は図３のタイミングチャートと同様にサンプリング期間Ｔ４−Ｔ５を経て発光期間に至り発光素子への発光動作が行なわれる。

図５のタイミングチャートに基づいて、サンプリング期間Ｔ４−Ｔ５及びその後の発光期間における入力電位Ｖｇｓを求める。入力電位ＶｇｓはＳ点を基準にしたＧ点の電位である。サンプリング期間Ｔ４−Ｔ５の後の発光期間ではトランジスタＴｒ４がオンしている為、Ｓ点電位は電源に接続されＶｃｃとなっている。一方Ａ点電位は前述した様にＶｃｃよりもＶｓｉｇだけ低い。更にＧ点電位はＡ点電位からＶｔｈ＋Ｖａだけ低い。従ってＳ点電位を基準にしたＧ点電位を表わすＶｇｓはＶｃｃ−（Ｖｓｉｇ−（Ｖｔｈ＋Ｖａ））となる。前述のトランジスタ特性式１のＶｇｓにここで求めたＶｃｃ−（Ｖｓｉｇ−（Ｖｔｈ＋Ｖａ））を代入すると、以下の特性式３が得られる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｃｃ−Ｖｓｉｇ＋Ｖａ）²・・・式３

前述した特性式２とこの特性式３を比較すれば明らかな様に、Ｖｔｈは同じ様にキャンセルされているが電圧分Ｖａが加わっている。結果的に、特性式３は特性式２に比較しＶａ分が新たに加えられた形となっている。なお、特性式３では移動度補正を行う事でＶａ項により輝度が明るい側にオフセットする。従来発光期間は特性式２に示す出力電流状態であり、黒表示の条件はＩｄｓがゼロとなるＶｓｉｇ＝Ｖｃｃであった。しかしながら、本発明では移動度補正を行う為にＶｔｈ補正期間を短くしており、発光期間の出力電流は特性式３に示すようになる。これにより、従来の黒条件Ｖｓｉｇ＝ＶｃｃではＶａ項分のみ発光してしまう。そこで、本発明においても黒表示を完全に無発光とする為に、黒表示での信号電圧設定をＶｓｉｇ＞Ｖｃｃとする必要がある。

特性式３に追加された項Ｖａは、ちょうど特性式３の係数部にある移動度μの寄与を減殺する方向に作用するので、本発明はＶｔｈに加えμのばらつきも抑制することが可能である。この点につき図６を参照して説明する。図６は検出期間における画素回路２の動作状態を示す回路図である。前述した様に検出期間ではサンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオフしている一方、検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ３がオンしている。トランジスタＴｒ４がオフしている為ドライブトランジスタＴｒ２は電源から切り離されている一方、検出トランジスタＴｒ５がオンしている為ドライブトランジスタＴｒ２のゲートＧとソースＳとが容量素子Ｃｓ１を介して接続されている。この時ドライブトランジスタＴｒ２に流れる過渡電流をＩｒｅｆとする。変化するＳ点の電位をＶｓ、ドライブトランジスタの係数をｋ＝Ｗ／Ｌ・Ｃｏｘとすると、検出期間に流れる過渡電流Ｉｒｅｆは以下の特性式４の様に表わされる。
Ｉｒｅｆ＝（１／２）ｋμ（Ｖｓ−Ｖｏｆｓ−Ｖｔｈ）²・・・式４

尚、Ｓ点電位がＶｓであり、Ｇ点電位がＶｏｆｓとなっている為、式４中Ｖｓ−ＶｏｆｓはＶｇｓを表わしている。

ここで図６のＡ点はＳ点と同電位である為、図５に示した検出期間Ｔ２−Ｔ３におけるＡ点電位はＶｓで表わされる。従って図５のタイミングチャートから明らかな様に、ＶａはＡ点電位ＶｓからＶｏｆｓを引き更にＶｔｈを引いたものである。依ってＶａ＝Ｖｓ−Ｖｏｆｓ−Ｖｔｈとなる。これは式４中のＶｓ−Ｖｏｆｓ−Ｖｔｈと同じなので、この項をそっくりＶａで置き換えることができる。従ってＶａは以下の式５によって表わされる。
Ｖａ＝Ｖｓ−Ｖｏｆｓ−Ｖｔｈ＝（２Ｉｒｅｆ／ｋμ）^1/2・・・式４

ここでＶａを含んだ特性式３に戻り、このＶａに式５を代入すると最終的に以下の特性式６が得られる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ(Ｖｃｃ−Ｖｓｉｇ＋(２Ｉｒｅｆ／ｋμ)^1/2)
²・・・式６

図７は特性式６で表わされるドライブトランジスタの電流／電圧特性を示すグラフである。合わせてグラフの傍に特性式６を再掲してある。グラフは図４と対応させており、縦軸に出力電流Ｉｄｓを取り横軸に入力電位Ｖｃｃ−Ｖｓｉｇを取ってある。実線の特性カーブは移動度μがばらつきの範囲で最大を取る場合であり、点線の特性カーブは移動度がばらつきの範囲内で最小を取る場合である。特性式６で表わされる特性カーブは、電圧項に含まれるＶａ分だけ、横軸の負方向にシフトする。ここでＶａは移動度μを分母に含む為、移動度μが高いとＶａは小さく、移動度が低いとＶａは大きくなり、特性カーブのシフト量が異なる。このシフト量はちょうど移動度μの影響をキャンセルする方向に働く。図７のグラフに示す様に、移動度μの異なるＩ／Ｖ特性カーブはグレー表示領域において交差する。これにより図４に示した特性カーブに比べて、グレーから白表示領域において移動度μのばらつきに起因する出力電流の変動を抑制することができる。輝度にばらつきのないユニフォーミティに優れた有機ＥＬパネルを得ることができる。

以上の説明から明らかな様に閾電圧Ｖｔｈと移動度μの両方を同時に補正する為、過渡電流がドライブトランジスタを流れている間にゲートとソースとの間に現われる電位を検出し且つ保持する必要がある。従って検出期間を適切な範囲で短く設定する必要がある。この為、画素回路の動作タイミングを制御する周辺のスキャナ側に工夫が必要である。この点につき、以下説明する。まず図１に示した参考例であるが、これはスキャナ部に対する入力クロック数を削減する為、ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７でクロックＣＫ，ＣＫＸを共用している。この為、画素回路２のタイミング制御の分解能がクロックＣＫ，ＣＫＸの半周期分より微細にすることは原理上できない。この限界がある為、図１に示した周辺スキャナ部の構成は不適当である。

これに対し、図８に示した本発明の表示装置は、全部のスキャナに共通のクロックＣＫ，ＣＫＸを用いるのではなく、ライトスキャナ４と補正用スキャナ７とで別のクロックを用いている。図示する様に、ライトスキャナ４にはドライブスキャナ５と共通のクロックＣＫ，ＣＫＸが外部から供給される一方、補正用スキャナ７にはＣＫ，ＣＫＸとは別のクロックＡＺＣＫ，ＡＺＣＫＸが供給されている。このクロックＣＫ，ＣＫＸと別のクロックＡＺＣＫ，ＡＺＣＫＸは周期が同じで位相が異なっている。この位相が異なる為画素回路２の制御タイミングをクロックの半周期未満の分解能で微細に制御することが可能である。

図９は、図１に示したスキャナ部の動作説明に供するタイミングチャートである。理解を容易にする為、このタイミングチャートは正論理で書かれており、各パルスの波形はハイレベルでオン、ローレベルでオフを表わしてある。前述した様に補正用スキャナ７にはスタートパルスＡＺＳＴが供給され、ドライブスキャナ５には別のスタートパルスＤＳＳＴが供給される。いずれのスキャナにも共通のクロックＣＫが供給されている。このクロックＣＫの周期は２Ｈに設定されている。補正用スキャナ７はスタートパルスＡＺＳＴをクロックＣＫのエッジでラッチし、順次転送して画素の行毎に補正用制御パルスＡＺを出力する。タイミングチャートでは１番目の行に出力される制御パルスＡＺ１と２番目の行に出力される制御パルスＡＺ２を表わしてある。同様にドライブスキャナ５はスタートパルスＤＳＳＴをクロックＣＫに同期して順次転送し、ドライブ用制御パルスＤＳ１，ＤＳ２・・・を出力する。例えば１番目の行に着目すると、補正期間がＡＺ１のパルス幅で規定される。補正期間に含まれるリセット期間と検出期間は、制御パルスＤＳ１によって区切られる。この結果検出期間の時間幅は最低でも１Ｈ分となる。補正用スキャナ７とドライブスキャナ５で共通のクロックＣＫを使う限り、検出期間の時間幅を１Ｈよりも短く制御することは原理的にできない。

Ｖｔｈとμの情報を両方含んだ有限のＶａを得る為には、検出期間を短く設定する必要がある。各パラメータにもよるが、移動度μのばらつき補正に最適な検出期間は数μｓから２０μｓ程度である。一方でフィールド周波数や画素数にもよるが、一般的に１Ｈ期間の長さは２０μｓ〜５０μｓである。つまり最適な移動度ばらつき補正を行なう為には、ほとんどのパネルにおいて検出期間を１Ｈ未満とする必要がある。この点、図９に示した従来のタイミング制御では困難がある。同位相クロックＣＫを用いた場合検出期間はクロックパルスの整数倍となり、その長さは最短でも１Ｈである。パネルの周波数にもよるが１Ｈ期間は２０μｓ〜４０μｓであり、移動度ばらつきの補正には不十分である。

図１０は、図８に示した本発明に係る表示装置のスキャナ部の動作説明に供するタイミングチャートである。理解を容易にする為図９に示したタイミングチャートと対応する部分には対応する参照符号を用いてある。異なる点は、補正用スキャナ７に入力するクロックＡＺＣＫをドライブスキャナ５に入力するクロックＣＫから異ならせている点である。ＡＺＣＫとＣＫは周波数が同じで位相がαだけ異なる。この位相αを変化させることで、補正用制御パルスＡＺ１とドライブ用制御パルスＤＳ１のオーバーラップ部分を自由に可変させることができる。この結果検出期間を１Ｈ未満に設定することができる様になり、十分な移動度ばらつき補正を実行することができる。但し、検出期間を短縮するとその分リセット期間が長くなる。リセット期間中ドライブトランジスタに貫通電流が流れ、これが発光素子ＥＬに供給される。発光素子ＥＬは貫通電流により異常発光し、画面に黒浮きが現われる。

この点を改善し、リセット期間も短縮化可能な実施形態が、図１１に示す表示装置である。基本的に図１１の実施形態は、図８に示した先の実施形態と同一である。異なる点は、図１１の実施形態が、リセット期間の短縮化を図る為、補正用スキャナ７に制限用の信号ＡＺＥＮＢを入力させている点である。

図１２のタイミングチャートを参照して、図１１に示した表示装置のスキャナ部の動作を説明する。理解を容易にする為、図１０に示した先の実施形態のタイミングチャートと対応する部分には対応する参照符号を用いている。図１１に示した補正用スキャナ７にはスタートパルスＡＺＳＴとクロックパルスＡＺＣＫに加え、制限用のパルスＡＺＥＮＢが供給されている。補正用スキャナ７はスタートパルスＡＺＳＴをクロックＡＺＣＫに同期して順次転送し、シフトレジスタの各段から順次１Ｈ周期で一次制御パルスＡＺ１，ＡＺ２，ＡＺ３・・・を出力する。ＡＺ１とＡＺ２のアンドが取られ二次制御パルスＡＺ１’が形成される。同様にして一次制御パルスＡＺ２及びＡＺ３のアンドを取って、二次制御パルスＡＺ２’が得られる。図示する様に、二次制御信号ＡＺ１’，ＡＺ２’・・・はパルス幅が１Ｈとなっている。更に二次制御パルスＡＺ１’を制限用クロックパルスＡＺＥＮＢでアンド処理し、三次制御信号ＡＺ１”を得ている。同様に二次制御パルスＡＺ２’をＡＺＥＮＢでアンド処理し、次の三次制御パルスＡＺ２”を得ている。タイミングチャートから明らかな様に、三次制御パルスＡＺ１”，ＡＺ２”・・・はパルス幅が１Ｈよりも狭くなっている。この三次制御パルスＡＺ１”，ＡＺ２”・・・が、画素アレイ側の画素の各行に順次１Ｈ周期で供給される。一方ドライブスキャナ５は、スタートパルスＤＳＳＴをクロックＣＫに同期して順次転送し、制御パルスＤＳ１，ＤＳ２・・・を画素アレイ側の画素の各行に１Ｈ周期で供給している。１行目の画素に対するリセット期間はＡＺ１”とＤＳ１のオーバーラップ部分となるが、これはＡＺ１”のパルス幅を１Ｈよりも短く制限したことで、リセット期間が１Ｈよりも短縮化されている。この様にリセット期間を短くすることで黒浮きを抑制することが可能となり、その上で検出期間も短縮し閾電圧の補正と合わせて移動度の補正を行なうことが可能となり、ユニフォーミティの高い表示装置を得ることができる。

図２に示した画素回路は全てのトランジスタがＰチャネル型の薄膜トランジスタで構成されている。本発明はこれに限られるものではなく、Ｎチャネル型のトランジスタを用いることもできる。図１３は、画素回路の他の実施形態を表わしている。理解を容易にする為、図２に示した画素回路と対応する部分には対応する参照符号を用いてある。図示する様に本画素回路２は５個のトランジスタＴｒ１〜Ｔｒ５と２個の容量素子Ｃｓ１，Ｃｓ２と１個の発光素子ＥＬとで構成されている。５個のトランジスタのうち、ドライブトランジスタＴｒ２のみがＰチャネル型であり、残りのサンプリングトランジスタＴｒ１、スイッチングトランジスタＴｒ３、スイッチングトランジスタＴｒ４、検出トランジスタＴｒ５は全てＮチャネル型である。ここで容量素子Ｃｓ１とＣｓ２が容量部を構成している。又検出トランジスタＴｒ５とスイッチングトランジスタＴｒ３が補正手段を構成している。

ドライブトランジスタＴｒ２のソース（Ｓ点）は電源電位Ｖｃｃに接続し、ドレイン（Ｄ点）はスイッチングトランジスタＴｒ４を介して発光素子ＥＬのアノードに接続している。ドライブトランジスタＴｒ２のゲート（Ｇ点）は検出トランジスタＴｒ５を介してＤ点に接続している。

一方サンプリングトランジスタＴｒ１は信号線ＳＬとＡ点との間に接続されている。Ａ点と電源電位Ｖｃｃとの間に容量素子Ｃｓ２が接続されている。又Ａ点とＧ点との間に容量素子Ｃｓ１が接続されている。スイッチングトランジスタＴｒ３はＡ点と所定のオフセット電位Ｖｏｆｓとの間に接続されている。

一方周辺のスキャナ部は、ライトスキャナ４とドライブスキャナ５と補正用スキャナ７とを含んでいる。ライトスキャナ４は走査線ＷＳを介してサンプリングトランジスタＴｒ１をオンオフ制御する。ドライブスキャナ５は走査線ＤＳを介してスイッチングトランジスタＴｒ４をオンオフ制御する。補正用スキャナ７は走査線ＡＺを介して検出トランジスタＴｒ５及びスイッチングトランジスタＴｒ３をオンオフ制御する。これらライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７の制御シーケンスを適切に設定することで、検出時間を短縮化でき、ドライブトランジスタＴｒ２のＶｔｈに加えμも同時に補正できる。

以上説明した様に、本発明に係る表示装置は、基本的に画素アレイ部１とスキャナ部と信号部とで構成されている。画素アレイ部１は、行状に配された走査線ＷＳ，ＤＳ，ＡＺと列状に配された信号線ＳＬと両者が交差する部分に配された行列状の画素回路２とからなる。信号部は水平セレクタ３からなり、信号線ＤＳに映像信号Ｖｓｉｇを供給する。スキャナ部は、各走査線ＷＳ，ＤＳ，ＡＺに制御パルスを供給して順次行毎に画素回路２を走査する。

各画素回路２は、少なくともサンプリングトランジスタＴｒ１と容量部Ｃｓ１，Ｃｓ２とドライブトランジスタＴｒ２と発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給されるサンプリング用制御パルスに応じ導通して信号線ＳＬから供給された映像信号Ｖｓｉｇをサンプリングする。容量部Ｃｓ１，Ｃｓ２は、サンプリングされた映像信号Ｖｓｉｇに応じた入力電位Ｖｇｓを保持する。ドライブトランジスタＴｒ２は、容量部Ｃｓ１，Ｃｓ２に保持された入力電位Ｖｇｓに応じて所定の発光期間に出力電流Ｉｄｓを供給する。この出力電流Ｉｄｓは特性式１で示す様にドライブトランジスタＴｒ２のチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒ２から供給された出力電流Ｉｄｓにより映像信号Ｖｓｉｇに応じた輝度で発光する。

画素回路２は、出力電流Ｉｄｓのキャリア移動度μ及び閾電圧Ｖｔｈに対する依存性を両方同時に補正する為の補正手段を備えている。この補正手段は検出トランジスタＴｒ５とスイッチングトランジスタＴｒ３とで構成されている。尚画素回路２はこの他にトランジスタＴｒ４を有し、発光素子ＥＬの発光期間と非発光期間を切換制御している。この補正手段（Ｔｒ５，Ｔｒ３）は、ドライブトランジスタＴｒ２及び容量部（Ｃｓ１，Ｃｓ２）に接続しており、サンプリング期間Ｔ４−Ｔ５に先行して設定された補正期間Ｔ１−Ｔ３に動作する。補正期間Ｔ１−Ｔ３はリセット期間Ｔ１−Ｔ２と検出期間Ｔ２−Ｔ３とに分かれている。リセット期間Ｔ１−Ｔ２で、補正手段（Ｔｒ５，Ｔｒ３）は容量部（Ｃｓ１，Ｃｓ２）に通電して容量部が保持していた電位を一旦リセットする。続く検出期間Ｔ２−Ｔ３で、補正手段（Ｔｒ５，Ｔｒ３）は通電を遮断し、ドライブトランジスタＴｒ２に過渡電流Ｉｒｅｆが流れている間に、ドライブトランジスタＴｒ２のソース（Ｓ点）とゲート（Ｇ点）間に現われる電位差を検出する。容量部（Ｃｓ１，Ｃｓ２）は検出した電位差に応じた電位Ｖｔｈ＋Ｖａを保持する。保持した電位Ｖｔｈ＋Ｖａは、ドライブトランジスタＴｒ２の出力電流Ｉｄｓに対する閾電圧Ｖｔｈの影響を減殺する分とキャリア移動度μの影響を減殺する分Ｖａの両方を含む。

一方スキャナ部は、少なくともライトスキャナ４とドライブスキャナ５と補正用スキャナ７とを含む。ライトスキャナ４は、サンプリング期間Ｔ４−Ｔ５にサンプリング用制御パルスを走査線ＷＳに供給する。補正用スキャナ７は、補正期間Ｔ１−Ｔ３を規定する補正用制御パルスを走査線ＡＺに供給する。ドライブスキャナ５は、補正期間Ｔ１−Ｔ３内でリセット期間Ｔ１−Ｔ２と検出期間Ｔ２−Ｔ３を区切るとともに、発光期間Ｔ６−Ｔ８とこれ以外の非発光期間Ｔ２−Ｔ６を区切る為のドライブ用制御パルスを走査線ＤＳに供給する。

補正用スキャナ７は、第１のクロックＡＺＣＫに同期して動作し、１水平期間（１Ｈ）毎補正用制御パルスＡＺ１，ＡＺ２・・・を順次各行の走査線ＡＺに供給する。ドライブスキャナ５は、第２のクロックＣＫに同期して動作し、１水平期間（１Ｈ）毎ドライブ用制御パルスＤＳ１，ＤＳ２・・・を順次各行の走査線ＤＳに供給する。ここで第２のクロックＣＫは、第１のクロックＡＺＣＫに対して周期（２Ｈ）が同じで位相αが異なっており、以って補正用制御パルスＡＺ１及びドライブ用制御パルスＤＳ１によって規定される検出期間を１水平期間（１Ｈ）よりも短い時間幅に設定することで、出力電流Ｉｄｓのキャリア移動度μ及び閾電圧Ｖｔｈに対する依存性を両方同時に補正可能にしている。更にスキャナ部は、第１のクロックＡＺＣＫと第２のクロックＣＫの位相差αを可変調整可能であり、検出期間の時間幅を最適に設定し、以って出力電流Ｉｄｓのキャリア移動度μ及び閾電圧Ｖｔｈに対する依存性を両方同時に補正可能にしている。好ましくは、補正用スキャナ７は補正用制御パルスＡＺ１，ＡＺ２・・・の時間幅を制限する手段を備えており、これによりリセット期間の時間幅を短縮して、通電によりリセット期間中ドライブトランジスタＴｒ２を通じて発光素子ＥＬに流れる貫通電流を抑制し、以って貫通電流に起因する発光素子ＥＬの異常発光を抑制している。

１・・・画素アレイ、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・ドライブトランジスタ、Ｔｒ３・・・スイッチングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒ５・・・検出トランジスタ、ＥＬ・・・発光素子、Ｃｓ１・・・容量素子、Ｃｓ２・・・容量素子

Claims

信号線から供給された映像信号を所定のサンプリング期間にサンプリングするサンプリングトランジスタと、
サンプリングトランジスタを介してサンプリングされた映像信号に応じた入力電位を保持する容量部と、
容量部に保持された入力電位に応じて所定の発光期間に出力電流を出力するドライブトランジスタと、
ドライブトランジスタのドレイン側に接続され、ドライブトランジスタから出力された出力電流に基づいて映像信号に応じた輝度で発光する発光素子と、
出力電流に対するドライブトランジスタのキャリア移動度及び閾電圧の影響を同時に補正する補正手段と、
を備えており、
容量部は、ドライブトランジスタのゲートとサンプリングトランジスタとの間に配された第１容量部と、第１容量部と電源線との間に配され、第１容量部と直列に接続され、かつサンプリングトランジスタからサンプリングされた映像信号が保持される第２容量部とから成り、
補正手段は、
ドライブトランジスタの制御電極端と基準電位点との間に配されたリセットトランジスタと、
電源線とドライブトランジスタとの間に配され、ドライブトランジスタへの電源の供給をオン／オフする電源制御トランジスタと、
ドライブトランジスタおよび電源制御トランジスタの間と第１容量部および第２容量部の間とに配された検出トランジスタとを含み、
サンプリング期間に先行して設定されたリセット期間において、リセットトランジスタは、ドライブトランジスタの制御電極端の電位を基準電位にリセットし、
リセット期間およびその後の検出期間において、リセットトランジスタ及び検出トランジスタが導通してその後に導通が遮断されることにより、ドライブトランジスタと電源線との導通が遮断されドライブトランジスタに過渡電流が流れている間にドライブトランジスタの閾電圧を検出して容量部に保持することで、出力電流に対するドライブトランジスタのキャリア移動度および閾電圧の影響を同時に補正する、
画素回路。
サンプリングトランジスタは、１水平期間をサンプリング期間として映像信号をサンプリングする
請求項１記載の画素回路。
容量部が保持した電位は、ドライブトランジスタの出力電流に対する閾電圧の影響を減殺する分とキャリア移動度の影響を減殺する分の両方を含む
請求項１または請求項２に記載の画素回路。
アクティブ期間が１水平期間よりも短く設定された、リセット期間と検出期間との和から成る補正期間を規定するための補正用制御パルスと、補正期間内において発光素子を発光から非発光に切り換えるためのドライブ用制御パルスとが、それぞれ、補正手段に入力され、
補正用制御パルスによってリセットトランジスタと検出トランジスタが制御され、ドライブ用制御パルスによってスイッチングトランジスタが制御され、以って、リセット期間と検出期間との和の補正期間は１水平期間よりも短く設定され、
検出期間は、リセットが解除された後にドライブトランジスタがカットオフに到達するまでの時間幅よりも短い時間幅に設定される
請求項１乃至請求項３の何れか１項に記載の画素回路。
第１のクロックに同期するアクティブ期間が１水平期間であるパルスと、時間幅を制限するための制限用パルスとの論理積をとることにより補正用制御パルスが設定され、
第１のクロックと同一周期である第２のクロックに同期して、発光素子の発光と非発光を制御するドライブ用制御パルスが設定され、
検出期間は、補正用制御パルスのアクティブ期間とドライブ用制御パルスの非発光期間のオーバーラップ部分で規定され、
オーバーラップ部分は、第１のクロックと第２のクロックの位相の調整により設定される
請求項４に記載の画素回路。
検出期間は、第１のクロック及び第２のクロックの半周期未満の分解能で調整可能である
請求項５に記載の画素回路。
補正手段は、リセット期間の時間幅が制限されており、通電によりリセット期間中ドライブトランジスタを通じて発光素子に流れる貫通電流を抑制し、以て、貫通電流に起因する発光素子の異常発光を抑制する
請求項１乃至請求項６の何れか１項に記載の画素回路。
ドライブトランジスタはＰチャネル型のトランジスタから成り、
容量部に保持された電位のうちのキャリア移動度の影響を減殺する分による発光素子の発光を防ぐため、黒表示時における映像信号の電位レベルが、ドライブトランジスタの一端に印加される所定の電源電位よりも高く設定されている
請求項１乃至請求項７の何れか１項に記載の画素回路。
画素回路を備えた表示装置であって、
画素回路は、
信号線から供給された映像信号を所定のサンプリング期間にサンプリングするサンプリングトランジスタと、
サンプリングトランジスタを介してサンプリングされた映像信号に応じた入力電位を保持する容量部と、
容量部に保持された入力電位に応じて所定の発光期間に出力電流を出力するドライブトランジスタと、
ドライブトランジスタのドレイン側に接続され、ドライブトランジスタから出力された出力電流に基づいて映像信号に応じた輝度で発光する発光素子と、
出力電流に対するドライブトランジスタのキャリア移動度及び閾電圧の影響を同時に補正する補正手段と、
を備えており、
容量部は、ドライブトランジスタのゲートとサンプリングトランジスタとの間に配された第１容量部と、第１容量部と電源線との間に配され、第１容量部と直列に接続され、かつサンプリングトランジスタからサンプリングされた映像信号が保持される第２容量部とから成り、
補正手段は、
ドライブトランジスタの制御電極端と基準電位点との間に配されたリセットトランジスタと、
電源線とドライブトランジスタとの間に配され、ドライブトランジスタへの電源の供給をオン／オフする電源制御トランジスタと、
ドライブトランジスタおよび電源制御トランジスタの間と第１容量部および第２容量部の間とに配された検出トランジスタとを含み、
サンプリング期間に先行して設定されたリセット期間において、リセットトランジスタは、ドライブトランジスタの制御電極端の電位を基準電位にリセットし、
リセット期間およびその後の検出期間において、リセットトランジスタ及び検出トランジスタが導通してその後に導通が遮断されることにより、ドライブトランジスタと電源線との導通が遮断されドライブトランジスタに過渡電流が流れている間にドライブトランジスタの閾電圧を検出して容量部に保持することで、出力電流に対するドライブトランジスタのキャリア移動度および閾電圧の影響を同時に補正する、
表示装置。