KR100879814B1 - Ｓｉｃ 디바이스용의 솔더링 가능한 탑 메탈 - Google Patents

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Abstract

기판 상의 적어도 하나의 파워 전극, 상기 파워 전극상에 형성된 솔더링 가능한 콘택, 상기 솔더링 가능한 콘택을 둘러싸지만 상기 솔더링 가능한 콘택으로부터 이격되어 갭을 형성하는 적어도 하나의 페시베이션층을 포함하는 실리콘 카바이드 디바이스가 개시된다.
Figure R1020077009758
솔더, 콘택, 솔더 합금, 페시베이션, 리드프레임

Description

ＳＩＣ 디바이스용의 솔더링 가능한 탑 메탈{SOLDERABLE TOP METAL FOR SIC DEVICE}
관련출원
본 출원은 2004년 10월 21일자로 미국에 가특허출원된 "Solderable Top Metal For SiC Die"(가출원번호 60/620,756)에 근거하며 이의 우선권을 주장하며, 상기 가특허출원의 전체 내용은 참조로서 본 출원에 인용된다.
본 발명은 일반적으로 반도체 디바이스에 관한 것이며, 좀더 상세하게는 실리콘 카바이드(carbide) 디바이스들에 대한 솔더링 가능한 콘택에 관한 것이다.
실리콘 카바이드(Silicon Carbide : SiC)는, 고전력 디바이스들에 대해 적절한 기술이 되어 왔으며, 가령 쇼트키 다이오드, JFET 트랜지스터, MOSFET 트랜지스터와 같은 향상된 디바이스들의 제조에 사용된다. 특히, SiC 디바이스들은, 예를 들면, 와이어 본드들이 디바이스들의 전극들을 디바이스 패키지 리드프레임에 연결할 수 있도록 패키지 될 수 있다. 하지만, SiC 디바이스의 고성능 특징을 전부 이끌어내기 위해서는, 예를 들어 디바이스의 하나 이상의 전극들이 디바이스 패키지 리드프레임에 전기적 및 기계적으로 직접 연결되는 방식 또는, 예를 들면, 디바이스의 하나 이상의 전극들이 클립/스트랩(clips/straps)을 통해 디바이스 패키지 리드프레임에 연결될 수 있게 하는 디바이스 패키지 타입들이 요구되고 있다. 이러한 타입들의 디바이스 패키지들은, 표준 솔더링 가능한 패키지들, 플립(flipped) SiC 패키지들, 클립 부착(clip attach) 패키지들 및 DirectFET® 패키지를 포함할 수도 있다.
특히, SiC 디바이스의 전극들에 직접 연결하는 방식의 이러한 타입들을 형성하기 위해서는, 가령, 솔더 또는 이와 유사한 것과 같은 전도성 접착제가 필요하다. 하지만, SiC 디바이스의 하나 이상의 전극들은, 종종 솔더에 잘 접착되지 않는 알루미늄과 같은 금속으로 이루어진다. 따라서, 이러한 전극들에 솔더-기반의 연결을 형성하기 위해서는, 솔더링 가능한 콘택이 종종 전극의 표면상에 직접 형성되며, 이후에 예를 들어, 패키지 연결이 상기 솔더링 가능한 콘택에 형성된다. 일례로서, 상기 솔더링 가능한 콘택은 은을 포함하는 합금일 수도 있다.
알려진 바와같이, 디바이스의 전극들은 가령, 디바이스 터미네이션(device termination)처럼 절연 페시베이션 층에 의해 디바이스의 다른 표면들로부터 절연될 수도 있다. 특히, 전술한 바와같은 솔더링 가능한 콘택과 관련하여 신뢰성 있는 페시베이션 층을 형성한다는 것은 매우 어려울 수도 있다. 예를 들면, 솔더링 가능한 콘택을 형성하기 위해 필요한 금속 증착 단계, 세정 단계, 및 식각 단계는 페시베이션/터미네이션 층(passivation/termination layer)을 손상시키거나 변형시킬 수도 있다.
또한, 전기장 및 습기에 오랫동안 노출되는 경우, 솔더링 가능한 콘택으로부터의 은 이온들(예를 들면)은, 이동하여(migrate) 수지상 결정(dendrite)을 형성할 수 있다. 이러한 이동은 금속 전자이동(metal electromigration)이라고 지칭된다. 특히, 전극을 디바이스 패키지에 부착시키기 위해서, 솔더링 가능한 콘택의 표면들에 솔더를 적용하는 경우, 예를 들어 상기 솔더는 전형적으로 콘택의 표면을 따라 노출된 은을 용해하게 되며, 솔더 합금을 형성한다. 그 결과, 상기 은이 합금 내에 갇히게 되어, 수지상 결정을 생성하도록 솔더링 가능한 콘택으로부터 이동할 수 없게 된다.
하지만, 디바이스의 페시베이션 층은 예를 들면 전극들의 에지와 종종 중첩한다. 그 결과, 페시베이션 층은 소정의 전극 상에서 솔더링 가능한 콘택과 인접/접촉(abut/contact) 할 수도 있으며 콘택의 외부 표면들의 일부분을 감출 수도 있는바, 솔더링 동안에 이러한 표면들을 따라 은이 도달되는 것을 방지한다. 이러한 은은, 이동하는 이온들의 소스가 될 수도 있으며, 상기 이온들은 페시베이션 층을 넘어서 이동하며 수지상 결정들을 형성할 수도 있다. 시간이 흐르면, 이러한 수지상 결정들은 페시베이션 층에 손상을 입혀 디바이스의 신뢰성을 감소시킬 수 있다. 예를 들어, 상기 수지상 결정들은, 디바이스 전극들 및 디바이스 터미네이션들 사이에 도전성 브리지를 형성할 수도 있다.
따라서, SiC 디바이스의 신뢰성에 영향을 미치지 않는 솔더링 가능한 콘택을 제공하는 것이 바람직하다.
본 발명의 실시예에 따르면 SiC 디바이스는 SiC 기판의 최상면 상에 적어도 하나의 파워 전극을 포함한다. 디바이스는 예를 들면 쇼트키 다이오드일 수도 있다. 상기 디바이스는 또한, 예를 들면 파워 전극의 외부 주변 에지(outer peripheral edge) 위에 놓여있는 반 절연(semi insulating) 페시베이션층을 포함할 수도 있으며, 전극의 외부 주변 에지를 둘러쌀 수도 있다. 쇼트키 다이오드의 경우에, 이러한 페시베이션 층은 또한, 파워 전극을 둘러싸는 터미네이션 영역(termination region) 위로 확장될 수도 있다. 상기 페시베이션 층은 비정질 실리콘층일 수도 있다.
디바이스는 또한 파워 전극의 최상면 상에 증착된 솔더링 가능한 콘택을 포함할 수도 있다. 상기 솔더링 가능한 콘택은 예를 들면 가령, 은을 함유한 트리메탈 스택(trimetal stack)과 같은 은을 함유한 콘택일 수도 있다. 일례로서, 상기 트리메탈 스택은 티타늄/니켈/은 스택이거나 또는 크롬/니켈/은 스택이거나 또는 업계에 공지된 또 다른 통상적인 트리메탈 스택일 수도 있다.
본 발명의 일실시예에 따르면, 상기 솔더링 가능한 콘택은, 이 솔더링 가능한 콘택의 에지/사이드가 비정질 페시베이션층의 직면한/인접한 에지/사이드로부터 소정거리만큼 이격되어 이에 따라 솔더링 가능한 콘택과 페시베이션층 사이에 갭(gap)/틈(opening)이 형성될 수 있게끔 형성된다. 이러한 갭은 바람직하게는 전극의 최상면까지 수직적으로 확장되며, 또한 바람직하게는 솔더링 가능한 콘택의 외부 주변부를 둘러싼다. 따라서, 만일 전극이 예컨대 알루미늄으로 이루어졌다면, 상기 갭은 솔더링 가능한 콘택의 주위에 알루미늄 프레임을 형성한다. 상기 갭은 약 5㎛ 내지 약 80㎛ 정도의 폭으로 형성될 수도 있으며, 바람직하게는 약 10㎛의 폭을 갖게 형성될 수도 있다.
본 발명의 일실시예에 따르면, 예를 들어, 콘택을 디바이스 패키지 리드프레임 또는 클립/스트랩에 연결하기 위하여 솔더링 가능한 콘택에 솔더가 적용될 때에, 상기 갭은 솔더가 리플로우(reflow)되는 경우에, 솔더링 가능한 콘택 영역의 내부로 솔더가 함유되게 하는 것을 돕는다. 따라서, 만일 상기 디바이스가 예를 들면, 둘러싸고 있는 터미네이션 영역을 포함하고 있는 경우에는, 상기 갭은 솔더가 터미네이션 영역으로 확장하는 것을 방지하는데 도움을 준다. 더 나아가, 상기 갭은 또한 솔더링 가능한 콘택의 전체 최상면 및 측면들을 노출시킴으로써, 비정질 실리콘 페시베이션층이 콘택의 표면들을 은폐하지 못하게 할 수 있다. 그 결과, 솔더가 솔더링 가능한 콘택에 적용되어 리플로우되는 경우, 솔더는 솔더링 가능한 콘택의 노출된 전체 외부 표면을 커버할 수 있게 되며, 따라서 이 표면들을 따라서 노출된 은을 용해하여 솔더 합금을 형성할 수 있다. 이와같은 방식으로, 은이 합금 내부에 완전히 갇히게 되며, 따라서 은 이온이 전자이동(electromigration) 하는 효과 및 페시베이션층 위에 수지상 결정들이 형성되는 것을 제한할 수 있다.
본 발명의 다른 실시예에 따르면, 제 2 절연 페시베이션층이 비정질 실리콘 페시베이션층의 최상면 위에 형성되며, 특히 앞서 언급된 갭으로부터 비정질 실리콘 페시베이션층의 외부 종단(end)/에지(edge)까지 확장되는 것이 바람직하다. 본 발명의 또 다른 양상에 따르면, 제 2 페시베이션층은 비정질 실리콘 페시베이션층의 외부 종단(end)/에지(edge)를 넘어서 확장될 수도 있다. 이러한 제 2 페시베이션층은, 거침도가 높은 경우(high roughness) 및 신뢰성이 요구되는 경우에 추가될 수도 있으며, 예컨대 광 이미지화(photo imagable)될 수 있는 폴리이미드(polyimide) 층 또는 PSG(Phosphor Silicate Glass) 산화물 층, 또는 실리콘 질화물 층이 될 수 있다. 본 발명에 따르면, 솔더링 가능한 콘택의 상기 에지/사이드 및 제 2 페시베이션 층의 직면한/인접한 에지/사이드 역시 갭을 더 정의하는 역할을 수행한다.
본 발명의 일실시예에 따르면, 제 2 페시베이션 층은, 이 페시베이션 층의 최상면이상기 갭의 영역에서, 상기 페시베이션 층의 최상면이 솔더링 가능한 콘택의 최상면과 적어도 같은 높이가 되도록 하는 두께를 갖는 것이 바람직하다. 이러한 방식으로, 상기 갭 및 제 2 페시베이션 층의 에지/사이드는, 전술한 바와같이, 솔더가 리플로우되는 경우에 솔더링 가능한 콘택 영역의 내부로 솔더가 함유되게 하는데 더 도움을 줄 수 있다.
본 발명에 따른 반도체 디바이스는, 예를 들면 와이어 본드를 사용하여 패키지되는 유사한 디바이스(즉, 본딩가능한 디바이스)를 형성하기 위해 이용되는 공정단계와 실질적으로 동일한 공정단계를 사용하여 제조될 수 도 있는바, 따라서 본 발명의 디바이스를 제조하는 것은 현재의 SiC 공정단계와 호환가능하다. 예를 들어, 만일 SiC 쇼트키 다이오드를 제조하는 경우, 쇼트키 콘택, 애노드 전극, 디바이스 터미네이션, 및 상기 디바이스 터미네이션 위의 비정질 실리콘 페시베이션층은, 본딩가능한 디바이스를 제조하는데 사용되는 공정단계를 이용하여 형성될 수도 있다. 이후에, 솔더링 가능한 탑(top) 메탈이 디바이스의 최상면 위에 적용되어, 본 발명의 솔더링 가능한 콘택 및 둘러싸고 있는 갭을 형성하도록 식각될 수 있다. 만일, 디바이스의 신뢰성/거침성(roughness)이 문제가 된다면, 이후에 상기 제 2 페시베이션층이 비정질 실리콘 페시베이션층 상에 형성될 수도 있다.
특히, 쇼트키 다이오드와 같은 본 발명에 따른 디바이스는, 예를 들면, 여러가지 형태의 필드 플레이트(field plate), 가드 링들(예를 들면, 단일, 복수 및 플로팅) 및 JTE 터미네이션을 포함하는 여러가지 형태의 터미네이션들을 가질 수도 있다. 또한, 본 발명에 따르면, SiC 디바이스에 대해 약 300V 에서 약 1600V 까지 강건한 터미네이션(robust termination) 및 페시베이션을 안정적으로 제공할 수 있다.
본 발명의 다른 특징들 및 장점들은 첨부된 도면을 참조하여 하기에서 설명될 상세한 설명으로부터 명백해질 것이다.
도1A는 본 발명의 일실시예에 따른 반도체 디바이스의 일부에 대한 단면을 도시한 도면이다.
도1B는 도1A의 반도체 디바이스의 평면도를 도시한 도면으로, 디바이스의 완전한 최상면을 도시한 도면이다.
도1C는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 일부에 대한 단면을 도시한 도면이다.
도2A 및 도2B는, 도1C의 반도체 디바이스의 파워 전극에 패키지 클립을 부착하기 위한 본 발명의 일실시예에 따른 공정단계를 도시한 도면이다.
도3A 내지 도3C는 본 발명의 일실시예에 따라 도1A 및 도1C에 도시된 반도체 디바이스를 제조하는 단계를 도시한 도면이다.
도4A 내지 도4E는 본 발명의 실시예들에 따른 반도체 디바이스의 일부에 대한 단면을 도시한 도면들로서, 이들 도면들에 도시된 디바이스들은 서로 다른 터미네이션을 갖는다.
도1A를 참조하면 본 발명의 바람직한 실시예에 따른 반도체 디바이스(100a)의 일부분에 대한 단면이 도시되어 있다[도1A에 도시된 치수들은 단지 예시적인 목적을 위한 것이며 디바이스(100a)는 치수대로 그려지지 않았음을 유의해야 한다]. 예를 들어, 디바이스(100a)는 단일의 링 필드 플레이트 터미네이션(single ring field plate termination)을 갖고 약 6000V의 차단 전압(blocking voltage)을 갖는 SiC 쇼트키 다이오드이며, 대략 1450 × 1450㎛ 의 다이 사이즈를 갖는 6Å 디바이스일 수도 있다. 이와같은 점에도 불구하고, 해당 기술분야의 당업자라면 본 발명이 SiC 쇼트키 다이오드 및 이러한 치수들에 제한되지 않는다는 것을 인식할 것이다.
도1A에 도시된 바와같이, 디바이스(100a)는 SiC 기판(102)을 포함한다. 일례로서 상기 기판(102)은 다음의 파라미터들을 가질 수도 있지만, 해당 기술분야의 당업자라면 본 발명이 이러한 파라미터들에 제한되지 않는다는 것을 인식할 수 있을 것이다. Cs 벌크 0.019 ohm/cm = 3E18 Tx 350μ; Epi 7μ 도핑농도 9E15 도판트 타입 nitrogen; 그리고 Epi 7 ㎛. 기판(102)의 최상면에서 활성영역(150)을 따라서 쇼트키 배리어 메탈(104)이 존재하는데, 쇼트키 배리어 메탈(104)은 예를 들면 티 타늄으로 이루어졌으며, 기판(102)과 쇼트키 콘택을 형성한다. 일례로서, 디바이스(100a)는 1.01 eV의 티타늄(Ti) 장벽 길이(barrier length)를 가질 수도 있다. 쇼트키 배리어 메탈(104)의 상부에는 콘택 메탈(106)이 형성되어 있다. 이러한 콘택 메탈은 예를 들어, 알루미늄으로 이루어질 수도 있으며, 예를 들어 1 ㎛의 두께를 가질 수도 있다. 콘택 메탈(106)은 디바이스(100a)의 애노드 파워 전극을 형성하며, 확산방지막으로서 작용하는바, 쇼트키 배리어 메탈이 가령, 솔더링 가능한 콘택(110)과 같은 다른 금속들과 상호작용하는 것을 방지한다.
터미네이션 영역(152)은 활성 영역(150)의 주변부를 둘러싸고 있으며, 기판(102)의 최상면을 따라 형성된 필드 산화물 링(108)을 포함하고 있는데, 이러한 산화물 링은 예를 들면, 대락 7000Å의 두께를 가질 수도 있다. 터미네이션 영역(152)은, 기판(102)의 최상면 내에 형성된 P+ 도전성의 가드 링(112)을 더 포함한다. 가드 링(112)은 필드 산화물 링(108)을 따라서 확장되며 쇼트키 배리어 메탈(104)의 일부 아래까지 연장된다. 도1A에 도시된 바와같이, 콘택 메탈 또는 애노드 전극(106)의 일부는 터미네이션 영역(152) 내부로 확장되며, 필드 산화물 링(108)의 최상면중 일부분의 위쪽까지 확장되는바, 이에 의해 필드 플레이트(114)를 형성한다. 반 절연 페시베이션층(116)은 필드 산화물 링(108) 및 필드 플레이트(114)의 노출된 상면 및 측면상에 덮혀있다. 페시베이션층(116)은 또한, 애노드 파워 전극(106)의 외부 주변 에지 상에도 확장되는바, 이러한 방법을 통해 전극의 외부 주변 에지(outer peripheral edge)를 둘러싼다. 페시베이션층(116)은 예를 들 면 대략 1900Å의 두께를 가질 수도 있으며, 예를 들면 비정질 실리콘층일 수도 있다.
캐소드 전극을 구성하는 통상적인 콘택 메탈(120)이 기판의 바닥 표면을 따라 존재한다.
디바이스(100a)는 애노드 전극(106)의 최상면 위에 형성된 솔더링 가능한 콘택(110)을 더 포함하며, 상기 솔더링 가능한 콘택(110)은 예를 들면, 기판(102)의 최상면으로부터 위쪽으로 대략 4.7 ㎛ 정도 확장될수 있다. 이러한 솔더링 가능한 콘택은, 예를 들면, 가령 은을 함유하는 트리메탈 스택과 같은 그러한 은을 함유하는 콘택일 수도 있다. 일례로서, 상기 트리메탈 스택은 티타늄/니켈/은 스택일 수도 있으며, 예를들어, 이들 각각이 약 2000Å, 1000Å, 35000Å의 두께를 가질 수도 있다. 또한, 상기 트리메탈 스택은 크롬/니켈/은 스택일 수도 있거나 또는 업계에 공지된 또 다른 통상적인 트리메탈 스택일 수도 있다.
본 발명의 일실시예에 따르면, 도1A에 도시된 바와같이 솔더링 가능한 콘택(110)은, 이 솔더링 가능한 콘택(110)의 에지/사이드(110a)가 페시베이션층(116)의 직면한/인접한 에지/사이드(116a)로부터 소정거리만큼 이격되도록 형성될 수도 있으며 따라서, 솔더링 가능한 콘택과 페시베이션층 사이에는 갭(gap)/틈(opening)(125)이 형성된다. 갭(125)은, 바람직하게는 애노드 전극(106)의 최상면까지 수직적으로 확장되며, 이에 따라 최상면 및 알루미늄(상기 전극이 알루미늄으로 이루어졌다고 가정하자)을 노출시킨다. 디바이스(100a)의 전체 최상면에 대한 평면도를 도시하고 있는 도1B에 도시된 바와같이, 갭(125)은, 바람직하게는 솔더링 가능한 콘택(110)의 외부 주변 영역을 둘러싸고 있으며, 이에 의해 솔더링 가능한 콘택의 주위에 예를 들면, 알루미늄 프레임을 형성한다(도1B에 도시된 치수들은 단지 예시적인 목적임을 유의하자). 갭(125)은 약 5㎛ 내지 약 80㎛ 정도의 폭으로 형성될 수도 있으며, 바람직하게는 약 10㎛의 폭을 갖게 형성될 수도 있다.
주목할만한 점으로, 디바이스(100a)의 솔더링 가능한 콘택(110)이 솔더에 의해 예를 들면, 클랩/스트랩 또는 디바이스의 패키지의 리드프레임에 부착될 때에, 상기 갭(125)은 솔더가 리플로우(reflow)되는 경우에, 솔더링 가능한 콘택 영역의 내부에 솔더가 포함되어 있도록 도움을 줄 수 있으며, 이에 따라, 상기 솔더가 터미네이션 영역(152) 안으로 확장하는 것을 방지할 수 있다. 더 나아가, 갭(125)은 솔더링 가능한 콘택(110)의 전체 최상면 및 측면들을 노출시키고 있으므로, 이에 따라 페시베이션층(116)이 솔더링 가능한 콘택(110)의 표면들을 은폐시키는 것을 방지할 수 있다. 그 결과, 솔더링 가능한 콘택에 솔더가 적용되고 리플로우되는 경우, 솔더는 솔더링 가능한 콘택의 노출된 전체 외부 표면을 커버할 수 있게 되며, 따라서 이러한 표면들을 따라 노출된 은을 용해하여 솔더 합금을 형성할 수 있다. 이와같은 방식으로, 은이 합금 내부에 완전히 갇히게 되며, 따라서 은 이온의 전자이동(electromigration) 효과 및 페시베이션층 위쪽에 수지상 결정들이 형성되는 것을 제한할 수 있다.
유사한 참조번호들은 유사한 피쳐들을 나타내고 있는 도1C를 참조하면, 본 발명의 일실시예에 따른 반도체 디바이스(100b)의 일부에 대한 단면이 도시되어 있다. 디바이스(100b)는 디바이스(100a)와 유사하며, 페시베이션층(116) 상에 형성된 제 2 절연성 페시베이션층(118)을 더 포함하고 있다. 특히, 페시베이션층(118)은 페시베이션층(116)의 사이드/에지(116a)로부터 전체 길이를 따라서 확장된다. 또한, 도1C에 도시된 바와같이 페시베이션층(118)은 페시베이션층(116)의 종단(116b)을 넘어서 확장될 수도 있으며 예를 들면, 커팅 스트리트(cutting street)(154) 안쪽으로 확장될 수도 있는바, 이는 전체 터미네이션 층을 봉인(seal)하기 위함이다. 페시베이션층(118)은, 거침도가 높은 경우(high roughness) 및 신뢰성이 요구되는 경우에 추가될 수도 있다. 페시베이션층(118)은 예를 들면, 길이에 걸쳐서 실질적으로 대략 3 ㎛의 두께를 가질 수도 있으며, 예를 들면, 광 이미지화(photo imagable)될 수 있는 폴리이미드(polyimide) 층, PSG(Phosphor Silicate Glass) 산화물 층, 또는 실리콘 질화물 층이 될 수도 있는바, 이는 디바이스 어플리케이션 및/또는 디바이스 신뢰성 요구에 의존한다. 도1C에 도시된 본 발명의 일실시예에 따르면, 솔더링 가능한 콘택(110)의 에지/사이드(110a)에 이웃하고 있는 페시베이션층(118)의 에지/사이드(118a)는, 갭(125)을 더 정의하는 역할을 수행할 수 있다.
페시베이션층(118)의 두께 또는 높이는 페시베이션층을 이루는 물질의 페시베이션 품질에 좌우되며, 디바이스의 차단 전압(blocking voltage)에 좌우된다. 하지만, 페시베이션층(118)은, 도1C에 도시된 바와같이 상기 갭(125)의 영역에서, 상기 페시베이션층(118)의 최상면이 솔더링 가능한 콘택(110)의 최상면과 적어도 같은 높이가 되도록 하는 두께를 갖는 것이 바람직하다. 이러한 방법을 통해서, 상기 갭(125) 및 페시베이션층(118)의 에지/사이드(118a)는, 솔더가 리플로우되는 경우에, 솔더링 가능한 콘택 영역의 내부에 솔더가 포함되도록 더 도움을 줄 수 있으 며, 이에 따라 솔더가 터미네이션 영역 안으로 확장하는 것을 방지한다.
일반적으로, 본 발명은 솔더링 가능한 콘택을 필요로 하는 모든 케이스들에 적용가능하다. 예를 들어, 도2A 및 도2B를 참조하면, 본 발명의 일실시예에 따른 디바이스(100b)의 솔더링 가능한 콘택(110)에 고정된 클립/스트랩(130)이 도시되어 있다[클립/스트랩은 디바이스(100a)에도 유사하게 고정됨을 유의해야 한다]. 클립/스트랩(130)은, 애노드 전극(106)을 가령, TO220 클립 부착 패키지와 같은 디바이스 패키지의 리드프레임에 접속할 수도 있다(도1C에는 클립 및 리드프레임 사이의 상호연결이 도시되어 있지 않다는 점을 유의하자). 도2A에 도시된 바와같이, 예를 들면, 솔더 페이스트(132)가 먼저 솔더링 가능한 콘택(110)상에 위치되며, 이후에 클립(130)이 솔더링 가능한 콘택(110)의 표면에 직접적으로 위치된다. 이후, 도2B에 도시된 바와같이, 클립을 솔더링 가능한 콘택에 부착하기 위해 상기 솔더가 리플로우된다. 이러한 도면에 도시된 바와같이 그리고 앞서 논의된 바와같이, 솔더가 리플로우되는 경우, 상기 솔더는 솔더링 가능한 콘택(110)의 모든 외부 노출된 표면을 커버하며, 따라서 이러한 표면을 따라서 노출된 은을 용해하여 솔더 합금(134)을 형성하는 바, 솔더 합금(134)은 수지상 결정의 형성을 방지하느데 도움을 줄 수 있다.
또 다른 일례로서, 탑 사이드(top side) 리드프레임(leadframe)을 구비한 패키지에 있어서, 상기 리드프레임은 도2A에 도시된 것과 유사한 방식으로 솔더링 가능한 콘택 상에 직접 위치될 수도 있으며, 도2B에 도시된 것과 유사한 방식으로 고정될 수도 있다. 또 다른 일례로서, SiC 다이가 기판에 플립-칩 마운트되는 디바이 스 패키지에 있어서, 솔더링 가능한 콘택(110)은 기판의 패드들 상에 직접 위치될 수도 있으며, 솔더링될 수도 있다.
본 발명에 따른 반도체 디바이스는, 예를 들면 와이어 본드를 사용하여 패키지되는 유사한 디바이스(즉, 본딩가능한 디바이스)를 형성하기 위해 이용되는 공정단계와 실질적으로 동일한 공정단계를 사용하여 제조될 수 도 있는바, 따라서 본 발명의 디바이스를 제조하는 것은 현재의 SiC 공정단계와 호환가능하다. 예를 들어, 도3A를 참조하면, 디바이스(100a 및 100b)과 유사하며 일부 제작된 SiC 쇼트키 다이오드가 도시되어 있다. 만일, 다이오드의 본딩가능한 폼이 요구된다고 하면, 캐소스 전극을 형성하는 콘택 메탈(120)을 디바이스의 바닥면에 적용함으로써, 상기 디바이스가 완성된다. 또한, 솔더링 가능한 콘택(110) 및 본 발명에 따른 페시베이션층(118)(선택적임)을 형성하기 위해서, 복수개의 추가 제조 단계들이 수행될 수도 있다.
개괄적인 일례로서, 도3A의 디바이스는 다음의 공정단계를 따라서 제조될 수도 있다. 먼저, 예를 들어, 산화물 기반의 마스크가 SiC 기판(102)의 최상면 상에 형성되며, 상기 마스크는 터미네이션 영역(152)의 일부 및 활성 영역(153)에 따른 개구부를 갖고 있어 기판의 최상면을 노출시킨다. 이후에, 예를 들면 보론 이온주입이 상기 개구부를 통해 기판의 최상면 상에 수행된다. 이후에 예를 들면, 인 이온주입이 기판의 바닥면 쪽에 수행된다. 이후, 기판의 최상면 상의 상기 마스크는 제거되며, 보론 및 인 임플란트가 어닐링된다. 그 결과, P+ 도전성의 가드링(112)이 기판의 최상면 내에 형성되고 기판의 바닥면은 고농도로 도핑되며, 콘택 메 탈(120)이 바닥면 상에 형성될 때 이에 의해 오믹 접촉이 형성된다.
다음으로, 예를 들어 LTO TEOS 층이 기판(102)의 최상면 상에 증착되며, 이후 마스크되고 식각되어 필드 산화물 링(108)을 형성한다. 다음으로, 티타늄과 같은 쇼트키 배리어 메탈층(104) 및 알루미늄과 같은 콘택 메탈층(106)이 디바이스의 최상면 상에 증착되며 이후에 소결(sinter)되어, 활성 영역(150)을 따라서 쇼트키 접촉을 형성한다. 이후, 쇼트키 배리어 메탈층 및 콘택 메탈층은 마스크되며 그후에 터미네이션 영역(152) 및 커팅 스트리트(154)를 따라서 식각되며, 이후에 상기 마스크는 제거되는바, 이에 의해 애노드 전극(106) 및 필드 플레이트(114)가 형성된다.
다음으로, 가령, 비정질 실리콘과 같은 페시베이션층이, 디바이스의 최상면 상부에 적용된다. 상기 비정질 실리콘층은 이후에 활성 영역 및 커팅 스트리트를 따라서 마스크되고 식각되며 다음으로 상기 마스크는 제거된다. 이후에, 비정질 실리콘층은 소결되어, 페시베이션층(116)의 형성을 야기하며 이에 따라 도3A에 도시된 디바이스가 형성된다. 다시한번 설명하자면, 만일, 디바이스의 본딩가능한 폼이 요구된다고 하면, 캐소스 전극을 디바이스의 바닥면에 형성함으로써, 상기 디바이스가 완성된다. 또한, 솔더링 가능한 콘택(110) 및 본 발명에 따른 페시베이션층(118)(선택적임)은, 예를 들어 다음에 설명할 추가적인 공정단계들을 사용하여 형성될 수도 있다.
도3B를 참조하면, 도3A에 도시된 디바이스의 최상면의 상부에 솔더링 가능한 탑 메탈(136)이 적용된다. 다시한번 설명하자면, 이러한 솔더링 가능한 탑 메탈은, 예를 들어, 이들 각각이 약 2000Å, 1000Å, 35000Å의 두께를 갖는 티타늄/니켈/은 스택과 같이 은을 포함하는 트리메탈 스택일 수도 있다. 다음으로, 마스크(도면들에는 도시되지 않음)가, 솔더링 가능한 탑 메탈 상에 예를 들어, 포토리소그래피 공정을 이용하여 형성되며, 이후 상기 탑 메탈은 식각되는바, 터미네이션 영역 및 커팅 스트리트로부터 상기 탑 메탈이 제거되어 솔더링 가능한 콘택(110)이 형성된다. 이러한 식각공정 동안에, 이격된 소정거리에 의해 솔더링 가능한 콘택(110) 및 페시베이션층(116)을 분리시키는 갭(125)이 또한 형성된다. 솔더링 가능한 콘택(110) 상에 남아있는 마스크층은 이후 제거되며, 그 결과 도3C에 도시된 디바이스가 만들어진다. 다시한번 설명하자면, 갭(125)은 애노드 전극(106)의 표면까지 확장되는 것이 바람직하며, 솔더링 가능한 콘택(110)의 주변부를 둘러싸는 것이 바람직하다.
예를 들어, 도1A의 디바이스(100a)를 형성하기 위해서는, 도3C에 도시된 디바이스의 바닥면을 따라 후면(backside) 콘택 메탈(120)이 마지막으로 적용되어, 캐소드 전극을 형성한다.
또한 전술한 바와같이, 디바이스의 신뢰성/거침성(roughness)이 문제가 된다면, 제 2 페시베이션층(118)이 제 1 페시베이션층(116) 상에 형성될 수도 있으며, 예를 들면 도1C의 디바이스(100b)가 만들어진다. 페시베이션층(118)은 예를 들면, 광 이미지화가 가능한 폴리이미드층, PSG 산화물층, 또는 실리콘 질화물층이 될 수도 있다. 페시베이션층(118)이 폴리이미드로 만들어졌다고 가정하면, 페시베이션층(118)은, 도3C에 도시된 디바이스의 표면 상에 폴리이미드를 제 1 증착함으로써 형성된다. 이후, 마스크가 증착된 폴리이미드의 표면 상에 형성되며, 상기 폴리이미드층은, 솔더링 가능한 콘택(100)의 표면으로부터, 갭(125)으로부터, 커팅 스트리트로부터 제거되도록 활성 영역 및 커팅 스트리트를 따라서 식각되는바, 이에 의해 도1C에 도시된 페시베이션층(118)이 형성된다. 페시베이션층(118)은 페시베이션층(116)의 전체 길이만큼 연장할 수도 있으며, 예를 들면 페시베이션층(116)의 종단(116b)을 넘어서 커팅 스트리트 안쪽으로 연장할 수도 있다. 또한, 페시베이션층(118)은, 도1C에 도시된 바와같이 상기 갭(125)의 영역에서, 상기 페시베이션층(118)의 최상면이 솔더링 가능한 콘택(110)의 최상면과 적어도 같은 높이가 되도록 하는 두께를 갖는 것이 바람직하다. 하지만, 이러한 두께가 필수적인 것은 아니며, 상기 두께는 페시베이션 물질 및 디바이스의 차단 전압에 좌우되는 바, 이는 전술한 바와 같다.
디바이스(100b)를 완성하기 위하여, 후면 콘택 메탈(120)이 기판(102)의 바닥 표면을 따라서 적용된다.
지금까지 개시된 바와같이, 솔더링 가능한 콘택의 제조공정 및 본 발명의 제 2 페시베이션층의 제조공정은, 현존하는 SiC 제조공정과 호환가능하다.
해당 기술분야의 당업자라면, 본 발명에 따른 디바이스가, 단일 링 필드 플레이트 터미네이션(single ring field plate termination)을 구비한 쇼트키 다이오드에만 제한되지 않는다는 것을 알 수 있을 것이며, 본 발명에 따른 디바이스는 가령, 상이한 폼들의 필드 플레이트들, 가드 링들(일례로, 단일, 복수, 플로팅)을 구비한 쇼트키 다이오드, 그리고 JTE 터미네이션들에도 적용가능하다는 것을 알 수 있을 것이다. 더 나아가, 본 발명은 600V 디바이스에 제한되지 않으며, 특히 본 발명에 따르면, 약 300V 에서 약 1600V 까지의 SiC 디바이스들에게 내성이 강한 터미네이션 및 페시베이션(robust termination and passivation)을 안정적으로 제공할 수 있다. 예를 들어, 유사한 참조번호들은 유사한 피쳐들을 나타내는 도4A 내지 도4E를 참조하면, 본 발명의 일실시예에 따른 SiC 쇼트키 다이오드들이 도시되어 있는바, 각각의 다이오드는 서로 다른 터미네이션을 갖는다[도4A 내지 도4E에 도시된 치수들은 단지 예시의 목적을 위한 것이며, 디바이스들(400a ~ 400e)은 축척대로 그려지지 않았음을 명심하라]. 디바이스들(100a 및 100b)과 유사하게, 디바이스들(400a ~ 400e) 각각은, 솔더링 가능한 콘택(110) 및 상기 콘택과 인접한 페시베이션층(116 및 118) 사이에 형성된 갭(125)을 갖는다. 비록, 디바이스들(400a ~ 400e)이 페시베이션층(118)을 포함하는 것으로 도시되어 있지만, 이러한 페시베이션층(118)이 필수적인 것이 아니라는 점을 유의해야 한다.
개략적으로, 도4A의 디바이스(400a)는 예를 들어, 디바이스(100b)와 유사하지만, 도4A의 디바이스(400a)는 커팅 스트리트(154)를 따라서 다이 에지를 측면으로 둘러싸고 있는 N+ 확산(140)을 더 포함하고 있다. 도4B, 도4C 및 도4D에 도시된 디바이스들(400b, 400c, 및 400d)은, 예를 들면 다단의(multiple stepped) 필드 산화물 링들(108) 및 P+ 도전성을 갖는 다단의 가드링(112)을 포함한다. 도4E의 디바이스(400e)는 단일의 필드 산화물 링(108) 및 복수개의 가드링들(112a 내지 112d)을 갖는데, 가드링들(112b 내지 112d)은 플로팅 가드링들이다.
해당 기술분야의 당업자라면, 본 발명의 솔더링 가능한 콘택(110), 갭(125), 페시베이션층(118)이 SiC 쇼트키 다이오드에 국한되지 않는다는 점을 알 수 있을 것이며, 또한 MOSFET과 같은 또 다른 SiC 파워 디바이스들에도 적용가능하다는 점을 알 수 있을 것이다. 더 나아가, 본 발명은 수직 도통 및 측면 도통 디바이스 둘 다에도 적용가능하다. 일례로서, 최상면에 2개 이상의 전극을 구비하는 MOSFET 의 경우, 각각의 전극은 본 발명의 솔더링 가능한 콘택(110)을 포함할 수도 있으며, 각각의 솔더링 가능한 콘택은 인접하는 페시베이션층(들)으로부터 갭에 의해 이격되어 있을 수도 있다.
비록, 본 발명이 특정한 실시예와 관련되어 기술되었지만, 다른 많은 변형예들과 수정예들 및 또 다른 사용용도는 해당 기술분야의 당업자에게 명백할 것이다. 그러므로, 본 발명은 상세한 설명의 특정한 개시내용에 의해 제한되는 것이 아니라 첨부된 청구항들에 의해서만 제한되는 것이 바람직하다.

Claims (20)

  1. 최상면을 갖는 실리콘 카바이드 기판과;
    상기 기판의 상기 최상면 위의 적어도 하나의 파워 전극과;
    상기 파워 전극의 외부 주변 에지를 둘러싸며 상기 기판의 상기 최상면 위에 있는 페시베이션층과; 그리고
    상기 파워 전극의 최상면의 일부에 배치된 솔더링 가능한 콘택을 포함하여 이루어지며,
    상기 솔더링 가능한 콘택은, 상기 솔더링 가능한 콘택 및 상기 페시베이션층의 인접하는 측면들이 갭을 형성하도록 상기 페시베이션층으로부터 소정거리 이격되며, 상기 갭은 상기 파워 전극의 최상면까지 확장되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 솔더링 가능한 콘택의 최상면 및 측면들은, 솔더 연결(solder connection)에 대해 전부 노출되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 솔더링 가능한 콘택은 은을 포함하는 콘택이며, 솔더링 이후에, 상기 솔더링 가능한 콘택의 전체 최상면 및 측면들은 솔더 합금으로 완전히 변환되는 것 을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 갭은 5㎛ 내지 80㎛ 의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 솔더링 가능한 콘택은 은을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 솔더링 가능한 콘택은, 솔더링 가능한 트리메탈이며, 상기 트리메탈의 최상부는 은으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 페시베이션층은 비정질 실리콘층인 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 페시베이션층은 제 1 페시베이션층이며, 상기 디바이스는 상기 제 1 페 시베이션층 위에 형성된 제 2 페시베이션층을 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 2 페시베이션층은, 상기 제 2 페시베이션층의 측면이 상기 솔더링 가능한 콘택의 측면과 이웃하도록 확장되며, 이에 의해 상기 갭을 더 정의하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 솔더링 가능한 콘택의 측면은 상기 기판의 최상면 위로 제 1 높이까지 확장되고, 상기 제 2 페시베이션층의 측면은 상기 기판의 최상면 위로 제 2 높이까지 확장되며, 상기 제 2 높이는 상기 제 1 높이와 동일하거나 또는 상기 제 1 높이보다 더 높은 것을 특징으로 하는 반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 제 2 페시베이션층은 광 이미지화 될 수 있는(photo imagable) 폴리이미드층, PSG 산화물층, 및 실리콘 질화물층 중 어느 하나인 것을 특징으로 하는 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 디바이스는 쇼트키 다이오드이며, 상기 적어도 하나의 파워 전극은 애노드 전극인 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서,
    적어도 하나의 가드 링을 포함하는 터미네이션 영역을 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 디바이스는 300V 내지 1600V 의 차단 전압을 지원(support)하도록 된 것을 특징으로 하는 반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 솔더링 가능한 콘택에 전기적으로 연결되는 도전성 클립 또는 리드프레임을 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스.
  16. 최상면을 갖는 실리콘 카바이드 기판과;
    상기 기판의 상기 최상면 위의 적어도 하나의 파워 전극과;
    상기 파워 전극의 외부 주변 에지를 둘러싸며 상기 기판의 상기 최상면 위에 있는 제 1 페시베이션층과;
    상기 파워 전극의 외부 주변 에지를 둘러싸며 상기 제 1 페시베이션층 위에 있는 제 2 페시베이션층과; 그리고
    상기 파워 전극의 최상면의 일부에 배치된 솔더링 가능한 콘택을 포함하여 이루어지며,
    상기 솔더링 가능한 콘택은, 상기 솔더링 가능한 콘택과 상기 제 1 및 제 2 페시베이션층 사이에 갭을 형성하도록 상기 제 1 및 제 2 페시베이션층으로부터 소정거리 이격되는 것을 특징으로 하는 반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 갭은 5㎛ 내지 80㎛ 의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
  18. 제 16 항에 있어서,
    상기 제 1 페시베이션층은 비정질 실리콘층이며, 상기 제 2 페시베이션층은 광 이미지화 될 수 있는(photo imagable) 폴리이미드층, PSG 산화물층, 및 실리콘 질화물층 중 어느 하나인 것을 특징으로 하는 반도체 디바이스.
  19. 제 16 항에 있어서,
    상기 솔더링 가능한 콘택 및 상기 제 2 페시베이션층의 인접한 측면들은 상기 갭의 일부를 형성하며, 상기 인접한 측면들은 상기 기판의 최상면 위로 동일한 높이로 확장되는 것을 특징으로 하는 반도체 디바이스.
  20. 제 16 항에 있어서,
    상기 솔더링 가능한 콘택의 최상면 및 측면들은, 솔더 연결(solder connection)에 대해 전부 노출되며, 상기 솔더링 가능한 콘택은 은을 포함하는 콘택이며, 솔더링 이후에, 상기 솔더링 가능한 콘택의 전체 최상면 및 측면들은 솔더 합금으로 완전히 변환되는 것을 특징으로 하는 반도체 디바이스.
KR1020077009758A 2004-10-21 2005-10-21 Ｓｉｃ 디바이스용의 솔더링 가능한 탑 메탈 KR100879814B1 (ko)

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