JP2021044584A - 半導体装置 - Google Patents

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Abstract

【課題】ＬＳＩやＣＰＵやメモリに用いるトランジスタのリーク電流及び寄生容量を低減することを課題の一とする。【解決手段】酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル領域が形成される薄膜トランジスタを用い、ＬＳＩやＣＰＵやメモリなどの半導体集積回路を作製する。水素濃度が十分に低減されて高純度化された酸化物半導体層を用いる薄膜トランジスタは、リーク電流による消費電力の少ない半導体装置を実現できる。【選択図】図１

Description

薄膜トランジスタ（以下、ＴＦＴという）で構成された集積回路を有する半導体装置お
よびその作製方法に関する。例えば、半導体集積回路を部品として搭載した電子機器に関
する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路、電子部品、および電子機器は全て半導体装置
である。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリとして用いられている。
ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及び
メモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント
配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、データの送受信が可能な半導体装置の開発が進められており、このような半導体装
置は、無線タグ、ＲＦＩＤタグなどと呼ばれる。実用化されているものは、アンテナと半
導体基板を用いて形成された半導体回路（ＩＣチップ）とを有しているものが多い。
また、薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が公知であ
るが、その他の材料として酸化物半導体が注目されている。酸化物半導体の材料としては
、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。そして、電子キャリア濃度が
１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）なるもので形成された薄膜ト
ランジスタが開示されている（特許文献１乃至３）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
電子機器は、動作時の消費電力だけでなく、スタンバイ時の消費電力も重要視されている
。特に携帯型の電気機器は、バッテリーを電源としており、限られた電力量での使用可能
時間が制限される。また、車載の電気機器は、スタンバイ時のリーク電流が大きいと、バ
ッテリーの寿命の低下を招く恐れがあり、また電気自動車においては、車載の電気機器の
リーク電流に起因して一定の充電量あたりの走行距離が短縮してしまう。
消費電力を低減するためには、動作時の消費電力だけでなくスタンバイ時のリーク電流を
低減することが効果的である。個々のトランジスタのリーク電流は大きなものではないが
、ＬＳＩは数百万のトランジスタが設けられており、それらのリーク電流を足しあわせる
と、決して小さなものにはならない。このようなリーク電流は待機時の半導体装置の消費
電力を増加させるもとになっている。リーク電流の要因は種々存在するが、スタンバイ時
のリーク電流を低減することができれば、電気機器で使用される駆動回路などの省電力化
を図ることができる。
そこで、ＬＳＩやＣＰＵやメモリに用いるトランジスタのリーク電流を低減することを課
題の一とする。
また、寄生容量を小さくすることも動作時の消費電力を低減する上で有効であり、寄生容
量を小さくして消費電力の低減を図ることも課題の一とする。
また、ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いるトランジスタのチャネル長
Ｌを短くすることによって回路の動作速度を高速化し、さらには消費電力の低減を図るこ
とも課題の一とする。
酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的
に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導
体でチャネル領域が形成される薄膜トランジスタを用い、ＬＳＩやＣＰＵやメモリなどの
半導体集積回路を作製する。
酸化物半導体に含まれる水素若しくはＯＨ基などの不純物を除去し、具体的には酸化物半
導体に含まれる水素濃度が５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３
以下、より好ましくは５×１０１７／ｃｍ３以下として、水素濃度が十分に低減されて高
純度化された酸化物半導体層を用いることにより薄膜トランジスタのオフ電流を下げる。
なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う。
ゲート電圧Ｖｇが正の領域では、ドレイン電流Ｉｄが十分大きく、ゲート電圧Ｖｇが０以
下では、ドレイン電流Ｉｄは０であることが望ましく、水素濃度が十分に低減されて高純
度化された酸化物半導体層を用いる薄膜トランジスタは、ドレイン電圧Ｖｄが＋１Ｖまた
は＋１０Ｖの場合、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲においてオフ電流値を１
×１０−１３［Ａ］未満とすることができる。
水素濃度が十分に低減されて高純度化された酸化物半導体層を用いる薄膜トランジスタは
、リーク電流による消費電力の少ない半導体装置を実現できる。
また、水素濃度が十分に低減されて高純度化された酸化物半導体層を用いる薄膜トランジ
スタは、ガラス基板上に形成することができ、ガラス基板上にＬＳＩやＣＰＵやメモリを
形成することができる。大面積のガラス基板を用いることにより、製造コストを低減する
ことができる。また、ガラス基板に限定されず、シリコン基板上に水素濃度が十分に低減
された酸化物半導体層を用いる薄膜トランジスタを形成することもでき、熱伝導性の高い
シリコン基板を半導体回路の放熱のために用いると好適である。また、ガラス基板ではな
くフレキシブル基板、例えばプラスチックフィルム上にも水素濃度が十分に低減された酸
化物半導体層を用いる薄膜トランジスタを形成することができ、フレキシブルな無線タグ
を作製することができる。
本明細書で開示する発明の構成の一つは、絶縁表面上に二次イオン質量分析法で検出され
る水素濃度が５×１０１９／ｃｍ３以下であり、キャリア濃度が５×１０１４／ｃｍ３以
下である酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸
化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層と、ゲート絶縁層上
にゲート電極層とを有する薄膜トランジスタを複数有する半導体集積回路を備えた半導体
装置である。
上記構成は、上記課題の少なくとも一つを解決する。
また、酸化物半導体層の下方に導電層を形成してもよく、他の発明の構成の一つは、絶縁
表面上に導電層と、導電層上に絶縁層と、絶縁層上に二次イオン質量分析法で検出される
水素濃度が５×１０１９／ｃｍ３以下であり、キャリア濃度が５×１０１４／ｃｍ３以下
である酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化
物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層と、ゲート絶縁層上に
ゲート電極層とを有する薄膜トランジスタを複数有し、導電層は、前記絶縁層を介して前
記酸化物半導体層と重なることを特徴とする半導体装置である。
また、上記各構成において、寄生容量を低減するため、さらにソース電極層またはドレイ
ン電極層上に接する絶縁層を有し、ソース電極層またはドレイン電極層は、ゲート絶縁層
及び絶縁層を介してゲート電極層の一部と重なる。ソース電極層またはドレイン電極層上
に接する絶縁層を設けることによってゲート電極層とソース電極層との間、またはゲート
電極層とドレイン電極層との間の寄生容量を小さくすることができる。
また、配線交差部において、寄生容量を低減するため、ゲート配線層とソース配線層との
間には、ゲート絶縁層及び絶縁層を積層する構成としている。ゲート配線層とソース配線
層との間の間隔を広くすることにより、寄生容量による消費電力を低減し、配線間の短絡
防止も可能となる。
また、水素濃度が十分に低減された酸化物半導体層を用いた薄膜トランジスタを複数組み
合わせてＥＤＭＯＳ回路を形成することもでき、その構成は、絶縁表面上に第１の酸化物
半導体層を有する第１の薄膜トランジスタと、第２の酸化物半導体層を有する第２の薄膜
トランジスタとを有するＥＤＭＯＳ回路を有し、第１の酸化物半導体層及び第２の酸化物
半導体層は、二次イオン質量分析法で検出される水素濃度が５×１０１９／ｃｍ３以下で
あり、キャリア濃度が５×１０１４／ｃｍ３以下である。
また、水素濃度が十分に低減された酸化物半導体層を用いて抵抗、コンデンサ、インダク
タなども同一基板上に形成することができる。例えば、抵抗は、水素濃度が十分に低減さ
れた酸化物半導体層を上下の電極層で挟むことで形成することができる。上記各構成にお
いて、さらに同一基板上に抵抗体である酸化物半導体層が、第１の導電層と、前記第１の
導電層と重なる第２の導電層との間に設けられる。
また、ＬＳＩやＣＰＵやメモリの他に、電源回路、送受信回路、又は音声処理回路のアン
プ、表示部の駆動回路、コントローラ、又は音声処理回路のコンバータなどを水素濃度が
十分に低減された酸化物半導体層を用いる薄膜トランジスタを用いて構成することもでき
る。
また、複数の半導体集積回路を一つのパッケージに搭載し半導体装置の集積を高めたもの
、所謂ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）としてもよい。
また、回路基板に半導体集積回路を実装する場合には、フェイスアップ形態であってもよ
いし、フリップチップ形態（フェイスダウン形態）としてもよい。
水素濃度が十分に低減された酸化物半導体層を用いる薄膜トランジスタは、リーク電流を
極めて小さくすることができ、その薄膜トランジスタを半導体集積回路に用いることで消
費電力の少ない半導体装置を実現できる。
本発明の一態様を示す断面図である。 本発明の一態様を示す等価回路図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す上面図及び断面図である。 本発明の一態様を示すブロック図。 ブロック図を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 本発明の一態様を示す等価回路図である。 酸化物半導体を用いたＭＯＳトランジスタのソース−ドレイン間のバンド構造を示す図。 図１２においてドレイン側に正の電圧が印加された状態を示す図。 酸化物半導体を用いたＭＯＳトランジスタのＭＯＳ構造のエネルギーバンド図であり、（Ａ）ゲート電圧を正とした場合、（Ｂ）ゲート電圧を負とした場合を示す図。 シリコンＭＯＳトランジスタのソース−ドレイン間のバンド構造を示す比較図。 本発明の一態様を示す等価回路図である。 本発明の一態様を示す等価回路図である。 電子機器の一例を示す図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
（実施の形態１）
本実施の形態では、半導体集積回路の断面構造の一例について説明する。
本実施の形態では、半導体集積回路及び半導体集積回路の作製方法の一形態を、図１、図
２、図３、及び図４を用いて説明する。
図１（Ａ）、図１（Ｂ）に半導体集積回路の断面構造の一例を示す。図１（Ｂ）に示す薄
膜トランジスタ４４０は、トップゲート構造の薄膜トランジスタの一つである。
薄膜トランジスタ４４０は、絶縁表面を有する基板４３０上に、第１の絶縁層４４７ａ、
第２の絶縁層４４３、第３の絶縁層４４７ｂ、酸化物半導体層４４２、第１のソース電極
層４４５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、第２のドレ
イン電極層４４８ｂ、ゲート絶縁層４４４、及びゲート電極層４４１を含む。
ゲート電極層４４１と重なる酸化物半導体層４４２の一部がチャネル形成領域であり、酸
化物半導体層４４２上で隣り合う第１のソース電極層４４５ａの下端部と第１のドレイン
電極層４４５ｂの下端部との間隔幅でチャネル長Ｌ１が決定される。
また、薄膜トランジスタ４４０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
また、薄膜トランジスタ４４０と同一基板上に寄生容量を低減した薄膜トランジスタ４７
０も同一工程で形成することができる。
以下、図１（Ａ）を用い、基板４３０上に薄膜トランジスタ４４０及び薄膜トランジスタ
４７０を作製する工程を説明する。
絶縁表面を有する基板４３０に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませること
で、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラ
ス基板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラス基板などを用いることができる。
また、表面に絶縁層を有する半導体基板や、プラスチック基板等も適宜用いることができ
る。
まず、絶縁表面を有する基板４３０上に導電膜を形成した後、第１のフォトリソグラフィ
工程により電極層４７９ａ、４７９ｂ、４７９ｃを形成する。電極層４７９ａ、４７９ｂ
、４７９ｃは、の材料は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、
または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いるこ
とができる。本実施の形態では、電極層４７９ａ、４７９ｂ、４７９ｃは窒化タングステ
ン層と、タングステン層の積層構造とする。
次いで、電極層４７９ａ、４７９ｂ、４７９ｃを覆う第１の絶縁層４４７ａを形成する。
第１の絶縁層４４７ａは、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化珪素層、窒
化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成する。
次いで、第１の絶縁層４４７ａ上にスペーサ絶縁層を成膜した後、第２のフォトリソグラ
フィ工程により選択的に除去して第２の絶縁層４４３を形成する。スペーサ絶縁層は、プ
ラズマＣＶＤ法又はスパッタ法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又
は窒化酸化珪素層を単層で又は積層して形成する。スペーサ絶縁層の膜厚は、５００ｎｍ
以上２μｍ以下とする。また、同一工程で、スペーサ絶縁層となる第５の絶縁層４７３を
電極層４７９ｃと重なる位置に形成する。こうして、部分的に厚い積層領域と薄い単層領
域を形成する。寄生容量を低減するため、厚い膜厚とする領域にはスペーサ絶縁層である
第４の絶縁層と第１の絶縁層を積層する構成とし、保持容量などを形成するため、薄い膜
厚とする領域には、第１の絶縁層を設ける構成とする。
次いで、第１の絶縁層４４７ａ、第２の絶縁層４４３、第５の絶縁層４７３を覆う第３の
絶縁層４４７ｂを形成する。酸化物半導体層と接する第３の絶縁層４４７ｂは、酸化シリ
コン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウムなどの
酸化物絶縁層を用いると好ましい。第３の絶縁層４４７ｂの形成方法としては、プラズマ
ＣＶＤ法又はスパッタリング法等を用いることができるが、第３の絶縁層４４７ｂ中に水
素が多量に含まれないようにするためには、スパッタリング法で第３の絶縁層４４７ｂを
成膜することが好ましい。
本実施の形態では、第３の絶縁層４４７ｂとして、スパッタリング法により酸化シリコン
層を形成する。基板４３０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含
むスパッタガスを導入しシリコンのターゲットを用いて、基板４３０に第３の絶縁層４４
７ｂとして、酸化シリコン層を成膜する。また基板４３０は室温でもよいし、加熱されて
いてもよい。
例えば、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間
との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及
びアルゴン（酸素流量２５ｓｃｃｍ、アルゴン流量２５ｓｃｃｍ）雰囲気下でＲＦスパッ
タリング法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、石英（好
ましくは合成石英）に代えてシリコンターゲットを酸化シリコン層を成膜するためのター
ゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴ
ンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ第３の絶縁層４４７ｂを成膜するこ
とが好ましい。第３の絶縁層４４７ｂに水素、水酸基又は水分が含まれないようにするた
めである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した第３の絶縁層
４４７ｂに含まれる不純物の濃度を低減できる。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流
電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパ
ッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、Ｄ
Ｃスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、第３の絶縁層４４７ｂは積層構造でもよく、例えば、基板４３０側から窒化シリコ
ン層、窒化酸化シリコン層、又は窒化アルミニウム層などの窒化物絶縁層と、上記酸化物
絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
第３の絶縁層４４７ｂとして窒化シリコン層と酸化シリコン層とを積層する場合、窒化シ
リコン層と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成
膜することができる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシ
リコンターゲットを用いて窒化シリコン層を形成し、次にスパッタガスを酸素を含むスパ
ッタガスに切り替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化
シリコン層と酸化シリコン層とを大気に曝露せずに連続して形成することができるため、
窒化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。
次いで、第３の絶縁層４４７ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を
形成する。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で第３の絶縁層４４７ｂが形成さ
れた基板４３０を予備加熱し、基板４３０に吸着した水素、水分などの不純物を脱離し排
気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい
。なお、この予備加熱の処理は省略することもできる。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、第３の絶縁層４４７ｂの表面に付着しているゴ
ミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アル
ゴン雰囲気下で基板側に高周波電源を用いて電圧を印加して基板近傍にプラズマを形成し
て表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素など
を用いてもよい。
酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−
Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用い
る。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用タ
ーゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び
酸素混合雰囲気下においてスパッタリング法により形成することができる。また、スパッ
タリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用い
て成膜を行ってもよい。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成
分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲット
の他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比
として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いることが
できる。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる
。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％
以上９９．９％以下である。充填率の高い酸化物半導体成膜用ターゲットを用いることに
より、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲット
として基板４３０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、
ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて
排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好
ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半
導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱
してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を６０ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ
、アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）
電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき
、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎ
ｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じ
て適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第３のフォトリソグラフィ工程により島状の酸化物半導体層４
４２、４７２に加工する（図１（Ａ）参照。）。また、島状の酸化物半導体層４４２、４
７２を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマ
スクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減
できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層４４２、４７２に加工する
。
本実施の形態では、酸化物半導体層４４２、４７２に、第１の加熱処理を行う。第１の加
熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満
とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に
対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることな
く、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加
熱処理によって酸化物半導体層４４２、４７２の脱水化または脱水素化を行うことができ
る。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体膜となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上
２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場
合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
ただし、成膜時に水素や水分が十分低減され、高純度化された酸化物半導体層を得ること
ができれば、第１の加熱処理は特に行わなくともよい。成膜時に水素や水分が十分低減さ
れ、高純度化された酸化物半導体層を得る場合は、減圧状態に保持された処理室内に基板
を保持し、基板を室温以上４００℃未満の温度に加熱する。そして、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲット
に用いて基板上に酸化物半導体層を成膜する。クライオポンプを用いて排気した成膜室は
、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子
を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる
不純物の濃度を低減できる。クライオポンプにより処理室内に残留する水分を除去しなが
らスパッタ成膜を行うことで、酸化物半導体層を成膜する際の基板温度は室温から４００
℃未満とすることができる。
次いで、第４のフォトリソグラフィ工程により第３の絶縁層４４７ｂ上にレジストマスク
を形成し、選択的にエッチングを行って電極層４７９ａに達する開口を形成する。
次いで、第３の絶縁層４４７ｂ及び酸化物半導体層４４２、４７２上に、導電膜を形成す
る。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、
Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分
とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マ
グネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択され
た材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造として
もよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン
膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さら
にその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）
、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオ
ジム（Ｎｄ）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜
、合金膜、もしくは窒化膜を用いてもよい。本実施の形態では、導電膜としてチタン膜（
膜厚１０ｎｍ以上１００ｎｍ以下）とアルミニウム膜（膜厚２０ｎｍ以上５００ｎｍ以下
）の積層膜を形成する。
次いで、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリ
コン層、酸化窒化シリコン層、または窒化酸化シリコン層を単層又は積層して導電膜上に
膜厚２００ｎｍ以上２０００ｎｍ以下の絶縁膜を形成する。
次いで、第５のフォトリソグラフィ工程により絶縁膜上にレジストマスクを形成し、選択
的にエッチングを行って第４の絶縁層４４６、第１のソース電極層４４５ａ、第２のソー
ス電極層４４８ａ、第１のドレイン電極層４４５ｂ、第２のドレイン電極層４４８ｂを形
成した後、レジストマスクを除去する。また、第４の絶縁層４４６は、後に形成されるゲ
ート電極層との寄生容量を低減するために設けられている。なお、形成されたソース電極
層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が
向上するため好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層４４２、４７２が除去されて、その下
の第３の絶縁層４４７ｂが露出しないようにそれぞれの材料及びエッチング条件を適宜調
節する。
本実施の形態では、第１のソース電極層４４５ａ及び第１のドレイン電極層４４５ｂとし
てＴｉ膜を用いて、第２のソース電極層４４８ａ及び第２のドレイン電極層４４８ｂには
アルミニウム膜を用いて、酸化物半導体層４４２にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用
いて、エッチャントとしてアンモニア過水（アンモニア水、水、過酸化水素水の混合液）
を用いる。
なお、第５のフォトリソグラフィ工程では、酸化物半導体層４４２は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、第１のソース電
極層４４５ａ及び第１のドレイン電極層４４５ｂを形成するためのレジストマスクをイン
クジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォト
マスクを使用しないため、製造コストを低減できる。
第５のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層４４２上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタ４４
０のチャネル長Ｌ１が決定される。なお、チャネル長Ｌ１＝２５ｎｍ未満の露光を行う場
合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ
ｖｉｏｌｅｔ）を用いて第５のフォトリソグラフィ工程でのレジストマスク形成時の露光
を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成され
る薄膜トランジスタ４４０のチャネル長Ｌ１を１０ｎｍ以上１０００ｎｍ以下とすること
も可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低
消費電力化も図ることができる。
次いで、第４の絶縁層４４６、酸化物半導体層４４２、４７２、第１のソース電極層４４
５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、及び第２のドレイ
ン電極層４４８ｂ上にゲート絶縁層４４４を形成する。
ゲート絶縁層４４４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４４４中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４４４を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は
、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４４４は、第２のソース電極層４４８ａ及び第２のドレイン電極層４４８ｂ
側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第
１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ
＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタリング法
により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層
して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態では、圧力０．４Ｐａ
、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ、アルゴン流量２５
ｓｃｃｍ）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形
成する。
次いで、第６のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４４４及び第４の絶縁層４４６の一部を除去して、薄膜トラン
ジスタ４７０のソース電極層又はドレイン電極層に達する開口を形成する。
次に、ゲート絶縁層４４４、及び開口上に導電膜を成膜した後、第７のフォトリソグラフ
ィ工程によりゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂを形成する。なお
、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂの材料は、モリブデン、
チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム
等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成する
ことができる。
例えば、ゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂの２層の積層構造とし
ては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモ
リブデン層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタルを積
層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好まし
い。３層の積層構造としては、タングステン層または窒化タングステンと、アルミニウム
とシリコンの合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを
積層した積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層
を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその
例に挙げることができる。
本実施の形態ではゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂとしてスパッ
タリング法により膜厚１５０ｎｍのタングステン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
薄膜トランジスタ４４０、４７０上に保護絶縁層や平坦化絶縁層を形成してから行っても
よい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くり
かえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行っ
てもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４４
２、４７２を有する薄膜トランジスタ４４０、４７０を形成することができる（図１（Ｂ
）参照。）。
第５の絶縁層４７３により電極層４７９ｃとの寄生容量が低減された薄膜トランジスタ４
７０は、第３のソース電極層４７５ａ、第４のソース電極層４７８ａ、第３のドレイン電
極層４７５ｂ、及び第４のドレイン電極層４７８ｂを有している。なお、第５の絶縁層４
７３と重なる電極層４７９ｃは、ゲート信号線であり、第４のドレイン電極層４７８ｂと
の配線交差部の構成を示している。また、第３のソース電極層４７５ａは、電極層４７９
ａと電気的に接続している。また、第４のソース電極層４７８ａは、配線層４７４ａと電
気的に接続している。また、薄膜トランジスタ４７０のチャネル長Ｌ２は、薄膜トランジ
スタ４４０のチャネル長Ｌ１よりも長く、オフ電流値が小さい薄膜トランジスタである。
また、薄膜トランジスタ４４０、４７０上に保護絶縁層や、平坦化のための平坦化絶縁層
を設けてもよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化
シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成す
ることができる。
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド
、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他
に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶
縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、
スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印
刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフ
コーター等を用いることができる。
また、薄膜トランジスタ４７０の酸化物半導体層４７２の下方に設けられている電極層４
７９ｂはバックゲートとして機能させることができる。バックゲートの電位は、固定電位
、例えば０Ｖや、接地電位とすることができ、実施者が適宜決定すればよい。また、酸化
物半導体層の上下にゲート電極を設けることによって、薄膜トランジスタの信頼性を調べ
るためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後に
おける薄膜トランジスタのしきい値電圧の変化量を低減することができる。即ち、酸化物
半導体層の上下にゲート電極を設けることによって、信頼性を向上することができる。
また、電極層４７９ｂに加えるゲート電圧を制御することによって、しきい値電圧を制御
することができる。また、しきい値電圧を正としてエンハンスメント型トランジスタとし
て機能させることができる。また、しきい値電圧を負としてデプレッション型トランジス
タとして機能させることもできる。
例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせ
てインバータ回路（以下、ＥＤＭＯＳ回路という）を構成し、駆動回路に用いることがで
きる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論
理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。また、スイッチ部またはバッファ
部は、オン電流を多く流すことができる薄膜トランジスタを用いることが好ましく、デプ
レッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有する薄膜トラ
ンジスタを用いる。
大幅に工程数を増やすことなく、同一基板上に異なる構造の薄膜トランジスタを作製する
こともできる。例えば、高速駆動させる集積回路には、酸化物半導体層の上下にゲート電
極を有する薄膜トランジスタを用いてＥＤＭＯＳ回路を構成し、酸化物半導体層の上にゲ
ート電極を有する薄膜トランジスタを他の領域に形成することもできる。
なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジス
タと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
また、薄膜トランジスタ４７０及び薄膜トランジスタ４４０は、ゲート絶縁層４４４と第
１の絶縁層４４７ａとの両方に窒化シリコン膜を用いると、酸化物半導体層４４２、４７
２の上下を窒化シリコン膜で挟むことができ、水素や水分が侵入することを効果的にブロ
ックすることができる。このような構成とすることで、酸化物半導体層４４２、４７２に
含まれる水や水素を究極にまで濃度を低くし、再び侵入しないようにすることができる。
（実施の形態２）
実施の形態１では、配線交差部を有する薄膜トランジスタ４７０と、酸化物半導体層４４
２の上方にのみゲート電極層４４１を有する薄膜トランジスタ４４０とを説明したが、以
下に２つのｎチャネル型の薄膜トランジスタを用いて集積回路のインバータ回路を構成す
る例を説明する。なお、実施の形態１と薄膜トランジスタの作製工程はほとんど同一であ
るため、異なる点のみを詳細に説明することとする。
また、集積回路は、インバータ回路、容量、抵抗などを用いて構成するため、インバータ
回路に加えて、同一基板上に容量と、２種類の抵抗を形成する工程も説明する。
また、２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハ
ンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成するＥ
ＤＭＯＳ回路と、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路
という）がある。
本実施の形態では、ＥＤＭＯＳ回路の例を示す。ＥＤＭＯＳ回路の等価回路を図２に示す
。また、インバータ回路の断面構造を図３に示す。
図３に示す回路接続は、図２に相当し、第１の薄膜トランジスタ４８０をエンハンスメン
ト型のｎチャネル型トランジスタとし、第２の薄膜トランジスタ４９０をデプレッション
型のｎチャネル型トランジスタとする例である。
図３において、基板４３０上には電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７
９ｈを有する。電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７９ｈは実施の形態
１の電極層４７９ａ、４７９ｂ、４７９ｃと同じ工程、同じ材料で形成することができる
。
電極層４７９ｄに電圧を印加し、しきい値電圧を正としてエンハンスメント型トランジス
タとして機能させる。また、電極層４７９ｅにも電圧を印加し、しきい値電圧を負として
デプレッション型のトランジスタとして機能させる。
また、電極層４７９ｆは容量を形成する一方の電極である。また、電極層４７９ｇは第１
の抵抗と接続する一方の電極である。また、電極層４７９ｈは第２の抵抗と接続する一方
の電極である。
また、電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７９ｈを覆う第１の絶縁層４
８７ａ、第３の絶縁層４８７ｂが形成される。なお、図示しないが、寄生容量を小さくし
たい領域には実施の形態１に示すようにスペーサ絶縁層となる第２の絶縁層を設ける。ま
た、容量部においては、電極層４７９ｆと重なる第１の絶縁層４８７ａ、及び電極層４７
９ｆと重なる第３の絶縁層４８７ｂが誘電体となる。
本実施の形態では、実施の形態１と異なり、第２の酸化物半導体層４８２ｂの膜厚が第１
の酸化物半導体層４８２ａよりも厚い構成となっている。厚くするために２回の成膜と２
回のパターニングを行う。また、膜厚を厚くすることでデプレッション型のトランジスタ
として機能させることができ、特に電極層４７９ｅにしきい値電圧を負とするための電圧
を印加しなくともよいため、電極層４７９ｅを省略することもできる。
また、第１の酸化物半導体層４８２ａと同じ膜厚で形成される第３の酸化物半導体層４３
２ｂは、第１の抵抗体として機能する。電極層４７９ｈと重なる第１の絶縁層４８７ａ、
及び第３の絶縁層４８７ｂには開口が形成され、その開口を介して第３の酸化物半導体層
４３２ｂと電極層４７９ｈとは電気的に接続される。また、第２の酸化物半導体層４８２
ｂと同じ膜厚で形成される第４の酸化物半導体層４３２ａは、第２の抵抗体として機能し
、第１の抵抗体とは抵抗値が異なる。また、電極層４７９ｇと重なる第１の絶縁層４８７
ａ、及び第３の絶縁層４８７ｂには開口が形成され、その開口を介して第４の酸化物半導
体層４３２ａと電極層４７９ｇとは電気的に接続される。
薄膜トランジスタ４８０は、第１のゲート電極層４８１と、ゲート絶縁層４９２を介して
第１のゲート電極層４８１と重なる酸化物半導体層４８２ａとを有し、酸化物半導体層４
８２ａの一部と接する第１のソース電極層４８５ｂは、第１配線４８４ｂと電気的に接続
する。第１配線４８４ｂは、負の電圧ＶＤＬが印加される電源線（負電源線）である。こ
の電源線は、接地電位の電源線（接地電源線）としてもよい。
また、実施の形態１の第１のソース電極層４４５ａと同じ材料で第１のソース電極層４８
５ｂが形成され、その上に接して形成される第２のソース電極層４８８ｂも実施の形態１
の第２のソース電極層４４８ａと同じ材料で形成される。実施の形態１では絶縁層を形成
した後、絶縁膜と同じマスクでパターニングする例を示したが、本実施の形態では、導電
層をパターニングした後、絶縁膜を成膜する工程としている。そして選択的に絶縁膜を除
去して絶縁層４８６を形成し、絶縁層４８６をマスクとして導電層を選択的にエッチング
して、第１のソース電極層４８５ｂ、第２のソース電極層４８８ｂ、第１のドレイン電極
層４８５ａ、第２のドレイン電極層４８８ａを形成する。絶縁層４８６は、後に形成され
る第２のゲート電極層４９１と第４のドレイン電極層４９８ｂとの間に形成される寄生容
量を低減するために設けられている。
また、容量部においては、第１のソース電極層４８５ｂと同じ工程であり同じ材料で第１
の容量電極層４３３が形成され、第２のソース電極層４８８ｂと同じ工程であり同じ材料
で第２の容量電極層４３４が形成される。第１の容量電極層４３３及び第２の容量電極層
４３４は、電極層４７９ｆと重なる。
また、第１のソース電極層４８５ｂと同じ工程であり同じ材料で第１の電極層４７７が第
１の抵抗体である第３の酸化物半導体層４３２ｂ上に接して形成される。また、第２のソ
ース電極層４８８ｂと同じ工程であり同じ材料で第２の電極層４３８が第１の電極層４７
７上に接して形成される。
また、第２の薄膜トランジスタ４９０は、第２配線として機能する第２のゲート電極層４
９１と、ゲート絶縁層４９２を介して第２のゲート電極層４９１と重なる第２の酸化物半
導体層４８２ｂとを有し、第３配線４８４ａは、正の電圧ＶＤＨが印加される電源線（正
電源線）である。
また、第２の酸化物半導体層４８２ｂに一部接して重なる第３のソース電極層４９５ａ、
第４のソース電極層４９８ａを有する。また、第２の酸化物半導体層４８２ｂに一部接し
て重なる第３のドレイン電極層４９５ｂ、第４のドレイン電極層４９８ｂを有する。なお
、第１のソース電極層４８５ｂと同じ工程であり同じ材料で第３のソース電極層４９５ａ
、及び第３のドレイン電極層４９５ｂが形成される。また、第２のソース電極層４８８ｂ
と同じ工程であり同じ材料で第４のソース電極層４９８ａ、及び第４のドレイン電極層４
９８ｂが形成される。
また、絶縁層４８６には第２のドレイン電極層４８８ａに達する開口が設けられ、第２の
ドレイン電極層４８８ａは、第２配線として機能する第２のゲート電極層４９１と電気的
に接続して、第１の薄膜トランジスタ４８０と第２の薄膜トランジスタ４９０を接続し、
ＥＤＭＯＳ回路を構成する。
また、電極層４７９ｆと重なる領域のゲート絶縁層４９２に開口を有し、第２の容量電極
層４３４と接続する第４配線４３１は容量配線として機能する。
また、第５配線４３５は、電極層４７９ｇと重なる領域のゲート絶縁層４９２に開口を有
し、第２の抵抗体として機能する第４の酸化物半導体層４３２ａと接する。
本実施の形態では、同一基板上に、ＥＤＭＯＳ回路と、容量部と、第１の抵抗体と、第２
の抵抗体とを形成する例を示したが特に限定されず、実施の形態１の薄膜トランジスタも
同一基板上に形成することができる。
また、本実施の形態で同一基板上に形成することのできる配線の端子部の断面構造を図４
に示す。図４（Ａ）は図４（Ｂ）中のＣ１−Ｃ２線に沿った断面図に相当する。
図４（Ａ）において、絶縁層４８６とゲート絶縁層４９２の積層上に形成される導電層４
３７は、入力端子として機能する接続用の端子電極である。また、図４（Ａ）において、
端子部では、電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７９ｈと同じ材料で形
成される電極層４７９ｉが、第１のソース電極層４８５ｂと電気的に接続される第１の端
子電極層４３９の下方に第１の絶縁層４８７ａ、及び第３の絶縁層４８７ｂを介して重な
る。電極層４７９ｉは第１の端子電極層４３９とは電気的に接続しておらず、電極層４７
９ｉを第１の端子電極層４３９と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなど
に設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することが
できる。また、第１の端子電極層４３９は、その上に第２の端子電極層４８９が設けられ
、さらに絶縁層４８６及びゲート絶縁層４９２を介して導電層４３７と電気的に接続して
いる。
また、第１の端子電極層４３９は、第１のソース電極層４８５ｂと同じ材料、同じ工程で
形成することができる。第２の端子電極層４８９は、第２のソース電極層４８８ｂと同じ
材料、同じ工程で形成することができる。また、導電層４３７は、第１のゲート電極層４
８１と同じ材料、同じ工程で形成することができる。
本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態２に示すＥＤＭＯＳ回路を用いてＣＰＵ（中央演算処理回
路）を作製する例を示す。
ＣＰＵのブロック図の一例を図５に示す。図５に示されるＣＰＵ１００１は、タイミング
コントロール回路１００２、命令解析デコーダー１００３、レジスタアレイ１００４、ア
ドレスロジックバッファ回路１００５、データバスインターフェイス１００６、ＡＬＵ１
００７、命令レジスタ１００８などより構成されている。
これらの回路は、実施の形態１または実施の形態２に示した薄膜トランジスタ、インバー
タ回路、抵抗、容量などを用いて作製する。実施の形態１または実施の形態２に示す薄膜
トランジスタは、水素濃度が十分に低減された酸化物半導体層を用いており、薄膜トラン
ジスタのオフ電流を極めて小さい値とすることができ、ＣＰＵ１００１の少なくとも一部
を水素濃度が十分に低減された酸化物半導体層を有する薄膜トランジスタで構成すること
によって低消費電力を実現できる。
ここで、それぞれの回路について簡単に説明する。タイミングコントロール回路１００２
は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。
また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与え
る。命令解析デコーダー１００３は外部の命令を内部用の命令に変換する役割を持つ。レ
ジスタアレイ１００４はデータを一時的に保管する揮発性メモリである。アドレスロジッ
クバッファ回路１００５は外部メモリのアドレスを指定する回路である。データバスイン
ターフェイス１００６は、外部のメモリまたはプリンタなどの機器にデータを出し入れす
る回路である。ＡＬＵ１００７は演算を行う回路である。命令レジスタ１００８は命令を
一時的に記憶しておく回路である。このような回路の組み合わせによってＣＰＵは構成さ
れている。
ＣＰＵ１００１の少なくとも一部に実施の形態１または実施の形態２に示した薄膜トラン
ジスタを用いてスタンバイ時のリーク電流を低減し、電気機器で使用される駆動回路など
の省電力化を図ることができる。
本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明す
る。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図
面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形
態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＲＦタグ、無線タグ、電子タグまたは
無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図８（Ａ）を参照して説明す
る。図８（Ａ）に示す半導体装置は、アンテナ（オンチップアンテナとも記す）が設けら
れた半導体集積回路チップ４００と、アンテナ４０５（ブースターアンテナとも記す）が
設けられた支持基板４０６とを含んでいる。半導体集積回路チップ４００は、支持基板４
０６及びアンテナ４０５上に形成された絶縁層４１０（図８（Ｃ））上に設けられている
。絶縁層４１０により支持基板４０６及びアンテナ４０５上に半導体集積回路チップ４０
０を固定することができる。
なお、半導体集積回路チップ４００表面には、静電気放電による静電気破壊（回路の誤動
作や半導体素子の損傷）を防止するために導電性遮蔽体が設けられており、導電性遮蔽体
の抵抗が高く、アンテナ４０５のパターン間を導通させない場合には、アンテナ４０５と
半導体集積回路チップ４００表面に設けられる導電性遮蔽体とは接して設けられてもよい
。
半導体集積回路チップ４００内に設けられる半導体集積回路にはメモリ部やロジック部を
構成する複数の薄膜トランジスタ等の素子が設けられる。メモリ部やロジック部を構成す
る薄膜トランジスタとして、水素濃度が十分に低減されて高純度化された酸化物半導体層
を用いる薄膜トランジスタを用いる。本実施の形態に係る半導体装置は、半導体素子とし
て電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することがで
き、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる
。
図７（Ａ）に、図８（Ａ）に示した半導体集積回路チップ４００に含まれるアンテナと半
導体集積回路の拡大図を示す。図７（Ａ）において、アンテナ１０１は巻き数が１である
矩形のループアンテナであるが、この構成に限定されない。ループアンテナの形状は矩形
を有することに限定されず、曲線を有する形状、例えば円形を有していても良い。そして
巻き数は１に限定されず、複数であっても良い。ただしアンテナ１０１の巻き数が１の場
合、半導体集積回路１００とアンテナ１０１の間に生じる寄生容量を低減することができ
る。
また、図８（Ａ）、図７（Ａ）において、アンテナ１０１は、半導体集積回路１００の周
囲を取り囲むように配置されており、破線で示す給電点４０８に相当する部分以外は、ア
ンテナ１０１は半導体集積回路１００とは異なる領域に配置されている。また、この構成
に限定されず、図７（Ｂ）に示すように、破線で示す給電点４０８に相当する部分以外に
おいて、アンテナ１０１が半導体集積回路１００と少なくとも一部重なるように配置され
ていても良い。ただし、図８（Ａ）、図７（Ａ）に示すように、アンテナ１０１が半導体
集積回路１００とは異なる領域に配置されていることで、半導体集積回路１００とアンテ
ナ１０１の間に生じる寄生容量を低減することができる。
図８（Ａ）において、アンテナ４０５は、主に破線４０７で囲まれたループ状の部分にお
いて、アンテナ１０１と電磁誘導により信号の授受または電力の供給を行うことができる
。またアンテナ４０５は、主に、破線４０７で囲まれた部分以外の領域において、電波に
より質問器と信号の授受または電力の供給を行うことができる。質問器と半導体装置との
間において、キャリア（搬送波）として用いられる電波の周波数は、３０ＭＨｚ以上５Ｇ
Ｈｚ以下程度が望ましく、例えば９５０ＭＨｚ、２．４５ＧＨｚなどの周波数帯を用いれ
ばよい。
また、アンテナ４０５は、破線４０７で囲まれた部分において巻き数１の矩形のループ状
になっているが、この構成に限定されない。ループ状の部分は矩形を有することに限定さ
れず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は１に限定され
ず、複数であっても良い。
本実施の形態に示す半導体装置は、電磁誘導方式、電磁結合方式、マイクロ波方式を適用
することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナ１
０１、アンテナ４０５の形状を適宜決めればよい。
例えば、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯
（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信
号の伝送に用いる電磁波の波長を考慮してアンテナの長さや形状等を適宜設定すればよい
。例えば、アンテナを線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッ
チアンテナまたはリボン型の形状）等に形成することができる。また、アンテナの形状は
直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせ
た形状で設けてもよい。
図９にアンテナ１０１、アンテナ４０５をコイル状に設け、電磁誘導方式または電磁結合
方式を適用する例を示す。
図９においては、ブースターアンテナとしてコイル状のアンテナ４０５が設けられた支持
基板４０６上に、コイル状のアンテナ１０１が設けられた半導体集積回路チップ４００が
設けられている。なお、ブースターアンテナであるアンテナ４０５は支持基板４０６を挟
んで、容量を形成している。
次に、半導体集積回路チップ４００とブースターアンテナの構造及びその配置について説
明する。図８（Ｂ）は、図８（Ａ）に示した半導体集積回路チップ４００と支持基板４０
６に形成されたアンテナ４０５が積層された半導体装置の斜視図に相当する。そして、図
８（Ｃ）は、図８（Ｂ）の破線Ｘ−Ｙにおける断面図に相当する。
図８（Ｃ）に示す半導体集積回路チップ４００は、実施の形態１または実施の形態２で示
した半導体装置を用いることができ、ここでは、個々に分断しチップ状にしたものを半導
体集積回路チップという。なお、図８（Ｃ）に示す半導体集積回路チップは、実施の形態
１を用いる例であるが、本実施の形態は、他の実施の形態にも適用することができ、この
構造に限定されない。
図８（Ｃ）に示す半導体集積回路１００は、第１の絶縁体１１２、第２の絶縁体１０２で
挟持され、その側面も封止されている。本実施の形態では、複数の半導体集積回路を挟持
して第１の絶縁体、第２の絶縁体を貼り合わせた後、個々の半導体集積回路ごとの積層体
に分断する。分断した積層体に導電性遮蔽体を形成し半導体集積回路チップ４００を作製
する。分断手段としては物理的に分断することができれば特に限定しないが、本実施の形
態ではレーザ光を照射することによって分断する。
図８（Ｃ）では、半導体集積回路１００が、アンテナ１０１よりも、よりアンテナ４０５
に近い位置に配置されているが、この構成に限定されない。アンテナ１０１が半導体集積
回路１００よりも、よりアンテナ４０５に近い位置に配置されていてもよい。また、半導
体集積回路１００とアンテナ１０１は、第１の絶縁体１１２、第２の絶縁体１０２に直接
固着していても良いし、接着剤として機能する接着層によって固着されていても良い。
次に、本実施の形態に係る半導体装置の動作について説明する。図６は、本実施の形態に
係る半導体装置の構成を示すブロック図の一例である。図６に示す半導体装置４２０は、
ブースターアンテナとしてアンテナ４２２と、半導体集積回路４２３と、オンチップアン
テナとしてアンテナ４２４とを有している。質問器４２１から電磁波が送信されると、ア
ンテナ４２２が該電磁波を受信することで、アンテナ４２２内に交流の電流が生じ、アン
テナ４２２の周囲に磁界が発生する。そして、アンテナ４２２が有するループ状の部分と
、ループ状の形状を有するアンテナ４２４とが電磁結合することで、アンテナ４２４に誘
導起電力が生じる。半導体集積回路４２３は上記誘導起電力を用いることで、信号または
電力を質問器４２１から受け取る。逆に半導体集積回路４２３において生成された信号に
従って、アンテナ４２４に電流を流してアンテナ４２２に誘導起電力を生じさせることで
、質問器４２１から送られてくる電波の反射波にのせて、質問器４２１に信号を送信する
ことができる。
なお、アンテナ４２２は、主にアンテナ４２４との間において電磁結合するループ状の部
分と、主に質問器４２１からの電波を受信する部分とに分けられる。質問器４２１からの
電波を主に受信する部分における、アンテナ４２２の形状は、電波を受信できる形であれ
ばよい。例えば、ダイポールアンテナ、折り返しダイポールアンテナ、スロットアンテナ
、メアンダラインアンテナ、マイクロストリップアンテナ等の形状を用いればよい。
また、図８では、アンテナを１つだけ有する半導体集積回路の構成について説明したが、
この構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアン
テナとの、２つのアンテナを有していても良い。アンテナが２つあると、電力を供給する
電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。
本実施の形態に係る半導体装置では、オンチップアンテナを用いており、なおかつ、ブー
スターアンテナとオンチップアンテナの間における信号または電力の授受を非接触で行う
ことができるので、外付けのアンテナを半導体集積回路に接続する場合とは異なり、外力
によって半導体集積回路とアンテナとの接続が分断されにくく、該接続における初期不良
の発生も抑えることができる。また本実施の形態ではブースターアンテナを用いているの
で、オンチップアンテナのみの場合とは異なり、オンチップアンテナの寸法または形状が
半導体集積回路の面積の制約を受けにくく、受信可能な電波の周波数帯が限定されず、通
信距離を伸ばすことができる、という外付けのアンテナが有するメリットを享受すること
ができる。
半導体集積回路は、直接可撓性基板に形成することもできる。また、作製基板（例えばガ
ラス基板）より半導体集積回路を他の基板（例えばプラスチック基板）へ転置してもよい
。
また、作製基板より半導体集積回路を他の基板へ転置する場合は、特に限定されず種々の
方法を用いることができる。例えば作製基板と半導体集積回路との間に剥離層を形成すれ
ばよい。
例えば剥離層として、金属酸化膜を形成した場合には、当該金属酸化膜を結晶化により脆
弱化して、被剥離層である半導体集積回路を含む素子層を作製基板から剥離することがで
きる。また、当該金属酸化膜を結晶化により脆弱化した後、さらに剥離層の一部を溶液や
ＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチングして除去し、脆弱
化した金属酸化膜において剥離してもよい。
また剥離層として、窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水
素含有合金膜、酸素含有合金膜など）を用い、作製基板として透光性を有する基板を用い
た場合には、作製基板から剥離層にレーザ光を照射して、剥離層内に含有する窒素、酸素
や水素を気化させて、作製基板と剥離層との間で剥離する方法を用いることができる。
また剥離層をエッチングにより除去することで、被剥離層を作製基板から剥離しても良い
。
また、作製基板を機械的に研磨し除去する方法や、作製基板をＮＦ３、ＢｒＦ３、ＣｌＦ
３等のフッ化ハロゲンガスまたはＨＦによるエッチングで除去する方法等を用いることが
できる。この場合、剥離層を用いなくともよい。
また、レーザ光の照射、ガスや溶液などによるエッチング、又は、鋭いナイフやメスなど
を用いて、剥離層を露出させる溝を形成し、溝をきっかけとして剥離層から被剥離層を作
製基板から剥離することもできる。
剥離方法としては、例えば、機械的な力を加えること（人間の手や把治具で引き剥がす処
理や、ローラーを回転させながら分離する処理等）を用いて行えばよい。また、溝に液体
を滴下し、剥離層との界面に液体を浸透させて剥離層から被剥離層を剥離してもよい。ま
た、溝にＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ガスを導入し、剥離層をフッ化ガスでエ
ッチングし除去して、作製基板から被剥離層を剥離する方法を用いてもよい。また、剥離
を行う際に水などの液体をかけながら剥離してもよい。
その他の剥離方法としては、剥離層をタングステンで形成した場合は、アンモニア水と過
酸化水素水の混合溶液により剥離層をエッチングしながら剥離を行うことができる。
水素濃度が十分に低減されて高純度化された酸化物半導体層を用いる薄膜トランジスタは
オフ電流が小さく、低消費電力を実現できる。また、半導体集積回路を覆う導電性遮蔽体
により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損
傷）を防止することができる。また半導体集積回路を挟持する一対の絶縁体によって、薄
型化及び小型化を達成しながら耐性を有する信頼性の高い半導体装置を提供することがで
きる。
（実施の形態５）
本実施の形態では、上述した実施の形態４のデバイスを用いて形成された非接触でデータ
の入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接
触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、Ｉ
Ｄタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよ
ばれる。
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回
路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、デー
タ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテ
ナ８９０を有している（図１０（Ａ）参照。）。高周波回路８１０はアンテナ８９０より
信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する
回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回
路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９
０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回
路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８
６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０と
しては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０お
よび出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路
８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コー
ド判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令
の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信
エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により
無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、
高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各
回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信
号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８
３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られ
る。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０お
よびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって
、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体
装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導
体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に
載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電
位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
このように、通信装置から半導体装置８００に信号を送り、当該半導体装置８００から送
られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ること
が可能となる。
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず
電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（
バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。
表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０
の側面には半導体装置３２３０が設けられる（図１０（Ｂ））。品物３２２０が含む半導
体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地
、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が
表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４
０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を
行うことができる（図１０（Ｃ））。このように、システムに半導体装置を活用すること
で、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
以上の様に、半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可
能である。
（実施の形態６）
実施の形態１または実施の形態２で得られる薄膜トランジスタは、高純度化された酸化物
半導体を用いた薄膜トランジスタであり、その薄膜トランジスタで回路を構成することで
、低消費電力を実現し、メモリ回路の動作を安定化させることができる。
本実施の形態では、実施の形態１の薄膜トランジスタを用いて構成することが可能なメモ
リ回路の一例を示す。
図１１（Ａ）は、メモリ回路の一例についての等価回路図を示す。図１１（Ａ）に示す
メモリ回路は、行デコーダと、書き込み回路およびリフレッシュ回路と、列デコーダと、
マトリクス状に配置された記憶素子１１００を有し、マトリクス状に配置された記憶素子
１１００に接続された信号線は、書き込み回路およびリフレッシュ回路を介して行デコー
ダに接続され、マトリクス状に配置された記憶素子１１００に接続された走査線は、列デ
コーダに接続されている。行デコーダには、ビット信号が入力される。書き込み回路およ
びリフレッシュ回路には、リードイネーブル信号／ライトイネーブル信号（ＲＥ／ＷＥ）
と、データ信号（ｄａｔａ）と、出力信号（ＯＵＴ）が入力される。
各記憶素子１１００は、容量素子と薄膜トランジスタを有し、該薄膜トランジスタのソ
ースおよびドレインの一方は信号線に接続され、該薄膜トランジスタのソースおよびドレ
インの他方は容量素子の一方の電極に接続され、該容量素子の他方の電極は低電位側（好
ましくは、基準電位Ｖｓｓ）に接続されている。
図１１（Ｂ）は、図１１（Ａ）に示す書き込み回路およびリフレッシュ回路に設けられ
たリフレッシュ回路の具体的な一構成例を示す。
図１１（Ｂ）に示す書き込み回路およびリフレッシュ回路は、論理積回路（ＡＮＤ回路
）とセンスアンプを有する。第１の論理積回路１１０１、第２の論理積回路１１０２およ
び第３の論理積回路１１０３の一方の入力には、行デコーダからの信号が入力される。第
１の論理積回路１１０１の他方の入力にはＰＲＣ信号が入力され、第２の論理積回路１１
０２の他方の入力にはライトイネーブル信号（ＷＥ）が入力され、第３の論理積回路１１
０３の他方の入力にはリードイネーブル信号（ＲＥ）が入力される。第１の論理積回路１
１０１の出力は、第１のスイッチ１１０４のオン／オフを制御し、第２の論理積回路１１
０２の出力は、第２のスイッチ１１０５のオン／オフを制御し、第３の論理積回路１１０
３の出力は、第３のスイッチ１１０６のオン／オフを制御する。プリチャージ信号線Ｖｐ
ｒｃは第１のスイッチ１１０４を介して信号線に接続され、データ信号線ｄａｔａは第２
のスイッチ１１０５を介して信号線に接続されている。
第１のスイッチ１１０４および第２のスイッチ１１０５を介して接続された信号線は、第
３のスイッチ１１０６を介してセンスアンプに接続されている。該センスアンプからは出
力信号線（ＯＵＴ）に信号が出力される。
なお、上記した論理積回路は、一般的な構成のものを用いればよく、単純な構成とする
ことが好ましい。
なお、センスアンプとは、入力された信号を増幅する機能を有する回路をいう。
なお、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナロ
グ信号またはデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位
と第２の電位で設定し、第１の電位としてハイレベル（高電位、ＶＨとも表記する。）の
電位を用い、第２の電位としてローレベル（低電位、ＶＬとも表記する。）の電位を用い
ることで、２値のデジタル信号を設定することができる。また、ＶＨとＶＬは一定値であ
ることが好ましいが、ノイズの影響を考慮して、ＶＨとＶＬに幅をもたせてもよい。
なお、ここで、第１、第２などの序数を付した用語は、それぞれの要素の混同を避ける
ために便宜上付したものであり、数を限定するものではない。
以上、実施の形態１で説明した薄膜トランジスタを用い、実施の形態２で説明した容量
を用いてメモリ回路を作製することができる。
メモリ回路のリフレッシュタイミングは、予め評価された記憶素子１１００のリーク電流
に基づいて、ある固定された時間間隔に設計段階で決められる。即ちチップ完成後のリー
ク電流の温度依存性と作製プロセスの変動とを考慮して設定される。
実施の形態１または実施の形態２に示す薄膜トランジスタは、水素濃度が十分に低減され
た酸化物半導体層を用いており、薄膜トランジスタのオフ電流を極めて小さい値とするこ
とができ、−３０℃から１２０℃におけるオフ電流の温度特性もほとんど変化せず、極め
て小さい値を維持できる。
従って、実施の形態１または実施の形態２に示す薄膜トランジスタを用いれば、シリコン
を用いたトランジスタに比べてリフレッシュ間隔を長い時間間隔で設定することができ、
スタンバイ時の消費電力を削減できる。
また、オフ電流の温度依存性がほとんどないため、車載の電子機器に本実施の形態のメモ
リ回路は適している。スタンバイ時のリーク電流が極めて小さく、電気自動車においては
、長時間のスタンバイ時においても一定の充電量あたりの走行距離がほとんど変化しない
。
実施の形態１または実施の形態２に示すトランジスタは、酸化物半導体中でキャリアの
供与体（ドナー又はアクセプタ）となり得る不純物を極めて少ないレベルにまで除去し、
真性又は実質的に真性な半導体を用いている。
図１２は、実施の形態１または実施の形態２に示すトランジスタのソース−ドレイン間
のバンド構造を示す図である。高純度化が図られた酸化物半導体のフェルミ準位は、理想
的な状態では禁制帯の中央に位置している。水素濃度を十分に減少させた酸化物半導体で
は少数キャリア（この場合は正孔）がゼロ又は限りなくゼロに近い状態になっている。
仕事関数をφｍ、酸化物半導体の電子親和力をχとすると、仕事関数φｍが電子親和力χ
より小さい場合に電子に対してオーミック接触となる。
ここで、φｍ＝χであれば、接合面において電極メタルのフェルミレベルと酸化物半導体
の伝導帯端のレベルが一致する。バンドギャップ３．０５ｅＶ、電子親和力４．３ｅＶ、
真性状態（キャリア密度約１×１０−７／ｃｍ３）であると仮定し、ソース電極及びドレ
イン電極として仕事関数４．３ｅＶのチタン（Ｔｉ）を用いたときには、図１２で示すよ
うに電子に対して障壁は形成されない。
図１３に、エネルギーバンド構造の模式図を示す。ドレインに正の電圧（ＶＤ＞０）を
印加した上で、破線はゲートに電圧を印加しない場合（ＶＧ＝０）、実線はゲートに正の
電圧（ＶＧ＞０）を印加した場合を示す。ゲートに電圧を印加しない場合は高いポテンシ
ャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さ
ないオフ状態を示す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、
電流を流すオン状態を示す。
ここで、キャリアの移動度に影響を与えるのはバリアの高さである。よって、ドレイン
電圧を高くしていくとバリアの高さ（ｈｂ）は小さくなり、移動度は大きくなる。仮にソ
ース電極の仕事関数φｍが酸化物半導体の電子親和力と同程度であればｈｂはさらに小さ
くなり、より高い移動度が期待できる。但し、そのような電極材料と酸化物半導体とが接
触して絶縁物を作らないことが必要である。
このような場合、ボトムゲート型（逆スタガ型）のトランジスタでは、ソース−ドレイ
ン間の障壁が小さくなり、寄生チャネルが出来やすくなる。よって、より高い移動度を目
指す場合にはトップゲート型のトランジスタが適していると考えられる。
図１４（Ａ）はゲート電圧を正にしたときのＭＯＳ構造のエネルギーバンド図であり、
酸化物半導体を用いたトランジスタにおけるものを示している。この場合、高純度化され
た酸化物半導体には熱励起キャリアがほとんど存在せず、更に正のゲート電圧を加えても
ゲート絶縁膜近傍にもキャリアは蓄積されない。しかし、図１３で示すように、ソース側
から注入されたキャリアが伝搬することはできる。
図１４（Ｂ）は、ゲート電圧を負にしたときのＭＯＳ構造のエネルギーバンド図であり
、酸化物半導体を用いたトランジスタにおけるものを示している。酸化物半導体中に少数
キャリア（正孔）はほとんど存在しないので、ゲート絶縁膜近傍にもキャリアは蓄積され
ない。このことは、オフ電流が小さいことを意味している。
なお、図１５にシリコン半導体を用いた場合のトランジスタのバンド図を示す。シリコ
ン半導体の真性キャリア密度は１．４５×１０１０／ｃｍ３（３００Ｋ）程度であり、室
温においてもキャリアが存在している。実用的にはリン又はボロンなどの不純物が添加さ
れたシリコンウエハーが使用されるので、実際には１×１０１４／ｃｍ３以上のキャリア
がシリコン半導体内に存在し、これがソース−ドレイン間の伝導に寄与する。さらに、シ
リコン半導体のバンドギャップは１．１２ｅＶであるので、シリコン半導体を用いたトラ
ンジスタは温度に依存してオフ電流が大きく変動することとなる。
このように、単に、バンドギャップの広い酸化物半導体をトランジスタに適用するので
はなく、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０１４／
ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにすることで、実用的な動
作温度で熱的に励起されるキャリアを排除して、ソース側から注入されるキャリアのみに
よってトランジスタを動作させることができる。それにより、オフ電流を１×１０−１３
Ａ未満にまで下げると共に、温度変化によってオフ電流がほとんど変化しない極めて安定
に動作するトランジスタを得ることができる。
（実施の形態７）
本実施の形態は、実施の形態１または実施の形態２の薄膜トランジスタを用いて構成す
ることが可能なシフトレジスタの一例を示す。
図１６（Ａ）は、シフトレジスタの一例についての等価回路図を示す。図１６（Ａ）に
示すシフトレジスタは、二本のクロック信号線と、これらのクロック信号線のいずれかに
電気的に接続された二段のフリップフロップを有する。なお、クロック信号線は更に設け
られていてもよいし、フリップフロップがより多段に設けられていてもよい。
二本のクロック信号線において、入力されるクロック信号のそれぞれは、一方のクロッ
ク信号線がハイレベル（ＶＨ）に切り替わるときに、他方をローレベル（ＶＬ）に切り替
えて動作させる。
図１６（Ａ）に示すシフトレジスタでは、第１のクロック信号線ＣＬＫに電気的に接続
された第１段目のフリップフロップから順に、第２のクロック信号線ＣＬＫＢに電気的に
接続された第２段目のフリップフロップと続き、第ｎ−１段目のフリップフロップ、及び
第ｎ段目のフリップフロップを有する例について説明する。ただし、これに限定されず、
少なくとも、第１のフリップフロップおよび第２のフリップフロップを有していればよい
。
クロック信号線ＣＬＫは、クロック信号ＣＫが入力される配線である。
クロック信号線ＣＬＫＢは、クロック信号ＣＫＢが入力される配線である。
クロック信号ＣＫとクロック信号ＣＫＢのそれぞれは、例えばＮＯＴ回路（インバータ
回路）を用いて生成させることができる。
第１のフリップフロップには、スタート信号ＳＰとスタート信号ＳＰＢが入力され、ク
ロック信号としてクロック信号ＣＫが入力され、入力された信号ＳＰおよび信号ＳＰＢの
信号の状態とクロック信号ＣＫの信号の状態に応じて出力信号ＯＵＴを出力する。なお、
ここで、信号の状態とは、例えば信号の電位、電流、又は周波数などをいう。
スタート信号ＳＰとスタート信号ＳＰＢのそれぞれは、例えばＮＯＴ回路（インバータ
回路）を用いて生成させることができる。
また、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナロ
グ信号またはデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位
と第２の電位で設定し、第１の電位としてハイレベル（高電位、ＶＨとも表記する。）の
電位を用い、第２の電位としてローレベル（低電位、ＶＬとも表記する。）の電位を用い
ることで、２値のデジタル信号を設定することができる。また、ＶＨとＶＬは一定値であ
ることが好ましいが、ノイズの影響を考慮して、ＶＨとＶＬに幅をもたせてもよい。
なお、ここで、第１、第２などの序数を付した用語は、それぞれの要素の混同を避ける
ために便宜上付したものであり、数を限定するものではない。
第２のフリップフロップは、スタート信号ＳＰとして第１のフリップフロップの出力信
号ＯＵＴが入力され、クロック信号としてクロック信号ＣＫ２が入力され、入力された出
力信号ＦＦ１ｏｕｔ及びクロック信号ＣＫ２に応じて状態が設定された信号ＦＦ２ｏｕｔ
を出力信号として出力する機能を有する。
第２のフリップフロップには、スタート信号ＳＰとスタート信号ＳＰＢが入力され、ク
ロック信号としてクロック信号ＣＫ２が入力され、入力された信号ＳＰおよび信号ＳＰＢ
の信号の状態とクロック信号ＣＫ２の信号の状態に応じて出力信号ＯＵＴＢを出力する。
図１６（Ｂ）は、図１６（Ａ）に示す第１のフリップフロップの具体的な一構成例を示
す。
スタート信号ＳＰは、第１の薄膜トランジスタ１１１１のソースおよびドレインの一方
と、第４の薄膜トランジスタ１１１４のソースおよびドレインの一方に入力される。
スタート信号ＳＰＢは、第２の薄膜トランジスタ１１１２のソースおよびドレインの一
方と、第３の薄膜トランジスタ１１１３のソースおよびドレインの一方に入力される。
クロック信号ＣＬＫは、第１の薄膜トランジスタ１１１１、第２の薄膜トランジスタ１
１１２、第３の薄膜トランジスタ１１１３および第４の薄膜トランジスタ１１１４のゲー
トに入力される。
第１の薄膜トランジスタ１１１１のソースおよびドレインの他方は、第５の薄膜トラン
ジスタ１１１５のゲートと、第１の容量素子１１１９の一方の電極に接続されている。
第２の薄膜トランジスタ１１１２のソースおよびドレインの他方は、第６の薄膜トラン
ジスタ１１１６のゲートと、第２の容量素子１１２０の一方の電極に接続されている。
第３の薄膜トランジスタ１１１３のソースおよびドレインの他方は、第７の薄膜トラン
ジスタ１１１７のゲートと、第３の容量素子１１２１の一方の電極に接続されている。
第４の薄膜トランジスタ１１１４のソースおよびドレインの他方は、第８の薄膜トラン
ジスタ１１１８のゲートと、第４の容量素子１１２２の一方の電極に接続されている。
第５の薄膜トランジスタ１１１５のドレインは高電位側（好ましくは電源電位Ｖｄｄ）
に接続されている。第５の薄膜トランジスタ１１１５のソースは、第１の容量素子１１１
９の他方の電極と、第６の薄膜トランジスタ１１１６のドレインに接続され、出力信号Ｏ
ＵＴを出力する。第２の容量素子１１２０の他方の電極と、第６の薄膜トランジスタ１１
１６のソースは、低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。
第７の薄膜トランジスタ１１１７のドレインは高電位側（好ましくは電源電位Ｖｄｄ）
に接続されている。第７の薄膜トランジスタ１１１７のソースは、第３の容量素子１１２
１の他方の電極と、第８の薄膜トランジスタ１１１８のドレインに接続され、出力信号Ｏ
ＵＴＢを出力する。第４の容量素子１１２２の他方の電極と、第８の薄膜トランジスタ１
１１８のソースは、低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。
第１の容量素子１１１９、第２の容量素子１１２０、第３の容量素子１１２１、及び第４
の容量素子１１２２は、実施の形態２で説明した容量を用いて薄膜トランジスタと同一基
板上に作製することができる。
以上、実施の形態１または実施の形態２で説明した高純度化された酸化物半導体層を用
いる薄膜トランジスタと、実施の形態２で説明した容量を用いてフリップフロップ回路を
作製することができる。
（実施の形態８）
本実施の形態は、実施の形態１または実施の形態２の薄膜トランジスタを用いて構成する
ことが可能な昇圧回路（チャージポンプ回路）の一例を示す。
図１７は、昇圧回路の具体的な構成の一例を示す。図１７に示す昇圧回路は、二本のク
ロック信号線と、順方向にダイオード接続された複数のトランジスタ１１２３と、これら
複数のトランジスタのソースとドレインの間に一方の電極が接続された複数の容量素子１
１２４と、これら複数のトランジスタの最後尾に一方の電極が接続され、他方の電極が一
定の電位に保持された保持容量素子と、を有する。これら複数の容量素子の他方の電極は
、二本のクロック信号線のいずれかに電気的に接続されている。
なお、クロック信号線は更に設けられていてもよい。
トランジスタと容量素子は、出力したい電位に応じて更に多くのものが設けられていて
もよい。
二本のクロック信号線において、入力されるクロック信号のそれぞれは、一方のクロッ
ク信号線がハイレベル（ＶＨ）に切り替わるときに、他方をローレベル（ＶＬ）に切り替
えて動作させる。
クロック信号ＣＬＫとクロック信号ＣＬＫＢのそれぞれは、例えばＮＯＴ回路（インバ
ータ回路）を用いて生成させることができる。ＮＯＴ回路は実施の形態２に示したＥＤＭ
ＯＳ回路を用いて作製することができる。
図１７に示す昇圧回路を用いることで、Ｖｉｎから入力された電位をＶｏｕｔまで上昇
させることができる。例えば、Ｖｉｎから電源電位Ｖｄｄを入力すると、Ｖｏｕｔからは
Ｖｄｄよりも大きい電位を出力することができ、所望の電位まで昇圧させることができる
。このように所望の電位まで昇圧させた電位の信号は、例えば電源線に入力され、昇圧回
路と同一基板に実装されている各回路に利用される。
なお、ここで保持容量素子の他方の電極に保持された一定の電位は、例えば電源電位Ｖ
ｄｄまたは基準電位Ｖｓｓとすればよい。
また、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナロ
グ信号またはデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位
と第２の電位で設定し、第１の電位としてハイレベル（高電位、ＶＨとも表記する。）の
電位を用い、第２の電位としてローレベル（低電位、ＶＬとも表記する。）の電位を用い
ることで、２値のデジタル信号を設定することができる。また、ＶＨとＶＬは一定値であ
ることが好ましいが、ノイズの影響を考慮して、ＶＨとＶＬに幅をもたせてもよい。
なお、ここで、第１、第２などの序数を付した用語は、それぞれの要素の混同を避ける
ために便宜上付したものであり、数を限定するものではない。
以上、実施の形態１で説明した薄膜トランジスタと、実施の形態２に示した容量を用い
て昇圧回路を作製することができる。
（実施の形態９）
本実施の形態では、実施の形態１乃至８のいずれか一で得られる半導体集積回路を搭載
した電子機器の例について図１８を用いて説明する。実施の形態４に示した方法即ち、作
製基板より半導体集積回路を他の基板へ転置する方法を用いて半導体集積回路をプラスチ
ックフィルムなどに搭載することにより薄型化またはフレキシブル化した電子機器も作製
できる。なお半導体集積回路は回路基板などに実装され、各電子機器の本体内部に搭載さ
れている。
マザーボードには、実施の形態１または実施の形態２の薄膜トランジスタを含む半導体
集積回路が実装されている。半導体集積回路は、Ｌｏｇｉｃ回路、Ｆｌａｓｈ Ｍｅｍ
ｏｒｙ回路、ＳＲＡＭ回路、実施の形態６に示したＤＲＡＭ回路などを実装して作製され
たものである。また、実施の形態３に示したＣＰＵも実装可能である。なお、半導体集積
回路は、ワイヤボンディング法により実装しても構わない。この場合においても、様々な
形状の集積回路フィルムを実装できる。
また、回路基板にはＦＰＣを装着されており、ＦＰＣを介して、例えば表示装置などに
接続される。表示部のドライバーおよびコントローラを構成することができる。表示部の
ドライバーとしては、実施の形態７に示したシフトレジスタや、実施の形態２に示したＥ
ＤＭＯＳ回路を有している。
図１８（Ａ）は、少なくとも半導体集積回路を一部品として実装して作製したノート型
のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キー
ボード３００４などによって構成されている。なお、実施の形態３に示すＣＰＵや実施の
形態６に示したＤＲＡＭ回路などをノート型のパーソナルコンピュータは有している。
図１８（Ｂ）は、少なくとも半導体集積回路を一部品として実装して作製した携帯情報
端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０
２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス
３０２２がある。
図１８（Ｃ）は少なくとも半導体集積回路を一部品として実装して作製した電子ペーパ
ーである。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用い
ることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスタ
ー、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適
用することができる。図１８（Ｃ）は、電子書籍２７００の一例を示している。例えば、
電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。
筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７
１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような
動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１８（Ｃ）では表示部２７０５）に文章を表示し、左側の
表示部（図１８（Ｃ）では表示部２７０７）に画像を表示することができる。
また、図１８（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、
筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備え
ている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面
にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏
面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵ
ＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える
構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成
としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
図１８（Ｄ）は、少なくとも半導体集積回路を一部品として実装して作製した携帯電話
であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１に
は、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティン
グデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている
。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メ
モリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵され
ている。
また、表示パネル２８０２はタッチパネルを備えており、図１８（Ｄ）には映像表示され
ている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力
される電圧を各回路に必要な電圧に昇圧するための昇圧回路（実施の形態８に示した昇圧
回路）を実装している。
また、上記構成に加えて、実施の形態４または実施の形態５に示した非接触ＩＣチップ
、小型記録装置などを内蔵していてもよい。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能で
ある。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話
、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、
図１８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
図１８（Ｅ）は少なくとも半導体集積回路を一部品として実装して作製したデジタルカ
メラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０
５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。
本実施の形態は、実施の形態１乃至８のいずれか一と自由に組み合わせることができる。
１００ 半導体集積回路
１０１ アンテナ
１０２ 第２の絶縁体
１１２ 第１の絶縁体
４００ 半導体集積回路チップ
４０５ アンテナ
４０６ 支持基板
４０７ 破線
４０８ 給電点
４１０ 絶縁層
４２０ 半導体装置
４２１ 質問器
４２２ アンテナ
４２３ 半導体集積回路
４２４ アンテナ
４３０ 基板
４３１ 配線
４３２ａ 酸化物半導体層
４３２ｂ 酸化物半導体層
４３３ 第１の容量電極層
４３４ 第２の容量電極層
４３５ 第５配線
４３７ 導電層
４３８ 第２の電極層
４３９ 第１の端子電極層
４４０ 薄膜トランジスタ
４４１ ゲート電極層
４４２ 酸化物半導体層
４４３ 第２の絶縁層
４４４ ゲート絶縁層
４４５ａ ソース電極層
４４５ｂ ドレイン電極層
４４６ 第４の絶縁層
４４７ａ 絶縁層
４４７ｂ 絶縁層
４４８ａ ソース電極層
４４８ｂ ドレイン電極層
４７０ 薄膜トランジスタ
４７１ 第１のゲート電極層
４７２ 酸化物半導体層
４７３ 第５の絶縁層
４７４ａ 配線層
４７４ｂ 配線層
４７５ａ ソース電極層
４７５ｂ ドレイン電極層
４７７ 第１の電極層
４７８ａ ソース電極層
４７８ｂ ドレイン電極層
４７９ａ〜４７９ｉ 電極層
４８０ 第１の薄膜トランジスタ
４８１ 第１のゲート電極層
４８２ａ 酸化物半導体層
４８２ｂ 酸化物半導体層
４８４ａ 配線
４８４ｂ 配線
４８５ａ ドレイン電極層
４８５ｂ ソース電極層
４８６ 絶縁層
４８７ａ 絶縁層
４８７ｂ 絶縁層
４８８ａ ドレイン電極層
４８８ｂ ソース電極層
４８９ 端子電極層
４９０ 第２の薄膜トランジスタ
４９１ 第２のゲート電極層
４９２ ゲート絶縁層
４９５ａ ソース電極層
４９５ｂ ドレイン電極層
４９８ａ ソース電極層
４９８ｂ ドレイン電極層
８００ 半導体装置
８１０ 高周波回路
８２０ 電源回路
８３０ リセット回路
８４０ クロック発生回路
８５０ データ復調回路
８６０ データ変調回路
８７０ 制御回路
８８０ 記憶回路
８９０ アンテナ
９１０ コード抽出回路
９２０ コード判定回路
９３０ ＣＲＣ判定回路
９４０ 出力ユニット回路
１００１ ＣＰＵ
１００２ タイミングコントロール回路
１００３ 命令解析デコーダー
１００４ レジスタアレイ
１００５ アドレスロジックバッファ回路
１００６ データバスインターフェイス
１００７ ＡＬＵ
１００８ 命令レジスタ
１１００ 記憶素子
１１０１ 第１の論理積回路
１１０２ 第２の論理積回路
１１０３ 第３の論理積回路
１１０４ スイッチ
１１０５ スイッチ
１１０６ スイッチ
１１１１ 薄膜トランジスタ
１１１２ 薄膜トランジスタ
１１１３ 薄膜トランジスタ
１１１４ 薄膜トランジスタ
１１１５ 薄膜トランジスタ
１１１６ 薄膜トランジスタ
１１１７ 薄膜トランジスタ
１１１８ 薄膜トランジスタ
１１１９ 容量素子
１１２０ 容量素子
１１２１ 容量素子
１１２２ 容量素子
１１２３ トランジスタ
１１２４ 容量素子
３２００ 通信装置
３２１０ 表示部
３２２０ 品物
３２３０ 半導体装置
３２４０ 通信装置
３２５０ 半導体装置
３２６０ 商品

Claims (1)

  1. チャネルが形成される第１の酸化物半導体層と、前記第１の酸化物半導体層上の第１のゲート電極層とを有する第１のトランジスタと、
    チャネルが形成される第２の酸化物半導体層と、前記第２の酸化物半導体層上の第２のゲート電極層とを有する第２のトランジスタと、を有し、
    前記第１の酸化物半導体層の下側には、絶縁層を介して、前記第１の酸化物半導体層と重なる第１の電極層を有し、
    前記第２の酸化物半導体層の下側には、前記第２の酸化物半導体層と重なる電極層は有さず、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのチャネル長は、前記第２のトランジスタのチャネル長よりも大きく、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、それぞれ、ＩｎとＧａとＺｎとを有する半導体装置。
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