JP5702111B2 - 半導体装置 - Google Patents

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Description

トランジスタで構成された集積回路を有する半導体装置およびその作製方法に関する。例えば、半導体集積回路を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路、電子部品、および電子機器は全て半導体装置である。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリとして用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリを含む）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、データの送受信が可能な半導体装置の開発が進められており、このような半導体装置は、無線タグ、ＲＦＩＤタグなどと呼ばれる。実用化されているものは、アンテナと半導体基板を用いて形成された半導体回路（ＩＣチップ）とを有しているものが多い。
また、トランジスタに適用可能な半導体材料としてシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至３）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
電子機器は、動作時の消費電力だけでなく、スタンバイ時の消費電力も重要視されている。特に携帯型の電気機器は、バッテリーを電源としており、限られた電力量での使用可能時間が制限される。また、車載の電気機器は、スタンバイ時のリーク電流が大きいと、バッテリーの寿命の低下を招く恐れがあり、また電気自動車においては、車載の電気機器のリーク電流に起因して一定の充電量あたりの走行距離が短縮してしまう。
消費電力を低減するためには、動作時の消費電力だけでなくスタンバイ時のリーク電流を低減することが効果的である。個々のトランジスタのリーク電流は大きなものではないが、ＬＳＩは数百万のトランジスタが設けられており、それらのリーク電流を足しあわせると、決して小さなものにはならない。このようなリーク電流は待機時の半導体装置の消費電力を増加させるもとになっている。リーク電流の要因は種々存在するが、スタンバイ時のリーク電流を低減することができれば、電気機器で消費される駆動回路などの省電力化を図ることができる。
そこで、ＬＳＩやＣＰＵやメモリに用いるトランジスタのリーク電流を低減することを課題の一とする。
また、寄生容量を小さくすることも動作時の消費電力を低減する上で有効であり、寄生容量を小さくして消費電力の低減を図ることも課題の一とする。
また、ＬＳＩやＣＰＵやメモリなどの半導体集積回路に用いるトランジスタのチャネル長Ｌを短くすることによって回路の動作速度を高速化し、さらには消費電力の低減を図ることも課題の一とする。
酸化物半導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体で形成される、半導体基板上に形成されたトランジスタを用い、ＬＳＩやＣＰＵやメモリなどの半導体集積回路を作製する。
酸化物半導体に含まれる水素若しくは水酸基などの不純物を除去し、具体的には酸化物半導体に含まれる水素が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下として、水素濃度が十分に低減されて高純度化された酸化物半導体層を用いることによりトランジスタのオフ電流を下げる。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う。
ゲート電圧Ｖｇが正の領域において、ドレイン電流Ｉｄは十分大きいことが望ましく、ゲート電圧Ｖｇが０又は負の領域において、ドレイン電流Ｉｄは０であることが望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層を用いるトランジスタは、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲において、ドレイン電流Ｉｄは、１×１０−１３［Ａ］以下とすることができる。
半導体基板上に形成され、水素濃度が十分に低減されて高純度化された酸化物半導体層を有するトランジスタは、リーク電流による消費電力の少ない半導体装置を実現できる。
水素濃度が十分に低減されて高純度化された酸化物半導体層を用いるトランジスタを形成する基板として半導体基板を用いると、静電気を遮蔽することができるため、絶縁性基板を用いるときに比べ、トランジスタが受ける静電気の影響を低減することができる。また、熱伝導性の高い半導体基板は、半導体回路の放熱のために用いると好適である。また、半導体基板はバックゲートとして機能させることが可能であり、寄生チャネルの発生を抑えることができる。
本明細書で開示する発明の構成の一つは、半導体基板上に絶縁膜と、絶縁膜上に二次イオン質量分析法で検出される水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、キャリア濃度が５×１０１４／ｃｍ３以下である酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、該酸化物半導体層、該ソース電極層、及び該ドレイン電極層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層と、を有するトランジスタを複数有する半導体集積回路を備えた半導体装置である。
上記構成は、上記課題の少なくとも一つを解決する。
また、酸化物半導体層の下方に導電層を形成してもよく、他の発明の構成の一つは、半導体基板上に絶縁膜と、絶縁膜上に導電層と、導電層上に絶縁層と、絶縁層上に二次イオン質量分析法で検出される水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、キャリア濃度が５×１０１４／ｃｍ３以下である酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有するトランジスタを複数有し、導電層は、絶縁層を介して酸化物半導体層と重なる半導体装置である。
また、上記各構成において、半導体基板上に形成する絶縁膜としては、熱酸化膜が好ましい。熱酸化処理によって熱酸化膜を形成すると緻密で良質な膜を形成することができる。
また、上記各構成において、寄生容量を低減するため、さらにソース電極層またはドレイン電極層上に接する絶縁層を有し、ソース電極層またはドレイン電極層は、ゲート絶縁層及び該絶縁層を介してゲート電極層の一部と重なることが好ましい。ソース電極層またはドレイン電極層上に接する絶縁層を設けることによって、ゲート電極層とソース電極層との間、またはゲート電極層とドレイン電極層との間の寄生容量を小さくすることができる。
また、配線交差部において、寄生容量を低減するため、ゲート配線層とソース配線層との間には、ゲート絶縁層及び絶縁層を積層する構成としている。ゲート配線層とソース配線層との間隔を広くすることにより、寄生容量による消費電力を低減し、配線間の短絡防止も可能となる。
また、半導体基板上に形成された、水素濃度が十分に低減された酸化物半導体層を用いたトランジスタを複数組み合わせてＥＤＭＯＳ回路を形成することもでき、その構成は、半導体基板上に、第１の酸化物半導体層を有する第１のトランジスタと、第２の酸化物半導体層を有する第２のトランジスタとを有するＥＤＭＯＳ回路を有し、第１の酸化物半導体層及び第２の酸化物半導体層は、二次イオン質量分析法で検出される水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、キャリア濃度が５×１０１４／ｃｍ３以下である。
また、水素濃度が十分に低減された酸化物半導体層を用いて抵抗、コンデンサ、インダクタなども同一基板上に形成することができる。例えば、抵抗は、水素濃度が十分に低減された酸化物半導体層を上下の電極層で挟むことで形成することができる。上記各構成において、さらに同一基板上に抵抗体である酸化物半導体層が、第１の導電層と、該第１の導電層と重なる第２の導電層との間に設けられる。
また、ＬＳＩやＣＰＵやメモリの他に、電源回路、送受信回路、又は音声処理回路のアンプ、表示部の駆動回路、コントローラ、又は音声処理回路のコンバータなどを水素濃度が十分に低減された酸化物半導体層を用いるトランジスタを用いて構成することもできる。
また、複数の半導体集積回路を一つのパッケージに搭載し半導体装置の集積を高めたもの、所謂ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）としてもよい。
また、回路基板に半導体集積回路を実装する場合には、フェイスアップ形態であってもよいし、フリップチップ形態（フェイスダウン形態）としてもよい。
半導体基板上に設けられ、水素濃度が十分に低減された酸化物半導体層を用いるトランジスタは、寄生チャネルの発生を抑え、リーク電流を極めて小さくすることができ、寄生容量を低減することができる。そのトランジスタを半導体集積回路に用いることで消費電力の少ない半導体装置を実現できる。
本発明の一態様を示す断面図。 本発明の一態様を示す等価回路図。 本発明の一態様を示す断面図。 本発明の一態様を示す上面図及び断面図。 本発明の一態様を示すブロック図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 本発明の一態様を示す等価回路図。 酸化物半導体を用いたトップゲート型のトランジスタの断面図。 図１２に示すＡ−Ａ’断面におけるエネルギーバンド図。 図１２におけるＢ−Ｂ’間のエネルギーバンド図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 本発明の一態様を示す等価回路図。 本発明の一態様を示す等価回路図。 電子機器の一例を示す図。 本発明の一態様を示す断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、半導体集積回路の断面構造の一例について説明する。
本実施の形態の半導体集積回路及び半導体集積回路の作製方法の一形態を、図１、図２、図３、及び図４を用いて説明する。
図１（Ａ）、図１（Ｂ）に半導体集積回路の断面構造の一例を示す。図１（Ｂ）に示すトランジスタ４４０は、トップゲート構造のトランジスタの一つである。
トランジスタ４４０は、半導体基板４３０上に、絶縁膜４４９、第１の絶縁層４４７ａ、第２の絶縁層４４３、第３の絶縁層４４７ｂ、酸化物半導体層４４２、第１のソース電極層４４５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、第２のドレイン電極層４４８ｂ、第４の絶縁層４４６、ゲート絶縁層４４４、及びゲート電極層４４１を含む。
ゲート電極層４４１と重なる酸化物半導体層４４２の一部がチャネル形成領域であり、酸化物半導体層４４２上で隣り合う第１のソース電極層４４５ａの下端部と第１のドレイン電極層４４５ｂの下端部との間隔幅でチャネル長Ｌ１が決定される。
また、トランジスタ４４０はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造のトランジスタも形成することができる。
以下、図１（Ａ）を用い、半導体基板４３０上にトランジスタ４４０及びトランジスタ４７０を作製する工程を説明する。
半導体基板４３０に用いる材料としては、例えば、ボロンやリン等の不純物元素をドーピングした、多結晶シリコン、微結晶シリコン、単結晶シリコンを用いることができる。また、シリコンカーバイド（ＳｉＣ）を用いても良い。
半導体基板４３０は、バックゲートとして機能させることができる。バックゲートの電位は、固定電位、例えば０Ｖや、接地電位とすることができ、実施者が適宜決定すればよい。半導体基板がバックゲートとして機能する構成を採用することで、外部の電界を遮蔽し、半導体装置における外部電界の影響を緩和することができる。これにより、酸化物半導体層の基板側に電荷が蓄積されることに起因する寄生チャネルの発生や、しきい値電圧の変動を防ぐことができる。
また、酸化物半導体層の上下にゲート電極を設けることによって、トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。即ち、酸化物半導体層の上下にゲート電極を設けることによって、信頼性を向上することができる。
水素濃度が十分に低減されて高純度化された酸化物半導体層を用いるトランジスタを形成する基板として半導体基板を用いると、静電気を遮蔽することができるため、絶縁性基板を用いるときに比べ、トランジスタが受ける静電気の影響を低減することができる。具体的には、静電気が誘起するキャリアの量を低減することができる。
まず、半導体基板４３０上に絶縁膜４４９を形成する。絶縁膜４４９としては、例えば、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成する。
次に絶縁膜４４９上に導電膜を形成した後、第１のフォトリソグラフィ工程により電極層４７９ａ、４７９ｂ、４７９ｃを形成する。電極層４７９ａ、４７９ｂ、４７９ｃの材料は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いることができる。本実施の形態では、電極層４７９ａ、４７９ｂ、４７９ｃは窒化タングステン層と、タングステン層の積層構造とする。
次いで、電極層４７９ａ、４７９ｂ、４７９ｃを覆う第１の絶縁層４４７ａを形成する。第１の絶縁層４４７ａは、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成する。
次いで、第１の絶縁層４４７ａ上にスペーサ絶縁層を形成した後、第２のフォトリソグラフィ工程により選択的に除去して第２の絶縁層４４３を形成する。スペーサ絶縁層は、プラズマＣＶＤ法又はスパッタ法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成する。スペーサ絶縁層の膜厚は、５００ｎｍ以上２μｍ以下とする。また、同一工程で、スペーサ絶縁層となる第４の絶縁層４７３を電極層４７９ｃと重なる位置に形成する。こうして、部分的に厚い積層領域と薄い単層領域を形成する。寄生容量を低減するため、厚い膜厚とする領域にはスペーサ絶縁層である第４の絶縁層と第１の絶縁層を積層する構成とし、保持容量などを形成するため、薄い膜厚とする領域には、第１の絶縁層を設ける構成とする。
次いで、電極層４７９ａ、４７９ｂ、４７９ｃを覆う第３の絶縁層４４７ｂを形成する。酸化物半導体層と接する第３の絶縁層４４７ｂは、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウムなどの酸化物絶縁層を用いると好ましい。第３の絶縁層４４７ｂの形成方法としては、プラズマＣＶＤ法又はスパッタリング法等を用いることができるが、第３の絶縁層４４７ｂ中に水素が多量に含まれないようにするためには、スパッタリング法で第３の絶縁層４４７ｂを成膜することが好ましい。
本実施の形態では、第３の絶縁層４４７ｂとして、スパッタリング法により酸化シリコン層を形成する。半導体基板４３０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンのターゲットを用いて、半導体基板４３０に第３の絶縁層４４７ｂとして、酸化シリコン層を成膜する。また半導体基板４３０は室温でもよいし、加熱されていてもよい。
例えば、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを、酸化シリコン層を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。
この場合において、処理室内の残留水分を除去しつつ第３の絶縁層４４７ｂを成膜することが好ましい。第３の絶縁層４４７ｂに水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜し第３の絶縁層４４７ｂに含まれる不純物の濃度を低減できる。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを使用するＥＣＲスパッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、第３の絶縁層４４７ｂは積層構造でもよく、例えば、半導体基板４３０側から窒化シリコン層、窒化酸化シリコン層、又は窒化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
第３の絶縁層４４７ｂとして窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲットを用いて窒化シリコン層を形成し、次にスパッタガスを、酸素を含むスパッタガスに切り替えて、同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸化シリコン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。
次いで、第３の絶縁層４４７ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で第３の絶縁層４４７ｂが形成された半導体基板４３０を予備加熱し、半導体基板４３０に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第３の絶縁層４４７ｂの表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側に高周波電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして半導体基板４３０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水など水素原子を含む化合物（より好ましくは水素原子及び炭素原子を含む化合物）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜の膜厚は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第３のフォトリソグラフィ工程により島状の酸化物半導体層４４２、４７２に加工する（図１（Ａ）参照）。また、島状の酸化物半導体層４４２、４７２を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層４４２、４７２に加工する。
本実施の形態では、酸化物半導体層４４２、４７２に、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。加熱処理を行った後は、酸化物半導体層への水や水素の再混入を防ぐため、大気に触れることなく次の工程を行うことが好ましい。この第１の加熱処理によって酸化物半導体層４４２、４７２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
ただし、成膜時に水素や水分が十分低減され、高純度化された酸化物半導体層を得ることができれば、第１の加熱処理は特に行わなくともよい。成膜時に水素や水分が十分低減され、高純度化された酸化物半導体層を得る場合は、減圧状態に保持された処理室内に基板を保持し、基板を室温又は４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板上に酸化物半導体層を成膜する。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水など水素原子を含む化合物（より好ましくは水素原子及び炭素原子を含む化合物）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体層を成膜する際の基板温度は室温から４００℃未満とすることができる。
次いで、第４のフォトリソグラフィ工程により第３の絶縁層４４７ｂ上にレジストマスクを形成し、選択的にエッチングを行って電極層４７９ａに達する開口を形成する。
次いで、第３の絶縁層４４７ｂ及び酸化物半導体層４４２、４７２上に、導電膜を形成する。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。また、Ａｌに、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃから選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。本実施の形態では、導電膜としてチタン膜（膜厚１０ｎｍ以上１００ｎｍ以下）とアルミニウム膜（膜厚２０ｎｍ以上５００ｎｍ以下）の積層膜を形成する。
次いで、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層を単層又は積層して導電膜上に膜厚２００ｎｍ以上２０００ｎｍ以下の絶縁膜を形成する。
次いで、第５のフォトリソグラフィ工程により絶縁膜上にレジストマスクを形成し、選択的にエッチングを行って第４の絶縁層４４６、第５の絶縁層４７６、第１のソース電極層４４５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、第２のドレイン電極層４４８ｂを形成した後、レジストマスクを除去する。また、第４の絶縁層４４６、第５の絶縁層４７６は、後に形成されるゲート電極層との寄生容量を低減するために設けられている。なお、形成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層４４２、４７２が除去されて、その下の第３の絶縁層４４７ｂが露出しないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、第１のソース電極層４４５ａ及び第１のドレイン電極層４４５ｂとしてチタン膜を用いて、第２のソース電極層４４８ａ及び第２のドレイン電極層４４８ｂにはアルミニウム膜を用いて、酸化物半導体層４４２にはＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を用いる。
なお、第５のフォトリソグラフィ工程では、酸化物半導体層４４２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、第１のソース電極層４４５ａ及び第１のドレイン電極層４４５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第５のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層４４２上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタ４４０のチャネル長Ｌ１が決定される。なお、チャネル長Ｌ１＝２５ｎｍ未満となるように露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第５のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタ４４０のチャネル長Ｌ１を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
次いで、第４の絶縁層４４６、第５の絶縁層４７６、酸化物半導体層４４２、４７２、第１のソース電極層４４５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、及び第２のドレイン電極層４４８ｂ上にゲート絶縁層４４４を形成する。
ゲート絶縁層４４４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化ハフニウム層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４４４中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４４４を成膜することが好ましい。スパッタリング法により酸化シリコン層を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素ガス又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４４４は、第２のソース電極層４４８ａ及び第２のドレイン電極層４４８ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次いで、第６のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層４４４及び第５の絶縁層４７６の一部を除去して、トランジスタ４７０のソース電極層又はドレイン電極層に達する開口を形成する。
次に、ゲート絶縁層４４４、及び開口上に導電膜を形成した後、第７のフォトリソグラフィ工程によりゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂを形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂの材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂの２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した３層構造とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げることができる。
本実施の形態ではゲート電極層４４１、４７１、配線層４７４ａ、４７４ｂとしてスパッタリング法により膜厚１５０ｎｍのタングステン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、トランジスタ４４０、４７０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、第３の絶縁層４４７ｂの形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４４２、４７２を有するトランジスタ４４０、４７０を形成することができる（図１（Ｂ）参照）。
第４の絶縁層４７３により電極層４７９ｃとの寄生容量の低減されたトランジスタ４７０は、第３のソース電極層４７５ａ、第４のソース電極層４７８ａ、第３のドレイン電極層４７５ｂ、及び第４のドレイン電極層４７８ｂを有している。なお、第４の絶縁層４７３と重なる電極層４７９ｃは、他の信号線であるため、配線交差部の構成を示している。また、第３のソース電極層４７５ａは、電極層４７９ａと電気的に接続している。また、第４のソース電極層４７８ａは、配線層４７４ａと電気的に接続している。また、トランジスタ４７０のチャネル長Ｌ２は、トランジスタ４４０のチャネル長Ｌ１よりも長く、トランジスタ４７０はオフ電流値が小さいトランジスタである。
また、トランジスタ４４０、４７０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）等の方法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等のツールを用いることができる。
また、トランジスタ４７０の酸化物半導体層４７２の下方に設けられている電極層４７９ｂはバックゲートとして機能させることができる。バックゲートの電位は、固定電位、例えば０Ｖや、接地電位とすることができ、実施者が適宜決定すればよい。また、酸化物半導体層の上下にゲート電極を設けることによって、トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。即ち、酸化物半導体層の上下にゲート電極を設けることによって、信頼性を向上することができる。
また、電極層４７９ｂに加えるゲート電圧を制御することによって、しきい値電圧を制御することができる。また、しきい値電圧を正としてエンハンスメント型トランジスタとして機能させることができる。また、しきい値電圧を負としてデプレッション型トランジスタとして機能させることもできる。
例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせてインバータ回路（以下、ＥＤＭＯＳ回路という）を構成し、駆動回路に用いることができる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。また、スイッチ部またはバッファ部は、オン電流を多く流すことができるトランジスタを用いることが好ましく、デプレッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有するトランジスタを用いる。
大幅に工程数を増やすことなく、同一基板上に異なる構造のトランジスタを作製することもできる。例えば、高速駆動させる集積回路には、酸化物半導体層の上下にゲート電極を有するトランジスタを用いてＥＤＭＯＳ回路を構成し、酸化物半導体層の上にゲート電極を有するトランジスタを他の領域に形成することもできる。
なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。
また、トランジスタ４７０及びトランジスタ４４０は、ゲート絶縁層４４４と第１の絶縁層４４７ａとの両方に窒化シリコン膜を用いると、酸化物半導体層４４２、４７２の上下を窒化シリコン膜で挟むことができ、水素や水分が侵入することを効果的にブロックすることができる。このような構成とすることで、酸化物半導体層４４２、４７２に含まれる水素濃度を極めて低くし、再び侵入しないようにすることができる。
以上のように、半導体基板上に形成され、水素濃度が十分に低減された酸化物半導体層を有するトランジスタを用いることで、寄生チャネルの発生を抑え、リーク電流を極めて小さくすることができ、寄生容量を低減することができる。また、本実施の形態のトランジスタは、半導体基板上に設けられているため、絶縁性基板を用いるときに比べ、トランジスタを静電気から遮蔽することができる。トランジスタを静電気から遮蔽することにより、静電気が誘起するキャリアの量を低減することができる。本実施の形態に記載の半導体集積回路は、このトランジスタを用いているため、消費電力の少ない半導体装置を実現できる。
（実施の形態２）
本実施の形態では、２つのｎチャネル型のトランジスタを用いて集積回路のインバータ回路を構成する例を基に以下に説明する。なお、実施の形態１とトランジスタの作製工程はほとんど同一であるため、異なる点のみを詳細に説明することとする。
また、集積回路は、インバータ回路、容量、抵抗などを用いて構成するため、インバータ回路に加えて、同一基板上に容量と、２種類の抵抗も形成する工程も説明する。
また、２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成するＥＤＭＯＳ回路と、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）がある。
本実施の形態では、ＥＤＭＯＳ回路の例を示す。ＥＤＭＯＳ回路の等価回路を図２に示す。また、インバータ回路の断面構造を図３に示す。
図３に示す回路接続は、図２に相当し、第１のトランジスタ４８０をエンハンスメント型のｎチャネル型トランジスタとし、第２のトランジスタ４９０をデプレッション型のｎチャネル型トランジスタとする例である。
図３において、半導体基板４３０上には絶縁膜４４９、電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７９ｈを有する。電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７９ｈは実施の形態１の電極層４７９ａ、４７９ｂ、４７９ｃと同じ工程、同じ材料で形成することができる。
電極層４７９ｄに電圧を印加し、しきい値電圧を正としてエンハンスメント型トランジスタとして機能させる。また、電極層４７９ｅには電圧を印加し、しきい値電圧を負としてデプレッション型のトランジスタとして機能させる。
また、電極層４７９ｆは容量を形成する一方の電極である。また、電極層４７９ｇは第１の抵抗と接続する一方の電極である。また、電極層４７９ｈは第２の抵抗と接続する一方の電極である。
また、電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７９ｈを覆う第１の絶縁層４８７ａ、第３の絶縁層４８７ｂが形成される。なお、図示しないが、寄生容量を小さくしたい領域には実施の形態１に示すようにスペーサ絶縁層となる第２の絶縁層を設ける。また、容量部においては、電極層４７９ｆと重なる第１の絶縁層４８７ａ、及び電極層４７９ｆと重なる第３の絶縁層４８７ｂが誘電体となる。
本実施の形態では、実施の形態１と異なり、第２の酸化物半導体層４８２ｂの膜厚が第１の酸化物半導体層４８２ａよりも厚い構成となっている。厚くするために２回の成膜と２回のパターニングを行う。また、膜厚を厚くすることでデプレッション型のトランジスタとして機能させることができ、特に電極層４７９ｅにしきい値電圧を負とするための電圧を印加しなくともよいため、電極層４７９ｅを省略することもできる。
また、第１の酸化物半導体層４８２ａと同じ膜厚で形成される第３の酸化物半導体層４３２ｂは、第１の抵抗体として機能する。電極層４７９ｈと重なる第１の絶縁層４８７ａ、及び第３の絶縁層４８７ｂには開口が形成され、その開口を介して第３の酸化物半導体層４３２ｂと電極層４７９ｈとは電気的に接続される。また、第２の酸化物半導体層４８２ｂと同じ膜厚で形成される第４の酸化物半導体層４３２ａは、第２の抵抗体として機能し、第１の抵抗体とは抵抗値が異なる。また、電極層４７９ｇと重なる第１の絶縁層４８７ａ、及び第３の絶縁層４８７ｂには開口が形成され、その開口を介して第４の酸化物半導体層４３２ａと電極層４７９ｇとは電気的に接続される。
第１のトランジスタ４８０は、第１のゲート電極層４８１と、ゲート絶縁層４９２を介して第１のゲート電極層４８１と重なる第１の酸化物半導体層４８２ａとを有し、第１の酸化物半導体層４８２ａの一部と接する第１のソース電極層４８５ｂは、第１配線４８４ｂと電気的に接続する。第１配線４８４ｂは、負の電圧ＶＤＬが印加される電源線（負電源線）である。この電源線は、接地電位の電源線（接地電源線）としてもよい。
また、実施の形態１の第１のソース電極層４４５ａと同じ材料で第１のソース電極層４８５ｂが形成され、その上に接して形成される第２のソース電極層４８８ｂも実施の形態１の第２のソース電極層４４８ａと同じ材料で形成される。実施の形態１では絶縁層を形成した後、絶縁膜と同じマスクでパターニングする例を示したが、本実施の形態では、導電層をパターニングした後、絶縁膜を成膜する工程としている。そして選択的に絶縁膜を除去して絶縁層４８６を形成し、絶縁層４８６をマスクとして導電層を選択的にエッチングして、第１のソース電極層４８５ｂ、第２のソース電極層４８８ｂ、第１のドレイン電極層４８５ａ、第２のドレイン電極層４８８ａを形成する。絶縁層４８６は、後に形成される第２のゲート電極層４９１と第４のドレイン電極層４９８ｂとの間に形成される寄生容量を低減するために設けられている。
また、容量部においては、第１のソース電極層４８５ｂと同じ工程であり同じ材料で第１の容量電極層４３３が形成され、第２のソース電極層４８８ｂと同じ工程であり同じ材料で第２の容量電極層４３４が形成される。第１の容量電極層４３３及び第２の容量電極層４３４は、電極層４７９ｆと重なる。
また、第１のソース電極層４８５ｂと同じ工程であり同じ材料で第１の電極層４７７が第１の抵抗体である第３の酸化物半導体層４３２ｂ上に接して形成される。また、第２のソース電極層４８８ｂと同じ工程であり同じ材料で第２の電極層４３８が第１の電極層４７７上に接して形成される。
また、第２のトランジスタ４９０は、第２配線として機能する第２のゲート電極層４９１と、ゲート絶縁層４９２を介して第２のゲート電極層４９１と重なる第２の酸化物半導体層４８２ｂとを有し、第３配線４８４ａは、正の電圧ＶＤＨが印加される電源線（正電源線）である。
また、第２の酸化物半導体層４８２ｂに一部接して重なる第３のソース電極層４９５ａ、第４のソース電極層４９８ａを有する。また、第２の酸化物半導体層４８２ｂに一部接して重なる第３のドレイン電極層４９５ｂ、第４のドレイン電極層４９８ｂを有する。なお、第１のソース電極層４８５ｂと同じ工程であり同じ材料で第３のソース電極層４９５ａ、及び第３のドレイン電極層４９５ｂが形成される。また、第２のソース電極層４８８ｂと同じ工程であり同じ材料で第４のソース電極層４９８ａ、及び第４のドレイン電極層４９８ｂが形成される。
また、絶縁層４８６には第２のドレイン電極層４８８ａに達する開口が設けられ、第２のドレイン電極層４８８ａは、第２配線として機能する第２のゲート電極層４９１と電気的に接続して、第１のトランジスタ４８０と第２のトランジスタ４９０を接続し、ＥＤＭＯＳ回路を構成する。
また、電極層４７９ｆと重なる領域のゲート絶縁層４９２に開口を有し、第２の容量電極層４３４と接続する第４配線４３１は容量配線として機能する。
また、第５配線４３５は、電極層４７９ｇと重なる領域のゲート絶縁層４９２に開口を有し、第２の抵抗体として機能する第４の酸化物半導体層４３２ａと接する。
本実施の形態では、同一基板上に、ＥＤＭＯＳ回路と、容量部と、第１の抵抗体と、第２の抵抗体とを形成する例を示したが特に限定されず、実施の形態１のトランジスタも同一基板上に形成することができる。
また、本実施の形態で同一基板上に形成することのできる配線の端子部の断面構造を図４に示す。図４（Ａ）は図４（Ｂ）中のＣ１−Ｃ２線に沿った断面図に相当する。
図４（Ａ）において、絶縁層４８６とゲート絶縁層４９２の積層上に形成される導電層４３７は、入力端子として機能する接続用の端子電極である。また、図４（Ａ１）において、端子部では、電極層４７９ｄ、４７９ｅ、４７９ｆ、４７９ｇ、４７９ｈと同じ材料で形成される電極層４７９ｉが、第１のソース電極層４８５ｂと電気的に接続される第１の端子電極層４３９の下方に第１の絶縁層４８７ａ、及び第３の絶縁層４８７ｂを介して重なる。電極層４７９ｉは第１の端子電極層４３９とは電気的に接続しておらず、電極層４７９ｉを第１の端子電極層４３９と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第１の端子電極層４３９は、その上に第２の端子電極層４８９が設けられ、さらに絶縁層４８６及びゲート絶縁層４９２を介して導電層４３７と電気的に接続している。
また、第１の端子電極層４３９は、第１のソース電極層４８５ｂと同じ材料、同じ工程で形成することができる。第２の端子電極層４８９は、第２のソース電極層４８８ｂと同じ材料、同じ工程で形成することができる。また、導電層４３７は、第１のゲート電極層４８１と同じ材料、同じ工程で形成することができる。
本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態２に示すＥＤＭＯＳ回路を用いてＣＰＵ（中央演算処理回路）を作製する例を示す。
ＣＰＵのブロック図の一例を図５に示す。図５に示されるＣＰＵ１００１は、タイミングコントロール回路１００２、命令解析デコーダ１００３、レジスタアレイ１００４、アドレスロジックバッファ回路１００５、データバスインターフェイス１００６、ＡＬＵ１００７、命令レジスタ１００８などより構成されている。
これらの回路は、実施の形態１または実施の形態２に示したトランジスタ、インバータ回路、抵抗、容量などを用いて作製する。実施の形態１または実施の形態２に示すトランジスタは、半導体基板上に形成され、水素濃度が十分に低減された酸化物半導体層を用いているため、トランジスタのオフ電流を極めて小さい値とすることができる。したがって、ＣＰＵ１００１の少なくとも一部を水素濃度が十分に低減された酸化物半導体層を有する半導体基板上に形成されたトランジスタで構成することによって低消費電力を実現できる。
ここで、それぞれの回路について簡単に説明する。タイミングコントロール回路１００２は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダ１００３は外部の命令を内部用の命令に変換する役割を持つ。レジスタアレイ１００４はデータを一時的に保管する揮発性メモリである。アドレスロジックバッファ回路１００５は外部メモリのアドレスを指定する回路である。データバスインターフェイス１００６は、外部のメモリまたはプリンタなどの機器にデータを出し入れする回路である。ＡＬＵ１００７は演算を行う回路である。命令レジスタ１００８は命令を一時的に記憶しておく回路である。このような回路の組み合わせによってＣＰＵは構成されている。
ＣＰＵ１００１の少なくとも一部に実施の形態１または実施の形態２に示したトランジスタを用いてスタンバイ時のリーク電流を低減し、電気機器で使用される駆動回路などの省電力化を図ることができる。
本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図８（Ａ）を参照して説明する。図８（Ａ）に示す半導体装置は、アンテナ（オンチップアンテナとも記す）が設けられた半導体集積回路チップ４００と、アンテナ４０５（ブースターアンテナとも記す）が設けられた支持基板４０６とを含んでいる。半導体集積回路チップ４００は、支持基板４０６及びアンテナ４０５上に形成された絶縁層４１０上に設けられている。絶縁層４１０により支持基板４０６及びアンテナ４０５上に半導体集積回路チップ４００が固定することができる。
なお、半導体集積回路チップ４００表面には、静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止するために導電性遮蔽体が設けられており、導電性遮蔽体の抵抗が高く、アンテナ４０５のパターン間を導通させない場合には、アンテナ４０５と半導体集積回路チップ４００表面に設けられる導電性遮蔽体とは接して設けられてもよい。
半導体集積回路チップ４００内に設けられる半導体集積回路にはメモリ部やロジック部を構成する複数のトランジスタ等の素子が設けられる。メモリ部やロジック部を構成するトランジスタとして、水素濃度が十分に低減されて高純度化された酸化物半導体層を用いるトランジスタを用いる。本実施の形態に係る半導体装置は、半導体素子として電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。
図７（Ａ）に、図８（Ａ）に示した半導体集積回路チップ４００に含まれるアンテナと半導体集積回路の拡大図を示す。図７（Ａ）において、アンテナ１０１は巻き数が１である矩形のループアンテナであるが、この構成に限定されない。ループアンテナの形状は矩形を有することに限定されず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は１に限定されず、複数であっても良い。ただしアンテナ１０１の巻き数が１の場合、半導体集積回路１００とアンテナ１０１の間に生じる寄生容量を低減することができる。
また、図８（Ａ）、図７（Ａ）において、アンテナ１０１は、半導体集積回路１００の周囲を取り囲むように配置されており、破線で示す給電点４０８に相当する部分以外は、アンテナ１０１は半導体集積回路１００とは異なる領域に配置されている。また、この構成に限定されず、図７（Ｂ）に示すように、破線で示す給電点４０８に相当する部分以外において、アンテナ１０１が半導体集積回路１００と少なくとも一部重なるように配置されていても良い。ただし、図８（Ａ）、図７（Ａ）に示すように、アンテナ１０１が半導体集積回路１００とは異なる領域に配置されていることで、半導体集積回路１００とアンテナ１０１の間に生じる寄生容量を低減することができる。
図８（Ａ）において、アンテナ４０５は、主に破線４０７で囲まれたループ状の部分において、アンテナ１０１と電磁誘導により信号の授受または電力の供給を行うことができる。またアンテナ４０５は、主に、破線４０７で囲まれた部分以外の領域において、電波により質問器と信号の授受または電力の供給を行うことができる。質問器と半導体装置との間において、キャリア（搬送波）として用いられる電波の周波数は、３０ＭＨｚ以上５ＧＨｚ以下程度が望ましく、例えば９５０ＭＨｚ、２．４５ＧＨｚなどの周波数帯を用いればよい。
また、アンテナ４０５は、破線４０７で囲まれた部分において巻き数１の矩形のループ状になっているが、この構成に限定されない。ループ状の部分は矩形を有することに限定されず、曲線を有する形状、例えば円形を有していても良い。そして巻き数は１に限定されず、複数であっても良い。
本実施の形態に示す半導体装置は、電磁誘導方式、電磁結合方式、マイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナ１０１、アンテナ４０５の形状を適宜決めればよい。
例えば、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナの長さや形状等を適宜設定すればよい。例えば、アンテナを線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナまたはリボン型の形状）等に形成することができる。また、アンテナの形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
図９にアンテナ１０１、アンテナ４０５をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示す。
図９においては、ブースターアンテナとしてコイル状のアンテナ４０５が設けられた支持基板４０６上に、コイル状のアンテナ１０１が設けられた半導体集積回路チップ４００が設けられている。なお、ブースターアンテナであるアンテナ４０５は支持基板４０６を挟んで、容量を形成している。
次に、半導体集積回路チップ４００とブースターアンテナの構造及びその配置について説明する。図８（Ｂ）は、図８（Ａ）に示した半導体集積回路チップ４００と支持基板４０６に形成されたアンテナ４０５が積層された半導体装置の斜視図に相当する。そして、図８（Ｃ）は、図８（Ｂ）の破線Ｘ−Ｙにおける断面図に相当する。
図８（Ｃ）に示す半導体集積回路チップ４００は、実施の形態１または実施の形態２で示した半導体装置を用いることができ、ここでは、個々に分断しチップ状にしたものを半導体集積回路チップという。なお、図８（Ｃ）に示す半導体集積回路チップは、実施の形態１を用いる例であるが、本実施の形態は、他の実施の形態にも適用することができ、この構造に限定されない。
図８（Ｃ）に示す半導体集積回路１００は、第１の絶縁体１１２、第２の絶縁体１０２で挟持され、その側面も封止されている。本実施の形態では、複数の半導体集積回路を挟持して第１の絶縁体、第２の絶縁体を貼り合わせた後、個々の半導体集積回路ごとの積層体に分断する。分断した積層体に導電性遮蔽体を形成し半導体集積回路チップ４００を作製する。分断手段としては物理的に分断することができれば特に限定しないが、本実施の形態ではレーザ光を照射することによって分断する。
図８（Ｃ）では、半導体集積回路１００が、アンテナ１０１よりも、よりアンテナ４０５に近い位置に配置されているが、この構成に限定されない。アンテナ１０１が半導体集積回路１００よりも、よりアンテナ４０５に近い位置に配置されていてもよい。また、半導体集積回路１００とアンテナ１０１は、第１の絶縁体１１２、第２の絶縁体１０２に直接固着していても良いし、接着剤として機能する接着層によって固着されていても良い。
次に、本実施の形態に係る半導体装置の動作について説明する。図６は、本実施の形態に係る半導体装置の構成を示すブロック図の一例である。図６に示す半導体装置４２０は、ブースターアンテナとしてアンテナ４２２と、半導体集積回路４２３と、オンチップアンテナとしてアンテナ４２４とを有している。質問器４２１から電磁波が送信されると、アンテナ４２２が該電磁波を受信することで、アンテナ４２２内に交流の電流が生じ、アンテナ４２２の周囲に磁界が発生する。そして、アンテナ４２２が有するループ状の部分と、ループ状の形状を有するアンテナ４２４とが電磁結合することで、アンテナ４２４に誘導起電力が生じる。半導体集積回路４２３は上記誘導起電力を用いることで、信号または電力を質問器４２１から受け取る。一方、半導体集積回路４２３において生成された信号に従って、アンテナ４２４に電流を流してアンテナ４２２に誘導起電力を生じさせることで、質問器４２１から送られてくる電波の反射波にのせて、質問器４２１に信号を送信することができる。
なお、アンテナ４２２は、主にアンテナ４２４との間において電磁結合するループ状の部分と、主に質問器４２１からの電波を受信する部分とに分けられる。質問器４２１からの電波を主に受信する部分における、アンテナ４２２の形状は、電波を受信できる形であればよい。例えば、ダイポールアンテナ、折り返しダイポールアンテナ、スロットアンテナ、メアンダラインアンテナ、マイクロストリップアンテナ等の形状を用いればよい。
また、図８では、アンテナを１つだけ有する半導体集積回路の構成について説明したが、この構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。
本実施の形態に係る半導体装置では、オンチップアンテナを用いており、なおかつ、ブースターアンテナとオンチップアンテナの間における信号または電力の授受を非接触で行うことができるので、外付けのアンテナを半導体集積回路に接続する場合とは異なり、外力によって半導体集積回路とアンテナとの接続が分断されにくく、該接続における初期不良の発生も抑えることができる。また本実施の形態ではブースターアンテナを用いているので、オンチップアンテナのみの場合とは異なり、オンチップアンテナの寸法または形状が半導体集積回路の面積の制約を受けにくく、受信可能な電波の周波数帯が限定されず、通信距離を伸ばすことができる、という外付けのアンテナが有するメリットを享受することができる。
半導体基板上に形成され、水素濃度が十分に低減されて高純度化された酸化物半導体層を有するトランジスタはオフ電流が小さく、低消費電力を実現できる。また、半導体集積回路を覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止することができる。
（実施の形態５）
本実施の形態では、上述した実施の形態４のデバイスを用いて形成された非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図１０（Ａ）参照）。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０に出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
このように、通信装置から半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１０（Ｂ））。品物３２２０が含む半導体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１０（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
以上の様に、半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。
（実施の形態６）
実施の形態１または実施の形態２で得られるトランジスタは、高純度化された酸化物半導体を用いたトランジスタであり、そのトランジスタで回路を構成することで、低消費電力を実現し、メモリ回路の動作を安定化させることができる。
本実施の形態では、実施の形態１のトランジスタを用いて構成することが可能なメモリ回路の一例を示す。
図１１（Ａ）は、メモリ回路の一例についてのブロック図を示す。図１１（Ａ）に示すメモリ回路は、行デコーダと、書き込み回路およびリフレッシュ回路と、列デコーダと、マトリクス状に配置された記憶素子を有し、マトリクス状に配置された記憶素子１１００に接続された信号線は、書き込み回路およびリフレッシュ回路を介して行デコーダに接続され、マトリクス状に配置された記憶素子に接続された走査線は、列デコーダに接続されている。行デコーダには、ビット信号が入力される。書き込み回路およびリフレッシュ回路には、リードイネーブル信号／ライトイネーブル信号（ＲＥ／ＷＥ）と、データ信号（ｄａｔａ）と、出力信号（ＯＵＴ）が入力される。
各記憶素子１１００は、容量素子とトランジスタを有し、該トランジスタのソースおよびドレインの一方は信号線に接続され、該トランジスタのソースおよびドレインの他方は容量素子の一方の電極に接続され、該容量素子の他方の電極は低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。
図１１（Ｂ）は、図１１（Ａ）に示す書き込み回路およびリフレッシュ回路に設けられたリフレッシュ回路の具体的な一構成例を示す。
図１１（Ｂ）に示す書き込み回路およびリフレッシュ回路は、論理積回路（ＡＮＤ回路）とセンスアンプを有する。第１の論理積回路１１０１、第２の論理積回路１１０２および第３の論理積回路１１０３の一方の入力には、行デコーダからの信号が入力される。第１の論理積回路１１０１の他方の入力にはＰＲＣ信号が入力され、第２の論理積回路１１０２の他方の入力にはライトイネーブル信号（ＷＥ）が入力され、第３の論理積回路１１０３の他方の入力にはリードイネーブル信号（ＲＥ）が入力される。第１の論理積回路１１０１の出力は、第１のスイッチ１１０４のオン／オフを制御し、第２の論理積回路１１０２の出力は、第２のスイッチ１１０５のオン／オフを制御し、第３の論理積回路１１０３の出力は、第３のスイッチ１１０６のオン／オフを制御する。プリチャージ信号線Ｖｐｒｃは第１のスイッチ１１０４を介して信号線に接続され、データ信号線ｄａｔａは第２のスイッチ１１０５を介して信号線に接続されている。
第１のスイッチ１１０４および第２のスイッチ１１０５を介して接続された信号線は、第３のスイッチ１１０６を介してセンスアンプに接続されている。該センスアンプからは出力信号線（ＯＵＴ）に信号が出力される。
なお、上記した論理積回路は、一般的な構成のものを用いればよく、単純な構成とすることが好ましい。
なお、センスアンプとは、入力された信号を増幅する機能を有する回路をいう。
なお、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナログ信号またはデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位と第２の電位で設定し、第１の電位としてハイレベル（高電位、ＶＨとも表記する。）の電位を用い、第２の電位としてローレベル（低電位、ＶＬとも表記する。）の電位を用いることで、２値のデジタル信号を設定することができる。また、ＶＨとＶＬは一定値であることが好ましいが、ノイズの影響を考慮して、ＶＨとＶＬに幅をもたせてもよい。
なお、ここで、第１、第２などの序数を付した用語は、それぞれの要素の混同を避けるために便宜上付したものであり、数を限定するものではない。
以上、実施の形態１で説明したトランジスタを用い、実施の形態２で説明した容量を用いてメモリ回路を作製することができる。
メモリ回路のリフレッシュタイミングは、予め評価された記憶素子のリーク電流に基づいて、ある固定された時間間隔に設計段階で決められる。即ちチップ完成後のリーク電流の温度依存性や作製プロセス等を考慮して設定される。
実施の形態１または実施の形態２に示すトランジスタは、半導体基板上に形成され、水素濃度が十分に低減された酸化物半導体層を用いているため、トランジスタのオフ電流を極めて小さい値とすることができ、−３０℃から１２０℃におけるオフ電流の温度特性もほとんど変化せず、極めて小さい値を維持できる。
従って、実施の形態１または実施の形態２に示すトランジスタを用いれば、シリコンを用いたトランジスタに比べてリフレッシュ間隔を長い時間間隔で設定することができ、スタンバイ時の消費電力を削減できる。
また、車載の電子機器に本実施の形態のメモリ回路は適している。半導体基板をバックゲートとして用いることにより、寄生チャネルの発生を抑えることができ、スタンバイ時のリーク電流が極めて小さく、電気自動車においては、長時間、スタンバイの状態においても、一定の充電量あたりの走行距離がほとんど変化しない。
実施の形態１または実施の形態２に示すトランジスタが有する酸化物半導体は、キャリアの供与体となり得る不純物を極めて少ないレベルにまで除去された、真性又は実質的に真性な半導体である。
高純度化された酸化物半導体層を用いたトランジスタの特性について、図１２乃至図１５を用いて説明する。図１２は、酸化物半導体を用いたトップゲート型のトランジスタの断面図を示す。半導体基板（Ｓｉ）上に熱酸化膜を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられ、その上にゲート絶縁膜（ＧＩ）を介してゲート電極（ＧＥ）が設けられている。
図１３は、図１２に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図１３（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図１３（Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図１４は、図１２におけるＢ−Ｂ’間のエネルギーバンド図（模式図）である。図１４（Ａ）はゲート電極（ＧＥ）に正の電位（ｑＶＧ）が印加された状態であり、ソースとドレインの間にキャリア（電子）が流れるオン状態を示している。また、図１４（Ｂ）は、ゲート電極（ＧＥ）に負の電位（ｑＶＧ）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示す。
図１５は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
金属は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する一つの要因であることが知られている。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両者が接触すると図１３（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図１３（Ｂ）において黒丸（●）は電子を示す。図１３（Ｂ）において、ドレインに正の電圧（ＶＤ＞０）を印加した上で、ゲートに電圧を印加しない場合（ＶＧ＝０）を破線で示し、ゲートに正の電圧（ＶＧ＞０）を印加した場合を実線で示す。ゲートに正の電圧（ＶＧ＞０）を印加した場合、ドレインに正の電位が与えられると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、ゲートに正の電圧（ＶＧ＞０）を印加し正のドレイン電圧が印加される場合には、電圧印加のない図１３（Ａ）のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２、より低くなる。ゲートに電圧を印加しない場合は、高いポテンシャル障壁のために、電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加すると、ポテンシャル障壁が低下し、電流を流すオン状態を示す。
このとき電子は、図１４（Ａ）で示すように、ゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図１４（Ｂ）において、ゲート電極（ＧＥ）に負の電位が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、常温において、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が得られる。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。また、本実施の形態のトランジスタは、半導体基板上に設けられているため、絶縁性基板を用いるときに比べ、トランジスタを静電気から遮蔽することができる。トランジスタを静電気から遮蔽することにより、静電気が誘起するキャリアの量を低減することができる。
（実施の形態７）
本実施の形態は、実施の形態１または実施の形態２のトランジスタを用いて構成することが可能なシフトレジスタの一例を示す。
図１６（Ａ）は、シフトレジスタの一例についてのブロック図を示す。図１６（Ａ）に示すシフトレジスタは、二本のクロック信号線と、これらのクロック信号線のいずれかに電気的に接続された二段のフリップフロップを有する。なお、クロック信号線は更に設けられていてもよいし、フリップフロップがより多段に設けられていてもよい。
二本のクロック信号線において、入力されるクロック信号のそれぞれは、一方のクロック信号線がハイレベル（ＶＨ）に切り替わるときに、他方をローレベル（ＶＬ）に切り替えて動作させる。
図１６に示すシフトレジスタでは、第１のクロック信号線ＣＬＫに電気的に接続された第１段目のフリップフロップから順に、第２のクロック信号線ＣＬＫＢに電気的に接続された第２段目のフリップフロップと続き、第ｎ−１段目のフリップフロップ、及び第ｎ段目のフリップフロップを有する例について説明する。ただし、これに限定されず、少なくとも、第１のフリップフロップおよび第２のフリップフロップを有していればよい。
クロック信号線ＣＬＫは、クロック信号ＣＫが入力される配線である。
クロック信号線ＣＬＫＢは、クロック信号ＣＫＢが入力される配線である。
クロック信号ＣＫとクロック信号ＣＫＢのそれぞれは、例えばＮＯＴ回路（インバータ回路）を用いて生成させることができる。
第１のフリップフロップには、スタート信号ＳＰとスタート信号ＳＰＢが入力され、クロック信号としてクロック信号ＣＫが入力され、入力された信号ＳＰおよび信号ＳＰＢの信号の状態とクロック信号ＣＫの信号の状態に応じて出力信号ＯＵＴを出力する。なお、ここで、信号の状態とは、例えば信号の電位、電流、又は周波数などをいう。
スタート信号ＳＰとスタート信号ＳＰＢのそれぞれは、例えばＮＯＴ回路（インバータ回路）を用いて生成させることができる。
また、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナログ信号またはデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位と第２の電位で設定し、第１の電位としてハイレベル（高電位、ＶＨとも表記する）の電位を用い、第２の電位としてローレベル（低電位、ＶＬとも表記する）の電位を用いることで、２値のデジタル信号を設定することができる。また、ＶＨとＶＬは一定値であることが好ましいが、ノイズの影響を考慮して、ＶＨとＶＬに幅をもたせてもよい。
なお、ここで、第１、第２などの序数を付した用語は、それぞれの要素の混同を避けるために便宜上付したものであり、数を限定するものではない。
第２のフリップフロップは、スタート信号ＳＰとして第１のフリップフロップの出力信号ＯＵＴが入力され、クロック信号としてクロック信号ＣＫ２が入力され、入力された出力信号ＦＦ１ｏｕｔ及びクロック信号ＣＫ２に応じて状態が設定された信号ＦＦ２ｏｕｔを出力信号として出力する機能を有する。
第２のフリップフロップには、スタート信号ＳＰとスタート信号ＳＰＢが入力され、クロック信号としてクロック信号ＣＫ２が入力され、入力された信号ＳＰおよび信号ＳＰＢの信号の状態とクロック信号ＣＫの信号の状態に応じて出力信号ＯＵＴＢを出力する。
図１６（Ｂ）は、図１６（Ａ）に示す第１のフリップフロップの具体的な一構成例を示す。
スタート信号ＳＰは、第１のトランジスタ１１１１のソースおよびドレインの一方と、第４のトランジスタ１１１４のソースおよびドレインの一方に入力される。
スタート信号ＳＰＢは、第２のトランジスタ１１１２のソースおよびドレインの一方と、第３のトランジスタ１１１３のソースおよびドレインの一方に入力される。
クロック信号ＣＬＫは、第１のトランジスタ１１１１、第２のトランジスタ１１１２、第３のトランジスタ１１１３および第４のトランジスタ１１１４のゲートに入力される。
第１のトランジスタ１１１１のソースおよびドレインの他方は、第５のトランジスタ１１１５のゲートと、第１の容量素子１１１９の一方の電極に接続されている。
第２のトランジスタ１１１２のソースおよびドレインの他方は、第６のトランジスタ１１１６のゲートと、第２の容量素子１１２０の一方の電極に接続されている。
第３のトランジスタ１１１３のソースおよびドレインの他方は、第７のトランジスタ１１１７のゲートと、第３の容量素子１１２１の一方の電極に接続されている。
第４のトランジスタ１１１４のソースおよびドレインの他方は、第８のトランジスタ１１１８のゲートと、第４の容量素子１１２２の一方の電極に接続されている。
第５のトランジスタ１１１５のドレインは高電位側（好ましくは電源電位Ｖｄｄ）に接続されている。第５のトランジスタ１１１５のソースは、第１の容量素子１１１９の他方の電極と、第６のトランジスタ１１１６のドレインに接続され、出力信号ＯＵＴを出力する。第２の容量素子１１２０の他方の電極と、第６のトランジスタ１１１６のソースは、低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。
第７のトランジスタ１１１７のドレインは高電位側（好ましくは電源電位Ｖｄｄ）に接続されている。第７のトランジスタ１１１７のソースは、第３の容量素子１１２１の他方の電極と、第８のトランジスタ１１１８のドレインに接続され、出力信号ＯＵＴＢを出力する。第４の容量素子１１２２の他方の電極と、第８のトランジスタ１１１８のソースは、低電位側（好ましくは、基準電位Ｖｓｓ）に接続されている。
第１の容量素子１１１９、第２の容量素子１１２０、第３の容量素子１１２１、及び第４の容量素子１１２２は、実施の形態２で説明した容量を用いてトランジスタと同一基板上に作製することができる。
以上、実施の形態１または実施の形態２で説明した高純度化された酸化物半導体層を用いるトランジスタと、実施の形態２で説明した容量を用いてフリップフロップ回路を作製することができる。
（実施の形態８）
本実施の形態は、実施の形態１または実施の形態２のトランジスタを用いて構成することが可能な昇圧回路（チャージポンプ回路）の一例を示す。
図１７は、昇圧回路の具体的な構成の一例を示す。図１７に示す昇圧回路は、二本のクロック信号線と、順方向にダイオード接続された複数のトランジスタ１１２３と、これら複数のトランジスタのソースとドレインの間に一方の電極が接続された複数の容量素子１１２４と、これら複数のトランジスタの最後尾に一方の電極が接続され、他方の電極が一定の電位に保持された保持容量素子と、を有する。これら複数の容量素子の他方の電極は、二本のクロック信号線のいずれかに電気的に接続されている。
なお、クロック信号線は更に設けられていてもよい。
トランジスタと容量素子は、出力したい電位に応じて更に多くのものが設けられていてもよい。
二本のクロック信号線において、入力されるクロック信号のそれぞれは、一方のクロック信号線がハイレベル（ＶＨ）に切り替わるときに、他方をローレベル（ＶＬ）に切り替えて動作させる。
クロック信号ＣＬＫとクロック信号ＣＬＫＢのそれぞれは、例えばＮＯＴ回路（インバータ回路）を用いて生成させることができる。ＮＯＴ回路は実施の形態２に示したＥＤＭＯＳ回路を用いて作製することができる。
図１７に示す昇圧回路を用いることで、Ｖｉｎから入力された電位をＶｏｕｔまで上昇させることができる。例えば、Ｖｉｎから電源電位Ｖｄｄを入力すると、ＶｏｕｔからはＶｄｄよりも大きい電位を出力することができ、所望の電位まで昇圧させることができる。このように所望の電位まで昇圧させた電位の信号は、例えば電源線に入力され、昇圧回路と同一基板に実装されている各回路に利用される。
なお、ここで保持容量素子の他方の電極が保持された一定の電位は、例えば電源電位Ｖｄｄまたは基準電位Ｖｓｓとすればよい。
また、ここで信号としては、例えば電圧、電流、抵抗、又は周波数などを用いたアナログ信号またはデジタル信号を用いることができる。例えば、電位を少なくとも第１の電位と第２の電位で設定し、第１の電位としてハイレベル（高電位、ＶＨとも表記する）の電位を用い、第２の電位としてローレベル（低電位、ＶＬとも表記する）の電位を用いることで、２値のデジタル信号を設定することができる。また、ＶＨとＶＬは一定値であることが好ましいが、ノイズの影響を考慮して、ＶＨとＶＬに幅をもたせてもよい。
なお、ここで、第１、第２などの序数を付した用語は、それぞれの要素の混同を避けるために便宜上付したものであり、数を限定するものではない。
以上、実施の形態１で説明したトランジスタと、実施の形態２に示した容量を用いて昇圧回路を作製することができる。
（実施の形態９）
本実施の形態では、実施の形態１乃至８のいずれか一で得られる半導体集積回路を搭載した電子機器の例について図１８を用いて説明する。なお半導体集積回路は回路基板などに実装され、各電子機器の本体内部に搭載されている。
マザーボードには、実施の形態１または実施の形態２のトランジスタを含む半導体集積回路が実装されている。半導体集積回路は、Ｌｏｇｉｃ回路、Ｆｌａｓｈ Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、実施の形態６に示したＤＲＡＭ回路などを実装して作製されたものである。また、実施の形態３に示したＣＰＵ、やＬｏｇｉｃ回路も実装可能である。なお、半導体集積回路は、ワイヤボンディング法により実装しても構わない。この場合においても、様々な形状の集積回路フィルムを実装できる。
また、回路基板にはＦＰＣを装着されており、ＦＰＣを介して、例えば表示装置などに接続される。表示部のドライバーおよびコントローラを構成することができる。表示部のドライバーとしては、実施の形態７に示したシフトレジスタや、実施の形態２に示したＥＤＭＯＳ回路を有している。
図１８（Ａ）は、少なくとも半導体集積回路を一部品として実装して作製したノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、実施の形態３に示すＣＰＵや実施の形態６に示したＤＲＡＭ回路などをノート型のパーソナルコンピュータは有している。
図１８（Ｂ）は、少なくとも半導体集積回路を一部品として実装して作製した携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。
図１８（Ｃ）は少なくとも半導体集積回路を一部品として実装して作製した電子ペーパーである。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。図１８（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１８（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１８（Ｃ）では表示部２７０７）に画像を表示することができる。
また、図１８（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１８（Ｄ）は、少なくとも半導体集積回路を一部品として実装して作製した携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
また、表示パネル２８０２はタッチパネルを備えており、図１８（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路（実施の形態８に示した昇圧回路）を実装している。
また、上記構成に加えて、実施の形態４または実施の形態５に示した非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１８（Ｅ）は少なくとも半導体集積回路を一部品として実装して作製したデジタルカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。
本実施の形態は、実施の形態１乃至８のいずれか一と自由に組み合わせることができる。
（実施の形態１０）
本実施の形態では、半導体集積回路の断面構造の一例について説明する。
本実施の形態の半導体集積回路の一形態を、図１９を用いて説明する。なお、本実施の形態で示すトランジスタの作製工程（使用できる材料等）は多くの部分で実施の形態１と共通している。したがって、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明することとする。
トランジスタ４５１は、半導体基板４３０上に、熱酸化膜４５９、第１の絶縁層４４７ａ、第２の絶縁層４４３、第３の絶縁層４４７ｂ、酸化物半導体層４４２、第１のソース電極層４４５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、第２のドレイン電極層４４８ｂ、ゲート絶縁層４４４、及びゲート電極層４４１を含む。
トランジスタ４６９は、半導体基板４３０上に、熱酸化膜４５９、電極層４７９ｃ、第１の絶縁層４４７ａ、第４の絶縁層４７３、第３の絶縁層４４７ｂ、酸化物半導体層４７２、第３のソース電極層４７５ａ、第４のソース電極層４７８ａ、第３のドレイン電極層４７５ｂ、及び第４のドレイン電極層４７８ｂ、ゲート絶縁層４４４、及びゲート電極層４７１を含む。
まず、半導体基板４３０上に絶縁膜を形成する。トランジスタ４５１、４６９は、半導体基板上に絶縁膜として熱酸化膜４５９を設ける点で、実施の形態１に示したトランジスタ４４０、４７０と異なる。以下に、半導体基板上に熱酸化膜を形成する方法について説明する。
半導体基板４３０上に熱酸化処理を行うことにより熱酸化膜４５９（ここではＳｉＯｘ膜）を形成する。熱酸化処理を行うことによって緻密で良質な膜が形成できるため、熱酸化膜を用いることが好ましい。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
例えば、塩化水素が添加された酸化性雰囲気中で半導体基板４３０に熱酸化処理を行うことにより、熱酸化膜４５９を形成する。この場合、熱酸化膜４５９は、塩素原子を含有した膜となる。
熱酸化膜４５９中に含有された塩素原子は、歪みを形成する。その結果、熱酸化膜４５９の水分に対する吸収割合が向上し、拡散速度が増大する。つまり、熱酸化膜４５９表面に水分が存在する場合に、当該表面に存在する水分を熱酸化膜４５９中に素早く吸収し、拡散させることができる。また、単結晶半導体膜中の酸素析出誘起欠陥を消滅する事が出来る。また、外因性不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）の塩化物を形成して半導体基板４３０から重金属を除去する外方拡散を伴う化学ゲッタリングを行う事が出来る。
熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（好ましくは２体積％）の割合で含む酸化性雰囲気中で、７５０℃〜１１５０℃の温度、好ましくは９００℃〜１１００℃（代表的には１０００℃）で行うことができる。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）、例えば１００ｎｍの厚さとする。塩化水素を含む酸素雰囲気中で熱酸化膜４５９を形成することにより、半導体基板４３０と熱酸化膜４５９の界面準位密度を低減することができる。
本実施の形態では、熱酸化膜４５９に含まれる塩素の濃度を１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３となるように制御する。
また、熱酸化膜４５９に含有させるハロゲン原子としては塩素原子に限られない。熱酸化膜４５９にフッ素原子を含有させてもよい。半導体基板４３０表面をフッ素酸化するには、半導体基板４３０表面にＨＦ溶液に浸漬した後に酸化性雰囲気中で熱酸化処理を行うことや、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行えばよい。
また、塩化水素を含む酸素雰囲気中で熱酸化処理をした後に、窒素雰囲気で熱処理を行うことが好ましい。これにより、欠陥を低減させることができる。
また、半導体基板４３０の裏面（トランジスタが形成されていない面）に形成された熱酸化膜が不要であれば、エッチングや研磨によって除去しても良い。
次に熱酸化膜４５９上に導電膜を形成した後、第１のフォトリソグラフィ工程により電極層４７９ｃを形成する。
トランジスタ４６９は、図１に示す電極層４７９ｂを設けていない点で、トランジスタ４７０と異なる。
本発明の一態様の半導体装置は、半導体基板上にトランジスタを形成する。半導体基板はバックゲートとして機能させることができるため、本発明の一態様では、バックゲートとして機能させるための電極層を設けなくても、信頼性の高い半導体装置を作製することができる。
次いで、電極層４７９ｃを覆う第１の絶縁層４４７ａを形成する。
次いで、第１の絶縁層４４７ａ上にスペーサ絶縁層を形成した後、第２のフォトリソグラフィ工程により選択的に除去して第２の絶縁層４４３を形成する。また、同一工程で、スペーサ絶縁層となる第４の絶縁層４７３を電極層４７９ｃと重なる位置に形成する。
次いで、電極層４７９ｃを覆う第３の絶縁層４４７ｂを形成する。
次いで、第３の絶縁層４４７ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成し、酸化物半導体膜を第３のフォトリソグラフィ工程により島状の酸化物半導体層４４２、４７２に加工する。本実施の形態では、島状の酸化物半導体層４４２、４７２に、第１の加熱処理を行う。
次いで、第４のフォトリソグラフィ工程により第３の絶縁層４４７ｂ上にレジストマスクを形成し、選択的にエッチングを行って半導体基板４３０に達する開口部４６７を形成する。
次いで、第３の絶縁層４４７ｂ及び酸化物半導体層４４２、４７２上に、導電膜を形成する。
次いで、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層を単層又は積層して導電膜上に膜厚２００ｎｍ以上２０００ｎｍ以下の絶縁膜を形成する。
次いで、第５のフォトリソグラフィ工程により絶縁膜上にレジストマスクを形成し、選択的にエッチングを行って第４の絶縁層４４６、第５の絶縁層４７６、第１のソース電極層４４５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、第２のドレイン電極層４４８ｂを形成した後、レジストマスクを除去する。
次いで、第３の絶縁層４４７ｂ、第４の絶縁層４４６、第５の絶縁層４７６、酸化物半導体層４４２、４７２、第１のソース電極層４４５ａ、第２のソース電極層４４８ａ、第１のドレイン電極層４４５ｂ、及び第２のドレイン電極層４４８ｂ上にゲート絶縁層４４４を形成する。
次いで、第６のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層４４４及び第５の絶縁層４７６の一部を除去して、トランジスタ４６９のソース電極層又はドレイン電極層に達する開口を形成する。
次に、ゲート絶縁層４４４、及び開口上に導電膜を形成した後、第７のフォトリソグラフィ工程によりゲート電極層４４１、４７１、配線層４６８、４７４ａ、４７４ｂを形成する。配線層４６８は、接地電位の電源線（接地電源線）であり、半導体基板４３０と電気的に接続している。実施の形態１では、半導体基板４３０の裏面（トランジスタが形成されていない面）から導通する構成を示したが、本実施の形態では半導体基板４３０の表面（トランジスタが形成されている面）から導通する構成を示した。このように、本発明の一態様の半導体集積回路は、半導体基板４３０の表面から導通する構成を用いても良いし、半導体基板４３０の裏面から導通する構成を用いても良い。
次いで、本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４４２、４７２を有するトランジスタ４５１、４６９を形成することができる。
以上のように、半導体基板上に形成され、水素濃度が十分に低減された酸化物半導体層を有するトランジスタを用いることで、寄生チャネルの発生を抑え、リーク電流を極めて小さくすることができ、寄生容量を低減することができる。また、本実施の形態のトランジスタは、半導体基板上に設けられているため、絶縁性基板を用いるときに比べ、トランジスタを静電気から遮蔽することができる。トランジスタを静電気から遮蔽することにより、静電気が誘起するキャリアの量を低減することができる。本実施の形態に記載の半導体集積回路は、このトランジスタを用いているため、消費電力の少ない半導体装置を実現できる。
１００ 半導体集積回路
１０１ アンテナ
１０２ 絶縁体
１１２ 絶縁体
４００ 半導体集積回路チップ
４０５ アンテナ
４０６ 支持基板
４０７ 破線
４０８ 給電点
４１０ 絶縁層
４２０ 半導体装置
４２１ 質問器
４２２ アンテナ
４２３ 半導体集積回路
４２４ アンテナ
４３０ 半導体基板
４３１ 配線
４３２ａ 第４の酸化物半導体層
４３２ｂ 第３の酸化物半導体層
４３３ 第１の容量電極層
４３４ 第２の容量電極層
４３５ 配線
４３７ 導電層
４３８ 電極層
４３９ 端子電極層
４４０ トランジスタ
４４１ ゲート電極層
４４２ 酸化物半導体層
４４３ 第２の絶縁層
４４４ ゲート絶縁層
４４５ａ 第１のソース電極層
４４５ｂ 第１のドレイン電極層
４４６ 絶縁層
４４７ａ 第１の絶縁層
４４７ｂ 第３の絶縁層
４４８ａ 第２のソース電極層
４４８ｂ 第２のドレイン電極層
４４９ 絶縁膜
４５１ トランジスタ
４５９ 熱酸化膜
４６７ 開口部
４６８ 配線層
４６９ トランジスタ
４７０ トランジスタ
４７１ ゲート電極層
４７２ 酸化物半導体層
４７３ 絶縁層
４７４ａ 配線層
４７５ａ 第３のソース電極層
４７５ｂ 第３のドレイン電極層
４７６ 絶縁層
４７７ 電極層
４７８ａ 第４のソース電極層
４７８ｂ 第４のドレイン電極層
４７９ａ 電極層
４７９ｂ 電極層
４７９ｃ 電極層
４７９ｄ 電極層
４７９ｅ 電極層
４７９ｆ 電極層
４７９ｇ 電極層
４７９ｈ 電極層
４７９ｉ 電極層
４８０ 第１のトランジスタ
４８１ ゲート電極層
４８２ａ 酸化物半導体層
４８２ｂ 酸化物半導体層
４８４ａ 第３配線
４８４ｂ 第１配線
４８５ａ 第１のドレイン電極層
４８５ｂ 第１のソース電極層
４８６ 絶縁層
４８７ａ 第１の絶縁層
４８７ｂ 第３の絶縁層
４８８ａ 第２のドレイン電極層
４８８ｂ 第２のソース電極層
４８９ 端子電極層
４９０ 第２のトランジスタ
４９１ ゲート電極層
４９２ ゲート絶縁層
４９５ａ 第３のソース電極層
４９５ｂ 第３のドレイン電極層
４９８ａ 第４のソース電極層
４９８ｂ 第４のドレイン電極層
８００ 半導体装置
８１０ 高周波回路
８２０ 電源回路
８３０ リセット回路
８４０ クロック発生回路
８５０ データ復調回路
８６０ データ変調回路
８７０ 制御回路
８８０ 記憶回路
８９０ アンテナ
９１０ コード抽出回路
９２０ コード判定回路
９３０ ＣＲＣ判定回路
９４０ 出力ユニット回路
１００１ ＣＰＵ
１００２ タイミングコントロール回路
１００３ 命令解析デコーダ
１００４ レジスタアレイ
１００５ アドレスロジックバッファ回路
１００６ データバスインターフェイス
１００７ ＡＬＵ
１００８ 命令レジスタ
１１００ 記憶素子
１１０１ 第１の論理積回路
１１０２ 第２の論理積回路
１１０３ 第３の論理積回路
１１０４ 第１のスイッチ
１１０５ 第２のスイッチ
１１０６ 第３のスイッチ
１１１１ 第１のトランジスタ
１１１２ 第２のトランジスタ
１１１３ 第３のトランジスタ
１１１４ 第４のトランジスタ
１１１５ 第５のトランジスタ
１１１６ 第６のトランジスタ
１１１７ 第７のトランジスタ
１１１８ 第８のトランジスタ
１１１９ 第１の容量素子
１１２０ 第２の容量素子
１１２１ 第３の容量素子
１１２２ 第４の容量素子
１１２３ トランジスタ
１１２４ 容量素子
１ｏｕｔ 出力信号ＦＦ
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
２ｏｕｔ 信号ＦＦ
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
３２００ 通信装置
３２１０ 表示部
３２２０ 品物
３２３０ 半導体装置
３２４０ 通信装置
３２５０ 半導体装置
３２６０ 商品

Claims (11)

  1. 半導体基板と、
    前記半導体基板上の第１のゲート電極層と、
    前記半導体基板上の第１の電極層と、
    前記第１のゲート電極層上及び前記第１の電極層上の第１の絶縁層と、
    前記第１の絶縁層上の第２の絶縁層と、
    前記第１の絶縁層上及び前記第２の絶縁層上の第３の絶縁層と、
    前記第３の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層と電気的に接続されたソース電極層と、
    前記酸化物半導体層と電気的に接続されたドレイン電極層と、
    前記酸化物半導体層上、前記ソース電極層上、及び前記ドレイン電極層上の第４の絶縁層と、
    前記第４の絶縁層上の第２のゲート電極層と、を有し、
    前記第２の絶縁層は、前記第１の絶縁層を介して前記第１の電極層と重なる領域を有し、且つ前記第１のゲート電極層と重なる領域を有さず、
    前記酸化物半導体層は、前記第１の絶縁層及び前記第３の絶縁層を介して前記第１のゲート電極層と重なる領域を有し、
    前記ドレイン電極層の少なくとも一部は、前記第１の電極層と重なっており、
    前記第１乃至前記第３の絶縁層は、前記ドレイン電極層と前記第１の電極層との間に配置されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記半導体装置は、ＣＰＵ、ＬＳＩ、ＤＲＡＭ、又はＥＤＭＯＳ回路であることを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記酸化物半導体層に含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層に含まれるキャリア濃度は、５×１０１４／ｃｍ３以下であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記半導体基板は、固定電位又は接地電位に設定されていることを特徴とする半導体装置。
  5. ＥＤＭＯＳ回路を有する半導体装置であって、
    半導体基板上に、第１のトランジスタと第２のトランジスタとを有し、
    前記第１のトランジスタは、
    第１のゲート電極層と、
    前記第１のゲート電極層上の第１の絶縁層と、
    前記第１の絶縁層上の第３の絶縁層と、
    前記第３の絶縁層上の第１の酸化物半導体層と、
    前記第１の酸化物半導体層と電気的に接続された第１のソース電極層と、
    前記第１の酸化物半導体層と電気的に接続された第１のドレイン電極層と、
    前記第１の酸化物半導体層上、前記第１のソース電極層上、前記第１のドレイン電極層上の第４の絶縁層と、
    前記第４の絶縁層上の第２のゲート電極層と、を有し、
    前記第２のトランジスタは、
    前記第１の絶縁層上の第２の絶縁層と、
    前記第２の絶縁層上の前記第３の絶縁層と、
    前記第３の絶縁層上の第２の酸化物半導体層と、
    前記第２の酸化物半導体層と電気的に接続された第２のソース電極層と、
    前記第２の酸化物半導体層と電気的に接続された第２のドレイン電極層と、
    前記第２の酸化物半導体層上、前記第２のソース電極層上、前記第２のドレイン電極層上の前記第４の絶縁層と、
    前記第４の絶縁層上の第３のゲート電極層と、を有し、
    前記第２の絶縁層は、前記第３の絶縁層を介して前記第２の酸化物半導体層と重なる領域を有し、且つ前記第１の酸化物半導体層と重なる領域を有さず、
    前記第１のドレイン電極層は、前記第２のソース電極層と電気的に接続されており、
    前記第３のゲート電極層は、前記第２のソース電極層と電気的に接続されていることを特徴とする半導体装置。
  6. 請求項５において、
    前記第１のトランジスタ及び前記第２のトランジスタの各々におけるオフ電流値は、１×１０−１３Ａ以下であることを特徴とする半導体装置。
  7. 請求項５又は６において、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層の各々に含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、
    前記第１の酸化物半導体層及び前記第２の酸化物半導体層の各々に含まれるキャリア濃度は、５×１０１４／ｃｍ３以下であることを特徴とする半導体装置。
  8. 請求項５乃至７のいずれか一において、
    前記第１のトランジスタのチャネル長は、前記第２のトランジスタのチャネル長よりも長いことを特徴とする半導体装置。
  9. 請求項５乃至８のいずれか一において、
    前記第１の酸化物半導体層の厚さは、前記第２の酸化物半導体層の厚さよりも小さいことを特徴とする半導体装置。
  10. 請求項５乃至９のいずれか一において、
    前記半導体装置は、ＣＰＵ、ＬＳＩ、又はＤＲＡＭであることを特徴とする半導体装置。
  11. 請求項５乃至１０のいずれか一において、
    前記半導体基板は、固定電位又は接地電位に設定されていることを特徴とする半導体装置。
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