KR20170068636A - 반도체 장치 - Google Patents

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케이 타카하시
코헤이 토요타카
마사시 츠부쿠
코세이 노다
히데아키 쿠와바라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

LSI나 CPU나 메모리에 이용하는 트랜지스터의 리크 전류 및 기생 용량을 저감하는 것을 과제의 하나로 한다.
반도체 기판 위에서, 산화물 반도체 중에서 전자 공여체(도너)가 되는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체로써, 실리콘 반도체보다도 에너지갭이 큰 산화물 반도체로 채널 영역이 형성되는 트랜지스터를 이용하여, LSI나 CPU나 메모리 등의 반도체 집적 회로를 제작한다. 반도체 기판 위에 형성되고, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 이용하는 트랜지스터는, 리크 전류에 의한 소비 전력이 적은 반도체 장치를 실현할 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 트랜지스터로 구성된 집적 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 본 발명은 반도체 집적 회로를 부품으로 탑재한 전자 기기에 관한 것이다.
한편, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하고, 전기 광학 장치, 반도체 회로, 전자 부품, 및 전자 기기는 모두 반도체 장치이다.
최근, 반도체 장치의 개발이 진행되어, LSI나 CPU 또는 메모리로서 이용되고 있다. CPU는, 반도체 웨이퍼에서 절리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함)를 갖고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC칩)는, 회로 기판, 예를 들어 프린트 배선판에 실장되고, 다양한 전자 기기 부품의 하나로 이용되고 있다.
또한, 데이터의 송수신이 가능한 반도체 장치의 개발이 진행되고 있어, 이와 같은 반도체 장치는, 무선 태그, RFID 태그 등으로 불린다. 실용화되고 있는 것은, 안테나와 반도체 기판을 이용하여 형성된 반도체 회로(IC칩)을 갖고 있는 것이 많다.
또한, 트랜지스터에 적용 가능한 반도체 재료로 실리콘계 반도체 재료가 알려져 있으나, 다른 재료로 산화물 반도체가 주목 받고 있다. 산화물 반도체의 재료로는, 산화 아연 또는 산화 아연을 성분으로 하는 것이 알려져 있다. 그리고, 전자 캐리어 농도가 1018/cm3 미만인 비정질 산화물(산화물 반도체)이 형성된 박막 트랜지스터가 개시되어 있다(특허문헌 1 내지 3).
일본국 특개 2006-165527호 공보 일본국 특개 2006-165528호 공보 일본국 특개 2006-165529호 공보
전자 기기는, 동작 시의 소비 전력뿐만 아니라, 스탠바이 시의 소비 전력도 중요시되고 있다. 특히 휴대형 전기 기기는, 배터리를 전원으로 하고 있어, 한정된 전력량에 의해 사용 가능 시간이 제한된다. 또한, 차량 탑재 전기 기기는, 스탠바이 시의 리크 전류가 크면, 배터리의 수명 저하를 초래할 가능성이 있고, 또한 전기 자동차에서는, 차량에 탑재된 전기 기기의 리크 전류에서 기인하여 일정 충전량 당의 주행 거리가 단축되게 된다.
소비 전력을 저감하기 위해에는, 동작 시의 소비 전력뿐만 아니라 스탠바이 시의 리크 전류를 저감하는 것이 효과적이다. 개개의 트랜지스터의 리크 전류는 크지 않지만, LSI는 수백만의 트랜지스터가 형성되어 있고, 이들 리크 전류를 전부 합친다면, 결코 작은 양이 아니다. 이와 같은 리크 전류는 대기 시의 반도체 장치의 소비 전력을 증가시키는 것으로 나타나 있다. 리크 전류의 요인은 다양하게 존재하지만, 스탠바이 시의 리크 전류를 저감할 수 있다면, 전기 기기에서 소비되는 구동 회로 등의 전력을 절약할 수 있다.
따라서, LSI나 CPU나 메모리에 이용하는 트랜지스터의 리크 전류를 저감하는 것을 과제의 하나로 한다.
또한, 기생 용량을 작게 하는 것도 동작 시의 소비 전력을 저감하는 데 있어 유효하고, 기생 용량을 작게 하여 소비 전력의 저감을 도모하는 것도 과제의 하나로 한다.
또한, LSI나 CPU나 메모리 등의 반도체 집적 회로에 이용하는 트랜지스터의 채널 길이(L)를 짧게 함으로써 회로의 동작 속도를 고속화하고, 나아가 소비 전력의 저감을 도모하는 것도 과제의 하나로 한다.
산화물 반도체 중에서 전자 공여체(도너)가 되는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체로, 실리콘 반도체 보다 에너지갭이 큰 산화물 반도체에서 형성되는, 반도체 기판 위에 형성된 트랜지스터를 이용하여, LSI나 CPU나 메모리 등의 반도체 집적 회로를 제작한다.
산화물 반도체에 포함되는 수소 또는 수산기 등의 불순물을 제거하고, 구체적으로는 산화물 반도체에 포함되는 수소가 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 이용함으로써 트랜지스터의 오프 전류를 낮춘다. 한편, 산화물 반도체층 중의 수소 농도 측정은, 이차이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 행한다.
게이트 전압(Vg)이 플러스인 영역에서, 드레인 전류(Id)는 충분히 큰 것이 바람직하고, 게이트 전압(Vg)이 0 또는 마이너스인 영역에서, 드레인 전류(Id)는 0인 것이 바람직하다. 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 이용하는 트랜지스터는, 드레인 전압(Vd)이 +1V 또는 +10V인 경우, 게이트 전압(Vg)이 -5V에서 -20V의 범위에서, 드레인 전류(Id)는, 1×10-13[A] 이하로 할 수 있다.
반도체 기판 위에 형성되고, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 갖는 트랜지스터는, 리크 전류에 의한 소비 전력이 적은 반도체 장치를 실현할 수 있다.
수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 이용하는 트랜지스터를 형성하는 기판으로 반도체 기판을 이용하면, 정전기를 차폐할 수 있으므로, 절연성 기판을 이용할 때에 비해, 트랜지스터가 받는 정전기의 영향을 저감할 수 있다. 또한, 열전도성이 높은 반도체 기판은, 반도체 회로의 방열을 위해 이용하는 것이 바람직하다. 또한, 반도체 기판은 백게이트로 기능시킬 수 있고, 기생 채널의 발생을 억제할 수 있다.
본 명세서에서 개시하는 발명 구성의 하나는, 반도체 기판 위에 절연막과, 절연막 위에 이차이온 질량 분석법으로 검출되는 수소 농도가 5×1019atoms/cm3 이하이고, 캐리어 농도가 5×1014/cm3 이하인 산화물 반도체층과, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층과, 이 산화물 반도체층, 이 소스 전극층, 및 이 드레인 전극층 위에 게이트 절연층과, 게이트 절연층 위에 게이트 전극층을 갖는 트랜지스터를 복수 갖는 반도체 집적 회로를 구비한 반도체 장치이다.
상기 구성은, 상기 과제의 적어도 하나를 해결한다.
또한, 산화물 반도체층의 하방으로 도전층을 형성하여도 좋고, 다른 발명의 구성 중 하나는, 반도체 기판 위에 절연막과, 절연막 위에 도전층과, 도전층 위에 절연층과, 절연층 위에 이차이온 질량 분석법으로 검출되는 수소 농도가 5×1019atoms/cm3 이하이고, 캐리어 농도가 5×1014/cm3 이하인 산화물 반도체층과, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층과, 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위에 게이트 절연층과, 게이트 절연층 위에 게이트 전극층을 갖는 트랜지스터를 복수 갖고, 도전층은, 절연층을 통하여 산화물 반도체층과 겹치는 반도체 장치이다.
또한, 상기 각 구성에서, 반도체 기판 위에 형성하는 절연막으로는, 열산화막이 바람직하다. 열산화 처리에 의해 열산화막을 형성하면 치밀하고 양질의 막을 형성할 수 있다.
또한, 상기 각 구성에서, 기생 용량을 저감하기 위해, 추가로 소스 전극층 또는 드레인 전극층 위에 접하는 절연층을 갖고, 소스 전극층 또는 드레인 전극층은, 게이트 절연층 및 이 절연층을 통하여 게이트 전극층의 일부와 겹치는 것이 바람직하다. 소스 전극층 또는 드레인 전극층 위에 접하는 절연층을 형성함으로써, 게이트 전극층과 소스 전극층 사이, 또는 게이트 전극층과 드레인 전극층 사이의 기생 용량을 작게 할 수 있다.
또한, 배선 교차부에서, 기생 용량을 저감하기 위해, 게이트 배선층과 소스 배선층 사이에는, 게이트 절연층 및 절연층을 적층하는 구성으로 하였다. 게이트 배선층과 소스 배선층의 간격을 넓게 함으로써, 기생 용량에 의한 소비 전력을 저감하고, 배선 간의 단락 방지도 가능하게 된다.
또한, 반도체 기판 위에 형성된, 수소 농도가 충분히 저감된 산화물 반도체층을 이용한 트랜지스터를 복수 조합하여 EDMOS 회로를 형성할 수도 있고, 그 구성은, 반도체 기판 위에, 제 1 산화물 반도체층을 갖는 제 1 트랜지스터와, 제 2 산화물 반도체층을 갖는 제 2 트랜지스터를 갖는 EDMOS 회로를 갖고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층은, 이차이온 질량 분석법으로 검출되는 수소 농도가 5×1019atoms/cm3 이하이고, 캐리어 농도가 5×1014/cm3 이하이다.
또한, 수소 농도가 충분히 저감된 산화물 반도체층을 이용하여 저항, 콘덴서, 인덕터 등도 동일 기판 위에 형성할 수 있다. 예를 들어, 저항은, 수소 농도가 충분히 저감된 산화물 반도체층을 상하의 전극층으로 끼움으로써 형성할 수 있다. 상기 각 구성에서, 추가로 동일 기판 위에 저항체인 산화물 반도체층이, 제 1 도전층과, 이 제 1 도전층과 겹치는 제 2 도전층 사이에 형성된다.
또한, LSI나 CPU나 메모리 외에, 전원 회로, 송수신 회로, 또는 음성 처리 회로의 앰프, 표시부의 구동 회로, 컨트롤러, 또는 음성 처리 회로의 컨버터 등을 수소 농도가 충분히 저감된 산화물 반도체층을 이용하는 트랜지스터를 이용하여 구성할 수도 있다.
또한, 복수의 반도체 집적 회로를 하나의 패키지로 탑재하여 반도체 장치의 집적을 높인 것, 이른바 MCP(Multi Chip Package)로도 좋다.
또한, 회로 기판에 반도체 집적 회로를 실장하는 경우에는, 페이스업 형태이어도 좋으며, 플립칩 형태(페이스다운 형태)이어도 좋다.
반도체 기판 위에 형성되고, 수소 농도가 충분히 저감된 산화물 반도체층을 이용하는 트랜지스터는, 기생 채널의 발생을 억제하고, 리크 전류를 매우 작게 할 수 있고, 기생 용량을 저감할 수 있다. 이 트랜지스터를 반도체 집적 회로에 이용함으로써 소비 전력이 적은 반도체 장치를 실현할 수 있다.
도 1(A) 및 도 1(B)는, 본 발명의 일 양태를 나타낸 단면도이다.
도 2는, 본 발명의 일 양태를 나타낸 등가 회로도이다.
도 3은, 본 발명의 일 양태를 나타낸 단면도이다.
도 4(A) 및 도 4(B)는, 본 발명의 일 양태를 나타낸 상면도 및 단면도이다.
도 5는, 본 발명의 일 양태를 나타낸 블럭도이다.
도 6은, 반도체 장치를 설명한 도이다.
도 7(A) 및 도 7(B)는, 반도체 장치를 설명한 도이다.
도 8(A) 내지 도 8(C)는, 반도체 장치를 설명한 도이다.
도 9는, 반도체 장치를 설명한 도이다.
도 10(A) 내지 도 10(C)는, 반도체 장치를 설명한 도이다.
도 11(A) 및 도 11(B)는, 본 발명의 일 양태를 나타낸 등가 회로도이다.
도 12는, 산화물 반도체를 이용한 탑게이트형 트랜지스터의 단면도이다.
도 13(A) 및 도 13(B)는, 도 12에 나타낸 A-A' 단면에서의 에너지밴드도이다.
도 14(A) 및 도 14(B)는, 도 12에서의 B-B' 간의 에너지밴드도이다.
도 15는, 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸 도면이다.
도 16(A) 및 도 16(B)는, 본 발명의 일 양태를 나타낸 등가 회로도이다.
도 17은, 본 발명의 일 양태를 나타낸 등가 회로도이다.
도 18(A) 내지 도 18(E)는, 전자 기기의 일 예를 나타낸 도면이다.
도 19는, 본 발명의 일 양태를 나타낸 단면도이다.
이하에서는, 본 발명의 실시형태에 대해 도면을 이용하여 상세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되어 해석되어서는 안 된다.
(실시형태 1)
본 실시형태에서는, 반도체 집적 회로의 단면 구조의 일 예에 대해 설명한다.
본 실시형태의 반도체 집적 회로 및 반도체 집적 회로의 제작 방법의 일 형태를, 도 1(A) 및 도 1(B), 도 2, 도 3, 및 도 4(A) 및 도 4(B)를 이용하여 설명한다.
도 1(A), 도 1(B)에 반도체 집적 회로의 단면 구조의 일 예를 나타낸다. 도 1(B)에 나타낸 트랜지스터(440)는, 탑게이트 구조의 트랜지스터의 하나이다.
트랜지스터(440)는, 반도체 기판(430) 위에, 절연막(449), 제 1 절연층(447a), 제 2 절연층(443), 제 3 절연층(447b), 산화물 반도체층(442), 제 1 소스 전극층(445a), 제 2 소스 전극층(448a), 제 1 드레인 전극층(445b), 제 2 드레인 전극층(448b), 제 4 절연층(446), 게이트 절연층(444), 및 게이트 전극층(441)을 포함한다.
게이트 전극층(441)과 겹치는 산화물 반도체층(442)의 일부가 채널 형성 영역이고, 산화물 반도체층(442) 상에서 서로 이웃하는 제 1 소스 전극층(445a)의 하단부와 제 1 드레인 전극층(445b)의 하단부의 간격 폭으로 채널 길이(L1)가 결정된다.
또한, 트랜지스터(440)은 싱글 게이트 구조의 트랜지스터를 이용하여 설명하지만, 필요에 따라, 채널 형성 영역을 복수 갖는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
이하, 도 1(A)을 이용하여, 반도체 기판(430) 위에 트랜지스터(440) 및 트랜지스터(470)를 제작하는 공정을 설명한다.
반도체 기판(430)에 이용하는 재료로는, 예를 들어, 브롬이나 인 등의 불순물 원소를 도핑한, 다결정 실리콘, 미세 결정실리콘, 단결정 실리콘을 이용할 수 있다. 또한, 실리콘 카바이드(SiC)를 이용하여도 좋다.
반도체 기판(430)은, 백게이트로 기능시킬 수 있다. 백게이트의 전위는, 고정 전위, 예를 들어 0V나, 접지 전위로 할 수 있고, 실시자가 적절히 결정하면 된다. 반도체 기판이 백게이트로 기능하는 구성을 채용함으로써, 외부의 전계를 차폐하고, 반도체 장치에서의 외부 전계의 영향을 완화할 수 있다. 이에 따라, 산화물 반도체층의 기판 측에 전하가 축적되는 것에 기인하는 기생 채널의 발생이나, 역치 전압의 변동을 방지할 수 있다.
또한, 산화물 반도체층의 상하로 게이트 전극을 형성함으로써, 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라 한다)에서, BT 시험 전후에서의 트랜지스터의 역치 전압의 변화량을 저감할 수 있다. 즉, 산화물 반도체층의 상하로 게이트 전극을 형성함으로써, 신뢰성을 향상할 수 있다.
수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 이용하는 트랜지스터를 형성하는 기판으로 반도체 기판을 이용하면, 정전기를 차폐할 수 있으므로, 절연성 기판을 이용할 때에 비해, 트랜지스터가 받는 정전기의 영향을 저감할 수 있다. 구체적으로는, 정전기가 유기하는 캐리어의 양을 저감할 수 있다.
우선, 반도체 기판(430) 위에 절연막(449)을 형성한다. 절연막(449)으로는, 예를 들어, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소층, 질화 규소층, 산화질화 규소층 또는 질화산화 규소층을 단층으로 또는 적층하여 형성한다.
다음으로 절연막(449) 위에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 전극층(479a, 479b, 479c)을 형성한다. 전극층(479a, 479b, 479c)의 재료는, Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등을 이용할 수 있다. 본 실시형태에서는, 전극층(479a, 479b, 479c)은 질화 텅스텐층과, 텅스텐층의 적층 구조로 한다.
이어서, 전극층(479a, 479b, 479c)을 덮는 제 1 절연층(447a)을 형성한다. 제 1 절연층(447a)은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소층, 질화 규소층, 산화질화 규소층 또는 질화산화 규소층을 단층으로 또는 적층하여 형성한다.
이어서, 제 1 절연층(447a) 위에 스페이서 절연층을 형성한 후, 제 2 포토리소 그래피 공정에 의해 선택적으로 제거하여 제 2 절연층(443)을 형성한다. 스페이서 절연층은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소층, 질화 규소층, 산화질화 규소층 또는 질화산화 규소층을 단층으로 또는 적층하여 형성한다. 스페이서 절연층의 막후는, 500nm 이상 2㎛ 이하로 한다. 또한, 동일 공정으로, 스페이서 절연층이 되는 제 4 절연층(473)을 전극층(479c)과 겹치는 위치에 형성한다. 이렇게 하여, 부분적으로 두꺼운 적층 영역과 얇은 단층 영역을 형성한다. 기생 용량을 저감하기 위해, 두꺼운 막후로 하는 영역에는 스페이서 절연층인 제 4 절연층과 제 1 절연층을 적층하는 구성으로 하고, 유지 용량 등을 형성하기 위해, 얇은 막후로 하는 영역에는, 제 1 절연층을 형성하는 구성으로 한다.
이어서, 전극층(479a, 479b, 479c)을 덮는 제 3 절연층(447b)을 형성한다. 산화물 반도체층과 접하는 제 3 절연층(447b)은, 산화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층, 또는 산화질화 알루미늄 등의 산화물 절연층을 이용하는 것이 바람직하다. 제 3 절연층(447b)의 형성 방법으로는, 플라즈마 CVD법 또는 스퍼터링법 등을 이용할 수 있으나, 제 3 절연층(447b) 중에 수소가 다량으로 포함되지 않도록 하기 위해서는, 스퍼터링법으로 제 3 절연층(447b)을 성막하는 것이 바람직하다.
본 실시형태에서는, 제 3 절연층(447b)으로, 스퍼터링법에 의해 산화 실리콘층을 형성한다. 반도체 기판(430)을 처리실에 운송하고, 수소 및 수분이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입하여 실리콘의 타겟을 이용하여, 반도체 기판(430)에 제 3 절연층(447b)으로 산화 실리콘층을 성막한다. 또한 반도체 기판(430)은 실온이어도 좋으며, 가열되어 있어도 좋다.
예를 들어, 석영(바람직하게는 합성 석영)을 이용하여, 기판 온도 108℃, 기판과 타겟 사이의 거리(T-S간 거리)를 60mm, 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm:아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 산화 실리콘층을 성막한다. 막후는 100nm로 한다. 한편, 석영(바람직하게는 합성 석영) 대신에 실리콘 타겟을, 산화 실리콘층을 성막하기 위한 타겟으로 이용할 수 있다. 한편, 스퍼터링 가스로 산소 또는 산소 및 아르곤의 혼합 가스를 이용한다.
이 경우에서, 처리실 내의 잔류 수분을 제거하면서 제 3 절연층(447b)을 성막하는 것이 바람직하다. 제 3 절연층(447b)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위함이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄승화 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되므로, 이 성막실에서 성막하여 제 3 절연층(447b)에 포함되는 불순물의 농도를 저감할 수 있다.
스퍼터링법으로는 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법, 직류 전원을 이용하는 DC 스퍼터링법, 나아가 펄스적으로 바이어스를 공급하는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되며, DC 스퍼터링법은 주로 금속 막을 성막하는 경우에 이용된다.
또한, 재료의 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 다른 재료막을 적층 성막할 수도, 동일 챔버로 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로, 성막 중에 타겟 물질과 스퍼터링 가스 성막을 화학 반응시켜 이들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법도 있다.
또한, 제 3 절연층(447b)은 적층 구조이어도 좋고, 예를 들어, 반도체 기판(430) 측에서 질화 실리콘층, 질화산화 실리콘층, 또는 질화 알루미늄층 등의 질화물 절연층과, 상기 산화물 절연층과의 적층 구조이어도 좋다.
예를 들어, 산화 실리콘층과 기판 사이에 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하고 실리콘 타겟을 이용하여 질화 실리콘층을 성막한다. 이 경우에도, 산화 실리콘층과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 질화 실리콘층을 성막하는 것이 바람직하다.
질화 실리콘층을 형성하는 경우도, 성막 시에 기판을 가열하여도 좋다.
제 3 절연층(447b)으로 질화 실리콘층과 산화 실리콘층을 적층하는 경우, 질화 실리콘층과 산화 실리콘층을 동일한 처리실에서, 공통의 실리콘 타겟을 이용하여 성막할 수 있다. 먼저 질소를 포함하는 스퍼터링 가스를 도입하여, 처리실 내에 장착된 실리콘 타겟을 이용하여 질화 실리콘층을 형성하고, 다음으로 스퍼터링 가스를, 산소를 포함하는 스퍼터링 가스로 바꾸어, 동일한 실리콘 타겟을 이용하여 산화 실리콘층을 성막한다. 질화 실리콘층과 산화 실리콘층을 대기에 노출시키지 않고 연속하여 형성할 수 있으므로, 질화 실리콘층 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
이어서, 제 3 절연층(447b) 위에, 막후 2nm 이상 200nm 이하의 산화물 반도체 막을 형성한다.
또한, 산화물 반도체 막에 수소, 수산기 및 수분이 되도록 포함되지 않도록 하기 위해, 성막의 전처리로, 스퍼터링 장치의 예비 가열실에서 제 3 절연층(447b)이 형성된 반도체 기판(430)을 예비 가열하고, 반도체 기판(430)에 흡착한 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 한편, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 한편, 이 예비 가열 처리는 생략할 수도 있다.
한편, 산화물 반도체 막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 3 절연층(447b)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 고주파 전원을 이용하여 전압을 인가하여 기판 부근에 플라즈마를 형성하여 표면을 개질하는 방법이다. 한편, 아르곤 분위기 대신 질소, 헬륨, 산소 등을 이용하여도 좋다.
산화물 반도체 막은 스퍼터링법에 의해 성막한다. 산화물 반도체 막은, In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체 막을 이용한다. 본 실시형태에서는, 산화물 반도체 막을 In-Ga-Zn-O계 산화물 반도체 성막용 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체 막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 성막을 하여도 좋다.
산화물 반도체 막을 스퍼터링법으로 제작하기 위한 타겟으로, 산화 아연을 주성분으로 하는 금속 산화물의 타겟을 이용할 수 있다. 또한, 금속 산화물의 타겟의 다른 예로는, In, Ga, 및 Zn을 포함하는 산화물 반도체 성막용 타겟(조성비로, In2O3:Ga2O3:ZnO=1:1:1[mol수비])을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 성막용 타겟으로, In2O3:Ga2O3:ZnO=1:1:2[mol수비], 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성비를 갖는 타겟을 이용할 수도 있다. 산화물 반도체 성막용 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 산화물 반도체 성막용 타겟을 이용함으로써, 성막한 산화물 반도체 막은 치밀한 막이 된다.
산화물 반도체 막은, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 반도체 기판(430) 위에 산화물 반도체 막을 성막한다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄승화 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자나, 물 등 수소 원자를 포함하는 화합물(보다 바람직하게는 수소 원자 및 탄소 원자를 포함하는 화합물) 등이 배기되므로, 이 성막실에서 성막한 산화물 반도체 막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 산화물 반도체 막 성막 시에 기판을 가열하여도 좋다.
성막 조건의 일 예로는, 기판 온도 실온, 기판과 타겟 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 및 아르곤(산소 유량 15sccm:아르곤 유량 30sccm) 분위기 하의 조건이 적용된다. 한편, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 과립형 물질(파티클, 먼지라고도 한다)을 경감시킬 수 있고, 막후 분포도 균일해지므로 바람직하다. 산화물 반도체 막의 막후는 바람직하게는 5nm 이상 30nm 이하로 한다. 한편, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 달라지며, 재료에 따라 적절히 두께를 선택하면 된다.
이어서, 산화물 반도체 막을 제 3 포토리소 그래피 공정에 의해 섬 모양의 산화물 반도체층(442, 472)으로 가공한다(도 1(A) 참조). 또한, 섬 모양의 산화물 반도체층(442, 472)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않으므로, 제조 비용을 저감할 수 있다.
한편, 여기서의 산화물 반도체 막의 에칭은, 건식 에칭이어도 습식 에칭이어도 좋으며, 양쪽 모두 이용하여도 좋다.
건식 에칭에 이용하는 에칭 가스로는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화 탄소(CCl4)등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화 탄소(CF4), 불화 유황(SF6), 불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 이용할 수 있다.
건식 에칭법으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다.
습식 에칭에 이용하는 에칭액으로는, 인산과 초산과 질산을 섞은 용액 등을 이용할 수 있다. 또한, ITO07N(칸토 카가꾸 제품)을 이용하여도 좋다.
또한, 습식 에칭 후의 에칭액은 에칭된 재료와 함께 세척에 의해 제거된다. 이 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함된 재료를 재이용하여도 좋다. 이 에칭 후의 폐액에서 산화물 반도체층에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효하게 활용하여 저비용화 할 수 있다.
원하는 가공 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
본 실시형태에서는, 에칭액으로 인산과 초산과 질산을 섞은 용액을 이용한 습식 에칭법에 의해, 산화물 반도체 막을 섬 모양의 산화물 반도체층(442, 472)으로 가공한다.
본 실시형태에서는, 산화물 반도체층(442, 472)에, 제 1 가열처리를 한다. 제 1 가열처리의 온도는, 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해 질소 분위기 하 450℃에서 1 시간의 가열 처리를 한다. 가열 처리를 한 후에는, 산화물 반도체층으로 물이나 수소가 재혼입되는 것을 막기 위해, 대기에 접촉하지 않도록 하여 다음 공정을 행하는 것이 바람직하다. 이 제 1 가열처리에 의해 산화물 반도체층(442, 472)의 탈수화 또는 탈수소화를 행할 수 있다.
한편, 가열처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체에서의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 가열처리를 하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제 1 가열처리로, 650℃~700℃의 고온으로 가열한 불활성 가스 중에 기판을 이동시켜서 넣고, 수분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스 중에서 꺼내는 GRTA를 하여도 좋다. GRTA를 이용하면 단시간에 고온 가열 처리가 가능해진다.
한편, 제 1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 산화물 반도체층이 결정화하고, 미세 결정막 또는 다결정막이 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상, 또는 80% 이상인 미세 결정의 산화물 반도체층이 되는 경우도 있다. 또한, 제 1 가열처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 되는 경우도 있다. 또한, 비정질의 산화물 반도체 중에 미세 결정부(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))가 혼재하는 산화물 반도체층이 되는 경우도 있다.
또한, 산화물 반도체층의 제 1 가열처리는, 섬 모양의 산화물 반도체층으로 가공하기 전의 산화물 반도체 막에 행할 수도 있다. 이 경우에는, 제 1 가열 처리 후에, 가열 장치에서 기판을 꺼내고, 포토리소 그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화, 탈수소화의 효과를 나타내는 가열 처리는, 산화물 반도체층 성막 후, 또는 산화물 반도체층 위에 소스 전극 및 드레인 전극을 적층시킨 후, 소스 전극 및 드레인 전극 위에 게이트 절연층을 형성한 후, 중 어느 단계에서 행하여도 좋다.
단, 성막 시에 수소나 수분이 충분히 저감되고, 고순도화된 산화물 반도체층을 얻을 수 있으면, 제 1 가열 처리는 특별히 행하지 않아도 좋다. 성막 시에 수소나 수분이 충분히 저감되고, 고순도화된 산화물 반도체층을 얻은 경우는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판을 실온 또는 400℃ 미만의 온도로 가열한다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 기판 위에 산화물 반도체층을 성막한다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자나, 물 등 수소 원자를 포함하는 화합물(보다 바람직하게는 수소 원자 및 탄소 원자를 포함하는 화합물) 등이 배기되므로, 이 성막실에서 성막한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다. 크라이오 펌프에 의해 처리실 내에 잔류하는 수분을 제거하면서 스퍼터링 성막을 행함으로써, 산화물 반도체층을 성막할 때의 기판 온도는 실온에서 400℃ 미만으로 할 수 있다.
이어서, 제 4 포토리소 그래피 공정에 의해 제 3 절연층(447b) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 하여 전극층(479a)에 달하는 개구를 형성한다.
이어서, 제 3 절연층(447b) 및 산화물 반도체층(442, 472) 위에, 도전막을 형성한다. 도전막을 스퍼터링법이나 진공 증착법으로 형성하면 된다. 도전막의 재료로는, Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수에서 선택된 재료를 이용하여도 좋다. 또한, 금속 도전막은, 단층 구조이어도, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 티탄막과, 이 티탄막 위에 겹치도록 알루미늄막을 적층하고, 나아가 그 위에 티탄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Al에, Ti, Ta, W, Mo, Cr, Nd, Sc에서 선택된 원소를 단수, 또는 복수 조합한 막, 합금막, 또는 질화막을 이용하여도 좋다. 본 실시형태에서는, 도전막으로 티탄막(막후 10nm 이상 100nm 이하)과 알루미늄막(막후 20nm 이상 500nm 이하)의 적층막을 형성한다.
이어서, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 또는 질화산화 실리콘층을 단층 또는 적층하여 도전막 위에 막후 200nm 이상 2000nm 이하의 절연막을 형성한다.
이어서, 제 5 포토리소 그래피 공정에 의해 절연막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 하여 제 4 절연층(446), 제 5 절연층(476), 제 1 소스 전극층(445a), 제 2 소스 전극층(448a), 제 1 드레인 전극층(445b), 제 2 드레인 전극층(448b)을 형성한 후, 레지스트 마스크를 제거한다. 또한, 제 4 절연층(446), 제 5 절연층(476)은, 후에 형성되는 게이트 전극층과의 기생 용량을 저감하기 위해 형성되어 있다. 한편, 형성된 소스 전극층, 드레인 전극층의 단부는 테이퍼 형상인 것이, 위에 적층하는 게이트 절연층의 피복성이 향상되므로 바람직하다.
한편, 도전막의 에칭 시에, 산화물 반도체층(442, 472)이 제거되고, 그 아래의 제 3 절연층(447b)이 노출되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다.
본 실시형태에서는, 제 1 소스 전극층(445a) 및 제 1 드레인 전극층(445b)으로 티탄막을 이용하고, 제 2 소스 전극층(448a) 및 제 2 드레인 전극층(448b)으로는 알루미늄막을 이용하고, 산화물 반도체층(442)으로는 In-Ga-Zn-O계 막을 이용한다.
한편, 제 5 포토리소 그래피 공정에서는, 산화물 반도체층(442)은 일부만 에칭되고, 홈부(요부)를 갖는 산화물 반도체층이 될 수도 있다. 또한, 제 1 소스 전극층(445a) 및 제 1 드레인 전극층(445b)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않으므로, 제조 비용을 저감할 수 있다.
제 5 포토리소 그래피 공정에서의 레지스트 마스크 형성 시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용한다. 산화물 반도체층(442) 위에서 이웃하는 소스 전극층의 하단부와 드레인 전극층의 하단부의 간격 폭에 따라 후에 형성되는 트랜지스터(440)의 채널 길이(L1)가 결정된다. 한편, 채널 길이(L1)=25nm 미만이 되도록 노광을 하는 경우에는, 수nm~수10nm로 매우 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 제 5 포토리소그래피 공정에서 레지스트 마스크를 형성할 때 노광을 한다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터(440)의 채널 길이(L1)를 10nm 이상 1000nm 이하로 할 수도 있고, 회로의 동작 속도를 고속화할 수 있으며, 또한 오프 전류 값이 매우 작으므로, 저소비 전력화도 도모할 수 있다.
이어서, 제 4 절연층(446), 제 5 절연층(476), 산화물 반도체층(442, 472), 제 1 소스 전극층(445a), 제 2 소스 전극층(448a), 제 1 드레인 전극층(445b), 및 제 2 드레인 전극층(448b) 위에 게이트 절연층(444)을 형성한다.
게이트 절연층(444)은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 산화 하프늄층, 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다. 한편, 게이트 절연층(444) 중에 수소가 다량으로 포함되지 않도록 하기 위해서는, 스퍼터링법으로 게이트 절연층(444)을 성막하는 것이 바람직하다. 스퍼터링법에 의해 산화 실리콘층을 성막하는 경우에는, 타겟으로 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로 산소 가스 또는 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
게이트 절연층(444)은, 제 2 소스 전극층(448a) 및 제 2 드레인 전극층(448b) 측에서 산화 실리콘층과 질화 실리콘층을 적층한 구조로 할 수도 있다. 예를 들어, 제 1 게이트 절연층으로 막후 5nm 이상 300nm 이하의 산화 실리콘층(SiOx(x>0))을 형성하고, 제 1 게이트 절연층 위에 제 2 게이트 절연층으로 스퍼터링법에 의해 막후 50nm 이상 200nm 이하의 질화 실리콘층(SiNy(y>0))을 적층하여, 막후 100nm의 게이트 절연층으로 하여도 좋다. 본 실시형태에서는, 압력 0.4Pa, 고주파 전원 1.5kW, 산소 및 아르곤(산소 유량 25sccm:아르곤 유량 25sccm=1:1) 분위기 하에서 RF 스퍼터링법에 의해 막후 100nm의 산화 실리콘층을 형성한다.
이어서, 제 6 포토리소 그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 하여 게이트 절연층(444) 및 제 5 절연층(476)의 일부를 제거하여, 트랜지스터(470)의 소스 전극층 또는 드레인 전극층에 달하는 개구를 형성한다.
다음으로, 게이트 절연층(444), 및 개구 위에 도전막을 형성한 후, 제 7 포토리소 그래피 공정에 의해 게이트 전극층(441, 471), 배선층(474a, 474b)을 형성한다. 한편, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않으므로, 제조 비용을 저감할 수 있다.
또한, 게이트 전극층(441, 471), 배선층(474a, 474b)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여, 단층으로 또는 적층하여 형성할 수 있다.
예를 들어, 게이트 전극층(441, 471), 배선층(474a, 474b)의 2층의 적층 구조로는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화 티탄층 또는 질화 탄탈층을 적층한 2층 구조, 질화 티탄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티탄의 합금층과, 질화 티탄층 또는 티탄층을 적층한 3층 구조로 하는 것이 바람직하다. 한편, 투광성을 갖는 도전막을 이용하여 게이트 전극층을 형성할 수도 있다. 투광성을 갖는 도전막으로는, 투광성 도전성 산화물 등을 그 예로 들 수 있다.
본 실시형태에서는 게이트 전극층(441, 471), 배선층(474a, 474b)으로 스퍼터링법에 의해 막후 150nm의 텅스텐막을 형성한다.
이어서, 불활성 가스분위기 하, 또는 산소 가스분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 한다. 본 실시형태에서는, 질소분위기 하에서 250℃, 1 시간의 제 2 가열처리를 행한다. 또한, 제 2 가열 처리는, 트랜지스터(440, 470) 위에 보호 절연층이나 평탄화 절연층을 형성한 후 행하여도 좋다.
또한 대기 중, 100℃ 이상 200℃ 이하, 1 시간 이상 30 시간 이하에서 가열 처리를 행하여도 좋다. 이 가열 처리는 일정한 가열 온도를 유지하여 가열하여도 좋으며, 실온에서, 100℃ 이상 200℃ 이하의 가열 온도로의 승온과, 가열 온도에서 실온까지의 강온을 복수회 반복하여 행하여도 좋다. 또한, 이 가열 처리를, 제 3 절연층(447b)의 형성 전에, 감압 하에서 행하여도 좋다. 감압 하에서 가열처리를 하면, 가열 시간을 단축시킬 수 있다.
이상의 공정에서, 수소, 수분, 수소화물, 수산화물의 농도가 저감된 산화물 반도체층(442, 472)을 갖는 트랜지스터(440, 470)를 형성할 수 있다(도 1(B) 참조).
제 4 절연층(473)에 의해 전극층(479c)과의 기생 용량이 저감된 트랜지스터(470)는, 제 3 소스 전극층(475a), 제 4 소스 전극층(478a), 제 3 드레인 전극층(475b), 및 제 4 드레인 전극층(478b)을 갖고 있다. 한편, 제 4 절연층(473)과 겹치는 전극층(479c)은, 다른 신호선이므로, 배선 교차부의 구성을 나타내고 있다. 또한, 제 3 소스 전극층(475a)은, 전극층(479a)과 전기적으로 접속하고 있다. 또한, 제 4 소스 전극층(478a)은, 배선층(474a)과 전기적으로 접속하고 있다. 또한, 트랜지스터(470)의 채널 길이(L2)는, 트랜지스터(440)의 채널 길이(L1) 보다도 길고, 트랜지스터(470)는 오프 전류 값이 작은 트랜지스터이다.
또한, 트랜지스터(440, 470) 위에 보호 절연층이나, 평탄화를 위한 평탄화 절연층을 형성하여도 좋다. 예를 들어, 보호 절연층으로 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 또는 산화 알루미늄층을 단층 또는 적층하여 형성할 수 있다.
또한, 평탄화 절연층으로는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등을 이용할 수 있다. 한편, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층을 형성하여도 좋다.
한편 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상응한다. 실록산계 수지는 치환기로는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 이용하여도 좋다. 또한, 유기기는 플루오로기를 갖고 있어도 좋다.
평탄화 절연층의 형성법은, 특별히 한정되지 않으며, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅법, 디핑법, 스프레이 도포법, 액적 토출법 (잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터나이프, 롤코터, 커텐코터, 나이프코터 등의 툴을 이용할 수 있다.
또한, 트랜지스터(470)의 산화물 반도체층(472)의 하방으로 형성되어 있는 전극층(479b)은 백게이트로 기능시킬 수 있다. 백게이트의 전위는, 고정 전위, 예를 들어 0V나, 접지 전위로 할 수 있으며, 실시자가 적절히 결정하면 된다. 또한, 산화물 반도체층의 상하로 게이트 전극을 형성함으로써, 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라 한다)에서, BT 시험 전후에서의 트랜지스터의 역치 전압의 변화량을 저감할 수 있다. 즉, 산화물 반도체층의 상하로 게이트 전극을 형성함으로써, 신뢰성을 향상할 수 있다.
또한, 전극층(479b)에 가하는 게이트 전압을 제어함으로써, 역치 전압을 제어할 수 있다. 또한, 역치 전압을 플러스로 하여 인핸스먼트형 트랜지스터로 기능시킬 수 있다. 또한, 역치 전압을 마이너스로 하여 디프레션형 트랜지스터로 기능시킬 수도 있다.
예를 들어, 인핸스먼트형 트랜지스터와 디프레션형 트랜지스터를 조합하여 인버터 회로(이하, EDMOS 회로라 한다)를 구성하여, 구동 회로로 이용할 수 있다. 구동 회로는, 논리 회로부와, 스위치부 또는 버퍼부를 적어도 갖는다. 논리 회로부는 상기 EDMOS 회로를 포함하는 회로 구성으로 한다. 또한, 스위치부 또는 버퍼부는, 온 전류를 다량으로 흘려보낼 수 있는 트랜지스터를 이용하는 것이 바람직하고, 디프레션형 트랜지스터, 또는 산화물 반도체층의 상하로 게이트 전극을 갖는 트랜지스터를 이용한다.
큰 폭으로 공정수를 늘리지 않고, 동일 기판 위에 다른 구조의 트랜지스터를 제작할 수도 있다. 예를 들어, 고속 구동시키는 집적 회로에는, 산화물 반도체층의 상하로 게이트 전극을 갖는 트랜지스터를 이용하여 EDMOS 회로를 구성하고, 산화물 반도체층 위에 게이트 전극을 갖는 트랜지스터를 다른 영역에 형성할 수도 있다.
한편, n채널형 TFT의 역치 전압이 플러스인 경우는, 인핸스먼트형 트랜지스터로 정의하고, n채널형 TFT의 역치 전압이 마이너스인 경우는, 디프레션형 트랜지스터로 정의하고, 본 명세서를 통해서는 이 정의를 따르는 것으로 한다.
또한, 트랜지스터(470) 및 트랜지스터(440)는, 게이트 절연층(444)과 제 1 절연층(447a)의 양쪽으로 질화 실리콘막을 이용하면, 산화물 반도체층(442, 472)의 상하를 질화 실리콘막으로 끼우는 것이 가능하고, 수소나 수분이 침입하는 것을 효과적으로 막을 수 있다. 이와 같은 구성으로 함으로써, 산화물 반도체층(442, 472)에 포함되는 수소 농도를 매우 낮게 하고, 다시 침입하지 않도록 할 수 있다.
이상과 같이, 반도체 기판 위에 형성되고, 수소 농도가 충분히 저감된 산화물 반도체층을 갖는 트랜지스터를 이용함으로써, 기생 채널의 발생을 억제하고, 리크 전류를 매우 작게 할 수 있고, 기생 용량을 저감할 수 있다. 또한, 본 실시형태의 트랜지스터는, 반도체 기판 위에 형성되어 있으므로, 절연성 기판을 이용할 때와 비교하여, 트랜지스터를 정전기로부터 차폐할 수 있다. 트랜지스터를 정전기로부터 차폐함으로써, 정전기가 유기하는 캐리어의 양을 저감할 수 있다. 본 실시형태에 기재한 반도체 집적 회로는, 이 트랜지스터를 이용하고 있으므로, 소비 전력이 적은 반도체 장치를 실현할 수 있다.
(실시형태 2)
본 실시형태에서는, 2개의 n채널형 트랜지스터를 이용하여 집적 회로의 인버터 회로를 구성하는 예를 기초로 아래에 설명한다. 한편, 실시형태 1과 트랜지스터의 제작 공정은 거의 동일하므로, 다른 점만을 상세하게 설명하는 것으로 한다.
또한, 집적 회로는, 인버터 회로, 용량, 저항 등을 이용하여 구성하기 위해, 인버터 회로에 더하여, 동일 기판 위에 용량과, 2종류의 저항도 형성하는 공정도 설명한다.
또한, 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인핸스먼트형 트랜지스터와 디프레션형 트랜지스터를 조합하여 형성하는 EDMOS 회로와, 인핸스먼트형 TFT끼리 형성하는 경우(이하, EEMOS 회로라 한다)가 있다.
본 실시형태에서는, EDMOS 회로의 예를 나타낸다. EDMOS 회로의 등가 회로를 도 2에 나타낸다. 또한, 인버터 회로의 단면 구조를 도 3에 나타낸다.
도 3에 나타낸 회로 접속은, 도 2에 상응하고, 제 1 트랜지스터(480)를 인핸스먼트형의 n채널형 트랜지스터로 하고, 제 2 트랜지스터(490)를 디프레션형의 n채널형 트랜지스터로 한 예이다.
도 3에서, 반도체 기판(430) 위에는 절연막(449), 전극층(479d, 479e, 479f, 479g, 479h)을 갖는다. 전극층(479d, 479e, 479f, 479g, 479h)은 실시형태 1의 전극층(479a, 479b, 479c)과 동일한 공정, 동일한 재료로 형성할 수 있다.
전극층(479d)에 전압을 인가하고, 역치 전압을 플러스로 하여 인핸스먼트형 트랜지스터로 기능시킨다. 또한, 전극층(479e)에는 전압을 인가하고, 역치 전압을 마이너스로 하여 디프레션형의 트랜지스터로 기능시킨다.
또한, 전극층(479f)은 용량을 형성하는 한쪽의 전극이다. 또한, 전극층(479g)은 제 1 저항과 접속하는 한쪽의 전극이다. 또한, 전극층(479h)은 제 2 저항과 접속하는 한쪽의 전극이다.
또한, 전극층(479d, 479e, 479f, 479g, 479h)을 덮는 제 1 절연층(487a), 제 3 절연층(487b)이 형성된다. 한편, 도시하지는 않았으나, 기생 용량을 작게 하고자 하는 영역에는 실시형태 1에 나타낸 바와 같이 스페이서 절연층이 되는 제 2 절연층을 형성한다. 또한, 용량부에서는, 전극층(479f)과 겹치는 제 1 절연층(487a), 및 전극층(479f)과 겹치는 제 3 절연층(487b)이 유전체가 된다.
본 실시형태에서는, 실시형태 1과는 달리, 제 2 산화물 반도체층(482b)의 막후가 제 1 산화물 반도체층(482a) 보다 두꺼운 구성으로 되어 있다. 두껍게 하기 위해 2회의 성막 과 2회의 패터닝을 행한다. 또한, 막후를 두껍게 함으로써 디프레션형의 트랜지스터로 기능시킬 수 있고, 특히 전극층(479e)에 역치 전압을 마이너스로 하기 위한 전압을 인가하지 않아도 되므로, 전극층(479e)을 생략할 수도 있다.
또한, 제 1 산화물 반도체층(482a)과 동일한 막후로 형성되는 제 3 산화물 반도체층(432b)은, 제 1 저항체로 기능한다. 전극층(479h)과 겹치는 제 1 절연층(487a), 및 제 3 절연층(487b)에는 개구가 형성되고, 이 개구를 통하여 제 3 산화물 반도체층(432b)과 전극층(479h)은 전기적으로 접속된다. 또한, 제 2 산화물 반도체층(482b)과 동일한 막후로 형성되는 제 4 산화물 반도체층(432a)은, 제 2 저항체로 기능하고, 제 1 저항체와는 저항값이 다르다. 또한, 전극층(479g)과 겹치는 제 1 절연층(487a), 및 제 3 절연층(487b)에는 개구가 형성되고, 이 개구를 통하여 제 4 산화물 반도체층(432a)과 전극층(479g)은 전기적으로 접속 된다.
제 1 트랜지스터(480)는, 제 1 게이트 전극층(481)과, 게이트 절연층(492)을 통하여 제 1 게이트 전극층(481)과 겹치는 제 1 산화물 반도체층(482a)을 갖고, 제 1 산화물 반도체층(482a)의 일부와 접하는 제 1 소스 전극층(485b)은, 제 1 배선(484b)과 전기적으로 접속한다. 제 1 배선(484b)은, 마이너스 전압(VDL)이 인가되는 전원선(마이너스 전원선)이다. 이 전원선은, 접지 전위의 전원선(접지 전원선)이어도 좋다.
또한, 실시형태 1의 제 1 소스 전극층(445a)과 동일한 재료로 제 1 소스 전극층(485b)이 형성되고, 그 위에 접하여 형성되는 제 2 소스 전극층(488b)도 실시형태 1의 제 2 소스 전극층(448a)과 동일한 재료로 형성된다. 실시형태 1에서는 절연층을 형성한 후, 절연막과 동일한 마스크로 패터닝하는 예를 도시하였으나, 본 실시형태에서는, 도전층을 패터닝한 후, 절연막을 성막하는 공정으로 하였다. 그리고 선택적으로 절연막을 제거하여 절연층(486)을 형성하고, 절연층(486)을 마스크로 도전층을 선택적으로 에칭하여, 제 1 소스 전극층(485b), 제 2 소스 전극층(488b), 제 1 드레인 전극층(485a), 제 2 드레인 전극층(488a)을 형성한다. 절연층(486)은, 후에 형성되는 제 2 게이트 전극층(491)과 제 4 드레인 전극층(498b) 사이에 형성되는 기생 용량을 저감하기 위해 형성되어 있다.
또한, 용량부에서는, 제 1 소스 전극층(485b)과 동일한 공정으로 동일한 재료를 이용하여 제 1 용량 전극층(433)이 형성되고, 제 2 소스 전극층(488b)과 동일한 공정으로 동일한 재료를 이용하여 제 2 용량 전극층(434)이 형성된다. 제 1 용량 전극층(433) 및 제 2 용량 전극층(434)은, 전극층(479f)과 겹친다.
또한, 제 1 소스 전극층(485b)과 동일한 공정으로 동일한 재료로 제 1 전극층(477)이 제 1 저항체인 제 3 산화물 반도체층(432b) 위에 접하여 형성된다. 또한, 제 2 소스 전극층(488b)과 동일한 공정으로 동일한 재료로 제 2 전극층(438)이 제 1 전극층(477) 위에 접하여 형성된다.
또한, 제 2 트랜지스터(490)는, 제 2 배선으로 기능하는 제 2 게이트 전극층(491)과, 게이트 절연층(492)을 통하여 제 2 게이트 전극층(491)과 겹치는 제 2 산화물 반도체층(482b)을 갖고, 제 3 배선(484a)은, 플러스 전압(VDH)이 인가되는 전원선(플러스 전원선)이다.
또한, 제 2 산화물 반도체층(482b)에 일부 접하여 겹치는 제 3 소스 전극층(495a), 제 4 소스 전극층(498a)을 갖는다. 또한, 제 2 산화물 반도체층(482b)에 일부 접하여 겹치는 제 3 드레인 전극층(495b), 제 4 드레인 전극층(498b)을 갖는다. 한편, 제 1 소스 전극층(485b)과 동일한 공정으로 동일한 재료로 제 3 소스 전극층(495a), 및 제 3 드레인 전극층(495b)이 형성된다. 또한, 제 2 소스 전극층(488b)과 동일한 공정으로 동일한 재료로 제 4 소스 전극층(498a), 및 제 4 드레인 전극층(498b)이 형성된다.
또한, 절연층(486)에는 제 2 드레인 전극층(488a)에 달하는 개구가 형성되고, 제 2 드레인 전극층(488a)은, 제 2 배선으로 기능하는 제 2 게이트 전극층(491)과 전기적으로 접속하여, 제 1 트랜지스터(480)와 제 2 트랜지스터(490)를 접속하고, EDMOS 회로를 구성한다.
또한, 전극층(479f)과 겹치는 영역의 게이트 절연층(492)에 개구를 갖고, 제 2 용량 전극층(434)과 접속하는 제 4 배선(431)은 용량 배선으로서 기능한다.
또한, 제 5 배선(435)은, 전극층(479g)과 겹치는 영역의 게이트 절연층(492)에 개구를 갖고, 제 2 저항체로서 기능하는 제 4 산화물 반도체층(432a)과 접한다.
본 실시형태에서는, 동일 기판 위에, EDMOS 회로와, 용량부와, 제 1 저항체와, 제 2 저항체를 형성하는 예를 도시하였으나 특별히 한정되지 않으며, 실시형태 1의 트랜지스터도 동일 기판 위에 형성할 수 있다.
또한, 본 실시형태에서 동일 기판 위에 형성할 수 있는 배선의 단자부의 단면 구조를 도 4에 나타낸다. 도 4(A)는 도 4(B) 중의 C1-C2 선에 따른 단면도에 상응한다.
도 4(A)에서, 절연층(486)과 게이트 절연층(492)의 적층 위에 형성되는 도전층(437)은, 입력 단자로 기능하는 접속용 단자 전극이다. 또한, 도 4(A1)에서, 단자부에서는, 전극층(479d, 479e, 479f, 479g, 479h)과 동일한 재료로 형성되는 전극층(479i)이, 제 1 소스 전극층(485b)과 전기적으로 접속되는 제 1 단자 전극층(439)의 하방으로 제 1 절연층(487a), 및 제 3 절연층(487b)을 통하여 겹친다. 전극층(479i)은 제 1 단자 전극층(439)과는 전기적으로 접속하지 않으며, 전극층(479i)을 제 1 단자 전극층(439)과 다른 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 1 단자 전극층(439)은, 그 위에 제 2 단자 전극층(489)이 형성되고, 나아가 절연층(486) 및 게이트 절연층(492)을 통하여 도전층(437)과 전기적으로 접속하고 있다.
또한, 제 1 단자 전극층(439)은, 제 1 소스 전극층(485b)과 동일한 재료, 동일한 공정으로 형성할 수 있다. 제 2 단자 전극층(489)은, 제 2 소스 전극층(488b)과 동일한 재료, 동일한 공정으로 형성할 수 있다. 또한, 도전층(437)은, 제 1 게이트 전극층(481)과 동일한 재료, 동일한 공정으로 형성할 수 있다.
본 실시형태는 실시형태 1과 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2에 나타낸 EDMOS 회로를 이용하여 CPU(중앙 연산 처리 회로)를 제작하는 예를 나타낸다.
CPU의 블럭도의 일 예를 도 5에 나타낸다. 도 5에 나타낸 CPU(1001)는, 타이밍 컨트롤 회로(1002), 명령 해석 디코더(1003), 레지스터 어레이(1004), 어드레스 로직 버퍼 회로(1005), 데이터 버스 인터페이스(1006), ALU(1007), 명령 레지스터(1008) 등에 의해 구성되어 있다.
이들 회로는, 실시형태 1 또는 실시형태 2에 나타낸 트랜지스터, 인버터 회로, 저항, 용량 등을 이용하여 제작한다. 실시형태 1 또는 실시형태 2에 나타낸 트랜지스터는, 반도체 기판 위에 형성되고, 수소 농도가 충분히 저감된 산화물 반도체층을 이용하고 있으므로, 트랜지스터의 오프 전류를 매우 작은 값으로 할 수 있다. 따라서, CPU(1001)의 적어도 일부를 수소 농도가 충분히 저감된 산화물 반도체층을 갖는 반도체 기판 위에 형성된 트랜지스터로 구성함으로써 저소비 전력을 실현할 수 있다.
여기서, 각각의 회로에 대해 간단히 설명한다. 타이밍 컨트롤 회로(1002)는 외부로부터의 명령을 받고, 이를 내부용 정보로 변환하고, 다른 블록으로 송출한다. 또한, 내부의 동작에 따라, 메모리 데이터의 읽기, 쓰기 등의 지시를 외부로 보낸다. 명령 해석 디코더(1003)는 외부의 명령을 내부용 명령으로 변환하는 역할을 한다. 레지스터 어레이(1004)는 데이터를 일시적으로 보관하는 휘발성 메모리이다. 어드레스 로직 버퍼 회로(1005)는 외부 메모리의 어드레스를 지정하는 회로이다. 데이터 버스 인터페이스(1006)는, 외부 메모리 또는 프린터 등의 기기에 데이터를 입출력하는 회로이다. ALU(1007)는 연산을 행하는 회로이다. 명령 레지스터(1008)는 명령을 일시적으로 기억해 두는 회로이다. 이와 같은 회로의 조합에 의해 CPU는 구성되어 있다.
CPU(1001)의 적어도 일부에 실시형태 1 또는 실시형태 2에 나타낸 트랜지스터를 이용하여 스탠바이 시의 리크 전류를 저감하고, 전기 기기로 사용되는 구동 회로 등의 전력의 절약을 도모할 수 있다.
본 실시형태는 실시형태 1 또는 실시형태 2와 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 도시한 반도체 장치의 사용 형태의 일 예에 대해 설명한다. 구체적으로는, 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 적용 예에 대해, 도면을 이용하여 아래에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체 장치는 이용 형태에 따라, RFID 태그, ID 태그, IC 태그, RF 태그, 무선 태그, 전자 태그 또는 무선칩으로도 불린다.
본 실시형태에서 나타낸 반도체 장치의 상면 구조의 일 예에 대해, 도 8(A)를 참조하여 설명한다. 도 8(A)에 나타낸 반도체 장치는, 안테나(온칩 안테나라고도 한다)가 형성된 반도체 집적 회로칩(400)과, 안테나(405)(부스터 안테나라고도 한다)가 형성된 지지 기판(406)을 포함하고 있다. 반도체 집적 회로칩(400)은, 지지 기판(406) 및 안테나(405) 위에 형성된 절연층(410) 위에 형성되어 있다. 절연층(410)에 의해 지지 기판(406) 및 안테나(405) 위에 반도체 집적 회로칩(400)이 고정될 수 있다.
한편, 반도체 집적 회로칩(400) 표면에는, 정전기 방전에 의한 정전기 파괴(회로의 오작동이나 반도체 소자의 손상)을 방지하기 위해 도전성 차폐체가 형성되어 있고, 도전성 차폐체의 저항이 높고, 안테나(405)의 패턴 사이를 도통시키지 않는 경우에는, 안테나(405)와 반도체 집적 회로칩(400) 표면에 형성되는 도전성 차폐체와는 접하여 형성되어도 좋다.
반도체 집적 회로칩(400) 내에 형성되는 반도체 집적 회로에는 메모리부나 로직부를 구성하는 복수의 트랜지스터 등의 소자가 형성된다. 메모리부나 로직부를 구성하는 트랜지스터로, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 이용하는 트랜지스터를 이용한다. 본 실시형태에 관한 반도체 장치는, 반도체 소자로 전계 효과 트랜지스터는 물론, 반도체층을 이용하는 기억 소자 등도 적용할 수 있고, 다용도에 걸쳐 요구되는 기능을 만족하는 반도체 장치를 제작하여, 제공할 수 있다.
도 7(A)에, 도 8(A)에 나타낸 반도체 집적 회로칩(400)에 포함되는 안테나와 반도체 집적 회로의 확대도를 나타낸다. 도 7(A)에서, 안테나(101)는 감김수가 1인 직사각형의 루프 안테나이나, 이 구성으로 한정되지 않는다. 루프 안테나의 형상은 직사각형을 갖는 것에 한정되지 않고, 곡선을 갖는 형상, 예를 들어 원형을 갖고 있어도 좋다. 그리고 감김수는 1에 한정되지 않고, 복수이어도 좋다. 단 안테나(101)의 감김수가 1인 경우, 반도체 집적 회로(100)와 안테나(101) 사이에 발생하는 기생 용량을 저감할 수 있다.
또한, 도 8(A), 도 7(A)에서, 안테나(101)는, 반도체 집적 회로(100)의 주위를 감싸도록 배치되어 있고, 파선으로 나타낸 급전점(408)에 상응하는 부분 이외는, 안테나(101)는 반도체 집적 회로(100)와는 다른 영역에 배치되어 있다. 또한, 이 구성에 한정되지 않고, 도 7(B)에 나타낸 바와 같이, 파선으로 나타낸 급전점(408)에 상응하는 부분 이외에서, 안테나(101)가 반도체 집적 회로(100)와 적어도 일부 겹치도록 배치되어 있어도 좋다. 단, 도 8(A), 도 7(A)에 나타낸 바와 같이, 안테나(101)가 반도체 집적 회로(100)와는 다른 영역에 배치되어 있으므로, 반도체 집적 회로(100)와 안테나(101) 사이에 발생하는 기생 용량을 저감할 수 있다.
도 8(A)에서, 안테나(405)는, 주로 파선(407)으로 둘러싸인 루프형의 부분에서, 안테나(101)와 전자 유도에 의해 신호의 송수신 또는 전력의 공급을 행할 수 있다. 또한 안테나(405)는, 주로, 파선(407)으로 둘러싸인 부분 이외의 영역에서, 전파에 의해 질문기와 신호의 송수신 또는 전력의 공급을 행할 수 있다. 질문기와 반도체 장치 사이에서, 캐리어(수송파)로 이용될 수 있는 전파의 주파수는, 30MHz 이상 5GHz 이하 정도가 바람직하고, 예를 들어 950MHz, 2.45GHz 등의 주파수대를 이용하면 된다.
또한, 안테나(405)는, 파선(407)으로 둘러싸인 부분에서 감김수 1의 직사각형의 루프형으로 되어 있으나, 이 구성으로 한정되지 않는다. 루프형의 부분은 직사각형을 갖는 것에 한정되지 않고, 곡선을 갖는 형상, 예를 들어 원형을 갖고 있어도 좋다. 그리고 감김수는 1에 한정되지 않고, 복수이어도 좋다.
본 실시형태에 나타낸 반도체 장치는, 전자 유도 방식, 전자 결합 방식, 마이크로파 방식을 적용할 수도 있다. 마이크로파 방식의 경우는, 이용하는 전자파의 파장에 따라 안테나(101), 안테나(405)의 형상을 적절히 정하면 된다.
예를 들어, 반도체 장치에서의 신호의 전송 방식으로, 마이크로파 방식(예를 들어, UHF대(860MHz대 내지 960MHz대), 2.45GHz대 등)을 적용하는 경우에는, 신호의 전송에 이용하는 전자파의 파장을 고려하여 안테나의 길이나 형상 등을 적절히 설정하면 된다. 예를 들어, 안테나를 선형(예를 들어, 다이폴 안테나), 평탄한 형상(예를 들어, 패치 안테나 또는 리본형의 형상) 등으로 형성할 수 있다. 또한, 안테나의 형상은 직선형에 한정되지 않으며, 전자파의 파장을 고려하여 곡선형이나 사문 형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
도 9에 안테나(101), 안테나(405)를 코일형으로 형성하고, 전자 유도 방식 또는 전자 결합 방식을 적용하는 예를 나타낸다.
도 9에서는, 부스터 안테나로 코일형의 안테나(405)가 형성된 지지 기판(406) 위에, 코일형의 안테나(101)가 형성된 반도체 집적 회로칩(400)이 형성되어 있다. 한편, 부스터 안테나인 안테나(405)는 지지 기판(406)을 끼워, 용량을 형성하고 있다.
다음으로, 반도체 집적 회로칩(400)과 부스터 안테나의 구조 및 그 배치에 대해 설명한다. 도 8(B)는, 도 8(A)에 나타낸 반도체 집적 회로칩(400)과 지지 기판(406)에 형성된 안테나(405)가 적층된 반도체 장치의 사시도에 상응한다. 그리고, 도 8(C)는, 도 8(B)의 파선 X-Y에서의 단면도에 상응한다.
도 8(C)에 나타낸 반도체 집적 회로칩(400)은, 실시형태 1 또는 실시형태 2에서 나타낸 반도체 장치를 이용할 수 있고, 여기에서는, 개별로 분단하여 칩 모양으로 한 것을 반도체 집적 회로칩이라 한다. 한편, 도 8(C)에 나타낸 반도체 집적 회로칩은, 실시형태 1을 이용한 예이나, 본 실시형태는, 다른 실시형태에도 적용할 수 있으며, 이 구조로 한정되지 않는다.
도 8(C)에 나타낸 반도체 집적 회로(100)는, 제 1 절연체(112), 제 2 절연체(102)에 협지되고, 그 측면도 봉지되어 있다. 본 실시형태에서는, 복수의 반도체 집적 회로를 협지하여 제 1 절연체, 제 2 절연체를 접합한 후, 개개의 반도체 집적 회로별로 적층체로 분단한다. 분단한 적층체에 도전성 차폐체를 형성하고 반도체 집적 회로칩(400)을 제작한다. 분단 수단으로는 물리적으로 분단할 수 있는 것이면 특별히 한정되지 않으나, 본 실시형태에서는 레이저광을 조사함으로써 분단한다.
도 8(C)에서는, 반도체 집적 회로(100)가, 안테나(101)보다 안테나(405)에 가까운 위치에 배치되어 있으나, 이 구성으로 한정되지 않는다. 안테나(101)가 반도체 집적 회로(100) 보다 안테나(405)에 더 가까운 위치에 배치되어 있어도 좋다. 또한, 반도체 집적 회로(100)와 안테나(101)는, 제 1 절연체(112), 제 2 절연체(102)에 직접 고착되어 있어도 좋으며, 접착제로서 기능하는 접착층에 의해 고착되어 있어도 좋다.
다음으로, 본 실시형태에 관한 반도체 장치의 동작에 대해 설명한다. 도 6은, 본 실시형태에 관한 반도체 장치의 구성을 나타낸 블럭도의 일 예이다. 도 6에 나타낸 반도체 장치(420)는, 부스터 안테나로 안테나(422)와, 반도체 집적 회로(423)와, 온칩 안테나로 안테나(424)를 갖고 있다. 질문기(421)에서 전자파가 송신되면, 안테나(422)가 이 전자파를 수신함으로써, 안테나(422) 내에 교류 전류가 발생하고, 안테나(422)의 주위에 전계가 발생한다. 그리고, 안테나(422)가 갖는 루프형의 부분과, 루프형의 형상을 갖는 안테나(424)가 전자 결합함으로써, 안테나(424)에 유도기전력이 발생한다. 반도체 집적 회로(423)는 상기 유도기전력을 이용함으로써, 신호 또는 전력을 질문기(421)로부터 수신한다. 한편, 반도체 집적 회로(423)에서 생성된 신호에 따라, 안테나(424)에 전류를 흘려 보내 안테나(422)에 유도기전력을 발생시킴으로써, 질문기(421)에서 보내온 전파의 반사파에 실어, 질문기(421)로 신호를 송신할 수 있다.
한편, 안테나(422)는, 주로 안테나(424)와의 사이에서 전자 결합하는 루프형 부분과, 주로 질문기(421)로부터의 전파를 수신하는 부분으로 나뉜다. 질문기(421)로부터의 전파를 주로 수신하는 부분에서의 안테나(422)의 형상은, 전파를 수신할 수 있는 형태이면 된다. 예를 들어, 다이폴 안테나, 접이식 다이폴 안테나, 슬롯 안테나, 미엔더라인 안테나, 마이크로스트립 안테나 등의 형상을 이용하면 된다.
또한, 도 8에서는, 안테나를 1개씩 갖는 반도체 집적 회로의 구성에 대해 설명하지만, 이 구성으로 한정되지 않는다. 전력을 수신하기 위한 안테나와, 신호를 수신하기 위한 안테나의 2개의 안테나를 갖고 있어도 좋다. 안테나가 2개이면, 전력을 공급하는 전파의 주파수와, 신호를 보내기 위한 전파의 주파수를 나누어 사용할 수 있다.
본 실시형태에 관한 반도체 장치에서는, 온칩 안테나를 이용하고 있으며, 한편, 부스터 안테나와 온칩 안테나 사이에서의 신호 또는 전력의 송수신을 비접촉으로 행할 수 있으므로, 외부 부착 안테나를 반도체 집적 회로에 접속하는 경우와 달리, 외력에 의해 반도체 집적 회로와 안테나의 접속이 분단되기 어려우며, 이 접속에서의 초기 불량 발생도 억제할 수 있다. 또한 본 실시형태에서는 부스터 안테나를 이용하고 있으므로, 온칩 안테나만의 경우와는 달리, 온칩 안테나의 치수 또는 형상이 반도체 집적 회로의 면적의 제약을 받기 어렵고, 수신 가능한 전파의 주파수대가 한정되지 않으며, 통신 거리를 늘릴 수 있다고 하는 외부 부착 안테나가 갖는 이점을 가질 수 있다.
반도체 기판 위에 형성되고, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층을 갖는 트랜지스터는 오프 전류가 작고, 저소비 전력을 실현할 수 있다. 또한, 반도체 집적 회로를 덮는 도전성 차폐체에 의해, 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오작동이나 반도체 소자의 손상)를 방지할 수 있다.
(실시형태 5)
본 실시형태에서는, 상술한 실시형태 4의 디바이스를 이용하여 형성된 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 적용예에 대해 도면을 참조하여 아래에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체 장치는 이용 형태에 따라서는, RFID 태그, ID 태그, IC 태그, IC칩, RF 태그, 무선 태그, 전자 태그 또는 무선칩이라고도 불린다.
반도체 장치(800)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 고주파 회로(810), 전원 회로(820), 리셋 회로(830), 클럭 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로를 제어하는 제어 회로(870), 기억 회로(880) 및 안테나(890)를 갖고 있다(도 10(A) 참조). 고주파 회로(810)는 안테나(890)에서 신호를 수신하여, 데이터 변조 회로(860)에서 수신한 신호를 안테나(890)로 출력하는 회로이고, 전원 회로(820)는 수신 신호에서 전원 전위를 생성하는 회로이고, 리셋 회로(830)는 리셋 신호를 생성하는 회로이고, 클럭 발생 회로(840)는 안테나(890)에서 입력된 수신 신호를 기초로 각종 클럭 신호를 생성하는 회로이고, 데이터 복조 회로(850)는 수신 신호를 복조하여 제어 회로(870)로 출력하는 회로이고, 데이터 변조 회로(860)는 제어 회로(870)에서 수신한 신호를 변조하는 회로이다. 또한, 제어 회로(870)로는, 예를 들어 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930) 및 출력 유닛 회로(940)가 형성되어 있다. 한편, 코드 추출 회로(910)는 제어 회로(870)로 보내온 명령에 포함되는 복수의 코드를 각각 추출하는 회로이고, 코드 판정 회로(920)는 추출된 코드와 리퍼런스에 상응하는 코드를 비교하여 명령의 내용을 판정하는 회로이고, CRC 판정 회로(930)는 판정된 코드에 기초하여 송신 에러 등의 유무를 검출하는 회로이다.
다음으로, 상술한 반도체 장치의 동작의 일 예에 대해 설명한다. 우선, 안테나(890)에 의해 무선 신호가 수신된다. 무선 신호는 고주파 회로(810)를 통하여 전원 회로(820)로 보내지고, 고전원 전위(이하, VDD라 함)가 생성된다. VDD는 반도체 장치(800)가 갖는 각 회로로 공급된다. 또한, 고주파 회로(810)를 통하여 데이터 복조 회로(850)로 보내진 신호는 복조된다(이하, 복조 신호). 또한, 고주파 회로(810)를 통하여 리셋 회로(830) 및 클럭 발생 회로(840)를 통한 신호 및 복조 신호는 제어 회로(870)로 보내진다. 제어 회로(870)로 보내진 신호는, 코드 추출 회로(910), 코드 판정 회로(920) 및 CRC 판정 회로(930) 등에 의해 해석된다. 그리고, 해석된 신호에 따라서, 기억 회로(880) 내에 기억되어 있는 반도체 장치의 정보가 출력된다. 출력된 반도체 장치의 정보는 출력 유닛 회로(940)를 통해 부호화된다. 나아가, 부호화된 반도체 장치(800)의 정보는 데이터 변조 회로(860)를 통하여, 안테나(890)에 의해 무선신호에 실려 송신된다. 한편, 반도체 장치(800)를 구성하는 복수의 회로에서는, 저전원 전위 (이하, VSS)는 공통이고, VSS는 GND로 할 수 있다.
이와 같이, 통신 장치에서 반도체 장치(800)로 신호를 보내고, 이 반도체 장치(800)에서 보내온 신호를 통신 장치에서 수신함으로써, 반도체 장치의 데이터를 읽을 수 있게 된다.
또한, 반도체 장치(800)는, 각 회로로의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 행하는 타입으로 해도 좋으며, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의해 각 회로에 전원 전압을 공급하는 타입이어도 좋다.
다음으로, 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 사용 형태의 일 예에 대해 설명한다. 표시부(3210)를 포함하는 휴대 단말의 측면에는, 통신 장치(3200)가 형성되고, 물품(3220)의 측면에는 반도체 장치(3230)가 형성된다(도 10(B)). 물품(3220)이 포함하는 반도체 장치(3230)에 통신 장치(3200)를 위치시키면, 표시부(3210)에 물품의 원재료나 원산지, 생산 공정별 검사 결과나 유통 과정의 이력 등, 추가적인 상품 설명 등 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 벨트 컨베어에 의해 운송할 때, 통신 장치(3240)와, 상품(3260)에 형성된 반도체 장치(3250)를 이용하여, 이 상품(3260)의 검품을 할 수 있다(도 10(C)). 이와 같이, 시스템에 반도체 장치를 활용함으로써, 정보의 취득을 간단하게 행할 수 있으며, 고기능화와 고부가가치화를 실현한다.
이상과 같이, 반도체 장치의 적용 범위는 매우 넓어, 넓은 분야의 전자 기기에 이용할 수 있다.
(실시형태 6)
실시형태 1 또는 실시형태 2에서 얻어진 트랜지스터는, 고순도화된 산화물 반도체를 이용한 트랜지스터이고, 이 트랜지스터로 회로를 구성함으로써, 저소비 전력을 실현하고, 메모리 회로의 동작을 안정화시킬 수 있다.
본 실시형태에서는, 실시형태 1의 트랜지스터를 이용하여 구성할 수 있는 메모리 회로의 일 예를 나타낸다.
도 11(A)는, 메모리 회로의 일 예에 대한 블럭도를 나타낸다. 도 11(A)에 나타낸 메모리 회로는, 행 디코더와, 쓰기 회로 및 리프레쉬 회로와, 열 디코더와, 매트릭스형으로 배치된 기억 소자를 갖고, 매트릭스형으로 배치된 기억 소자(1100)에 접속된 신호선은, 쓰기 회로 및 리프레쉬 회로를 통하여 행 디코더에 접속되고, 매트릭스형으로 배치된 기억 소자에 접속된 주사선은, 열 디코더에 접속되어 있다. 행 디코더에는, 비트 신호가 입력된다. 쓰기 회로 및 리프레쉬 회로에는, 리드 이네이블 신호/라이트 이네이블 신호(RE/WE)와, 데이터 신호(data)와, 출력 신호(OUT)가 입력된다.
각 기억 소자(1100)는, 용량 소자와 트랜지스터를 갖고, 이 트랜지스터의 소스 및 드레인의 한쪽은 신호선에 접속되고, 이 트랜지스터의 소스 및 드레인의 다른 한쪽은 용량 소자의 한쪽 전극에 접속되고, 이 용량 소자의 다른 한쪽의 전극은 저전위측(바람직하게는, 기준 전위(Vss))에 접속되어 있다.
도 11(B)는, 도 11(A)에 나타낸 쓰기 회로 및 리프레쉬 회로에 형성된 리프레쉬 회로의 구체적인 일 구성 예를 나타낸다.
도 11(B)에 나타낸 쓰기 회로 및 리프레쉬 회로는, 논리적회로(AND 회로)와 센스 앰프를 갖는다. 제 1 논리적회로(1101), 제 2 논리적회로(1102) 및 제 3 논리적회로(1103)의 한쪽 입력에는, 행 디코더로부터 신호가 입력된다. 제 1 논리적회로(1101)의 다른 한쪽의 입력으로는 PRC 신호가 입력되고, 제 2 논리적회로(1102)의 다른 한쪽의 입력으로는 라이트 이네이블 신호(WE)가 입력되고, 제 3 논리적회로(1103)의 다른 한쪽의 입력으로는 리드 이네이블 신호(RE)가 입력된다. 제 1 논리적회로(1101)의 출력은, 제 1 스위치(1104)의 온/오프를 제어하고, 제 2 논리적회로(1102)의 출력은, 제 2 스위치(1105)의 온/오프를 제어하고, 제 3 논리적회로(1103)의 출력은, 제 3 스위치(1106)의 온/오프를 제어한다. 프리차지 신호선(Vprc)은 제 1 스위치(1104)를 통하여 신호선에 접속되고, 데이터 신호선(data)은 제 2 스위치(1105)를 통하여 신호선에 접속되어 있다.
제 1 스위치(1104) 및 제 2 스위치(1105)를 통하여 접속된 신호선은, 제 3 스위치(1106)를 통하여 센스 앰프에 접속되어 있다. 이 센스 앰프에서는 출력 신호선(OUT)으로 신호가 출력된다.
한편, 상기 논리적회로는, 일반적인 구성의 것을 이용하여도 좋으며, 단순한 구성으로 하는 것이 바람직하다.
한편, 센스 앰프란, 입력된 신호를 증폭하는 기능을 갖는 회로를 말한다.
한편, 여기서 신호로는, 예를 들어 전압, 전류, 저항, 또는 주파수 등을 이용한 아날로그 신호 또는 디지털 신호를 이용할 수 있다. 예를 들어, 전위를 적어도 제 1 전위와 제 2 전위로 설정하고, 제 1 전위로 하이 레벨(고전위, VH라고도 표기한다.)의 전위를 이용하고, 제 2 전위로 로우레벨(저전위, VL이라고도 표기한다.)의 전위를 이용함으로써, 2값의 디지털 신호를 설정할 수 있다. 또한, VH와 VL은 일정 값인 것이 바람직하지만, 노이즈의 영향을 고려하여, VH와 VL에 폭을 갖게 하여도 좋다.
한편, 여기서, 제 1, 제 2 등의 서수를 부여한 용어는, 각각의 요소의 혼동을 피하기 위해 편의상 부여한 것으로, 수를 한정하는 것은 아니다.
이상, 실시형태 1에서 설명한 트랜지스터를 이용하고, 실시형태 2에서 설명한 용량을 이용하여 메모리 회로를 제작할 수 있다.
메모리 회로의 리프레쉬 타이밍은, 미리 평가된 기억 소자의 리크 전류에 기초하여, 어떠한 고정된 시간 간격으로 설계 단계에서 결정된다. 즉, 칩 완성 후의 리크 전류의 온도 의존성이나 제작 프로세스 등을 고려하여 설정된다.
실시형태 1 또는 실시형태 2에 나타낸 트랜지스터는, 반도체 기판 위에 형성되고, 수소 농도가 충분히 저감된 산화물 반도체층을 이용하고 있으므로, 트랜지스터의 오프 전류를 매우 작은 값으로 할 수 있고, -30℃에서 120℃의 오프 전류의 온도 특성도 거의 변화하지 않으며, 매우 작은 값을 유지할 수 있다.
따라서,실시형태 1 또는 실시형태 2에 나타낸 트랜지스터를 이용하면, 실리콘을 이용한 트랜지스터에 비해 리프레쉬 간격을 긴 시간 간격으로 설정할 수 있고, 스탠바이 시의 소비 전력을 삭감할 수 있다.
또한, 차량 탑재의 전자 기기에 본 실시형태의 메모리 회로가 적합하다. 반도체 기판을 백게이트로 이용함으로써, 기생 채널의 발생을 억제할 수 있고, 스탠바이 시의 리크 전류가 매우 작고, 전기 자동차에서는, 장시간 스탠바이 상태에서도, 일정한 충전량 당의 주행 거리가 거의 변하지 않는다.
실시형태 1 또는 실시형태 2에 나타낸 트랜지스터가 갖는 산화물 반도체는, 캐리어의 공여체가 될 수 있는 불순물을 매우 적은 레벨까지 제거한, 진성 또는 실질적으로 진성인 반도체이다.
고순도화된 산화물 반도체층을 이용한 트랜지스터의 특성에 대해, 도 12 내지 도 15를 이용하여 설명한다. 도 12는, 산화물 반도체를 이용한 탑게이트형 트랜지스터의 단면도를 나타낸다. 반도체 기판(Si) 위에 열산화막을 통하여 산화물 반도체층(OS)이 형성되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 형성되고, 그 위에 게이트 절연막(GI)을 통하여 게이트 전극(GE)이 형성되어 있다.
도 13은, 도 12에 나타낸 A-A' 단면에서의 에너지밴드도(모식도)를 나타낸다. 도 13(A)는 소스와 드레인 사이 전압을 등전위 (VD=0V)로 한 경우를 나타내고, 도 13(B)는 소스에 대해 드레인에 플러스 전위(VD>0)를 가한 경우를 나타낸다.
도 14는, 도 12에서의 B-B' 간의 에너지밴드도(모식도)이다. 도 14(A)는 게이트 전극(GE)에 플러스 전위(qVG)가 인가된 상태이고, 소스와 드레인 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 또한, 도 14(B)는, 게이트 전극(GE)에 마이너스 전위(qVG)가 인가된 상태이고, 오프 상태(소수 캐리어는 흐르지 않음)인 경우를 나타낸다.
도 15는, 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
금속은 축퇴되어 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 일반적으로 n형이고, 이 경우의 페르미 준위(Ef)는, 밴드갭 중앙에 위치하는 진성 페르미 준위(Ei)에서 떨어져, 전도대 쪽으로 위치하고 있다. 한편, 산화물 반도체에서 수소의 일부는 도너가 되고, n형화하는 하나의 요인인 것으로 알려져 있다.
이에 반해 본 발명에 관한 산화물 반도체는, n형 불순물인 수소를 산화물 반도체에서 제거하고, 산화물 반도체의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화함으로써 진성(i형)으로 하고, 또는 거의 진성형으로 한 것이다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 최대한 제거함으로써, 고순도화된 i형 (진성 반도체) 또는 그에 가까운 것을 특징으로 한다. 그렇게 함으로써, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 레벨까지 할 수 있다.
산화물 반도체의 밴드갭(Eg)이 3.15eV인 경우, 전자 친화력(χ)은 4.3eV라고 알려져 있다. 소스 전극 및 드레인 전극을 구성하는 티탄(Ti)의 일함수는, 산화물 반도체의 전자 친화력(χ)과 거의 동일하다. 이 경우, 금속-산화물 반도체 계면에서, 전자에 대해 쇼트키형의 장벽은 형성되지 않는다.
즉, 금속의 일함수(φM)와 산화물 반도체의 전자 친화력(χ)이 동일한 경우, 양자가 접촉하면 도 13(A)에서 나타낸 바와 같은 에너지밴드도(모식도)를 나타낸다.
도 13(B)에서 검은 원(●)은 전자를 나타낸다. 도 13(B)에서, 드레인에 플러스 전압(VD>0)을 인가한 후, 게이트에 전압을 인가하지 않은 경우(VG=0)를 파선으로 나타내고, 게이트에 플러스 전압(VG>0)을 인가한 경우를 실선으로 나타낸다. 게이트에 플러스 전압(VG>0)을 인가한 경우, 드레인에 플러스 전위가 공급되면, 전자는 배리어(h)를 넘어 산화물 반도체에 주입되고, 드레인을 향해 흐른다. 배리어(h)의 높이는, 게이트 전압과 드레인 전압에 의존하여 변화하지만, 게이트에 플러스 전압(VG>0)을 인가하고 플러스 드레인 전압이 인가되는 경우에는, 전압 인가가 없는 도 13(A)의 배리어 높이, 즉 밴드갭(Eg)의 1/2 보다 낮아진다. 게이트에 전압을 인가하지 않은 경우는, 높은 잠재적 장벽으로 인해, 전극에서 산화물 반도체 측으로 캐리어(전자)가 주입되지 않아, 전류가 흐르지 않는 오프 상태를 나타낸다. 한편, 게이트에 플러스 전압을 인가하면, 잠재적 장벽이 저하되고, 전류가 흐르는 온 상태를 나타낸다.
이때 전자는, 도 14(A)에 나타낸 바와 같이, 게이트 절연막과 고순도화된 산화물 반도체의 계면에서의, 산화물 반도체 측의 에너지적으로 안정적인 최저부를 이동한다.
또한, 도 14(B)에서, 게이트 전극(GE)에 마이너스 전위가 인가되면, 소수 캐리어인 홀은 실질적으로 0(zero)이므로, 전류는 무한대로 0에 가까운 값이 된다.
예를 들어, 트랜지스터의 채널 폭(W)이 1×104㎛이고 채널 길이가 3㎛인 소자라고 해도, 상온에서, 오프 전류가 10-13A 이하이고, 서브스레숄드 스윙값(S값)이 0.1V/dec.(게이트 절연막후 100nm)를 얻을 수 있다.
이와 같이, 산화물 반도체의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화함으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다. 또한, 본 실시형태의 트랜지스터는, 반도체 기판 위에 형성되어 있으므로, 절연성 기판을 이용할 때에 비해, 트랜지스터를 정전기로부터 차폐할 수 있다. 트랜지스터를 정전기로부터 차폐함으로써, 정전기가 유기하는 캐리어의 양을 저감할 수 있다.
(실시형태 7)
본 실시형태는, 실시형태 1 또는 실시형태 2의 트랜지스터를 이용하여 구성하는 것이 가능한 시프트 레지스터의 일 예를 나타낸다.
도 16(A)는, 시프트 레지스터의 일 예에 대한 블럭도를 나타낸다. 도 16(A)에 나타낸 시프트 레지스터는, 2개의 클럭 신호선과, 이들 클럭 신호선 중 어느 하나에 전기적으로 접속된 2단의 플립플롭을 갖는다. 한편, 클럭 신호선은 추가로 형성되어 있어도 좋으며, 플립플롭이 보다 여러 단으로 형성되어 있어도 좋다.
2개의 클럭 신호선에서, 입력되는 클럭 신호의 각각은, 한쪽의 클럭 신호선이 하이레벨(VH)로 바뀔 때, 다른 한쪽을 로우레벨(VL)로 바꾸어 동작시킨다.
도 16에 나타낸 시프트 레지스터에서는, 제 1 클럭 신호선(CLK)에 전기적으로 접속된 제 1 단의 플립플롭에서 순서대로, 제 2 클럭 신호선(CLKB)에 전기적으로 접속된 제 2단의 플립플롭과 이어져, 제 n-1 단의 플립플롭, 및 제 n 단의 플립플롭을 갖는 예에 대해 설명한다. 단, 이에 한정되지 않고, 적어도, 제 1 플립플롭 및 제 2 플립플롭을 갖고 있으면 된다.
클럭 신호선(CLK)은, 클럭 신호(CK)가 입력되는 배선이다.
클럭 신호선(CLKB)은, 클럭 신호(CKB)가 입력되는 배선이다.
클럭 신호(CK)와 클럭 신호(CKB) 각각은, 예를 들어 NOT 회로(인버터 회로)를 이용하여 생성시킬 수 있다.
제 1 플립플롭에는, 스타트 신호(SP)와 스타트 신호(SPB)가 입력되고, 클럭 신호로 클럭 신호(CK)가 입력되고, 입력된 신호(SP) 및 신호(SPB)의 신호 상태와 클럭 신호(CK)의 신호 상태에 따라 출력 신호(OUT)를 출력한다. 한편, 여기서, 신호 상태란, 예를 들어 신호의 전위, 전류, 또는 주파수 등을 말한다.
스타트 신호(SP)와 스타트 신호(SPB)의 각각은, 예를 들어 NOT 회로(인버터 회로)를 이용하여 생성시킬 수 있다.
또한, 여기서 신호로는, 예를 들어 전압, 전류, 저항, 또는 주파수 등을 이용한 아날로그 신호 또는 디지털 신호를 이용할 수 있다. 예를 들어, 전위를 적어도 제 1 전위와 제 2 전위로 설정하고, 제 1 전위로 하이레벨(고전위, VH라고도 표기한다.)의 전위를 이용하고, 제 2 전위로 로우레벨(저전위, VL이라고도 표기한다.)의 전위를 이용함으로써, 2값의 디지털 신호를 설정할 수 있다. 또한, VH와 VL은 일정한 값인 것이 바람직하지만, 노이즈의 영향을 고려하여, VH와 VL에 폭을 갖게 하여도 좋다.
한편, 여기서, 제 1, 제 2 등의 서수를 부여한 용어는, 각각의 요소의 혼동을 피하기 위해 편의상 부여한 것으로, 수를 한정하는 것은 아니다.
제 2 플립플롭은, 스타트 신호(SP)로 제 1 플립플롭의 출력 신호(OUT)가 입력되고, 클럭 신호로 클럭 신호(CK2)가 입력되고, 입력된 출력 신호 FF(1out) 및 클럭 신호(CK2)에 따라 상태가 설정된 신호 FF(2out)를 출력 신호로 출력하는 기능을 갖는다.
제 2 플립플롭에는, 스타트 신호(SP)와 스타트 신호(SPB)가 입력되고, 클럭 신호로 클럭 신호(CK2)가 입력되고, 입력된 신호(SP) 및 신호(SPB)의 신호 상태와 클럭 신호(CK)의 신호 상태에 따라 출력 신호(OUTB)를 출력한다.
도 16(B)는, 도 16(A)에 나타낸 제 1 플립플롭의 구체적인 일 구성 예를 나타낸다.
스타트 신호(SP)는, 제 1 트랜지스터(1111)의 소스 및 드레인의 한쪽과, 제 4 트랜지스터(1114)의 소스 및 드레인의 한쪽에 입력된다.
스타트 신호(SPB)는, 제 2 트랜지스터(1112)의 소스 및 드레인의 한쪽과, 제 3 트랜지스터(1113)의 소스 및 드레인의 한쪽에 입력된다.
클럭 신호(CLK)는, 제 1 트랜지스터(1111), 제 2 트랜지스터(1112), 제 3 트랜지스터(1113) 및 제 4 트랜지스터(1114)의 게이트로 입력된다.
제 1 트랜지스터(1111)의 소스 및 드레인의 다른 한쪽은, 제 5 트랜지스터(1115)의 게이트와, 제 1 용량 소자(1119)의 한쪽 전극에 접속되어 있다.
제 2 트랜지스터(1112)의 소스 및 드레인의 다른 한쪽은, 제 6 트랜지스터(1116)의 게이트와, 제 2 용량 소자(1120)의 한쪽 전극에 접속되어 있다.
제 3 트랜지스터(1113)의 소스 및 드레인의 다른 한쪽은, 제 7 트랜지스터(1117)의 게이트와, 제 3 용량 소자(1121)의 한쪽 전극에 접속되어 있다.
제 4 트랜지스터(1114)의 소스 및 드레인의 다른 한쪽은, 제 8 트랜지스터(1118)의 게이트와, 제 4 용량 소자(1122)의 한쪽 전극에 접속되어 있다.
제 5 트랜지스터(1115)의 드레인은 고전위 측(바람직하게는 전원 전위(Vdd))에 접속되어 있다. 제 5 트랜지스터(1115)의 소스는, 제 1 용량 소자(1119)의 다른 한쪽의 전극과, 제 6 트랜지스터(1116)의 드레인에 접속되고, 출력 신호(OUT)를 출력한다. 제 2 용량 소자(1120)의 다른 한쪽의 전극과, 제 6 트랜지스터(1116)의 소스는, 저전위 측(바람직하게는, 기준 전위(Vss))에 접속되어 있다.
제 7 트랜지스터(1117)의 드레인은 고전위 측(바람직하게는 전원 전위(Vdd))에 접속되어 있다. 제 7 트랜지스터(1117)의 소스는, 제 3 용량 소자(1121)의 다른 한쪽의 전극과, 제 8 트랜지스터(1118)의 드레인에 접속되고, 출력 신호(OUTB)를 출력한다. 제 4 용량 소자(1122)의 다른 한쪽의 전극과, 제 8 트랜지스터(1118)의 소스는, 저전위 측(바람직하게는, 기준 전위(Vss))에 접속되어 있다.
제 1 용량 소자(1119), 제 2 용량 소자(1120), 제 3 용량 소자(1121), 및 제 4 용량 소자(1122)는, 실시형태 2에서 설명한 용량을 이용하여 트랜지스터와 동일 기판 위에 제작할 수 있다.
이상, 실시형태 1 또는 실시형태 2에서 설명한 고순도화된 산화물 반도체층을 이용하는 트랜지스터와, 실시형태 2에서 설명한 용량을 이용하여 플립플롭 회로를 제작할 수 있다.
(실시형태 8)
본 실시형태는, 실시형태 1 또는 실시형태 2의 트랜지스터를 이용하여 구성할 수 있는 승압 회로(차지 펌프 회로)의 일 예를 나타낸다.
도 17은, 승압 회로의 구체적인 구성의 일 예를 나타낸다. 도 17에 나타낸 승압 회로는, 2개의 클럭 신호선과, 순 방향으로 다이오드 접속된 복수의 트랜지스터(1123)와, 이들 복수의 트랜지스터의 소스와 드레인 사이에 한쪽 전극이 접속된 복수의 용량 소자(1124)와, 이들 복수의 트랜지스터의 가장 말단에 한쪽 전극이 접속되고, 다른 한쪽의 전극이 일정한 전위로 유지된 유지 용량 소자를 갖는다. 이들 복수의 용량 소자의 다른 한쪽 전극은, 2개의 클럭 신호선 중 어느 하나에 전기적으로 접속되어 있다.
한편, 클럭 신호선은 추가로 형성되어 있어도 좋다.
트랜지스터와 용량 소자는, 출력하고자 하는 전위에 따라 추가로 더 많이 형성되어 있어도 좋다.
2개의 클럭 신호선에서, 입력되는 클럭 신호 각각은, 한쪽의 클럭 신호선이 하이레벨(VH)로 바뀔 때, 다른 한쪽을 로우레벨(VL)로 바꾸어 동작시킨다.
클럭 신호(CLK)와 클럭 신호(CLKB) 각각은, 예를 들어 NOT 회로(인버터 회로)를 이용하여 생성시킬 수 있다. NOT 회로는 실시형태 2에 나타낸 EDMOS 회로를 이용하여 제작할 수 있다.
도 17에 나타낸 승압 회로를 이용함으로써, Vin에서 입력된 전위를 Vout까지 상승시킬 수 있다. 예를 들어, Vin에서 전원 전위(Vdd)를 입력하면, Vout에서는 Vdd 보다 큰 전위를 출력할 수 있고, 원하는 전위까지 승압시킬 수 있다. 이와 같이 원하는 전위까지 승압시킨 전위의 신호는, 예를 들어 전원선에 입력되고, 승압 회로와 동일 기판에 실장되어 있는 각 회로로 이용된다.
한편, 여기서 유지 용량 소자의 다른 한쪽의 전극이 유지된 일정한 전위는, 예를 들어 전원 전위(Vdd) 또는 기준 전위(Vss)로 하면 된다.
또한, 여기서 신호로는, 예를 들어 전압, 전류, 저항, 또는 주파수 등을 이용한 아날로그 신호 또는 디지털 신호를 이용할 수 있다. 예를 들어, 전위를 적어도 제 1 전위와 제 2 전위로 설정하고, 제 1 전위로 하이레벨(고전위, VH라고도 표기한다.)의 전위를 이용하고, 제 2 전위로 로우레벨(저전위, VL이라고도 표기한다.)의 전위를 이용함으로써, 2값의 디지털 신호를 설정할 수 있다. 또한, VH와 VL은 일정 값인 것이 바람직하지만, 노이즈의 영향을 고려하여, VH와 VL에 폭을 갖게 하여도 좋다.
한편, 여기서, 제 1, 제 2 등의 서수를 부여한 용어는, 각각의 요소의 혼동을 피하기 위해 편의상 부여한 것으로, 수를 한정하는 것은 아니다.
이상, 실시형태 1에서 설명한 트랜지스터와, 실시형태 2에 나타낸 용량을 이용하여 승압 회로를 제작할 수 있다.
(실시형태 9)
본 실시형태에서는, 실시형태 1 내지 8 중 어느 하나에서 얻어지는 반도체 집적 회로를 탑재한 전자 기기의 예에 대해 도 18을 이용하여 설명한다. 한편 반도체 집적 회로는 회로 기판 등에 실장되고, 각 전자 기기의 본체 내부에 탑재되어 있다.
마더 보드에는 ,실시형태 1 또는 실시형태 2의 트랜지스터를 포함하는 반도체 집적 회로가 실장되어 있다. 반도체 집적 회로는, Logic 회로, Flash Memory 회로, SRAM 회로, 실시형태 6에 나타낸 DRAM 회로 등을 실장하여 제작된 것이다. 또한, 실시형태 3에 나타낸 CPU나 Logic 회로도 실장 가능하다. 한편, 반도체 집적 회로는, 와이어 본딩법에 의해 실장하여도 상관없다. 이 경우에도, 다양한 형상의 집적 회로 필름을 실장할 수 있다.
또한, 회로 기판에는 FPC가 장착되어 있고, FPC를 통하여, 예를 들어 표시 장치 등에 접속된다. 표시부의 드라이버 및 컨트롤러를 구성할 수 있다. 표시부의 드라이버로는, 실시형태 7에 나타낸 시프트 레지스터나, 실시형태 2에 나타낸 EDMOS 회로를 갖고 있다.
도 18(A)는, 적어도 반도체 집적 회로를 일 부품으로 실장하여 제작한 노트북형 개인용 PC로, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 한편, 실시형태 3에 나타낸 CPU나 실시형태 6에 나타낸 DRAM 회로 등을 노트북형 개인용 PC는 갖고 있다.
도 18(B)는, 적어도 반도체 집적 회로를 일 부품으로 실장하여 제작한 휴대 정보 단말(PDA)이고, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 형성되어 있다. 또한 조작용 부속품으로 스타일러스(3022)가 있다.
도 18(C)는 적어도 반도체 집적 회로를 일 부품으로 실장하여 제작한 전자 페이퍼이다. 전자 페이퍼는, 정보를 표시하는 것이면 어떠한 분야의 전자 기기로 이용하는 것이 가능하다. 예를 들어, 전자 페이퍼를 이용하여, 전자 서적(전자북), 포스터, 전철 등의 탈것의 차내 광고, 신용 카드 등의 각종 카드에서의 표시 등에 적용할 수 있다. 도 18(C)는, 전자 서적의 일 예를 나타내고 있다. 예를 들어, 전자 서적(2700)은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 개폐 동작을 할 수 있다. 이와 같은 구성에 의해, 종이 서적과 같은 동작을 할 수 있게 된다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 하나의 화면을 표시하는 구성이어도 좋으며, 다른 화면을 표시하는 구성이어도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부(도 18(C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 18(C)에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 18(C)에서는, 하우징(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들어, 하우징(2701)에서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비하고 있다. 조작키(2723)에 의해, 페이지를 보낼 수 있다. 한편, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성이어도 좋다. 나아가, 전자 서적(2700)은, 전자 사전으로서의 기능을 갖도록 한 구성이어도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성이어도 좋다. 무선에 의해, 전자 서적 서버에서, 원하는 서적 데이터 등을 구입하고, 다운 로드하는 구성으로 할 수도 있다.
도 18(D)는, 적어도 반도체 집적 회로를 일 부품으로 실장하여 제작한 휴대 전화이고, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 하우징(2801)에는, 휴대형 정보 단말의 충전을 하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 18(D)에는 영상 표시되어 있는 복수의 조작키(2805)를 점선으로 나타내고 있다. 한편, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로(실시형태 8에 나타낸 승압 회로)를 실장하고 있다.
또한, 상기 구성에 더하여, 실시형태 4 또는 실시형태 5에 나타낸 비접촉 IC칩, 소형 기록 장치 등을 내장하고 있어도 좋다.
표시 패널(2802)은, 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있으므로, 영상 통화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드되고, 도 18(D)와 같이 전개되어 있는 상태에서 서로 겹쳐진 상태로 할 수 있고, 휴대하기 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 개인용 PC 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하고, 보다 대량의 데이터 저장 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 18(E)는 적어도 반도체 집적 회로를 일 부품으로 실장하여 제작한 디지털 카메라이고, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다.
본 실시형태는, 실시형태 1 내지 8 중 어느 하나와 조합할 수 있다.
(실시형태 10)
본 실시형태에서는, 반도체 집적 회로의 단면 구조의 일 예에 대해 설명한다.
본 실시형태의 반도체 집적 회로의 일 형태를, 도 19를 이용하여 설명한다. 한편, 본 실시형태에서 나타낸 트랜지스터의 제작 공정(사용할 수 있는 재료 등)은 많은 부분에서 실시형태 1과 공통된다. 따라서, 이하에서는, 중복되는 부분의 설명은 생략하고, 다른 점에 대해서 상세히 설명하기로 한다.
트랜지스터(451)는, 반도체 기판(430) 위에, 열산화막(459), 제 1 절연층(447a), 제 2 절연층(443), 제 3 절연층(447b), 산화물 반도체층(442), 제 1 소스 전극층(445a), 제 2 소스 전극층(448a), 제 1 드레인 전극층(445b), 제 2 드레인 전극층(448b), 게이트 절연층(444), 및 게이트 전극층(441)을 포함한다.
트랜지스터(469)는, 반도체 기판(430) 위에, 열산화막(459), 전극층(479c), 제 1 절연층(447a), 제 4 절연층(473), 제 3 절연층(447b), 산화물 반도체층(472), 제 3 소스 전극층(475a), 제 4 소스 전극층(478a), 제 3 드레인 전극층(475b), 및 제 4 드레인 전극층(478b), 게이트 절연층(444), 및 게이트 전극층(471)을 포함한다.
우선, 반도체 기판(430) 위에 절연막을 형성한다. 트랜지스터(451, 469)는, 반도체 기판 위에 절연막으로서 열산화막(459)을 형성하는 점에서,실시형태 1에 나타낸 트랜지스터(440, 470)와 다르다. 이하에, 반도체 기판 위에 열산화막을 형성하는 방법에 대해 설명한다.
반도체 기판(430) 위에 열산화 처리를 함으로써 열산화막(459)(여기에서는 SiOx막)을 형성한다. 열산화처리를 함으로써 치밀하고 양질인 막을 형성할 수 있으므로, 열산화막을 이용하는 것이 바람직하다. 열산화 처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들어, 염화 수소가 첨가된 산화성 분위기 중에서 반도체 기판(430)에 열산화 처리를 함으로써, 열산화막(459)을 형성한다. 이 경우, 열산화막(459)은, 염소 원자를 함유한 막이 된다.
열산화막(459) 중에 함유된 염소 원자는, 변형을 형성한다. 그 결과, 열산화막(459)의 수분에 대한 흡수 비율이 향상되고, 확산 속도가 증대된다. 즉, 열산화막(459) 표면에 수분이 존재하는 경우에, 이 표면에 존재하는 수분을 열산화막(459) 중에 빠르게 흡수하여, 확산시킬 수 있다. 또한, 단결정 반도체막 중의 산소 석출 유기 결함을 소멸시킬 수 있다. 또한, 외인성 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)의 염화물을 형성하여 반도체 기판(430)에서 중금속을 제거하는 외방 확산을 동반하는 화학 게터링을 할 수 있다.
열산화 처리의 일 예로는, 산소에 대해 염화 수소(HCl)를 0.5~10 부피%(바람직하게는 2 부피%)의 비율로 포함하는 산화성 분위기 중에서, 750℃~1150℃의 온도, 바람직하게는 900℃~1100℃(대표적으로는 1000℃)에서 행할 수 있다. 처리 시간은 0.1~6 시간, 바람직하게는 0.5~1 시간으로 하면 된다. 형성되는 산화막의 막후로는, 10nm~1000nm(바람직하게는 50nm~300nm), 예를 들어 100nm의 두께로 한다. 염화 수소를 포함하는 산소 분위기 중에서 열산화막(459)을 형성함으로써, 반도체 기판(430)과 열산화막(459)의 계면 준위 밀도를 저감할 수 있다.
본 실시형태에서는, 열산화막(459)에 포함되는 염소의 농도를 1×1017atoms/cm3~1×1021atoms/cm3가 되도록 제어한다.
또한, 열산화막(459)에 함유시키는 할로겐 원자로는 염소 원자에 한정되지 않는다. 열산화막(459)에 불소 원자를 함유시켜도 좋다. 반도체 기판(430) 표면을 불소 산화하는 데는, 반도체 기판(430) 표면에 HF 용액에 침적한 후에 산화성 분위기 중에서 열산화 처리를 행하거나, NF3를 산화성 분위기에 첨가하여 열산화 처리를 행하면 된다.
또한, 염화 수소를 포함하는 산소 분위기 중에서 열산화 처리를 한 후에, 질소 분위기에서 열처리를 하는 것이 바람직하다. 이에 의해, 결함을 저감시킬 수 있다.
또한, 반도체 기판(430)의 뒷면(트랜지스터가 형성되어 있지 않은 면)에 형성된 열산화막이 불필요한 경우, 에칭이나 연마에 의해 제거하여도 좋다.
다음으로 열산화막(459) 위에 도전막을 형성한 후, 제 1 포토리소 그래피 공정에 의해 전극층(479c)을 형성한다.
트랜지스터(469)는, 도 1에 나타낸 전극층(479b)을 형성하지 않은 점에서, 트랜지스터(470)와 다르다.
본 발명의 일 양태의 반도체 장치는, 반도체 기판 위에 트랜지스터를 형성한다. 반도체 기판은 백게이트로 기능시킬 수 있으므로, 본 발명의 일 양태에서는, 백게이트로 기능시키기 위한 전극층을 형성하지 않아도, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
이어서, 전극층(479c)을 덮는 제 1 절연층(447a)을 형성한다.
이어서, 제 1 절연층(447a) 위에 스페이서 절연층을 형성한 후, 제 2 포토리소 그래피 공정에 의해 선택적으로 제거하여 제 2 절연층(443)을 형성한다. 또한, 동일 공정으로, 스페이서 절연층이 되는 제 4 절연층(473)을 전극층(479c)과 겹치는 위치에 형성한다.
이어서, 전극층(479c)을 덮는 제 3 절연층(447b)을 형성한다.
이어서, 제 3 절연층(447b) 위에, 막후 2nm 이상 200nm 이하의 산화물 반도체막을 형성하고, 산화물 반도체막을 제 3 포토리소 그래피 공정에 의해 섬 모양의 산화물 반도체층(442, 472)으로 가공한다. 본 실시형태에서는, 섬 모양의 산화물 반도체층(442, 472)에 제 1 가열 처리를 한다.
이어서, 제 4 포토리소 그래피 공정에 의해 제 3 절연층(447b) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 하여 반도체 기판(430)에 달하는 개구부(467)를 형성한다.
이어서, 제 3 절연층(447b) 및 산화물 반도체층(442, 472) 위에 도전막을 형성한다.
이어서, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 또는 질화산화 실리콘층을 단층 또는 적층하여 도전막 위에 막후 200nm 이상 2000nm 이하의 절연막을 형성한다.
이어서, 제 5 포토리소 그래피 공정에 의해 절연막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 하여 제 4 절연층(446), 제 5 절연층(476), 제 1 소스 전극층(445a), 제 2 소스 전극층(448a), 제 1 드레인 전극층(445b), 제 2 드레인 전극층(448b)을 형성한 후, 레지스트 마스크를 제거한다.
이어서, 제 3 절연층(447b), 제 4 절연층(446), 제 5 절연층(476), 산화물 반도체층(442, 472), 제 1 소스 전극층(445a), 제 2 소스 전극층(448a), 제 1 드레인 전극층(445b), 및 제 2 드레인 전극층(448b) 위에 게이트 절연층(444)을 형성한다.
이어서, 제 6 포토리소 그래피 공정에 의해 레지스트 마스크를 형성하고, 선택적으로 에칭을 하여 게이트 절연층(444) 및 제 5 절연층(476)의 일부를 제거하여, 트랜지스터(469)의 소스 전극층 또는 드레인 전극층에 달하는 개구를 형성한다.
다음으로, 게이트 절연층(444), 및 개구 위에 도전막을 형성한 후, 제 7 포토리소 그래피 공정에 의해 게이트 전극층(441, 471), 배선층(468, 474a, 474b)을 형성한다. 배선층(468)은, 접지 전위의 전원선(접지 전원선)이고, 반도체 기판(430)과 전기적으로 접속하고 있다. 실시형태 1에서는, 반도체 기판(430)의 뒷면(트랜지스터가 형성되지 않은 면)에서 도통하는 구성을 나타냈으나, 본 실시형태에서는 반도체 기판(430)의 표면(트랜지스터가 형성되어 있는 면)에서 도통하는 구성을 나타냈다. 이와 같이, 본 발명의 일 양태의 반도체 집적 회로는, 반도체 기판(430)의 표면에서 도통하는 구성을 이용하여도 좋으며, 반도체 기판(430)의 뒷면에서 도통하는 구성을 이용하여도 좋다.
이어서, 본 실시형태에서는, 질소 분위기 하에서 250℃, 1 시간의 제 2 가열처리를 한다.
이상의 공정에서, 수소, 수분, 수소화물, 수산화물의 농도가 저감된 산화물 반도체층(442, 472)을 갖는 트랜지스터(451, 469)를 형성할 수 있다.
이상과 같이, 반도체 기판 위에 형성되고, 수소 농도가 충분히 저감된 산화물 반도체층을 갖는 트랜지스터를 이용함으로써, 기생 채널의 발생을 억제하고, 리크 전류를 매우 작게 할 수 있고, 기생 용량을 저감할 수 있다. 또한, 본 실시형태의 트랜지스터는, 반도체 기판 위에 형성되어 있으므로, 절연성 기판을 이용할 때와 비교하여, 트랜지스터를 정전기로부터 차폐할 수 있다. 트랜지스터를 정전기로부터 차폐함으로써, 정전기가 유기하는 캐리어의 양을 저감할 수 있다. 본 실시형태에 기재한 반도체 집적 회로는, 이 트랜지스터를 이용하고 있으므로, 소비 전력이 적은 반도체 장치를 실현할 수 있다.
100; 반도체 집적 회로 101; 안테나
102; 절연체 112; 절연체
400; 반도체 집적 회로칩 405; 안테나
406; 지지 기판 407; 파선
408; 급전점 410; 절연층
420; 반도체 장치 421; 질문기
422; 안테나 423; 반도체 집적 회로
424; 안테나 430; 반도체 기판
431; 배선 432a; 제 4 산화물 반도체층
432b; 제 3 산화물 반도체층 433; 제 1 용량 전극층
434; 제 2 용량 전극층 435; 배선
437; 도전층 438; 전극층
439; 단자 전극층 440; 트랜지스터
441; 게이트 전극층 442; 산화물 반도체층
443; 제 2 절연층 444; 게이트 절연층
445a; 제 1 소스 전극층 445b; 제 1 드레인 전극층
446; 절연층 447a; 제 1 절연층
447b; 제 3 절연층 448a; 제 2 소스 전극층
448b; 제 2 드레인 전극층 449; 절연막
451; 트랜지스터 459; 열산화막
467; 개구부 468; 배선층
469; 트랜지스터 470; 트랜지스터
471; 게이트 전극층 472; 산화물 반도체층
473; 절연층 474a; 배선층
475a; 제 3 소스 전극층 475b; 제 3 드레인 전극층
476; 절연층 477; 전극층
478a; 제 4 소스 전극층 478b; 제 4 드레인 전극층
479a; 전극층 479b; 전극층
479c; 전극층 479d; 전극층
479e; 전극층 479f; 전극층
479g; 전극층 479h; 전극층
479i; 전극층 480; 제 1 트랜지스터
481; 게이트 전극층 482a; 산화물 반도체층
482b; 산화물 반도체층 484a; 제 3 배선
484b; 제 1 배선 485a; 제 1 드레인 전극층
485b; 제 1 소스 전극층 486; 절연층
487a; 제 1 절연층 487b; 제 3 절연층
488a; 제 2 드레인 전극층 488b; 제 2 소스 전극층
489; 단자 전극층 490; 제 2 트랜지스터
491; 게이트 전극층 492; 게이트 절연층
495a; 제 3 소스 전극층 495b; 제 3 드레인 전극층
498a; 제 4 소스 전극층 498b; 제 4 드레인 전극층
800; 반도체 장치 810; 고주파 회로
820; 전원 회로 830; 리셋 회로
840; 클럭 발생 회로 850; 데이터 복조 회로
860; 데이터 변조 회로 870; 제어 회로
880; 기억 회로 890; 안테나
910; 코드 추출 회로 920; 코드 판정 회로
930; CRC 판정 회로 940; 출력 유닛 회로
1001; CPU 1002; 타이밍 컨트롤 회로
1003; 명령 해석 디코더 1004; 레지스터 어레이
1005; 어드레스 로직 버퍼 회로 1006; 데이터 버스 인터페이스
1007; ALU 1008; 명령 레지스터
1100; 기억 소자 1101; 제 1 논리적회로
1102; 제 2 논리적회로 1103; 제 3 논리적회로
1104; 제 1 스위치 1105; 제 2 스위치
1106; 제 3 스위치 1111; 제 1 트랜지스터
1112; 제 2 트랜지스터 1113; 제 3 트랜지스터
1114; 제 4 트랜지스터 1115; 제 5 트랜지스터
1116; 제 6 트랜지스터 1117; 제 7 트랜지스터
1118; 제 8 트랜지스터 1119; 제 1 용량 소자
1120; 제 2 용량 소자 1121; 제 3 용량 소자
1122; 제 4 용량 소자 1123; 트랜지스터
1124; 용량 소자 1out; 출력 신호 FF
2700; 전자 서적 2701; 하우징
2703; 하우징 2705; 표시부
2707; 표시부 2711; 축부
2721; 전원 2723; 조작키
2725; 스피커 2800; 하우징
2801; 하우징 2802; 표시 패널
2803; 스피커 2804; 마이크로폰
2805; 조작키 2806; 포인팅 디바이스
2807; 카메라용 렌즈 2808; 외부 접속 단자
2810; 태양 전지 셀 2811; 외부 메모리 슬롯
2out; 신호 FF 3001; 본체
3002; 하우징 3003; 표시부
3004; 키보드 3021; 본체
3022; 스타일러스 3023; 표시부
3024; 조작 버튼 3025; 외부 인터페이스
3051; 본체 3053; 접안부
3054; 조작 스위치 3055; 표시부(B)
3056; 배터리 3057; 표시부(A)
3200; 통신 장치 3210; 표시부
3220; 물품 3230; 반도체 장치
3240; 통신 장치 3250; 반도체 장치
3260; 상품

Claims (23)

  1. 반도체 장치로서,
    반도체 기판;
    상기 반도체 기판 위의 제 1 게이트 전극층;
    상기 반도체 기판 위의 제 1 전극층;
    상기 제 1 게이트 전극층과 상기 제 1 전극층 위의 제 1 게이트 절연층;
    상기 제 1 전극층과 상기 제 1 게이트 절연층 위의 제 1 절연층;
    상기 제 1 게이트 절연층과 상기 제 1 절연층 위의 제 2 절연층;
    상기 제 2 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극층을 포함하고,
    상기 제 1 절연층은 상기 제 1 전극층과 중첩되는 영역을 가지고,
    상기 제 1 절연층은 상기 제 1 게이트 전극층과 중첩되는 영역을 가지지 않고,
    상기 드레인 전극층의 적어도 일부는 상기 제 1 전극층과 중첩하고,
    상기 제 1 절연층, 상기 제 2 절연층, 및 상기 제 1 게이트 절연층은 상기 드레인 전극층과 상기 제 1 전극층 사이에 제공되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하이고,
    상기 산화물 반도체층의 캐리어 농도는 5×1014/cm3 이하인, 반도체 장치.
  3. 반도체 장치로서,
    반도체 기판;
    상기 반도체 기판 위의 제 1 박막 트랜지스터; 및
    상기 반도체 기판 위의 제 2 박막 트랜지스터를 포함하고,
    상기 제 1 박막 트랜지스터는
    제 1 게이트 전극층;
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 산화물 반도체층;
    상기 제 1 산화물 반도체층 위의 제 1 소스 전극층 및 제 1 드레인 전극층;
    상기 제 1 산화물 반도체층, 상기 제 1 소스 전극층, 및 상기 제 1 드레인 전극층 위의 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극층을 포함하고,
    상기 제 2 박막 트랜지스터는
    상기 제 1 게이트 절연층 위의 제 2 절연층;
    상기 제 2 절연층 위의 상기 제 1 절연층;
    상기 제 1 절연층 위의 제 2 산화물 반도체층;
    상기 제 2 산화물 반도체층 위의 제 2 소스 전극층 및 제 2 드레인 전극층;
    상기 제 2 산화물 반도체층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층 위의 상기 제 2 게이트 절연층; 및
    상기 제 2 게이트 절연층 위의 제 3 게이트 전극층을 포함하고,
    상기 제 2 절연층은 상기 제 3 게이트 전극층과 중첩되는 영역을 가지고,
    상기 제 2 절연층은 상기 제 1 게이트 전극층과 중첩되는 영역을 가지지 않고,
    상기 제 1 드레인 전극층은 상기 제 2 소스 전극층에 전기적으로 접속되고,
    상기 제 3 게이트 전극층은 상기 제 2 소스 전극층에 전기적으로 접속되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터 각각의 오프 전류 값이 1×10-13A 이하인, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층 각각의 수소 농도가 5×1019atoms/cm3 이하이고,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층 각각의 캐리어 농도는 5×1014/cm3 이하인, 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 박막 트랜지스터의 채널 길이가 상기 제 2 박막 트랜지스터의 채널 길이보다 긴, 반도체 장치.
  7. 제 3 항에 있어서,
    상기 제 1 산화물 반도체층의 두께가 상기 제 2 산화물 반도체층의 두께보다 얇은, 반도체 장치.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 반도체 기판은 고정 전위 또는 접지 전위로 설정되는, 반도체 장치.
  9. 반도체 장치로서,
    기판;
    상기 기판 위의 절연층;
    상기 기판 위의 제 1 박막 트랜지스터; 및
    상기 절연층 위의 제 2 박막 트랜지스터를 포함하고,
    상기 제 1 박막 트랜지스터는
    제 1 게이트 전극층;
    제 1 게이트 절연층;
    상기 제 1 게이트 절연층을 사이에 두고 상기 제 1 게이트 전극층에 인접한 제 1 산화물 반도체층; 및
    상기 제 1 산화물 반도체층에 전기적으로 접속된 제 1 소스 전극층과 제 1 드레인 전극층을 포함하고,
    상기 제 2 박막 트랜지스터는
    제 2 게이트 전극층;
    제 2 게이트 절연층;
    상기 제 2 게이트 절연층을 사이에 두고 상기 제 2 게이트 전극층에 인접한 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층에 전기적으로 접속된 제 2 소스 전극층과 제 2 드레인 전극층을 포함하고,
    상기 절연층은 상기 제 1 게이트 절연층 위에 있고,
    상기 제 1 산화물 반도체층은 상기 절연층과 중첩하지 않고,
    상기 제 2 산화물 반도체층은 상기 절연층과 중첩하고,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층은 각각 진성인 산화물 반도체를 포함하고,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층은 각각 미세 결정부를 포함하는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 드레인 전극층은 상기 제 2 소스 전극층에 전기적으로 접속되고,
    상기 제 2 게이트 전극층은 상기 제 2 소스 전극층에 전기적으로 접속되는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 박막 트랜지스터는
    제 3 게이트 절연층; 및
    상기 제 3 게이트 절연층을 사이에 두고 상기 제 1 산화물 반도체층에 인접한 제 3 게이트 전극을 더 포함하는, 반도체 장치.
  12. 반도체 장치로서,
    안테나; 및
    반도체 집적 회로를 포함하고,
    상기 반도체 집적 회로는
    절연층;
    제 1 산화물 반도체층과 게이트 절연층을 포함하는 제 1 박막 트랜지스터; 및
    상기 절연층 위의 제 2 산화물 반도체층을 포함하는 제 2 박막 트랜지스터를 포함하고,
    상기 절연층은 상기 게이트 절연층 위에 있고,
    상기 제 1 산화물 반도체층은 상기 절연층과 중첩하지 않고,
    상기 제 2 산화물 반도체층은 상기 절연층과 중첩하고,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층은 각각 진성인 산화물 반도체를 포함하고,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층은 각각 미세 결정부를 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 박막 트랜지스터의 드레인 전극이 상기 제 2 박막 트랜지스터의 소스 전극에 전기적으로 접속되고,
    상기 제 2 박막 트랜지스터의 게이트 전극이 상기 제 2 박막 트랜지스터의 상기 소스 전극에 전기적으로 접속되는, 반도체 장치.
  14. 제 9 항 또는 제 12 항에 있어서,
    상기 제 1 박막 트랜지스터의 채널 길이가 상기 제 2 박막 트랜지스터의 채널 길이보다 긴, 반도체 장치.
  15. 제 9 항 또는 제 12 항에 있어서,
    상기 제 1 산화물 반도체층의 두께가 상기 제 2 산화물 반도체층의 두께보다 얇은, 반도체 장치.
  16. 제 9 항 또는 제 12 항에 있어서,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층 각각은 In, Ga, 및 Zn을 함유하는, 반도체 장치.
  17. 제 9 항 또는 제 12 항에 있어서,
    상기 제 1 박막 트랜지스터의 오프 전류 값이 1×10-13A 이하인, 반도체 장치.
  18. 제 1 항, 제 3 항, 제 9 항, 및 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 EDMOS 회로인, 반도체 장치.
  19. 제 1 항, 제 3 항, 제 9 항, 및 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 CPU인, 반도체 장치.
  20. 제 1 항, 제 3 항, 제 9 항, 및 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 LSI인, 반도체 장치.
  21. 제 1 항, 제 3 항, 제 9 항, 및 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 DRAM인, 반도체 장치.
  22. 제 1 항, 제 3 항, 제 9 항, 및 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 전자 서적인, 반도체 장치.
  23. 제 1 항, 제 3 항, 제 9 항, 및 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 휴대 전화인, 반도체 장치.
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