TWI609492B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI609492B
TWI609492B TW105123071A TW105123071A TWI609492B TW I609492 B TWI609492 B TW I609492B TW 105123071 A TW105123071 A TW 105123071A TW 105123071 A TW105123071 A TW 105123071A TW I609492 B TWI609492 B TW I609492B
Authority
TW
Taiwan
Prior art keywords
layer
circuit
semiconductor
transistor
electrode layer
Prior art date
Application number
TW105123071A
Other languages
English (en)
Other versions
TW201639170A (zh
Inventor
山崎舜平
小山潤
三宅博之
高橋圭
豐高耕平
津吹將志
野田耕生
桑原秀明
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201639170A publication Critical patent/TW201639170A/zh
Application granted granted Critical
Publication of TWI609492B publication Critical patent/TWI609492B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

半導體裝置
本發明關於一種包括包含電晶體的積體電路的半導體裝置及該半導體裝置的製造方法。例如，本發明關於一種將半導體積體電路作為零部件而裝載的電子設備。
另外，本說明書中的半導體裝置指的是能夠藉由利用半導體特性而工作的所有裝置，因此電光裝置、半導體電路、電子部件以及電子設備都是半導體裝置。
近年來，進行對半導體裝置的開發，並且，將半導體裝置用作LSI、CPU、記憶體。CPU是包括從半導體晶圓分離的半導體積體電路(至少包括電晶體及記憶體)並且形成有作為連接端子的電極的半導體元件的集合體。
將LSI、CPU、記憶體等的半導體電路(IC晶片)安裝到電路基板，例如印刷線路板，並且將它們用作各種電子設備的零部件之一。
此外，進行對能夠發送和接收資料的半導體裝置的開發，並且，將這種半導體裝置稱為無線標籤、RFID標籤 等。已被實際應用的半導體裝置在很多情況下包括天線和使用半導體基板而形成的半導體電路(IC晶片)。
此外，作為可以應用於電晶體的半導體材料，已知矽類半導體材料，但是作為其他材料而氧化物半導體受到注目。作為氧化物半導體的材料，已知氧化鋅或者以氧化鋅為成分的材料。並且，公開有使用其電子載子濃度低於1018個/cm3的非晶氧化物(氧化物半導體)而形成的薄膜電晶體(專利文獻1至3)。
[專利文獻1]日本專利申請公開第2006-165527號公報
[專利文獻2]日本專利申請公開第2006-165528號公報
[專利文獻3]日本專利申請公開第2006-165529號公報
對電子設備來說，除了工作時的耗電量的問題以外，還有準備時的耗電量的問題。尤其是，可攜式電子設備將電池用作電源，而對可利用有限電能連續使用的時間有一定的限制。此外，對車載電子設備來說，當準備時的漏電流大時，有可能會導致電池的使用壽命的降低，並且，對電動汽車來說，起因於車載電子設備的漏電流而縮短每一定充電量的行車距離。
為了降低耗電量，除了工作時的耗電量以外，還降低準備時的漏電流，是很有效的。雖然各個電晶體的漏電流不大，但是在LSI中設置有幾百萬的電晶體，並且，當將各電晶體的漏電流加起來時，決不小。這種漏電流是增加待機時的半導體裝置的耗電量的原因。雖然存在有各種各樣的漏電流的主要原因，但是如果可以降低準備時的漏電 流，就可以謀求實現在電子設備中所耗費的驅動電路等的低耗電化。
於是，本發明的課題之一是降低用於LSI、CPU、記憶體的電晶體的漏電流。
此外，降低寄生電容也有效於降低工作時的耗電量，從而，降低寄生電容來謀求實現低耗電量化也是本發明的課題之一。
此外，本發明的課題之一是藉由縮短用於LSI、CPU、記憶體等的半導體積體電路的電晶體的通道長度L來使電路的工作速度高速化，並且謀求實現低耗電量化。
藉由使用如下電晶體，來製造LSI、CPU、記憶體等的半導體積體電路：藉由去掉氧化物半導體中的成為電子給體(施體)的雜質，得到本征或者實際上本征的其能隙大於矽半導體的能隙的氧化物半導體，並且使用該氧化物半導體形成在半導體基板上的電晶體。
藉由使用如下氧化物半導體層，來降低電晶體的截止電流：去掉氧化物半導體所包括的氫或者羥基等雜質，明確而言，將氧化物半導體所包括的氫濃度設定為低於或等於5×1019atoms/cm3，較佳為低於或等於5×1018atoms/cm3，更較佳為低於或等於5×1017atoms/cm3，來使氫濃度充分降低而實現高純度化的氧化物半導體層。注意，當測量氧化物半導體層中的氫濃度時，利用二次離子質譜測定技 術(SIMS：Secondary Ion Mass Spectroscopy)。
在閘極電壓Vg為正的區域中，汲極電流Id較佳充分大，並且，在閘極電壓Vg為0或者負的區域中，汲極電流Id較佳為0。對使用氫濃度得到充分降低而實現高純度化的氧化物半導體層的電晶體來說，當汲極電壓Vd為+1V或者+10V時，在閘極電壓Vg為-5V至-20V的範圍內，可以將截止電流值設定為低於1×10-13[A]。
當使用形成在半導體基板上的包括其氫濃度被充分降低而實現高純度化的氧化物半導體層的電晶體時，可以實現由於漏電流而發生的耗電量少的半導體裝置。
當作為形成使用其氫濃度被充分降低而實現高純度化的氧化物半導體層的電晶體的基板而使用半導體基板時，可以遮蔽靜電，所以與使用絕緣基板時相比，可以降低電晶體所受到的靜電的影響。此外，較佳使用具有高熱導性的半導體基板，以散發半導體電路的熱。此外，可以將半導體基板用作背閘極，並且，可以抑制寄生通道的發生。
本說明書所公開的發明的結構之一是一種具備包括多個電晶體的半導體積體電路的半導體裝置，該電晶體包括：半導體基板上的絕緣膜；絕緣膜上的利用二次離子質譜測定技術檢測出的氫濃度為低於或等於5×1019atoms/cm3且載子濃度為低於或等於5×1014個/cm3的氧化物半導體層；氧化物半導體層上的源極電極層及汲極電極層；該氧化物半導體層、該源極電極層以及該汲極電極層上的閘極絕緣層；以及閘極絕緣層上的閘極電極層。
上述結構至少解決上述課題之一。
此外，也可以在氧化物半導體層的下方形成導電層，並且，其他發明的結構之一是一種包括多個電晶體的半導體裝置，該電晶體包括：半導體基板上的絕緣膜；絕緣膜上的導電層；導電層上的絕緣層；絕緣層上的利用二次離子質譜測定技術檢驗出來的氫濃度為低於或等於5×1019atoms/cm3且載子濃度為低於或等於5×1014個/cm3的氧化物半導體層；氧化物半導體層上的源極電極層及汲極電極層；氧化物半導體層、源極電極層以及汲極電極層上的閘極絕緣層；以及閘極絕緣層上的閘極電極層，其中，導電層隔著絕緣層與氧化物半導體層重疊。
此外，在上述各結構中，作為形成在半導體基板上的絕緣膜，較佳使用熱氧化膜。當利用熱氧化處理來形成熱氧化膜時，可以形成緻密且優質的膜。
此外，在上述各結構中，為了降低寄生電容，而較佳還包括接觸於源極電極層或汲極電極層地形成在源極電極層或汲極電極層上的絕緣層，並且，源極電極層或汲極電極層隔著閘極絕緣層及該絕緣層與閘極電極層的一部分重疊。藉由設置接觸於源極電極層或汲極電極層上的絕緣層，可以降低閘極電極層和源極電極層之間或者閘極電極層和汲極電極層之間的寄生電容。
此外，在佈線交叉部中，為了降低寄生電容，而在閘極佈線層和源極電極佈線層之間層疊閘極絕緣層及絕緣層。藉由拉開閘極佈線層和源極電極佈線層之間的間隔， 來降低由於寄生電容而發生的耗電量，並且，可以防止佈線之間的短路。
此外，也可以藉由組合多個形成在半導體基板上的使用其氫濃度被充分降低的氧化物半導體層的電晶體來形成EDMOS電路，並且，其結構為如下：在半導體基板上具有包括具有第一氧化物半導體層的第一電晶體、具有第二氧化物半導體層的第二電晶體的EDMOS電路，並且，第一氧化物半導體層及第二氧化物半導體層的利用二次離子質譜測定技術檢驗出來的氫濃度為低於或等於5×1019atoms/cm3且載子濃度為低於或等於5×1014個/cm3。
此外，可以使用其氫濃度被充分降低的氧化物半導體層來在同一個基板上形成電阻器、電容器、電感器等。例如，藉由利用上下的電極層夾持其氫濃度被充分降低的氧化物半導體層，可以形成電阻器。在上述各結構中，還在同一個基板上形成作為電阻器的氧化物半導體層，該氧化物半導體層設置在第一導電層和重疊於該第一導電層的第二導電層之間。
此外，除了LSI、CPU、記憶體以外，還可以利用使用其氫濃度被充分降低的氧化物半導體層的電晶體來構成電源電路、發送/接收電路、或者聲音處理電路的放大器、顯示部的驅動電路、控制器、或者聲音處理電路的轉換器等。
此外，也可以實現將多個半導體積體電路裝載到一個封裝容器並提高半導體裝置的集成度的所謂的MCP (Multi Chip Package；多晶片封裝)。
此外，當將半導體積體電路安裝到電路基板時，既可以採用面向上方式，又可以採用倒裝方式(面向下方式)。
設置在半導體基板上的使用其氫濃度被充分降低的氧化物半導體層的電晶體可以抑制寄生通道的發生並使漏電流成為非常小，從而可以降低寄生電容。藉由將該電晶體用於半導體積體電路，可以實現耗電量少的半導體裝置。
100‧‧‧半導體積體電路
101‧‧‧天線
102‧‧‧絕緣體
112‧‧‧絕緣體
400‧‧‧半導體積體電路晶片
405‧‧‧天線
406‧‧‧基底基板
407‧‧‧虛線
408‧‧‧饋電點
410‧‧‧絕緣層
420‧‧‧半導體裝置
421‧‧‧詢問器
422‧‧‧天線
423‧‧‧半導體積體電路
424‧‧‧天線
430‧‧‧半導體基板
431‧‧‧佈線
432a‧‧‧第四氧化物半導體層
432b‧‧‧第三氧化物半導體層
433‧‧‧第一電容電極層
434‧‧‧第二電容電極層
435‧‧‧佈線
437‧‧‧導電層
438‧‧‧電極層
439‧‧‧端子電極層
440‧‧‧電晶體
441‧‧‧閘極電極層
442‧‧‧氧化物半導體層
443‧‧‧第二絕緣層
444‧‧‧閘極絕緣層
445a‧‧‧第一源極電極層
445b‧‧‧第一汲極電極層
446‧‧‧絕緣層
447a‧‧‧第一絕緣層
447b‧‧‧第三絕緣層
448a‧‧‧第二源極電極層
448b‧‧‧第二汲極電極層
449‧‧‧絕緣膜
451‧‧‧電晶體
459‧‧‧熱氧化膜
467‧‧‧開口部
468‧‧‧佈線層
469‧‧‧電晶體
470‧‧‧電晶體
471‧‧‧閘極電極層
472‧‧‧氧化物半導體層
473‧‧‧絕緣層
474a‧‧‧佈線層
474b‧‧‧佈線層
475a‧‧‧第三源極電極層
475b‧‧‧第三汲極電極層
476‧‧‧絕緣層
477‧‧‧電極層
478a‧‧‧第四源極電極層
478b‧‧‧第四汲極電極層
479a‧‧‧電極層
479b‧‧‧電極層
479c‧‧‧電極層
479d‧‧‧電極層
479e‧‧‧電極層
479f‧‧‧電極層
479g‧‧‧電極層
479h‧‧‧電極層
479i‧‧‧電極層
480‧‧‧第一電晶體
481‧‧‧閘極電極層
482a‧‧‧氧化物半導體層
482b‧‧‧氧化物半導體層
484a‧‧‧第三佈線
484b‧‧‧第一佈線
485a‧‧‧第一汲極電極層
485b‧‧‧第一源極電極層
486‧‧‧絕緣層
487a‧‧‧第一絕緣層
487b‧‧‧第三絕緣層
488a‧‧‧第二汲極電極層
488b‧‧‧第二源極電極層
489‧‧‧端子電極層
490‧‧‧第二電晶體
491‧‧‧閘極電極層
492‧‧‧閘極絕緣層
495a‧‧‧第三源極電極層
495b‧‧‧第三汲極電極層
498a‧‧‧第四源極電極層
498b‧‧‧第四汲極電極層
800‧‧‧半導體裝置
810‧‧‧高頻電路
820‧‧‧電源電路
830‧‧‧重設電路
840‧‧‧時鐘產生電路
850‧‧‧資料解調變電路
860‧‧‧資料調變電路
870‧‧‧控制電路
880‧‧‧儲存電路
890‧‧‧天線
910‧‧‧取碼電路
920‧‧‧判碼電路
930‧‧‧CRC判定電路
940‧‧‧輸出器電路
1001‧‧‧CPU
1002‧‧‧時序控制電路
1003‧‧‧指令解碼器
1004‧‧‧暫存器陣列
1005‧‧‧位址邏輯及緩衝器
1006‧‧‧資料匯流排介面
1007‧‧‧ALU
1008‧‧‧指令暫存器
1100‧‧‧記憶元件
1101‧‧‧第一邏輯與電路
1102‧‧‧第二邏輯與電路
1103‧‧‧第三邏輯與電路
1104‧‧‧第一開關
1105‧‧‧第二開關
1106‧‧‧第三開關
1111‧‧‧第一電晶體
1112‧‧‧第二電晶體
1113‧‧‧第三電晶體
1114‧‧‧第四電晶體
1115‧‧‧第五電晶體
1116‧‧‧第六電晶體
1117‧‧‧第七電晶體
1118‧‧‧第八電晶體
1119‧‧‧第一電容器
1120‧‧‧第二電容器
1121‧‧‧第三電容器
1122‧‧‧第四電容器
1123‧‧‧電晶體
1124‧‧‧電容器
1out‧‧‧輸出信號FF
2700‧‧‧電子書閱讀器
2701‧‧‧外殼
2703‧‧‧外殼
2705‧‧‧顯示部
2707‧‧‧顯示部
2711‧‧‧軸部
2721‧‧‧電源
2723‧‧‧操作鍵
2725‧‧‧揚聲器
2800‧‧‧外殼
2801‧‧‧外殼
2802‧‧‧顯示面板
2803‧‧‧揚聲器
2804‧‧‧麥克風
2805‧‧‧操作鍵
2806‧‧‧指向裝置
2807‧‧‧照相用透鏡
2808‧‧‧外部連接端子
2810‧‧‧太陽電池元件
2811‧‧‧外部記憶體插槽
2out‧‧‧信號FF
3001‧‧‧主體
3002‧‧‧外殼
3003‧‧‧顯示部
3004‧‧‧鍵盤
3021‧‧‧主體
3022‧‧‧觸控筆
3023‧‧‧顯示部
3024‧‧‧操作按鈕
3025‧‧‧外部介面
3051‧‧‧主體
3053‧‧‧目鏡部
3054‧‧‧操作開關
3055‧‧‧顯示部B
3056‧‧‧電池
3057‧‧‧顯示部A
3200‧‧‧通信裝置
3210‧‧‧顯示部
3220‧‧‧產品
3230‧‧‧半導體裝置
3240‧‧‧通信裝置
3250‧‧‧半導體裝置
3260‧‧‧商品
在附圖中：圖1A和1B是示出本發明的一個實施例的截面圖；圖2是示出本發明的一個實施例的等效電路圖；圖3是示出本發明的一個實施例的截面圖；圖4A和4B是示出本發明的一個實施例的俯視圖及截面圖；圖5是示出本發明的一個實施例的方塊圖；圖6是說明半導體裝置的圖；圖7A和7B是說明半導體裝置的圖；圖8A至8C是說明半導體裝置的圖；圖9是說明半導體裝置的圖；圖10A至10C是說明半導體裝置的圖；圖11A和11B是示出本發明的一個實施例的等效電路圖； 圖12是使用氧化物半導體的頂閘極型電晶體的截面圖；圖13A和13B是圖12所示的A-A’截面的能帶圖；圖14A和14B是圖12所示的B-B’截面的能帶圖；圖15是示出真空能級和金屬的功函數(ΦM)、氧化物半導體的電子親和力(χ)的關係的圖；圖16A和16B是示出本發明的一個實施例的等效電路圖；圖17是示出本發明的一個實施例的等效電路圖；圖18A至18E是示出電子設備的一例的圖；圖19是示出本發明的一個實施例的截面圖。
下面，參照附圖對本發明的實施例進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容可以被變換為各種各樣的形式。此外，本發明不應該被解釋為僅限定在以下實施例所記載的內容中。
實施例1
在本實施例中，說明半導體積體電路的截面結構的一例。
參照圖1A至圖4B而說明本實施例的半導體積體電路及半導體積體電路的製造方法的一種方式。
圖1A和1B示出半導體積體電路的截面結構的一例。圖1B所示的電晶體440是頂閘極結構的電晶體之一。
電晶體440在半導體基板430上包括絕緣膜449、第一絕緣層447a、第二絕緣層443、第三絕緣層447b、氧化物半導體層442、第一源極電極層445a、第二源極電極層448a、第一汲極電極層445b、第二汲極電極層448b、第四絕緣層446、閘極絕緣層444以及閘極電極層441。
重疊於閘極電極層441的氧化物半導體層442的一部分是通道形成區，並且，以在氧化物半導體層442上彼此相鄰的第一源極電極層445a的下端部和第一汲極電極層445b的下端部的間隔寬度決定通道長度L1。
此外，雖然作為電晶體440而使用單閘極結構的電晶體來進行說明，但是根據需要而也可以形成包括多個通道形成區的多閘極結構的電晶體。
下面，參照圖1A而說明在半導體基板430上製造電晶體440及電晶體470的製程。
作為用於半導體基板430的材料，例如可以使用摻雜有硼或磷等雜質元素的多晶矽、微晶矽、單晶矽。此外，也可以使用碳化矽(SiC)。
可以將半導體基板430用作背閘極。可以將背閘極的電位設定為固定電位，例如設定為0V、接地電位，而實施者適當地決定即可。藉由採用半導體基板用作背閘極的結構，可以遮蔽外部的電場，而緩和對半導體裝置的外部 電場的影響。由此，可以防止起因於在氧化物半導體層的基板一側蓄積電荷而發生的寄生通道、臨界值電壓的變動。
此外，藉由在氧化物半導體層的上下設置閘極電極，可以在用來檢查電晶體的可靠性的偏壓-熱應力試驗(下面，稱為BT試驗)中降低BT試驗前後的電晶體的臨界值電壓的變化量。就是說，藉由在氧化物半導體層的上下設置閘極電極，可以提高可靠性。
當作為形成使用其氫濃度被充分降低而實現高純度化的氧化物半導體層的電晶體的基板而使用半導體基板時，可以遮蔽靜電，所以與使用絕緣基板時相比，可以降低電晶體所受到的靜電的影響。明確而言，可以降低靜電所引起的載子的數量。
首先，在半導體基板430上形成絕緣膜449。作為絕緣膜449，例如利用電漿CVD法或濺射法等並使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層的單層或疊層形成。
接著，在絕緣膜449上形成導電膜後，利用第一光刻製程來形成電極層479a、479b、479c。作為電極層479a、479b、479c的材料，可以使用選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素、以上述元素為成分的合金、組合上述元素的合金等。在本實施例中，電極層479a、479b、479c採用氮化鎢層和鎢層的疊層結構。
接著，形成覆蓋電極層479a、479b、479c的第一絕 緣層447a。作為第一絕緣層447a，利用電漿CVD法或濺射法等並使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層的單層或疊層形成。
接著，在第一絕緣層447a上形成隔離絕緣層後，利用第二光刻製程進行選擇性的去掉，來形成第二絕緣層443。作為隔離絕緣層，利用電漿CVD法或濺射法等並使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層的單層或疊層形成。將隔離絕緣層的厚度設定為大於或等於500nm且小於或等於2μm。此外，利用同一個製程，在重疊於電極層479c的位置形成用作隔離絕緣層的第五絕緣層473。由此，形成一部分厚的疊層區域和薄的單層區域。為了降低寄生電容，而在厚度厚的區域層疊作為隔離絕緣層的第五絕緣層和第一絕緣層，並且，為了形成儲存電容器等，而在厚度薄的區域設置第一絕緣層。
接著，形成覆蓋電極層479a、479b、479c的第三絕緣層447b。作為接觸於氧化物半導體層的第三絕緣層447b，較佳使用氧化矽層、氧氮化矽層、氧化鋁層、氧氮化鋁層等的氧化物絕緣層。作為第三絕緣層447b的形成方法，可以使用電漿CVD法或者濺射法等，但是，為了在第三絕緣層447b中不包含大量的氫，而較佳利用濺射法來形成第三絕緣層447b。
在本實施例中，作為第三絕緣層447b，利用濺射法來形成氧化矽層。將半導體基板430搬送到處理室，引入包括去掉了氫及水分的高純度氧的濺射氣體並使用矽靶 材，基板430上形成作為第三絕緣層447b的氧化矽層。此外，半導體基板430既可以為室溫，又可以受到加熱。
例如，在如下條件下形成氧化矽層：使用石英(較佳為合成石英)；基板溫度為108℃；基板與靶材之間的距離(T-S間距離)為60mm；壓力為0.4Pa；高頻電源為1.5kW；氧及氬(氧流量為25sccm：氬流量為25sccm)氣圍下；利用RF濺射法。將氧化矽層的厚度設定為100nm。注意，可以將矽靶材用作用來形成氧化矽層的靶材而代替石英(較佳為合成石英)。注意，作為濺射氣體，而使用氧或氧及氬的混合氣體。
在此情況下，較佳在去掉處理室內的殘留水分的同時形成第三絕緣層447b。這是為了不將氫、羥基或水分包括在第三絕緣層447b中。
當去掉處理室內的殘留水分時，較佳使用吸附型真空泵。例如，較佳使用低溫泵、離子泵、鈦昇華泵。此外，作為排氣裝置，也可以採用設置有冷阱的渦輪泵。因為使用低溫泵進行排氣的沉積室例如排氣氫原子、水(H2O)等包含氫原子的化合物等，所以可以在該沉積室內形成膜來降低第三絕緣層447b所包括的雜質的濃度。
在濺射法中，有作為濺射電源而使用高頻電源的RF濺射法、使用直流電源的DC濺射法、以及以脈衝方式施加偏壓的脈衝DC濺射法。RF濺射法主要用於絕緣膜的形成，而且DC濺射法主要用於金屬膜的形成。
此外，還有可以設置多個材料不同的靶材的多元濺射 裝置。多元濺射裝置既可以在同一個反應室中層疊形成不同材料的膜，又可以在同一個反應室中使多種材料同時進行放電而進行成膜。
此外，具有利用如下濺射法的濺射裝置：在反應室內具備磁石機構的磁控濺射法；不使用輝光放電而利用使用微波來產生的電漿的ECR濺射法。
此外，作為使用濺射法的成膜方法，有在成膜時使靶材物質和濺射氣體成分起化學反應來形成它們的化合物薄膜的反應濺射法、在成膜時對基板也施加電壓的偏壓濺射法。
此外，第三絕緣層447b也可以具有疊層結構，例如，也可以從半導體基板430一側層疊氮化矽層、氮氧化矽層、或者氮化鋁層等氮化物絕緣層以及上述氧化物絕緣層。
例如，對氧化矽層和基板之間引入包含去掉了氫及水分的高純度氮的濺射氣體並使用矽靶材來形成氮化矽層。在此情況下，也與氧化矽層同樣，較佳在去掉處理室內的殘留水分的同時形成氮化矽層。
當形成氮化矽層時，也可以在成膜時加熱基板。
當作為第三絕緣層447b而層疊氮化矽層和氧化矽層時，可以在同一個處理室內使用共用的矽靶材來形成氮化矽層和氧化矽層。首先，引入包括氮的濺射氣體，使用安裝在處理室內的矽靶材來形成氮化矽層，接著將濺射氣體轉換為包括氧的濺射氣體，使用同一個矽靶材來形成氧化 矽層。因為可以不使氮化矽層和氧化矽層暴露於大氣地連續形成，所以可以防止氫、水分等雜質吸附到氮化矽層的表面。
接著，在第三絕緣層447b上形成厚度為大於或等於2nm且小於或等於200nm的氧化物半導體膜。
此外，為了盡可能地不使氧化物半導體膜包括氫、羥基以及水分，而作為成膜之前的處理，較佳在濺射裝置的預熱室中對形成有第三絕緣層447b的半導體基板430進行預熱，使吸附到半導體基板430的氫、水分等的雜質脫離並進行排氣。注意，作為設置在預熱室內的排氣裝置，較佳使用低溫泵。注意，也可以省略該預熱的處理。
注意，在利用濺射法來形成氧化物半導體膜之前，較佳進行引入氬氣來產生電漿的反濺射，來去掉吸附到第三絕緣層447b的表面的塵屑。反濺射是指不對靶材一側施加電壓而在氬氣圍下使用高頻電源對基板一側施加電壓而在基板附近形成電漿來進行表面改性的方法。注意，也可以使用氮、氦、氧等而代替氬氣圍。
氧化物半導體膜藉由濺射法來形成。作為氧化物半導體膜，使用In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類、In-Zn-O類、Sn-Zn-O類、Al-Zn-O類、In-O類、Sn-O類、Zn-O類的氧化物半導體膜。在本實施例中，使用In-Ga-Zn-O類氧化物半導體膜用靶材並利用濺射法來形成氧化物半導體膜。此外，氧化物半導體膜可以在稀有氣體(典 型為氬)氣圍下、氧氣圍下、或者稀有氣體(典型為氬)及氧的混合氣圍下利用濺射法來形成。此外，在利用濺射法的情況下，也可以使用包括高於或等於2wt%且低於或等於10wt%的SiO2的靶材來進行成膜。
作為利用濺射法來製造氧化物半導體膜的靶材，可以使用以氧化鋅為主要成分的金屬氧化物的靶材。此外，作為金屬氧化物的靶材的其他例子，可以使用包括In、Ga及Zn的氧化物半導體成膜用靶材(組成比為In2O3：Ga2O3：ZnO=1：1：1[摩爾數比])。此外，作為包括In、Ga及Zn的氧化物半導體成膜用靶材，也可以使用具有In2O3：Ga2O3：ZnO=1：1：2[摩爾數比]、或者In2O3：Ga2O3：ZnO=1：1：4[摩爾數比]的組成比的靶材。氧化物半導體成膜用靶材的填充率為高於或等於90%且100%，較佳為高於或等於95%且低於或等於99.9%。藉由使用填充率高的氧化物半導體成膜用靶材，形成了的氧化物半導體膜成為緻密的膜。
氧化物半導體膜藉由如下製程來形成：將基板設置在保持為減壓狀態的處理室內，在去掉處理室內的殘留水分的同時引入去掉了氫及水分的濺射氣體，以金屬氧化物為靶材，在半導體基板430上形成氧化物半導體膜。為了去掉處理室內的殘留水分，而較佳使用吸附型真空泵。例如，較佳使用低溫泵、離子泵、鈦昇華泵。此外，作為排氣裝置，也可以採用設置有冷阱的渦輪泵。因為使用低溫泵進行排氣的沉積室例如排氣氫原子、水等包含氫原子的 化合物(較佳為包含氫原子及碳原子的化合物)等，所以可以降低在該沉積室內形成的氧化物半導體膜所包括的雜質的濃度。此外，也可以在形成氧化物半導體膜時加熱基板。
例如，在如下條件下進行成膜：基板溫度為室溫；基板與靶材之間的距離為60mm；壓力為0.4Pa；直流(DC)電源為0.5kW；氧及氬(氧流量為15sccm：氬流量為30sccm)氣圍下。注意，當使用脈衝直流(DC)電源時，可以減輕當成膜時發生的粉狀物質(也稱為微粒、碎屑)，並且，厚度分佈變均勻，所以是較佳的。較佳將氧化物半導體膜的厚度設定為大於或等於5nm且小於或等於30nm。注意，適當的厚度根據所應用的氧化物半導體材料而不同，從而根據材料而適當地選擇厚度，即可。
接著，進行第三光刻製程將氧化物半導體膜加工為島狀的氧化物半導體層442、472(參照圖1A)。另外，還可以使用噴墨法形成用來形成島狀的氧化物半導體層442、472的抗蝕劑掩模。當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。
注意，在此的對氧化物半導體膜的蝕刻可以採用乾蝕刻和濕蝕刻中的任何一種，還可以採用乾蝕刻和濕蝕刻的兩者。
作為用於乾蝕刻的蝕刻氣體，較佳使用含有氯的氣體(氯類氣體，例如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、四氯化碳(CCl4)等)。
另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應性離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。
作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸以及硝酸混合成的溶液等。此外，還可以使用ITO07N(日本關東化學株式會社製造)。
此外，藉由清洗去掉濕蝕刻後的蝕刻液以及被蝕刻掉的材料。也可以提純包括該被去掉了的材料的蝕刻液的廢液，來再利用所含的材料。藉由從該蝕刻後的廢液回收包含在氧化物半導體層中的銦等的材料並將它再使用，可以高效地使用資源並實現低成本化。
根據材料而適當地調節蝕刻條件(蝕刻液、蝕刻時間以及溫度等)，以便可以蝕刻為所希望的加工形狀。
在本實施例中，藉由利用作為蝕刻液而使用將磷酸、醋酸以及硝酸混合的溶液的濕蝕刻法，將氧化物半導體膜加工為島狀的氧化物半導體層442、472。
在本實施例中，對氧化物半導體層442、472進行第一加熱處理。將第一加熱處理的溫度設定為高於或等於400℃且低於或等於750℃，較佳為高於或等於400℃且低 於基板的應變點。在此，將基板引入加熱裝置之一的電爐，在氮氣圍下在450℃的溫度下對氧化物半導體層進行一個小時的加熱處理。在進行加熱處理後，為了防止水、氫再混入到氧化物半導體層，而較佳不暴露於大氣地進行下次的製程。可以藉由該第一加熱處理，進行對氧化物半導體層442、472的脫水化或脫氫化。
注意，加熱處理裝置不侷限於電爐而也可以具備利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈所發射的光(電磁波)輻射來加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應的惰性氣體如氬等的稀有氣體或氮。
例如，作為第一加熱處理，也可以進行如下GRTA：將基板移動到被加熱到650℃至700℃的高溫的惰性氣體中，加熱幾分鐘，然後再移動基板而從加熱為高溫的惰性氣體中取出它。當採用GRTA時，可以在短時間內進行高溫加熱處理。
另外，在第一加熱處理中，較佳氮或氦、氖、氬等的稀有氣體不包含水、氫等。另外，較佳將引入加熱處理裝 置中的氮或氦、氖、氬等的稀有氣體的純度設定為高於或等於6N(99.9999%)，更較佳設定為高於或等於7N(99.99999%)(即，將雜質濃度設定為低於或等於1ppm，較佳設定為低於或等於0.1ppm)。
另外，根據第一加熱處理的條件或氧化物半導體層的材料，有時氧化物半導體層被晶化而成為微晶膜或多晶膜。例如，有時成為晶化率為高於或等於90%或高於或等於80%的微晶氧化物半導體層。此外，根據第一加熱處理的條件或氧化物半導體層的材料，有時成為不包含結晶成分的非晶氧化物半導體層。此外，有時成為微晶部(粒徑為大於或等於1nm且小於或等於20nm(典型為大於或等於2nm且小於或等於4nm))混合在非晶氧化物半導體中的氧化物半導體層。
另外，也可以對加工為島狀的氧化物半導體層之前的氧化物半導體膜進行氧化物半導體層的第一加熱處理。在此情況下，在第一加熱處理之後，從加熱裝置拿出基板，以進行光刻製程。
起到對氧化物半導體層的脫水化或脫氫化的作用的加熱處理可以在形成氧化物半導體層後、在氧化物半導體層上層疊源極電極及汲極電極後、或者在源極電極及汲極電極上形成閘極絕緣層後進行。
但是，只要可以得到在成膜時充分降低氫或水分而高純度化的氧化物半導體層，就並不進行第一加熱處理即可。當得到在成膜時充分降低氫或水分而高純度化的氧化 物半導體層時，將基板保持在保持為減壓狀態的處理室內，將基板加熱到高於或等於室溫且低於400℃的溫度。然後，在去掉處理室內的殘留水分的同時引入去掉了氫及水分的濺射氣體，以金屬氧化物為靶材，來在基板上形成氧化物半導體層。因為使用低溫泵進行排氣的沉積室例如排氣氫原子、水等包含氫原子的化合物(更較佳為包含氫原子及碳原子的化合物)等，所以可以降低在該沉積室內形成的氧化物半導體層所包含的雜質的濃度。藉由在利用低溫泵去掉殘留在處理室內的水分的同時進行濺射成膜，可以將在形成氧化物半導體層時的基板溫度設定為室溫且低於400℃。
接著，藉由第四光刻製程在第三絕緣層447b上形成抗蝕劑掩模，進行選擇性的蝕刻，以形成到達電極層479a的開口。
接著，在第三絕緣層447b及氧化物半導體層442、472上形成導電膜。藉由濺射法、真空蒸鍍法形成導電膜即可。作為導電膜的材料，可以舉出選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素、以上述元素為成分的合金、組合上述元素的合金膜等。此外，也可以使用選自錳、鎂、鋯、鈹、釭中的任一種或多種的材料。此外，金屬導電膜也可以採用單層結構、兩層或以上的疊層結構。例如，可以舉出：包括矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；鈦膜、層疊在鈦膜上的鋁膜、其上的鈦膜的三層結構；等等。此外，也可以採用將Al與選自 Ti、Ta、W、Mo、Cr、Nd、Sc中的一種或多種元素組合起來的膜、合金膜、氮化膜。在本實施例中，作為導電膜而形成包括鈦膜(厚度為大於或等於10nm且小於或等於100nm)和鋁膜(厚度為大於或等於20nm且小於或等於500nm)的疊層膜。
接著，藉由利用電漿CVD法或濺射法等並利用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層的單層或疊層來在導電膜上形成厚度為大於或等於200nm且小於或等於2000nm的絕緣膜。
接著，藉由第五光刻製程在絕緣膜上形成抗蝕劑掩模，進行選擇性的蝕刻，形成第四絕緣層446、第一源極電極層445a、第二源極電極層448a、第一汲極電極層445b、第二汲極電極層448b，然後去掉抗蝕劑掩模。此外，為了降低後面形成的閘極電極層與源極電極層和汲極電極層之間的寄生電容，而設置有第四絕緣層446。注意，當所形成的源極電極層、汲極電極層的端部為錐形形狀時，提高層疊在其上的閘極絕緣層的覆蓋性，所以是較佳的。
注意，當對導電膜進行蝕刻時，適當地調節各材料及蝕刻條件，以避免氧化物半導體層442、472被去掉，而其下的第三絕緣層447b露出。
在本實施例中，作為第一源極電極層445a及第一汲極電極層445b而使用鈦膜，作為第二源極電極層448a及第二汲極電極層448b而使用鋁膜，且作為氧化物半導體 層442而使用In-Ga-Zn-O類膜。
注意，在第五光刻製程中，有時氧化物半導體層442的只一部分被蝕刻，而成為包括槽部(凹部)的氧化物半導體層。此外，也可以藉由噴墨法形成用來形成第一源極電極層445a及第一汲極電極層445b的抗蝕劑掩模。當藉由噴墨法形成抗蝕劑掩模時，不使用光掩模，所以可以降低製造成本。
作為在第五光刻製程中形成抗蝕劑掩模時的曝光，利用紫外線、KrF雷射光束、ArF雷射光束。以在氧化物半導體層442上彼此相鄰的源極電極層的下端部和汲極電極層的下端部的間隔寬度決定後面形成的電晶體440的通道長度L1。注意，當以使通道長度L1=小於25nm的方式進行曝光時，使用其波長極為短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行在第五光刻製程中形成抗蝕劑掩模時的曝光。對利用超紫外線的曝光來說，解析度高且聚焦深度也大。從而，也可以將後面形成的電晶體440的通道長度L1設定為大於或等於10nm且小於或等於1000nm，可以使電路的工作速度高速化，並且，截止電流值極為小，所以也可以謀求實現低耗電量化。
接著，在第四絕緣層446、氧化物半導體層442、472、第一源極電極層445a、第二源極電極層448a、第一汲極電極層445b、以及第二汲極電極層448b上形成閘極絕緣層444。
藉由利用電漿CVD法或濺射法等並利用氧化矽層、 氮化矽層、氧氮化矽層、氮氧化矽層、氧化鉿層、或者氧化鋁層的單層或疊層來形成閘極絕緣層444。注意，為了不使閘極絕緣層444包含大量的氫而較佳藉由濺射法形成閘極絕緣層444。當藉由濺射法形成氧化矽層時，作為靶材而使用矽靶材或石英靶材，並且，作為濺射氣體而使用氧氣體、或者氧及氬的混合氣體。
閘極絕緣層444也可以採用從第二源極電極層448a及第二汲極電極層448b一側層疊氧化矽層和氮化矽層的結構。例如，也可以作為第一閘極絕緣層而形成厚度為大於或等於5nm且300nm小於或等於的氧化矽層(SiOx(x>0))，並且，在第一閘極絕緣層上藉由濺射法層疊作為第二閘極絕緣層的厚度為大於或等於50nm且小於或等於200nm的氮化矽層(SiNy(y>0))，以得到厚度為100nm的閘極絕緣層。在本實施例中，在如下條件下形成厚度為100nm的氧化矽層：壓力為0.4Pa；高頻電源為1.5kW；氧及氬(氧流量為25sccm：氬流量為25sccm)氣圍下；利用RF濺射法。
接著，藉由第六光刻製程形成抗蝕劑掩模，進行選擇性的蝕刻，去掉閘極絕緣層444及第四絕緣層446的一部分，以形成到達電晶體470的源極電極層或汲極電極層的開口。
接著，在閘極絕緣層444以及開口上形成導電膜後，藉由第七光刻製程形成閘極電極層441、471、佈線層474a、474b。注意，也可以藉由噴墨法形成抗蝕劑掩模。 當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。
此外，作為閘極絕緣層441、471、佈線層474a、474b的材料，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧等金屬材料或者以這些金屬材料為主要成分的合金材料的單層或疊層。
例如，作為閘極電極層441、471、佈線層474a、474b的兩層的疊層結構，較佳採用：在鋁層上層疊鉬層的兩層的疊層結構；在銅層上層疊鉬層的兩層結構；在銅層上層疊氮化鈦層或氮化鉭層的兩層結構；層疊氮化鈦層和鉬層的兩層結構。作為三層的疊層結構，較佳採用：層疊有鎢層或氮化鎢層、鋁和矽的合金層或者鋁和鈦的合金層、氮化鈦層或者鈦層的三層結構。注意，也可以使用具有透光性的導電膜來形成閘極電極層。作為具有透光性的導電膜，可以舉出透光導電氧化物等作為其例子。
在本實施例中，作為閘極電極層441、471、佈線層474a、474b，藉由濺射法形成厚度為150nm的鎢膜。
接著，在惰性氣體氣圍下或在氧氣體氣圍下進行第二加熱處理(較佳為高於或等於200℃且低於或等於400℃，例如為高於或等於250℃且低於或等於350℃)。在本實施例中，在氮氣圍下以250℃進行一個小時的第二加熱處理。此外，第二加熱處理也可以在電晶體440、470上形成保護絕緣層、平坦化絕緣層後進行。
再者，也可以在大氣中，以高於或等於100℃且低於 或等於200℃進行一個小時或以上且三十個小時以內的加熱處理。在該加熱處理中，既可以在保持一定的加熱溫度的同時進行加熱，又可以反復多個從室溫到高於或等於100℃且低於或等於200℃的加熱溫度的升溫和從加熱溫度到室溫的降溫。此外，該加熱處理也可以在形成第三絕緣層447b之前在減壓下進行。當在減壓下進行加熱處理時，可以縮短加熱時間。
藉由上述製程，可以形成包括降低了氫、水分、氫化物、氫氧化物的濃度的氧化物半導體層442、472的電晶體440、470(參照圖1B)。
由第五絕緣層473而降低與電極層479c之間的寄生電容的電晶體470包括第三源極電極層475a、第四源極電極層478a、第三汲極電極層475b、以及第四汲極電極層478b。注意，因為重疊於第五絕緣層473的電極層479c是閘極信號線，所以示出與第四汲極電極層478b之間的佈線交叉部的結構。此外，第三源極電極層475a電連接到電極層479a。此外，第四源極電極層478a電連接到佈線層474a。此外，電晶體470的通道長度L2長於電晶體440的通道長度L1，並且，電晶體470是截止電流值小的電晶體。
此外，也可以在電晶體440、470上設置保護絕緣層、用來平坦化的平坦化絕緣層。例如，作為保護絕緣層，可以形成氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、或者氧化鋁層的單層或疊層。
此外，作為平坦化絕緣層，可以使用具有耐熱性的有機材料如聚醯亞胺、丙烯酸樹脂、苯並環丁烯、聚醯胺、環氧樹脂等。此外，除了上述有機材料以外，還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。注意，也可以藉由層疊多個由這些材料形成的絕緣膜來形成平坦化絕緣層。
另外，矽氧烷類樹脂相當於包含以矽氧烷類材料為起始材料而形成的Si-O-Si鍵的樹脂。作為矽氧烷類樹脂的取代基，也可以使用有機基(例如烷基、芳基)、氟基團。另外，有機基也可以具有氟基團。
對平坦化絕緣層的形成方法沒有特別的限制，可以根據其材料而採用：濺射法、SOG法、旋塗、浸漬、噴塗、液滴噴射法(噴墨法、絲網印刷、膠版印刷等)等的方法；刮片、輥塗機、幕塗機、刮刀塗佈機等的設備。
此外，可以將設置在電晶體470的氧化物半導體層472的下方的電極層479b用作背閘極。可以將背閘極的電位設定為固定電位，例如設定為0V、接地電位，而實施者適當地決定即可。此外，藉由在氧化物半導體層的上下設置閘極電極，可以在用來檢查電晶體的可靠性的偏壓-熱壓力試驗(下面，稱為BT試驗)中降低BT試驗前後的電晶體的臨界值電壓的變化量。就是說，藉由在氧化物半導體層的上下設置閘極電極，可以提高可靠性。
此外，藉由控制施加到電極層479b的閘極電壓，可 以控制臨界值電壓。此外，以臨界值電壓為正值而可以用作增強型電晶體。此外，以臨界值電壓為負值而可以用作耗盡型電晶體。
例如，組合增強型電晶體和耗盡型電晶體來構成倒相電路(下面，稱為EDMOS電路)，而可以用於驅動電路。驅動電路至少包括邏輯電路部、開關部或緩衝器部。邏輯電路部具有包括上述EDMOS電路的電路結構。並且，較佳將能夠流動大量導通電流的電晶體用於開關部或緩衝器部，使用耗盡型電晶體、或者在氧化物半導體層的上下具有閘極電極的電晶體。
也可以不極大增加製程數地在同一個基板上製造具有不同結構的電晶體。例如，在進行高速驅動的積體電路中，也可以使用在氧化物半導體層的上下具有閘極電極的電晶體來構成EDMOS電路，並且，在其他區域中形成在氧化物半導體層上包括閘極電極的電晶體。
注意，當n通道型TFT的臨界值電壓為正值時，定義為增強型電晶體，並且當n通道型TFT的臨界值電壓為負值時，定義為耗盡型電晶體。在本說明書中按照該定義進行描述。
此外，對電晶體470及電晶體440來說，當將氮化矽膜用於閘極絕緣層444、第一絕緣層447a的兩者時，可以利用氮化矽膜夾住氧化物半導體層442、472的上下，並且，可以有效地阻擋氫、水分的侵入。藉由採用這種結構，可以將氧化物半導體層442、472所包含的氫濃度設 定為非常低，並且防止氫的再侵入。
如上所述，藉由使用形成在半導體基板上的包括其氫濃度被充分降低的氧化物半導體層的電晶體，可以抑制寄生通道的發生，並且，可以使漏電流成為極為小，並且可以降低寄生電容。此外，因為本實施例的電晶體設置在半導體基板上，所以與使用絕緣基板時相比，可以防止電晶體受到靜電的影響。藉由防止電晶體受到靜電的影響，可以降低靜電所引起的載子的數量。因為本實施例所記載的半導體積體電路使用該電晶體，所以可以實現耗電量少的半導體裝置。
實施例2
在本實施例中，下面說明使用兩個n通道型電晶體來構成積體電路的倒相電路的例子。注意，因為電晶體的製造製程與實施例1大體相同，所以只對不同的部分進行詳細說明。
此外，因為積體電路使用倒相電路、電容器、電阻器等來構成，所以對除了倒相電路以外還在同一個基板上形成電容器、兩種電阻器的製程進行說明。
此外，當組合兩個n通道型TFT來形成倒相電路時，有組合增強型電晶體和耗盡型電晶體來形成的EDMOS電路、使用兩個增強型電晶體來形成的情況(下面，稱為EEMOS電路)。
在本實施例中，示出EDMOS電路的例子。圖2示出 EDMOS電路的等效電路。此外，圖3示出倒相電路的截面結構。
圖3所示的電路連接相當於圖2，是將第一電晶體480用作增強型n通道型電晶體，並且，將第二電晶體490用作耗盡型n通道型電晶體的例子。
在圖3中，在半導體基板430上有絕緣膜449、電極層479d、479e、479f、479g、479h。電極層479d、479e、479f、479g、479h可以使用與實施例1的電極層479a、479b、479c相同的製程、相同的材料來形成。
對電極層479d施加電壓，以臨界值電壓為正值，而用作增強型電晶體。此外，對電極層479e施加電壓，以臨界值電壓為負值，而用作耗盡型電晶體。
此外，電極層479f是用來形成電容器的兩個電極中的一個電極。此外，電極層479g是連接到第一電阻器的兩個電極中的一個電極。此外，電極層479h是連接到第二電阻器的兩個電極中的一個電極。
此外，形成覆蓋電極層479d、479e、479f、479g、479h的第一絕緣層487a、第三絕緣層487b。注意，雖然未圖示，但是如實施例1所示地在想要降低寄生電容的區域中設置用作隔離絕緣層的第二絕緣層。此外，在電容器部中，重疊於電極層479f的第一絕緣層487a、以及重疊於電極層479f的第三絕緣層487b用作電介質。
在本實施例中，與實施例1不同，第二氧化物半導體層482b的厚度比第一氧化物半導體層482a大。為了得到 大的厚度，而進行兩次成膜、以及兩次構圖。此外，藉由得到大的厚度，可以用作耗盡型電晶體，尤其是，因為也可以不對電極層479e施加用來使臨界值電壓成為負值的電壓，所以也可以省略電極層479e。
此外，以與第一氧化物半導體層482a相同的厚度形成的第三氧化物半導體層432b用作第一電阻器。在重疊於電極層479h的第一絕緣層487a及第三絕緣層487b中形成開口，並且，藉由該開口而第三氧化物半導體層432b與電極層479h電連接。此外，以與第二氧化物半導體層482b相同的厚度形成的第四氧化物半導體層432a用作第二電阻器，並且，其電阻值不同於第一電阻器。此外，在重疊於電極層479g的第一絕緣層487a及第三絕緣層487b中形成開口，並且，藉由該開口而第四氧化物半導體層432a與電極層479g電連接。
第一電晶體480包括第一閘極電極層481、隔著閘極絕緣層492與第一閘極電極層481重疊的第一氧化物半導體層482a，其中，接觸於第一氧化物半導體層482a的一部分的第一源極電極層485b與第一佈線484b電連接。第一佈線484b是被施加負電壓VDL的電源線(負電源線)。該電源線也可以是接地電位的電源線(接地電源線)。
另外，使用與實施例1的第一源極電極層445a相同的材料形成第一源極電極層485b，並且接觸於其上地形成的第二源極電極層488b也使用與實施例1的第二源極 電極層448a相同的材料形成。在實施例1中示出在形成絕緣層之後使用與絕緣膜相同的掩模進行構圖的例子，但是在本實施例中在對導電層進行構圖之後形成絕緣膜。然後選擇性地去除絕緣膜來形成絕緣層486，將絕緣層486用作掩模來對導電層選擇性地進行蝕刻，以形成第一源極電極層485b、第二源極電極層488b、第一汲極電極層485a、第二汲極電極層488a。為了減少在後面形成的第二閘極電極層491和第四汲極電極層498b之間形成的寄生電容，設置有絕緣層486。
另外，在電容部中，利用與第一源極電極層485b相同的製程和相同的材料形成第一電容電極層433，並且利用與第二源極電極層488b相同的製程和相同的材料形成第二電容電極層434。第一電容電極層433和第二電容電極層434重疊於電極層479f。
另外，使用與第一源極電極層485b相同的製程和相同的材料並以接觸於用作第一電阻器的第三氧化物半導體層432b上的方式形成第一電極層477。另外，使用與第二源極電極層488b相同的製程和相同的材料並以接觸於第一電極層477上的方式形成第二電極層438。
另外，第二電晶體490包括用作第二佈線的第二閘極電極層491以及隔著閘極絕緣層492重疊於第二閘極電極層491的第二氧化物半導體層482b。
另外，包括其一部分接觸並重疊於第二氧化物半導體層482b的第三源極電極層495a、第四源極電極層498a。 另外，包括其一部分接觸並重疊於第二氧化物半導體層482b的第三汲極電極層495b、第四汲極電極層498b。另外，使用與第一源極電極層485b相同的製程和相同的材料形成第三源極電極層495a及第三汲極電極層495b。另外，使用與第二源極電極層488b相同的製程和相同的材料形成第四源極電極層498a及第四汲極電極層498b。
另外，在絕緣層486中設置到達第二汲極電極層488a的開口，第二汲極電極層488a電連接到用作第二佈線的第二閘極電極層491來連接第一電晶體480和第二電晶體490，以構成EDMOS電路。
另外，在重疊於電極層479f的區域的閘極絕緣層492中具有開口而連接到第二電容電極層434的第四佈線431用作電容佈線。
另外，第五佈線435在重疊於電極層479g的區域的閘極絕緣層492中具有開口而接觸於用作第二電阻器的第四氧化物半導體層432a。
在本實施例中示出在同一基板上形成EDMOS電路、電容部、第一電阻器和第二電阻器的例子，但是不侷限於該結構，也可以在同一基板上形成實施例1的電晶體。
另外，圖4A和4B示出在本實施例中可以在同一基板上形成的佈線的端子部的截面結構。圖4A相當於沿圖4B中的線C1-C2的截面圖。
在圖4A中，形成在絕緣層486和閘極絕緣層492的疊層上的導電層437是用作輸入端子的用於連接的端子電 極。另外，在圖4A中，在端子部中，使用與電極層479d、479e、479f、479g、479h相同的材料形成的電極層479i隔著第一絕緣層487a及第三絕緣層487b重疊於電連接到第一源極電極層485b的第一端子電極層439的下方。電極層479i不電連接到第一端子電極層439，藉由將電極層479i設定為與第一端子電極層439不同的電位，例如浮動、GND、0V等，可以形成抗雜波的電容或抗靜電的電容。另外，在第一端子電極層439上設置有第二端子電極層489，並且第一端子電極層439還隔著絕緣層486和閘極絕緣層492電連接到導電層437。
另外，可以使用與第一源極電極層485b相同的材料和相同的製程形成第一端子電極層439。可以使用與第二源極電極層488b相同的材料和相同的製程形成第二端子電極層489。另外，可以使用與第一閘極電極層481相同的材料和相同的製程形成導電層437。
本實施例可以與實施例1自由地組合。
實施例3
在本實施例中，示出使用實施例2所示的EDMOS電路製造CPU(中央處理器)的例子。
圖5示出CPU的方塊圖的一個例子。圖5所示的CPU1001包括時序控制電路1002、指令解碼器1003、暫存器陣列1004、位址邏輯及緩衝器1005、資料匯流排介面1006、ALU1007、指令暫存器1008等。
上述電路使用實施例1或實施例2所示的電晶體、倒相電路、電阻器、電容器等製造。因為實施例1或實施例2所示的電晶體使用氫濃度被充分地降低了的氧化物半導體層，所以電晶體的截止電流可以為極小的值。因此，藉由使用具有氫濃度被充分地降低了的氧化物半導體層的電晶體而構成CPU1001的至少一部分，可以實現低耗電量。
在此，簡單地說明各電路。時序控制電路1002接受來自外部的指令，將其轉換為用於內部的資訊，並將其送到另外的模組(block)。另外，時序控制電路1002對應內部的工作而向外部供應儲存資料的讀入、寫入等的指令。指令解碼器1003具有將外部的指令轉換為用於內部的指令的功能。暫存器陣列1004是暫時儲存資料的揮發性記憶體。位址邏輯及緩衝器1005是指定外部記憶體的位址的電路。資料匯流排介面1006是將資料登錄到外部記憶體或印表機等的設備或者接收從外部記憶體或印表機等的設備輸出的資料的電路。ALU1007是進行運算的電路。指令暫存器1008是暫時儲存指令的電路。藉由上述電路的組合構成CPU。
藉由將實施例1或實施例2所示的電晶體用於CPU1001的至少一部分來降低待機時的漏電流，可以實現用於電子設備的驅動電路等的低耗電量化。
本實施例可以與實施例1或實施例2自由地組合。
實施例4
在本實施例中，說明上述實施例所示的半導體裝置的使用方式的一個例子。明確地說，參照附圖以下說明能夠以非接觸的方式進行資料的輸入/輸出的半導體裝置的應用例子。能夠以非接觸的方式進行資料的輸入/輸出的半導體裝置根據利用方式而也被稱為RFID標籤、ID標籤、IC標籤、RF標籤、無線標籤、電子標籤或無線晶片。
參照圖8A說明本實施例所示的半導體裝置的頂面結構的一個例子。圖8A所示的半導體裝置包括：設置有天線(也寫為晶片上天線(on-chip antenna))的半導體積體電路晶片400；以及設置有天線405(也寫為增益天線(booster antenna))的基底基板406。半導體積體電路晶片400設置在形成於基底基板406及天線405上的絕緣層410(圖8C)上。可以利用絕緣層410來將半導體積體電路晶片400固定在基底基板406以及天線405上。
另外，為了防止因靜電放電而導致的靜電破壞(電路的錯誤工作或半導體元件的損傷)而在半導體積體電路晶片400表面上設置有導電遮罩體，當導電遮罩體的電阻高而不使天線405的圖案之間處於導通狀態時，也可以彼此接觸地設置天線405和設置在半導體積體電路晶片400表面上的導電遮罩體。
在設置於半導體積體電路晶片400內的半導體積體電路中設置構成儲存部或邏輯部的多個電晶體等的元件。作為構成儲存部或邏輯部的電晶體，使用如下電晶體，即使 用氫濃度被充分地降低而被高純度化的氧化物半導體層形成的電晶體。在根據本實施例的半導體裝置中，作為半導體元件除了可以應用場效應電晶體以外，還可以應用使用半導體層形成的記憶元件等。因此，可以製造並提供滿足在很多用途上要求的功能的半導體裝置。
圖7A示出圖8A所示的半導體積體電路晶片400所包括的天線和半導體積體電路的放大圖。在圖7A中，天線101是圈數是1的矩形的環形天線，但是不侷限於該結構。環形天線的形狀不侷限於具有矩形的形狀，而也可以是具有曲線的形狀，例如也可以具有圓形。並且，圈數不侷限於1，也可以是複數。但是，當天線101的圈數是1時，可以降低產生在半導體積體電路100和天線101之間的寄生電容。
此外，在圖8A、圖7A中，以圍繞半導體積體電路100的周圍的方式配置天線101。在除了相當於虛線所示的饋電點(power feeding point)408的部分以外的區域中，天線101配置在與半導體積體電路100不同的區域中。另外，本發明不限於該結構，而如圖7B所示，也可以在除了相當於虛線所示的饋電點408的部分以外的區域中，以至少其一部分重疊於半導體積體電路100的方式配置天線101。但是，如圖8A、圖7A所示，藉由將天線101配置在與半導體積體電路100不同的區域中，可以降低產生在半導體積體電路100和天線101之間的寄生電容。
在圖8A中，天線405主要在虛線407所圍繞的環形的部分中可以利用電磁感應而與天線101進行信號的授受或者電力的供應。此外，天線405主要在虛線407所圍繞的部分以外的區域中可以利用電波與詢問器進行信號的授受或者電力的供應。在詢問器和半導體裝置之間，用作載子(載波)的電波的頻率較佳為高於或等於30MHz且低於或等於5GHz左右，例如使用950MHz、2.45GHz等的頻帶，即可。
此外，雖然在虛線407所圍繞的部分中，天線405是圈數是1的矩形的環狀，但是在本發明不侷限於該結構。環狀部分不侷限於具有矩形，而也可以是具有曲線的形狀，例如可以具有圓形。此外，圈數不侷限於1，而也可以是複數。
本實施例所示的半導體裝置也可以應用電磁感應方式、電磁耦合方式、微波方式。當採用微波方式時，根據所使用的電磁波的波長適當地決定天線101、天線405的形狀即可。
例如，當應用微波方式(例如，UHF頻帶(860MHz頻帶到960MHz頻帶)、2.45GHz頻帶等)作為半導體裝置的信號傳輸方式時，根據用於信號傳輸的電磁波的波長來適當地設定天線的長度或形狀等即可。例如，可以將天線形成為線形(例如，偶極天線)、平坦的形狀(例如，貼片天線或帶形)等。此外，天線的形狀不限於直線形，也可以根據電磁波的波長以曲線狀、蜿蜒形狀或者組合這 些而成的形狀而設置。
圖9示出以線圈狀設置天線101、天線405，並應用電磁感應方式或電磁耦合方式的例子。
在圖9中，在設置有作為增益天線的線圈狀天線405的基底基板406上提供設置有線圈狀天線101的半導體積體電路晶片400。另外，用作增益天線的天線405隔著基底基板406形成有電容。
接著，說明半導體積體電路晶片400和增益天線的結構及其配置。圖8B相當於一種半導體裝置的立體圖，其中層疊有圖8A所示的半導體積體電路晶片400和形成在基底基板406上的天線405。另外，圖8C相當於沿著圖8B的虛線X-Y的截面圖。
圖8C所示的半導體積體電路晶片400可以使用實施例1或實施例2所示的半導體裝置，在此，將被分割成每一個的晶片稱為半導體積體電路晶片。另外，雖然圖8C所示的半導體積體電路晶片是使用實施例1的例子，但是不侷限於該結構，也可以應用於其他實施例。
圖8C所示的半導體積體電路100由第一絕緣體112、第二絕緣體102夾持，並且其側面也被密封。在本實施例中，在以夾持多個半導體積體電路的方式貼合第一絕緣體、第二絕緣體之後，將其分割為每一個半導體積體電路的疊層體。在被分割的疊層體上形成導電遮罩體，以製造半導體積體電路晶片400。分割方法只要能夠物理性地分割就沒有特別的限制。在本實施例中藉由照射雷射來 進行分割。
雖然在圖8C中，與天線101相比，半導體積體電路100離天線405近，但是不侷限於該結構。也可以將天線101配置在比半導體積體電路100更接近天線405的位置。另外，半導體積體電路100和天線101可以直接黏著到第一絕緣體112、第二絕緣體102，也可以利用用作黏合劑的黏合層而黏著到第一絕緣體112、第二絕緣體102。
接著，說明根據本實施例的半導體裝置的工作。圖6是示出根據本實施例的半導體裝置的結構的方塊圖的一個例子。圖6所示的半導體裝置420包括用作增益天線的天線422、半導體積體電路423、用作晶片上天線(on-chip antenna)的天線424。當電磁波從詢問器421發出時，天線422接收該電磁波，因此，在天線422內產生交流電流，且在天線422周圍產生磁場。然後，天線422所具有的環狀部分和具有環狀形狀的天線424相互電磁耦合，使得天線424中產生感應電動勢。半導體積體電路423藉由利用上述感應電動勢接收來自詢問器421的信號或電力。反之，藉由依照半導體積體電路423中產生的信號使電流流過天線424使得天線422中產生感應電動勢，可以將信號作為從詢問器421發出的電波的反射波傳送到詢問器421。
另外，天線422可以分為主要進行與天線424之間的電磁耦合的環狀部分和主要接收來自詢問器421的電波的 部分。主要接收來自詢問器421的電波的部分中的天線422只要具有可以接收電波的形狀即可。例如，採用偶極天線、折疊偶極天線、槽縫天線、彎折線天線、微帶天線等的形狀即可。
雖然圖8A至圖8C說明包括只有一個天線的半導體積體電路的結構，但是本發明不限於該結構。半導體積體電路還可以包括兩個天線，即用來接收電力的天線和用來接收信號的天線。藉由具有兩個天線，可以分別使用用於供電的電波的頻率和用來發送信號的電波的頻率。
在根據本實施例的半導體裝置中，使用片上天線，並且可以在增益天線與片上天線之間以非接觸的方式進行信號或電力的發送和接收。因此，與將外部天線連接到半導體積體電路的情況不同，半導體積體電路與天線之間的連接不容易被外力切斷，而可以抑制該連接的初期故障的產生。此外，由於在本實施例中使用增益天線，所以與只使用片上天線的情況不同，片上天線的尺寸或形狀較少受到半導體積體電路的面積的限制。因此，天線能接收的電波的頻帶不受到限制，而且可以享受外部天線所具有的優點，該優點是能夠增大通信距離。
在形成於半導體基板上且具有氫濃度被充分地降低而純度提高了的氧化物半導體層的電晶體中，截止電流小而可以實現低耗電量。另外，借助於覆蓋半導體積體電路的導電遮罩體，可以防止靜電放電造成的半導體積體電路的靜電破壞(電路的錯誤工作或半導體元件的損壞)。
實施例5
在本實施例中，以下參照附圖對使用上述實施例4的裝置形成的可以以非接觸的方式進行資料登錄/輸出的半導體裝置的應用例子。以非接觸的方式進行資料登錄/輸出的半導體裝置根據利用方式還被稱為RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
半導體裝置800具有以非接觸的方式進行資料收發的功能，並且包括高頻電路810、電源電路820、重設電路830、時鐘產生電路840、資料解調變電路850、資料調變電路860、控制其他電路的控制電路870、儲存電路880、以及天線890(參照圖10A)。高頻電路810是接收來自天線890的信號並且將從資料調變電路860接收的信號從天線890輸出的電路。電源電路820是根據接收信號產生電源電位的電路。重設電路830是產生重設信號的電路。時鐘產生電路840是根據從天線890接收的接收信號產生各種時鐘信號的電路。資料解調變電路850是解調接收信號且將該信號輸出到控制電路870的電路。資料調變電路860是調變從控制電路870接收的信號的電路。此外，作為控制電路870，例如設置有取碼電路910、判碼電路920、CRC判定電路930以及輸出器電路940。另外，取碼電路910是將傳送到控制電路870的指令所包括的多個碼分別抽出的電路。判碼電路920是比較被抽出的 碼與相當於參考值的碼而判定指令內容的電路。CRC判定電路930是根據被判定的碼檢測出是否存在發送錯誤等的電路。
接著，對上述半導體裝置的工作的一個例子進行說明。首先，天線890接收無線信號。無線信號經由高頻電路810而被傳送到電源電路820，並且產生高電源電位(以下，表示為VDD)。將VDD提供給半導體裝置800所具有的各個電路。此外，經由高頻電路810被傳送到資料解調變電路850的信號被解調(以下，表示為解調信號)。而且，經由高頻電路810並且經過重設電路830及時鐘產生電路840的信號以及解調信號被傳送到控制電路870。取碼電路910、判碼電路920以及CRC判定電路930等分析被傳送到控制電路870的信號。然後，根據被分析的信號，輸出儲存在儲存電路880內的半導體裝置的資料。被輸出的半導體裝置的資料經過輸出器電路940而被編碼。再者，被編碼的半導體裝置800的資料經過資料調變電路860，由天線890作為無線信號發送。另外，在構成半導體裝置800的多個電路中，低電源電位(以下，表示為VSS)是共同的，可以將VSS作為GND來使用。
如此，藉由將信號從通信裝置傳送到半導體裝置800並且使用通信裝置接收從該半導體裝置800傳送來的信號，可以讀出半導體裝置的資料。
此外，半導體裝置800既可以是不安裝電源(電池)而由電磁波將電源電壓供應給各個電路的樣式，又可以是 安裝電源(電池)並且由電磁波和電源(電池)將電源電壓供應給各個電路的樣式。
接下來，說明可以以非接觸的方式進行資料登錄/輸出的半導體裝置的使用方式的一個例子。包括顯示部3210的可攜式終端的側面設置有通信裝置3200，並且產品3220的側面設置有半導體裝置3230(圖10B)。當將通信裝置3200接近於產品3220所包括的半導體裝置3230時，有關商品的資訊諸如產品的原材料、原產地、各個生產過程的檢查結果、流程的歷史等以及產品說明等被顯示在顯示部3210上。此外，當使用傳送帶搬運商品3260時，可以利用通信裝置3240和設置在商品3260上的半導體裝置3250，對該商品3260進行檢查(圖10C)。如此，藉由將半導體裝置利用於系統，可以容易獲得資訊而實現高功能化和高附加價值化。
如上所述，半導體裝置的應用範圍極為廣泛，可以應用到廣泛領域的電子設備。
實施例6
根據實施例1或實施例2得到的電晶體是使用被高純度化的氧化物半導體形成的電晶體，並且藉由利用該電晶體構成電路，可以實現低耗電量並將儲存電路的工作穩定化。
在本實施例中，示出可以使用實施例1的電晶體構成的儲存電路的一個例子。
圖11A示出儲存電路的一個例子的方塊圖。圖11A所示的儲存電路包括行解碼器、寫入電路及刷新電路、列解碼器、配置為矩陣狀的記憶元件1100。連接到配置為矩陣狀的記憶元件1100的信號線藉由寫入電路及刷新電路連接到行解碼器。連接到配置為矩陣狀的記憶元件1100的掃描線連接到列解碼器。對行解碼器輸入位元信號。對寫入電路及刷新電路輸入讀使能信號/寫使能信號(RE/WE)、資料信號(data)和輸出信號(OUT)。
各記憶元件1100包括電容器和電晶體，該電晶體的源極電極和汲極電極中的一個連接到信號線，該電晶體的源極電極和汲極電極中的另一個連接到電容器的一個電極，該電容器的另一個電極連接到低電位一側(較佳是參考電位Vss)。
圖11B示出設置在圖11A所示的寫入電路及刷新電路的刷新電路的具體的一個結構例子。
圖11B所示的寫入電路及刷新電路包括邏輯與電路(AND電路)和讀出放大器。對第一邏輯與電路1101、第二邏輯與電路1102以及第三邏輯與電路1103的一個輸入輸入來自行解碼器的信號。對第一邏輯與電路1101的另一個輸入輸入PRC信號，對第二邏輯與電路1102的另一個輸入輸入寫使能信號(WE)，對第三邏輯與電路1103的另一個輸入輸入讀使能信號(RE)。第一邏輯與電路1101的輸出控制第一開關1104的導通/截止，第二邏輯與電路1102的輸出控制第二開關1105的導通/截 止，並且第三邏輯與電路1103的輸出控制第三開關1106的導通/截止。預充電信號線Vprc藉由第一開關1104連接到信號線，資料信號線data藉由第二開關1105連接到信號線。
藉由第一開關1104以及第二開關1105連接的信號線藉由第三開關1106連接到讀出放大器。信號從該讀出放大器輸出到輸出信號線(OUT)。
另外，作為上述邏輯與電路使用具有一般的結構的邏輯與電路即可，較佳採用簡單的結構。
注意，讀出放大器是指具有將被輸入的信號放大的功能的電路。
另外，在此，作為信號，可以使用例如利用電壓、電流、電阻或頻率等的類比信號或數位信號。例如，藉由作為電位至少設定第一電位和第二電位，作為第一電位使用高位準(高電位，也稱為VH)的電位，而作為第二電位使用低位準(低電位，也稱為VL)的電位，可以設定二值的數位信號。另外，VH和VL較佳是一定的值。但是，也可以考慮到雜波的影響而將VH和VL設定為具有比較廣的值域。
另外，在此，附上“第一”、“第二”等的序數的用語用來避免每個要素的混同，而不用來限定數目。
如上所述，可以使用實施例1所說明的電晶體並使用實施例2所說明的電容器來製造儲存電路。
在設計步驟根據預先被評價的記憶元件1100的漏電 流而按一定的時間間隔決定儲存電路的刷新時序。換言之，考慮到完成晶片之後的漏電流的溫度依賴性、製造程序的變動而決定儲存電路的刷新時序。
因為實施例1或實施例2所示的電晶體使用氫濃度被充分地降低了的氧化物半導體層，所以電晶體的截止電流可以是極小的值，從-30℃至120℃的截止電流的溫度特性也幾乎沒有變化，因此可以維持極小的值。
因此，藉由使用實施例1或實施例2所示的電晶體，可以將刷新間隔與使用矽形成的電晶體相比設定為長的時間間隔，從而可以縮減待機時的耗電量。
另外，因為本實施例的儲存電路幾乎沒有截止電流的溫度依賴性，所以本實施例的儲存電路適於車載的電子設備。待機時的漏電流極小。在電動汽車中，即使待機時間長，每一定充電量的行車距離也幾乎沒有變化。
實施例1或實施例2所示的電晶體所具有的氧化物半導體是其中有可能用作載子的給體的雜質被去除為極少水準的本征或實際上本征的半導體。
參照圖12至圖15而說明包括高純度化的氧化物半導體層的電晶體的特性。圖12示出使用氧化物半導體的頂閘極型電晶體的截面圖。在半導體基板(Si)上隔著熱氧化膜而設置有氧化物半導體層(OS)，在其上設置主動電極(S)及汲極電極(D)，並且在其上隔著閘極絕緣膜(GI)而設置有閘極電極(GE)。
圖13A和13B示出沿圖12所示的A-A’截面的能帶圖 (示意圖)。圖13A示出源極電極與汲極電極之間的電壓為等電位(VD=0V)的情況，並且，圖13B示出相對於源極電極而對汲極電極施加正電位(VD>0V)的情況。
圖14A和14B示出圖12所示的B-B’之間的能帶圖(示意圖)。圖14A示出對閘極電極(GE)施加正電位元(qVG)的情況，並且，示出在源極電極與汲極電極之間流過載子(電子)的導通狀態。此外，圖14B示出對閘極電極(GE)施加負電位元(qVG)的情況，並且，示出截止狀態(不流過少數載子)的情況。
圖15示出真空能級和金屬的功函數(ΦM)、氧化物半導體的電子親和力(x)的關係。
金屬退化，並且，費米能級位於傳導帶內。另一方面，現有的氧化物半導體一般是n型，並且，在此情況下的費米能級(Ef)從位於帶隙的中間的本征費米能級(Ei)離開，而位於傳導帶附近。注意，已知如下事實：在氧化物半導體中，氫的一部分成為施體，這是n型化的主要原因之一。
對此，根據本發明的氧化物半導體是如下氧化物半導體：從氧化物半導體去掉作為n型雜質的氫，以盡可能地不包括氧化物半導體的主要成分以外的雜質的方式進行高純度化，實現本征(i型)，或者想要實現本征型。就是說，藉由不添加雜質來實現i型化而盡可能地去掉氫、水等雜質，得到高純度化的i型(本證半導體)或者接近於其的半導體。由此，可以將費米能級(Ef)設定為與本證 費米能級(Ei)相同的能級。
當氧化物半導體的帶隙(Eg)為3.15eV時，一般說，電子親和力(x)為4.3eV。構成源極電極及汲極電極的鈦(Ti)的功函數與氧化物半導體的電子親和力(x)大體相同。在此情況下，在金屬-氧化物半導體介面不形成對電子的肖特基型勢壘。
就是說，當金屬的功函數(ΦM)和氧化物半導體的電子親和力(x)相等時，當兩者接觸時，示出如圖13A所示的能帶圖(示意圖)。
在圖13B中黑圓點(●)表示電子。在圖13B中，以虛線表示在對汲極電極施加正電壓(VD>0V)後不對閘極施加電壓的情況(VG=0)，並且，以實線表示在對汲極電極施加正電壓(VD>0V)後對閘極施加正電壓(VG>0)的情況。在對閘極施加正電壓(VG>0)的情況下，當對汲極電極施加正電位元時，電子越過障礙(h)並植入到氧化物半導體，然後流向汲極電極。障礙(h)的高度根據閘極電壓和汲極電壓而變化，但是在對閘極施加正電壓(VG>0)並且施加正汲極電壓的情況下，它比不施加電壓的圖13A的障礙的高度即帶隙(Eg)的1/2低。當不對閘極施加電壓時，由於高的勢壘，而不將載子(電子)從電極植入到氧化物半導體一側，而示出不流過電流的截止狀態。另一方面，當對閘極施加正電壓時，降低勢壘，而示出流過電流的導通狀態。
此時，如圖14A所示，電子移動在閘極絕緣膜與高純 度化的氧化物半導體的介面的氧化物半導體一側的在能量上穩定的最低部。
此外，在圖14B中，當對閘極電極(GE)施加負電壓時，少數載子的電洞實質上為0，所以電流盡可能地成為近於0的值。
例如，即使在電晶體的通道寬度W為1×104μm且通道長度為3μm的元件中，也在常溫下，截止電流為10-13A或以下，並且，亞臨界值擺幅值(S值)為0.1V/dec.(閘極絕緣膜的厚度為100nm)。
如此，藉由以盡可能地不包括氧化物半導體的主要成分以外的雜質的方式進行高純度化，可以得到良好的電晶體的工作。此外，因為本實施例的電晶體設置在半導體基板上，所以與使用絕緣基板時相比，可以防止電晶體受到靜電的影響。藉由防止電晶體受到靜電的影響，可以降低靜電所引起的載子的數量。
實施例7
在本實施例中，示出可以使用實施例1或實施例2所示的電晶體來構成的移位暫存器的一例。
圖16A示出作為移位暫存器的一例的方塊圖。圖16A所示的移位暫存器包括兩個時鐘信號線、電連接到這些時鐘信號線中的任一個的兩級的正反器。注意，既可以還設置時鐘信號線，又可以設置更多級的正反器。
時鐘信號分別輸入到兩個時鐘信號線，當一個時鐘信 號線轉換為高位準(VH)時，另一個時鐘信號線轉換為低位準(VL)，而進行工作。
圖16A說明移位暫存器，其中依次包括：電連接到第一時鐘信號線CLK的第一級正反器；電連接到第二時鐘信號線CLKB的第二級正反器；第n-1級的正反器；以及第n級的正反器。但是，不侷限於該結構，而至少具有第一正反器和第二正反器即可。
時鐘信號線CLK是被輸入時鐘信號CK的佈線。
時鐘信號線CLKB是被輸入時鐘信號CKB的佈線。
例如，可以使用非電路(倒相電路)分別產生時鐘信號CK和時鐘信號CKB。
對第一正反器輸入啟動信號SP和啟動信號SPB，輸入用作時鐘信號的時鐘信號CK，並且根據所輸入的信號SP和信號SPB的信號狀態和時鐘信號CK的信號狀態而輸出輸出信號OUT。注意，在此，信號狀態例如是指信號的電位、電流或頻率等。
例如，可以使用非電路(倒相電路)分別產生啟動信號SP和啟動信號SPB。
在此，作為信號，可以使用例如利用電壓、電流、電阻或頻率等的類比信號或數位信號。例如，藉由作為電位至少設定第一電位和第二電位，作為第一電位使用高位準(高電位，也稱為VH)的電位，而作為第二電位使用低位準(低電位，也稱為VL)的電位，可以設定二值的數位信號。另外，VH和VL較佳是一定的值。但是，也可以 考慮到雜波的影響而將VH和VL設定為在一定範圍內的數值，而不是一定的值。
另外，在此，附上“第一”、“第二”等的序數的用語用來避免每個要素的混同，而不用來限定數目。
第二正反器具有如下功能，即被輸入作為啟動信號SP的第一正反器的輸出信號OUT，被輸入作為時鐘信號的時鐘信號CK2，並作為輸出信號輸出根據被輸入的輸出信號FF1out及時鐘信號CK2而設定狀態的信號FF2out的功能。
對第二正反器輸入啟動信號SP和啟動信號SPB，輸入作為時鐘信號的時鐘信號CK2，並且第二正反器根據被輸入的信號SP及信號SPB的狀態和時鐘信號CK2的信號的狀態而輸出輸出信號OUTB。
圖16B示出圖16A所示的第一正反器的具體的一個結構例子。
啟動信號SP輸入到第一電晶體1111的源極電極和汲極電極中的一個以及第四電晶體1114的源極電極和汲極電極中的一個。
啟動信號SPB輸入到第二電晶體1112的源極電極和汲極電極中的一個以及第三電晶體1113的源極電極和汲極電極中的一個。
時鐘信號CLK輸入到第一電晶體1111、第二電晶體1112、第三電晶體1113以及第四電晶體1114的閘極。
第一電晶體1111的源極電極和汲極電極中的另一個 連接到第五電晶體1115的閘極和第一電容器1119的一個電極。
第二電晶體1112的源極電極和汲極電極中的另一個連接到第六電晶體1116的閘極和第二電容器1120的一個電極。
第三電晶體1113的源極電極和汲極電極中的另一個連接到第七電晶體1117的閘極和第三電容器1121的一個電極。
第四電晶體1114的源極電極和汲極電極中的另一個連接到第八電晶體1118的閘極和第四電容器1122的一個電極。
第五電晶體1115的汲極電極連接到高電位一側(較佳是電源電位Vdd)。第五電晶體1115的源極電極連接到第一電容器1119的另一個電極和第六電晶體1116的汲極電極，並輸出輸出信號OUT。第二電容器1120的另一個電極和第六電晶體1116的源極電極連接到低電位一側(較佳是參考電位Vss)。
第七電晶體1117的汲極電極連接到高電位一側(較佳是電源電位Vdd)。第七電晶體1117的源極電極連接到第三電容器1121的另一個電極和第八電晶體1118的汲極電極，並輸出輸出信號OUTB。第四電容器1122的另一個電極和第八電晶體1118的源極電極連接到低電位一側(較佳是參考電位Vss)。
第一電容器1119、第二電容器1120、第三電容器 1121以及第四電容器1122可以使用實施例2所說明的電容器而製造在與電晶體同一基板上。
如上所述，可以使用利用實施例1或實施例2所說明的包括高純度化的氧化物半導體層形成的電晶體以及實施例2所說明的電容器而製造正反器電路。
實施例8
本實施例示出可以使用實施例1或實施例2的電晶體構成的升壓電路(電荷泵電路)的一個例子。
圖17示出升壓電路的具體結構的一個例子。圖17所示的升壓電路包括：兩個時鐘信號線；以正方向進行二極體連接的多個電晶體1123；一個電極連接到多個上述電晶體的源極電極和汲極電極之間的多個電容器1124；以及一個電極連接到多個上述電晶體的最末尾且另一個電極被保持為一定的電位的儲存電容器。這些多個電容器的另一個電極電連接到兩個時鐘信號線中的任一個。
另外，也可以設置更多的時鐘信號線。
也可以根據需要輸出的電位而設置更多個的電晶體和電容器。
時鐘信號分別輸入到兩個時鐘信號線，當一個時鐘信號線轉換為高位準(VH)時，另一個時鐘信號線轉換為低位準(VL)，而進行工作。
例如，可以使用非電路(倒相電路)而分別產生時鐘信號CLK和時鐘信號CLKB。非電路可以使用實施例2所 示的EDMOS電路而製造。
藉由使用圖17所示的升壓電路，可以使從Vin輸入的電位上升到Vout。例如，當從Vin輸入電源電位Vdd時，可以從Vout輸出大於Vdd的電位，且可以將其升壓到所希望的電位。上述升壓到所希望的電位的電位的信號例如輸入到電源線，並用於安裝在與升壓電路同一基板上的各電路。
另外，在此將儲存電容器的另一個電極所保持的一定的電位例如設定為電源電位Vdd或參考電位Vss，即可。
另外，在此，作為信號，可以使用例如利用電壓、電流、電阻或頻率等的類比信號或數位信號。例如，藉由作為電位至少設定第一電位和第二電位，作為第一電位使用高位準(高電位，也稱為VH)的電位，而作為第二電位使用低位準(低電位，也稱為VL)的電位，可以設定二值的數位信號。另外，VH和VL較佳是一定的值。但是，也可以考慮到雜波的影響而將VH和VL設定為在一定範圍內的數值，而不是一定的值。
另外，在此，附上“第一”、“第二”等的序數的用語用來避免每個要素的混同，而不用來限定數目。
如上所述，可以使用實施例1所說明的電晶體和實施例2所示的電容器而製造升壓電路。
實施例9
在本實施例中，使用圖18A至18E說明電子設備的 例子，該電子設備安裝有根據實施例1至實施例8中任一個而得到的半導體積體電路。藉由使用實施例4所示的方法即將半導體積體電路從製造基板轉置到其他基板的方法，將半導體積體電路安裝在塑膠片等上，從而也可以製造被薄型化或被撓性化的電子設備。另外，半導體積體電路設置在電路基板等上，並安裝在各電子設備的本體內部。
在母板上安裝有包括實施例1或實施例2的電晶體的半導體積體電路。半導體積體電路是安裝有邏輯電路、快閃記憶體電路、SRAM電路、實施例6所示的DRAM電路等而製造的。另外，半導體積體電路還可以安裝有實施例3所示的CPU。另外，也可以使用引線接合法來安裝半導體積體電路。此時也可以安裝具有各種形狀的積體電路膜。
另外，電路基板安裝有FPC，並藉由FPC例如連接到顯示裝置等。可以構成顯示部的驅動器以及控制器。作為顯示部的驅動器，具有實施例7所示的移位暫存器、實施例2所示的EDMOS電路。
圖18A是作為一個部件至少安裝半導體積體電路而製造的筆記本個人電腦，包括主體3001、外殼3002、顯示部3003、鍵盤3004等。另外，筆記本個人計算機具有實施例3所示的CPU、實施例6所示的DRAM電路等。
圖18B是作為一個部件至少安裝半導體積體電路而製造的可攜式資訊終端(PDA)，主體3021設置有顯示部 3023、外部介面3025、操作按鈕3024等。另外，作為用於操作的配件，具有觸控筆3022。
圖18C是作為一個部件至少安裝半導體積體電路而製造的電子紙。電子紙可以用於顯示資料的所有領域的電子設備。例如，可以將電子紙用於電子書閱讀器(電子書讀物)、招貼、電車等的交通工具的車廂廣告、信用卡等的各種卡片中的顯示等。圖18C示出電子書閱讀器的一個例子。例如，電子書閱讀器2700由兩個外殼，即外殼2701及外殼2703構成。外殼2701及外殼2703由軸部2711形成為一體，使電子書閱讀器2700可以以該軸部2711為軸進行開閉動作。藉由該結構，電子書閱讀器2700可以進行如紙的書籍那樣的工作。
外殼2701組裝有顯示部2705，並且外殼2703組裝有顯示部2707。顯示部2705及顯示部2707的結構既可以是顯示連屏畫面的結構，又可以是顯示不同的畫面的結構。藉由採用顯示不同的畫面的結構，例如可以在右邊的顯示部(圖18C中的顯示部2705)中顯示文章，並且在左邊的顯示部(圖18C中的顯示部2707)中顯示圖像。
此外，在圖18C中示出外殼2701具備操作部等的例子。例如，在外殼2701中具備電源2721、操作鍵2723、揚聲器2725等。利用操作鍵2723可以翻頁。另外，也可以採用在與外殼的顯示部同一面上具備鍵盤、指向裝置等的結構。另外，也可以採用在外殼的背面或側面具備外部連接端子(耳機端子、USB端子或可以與AC適配器及 USB電纜等各種電纜連接的端子等)、記錄媒體插入部等的結構。再者，電子書閱讀器2700也可以具有電子詞典的功能。
此外，電子書閱讀器2700也可以採用以無線方式收發資料的結構。還可以採用以無線方式從電子書讀物伺服器購買所希望的書籍資料等並下載的結構。
圖18D是作為一個部件至少安裝半導體積體電路而製造的可攜式電話機，由外殼2800和外殼2801的兩個外殼構成。外殼2801具備顯示面板2802、揚聲器2803、麥克風2804、指向裝置2806、照相用透鏡2807、外部連接端子2808等。另外，外殼2800具備進行可攜式資訊終端的充電的太陽電池元件2810、外部記憶體插槽2811等。另外，在外殼2801內組裝有天線。
另外，顯示面板2802具備觸摸屏，圖18D使用虛線示出被顯示出來的多個操作鍵2805。另外，安裝有用來使由太陽電池元件2810輸出的電壓上升直到成為各電路所需要的電壓的升壓電路(實施例8所示的升壓電路)。
另外，除了上述結構以外，還可以安裝有實施例4或實施例5所示的非接觸IC晶片、小型記錄裝置等。
顯示裝置2802的顯示方向根據使用方式而適當地變化。另外，由於在與顯示面板2802同一面上具備照相用透鏡2807，所以可以進行可視電話。揚聲器2803及麥克風2804不侷限於音頻通話，還可以進行可視通話、錄音、再生等。再者，外殼2800和外殼2801滑動而可以處 於如圖18D那樣的展開狀態和重疊狀態，可以進行適於攜帶的小型化。
外部連接端子2808可以與AC適配器及各種電纜如USB電纜等連接，並可以進行充電及與個人電腦等的資料通訊。另外，藉由將記錄媒體插入到外部記憶體插槽2811中，可以對應更大量資料的保存及移動。
另外，除了上述功能以外，還可以具備紅外線通訊功能、電視接收功能等。
圖18E是作為一個部件至少安裝半導體積體電路而製造的數位相機，包括主體3051、顯示部(A)3057、目鏡部3053、操作開關3054、顯示部(B)3055、電池3056等。
本實施例可以與實施例1至實施例8中任一個自由地組合。
實施例10
在本實施例中，說明半導體積體電路的截面結構的一個例子。
參照圖19而說明本實施例的半導體積體電路的一種方式。注意，本實施例所示的電晶體的製造製程(可以使用的材料等)在很多部分中與實施例1相同。從而，下面省略對重複部分的說明，而詳細說明不同的部分。
電晶體451在半導體基板430上包括熱氧化膜459、第一絕緣層447a、第二絕緣層443、第三絕緣層447b、 氧化物半導體層442、第一源極電極層445a、第二源極電極層448a、第一汲極電極層445b、第二汲極電極層448b、閘極絕緣層444、以及閘極電極層441。
電晶體469在半導體基板430上包括熱氧化膜459、電極層479c、第一絕緣層447a、第五絕緣層473、第三絕緣層447b、氧化物半導體層472、第三源極電極層475a、第四源極電極層478a、第三汲極電極層475b、第四汲極電極層478b、閘極絕緣層444、以及閘極電極層471。
首先，在半導體基板430上形成絕緣膜。電晶體451、469在半導體基板上作為絕緣膜而設置熱氧化膜459的方面上與實施例1所示的電晶體440、470不同。下面，說明在半導體基板上形成熱氧化膜的方法。
藉由對半導體基板430上進行熱氧化處理，來形成熱氧化膜459(在此是SiOx膜)。藉由進行熱氧化處理，可以形成緻密且優質的膜，所以較佳使用熱氧化膜。熱氧化處理較佳對氧化氣圍中添加鹵素來進行。
例如，藉由在添加有氯化氫的氧化氣圍中對半導體基板430進行熱氧化處理，形成熱氧化膜459。此時，熱氧化膜459是含有氯原子的膜。
包含在熱氧化膜459中的氯原子形成應變。其結果是，熱氧化膜459的水分吸收比率提高，而擴散速度增大。換言之，在水分存在於熱氧化膜459表面時，可以將該存在於表面的水分快速吸收到熱氧化膜459中並使其擴 散。另外，可以使單晶半導體膜中的引起氧的析出的缺陷消失。另外，也可以形成作為外因性雜質的重金屬(例如，Fe、Cr、Ni、Mo等)的氯化物而進行包括外方擴散的化學吸氣，以從半導體基板430去除重金屬。
作為一個例子，可以在相對於氧包含體積百分比是0.5%至10%(較佳是2%)的氯化氫(HCl)的氧化氣圍中，以750℃至1150℃的溫度，較佳以900℃至1100℃(典型是1000℃)的溫度進行熱氧化處理。將處理時間設定為0.1小時至6小時、較佳為0.5小時至1小時，即可。將形成的氧化膜的厚度設定為10nm至1000nm(較佳是50nm至300nm)，例如設定為100nm。藉由在包含氯化氫的氧氣圍中形成熱氧化膜459，可以降低半導體基板430和熱氧化膜459的介面態密度。
在本實施例中，將包含在氧化膜459中的氯濃度控制為1×1017atoms/cm3至1×1021atoms/cm3。
另外，使氧化膜459包含的鹵素原子不侷限於氯原子。也可以使熱氧化膜459包含氟原子。在將半導體基板430表面浸漬於HF溶液之後在氧化氣圍中進行熱氧化處理，或者對氧化氣圍添加NF3進行熱氧化處理，以將半導體基板430表面氟氧化，即可。
另外，較佳在包含氯化氫的氧氣圍中進行熱氧化處理之後，在氮氣圍中進行熱處理。由此，可以減少缺陷。
此外，當不需要形成在半導體基板430的背面(未形成電晶體的面)上的熱氧化膜時，也可以利用蝕刻、拋光 進行去掉。
接著，在熱氧化膜459上形成導電膜後，利用第一光刻製程來形成電極層479c。
電晶體469在不設置圖1A和1B所示的電極層479b的方面上與電晶體470不同。
本發明的一個實施例的半導體裝置在半導體基板上形成電晶體。因為可以將半導體基板用作背閘極，所以在本發明的一個實施例中，即使不設置用作背閘極的電極層，也可以製造可靠性高的半導體裝置。
接著，形成覆蓋電極層479c的第一絕緣層447a。
接著，在第一絕緣層447a上形成隔離絕緣層後，藉由第二光刻製程進行選擇性的去掉，來形成第二絕緣層443。此外，在同一個製程中，在重疊於電極層479c的部分形成作為隔離絕緣層的第五絕緣層473。
接著，形成覆蓋電極層479c的第三絕緣層447b。
接著，在第三絕緣層447b上形成厚度為大於或等於2nm且小於或等於200nm的氧化物半導體膜，並且，藉由第三光刻製程將氧化物半導體膜加工為島狀的氧化物半導體層442、472。在本實施例中，對島狀的氧化物半導體層442、472進行第一加熱處理。
接著，藉由第四光刻製程在第三絕緣層447b上形成抗蝕劑掩模，進行選擇性的蝕刻，以形成到達半導體基板430的開口部467。
接著，在第三絕緣層447b及氧化物半導體層442、 472上形成導電膜。
接著，使用電漿CVD法或濺射法等並利用氧化矽層、氮化矽層、氧氮化矽層或氮氧化矽層的單層或疊層來在導電膜上形成厚度是大於或等於200nm且小於或等於2000nm的絕緣膜。
接著，藉由第五光刻製程在絕緣膜上形成抗蝕劑掩模，選擇性地進行蝕刻來形成第四絕緣層446、第五絕緣層476、第一源極電極層445a、第二源極電極層448a、第一汲極電極層445b、第二汲極電極層448b，然後去除抗蝕劑掩模。
接著，在第三絕緣層447b、第四絕緣層446、第五絕緣層476、氧化物半導體層442、472、第一源極電極層445a、第二源極電極層448a、第一汲極電極層445b以及第二汲極電極層448b上形成閘極絕緣層444。
接著，藉由第六光刻製程形成抗蝕劑掩模，選擇性地進行蝕刻來去除閘極絕緣層444及第五絕緣層476的一部分，以形成到達電晶體469的源極電極層或汲極電極層的開口。
接著，在閘極絕緣層444及開口上形成導電膜，然後藉由第七光刻製程形成閘極電極層441、471、佈線層468、474a、474b。佈線層468是接地電位的電源線(接地電源線)，並電連接於半導體基板430。雖然在實施例1中示出從半導體基板430的背面(未形成有電晶體的一面)導通的結構，但是在本實施例中示出從半導體基板 430的表面(形成有電晶體的一面)導通的結構。像這樣，本發明的一個實施例的半導體積體電路既可採用從半導體基板430的表面導通的結構，又可採用從半導體基板430的背面導通的結構。
接著，在本實施例中，在氮氣圍下以250℃進行一個小時的第二加熱處理。
藉由上述製程，可以形成具有氫、水分、氫化物、氫氧化物的濃度被降低了的氧化物半導體層442、472的電晶體451、469。
如上所述，藉由使用形成在半導體基板上的包括其氫濃度被充分降低的氧化物半導體層的電晶體，抑制寄生通道的發生並使漏電流成為非常小，從而可以降低寄生電容。此外，因為本實施例的電晶體設置在半導體基板上，所以與使用絕緣基板時相比，可以防止電晶體受到靜電的影響。藉由防止電晶體受到靜電的影響，可以降低靜電所引起的載子的數量。因為本實施例所記載的半導體積體電路使用該電晶體，所以可以實現耗電量少的半導體裝置。
本申請案根據2009年10月30日在日本專利局申請的日本專利申請案編號2009-249815，該申請案以引用方式包括在本說明書中。
440‧‧‧電晶體
441‧‧‧閘極電極層
444‧‧‧閘極絕緣層
445a‧‧‧第一源極電極層
445b‧‧‧第一汲極電極層
446‧‧‧絕緣層
448a‧‧‧第二源極電極層
448b‧‧‧第二汲極電極層
470‧‧‧電晶體
471‧‧‧閘極電極層
474a‧‧‧佈線層
474b‧‧‧佈線層
475a‧‧‧第三源極電極層
475b‧‧‧第三汲極電極層
476‧‧‧絕緣層
478a‧‧‧第四源極電極層
478b‧‧‧第四汲極電極層

Claims (8)

  1. 一種半導體裝置，包括：覆蓋有絕緣體的基板；半導體層；第一導電層及第二導電層；第一絕緣層及第二絕緣層；第三絕緣層；以及第三導電層，其中，該第一導電層、該第二導電層及該第三導電層分別使用作為源極電極、汲極電極及閘極電極，其中，通道形成區係形成於該半導體層中，其中，該第三絕緣層在該半導體層與該第三導電層之間，其中，該第一絕緣層在該第一導電層與該第三絕緣層之間，並且其中，該第二絕緣層在該第二導電層與該第三絕緣層之間。
  2. 如申請專利範圍第1項的半導體裝置，更包括第四導電層及第四絕緣層，其中，該半導體層、該第三絕緣層及該第四絕緣層在該第一導電層與該第四導電層之間。
  3. 如申請專利範圍第1項的半導體裝置，其中，該半導體層是In-Ga-Zn-O類的氧化物半導體， 其中，該半導體層中的氫濃度為低於或等於5×1019atoms/cm3，並且其中，該半導體層中的載子濃度為低於或等於5×1014個/cm3。
  4. 如申請專利範圍第1項的半導體裝置，其中，該基板是半導體。
  5. 一種半導體裝置的製造方法，包括：形成半導體層在覆蓋有絕緣體的基板上；形成第一導電膜在該半導體層上；形成第一絕緣膜在該半導體層上；藉由蝕刻該第一絕緣膜及該第一導電膜，形成第一絕緣層、第二絕緣層、第一導電層及第二導電層；形成第三絕緣層在該半導體層、該第一絕緣層、該第二絕緣層、該第一導電層及該第二導電層上；以及形成第三導電層在該第三絕緣層上，其中，該第一導電層、該第二導電層及該第三導電層分別使用作為源極電極、汲極電極及閘極電極，並且其中，通道形成區係形成於該半導體層中。
  6. 如申請專利範圍第5項的製造方法，更包括：在形成該半導體層之前，形成第四導電層在該基板上。
  7. 如申請專利範圍第5項的製造方法，其中，該半導體層是In-Ga-Zn-O類的氧化物半導體， 其中，該半導體層中的氫濃度為低於或等於5×1019atoms/cm3，並且其中，該半導體層中的載子濃度為低於或等於5×1014個/cm3。
  8. 如申請專利範圍第5項的製造方法，其中，該基板是半導體。
TW105123071A 2009-10-30 2010-10-26 半導體裝置 TWI609492B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009249815 2009-10-30

Publications (2)

Publication Number Publication Date
TW201639170A TW201639170A (zh) 2016-11-01
TWI609492B true TWI609492B (zh) 2017-12-21

Family

ID=43921811

Family Applications (2)

Application Number Title Priority Date Filing Date
TW099136523A TWI555204B (zh) 2009-10-30 2010-10-26 半導體裝置
TW105123071A TWI609492B (zh) 2009-10-30 2010-10-26 半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW099136523A TWI555204B (zh) 2009-10-30 2010-10-26 半導體裝置

Country Status (5)

Country Link
US (3) US8421069B2 (zh)
JP (2) JP5702111B2 (zh)
KR (3) KR20120091243A (zh)
TW (2) TWI555204B (zh)
WO (1) WO2011052385A1 (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5301299B2 (ja) * 2008-01-31 2013-09-25 株式会社半導体エネルギー研究所 半導体装置
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120091243A (ko) 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2497115A4 (en) * 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR20180135118A (ko) 2010-07-02 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5824266B2 (ja) 2010-07-29 2015-11-25 株式会社半導体エネルギー研究所 半導体装置
WO2012014786A1 (en) 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
US8704230B2 (en) * 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8766253B2 (en) * 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
JP6013773B2 (ja) * 2011-05-13 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
JP5890251B2 (ja) 2011-06-08 2016-03-22 株式会社半導体エネルギー研究所 通信方法
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
KR102089505B1 (ko) * 2011-09-23 2020-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013089115A1 (en) 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20210109658A (ko) * 2012-05-10 2021-09-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
KR102059218B1 (ko) 2012-05-25 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
US9007092B2 (en) * 2013-03-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014239201A (ja) * 2013-05-08 2014-12-18 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置
US9385592B2 (en) * 2013-08-21 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Charge pump circuit and semiconductor device including the same
CN105874524B (zh) * 2013-12-02 2019-05-28 株式会社半导体能源研究所 显示装置
CN103762178A (zh) * 2013-12-25 2014-04-30 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制造方法
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
SG11201606536XA (en) * 2014-03-18 2016-09-29 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6857447B2 (ja) 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
JP2016154225A (ja) * 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9991394B2 (en) 2015-02-20 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US10403646B2 (en) * 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6705663B2 (ja) 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016225602A (ja) 2015-03-17 2016-12-28 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
TWI695415B (zh) 2015-03-30 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR102548001B1 (ko) 2015-07-08 2023-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI667570B (zh) * 2015-07-15 2019-08-01 聯華電子股份有限公司 半導體裝置及其運作方法
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9825177B2 (en) 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
CN108475491B (zh) 2015-12-18 2021-04-20 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10096718B2 (en) 2016-06-17 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, electronic device, manufacturing method of transistor
CN110462841B (zh) * 2017-04-07 2023-06-02 夏普株式会社 Tft基板、具备tft基板的扫描天线以及tft基板的制造方法
CN110678974B (zh) 2017-06-02 2023-11-28 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
WO2019213625A1 (en) * 2018-05-03 2019-11-07 De Rochemont Pierre L High speed / low power server farms and server networks
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN111477123B (zh) * 2020-04-29 2022-02-25 厦门天马微电子有限公司 一种显示面板及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228389A1 (en) * 2006-03-31 2007-10-04 Prime View International Co., Ltd. Thin film transistor array substrate and electronic ink display device
US20090002590A1 (en) * 2007-06-29 2009-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63221677A (ja) * 1987-03-10 1988-09-14 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5079606A (en) 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
JPH03171775A (ja) * 1989-11-30 1991-07-25 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3310321B2 (ja) 1992-03-06 2002-08-05 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10319869A (ja) * 1997-05-16 1998-12-04 Matsushita Electric Ind Co Ltd 液晶画像表示装置と画像表示装置用半導体装置の製造方法
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP2006237624A (ja) 1998-06-12 2006-09-07 Semiconductor Energy Lab Co Ltd 半導体装置及びインバータ回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2002083974A (ja) 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6509616B2 (en) 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP2002111008A (ja) * 2000-10-04 2002-04-12 Canon Inc 薄膜トランジスタアレー
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4118706B2 (ja) * 2003-02-25 2008-07-16 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP3781740B2 (ja) 2003-07-07 2006-05-31 沖電気工業株式会社 半導体集積回路、半導体装置および半導体装置の製造方法
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006013028A (ja) 2004-06-24 2006-01-12 National Institute Of Advanced Industrial & Technology 化合物太陽電池及びその製造方法
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CN102938420B (zh) * 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US20060118869A1 (en) * 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2006229047A (ja) 2005-02-18 2006-08-31 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) * 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
US20090090914A1 (en) 2005-11-18 2009-04-09 Koki Yano Semiconductor thin film, method for producing the same, and thin film transistor
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100801961B1 (ko) 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
WO2007148601A1 (ja) 2006-06-19 2007-12-27 Panasonic Corporation 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
JP2008270313A (ja) 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
EP1993130A3 (en) 2007-05-17 2011-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
TWI481029B (zh) * 2007-12-03 2015-04-11 半導體能源研究所股份有限公司 半導體裝置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8461583B2 (en) 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
US8106474B2 (en) * 2008-04-18 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101458897B1 (ko) 2008-05-02 2014-11-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101404551B1 (ko) 2008-05-09 2014-06-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101659925B1 (ko) 2008-10-03 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2009135520A (ja) 2009-02-23 2009-06-18 Panasonic Electric Works Co Ltd 有機半導体回路基板
TWI529942B (zh) * 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120091243A (ko) 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228389A1 (en) * 2006-03-31 2007-10-04 Prime View International Co., Ltd. Thin film transistor array substrate and electronic ink display device
US20090002590A1 (en) * 2007-06-29 2009-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP2015133502A (ja) 2015-07-23
JP6063498B2 (ja) 2017-01-18
US9673337B2 (en) 2017-06-06
TW201639170A (zh) 2016-11-01
KR20120091243A (ko) 2012-08-17
US20130193435A1 (en) 2013-08-01
KR101837102B1 (ko) 2018-03-09
US10103275B2 (en) 2018-10-16
US8421069B2 (en) 2013-04-16
KR102019239B1 (ko) 2019-09-06
JP5702111B2 (ja) 2015-04-15
KR20170068636A (ko) 2017-06-19
KR20180027625A (ko) 2018-03-14
WO2011052385A1 (en) 2011-05-05
TW201133854A (en) 2011-10-01
US20170263777A1 (en) 2017-09-14
TWI555204B (zh) 2016-10-21
JP2011119688A (ja) 2011-06-16
US20110101331A1 (en) 2011-05-05

Similar Documents

Publication Publication Date Title
TWI609492B (zh) 半導體裝置
JP6513875B2 (ja) 半導体装置
TW201137987A (en) Semiconductor element, semiconductor device, and method for manufacturing the same
JP7482310B2 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees