KR20120099432A - 반도체 장치 및 그 제조 방법 - Google Patents

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히로유끼 미야께
게이 다까하시
고우헤이 도요다까
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고세이 노다
히데아끼 구와바라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

LSI, CPU, 또는 메모리에 이용되는 트랜지스터의 누설 전류 및 기생 용량을 감소시키는 것이 목적이다. LSI, CPU, 또는 메모리 등의 반도체 집적 회로는 채널 형성 영역이 산화물 반도체로부터 전자 도너(도너)로 되는 불순물을 제거함으로써 진성 또는 실질적으로 진성인 반도체로 되고 실리콘 반도체보다 큰 에너지 갭을 갖는 산화물 반도체를 이용하여 형성된 박막 트랜지스터를 이용하여 제조된다. 산소 농도가 충분히 감소된 고순도 산화물 반도체층을 이용하는 박막 트랜지스터를 이용함으로써, 누설 전류로 인한 전력 소비가 낮은 반도체 장치가 실현될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터(이후, TFT라 함)를 포함하는 집적 회로를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 예를 들어, 본 발명은 반도체 집적 회로가 소자로서 장착된 전자 장치에 관한 것이다.
본 명세서에서, "반도체 장치"는 일반적으로 반도체 특성을 이용하여 기능할 수 있는 장치를 가리키는 것으로서, 전기 광학 장치, 반도체 회로, 전자 부품, 및 전자 장치가 모두 반도체 장치에 포함된다.
최근, 반도체 장치가 LSI, CPU, 또는 메모리로서 사용되도록 개발되고 있다. CPU는 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함함)를 포함하는 접속 단자인 전극을 각각 구비한 반도체 소자들의 집합이다.
LSI, CPU, 또는 메모리의 반도체 회로(IC 칩)가 회로 기판, 예를 들어, 반도체 인쇄 배선 기판 위에 장착되어, 다양한 전자 장치의 부품들 중 하나로서 사용된다.
또한, 데이터를 송수신할 수 있는 반도체 장치가 개발되어 왔다. 이러한 반도체 장치를 무선 태그, RFID 태그 등이라고 부른다. 실용화되어 있는 것은 많은 경우에 안테나 및 반도체 기판을 이용하여 형성된 반도체 회로(IC 칩)를 포함한다.
실리콘계 반도체 재료는 박막 트랜지스터에 적용될 수 있는 반도체 박막으로 공지되어 있지만, 산화물 반도체가 또 하나의 재료로서 주목을 받고 있다. 산화물 반도체의 재료로서, 산화 아연 또는 주성분으로서 산화 아연을 포함하는 재료가 공지되어 있다. 또한, 전자 캐리어 농도가 1018/cm3 미만인 비정질 산화물(산화물 반도체)을 포함하는 박막 트랜지스터가 개시되어 있다(특허 문헌 1 내지 3).
[특허 문헌 1] 일본 특개 2006-165527 공보 [특허 문헌 2] 일본 특개 2006-165528 공보 [특허 문헌 3] 일본 특개 2006-165529 공보
대기 기간 중의 전자 장치의 전력 소비는 동작 기간 중의 전력 소비 이외에 중요한 것으로 고려된다. 특히, 전력이 배터리로부터 공급되는 휴대형 전자 장치에서, 사용 시간은 제한된 양의 전력으로 인해 제한된다. 또한, 운송 수단 내 전자 장치에서는, 대기 기간 중의 누설 전류가 큰 경우에, 배터리의 수명이 감소될 수 있다. 전기적 운송 수단의 경우에, 운송 수단 내 전자 장치의 누설 전류는 소정 충전량 당 주행 거리를 짧게 한다.
전력 소비를 감소시키기 위해서, 동작 기간 중의 전력 소비 외에 대기 기간 중의 누설 전류를 감소시키는 것이 효과적이다. 각 트랜지스터의 누설 전류량은 크지 않지만, 수백만 개의 트랜지스터가 LSI에 제공되고, 이들 트랜지스터의 누설 전류량이 누적될 때, 결과적인 양은 결코 적지 않다. 이러한 누설 전류는 대기 기간 중의 반도체 장치의 전력 소비의 증가를 야기한다. 누설 전류가 다양한 요인에 의해 야기되지만, 대기 기간 중의 누설 전류가 감소될 수 있다면, 전자 장치에서 사용된 구동 회로 등에서 절전될 수 있다.
그러므로, 본 발명의 목적은 LSI, CPU, 또는 메모리에 사용되는 트랜지스터의 누설 전류를 감소하는 것이다.
기생 용량의 감소도 또한 동작 기간 중의 전력 소비의 감소에 효과적이므로, 본 발명의 다른 목적은 기생 용량을 감소함으로써 전력 소비를 감소하는 것이다.
또한, 본 발명의 다른 목적은 LSI, CPU, 또는 메모리 등의 반도체 집적 회로에서 사용되는 트랜지스터의 채널 길이 L을 짧게 하여, 회로의 동작 속도가 증가되고, 나아가 전력 소비가 감소되게 하는 것이다.
LSI, CPU, 또는 메모리 등의 반도체 집적 회로는 전자 도너(도너)로 되는 불순물을 산화물 반도체로부터 제거함으로써 진성 또는 실질적으로 진성인 반도체로 되고 실리콘 반도체보다 큰 에너지 갭을 갖는 산화물 반도체를 이용하여 채널 형성 영역이 형성되는 박막 트랜지스터를 이용하여 제조된다.
포함되는 수소 또는 OH기 등의 불순물이 수소 농도가 5 ×1019/cm3 이하, 바람직하게는, 5×1018/cm3 이하, 또는 보다 더 바람직하게는, 5 ×1017/cm3 이하이도록 제거된, 수소 농도가 충분히 감소된 고순도의 산화물 반도체층이 박막 트랜지스터에 사용되어, 박막 트랜지스터의 오프 전류가 감소한다. 산화물 반도체층 중의 수소의 농도는 2차 이온 질량 분석법(secondary ion mass spectrometry: SIMS)에 의해 측정된다.
게이트 전압 Vg가 양일 때, 드레인 전류 Id는 충분히 크고, 게이트 전압 Vg가 0 이하일 때, 드레인 전류 Id는 0으로 되는 것이 바람직하다. 수소 농도가 충분히 감소된 고순도 산화물 반도체층을 이용하는 박막 트랜지스터에서, 드레인 전압 Vd가 +1V 또는 +10V인 경우에, 게이트 전압 Vg가 -5V 내지 -20V 범위에 있을 때, 오프 전류값은 1×10-13[A] 미만일 수 있다.
수소 농도가 충분히 감소된 고순도 산화물 반도체층을 이용하는 박막 트랜지스터를 이용함으로써, 누설 전류로 인한 전력 소비가 낮은 반도체 장치가 실현될 수 있다.
수소 농도가 충분히 감소된 고순도 반도체층을 이용하는 박막 트랜지스터는 글래스 기판 위에 형성될 수 있고, LSI, CPU, 또는 메모리가 그 위에 형성될 수 있다. 대면적 글래스 기판을 이용함으로써, 제조 비용이 감소될 수 있다. 글래스 기판으로 한정되지 않고, 수소 농도가 충분히 감소된 산화물 반도체층을 이용하는 박막 트랜지스터가 실리콘 기판 위에 형성될 수 있다. 높은 열전도성을 갖는 실리콘 기판이 바람직하게는 반도체 회로로부터의 열을 발산하는 데 이용된다. 다르게는, 수소 농도가 충분히 감소된 산화물 반도체층을 이용하는 박막 트랜지스터가 가요성 기판, 예를 들어, 플라스틱 필름 위에 형성되어, 가요성 무선 태그가 제조될 수 있다.
본 명세서에 개시된 본 발명의 구조들 중 하나는 2차 이온 질량 분석법에 의해 측정된 수소 농도가 5 ×1019/cm3 이하이고 캐리어 농도가 5 ×1014/cm3 이하인, 절연면 위의 산화물 반도체층, 산화물 반도체층 위의 소스 및 드레인 전극층, 산화물 반도체층 및 소스 및 드레인 전극층 위의 게이트 절연층, 및 게이트 절연층 위의 게이트 전극층을 포함하는 복수의 박막 트랜지스터를 포함하는 반도체 집적 회로를 구비한 반도체 장치이다.
상기 구조에 의해, 상기 문제들 중 적어도 하나가 해결될 수 있다.
또한, 도전층이 산화물 반도체층 아래에 형성될 수 있다. 따라서, 발명의 또 하나의 구조는 절연면 위의 도전층, 도전층 위의 절연층, 2차 이온 질량 분석법에 의해 측정된 수소 농도가 5 ×1019/cm3 이하이고 캐리어 농도가 5 ×1014/cm3 이하인, 절연면 위의 산화물 반도체층, 산화물 반도체층 위의 소스 및 드레인 전극층, 산화물 반도체층 및 소스 및 드레인 전극층 위의 게이트 절연층, 및 게이트 절연층 위의 게이트 전극층을 포함하고, 도전층이 절연층을 사이에 두고 산화물 반도체층과 중첩하는 복수의 박막 트랜지스터를 포함하는 반도체 집적 회로를 구비한 반도체 장치이다.
기생 용량을 감소시키기 위해서, 상기 구조 각각은 소스 및 드레인 전극층 위에 접하는 절연층을 더 포함하여, 소스 및 드레인 전극층이 게이트 절연층 및 절연층을 사이에 두고 게이트 전극층의 일부와 중첩한다. 소스 및 드레인 전극층 위에 접하여 절연층을 제공함으로써, 게이트 전극층과 소스 전극층 간 및 게이트 전극층과 드레인 전극층 간의 기생 용량이 감소될 수 있다.
또한, 배선 교차부에서, 기생 용량을 감소시키기 위해서, 게이트 절연층 및 절연층이 게이트 배선층과 소스 배선층 사이에 적층된다. 게이트 배선층과 소스 배선층 간의 거리가 증가하면, 기생 용량으로 인한 전력 소비가 감소되고 배선 간의 회로 단락을 방지할 수 있다.
또한, EDMOS 회로는 수소 농도가 충분히 감소된 산화물 반도체층을 이용하는 복수의 박막 트랜지스터를 조합함으로써 형성될 수 있다. 이러한 EDMOS 회로는 제1 산화물 반도체를 포함하는 제1 박막 트랜지스터 및 절연층 위에 제2 산화물 반도체를 포함하는 제2 박막 트랜지스터를 포함하고, 2차 이온 질량 분석법에 의해 측정된 제1 산화물 반도체층 및 제2 반도체층의 수소 농도가 5 ×1019/cm3 이하이고, 그 캐리어 농도는 5 ×1014/cm3 이하이다.
저항, 용량 소자, 인덕터 등이 수소 농도가 충분히 감소된 산화물 반도체층을 이용하여 하나의 기판 위에 형성될 수 있다. 예를 들어, 저항은 상부와 하부 전극층 사이에 수도 농도가 충분히 감소된 산화물 반도체층을 끼움으로써 형성될 수 있다. 각각의 상기 구조에서, 저항으로 되는 산화물 반도체층은 제1 도전층과 제1 도전층과 중첩하는 제2 도전층 사이에서, 동일 기판 위에 형성된다.
LSI, CPU, 또는 메모리 외에, 수소 농도가 충분히 감소된 산화물 반도체를 이용하는 박막 트랜지스터가 전원 회로, 송수신 회로, 오디오 처리 회로의 증폭기, 표시부의 구동 회로, 오디오 처리 회로의 컨버터 등에 이용될 수 있다.
다르게는, 복수의 반도체 집적 회로가 MCP(멀티 칩 패키지)라고 하는 하나의 패키지 위에 장착되어, 반도체 장치가 고밀도로 집적된다.
반도체 집적 회로가 회로 기판 위에 장착되는 경우에, 반도체 집적 회로는 페이스업 상태 또는 플립 칩 상태(페이스다운 상태)로 장착될 수 있다.
수소 농도가 충분히 감소된 산화물 반도체를 이용하는 박막 트랜지스터는 누설 전류를 극도로 감소시킬 수 있고, 전력 소비가 낮은 반도체 장치가 반도체 집적 회로용 박막 트랜지스터를 이용하여 실현될 수 있다.
도 1a 및 도 1b는 본 발명의 한 실시 형태를 도시한 단면도.
도 2는 본 발명의 한 실시 형태를 도시한 등가 회로도.
도 3은 본 발명의 한 실시 형태를 도시한 단면도.
도 4a 및 도 4b는 각각 본 발명의 한 실시 형태를 도시한 단면도 및 상면도.
도 5는 본 발명의 한 실시 형태를 도시한 블록도.
도 6은 블록도.
도 7a 및 도 7b는 반도체 장치를 각각 도시한 도면.
도 8a 내지 도 8c는 반도체 장치를 도시한 도면.
도 9는 반도체 장치를 도시한 도면.
도 10a 내지 도 10c는 반도체 장치를 도시한 도면.
도 11a 및 도 11b는 본 발명의 한 실시 형태를 도시한 등가 회로도.
도 12는 산화물 반도체를 이용하는 MOS 트랜지스터의 소스와 드레인 사이의 대역 구조를 도시한 도면.
도 13은 도 12에서 양의 전압이 드레인측에 인가된 상태를 도시한 도면.
도 14a 및 도 14b는 게이트 전압이 양으로 설정된 경우와 게이트 전압이 음으로 설정된 경우를 각각 도시한, 산화물 반도체를 이용하는 MOS 트랜지스터의 MOS 구조의 에너지 대역도.
도 15는 실리콘 MOS 트랜지스터의 소스와 드레인 사이의 대역 구조를 도시한 비교도.
도 16a 및 도 16b는 본 발명의 한 실시 형태를 도시한 등가 회로도.
도 17은 본 발명의 한 실시 형태를 도시한 등가 회로도.
도 18a 내지 도 18e는 각각 전자 장치의 예를 도시한 도면.
이후, 본 발명의 실시 형태들 및 예를 도면을 참조하여 설명한다. 그러나, 본 발명은 다음의 설명에 한정되지 않으며, 당업자라면 본 발명의 범위 및 취지를 벗어나지 않고 다양한 방식으로 모드 및 상세가 변경될 수 있다는 것을 알 수 있다. 그러므로, 이러한 변경 및 수정이 본 발명의 범위를 벗어나지 않는다면, 그 안에 포함되는 것으로 해석되어야 한다.
(실시 형태 1)
본 실시 형태는 반도체 집적 회로의 단면 구조의 예를 설명한다.
본 실시 형태에서, 반도체 집적 회로의 실시 형태 및 그 제조 방법이 도 1a 및 도 1b, 도 2, 도 3, 및 도 4a 및 도 4b를 참조하여 설명된다.
반도체 집적 회로의 단면 구조의 예가 도 1a 및 도 1b에 도시된다. 도 1b에 도시된 박막 트랜지스터(440)는 톱 게이트형 박막 트랜지스터의 하나이다.
박막 트랜지스터(440)는 절연면을 갖는 기판(430) 위에, 제1 절연층(447a), 제2 절연층(443), 제3 절연층(447b), 산화물 반도체층(442), 제1 소스 전극층(445a), 제2 소스 전극층(448a), 제1 드레인 전극층(445b), 제2 드레인 전극층(448b), 게이트 절연층(444), 및 게이트 전극층(441)을 포함한다.
산화물 반도체층(442)의 게이트 전극층(441)과 중첩하는 부분이 채널 형성 영역이고, 채널 길이 L1은 산화물 반도체층(442) 위에 서로 인접하여 있는 제1 소스 전극(445a)의 하부 에지부와 제1 드레인 전극층(445b)의 하부 에지부 사이의 거리에 의해 결정된다.
박막 트랜지스터(440)는 단일 게이트 박막 트랜지스터를 이용하여 설명되지만, 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조를 갖는 박막 트랜지스터가 또한 필요에 따라 사용될 수 있다.
기생 용량이 감소된 박막 트랜지스터(470)는 박막 트랜지스터(440)와 동일한 기판 위에 그리고 동일한 단계에서 형성될 수 있다.
이후, 기판(430) 위에 박막 트랜지스터(440 및 470)를 제조하는 단계가 도 1a를 참조하여 이후 설명된다.
절연면을 갖는 기판(430)으로서 사용될 수 있는 기판에는 특정한 제한은 없지만, 기판은 적어도 이후에 행해질 가열 처리에 견디기에 충분한 내열성을 가져야 한다. 절연면을 갖는 기판(430)으로서, 바륨 보로실리케이트 글래스, 알루미노-보로실리케이트 글래스 등으로 형성된 글래스 기판이 사용될 수 있다.
글래스 기판이 사용되고 이후에 행해질 가열 처리의 온도가 높은 경우에, 변형점이 730℃ 이상인 글래스 기판이 바람직하게 사용될 수 있다. 글래스 기판으로서, 예를 들어, 알루미노실리케이트, 알루미노보로실리케이트, 또는 바륨 보로실리케이트 글래스 등의 글래스 재료가 사용된다. 산화 붕소(B2O3)보다 많은 양의 산화 바륨(BaO)을 포함함으로써, 글래스 기판은 내열성으로 되고 보다 실용적으로 사용된다. 그러므로, B2O3보다 많은 양의 BaO를 포함하는 글래스 기판이 바람직하게 사용된다.
상기 글래스 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체로 형성된 기판이 사용될 수 있다는 점에 유의한다. 다르게는, 결정화 글래스 기판 등이 사용될 수 있다. 또한, 그 표면 위에 절연층을 포함하는 반도체 기판, 플라스틱 기판 등이 적절히 사용될 수 있다.
먼저, 절연면을 갖는 기판(430) 위에 도전막이 형성된 후, 전극층(479a, 479b 및 479c)이 제1 포토리소그래피 단계에 의해 형성된다. 전극층(479a, 479b 및 479c)은 Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소, 이들 원소 중 임의의 것을 포함하는 합금, 이들 원소의 조합을 포함하는 합금막 등을 이용하여 형성될 수 있다. 본 실시 형태에서, 전극층(479a, 479b 및 479c)은 질화 텅스텐층 및 텅스텐층의 적층 구조를 갖는다.
다음에, 제1 절연층(447a)은 전극층(479a, 479b 및 479c)을 덮도록 형성된다. 제1 절연층(447a)은 플라즈마 CVD법, 스퍼터링법 등에 의해 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 및/또는 질화 산화 실리콘층의 단층 또는 적층을 사용하여 형성될 수 있다.
다음에, 스페이서 절연층이 제1 절연층(447a) 위에 형성되고, 다음에 제2 포토리소그래피 단계에 의해 제거되어 제2 절연층(443)을 형성한다. 스페이서 절연층은 플라즈마 CVD법, 스퍼터링법 등에 의해 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 및/또는 질화 산화 실리콘층의 단층 또는 적층을 사용하여 형성될 수 있다. 스페이서 절연층의 두께는 500nm 내지 2㎛이다. 동일한 단계에서, 스페이서 절연층으로서 기능하는 제5 절연층(473)이 형성되어 전극층(479c)과 중첩한다. 이 방식으로, 큰 두께를 갖는 적층 영역 및 작은 두께를 갖는 단층 영역이 형성된다. 기생 용량을 감소시키기 위해서, 스페이서 절연층으로서 기능하는 제4 절연층 및 제1 절연층이 큰 두께를 갖는 영역에 적층되고, 축적 용량 소자 등을 형성하기 위해 제1 절연층이 작은 두께를 갖는 영역에 제공된다.
다음에, 제3 절연층(447b)이 제1 절연층(447a), 제2 절연층(443), 및 제5 절연층(473)을 덮도록 형성된다. 산화물 반도체층과 접하여 있는 제3 절연층(447b)은 바람직하게는 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등의 산화물 절연층을 이용하여 형성된다. 제3 절연층(447b)을 형성하는 방법으로서, 플라즈마 CVD법, 스퍼터링법 등이 이용될 수 있지만, 제3 절연층(447b)이 스퍼터링법에 의해 형성되어, 제3 절연층(447b)이 다량의 수소를 포함하지 않게 하는 것이 바람직하다.
본 실시 형태에서, 산화 실리콘층이 스퍼터링법에 의해 제3 절연층(447b)으로서 형성된다. 기판(430)은 처리실로 반송되고, 수소 및 수분이 제거된 고순도 산소를 포함하는 스퍼터링 가스가 이로 도입되고, 산화 실리콘층이 실리콘 타겟을 이용하여 제3 절연층(447b)으로서 기판(430) 위에 형성된다. 기판(430)의 온도는 실온일 수 있고, 또는 기판(430)은 가열될 수 있다.
예를 들어, 산화 실리콘층은 기판 온도는 108℃, 기판과 타겟 사이의 거리(T-S 거리)는 60mm, 압력은 0.4Pa, 및 고주파 전원은 1.5kW인 조건하에서, 산소 및 아르곤(산소의 유량 비율은 25sccm, 및 아르곤의 유량 비율은 25sccm)을 포함하는 분위기에서 석영(바람직하게는, 합성 석영)을 이용하는 스퍼터링법에 의해 형성된다. 층의 두께는 100nm이다. 석영(바람직하게는, 합성 석영) 대신에, 실리콘 타겟이 산화 실리콘층의 증착을 위한 타겟으로서 이용될 수 있다. 스퍼터링 가스로서는, 산소 또는 산소와 아르곤의 혼합 가스가 사용된다.
이 경우에, 처리실 내에 남아 있는 수분이 제거되면서 제3 절연층(447b)이 형성되는 것이 바람직하다. 그 이유는, 제3 절연층(447b)이 수소, 수산기, 또는 수분을 포함하지 않도록 하기 위해서이다.
처리실 내에 남아 있는 수분을 제거하기 위해서, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이어도 된다． 크라이오펌프를 이용해서 배기한 처리실로는, 예를 들어, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 처리실에서 증착된 제3 절연층(447b)에 포함되는 불순물의 농도를 감소시킬 수 있다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법과, DC 전원을 이용하는 DC 스퍼터링법이 있고, 또한 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성할 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성할 경우에 이용된다.
또한，재료의 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일한 챔버로 다른 재료의 막을 적층 형성할 수도 있고, 동일한 챔버로 복수 종류의 재료를 동시에 방전시켜서 형성할 수도 있다.
또한，챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 증착 방법으로서, 증착 중에 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜서 그것들의 화합물 박막을 형성하는 반응성 스퍼터링법, 및 증착 중에 기판에도 전압을 거는 바이어스 스퍼터링법이 있다.
제3 절연층(447b)은 또한 적층 구조를 가질 수 있다. 예를 들어, 질화 실리콘층, 질화 산화 실리콘층, 또는 질화 알루미늄층 등의 질화물 절연층, 및 상술한 산화물 절연층이 기판(430) 측으로부터 이 순서로 적층될 수 있다.
예를 들어, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스가 산화 실리콘층과 기판 사이에 도입되어 실리콘 타겟을 이용하는 질화 실리콘층을 형성한다. 이 경우에, 산화 실리콘층과 유사한 방식으로, 처리실 내에 남아 있는 수분이 제거되면서 질화 실리콘층이 형성되는 것이 바람직하다.
또한, 질화 실리콘층을 형성하는 경우에, 기판은 증착시에 가열될 수 있다.
질화 실리콘층과 산화 실리콘층이 제3 절연층(447b)으로서 적층되는 경우에, 질화 실리콘층과 산화 실리콘은 동일한 실리콘 타겟을 이용하는 하나의 가열실에서 형성될 수 있다. 먼저, 질소를 포함하는 스퍼터링 가스가 가열실 내에 도입되고, 질화 실리콘층이 가열실 내에 제공된 실리콘 타겟을 이용하여 형성된다. 다음에, 스퍼터링 가스는 산소를 포함하는 스퍼터링 가스로 전환되고, 산화 실리콘층은 동일한 실리콘 타겟을 이용하여 형성된다. 질화 실리콘층 및 산화 실리콘층은 공기에 노출되지 않고 연속으로 형성될 수 있어, 수소 또는 수분 등의 불순물이 질화 실리콘층의 표면 위로 흡수되는 것을 방지한다.
다음에, 산화물 반도체막이 제3 절연층(447b) 위에 2nm 이상 200nm 이하의 두께로 형성된다.
또한, 수소, 수산기, 또는 수분이 산화물 반도체막 내에 가능한 한 적게 포함되도록, 제3 절연층(447b)이 형성되는 기판(430)이 스퍼터링 장치의 예비 가열실에서 예비 가열되어, 기판(430) 위로 흡수된 수소 또는 수분 등의 불순물이 증착 전에 예비 처리로서 이탈 및 배기되는 것이 바람직하다. 배기 수단으로서는, 바람직하게는 크라이오펌프가 예비 가열실에 제공된다. 이 예비 가열 처리는 어떤 경우에는 생략될 수 있다.
산화물 반도체막이 스퍼터링법에 의해 형성되기 전에, 제3 절연층(447b)의 표면 위의 먼지는 바람직하게는 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거된다. 역 스퍼터링은 아르곤 분위기에서 기판 측의 근방에 플라즈마를 발생하기 위해 고주파 전원을 이용하여, 타겟측에 전압을 인가하지 않고 기판 측에 전압을 인가하여, 표면이 개질되는 방법이다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등이 이용될 수 있다.
산화물 반도체막은 스퍼터링법에 의해 형성된다. 산화물 반도체막으로서 다음 중 임의의 것이 이용된다: In-Ga-Zn-O계 산화물 반도체막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 및 Zn-O계 산화물 반도체막. 본 실시 형태에서, 산화물 반도체막은 In-Ga-Zn-O계 산화물 반도체막을 형성하기 위해 타겟을 사용하는 스퍼터링법에 의해 형성된다. 산화물 반도체막은 희가스(통상적으로, 아르곤)분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤)과 산소를 포함하는 혼합된 분위기에서 스퍼터링법에 의해 형성될 수 있다. 스퍼터링법을 이용하는 경우에, 2 중량% 내지 10 중량%의 SiO2를 포함하는 타겟이 증착을 위해 이용될 수 있다.
스퍼터링법에 의해 산화물 반도체막을 형성하는 타겟으로서, 산화 아연을 주 성분으로 포함하는 금속 산화물의 타겟이 이용될 수 있다. 또한, 금속 산화물의 타겟의 다른 예로서는, In, Ga, 및 Zn을 포함하는 성막용 산화물 반도체 타겟(조성비로서, In2O3:Ga2O3:ZnO = 1:1:1(몰 비))을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 성막용 산화물 반도체막 타겟으로서, In2O3:Ga2O3:ZnO = 1:1:2[(몰 비)], 또는 In2O3:Ga2O3:ZnO = 1:1:4[몰 비]가 사용될 수 있다. 성막용 산화물 반도체 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 성막용 산화물 반도체막 타겟을 이용함으로써, 증착된 산화물 반도체막은 치밀한 막으로 된다.
산화물 반도체막은 다음의 방식으로 형성된다: 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내에 잔류하는 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로서 기판(430) 위에 산화물 반도체막을 형성한다. 처리실 내에 남아 있는 수분 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이어도 된다． 크라이오펌프를 이용해서 배기한 처리실은, 예를 들면, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물 등 (보다 바람직하게는 탄소 원자를 포함하는 화합물)이 배기되기 때문에, 처리실에서 증착된 산화물 반도체막에 포함되는 불순물의 농도가 감소될 수 있다. 또한, 기판을 가열하면서 산화물 반도체막을 형성해도 된다.
증착 조건의 예로서, 기판 온도는 실온, 기판과 타겟의 사이의 거리는 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 및 산소 및 아르곤(산소의 유량 비율은 15sccm, 및 아르곤의 유량 비율 30sccm) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 분말 물질(입자 또는 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 5nm 이상 30nm 이하로 한다. 또한, 적용하는 산화물 반도체막 재료에 따라 적절한 두께는 상이하므로，재료에 따라서 적절히 두께를 선택하면 된다．
다음에 산화물 반도체막은 제3 포토리소그래피 단계에서 섬 형상의 산화물 반도체(442 및 472)로 가공된다(도 1a 참조). 나아가, 섬 형상의 산화물 반도체층(442 및 472)을 형성하기 위한 레지스트 마스크가 잉크 제트법을 이용하여 형성될 수 있다. 잉크 제트법에 의해 레지스트 마스크를 형성하면 포토마스크가 필요 없으므로, 제조 비용이 감소될 수 있다.
여기서 산화물 반도체막의 에칭은 드라이 에칭, 웨트 에칭, 또는 드라이 에칭과 웨트 에칭 둘 다일 수 있다.
드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 염화 붕소(BCl3), 염화 실리콘(SiCl4), 또는 4염화 탄소(CCl4))가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 4불화 탄소(CF4), 불화황(SF6), 불화 질소(NF3), 또는 3불화 메탄(CHF3)등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(reactive ion　etching: 반응성 이온 에칭)법이나, ICP(inductively　coupled　plasma:　유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
산화물 반도체막을 웨트 에칭하는 에칭 액으로서는, 인산과 아세트산과 질산을 섞은 용액, 암모니아 과수 혼합물(31 중량%의 과산화수소수 : 28 중량%의 암모니아수: 물 = 5:2:2) 등을 이용할 수 있다. 또한, ITO07N(간토화학사제에 의해 생산됨)을 이용해도 된다．
또한, 웨트 에칭 후의 에칭 액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭 액의 폐액을 정제하고, 포함되는 재료를 재이용해도 된다. 해당 에칭 후의 폐액으로부터 산화물 반도체막에 포함되는 인듐 등의 재료를 회수해서 재이용함으로써, 자원을 효율적으로 활용해 저비용화할 수 있다.
에칭 조건(에칭 액, 에칭 시간, 및 온도)은 재료가 원하는 형상으로 에칭될 수 있도록 재료에 따라 적절히 조정될 수 있다.
본 실시 형태에서, 산화물 반도체막은 에칭 액으로서, 인산, 아세트산 및 질산의 혼합 용액을 이용하는 웨트 에칭에 의해, 섬 형상의 산화물 반도체층(442 및 472)으로 가공된다.
본 실시 형태에서, 제1 가열 처리는 산화물 반도체층(442 및 472)에 대해 행해진다. 제1 가열 처리의 온도는 400℃ 내지 750℃이고, 바람직하게는 400℃ 이상 기판의 변형점 미만이다. 본 실시 형태에서, 기판은 가열 처리 장치의 하나인 전기 로 내에 도입되고, 가열 처리는 질소 분위기에서 한 시간 동안 산화물 반도체층에 대해 450℃에서 행해진다. 다음에, 산화물 반도체층은 공기에 노출되지 않아, 물 및 수소가 산화물 반도체층에 재혼입하는 것을 방지하고, 산화물 반도체층을 얻는다. 이 제1 가열 처리에 의해, 탈수화 또는 탈수소화가 산화물 반도체층(442 및 472)에 대해 행해질 수 있다.
그러나, 제1 가열 처리를 위한 장치는 전기 로로 한정되지 않고 저항 발열 소자 등의 가열 소자로부터의 열 전도 또는 열 복사를 이용하여 피처리물을 가열하는 장치를 구비할 수 있다. 예를 들어, GRTA(gas rapid thermal anneal) 장치, 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출된 광(전자기파)의 복사에 의해 피처리물을 가열할 수 있는 장치이다. GRTA 장치는 고온 가스를 이용하여 가열 처리가 행해지는 장치이다. 가스로서, 가열 처리에 의해 피처리물과 반응하지 않는 질소 등의 불활성 기체 또는 아르곤 등의 희가스가 이용될 수 있다.
예를 들어, 제1 가열 처리로서, 기판이 650℃ 내지 700℃의 고온으로 가열된 불활성 가스에 이송되어 넣어져 수분 동안 가열한 다음, 기판이 고온으로 가열된 불활성 가스로부터 이송되어 나오는 GRTA가 행해질 수 있다. GRTA를 이용하여, 단기간의 고온 가열 처리가 가능하다.
제1 가열 처리에서, 물, 수소 등이 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 분위기에 포함되지 않는 것이 바람직하다. 가열 처리 장치로 도입되는 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상 (즉, 불순물 농도는 1ppm 이하, 바람직하게는, 0.1ppm 이하)로 되는 것이 바람직하다.
또한, 산화물 반도체층은 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라 미결정막 또는 다결정막으로 결정화될 수 있다. 예를 들어, 산화물 반도체층은 90% 이상 또는 80% 이상의 결정화율을 갖는 미결정 반도체막으로 결정화될 수 있다. 또한, 제1 가열 처리의 조건 및 산화물 반도체막의 재료에 따라, 산화물 반도체층은 결정 성분을 포함하지 않는 비정질 산화물 반도체막일 수 있다. 산화물 반도체층은 미결정 부분(각 결정립이 1nm 내지 20nm(통상적으로, 2nm 내지 4nm)의 직경을 가짐)이 비정질 산화물 반도체에 포함되는 산화물 반도체막이 되는 경우도 있다.
산화물 반도체층의 제1 가열 처리는 산화물 반도체막이 섬 형상의 산화물 반도체층으로 가공되기 전에 행해질 수 있다. 그 경우에, 기판은 제1 가열 처리 후에 가열 장치로부터 나오고, 다음에 포토리소그래피 단계가 행해질 수 있다.
산화물 반도체층의 탈수화 또는 탈수소화의 효과를 갖는 가열 처리는 다음의 타이밍 중 하나에서 행해질 수 있다: 산화물 반도체층이 형성된 후; 소스 전극과 드레인 전극이 산화물 반도체층 위에 형성된 후; 및 게이트 절연층이 소스 전극과 드레인 전극 위에 형성된 후.
그러나, 고순도 산화물 반도체층이 증착시에 수소 또는 수분을 충분히 감소시켜 얻어질 수 있는 경우, 제1 가열 처리는 반드시 행할 필요는 없다. 고순도 산화물 반도체층이 증착시에 수소 또는 수분을 충분히 감소시켜 얻어질 수 있는 경우, 기판은 감압된 상태로 유지된 처리실 내에 유지되고 기판은 실온 이상 400℃ 미만의 온도로 가열된다. 다음에, 수소 또는 수분이 제거된 스퍼터링 가스가 처리실 내에 남아 있는 수분이 제거되는 동안 도입되고, 산화물 반도체층이 타겟으로서 금속 산화물을 이용하여 기판 위에 형성된다. 크라이오펌프를 이용하여 배기된 처리실에서, 예를 들어, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물(보다 바람직하게는, 탄소 원자를 더 포함하는 화합물) 등이 배기되므로, 가열실에서 증착된 산화물 반도체층 내에 포함된 불순물의 농도가 감소될 수 있다. 크라이오 펌프를 이용하여 처리실 내에 남아 있는 수분을 제거하면서 스퍼터링에 의해 증착을 행함으로써, 산화물 반도체층이 형성될 때의 기판 온도는 실온 이상 400℃ 미만으로 될 수 있다.
다음에, 레지스트 마스크가 제4 포토리소그래피 단계에 의해 제3 절연층(447b) 위에 형성되고, 전극층(479a)에 도달하는 개구부를 형성하도록 선택적 에칭이 행해진다.
도전막이 제3 절연층(447b) 및 산화물 반도체층(442 및 472) 위에 형성된다. 도전막은 스퍼터링법 또는 진공 증착법에 의해 형성될 수 있다. 도전막의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소; 이들 원소 중 임의의 것을 성분으로 포함하는 합금; 이들 원소의 조합을 포함하는 합금막 등을 들 수 있다. 다르게는, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 재료가 이용될 수 있다. 또한, 금속 도전막은 단층 구조 또는 둘 이상의 층의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막이 알루미늄막 위에 적층된 2층 구조, 티타늄막, 알루미늄막, 및 티타늄막이 이 순서로 적층된 3층 구조 등을 들 수 있다. 다르게는, Al과, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나 또는 복수의 원소를 조합한 막, 합금막, 또는 질화물막이 이용될 수 있다. 본 실시 형태에서, 티타늄막(두께가 10nm 내지 100nm) 및 알루미늄막(두께가 20nm 내지 500nm)의 적층된 막이 도전막으로서 형성된다.
다음에, 200nm 내지 2000nm의 두께를 갖는 절연막이 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 및/또는 질화 산화 실리콘층의 단층 또는 적층을 이용하여 플라즈마 CVD법, 스퍼터링법 등에 의해 도전막 위에 형성된다.
레지스트 마스크가 제5 포토리소그래피 단계에 의해 절연막 위에 형성되고, 선택적 에칭이 행해져 제4 절연층(446), 제1 소스 전극층(445a), 제2 소스 전극층(448a), 제1 드레인 전극층(445b), 및 제2 드레인 전극층(448b)을 형성하고, 다음에 레지스트 마스크가 제거된다. 나중에 형성되는 게이트 전극층과 소스 및 드레인 전극층 사이의 기생 용량을 감소시키기 위해 제4 절연층(446)이 제공된다. 소스 전극층 및 드레인 전극층의 단부는 테이퍼 형상으로 되는 것이 바람직한데, 왜냐하면 그 위에 적층된 게이트 절연층의 피복성이 개선되기 때문이다.
도전막이 에칭될 때, 각 재료 및 에칭 조건은 산화물 반도체층(442 및 472)이 제거되어 그 아래의 제3 절연층(447b)을 노출하지 않도록 적절히 조절된다.
본 실시 형태에서, Ti막이 제1 소스 전극층(445a) 및 제1 드레인 전극층(445b)으로서 이용되고, 알루미늄막이 제2 소스 전극층(448a) 및 제2 드레인 전극층(448b)으로서 이용되고, In-Ga-Zn-O계 산화물이 산화물 반도체층(442)으로서 이용되고, 암모니아 과수 혼합물(암모니아수, 물 및 과산화수소수의 혼합 용액)이 에칭 액으로서 이용된다.
제5 포토리소그래피 단계에서, 산화물 반도체층(442)의 부분만이 에칭되어 홈(오목부)을 갖는 산화물 반도체층이 형성되는 경우가 있다. 제1 소스 전극층(445a) 및 제1 드레인 전극층(445b)을 형성하기 위한 레지스트 마스크가 잉크 제트법에 의해 형성될 수 있다. 잉크 제트법에 의해 레지스트 마스크를 형성하면 포토마스크가 불필요하므로, 제조 비용이 감소될 수 있다.
제5 포토리소그래피 단계에서 레지스트 마스크의 형성을 위한 노광으로는, 자외선광, KrF 레이저광, 또는 ArF 레이저광이 이용된다. 나중에 형성되는 박막 트랜지스터(440)의 채널 길이 L1은 산화물 반도체층(442) 위에서 서로 인접하여 있는 소스 전극층의 하부 에지부와 드레인 전극층의 하부 에지부 사이의 거리에 의해 결정된다. 채널 길이 L1이 25nm보다 짧은 노광을 행하는 경우에, 제5 포토리소그래피 단계에서 레지스트 마스크를 형성하기 위한 노광은 수 나노미터 내지 수십 나노미터의 극히 짧은 파장을 갖는 극자외선 광을 이용하여 행해진다. 극자외선을 이용하는 노광에서, 해상도는 높고 초점 심도는 크다. 따라서, 나중에 형성되는 박막 트랜지스터(440)의 채널 길이 L1은 10nm 내지 1000nm로 되어, 동작 속도가 증가될 수 있고, 오프 전류값이 극도로 작기 때문에 전력 소비가 감소될 수 있다.
다음에, 게이트 절연층(444)이 제4 절연층(446), 산화물 반도체층(442 및 472), 제1 소스 전극층(445a), 제2 소스 전극층(448a), 제1 드레인 전극층(445b), 및 제2 드레인 전극층(448b) 위에 형성된다.
게이트 절연층(444)은 플라즈마 CVD법, 스퍼터링법 등에 의해 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층의 단층 구조 또는 적층 구조를 갖도록 형성된다. 게이트 절연층(444)은 바람직하게는 스퍼터링법에 의해 형성되어 게이트 절연층(444)은 다량의 수소를 포함하지 않는다. 산화 실리콘막이 스퍼터링법에 의해 형성되는 경우에, 실리콘 타겟 또는 석영 타겟이 타겟으로서 이용되고, 산소 가스 또는 산소와 아르곤 가스의 혼합 가스가 스퍼터링 가스로서 이용된다.
게이트 절연층(444)은 산화 실리콘층 및 질화 실리콘층이 제2 소스 전극층(448a) 및 제2 드레인 전극층(448b)의 측으로부터 이 순서로 적층된 구조를 가질 수 있다. 예를 들어, 두께가 5nm 내지 300nm인 산화 실리콘층(SiOx(x>0))이 제1 게이트 절연층으로서, 두께가 50nm 내지 200nm인 질화 실리콘층(SiNy)(y>0))이 스퍼터링법에 의해 제1 게이트 절연층 위에 제2 게이트 절연층으로서 적층되어, 두께가 100nm인 게이트 절연층을 형성한다. 본 실시 형태에서, 두께가 100nm인 산화 실리콘층은, 압력이 0.4Pa이고, 고주파 전원이 1.5kW인 조건하에서, 산소 및 아르곤(산소의 유량 비율은 25sccm, 및 아르곤의 유량 비율은 25sccm)을 포함하는 분위기에서 RF 스퍼터링법에 의해 형성된다.
다음에, 레지스트 마스크가 제6 포토리소그래피 단계에 의해 형성되고, 선택적 에칭이 게이트 절연층(444) 및 제4 절연층(446)의 부분을 제거하도록 행해지고, 개구부가 박막 트랜지스터(470)의 소스 전극층 또는 드레인 전극층에 도달하도록 형성된다.
다음에, 도전막이 게이트 절연층(444) 및 개구부 위에 형성되고, 게이트 전극층(441 및 471) 및 배선층(474a 및 474b)이 제7 포토리소그래피 단계에 의해 형성된다. 레지스트 마스크가 잉크 제트법에 의해 형성될 수 있다. 잉크 제트법에 의해 레지스트 마스크를 형성하면 포토마스크가 불필요하므로, 제조 비용이 감소될 수 있다.
게이트 전극층(441 및 471) 및 배선층(474a 및 474b)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들 재료 중 임의의 것을 주성분으로 포함하는 합금 재료를 이용하여 단층 또는 적층 구조를 갖도록 형성될 수 있다.
예를 들어, 게이트 전극층(441 및 471) 및 배선층(474a 및 474b)의 2층 구조로서, 다음의 구조가 바람직하다: 알루미늄 및 그 위에 몰리브덴이 적층된 2층 구조, 구리층 및 그 위에 몰리브덴층이 적층된 2층 구조, 구리층 및 그 위에 질화 티타늄층 또는 질화 탄탈층이 적층된 2층 구조, 및 질화 티타늄층 및 몰리브덴층의 2층 구조. 3층 구조로서, 텅스텐층 또는 질화 텅스텐층의 적층, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층, 및 질화 티타늄층 또는 티타늄층이 바람직하다. 게이트 전극층은 투광성을 갖는 도전막을 이용하여 형성될 수 있다는 점에 유의한다. 투광성을 갖는 도전막의 예로서, 투명 도전 산화물 등을 들 수 있다.
본 실시 형태에서, 두께가 150nm인 텅스텐막이 게이트 절연층(441 및 471) 및 배선층(474a 및 474b)으로서 형성된다.
다음에, 제2 가열 처리(바람직하게는, 200℃ 내지 400℃, 예를 들어 250℃ 내지 300℃)가 불활성 가스 분위기 또는 산소 가스 분위기에서 행해진다. 본 실시 형태에서, 제2 가열 처리는 한 시간 동안 질소 분위기에서 250℃에서 행해진다. 제2 가열 처리는 보호 절연층 또는 평탄화 절연층이 박막 트랜지스터(440 및 470) 위에 형성된 후에 행해질 수 있다.
또한, 가열 처리는 대기 중에서 1 시간 내지 30 시간 동안 100℃ 내지 200℃에서 행해질 수 있다. 이 가열 처리는 고정된 가열 온도에서 행해질 수 있다. 다르게는, 가열 온도의 다음의 변화가 복수 회 반복적으로 수행될 수 있다: 가열 온도는 실온에서 100℃ 내지 200℃의 온도까지 올라간 다음에 실온으로 내려간다. 또한, 이 가열 처리는 감압하에서 절연층의 형성 전에 행해질 수 있다. 감압하에서, 가열 처리 시간이 단축될 수 있다.
상기 단계들을 통해, 수소, 수분, 수소화물, 및 수산화물의 농도가 감소된 산화물 반도체층(442 및 472)을 각각 포함하는 박막 트랜지스터(440 및 470)가 형성될 수 있다(도 1b 참조).
전극층(479c)과 제4 드레인 전극층(478b) 사이의 기생 용량이 제5 절연층(473)에 의해 감소되는 박박 트랜지스터(470)는 제3 소스 전극층(475a), 제4 소스 전극층(478a), 제3 드레인 전극층(475b), 및 제4 드레인 전극층(478b)을 포함한다. 제5 절연층(473)과 중첩하는 전극층(479c)은 게이트 신호선이고, 제4 드레인 전극층(478b)과의 배선 교차부의 구조를 나타낸다. 제3 소스 전극층(475a)은 전극층(479a)에 전기적으로 접속된다. 제4 소스 전극층(478a)은 배선층(474a)에 전기적으로 접속된다. 박막 트랜지스터(470)는 박막 트랜지스터(440)의 채널 길이 L1보다 긴 채널 길이 L2 및 작은 오프 전류 값을 갖는 박막 트랜지스터이다.
또한, 보호 절연층 또는 평탄화를 위한 평탄화 절연층이 박막 트랜지스터(440 및 470) 위에 형성될 수 있다. 예를 들어, 보호 절연층은 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층의 단층 또는 적층 구조를 갖도록 형성된다.
평탄화 절연층은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의, 내열성을 갖는 유기 재료를 이용하여 형성될 수 있다. 또 상기 유기 재료 이외에, 저유전율 재료(로우-k 재료), 실록산계 수지, 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG) 등이 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층함으로써, 평탄화 절연층을 형성할 수 있다.
실록산계 수지는, 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면, 알킬기나 아릴기) 또는 플루오르기를 포함할 수 있다． 또한, 유기기는 플루오르기를 포함할 수 있다.
평탄화 절연층의 형성법은, 특별히 한정되지 않는다. 평탄화 절연층은 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코트, 디핑, 스프레이 도포, 또는 액적 토출법(예를 들어, 잉크 제트법, 스크린인쇄, 또는 오프셋인쇄 등)등의 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구를 이용하여 형성될 수 있다.
박막 트랜지스터(470)의 산화물 반도체층(472) 아래에 제공된 전극층(479b)은 백 게이트로서 기능할 수 있다. 백 게이트의 전위는 고정 전위, 예를 들어, 0V, 또는 접지 전위일 수 있고, 실무자에 의해 적절히 결정될 수 있다. 또한, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(이후, BT 시험이라고 함)에서, 산화물 반도체층의 위와 아래에 게이트 전극을 제공함으로써, BT 시험 전과 후 간에 박막 트랜지스터의 임계 전압의 변화량을 감소시킬 수 있다. 즉, 산화물 반도체층의 위와 아래에 게이트 전극을 제공하면 신뢰성이 향상될 수 있다.
또한, 전극층(479b)에 인가된 게이트 전압을 제어함으로써, 임계 전압이 결정될 수 있다. 다르게는, 임계 전압이 양으로 설정될 때, 박막 트랜지스터는 증진형 트랜지스터로 기능할 수 있다. 또 다르게는, 임계 전압이 음으로 설정될 때, 박막 트랜지스터는 공핍형 트랜지스터로 기능할 수 있다.
예를 들어, 증진형 트랜지스터와 공핍형 트랜지스터의 조합(이후, 이러한 회로를 EDMOS 회로라고 함)을 포함하는 인버터 회로는 구동 회로로 이용될 수 있다. 구동 회로는 적어도 논리 회로부, 및 스위치부 또는 버퍼부를 포함한다. 논리 회로부는 상기 EDMOS 회로를 포함하는 회로 구조를 갖는다. 또한, 큰 온 상태 전류가 흐를 수 있는 박막 트랜지스터는 바람직하게는 스위치부 또는 버퍼부로 이용된다. 산화물 반도체층의 위와 아래에 게이트 전극을 포함하는 공핍형 트랜지스터 또는 박막 트랜지스터가 이용된다.
다른 구조를 갖는 박막 트랜지스터가 단계의 수를 상당히 증가시키지 않고 하나의 기판 위에 형성될 수 있다. 예를 들어, 산화물 반도체층의 위와 아래에 게이트 전극을 포함하는 박막 트랜지스터를 이용하는 EDMOS 회로는 고속 구동을 위한 집적 회로 내에 형성될 수 있고, 산화물 반도체층의 위와 아래에 게이트 전극을 포함하는 박막 트랜지스터는 다른 영역에 형성될 수 있다.
본 명세서에서는, 임계 전압이 양인 n 채널 TFT를 증진형(enhancement type) 트랜지스터라고 하고, 임계 전압이 음인 n 채널 TFT를 공핍형 트랜지스터라고 한다는 점에 유의한다.
박막 트랜지스터(470) 및 박막 트랜지스터(440)에서, 질화 실리콘막이 게이트 절연층(444) 및 제1 절연층(447a) 둘 다에 이용될 때, 산화물 반도체층(442 및 472)은 질화 실리콘막 사이에 끼워질 수 있고, 수소 또는 수분이 들어오는 것을 효과적으로 차단할 수 있다. 이러한 구조로, 산화물 반도체층(442 및 472)에 포함된 물 또는 수소의 농도가 최대한 감소될 수 있고, 물 또는 수소가 다시 들어오는 것을 방지할 수 있다.
(실시 형태 2)
실시 형태 1에서, 배선 교차부를 포함하는 박막 트랜지스터(470) 및 산화물 반도체층(442) 위에만 게이트 전극층(441)을 포함하는 박막 트랜지스터(440)가 설명되었다. 이후에는, 2개의 n 채널 박막 트랜지스터를 이용하여 집적 회로의 인버터회로를 형성하는 예에 대해 설명한다. 박막 트랜지스터의 제조 공정은 실시 형태 1과 거의 동일하기 때문에, 다른 점에 대해서만 상세히 설명한다는 점에 유의한다.
집적 회로는 인버터 회로, 용량 소자, 저항 등을 이용하여 형성되므로, 인버터 회로 외에 하나의 기판 위에 용량 소자 및 2종의 저항을 형성하는 공정을 또한 설명한다.
인버터 회로가 2개의 n 채널 TFT를 조합하여 형성될 때, 2종의 인버터 회로가 있다: 증진형 트랜지스터와 공핍형 트랜지스터의 조합(EDMOS 회로라고 함)을 갖는 인버터 및 2개의 증진형 TFT의 조합(이후, EEMOS 회로라고 함)을 갖는 인버터.
본 실시 형태에서, EDMOS 회로의 예가 설명된다. 또한, EDMOS 회로의 등가 회로가 도 2에 도시된다. 인버터 회로의 단면 구조가 도 3에 도시된다.
도 3에 도시된 회로 접속은 도 2에 도시된 것과 상응한다. 제1 박막 트랜지스터(480)가 증진형 n 채널 트랜지스터이고 제2 박막 트랜지스터(490)가 공핍형 n 채널 트랜지스터인 예가 도시된다.
도 3에서, 전극층(479d, 479e, 479f, 479g, 및 479h)이 기판(430) 위에 제공된다. 전극층(479d, 479e, 479f, 479g, 및 479h)은 실시 형태 1의 전극층(479a, 479b, 및 479c)과 동일한 단계에 의해 그리고 동일한 재료를 이용하여 형성될 수 있다.
전압이 전극층(479d)에 인가되고 박막 트랜지스터(480)는 임계 전압이 양으로 설정된 증진형 박막 트랜지스터로서 기능한다. 전압이 또한 전극층(479e)에 인가되고 박막 트랜지스터(490)는 임계 전압이 음으로 설정된 공핍형 트랜지스터로서 기능한다.
전극층(479f)은 용량을 형성하는 하나의 전극이다. 전극층(479g)은 제1 저항에 접속된 하나의 전극이다. 전극층(479h)은 제2 저항에 접속된 하나의 전극이다.
제1 절연층(487a) 및 제3 절연층(487b)은 전극층(479d, 479e, 479f, 479g, 및 479h)을 덮도록 형성된다. 도시하지는 않았지만, 기생 용량이 감소될 영역에서, 스페이서 절연층으로 되는 제2 절연층이 실시 형태 1에서 설명한 바와 같이 제공된다는 점에 유의한다. 용량부에서, 각각 전극층(479f)과 중첩하는 제1 절연층(487a) 및 전극층(479f)과 중첩하는 제3 절연층(487b)이 유전체로 된다.
본 실시 형태에서는, 실시 형태 1과 다르게, 제2 산화물 반도체층(482b)은 제1 산화물 반도체층(482a)보다 큰 두께를 갖는다. 증착 및 패터닝이 각각 제2 산화물 반도체층(482b)을 두껍게 만들기 위해 2번 행해진다. 이러한 큰 두께로, 박막 트랜지스터(490)는 공핍형 트랜지스터로서 기능할 수 있다. 임계 전압이 음으로 설정되는 전압이 반드시 전극층(479e)에 인가될 필요가 없으므로, 전극층(479e)은 생략될 수 있다.
제1 산화물 반도체층(482a)과 동일한 두께를 갖도록 형성된 제3 산화물 반도체층(432b)은 제1 저항으로서 기능한다. 개구부가 전극층(479h)과 중첩하는 제1 절연층(487a) 및 제3 절연층(487b) 내에 형성되고, 제3 산화물 반도체층(432b)과 전극층(479h)은 개구부를 통해 서로 전기적으로 접속된다. 제2 산화물 반도체 층(482b)과 동일한 두께를 갖도록 형성된 제4 산화물 반도체 층(432a)은 제2 저항으로서 기능 하고, 그 저항값은 제1 저항의 값과 다르다. 개구부가 전극층(479g)과 중첩하는 제1 절연층(487a) 및 제3 절연층(487b) 내에 형성되고, 제4 산화물 반도체 층(432a)과 전극층(479g)은 그 개구부를 통해 서로 전기적으로 접속된다.
박막 트랜지스터(480)는 제1 게이트 전극층(481) 및 게이트 전극층(492)을 사이에 두고 제1 게이트 전극층(481)과 중첩하는 산화물 반도체 층(482a)을 포함한다. 산화물 반도체층(482a)의 부분과 접하여 있는 제1 소스 전극층(485b)은 제1 배선(484b)에 전기적으로 접속한다. 제1 배선(484b)은 음의 전압 VDL이 인가되는 전원선(음 전원선)이다. 이 전원선은 접지 전위를 갖는 전원선(접지 전위 전원선)일 수 있다.
제1 소스 전극층(485b)은 실시 형태 1의 제1 소스 전극층(445a)과 동일한 재료를 이용하여 형성되고, 제1 소스 전극층(485b) 위에 접하여 형성되는 제2 소스 전극층(488b)은 실시 형태 1의 제2 소스 전극층(448a)과 동일한 재료를 이용하여 형성된다. 실시 형태 1에서, 절연층이 절연막과 동일한 마스크를 이용하여 형성된 다음 패터닝되는 예가 설명되지만, 본 실시 형태에서는, 절연막은 도전층이 패터닝된 후 한 단계에서 형성된다. 후속하여, 절연막은 절연층(486)을 형성하도록 선택적으로 제거되고, 도전층이 마스크로서 절연층(486)을 이용하여 선택적으로 에칭되고, 제1 소스 전극층(485b), 제2 소스 전극층(488b), 제1 드레인 전극층(485a), 및 제2 드레인 전극층(488a)이 형성된다. 절연층(486)은 이후에 형성되는 제2 게이트 전극층(491)과 제4 드레인 전극층(498b) 사이의 기생 용량을 감소시키도록 제공된다.
용량부에서는, 제1 용량 전극층(433)이 제1 소스 전극층(485b)과 동일한 단계에서 그리고 동일한 재료를 이용하여 형성되고, 제2 용량 전극층(434)이 제2 소스 전극층(488b)과 동일한 단계에서 그리고 동일한 재료를 이용하여 형성된다. 제1 용량 전극층(433)과 제2 용량 전극층(434)은 전극층(479f)과 중첩한다.
제1 전극층(477)은 제1 소스 전극층(485b)과 동일한 단계에서 그리고 동일한 재료를 이용하여 제1 저항인 제3 산화물 반도체층(432b) 위에 접하여 형성된다. 제2 전극층(438)은 제2 소스 전극층(488b)과 동일한 단계에서 그리고 동일한 재료를 이용하여 제1 전극층(477) 위에 형성된다.
제2 박막 트랜지스터(490)는 제2 배선으로서 기능하는 제2 게이트 전극층(491) 및 게이트 절연층(492)을 사이에 두고 제2 게이트 전극층(491)과 중첩하는 제2 산화물 반도체층(482b)을 포함한다. 제3 배선(484a)은 양의 전압 VDH가 인가되는 전원선(양의 전원선)이다.
제2 박막 트랜지스터(490)는 제2 산화물 반도체층(482b)과 부분적으로 접촉하여 중첩된 제3 소스 전극층(495a) 및 제4 소스 전극층(498a)을 더 포함한다. 제2 박막 트랜지스터(490)는 제2 산화물 반도체층(482b)과 부분적으로 접촉하여 중첩된 제3 드레인 전극층(495b) 및 제4 드레인 전극층(498b)을 더 포함한다. 제3 소스 전극층(495a) 및 제3 드레인 전극층(495b)은 제1 소스 전극층(485b)과 동일한 단계에서 그리고 동일한 재료를 이용하여 형성된다는 점에 유의한다. 제4 소스 전극층(498a) 및 제4 드레인 전극층(498b)은 제2 소스 전극층(488b)과 동일한 단계에서 그리고 동일한 재료를 이용하여 형성된다.
개구부는 제2 드레인 전극층(488a)에 도달하도록 절연층(486)에 형성된다. 제2 드레인 전극층(488a)은 제2 배선으로 기능하는 제2 게이트 전극층(491)과 전기적으로 접속하여, 제1 박막 트랜지스터(480)와 제2 박막 트랜지스터(490)는 EDMOS 회로를 형성하도록 접속된다.
전극층(479f)과 중첩하는 영역에서 게이트 절연층(492) 내의 개구부를 통해 제2 용량 전극층(434)과 접속하는 제4 배선(431)은 용량 배선으로서 기능한다.
제5 배선(435)은 전극층(479g)과 중첩하는 영역에서 게이트 절연층(492) 내의 개구부를 통해, 제2 저항으로서 기능하는 제4 산화물 반도체층(432a)과 접하여 있다.
본 실시 형태에서, EDMOS 회로, 용량부, 제1 저항, 및 제2 저항이 하나의 기판 위에 형성되는 예가 설명되지만, 실시 형태 1의 박막 트랜지스터가 또한 특정한 제한 없이 동일한 기판 위에 형성될 수 있다.
본 실시 형태에서, 동일한 기판 위에 형성될 수 있는 배선의 단자 부분의 단면 구조가 도 4a 및 도 4b에 도시된다. 도 4a는 도 4b의 선 C1-C2를 따라 절취한 단면도이다.
도 4a에서, 절연층(486)과 게이트 절연층(492)의 적층 위에 형성된 도전층(437)은 입력 단자로서 기능하는 접속용 단자이다. 도 4a에서, 전극층(479d, 479e, 479f, 479g, 및 479h)과 동일한 재료로 형성된 전극층(479i)은, 제1 절연층(487a) 및 제3 절연층(487b)을 사이에 두고, 제1 소스 전극층(485b)에 전기적으로 접속된 제1 단자 전극층(439) 아래에 중첩하여 제공된다. 전극층(479i)은 제1 단자 전극층(439)과 전기적으로 접속되지 않고, 잡음 또는 정전기에 대한 대책으로서의 용량이 제1 단자 전극(439)과 다르도록, 예를 들어, 플로팅, GND, 0V 등으로, 전극층(479i)의 전위를 설정함으로써 형성될 수 있다. 제2 단자 전극층(489)이 그 위에 제공되는 제1 단자 전극층(439)은 절연층(486) 및 게이트 절연층(492)을 사이에 두고 도전층(437)과 전기적으로 접속된다.
제1 단자 전극층(439)은 제1 소스 전극층(485b)과 동일한 재료를 이용하여 그리고 동일한 단계에서 형성될 수 있다. 제2 단자 전극층(489)은 제2 소스 전극층(488b)과 동일한 재료를 이용하여 그리고 동일한 단계에서 형성될 수 있다. 도전층(437)은 제1 게이트 전극층(481)과 동일한 재료를 이용하여 그리고 동일한 단계에서 형성될 수 있다.
본 실시 형태는 실시 형태 1과 자유롭게 조합될 수 있다.
(실시 형태 3)
본 실시 형태에서, 실시 형태 2에서 설명된 EDMOS 회로를 이용하여 CPU(중앙 처리 장치)를 제조하는 예가 설명된다.
CPU의 블록도의 예가 도 5에 도시된다. 도 5에 도시된 CPU(1001)는 타이밍 제어 회로(1002), 명령 디코더(1003), 레지스터 어레이(1004), 어드레스 논리 및 버퍼 회로(1005), 데이터 버스 인터페이스(1006), ALU(1007), 명령 레지스터(1008) 등을 포함한다.
이들 회로는 실시 형태 1 또는 실시 형태 2에서 설명된 박막 트랜지스터, 인버터 회로, 저항, 용량 소자 등을 이용하여 제조된다. 실시 형태 1 또는 실시 형태 2에서 설명된 박막 트랜지스터는 각각 수소 농도가 충분히 감소된 산화물 반도체층을 이용하여, 박막 트랜지스터의 오프 전류가 극히 작을 수 있다. CPU(1001)의 적어도 일부에 수소 농도가 충분히 감소된 산화물 반도체막을 포함하는 박막 트랜지스터를 이용함으로써, 전력 소비가 감소될 수 있다.
이제, 각 회로에 대해 간략히 설명한다. 타이밍 제어 회로(1002)는 외부로부터 명령을 수신하고, 명령을 내부용 정보로 변환하고, 이 정보를 다른 블록들에 전송한다. 또한, 타이밍 제어 회로는 내부 동작에 따라, 외부로 메모리 데이터를 판독 및 기입하는 등의 지시를 준다. 명령 디코더(1003)는 외부로부터의 명령을 내부용 정보로 변환하는 역할을 한다. 레지스터 어레이(1004)는 데이터를 일시적으로 저장하는 휘발성 메모리이다. 어드레스 논리 및 버퍼 회로(1005)는 외부 메모리의 어드레스를 지정하기 위한 회로이다. 데이터 버스 인터페이스(1006)는 외부 메모리 또는 프린터 등의 장치에 데이터를 취하고 보내는 회로이다. ALU(1007)는 연산을 수행하는 회로이다. 명령 레지스터(1008)는 명령을 일시적으로 저장하는 회로이다. CPU는 이러한 회로들의 조합을 포함한다.
CPU(1001)의 적어도 일부에 실시 형태 1 및 2에서 설명된 임의의 박막 트랜지스터를 이용함으로써, 대기 기간 중의 누설 전류가 감소되므로, 전자 장치에서 사용된 구동 회로 등의 전력 소비가 감소될 수 있다.
본 실시 형태는 실시 형태 1 및 2의 어느 것과 자유롭게 조합될 수 있다.
(실시 형태 4)
본 실시 형태에서, 상기 실시 형태들에서 설명된 반도체 장치의 사용 모드의 예가 설명된다. 구체적으로, 접촉 없이 데이터를 입력 및 출력할 수 있는 반도체 장치의 적용 예가 도면을 참조하여 아래에 설명된다. 데이터를 무선으로 송수신할 수 있는 반도체 장치를 또한 응용에 따라 RFID 태그, ID 태그, IC 태그, RF 태그, 무선 태그, 전자 태그, 또는 무선 칩이라고 한다.
본 실시 형태에서 설명된 반도체 장치의 상부 구조의 한 예가 도 8a를 참조하여 설명된다. 도 8a에 도시된 반도체 장치는 안테나(온 칩 안테나라고도 함)를 갖는 반도체 집적 회로(400) 칩 및 안테나(405)(부스터 안테나라고도 함)를 갖는 지지 기판(406)을 포함한다. 반도체 집적 회로 칩(400)은 지지 기판(406) 및 안테나(405) 위에 형성된 절연층(410)(도 8c) 위에 제공된다. 반도체 집적 회로 칩(400)은 절연층(410)을 이용하여 지지 기판(406) 및 안테나(405)에 고정될 수 있다.
정전기 방전으로 인한 반도체 집적 회로의 정전기적 파괴(예를 들어, 회로의 오동작 및 반도체 소자의 손상)을 방지하기 위해 반도체 집적 회로 칩(400)의 표면 위에 도전성 차폐부가 제공된다는 점에 유의한다. 도전성 차폐부가 고 저항을 갖고 전류가 안테나(405)의 패턴을 통해 흐를 수 없을 때, 반도체 집적 회로 칩(400)의 표면 위에 제공된 안테나(405) 및 도전성 차폐부는 서로 접촉하여 제공될 수 있다.
반도체 집적 회로 칩(400)에 제공된 반도체 집적 회로로서는, 메모리부 또는 논리부를 구성하는 복수의 박막 트랜지스터 등의 소자들이 제공된다. 메모리부 또는 논리부를 구성하는 박막 트랜지스터로서, 수소 농도가 충분히 감소된 고순도 산화물 반도체층이 이용된다. 본 실시 형태에 따른 반도체 장치에서의 반도체 소자로서, 반도체층을 이용하는 전계 효과 트랜지스터뿐만 아니라 메모리 소자가 이용될 수 있고, 따라서, 다양한 응용을 위해 요구되는 기능들에 맞을 수 있는 반도체 장치가 제조되고 제공될 수 있다.
도 7a는 도 8a에 도시된 반도체 집적 회로(400)에 포함된 안테나 및 반도체 집적 회로의 확대도이다. 도 7a에서, 안테나(101)는 권선의 수가 1인 장방형 루프 안테나이지만, 본 발명의 실시 형태는 이 구조로 한정되지 않는다. 루프 안테나의 형상은 장방형으로 한정되지 않고, 곡선, 예를 들어, 원형의 형상일 수 있다. 또한, 권선의 수는 1로 한정되지 않고 복수일 수 있다. 그러나, 안테나(101)의 권선수가 1일 때, 반도체 집적 회로(100)와 안테나(101) 사이에 발생되는 기생 용량이 감소될 수 있다.
도 8a 및 7a에서, 안테나(101)는 반도체 집적 회로(100)의 주변을 둘러싸도록 배치되고, 안테나(101)는 파선으로 표시된 급전점(408)에 대응하는 부분을 제외하고, 반도체 집적 회로(100)의 영역과 다른 영역에 배치된다. 그러나, 본 실시 형태는 이 구조로 한정되지 않는다. 도 7b에 도시된 바와 같이, 안테나(101)는 파선으로 표시된 급전점(408)에 대응하는 부분 외에 반도체 집적 회로(100)와 적어도 부분적으로 중첩하도록 배치될 수 있다. 안테나(101)가 도 8a 및 7a에 도시된 바와 같이 반도체 집적 회로(100)의 영역과는 다른 영역에 배치되는 경우에, 반도체 집적 회로(100)와 안테나(101) 사이에 발생되는 기생 용량이 감소될 수 있다.
도 8a에서, 안테나(405)는 파선(407)으로 둘러싸인 루프형 부분에서 주로 전자기 유도에 의해 안테나(101)에/으로부터 신호를 송신 및 수신하고 또는 전력을 공급할 수 있다. 또한, 안테나(405)는 파선(407)으로 둘러싸인 부분 이외의 영역에서 주로 무선파를 이용하여 인터로게이터(interrogator)에/로부터 신호를 송신 및 수신하고 전력을 공급할 수 있다. 인터로게이터와 반도체 장치 사이에서 캐리어(반송파)로서 이용된 무선파는 바람직하게는 약 30MHz 내지 5GHz의 주파수를 갖고, 예를 들어, 950MHz 또는 2.45GHz의 주파수 대역을 가질 수 있다.
안테나(405)는 파선(407)으로 둘러싸인 부분에서 권선수가 1인 장방형 루프안테나이지만, 본 발명의 실시 형태는 이 구조로 한정되지 않는다. 루프 안테나의 형상은 장방형으로 한정되지 않고 곡선, 예를 들어, 원형의 형상일 수 있다. 또한, 권선의 수는 1로 한정되지 않고 복수일 수 있다.
본 실시 형태에서 설명된 반도체 장치에서, 전자기 유도 방식, 전자기 결합 방식, 또는 마이크로파 방식이 이용될 수 있다. 마이크로파 방식의 경우에, 안테나(101) 및 안테나(405)의 형상은 전자기파의 파장에 따라 적절히 결정될 수 있다.
마이크로파 방식(예를 들어, UHF 대역(860MHz 대역 내지 960MHz 대역), 또는 2.45GHz 대역)이 반도체 장치에서 신호 전송 방법으로서 이용되는 경우에, 안테나의 길이, 형상 등이 신호 전송에 이용되는 전자기파의 파장을 고려하여 적절히 결정될 수 있다. 예를 들어, 각각의 안테나는 선형(예를 들어, 다이폴 안테나) 또는 플랫형(예를 들어, 패치 안테나 또는 리본형을 갖는 안테나)로 형성될 수 있다. 또한, 각각의 안테나는 선형으로 한정되지 않고 곡선형, 꾸불꾸불한 곡선형을 가질 수 있고, 또는 전자기파의 파장을 고려하여 이들을 조합한 형태로 될 수 있다.
안테나(101) 및 안테나(405)가 코일형을 갖고 전자기 유도 방식 또는 전자기 결합 방식이 이용되는 예가 도 9에 도시된다.
도 9에서, 코일형 안테나(101)를 갖는 반도체 집적 회로(400)는 부스터 안테나로서 코일형 안테나(405)를 구비한 지지 기판(406) 위에 형성된다. 기지 기판(406)은 부스터 안테나인 안테나(405) 사이에 끼워져, 용량 소자를 형성한다는 점에 유의한다.
다음에, 반도체 집적 회로 칩(400) 및 부스터 안테나의 구조 및 배치에 대해 설명한다. 도 8b는 지지 기판(406) 위에 형성된 반도체 집적 회로 칩(400) 및 안테나(405)가 적층된, 도 8a에 도시된 반도체 장치의 사시도이다. 또한, 도 8c는 도 8b의 파선 X-Y를 따라 절취한 단면도이다.
도 8c에 도시된 반도체 집적 회로 칩(400)으로서, 실시 형태 1 또는 실시 형태 2에서 설명된 어느 하나의 반도체 장치가 이용될 수 있고, 여기서는, 반도체 집적 회로를 개별 칩들로 절단하여 얻은 칩을 반도체 집적 회로 칩이라고 한다. 도 8c에 도시된 반도체 집적 회로 칩이 실시 형태 1을 이용하는 예이지만, 본 실시 형태는 이 구조로 한정되지 않고 다른 실시 형태에 적용될 수 있다.
도 8c에 도시된 반도체 집적 회로(100)는 제1 절연체(112)와 제2 절연체(102) 사이에 끼워지고, 측면도 또한 밀봉된다. 본 실시 형태에서, 복수의 반도체 집적 회로가 그 사이에 끼워지는 제1 절연체 및 제2 절연체가 접합되고, 다음에 반도체 집적 회로가 개별적으로 적층으로 나누어진다. 도전성 차폐부가 나누어진 적층에 각각 형성되고, 반도체 집적 회로 칩(400)이 형성된다. 물리적 분리가 가능한 한 분리 수단에는 특정한 제한은 없고, 분리는 본 실시 형태에서는 레이저 빔 조사에 의해 행해진다.
도 8c에서, 반도체 집적 회로(100)는 안테나(101)보다 안테나(405)에 더 가깝지만, 본 발명의 실시 형태는 이 구조로 한정되지 않는다. 안테나(101)는 반도체 집적 회로(100)보다 안테나(405)에 더 가까울 수 있다. 반도체 집적 회로(100)와 안테나(101)는 제1 절연체(112) 및 제2 절연체(102)에 직접 고착될 수 있거나, 또는 접착제로서 기능하는 접착층에 의해 고착될 수 있다.
다음에, 본 실시 형태의 반도체 장치의 동작에 대해 설명한다. 도 6은 본 실시 형태의 반도체 장치의 구조의 예를 도시한 블록도이다. 도 6에 도시된 반도체 장치(420)는 부스터 안테나로서 안테나(422), 반도체 집적 회로(423), 및 온 칩 안테나로서 안테나(424)를 포함한다. 전자기파가 인터로게이터(421)로부터 송신될 때, 안테나(422)는 전자기파를 수신하여 교류 전류를 발생하여, 자계가 안테나(422) 주위에 발생된다. 다음에, 안테나(422)의 루프 부분은 루프 안테나(424)에 전자기적으로 결합되어, 유도 기전력이 안테나(424)에서 발생된다. 반도체 집적 회로(423)는 유도 기전력을 이용하여 인터로게이터(421)로부터 신호 또는 전력을 수신한다. 한편, 전류가 안테나(424)로 흐르고 유도 기전력이 반도체 집적 회로(423)에서 발생된 신호에 따라 안테나(422)에서 발생되어, 신호가 인터로게이터(421)로부터 보내진 무선파의 반사파를 이용하여 인터로게이터(421)로 보내질 수 있다.
안테나(422)는 안테나(424)에 주로 전자기적으로 결합된 루프 부분과 인터로게이터(421)로부터 전자기파를 주로 수신하는 부분 간에 나누어질 수 있다. 인터로게이터(421)로부터의 전기파가 주로 수신되는 부분의 안테나(422)의 형상은 전기파가 수신될 수 있는 형상일 수 있다. 예를 들어, 다이폴 안테나, 폴디드 다이폴(folded dipole) 안테나, 슬롯 안테나, 미엔더(meander) 라인 안테나, 또는 마이크로스트립 안테나 등의 형상이 이용될 수 있다.
도 8a 내지 도 8c가 단지 한 개의 안테나를 갖는 반도체 집적 회로의 구조를 도시하지만, 개시된 발명의 본 실시 형태는 이 구조로 한정되지 않는다. 반도체 장치는 2개의 안테나를 포함할 수 있는데, 즉, 전력을 수신하는 안테나와 신호를 수신하는 안테나이다. 2개의 안테나로는, 전력을 공급하는 무선파의 주파수 및 신호를 전송하는 무선파의 주파수가 다르게 이용될 수 있다.
본 발명의 반도체 장치에서, 온 칩 안테나가 이용되고 신호 또는 전력이 접촉 없이 부스터 안테나와 온 칩 안테나 사이에서 송신 및 수신되므로, 반도체 집적 회로가 외부 안테나에 접속된 경우와는 다르게, 반도체 집적 회로 및 안테나가 외부 힘으로 인해 떨어질 우려가 없고, 접속의 초기 불량의 발생이 또한 방지될 수 있다. 또한, 부스터 안테나가 본 실시 형태에서 이용된다. 따라서, 단지 온 칩 안테나가 이용되는 경우와 다르게, 외부 안테나의 장점이 또한 제공될 수 있고, 즉, 반도체 집적 회로의 면적이 온 칩 안테나의 크기 또는 형상을 크게 제한하지 않고, 수신될 수 있는 무선파의 주파수 대역이 제한되지 않고, 통신 거리가 늘어날 수 있다.
반도체 집적 회로는 가요성 기판 위에 직접 형성될 수 있다. 다르게는, 반도체 집적 회로는 형성 기판(예를 들어, 글래스 기판)으로부터 다른 기판(예를 들어, 플라스틱 기판)으로 이송될 수 있다.
형성 기판으로부터 다른 기판으로 반도체 집적 회로를 이송하는 방법에는 특정한 제한은 없고, 다양한 방법이 이용될 수 있다. 예를 들어, 박리층이 형성 기판과 반도체 집적 회로 사이에 형성될 수 있다.
예를 들어, 금속 산화물막이 박리층으로서 형성되는 경우에, 금속 산화물막은 결정화에 의해 약화되고, 피박리층인, 반도체 집적 회로를 포함하는 소자층이 형성 기판으로부터 박리될 수 있다. 금속 산화물막이 결정화에 의해 약화된 이후에, 박리층의 일부가 NF3, BrF3, 또는 ClF3 등의 불화 할로겐 가스를 이용한 에칭에 의해 제거된 다음, 약화된 금속 산화물막에서 박리가 행해질 수 있다.
또한, 투광성을 갖는 기판이 형성 기판으로서 이용되고 질소, 산소, 수소 등을 포함하는 막(예를 들어, 수소를 포함하는 비정질 실리콘막, 수소를 포함하는 합금막, 산소를 포함하는 합금막 등)이 박리층으로서 이용될 때, 박리층에는 형성 기판을 통해 레이저 광이 조사되고, 박리층에 포함된 질소, 산소, 또는 수소가 증발되어 박리가 형성 기판과 박리층 사이에서 일어날 수 있다.
다르게는, 피박리층은 박리층을 에칭에 의해 제거함으로써 형성 기판으로부터 박리될 수 있다.
다르게는, 형성 기판을 기계적 연마에 의해 제거하는 방법 또는 NF3, BrF3, 또는 ClF3 등, 또는 HF 등의 불화 할로겐을 이용하여 에칭함으로써 형성 기판을 제거하는 방법이 이용될 수 있다. 이 경우에, 박리층은 생략될 수 있다.
다르게는, 레이저 조사, 가스, 용액 등을 이용하는 에칭, 또는 날카로운 칼 또는 메스가 박리층을 노출하기 위해 홈을 형성하도록 사용될 수 있다. 홈은 박리층으로부터 피박리층을 형성 기판으로부터의 박리를 촉발시킬 수 있다.
예를 들어, 박리 방법으로서, 기계적인 힘(사람의 손이나 그리퍼로 하는 분리 처리나, 롤러의 회전에 의한 분리 처리 등)이 이용될 수 있다. 또한, 피박리층은 액체가 박리층과 피박리층 간의 계면 내로 스며들게 하도록 액체를 홈 내로 떨어뜨리는 방식으로 박리층으로부터 박리될 수 있다. 다르게는, NF3, BrF3, 또는 ClF3 등의 불화 가스가 홈 안으로 도입되고, 피박리층이 형성 기판으로부터 박리되도록 불화 가스를 사용하는 에칭에 의해 박리층이 제거되는 방법이 이용될 수 있다. 박리는 물 등의 액체를 부으면서 행해질 수 있다.
다른 박리 방법으로서, 박리가 텅스텐을 이용하여 행해진다면, 박리층이 암모니아수와 과산화수소수의 혼합 용액에 의해 에칭되면서 박리가 행해질 수 있다.
수소 농도가 충분히 감소된 고순도 반도체층을 이용하는 박막 트랜지스터는 작은 오프 전류를 갖고, 저 전력 소비를 실현할 수 있다. 반도체 집적 회로를 덮는 도전성 차폐부에 의해, 정전기적 방전으로 인한 (회로의 오동작 또는 반도체 소자의 손상) 반도체 집적 회로의 정전기적 파괴가 방지될 수 있다. 또한, 그 사이에 반도체 집적 회로를 보유하는 한 쌍의 절연체를 사용함으로써, 두께와 크기가 감소된 내성을 갖고 신뢰성이 높은 반도체 장치가 제공될 수 있다.
(실시 형태 5)
본 실시 형태는 실시 형태 4의 장치를 이용하여 형성된 상술한 불휘발성 반도체 메모리 장치를 포함하는, 무선 데이터 통신이 가능한 반도체 장치의 적용 예를 설명한다. 사용 모드에 따라, 데이터를 접촉없이 입력 및 출력할 수 있는 반도체 장치를 또한 RFID 태그, ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그, 또는 무선 칩이라고도 한다.
반도체 장치(800)는 접촉없이 데이터를 통신하는 기능을 갖고, 고주파 회로(810), 전원 회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로를 제어하는 제어 회로(870), 메모리 회로(880), 및 안테나(890)를 포함한다(도 10a 참조). 고주파 회로(810)는 안테나(890)로부터 신호를 수신하고 데이터 복조 회로(860)로부터 안테나(890)를 통해 수신된 신호를 출력한다. 전원 회로(820)는 수신된 신호로부터 전원 전위를 발생한다. 리셋 회로(830)는 리셋 신호를 발생한다. 클록 발생 회로(840)는 안테나(890)로부터 입력된 신호에 기초하여 다양한 클록 신호를 발생한다. 데이터 복조 회로(850)는 수신된 신호를 복조하고 신호를 제어 회로(870)에 출력한다. 데이터 변조 회로(860)는 제어 회로(870)로부터 수신된 신호를 복조한다. 또한, 제어 회로(870)로서, 예를 들어, 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930), 및 출력 유닛 회로(940)가 제공된다. 제어 회로(870)는, 예를 들어, 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930), 및 출력 유닛 회로(940)를 포함한다. 코드 판정 회로(920)는 추출된 코드를 기준 코드와 비교하여 명령의 내용을 판정한다. CRC 판정 회로(930)는 결정된 코드에 기초하여 송신 에러 등을 검출한다.
다음에, 상술한 반도체 장치의 동작 예가 설명된다. 먼저, 무선 신호가 안테나(890)에 의해 수신된다. 무선 신호는 고주파 회로(810)를 통해 전원 회로(820)에 송신되어, 고 전원 전위(이후 VDD라고 함)를 발생한다. VDD는 반도체 장치(800)의 각 회로에 공급된다. 고주파 회로(810)를 통해 데이터 복조 회로(850)에 송신된 신호는 복조된다(이후, 복조된 신호라고 한다). 또한, 고주파 회로(810)를 통하여 리셋 회로(830) 및 클록 발생 회로(840)를 지나는 신호 및 복조된 신호는 제어 회로(870)에 송신된다. 제어 회로(870)에 송신된 신호는 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930) 등에 의해 해석된다. 다음에, 해석된 신호에 기초하여, 메모리 회로(880)에 저장된 반도체 장치 내의 정보가 출력된다. 반도체 장치(800)의 출력 데이터는 출력 유닛 회로(940)를 통해 인코드된다. 또한, 반도체 장치(800)의 인코드된 데이터는 안테나(890)를 통해 무선 신호로서 송신되도록 데이터 변조 회로(860)를 통과한다. 저 전원 전위(이후 VSS라고 함)는 반도체(800)에 포함된 복수의 회로에서 공통이고, GND가 VSS로서 이용될 수 있다.
이 방식으로, 반도체 장치(800)의 데이터는 통신 장치로부터의 신호를 반도체 장치(800)에 송신하고 통신 장치에 의해 반도체 장치(800)로부터의 신호를 수신함으로써 판독될 수 있다.
또한, 반도체 장치(800)에서, 전원 전압이 전원(배터리)을 장착하지 않고 전자기파에 의해 각 회로에 공급될 수 있고, 또는 전원(배터리)은 전원 전압이 전자기파 및 전원(배터리) 둘 다에 의해 각 회로에 공급되도록 장착될 수 있다.
다음에, 접촉없이 데이터를 입력 및 출력할 수 있는 반도체 장치의 사용 모드의 예가 설명된다. 통신 장치(3200)는 표시부(3210)를 포함하는 이동 단말기의 측면에 제공된다. 반도체 장치(3230)는 물품(3220)의 측면에 제공된다(도 10b). 통신 장치(3200)가 물품(3220) 위의 반도체 장치(3230)에 가깝게 놓일 때, 제품의 원재료 또는 원산지, 각 생산 공정에서의 검사 결과, 유통 과정의 이력, 및 물품의 설명 등의 물품(3220)에 관한 정보가 표시부(3210)에 표시될 수 있다. 제품(3260)이 컨베이어 벨트에 의해 반송될 때, 제품(3260)은 통신 장치(3240) 및 제품(3260) 위에 제공된 반도체 장치(3250)를 이용하여 검사될 수 있다(도 10c). 반도체 장치가 이 방식으로 시스템에서 이용될 때, 정보가 용이하게 얻어질 수 있고, 보다 높은 성능 및 보다 높은 부가 가치가 달성될 수 있다.
상술한 바와 같이, 광범위한 응용의 본 발명의 반도체 장치는 모든 종류의 분야에서의 전자 장치에서 이용될 수 있다.
(실시 형태 6)
실시 형태 1 또는 실시 형태 2에서 얻어진 박막 트랜지스터는 각각 고순도 산화물 반도체를 이용하는 박막 트랜지스터이다. 박막 트랜지스터를 이용하여 회로를 형성함으로써, 저 전력 소비가 실현될 수 있고, 메모리 회로의 동작이 안정화될 수 있다.
본 실시 형태에서, 실시 형태 1의 박막 트랜지스터를 이용하여 형성될 수 있는 메모리 회로의 예가 설명된다.
도 11a는 메모리 회로의 예의 등가 회로도를 도시한다. 도 11a에 도시된 회로는 행 디코더, 기입 회로 및 리프레시 회로, 열 디코더 및 매트릭스 형상으로 배치된 메모리 소자(1100)를 포함한다. 매트릭스 형상으로 배치된 메모리 소자(1100)에 접속된 신호선은 기입 회로 및 리프레시 회로를 통해 행 디코더에 접속되고, 매트릭스 형상으로 배치된 메모리 소자(1100)에 접속된 주사선은 열 디코더에 접속된다. 비트 신호가 행 디코더에 입력된다. 판독 인에이블 신호 및 기입 인에이블 신호(RE/WE), 데이터 신호(data), 및 출력 신호(OUT)가 기입 회로 및 리프레시 회로에 입력된다.
각각의 메모리 소자(1100)는 용량 소자 및 박막 트랜지스터를 포함한다. 박막 트랜지스터의 소스 및 드레인 중 하나는 신호선에 접속되고, 박막 트랜지스터의 소스 및 드레인 중 다른 하나는 용량 소자의 한 전극에 접속되고, 용량 소자의 다른 전극은 저 전위측(바람직하게는, 기준 전위 Vss)에 접속된다.
도 11b는 도 11a에 도시된 기입 회로 및 리프레시 회로에 제공된 리프레시 회로의 특정한 구조적 예를 도시한다.
도 11b에 도시된 기입 회로 및 리프레시 회로는 AND 회로 및 감지 증폭기를 포함한다. 제1 AND 회로(1101), 제2 AND 회로(1102), 및 제3 AND 회로(1103)의 각각의 한 입력에는, 행 디코더로부터 신호가 입력된다. PRC 신호는 제1 AND 회로(1101)의 다른 입력에 입력되고, 기입 인에이블 신호(WE)는 제2 AND 회로(1102)의 다른 입력에 입력되고, 판독 인에이블 신호(RE)는 제3 AND 회로(1103)의 다른 입력에 입력된다. 제1 AND 회로(1101)의 출력은 제1 스위치(1104)의 온/오프를 제어하고, 제2 AND 회로(1102)의 출력은 제2 스위치(1105)의 온/오프를 제어하고, 제3 AND 회로(1103)의 출력은 제3 스위치(1106)의 온/오프를 제어한다. 프리차지 신호선 Vprc는 제1 스위치(1104)를 통해 신호선에 접속되고, 데이터 신호선 데이터는 제2 스위치(1105)를 통해 신호선에 접속된다.
제1 스위치(1104) 및 제2 스위치(1105)를 통해 접속된 신호선은 제3 스위치(1106)를 통해 감지 증폭기에 접속된다. 신호가 감지 증폭기로부터 출력 신호선(OUT)에 출력된다.
상기 AND 회로는 일반적 구조를 가질 수 있고, 바람직하게는 간단한 구조를 갖는다는 점에 유의한다.
감지 증폭기는 입력 신호를 증폭하는 기능을 갖는 회로이다.
여기서 신호로서, 전압, 전류, 저항, 주파수 등을 이용하는 아날로그 신호 또는 디지털 신호가 예를 들어 이용될 수 있다는 점에 유의한다. 예를 들어, 적어도 2개의 전위, 즉, 제1 전위 및 제2 전위가 설정되고, 고 레벨(고 전위 또는 VH라고도 함) 전위는 제1 전위로서 이용되고, 저 레벨(저 전위 또는 VL이라고도 함) 전위는 제2 전위로서 이용되어, 2진 디지털 신호가 설정될 수 있다. VH 및 VL은 바람직하게는 일정한 값이지만, VH 및 VL은 잡음의 영향을 고려하여 광범위한 값을 취할 수 있다.
여기서, "제1" 및 "제2" 등의 서수가 소자들 간의 혼동을 피하기 위해 이용되고, 이 용어는 소자들을 수치적으로 제한하는 것은 아니라는 점에 유의한다.
따라서, 메모리 회로가 실시 형태 1에서 설명된 박막 트랜지스터 및 실시 형태 2에서 설명된 용량 소자를 이용하여 제조될 수 있다.
메모리 회로의 리프레시 타이밍은 미리 평가된 메모리 소자(1100)의 누설 전류에 기초하여, 설계 단계에서 소정의 시간 간격으로 결정된다. 즉, 리프레시 타이밍은 칩이 완성된 후, 누설 전류의 온도 의존성 및 제조 공정의 변동을 고려하여 설정된다.
실시 형태 1 또는 실시 형태 2에서 설명된 박막 트랜지스터에서, 수소 농도가 충분히 감소된 산화물 반도체층이 이용되어, 박막 트랜지스터의 오프 전류가 극도로 작아질 수 있다. 또한, 오프 전류의 온도 특성이 -30℃ 내지 120℃의 온도에서 거의 변화하지 않기 때문에, 극도로 작은 값이 유지될 수 있다.
그러므로, 실시 형태 1 또는 실시 형태 2에서 설명된 박막 트랜지스터가 이용될 때, 리프레시 간격은 실리콘을 이용하는 트랜지스터에 비해 길게 설정되고, 대기 기간 중의 전력 소비가 감소될 수 있다.
또한, 오프 전류는 온도 의존성이 거의 없기 때문에, 본 실시 형태에서의 메모리 회로는 운송 수단 내 전자 장치에서 적합하다. 대기 기간 중의 누설 전류가 극도로 작기 때문에, 전기적 운송 수단에 이용될 때, 대기 기간이 길더라도 소정 충전량 당 주행거리는 거의 변화하지 않는다.
실시 형태 1 또는 실시 형태 2에서 설명된 박막 트랜지스터는 각각 진성 또는 거의 진성인 산화물 반도체를 이용하여, 캐리어 도너(도너 또는 억셉터)일 수 있는 불순물이 극도로 적은 수로 감소될 수 있다.
도 12는 실시 형태 1 또는 실시 형태 2에서 설명된 박막 트랜지스터의 소스와 드레인 사이의 대역 구조를 도시한다. 고순도 산화물 반도체의 페르미 레벨은 이상적인 상태에서 금지대의 중앙에 위치한다. 수소 농도가 충분히 감소된 산화물 반도체에서, 소수 캐리어(이 경우, 정공)의 수가 제로 또는 제로에 극도로 가깝다.
일 함수가 φm이고 산화물 반도체의 전자 친화력이 χ일 때, 일 함수 φm이 전자 친화력 χ보다 작은 경우에, 오믹 컨택트(ohmic contact)가 전자로 형성된다.
여기서, φm=χ일 때, 전극 금속의 페르미 레벨 및 산화물 반도체의 전도대의 끝의 레벨은 접합 표면에서 서로 일치한다. 대역 갭이 3.05eV이고, 전자 친화력이 4.3eV라고 가정할 때, 상태는 진성 상태(캐리어 농도가 약 1 ×10-7/cm3)이고, 일 함수가 4.3eV인 티타늄(Ti)이 소스 전극 및 드레인 전극으로서 사용되고, 도 12에 도시한 바와 같이 장벽이 전자에 대해 형성되지 않는다.
에너지 대역 구조의 개략도가 도 13에 도시된다. 양의 전압(VD>0)이 드레인에 인가되는 상태에서, 파선은 전압이 게이트에 인가되지 않은 경우(VG=0)를 도시하고, 실선은 양의 전압(VG>0)이 게이트에 인가된 경우를 도시한다. 전압이 게이트에 인가되지 않은 경우에, 캐리어(전자)는 고 전위 장벽으로 인해 전극으로부터 산화물 반도체측으로 주입되지 않고, 전류가 흐르지 않는 오프 상태를 나타낸다. 한편, 양의 전압이 게이트에 인가될 때, 전위 장벽은 감소되고, 전류가 흐르는 온 상태를 나타낸다.
여기서, 장벽의 높이는 캐리어 이동도에 영향을 준다. 드레인 전압이 증가할 때, 장벽(hb)의 높이는 작아지고 이동도는 증가한다. 소스 전극의 일 함수 φm가 산화물 반도체의 전자 친화력과 거의 동일하면, hb는 더 작아지고, 더 높은 이동도가 기대될 수 있다. 이러한 전극 재료와 산화물 반도체는 서로 접촉하여 절연체를 형성하지 않는다는 점에 유의한다.
이러한 경우에, 보텀 게이트형(역 스태거형) 트랜지스터에서, 소스와 드레인 사이의 장벽은 작아지고, 기생 채널이 형성되기 쉽다. 그러므로, 톱 게이트형 트랜지스터는 바람직하게는 이동도가 증가하는 경우에 사용된다.
도 14a는 산화물 반도체를 이용하는 경우를 도시한, 게이트 전압이 양으로 설정될 때 MOS 트랜지스터의 에너지 대역도이다. 이 경우에, 열적으로 여기된 캐리어는 고순도 산화물 반도체에 거의 존재하지 않고, 캐리어는 양의 게이트 전압이 인가될 때에도 게이트 절연막 근방에 누적되지 않는다. 소스측으로부터 주입된 캐리어는 도 13에 도시된 바와 같이 전파될 수 있다.
도 14b는 산화물 반도체를 이용하는 트랜지스터의 경우를 도시한, 게이트 전압이 음으로 설정될 때 MOS 트랜지스터의 에너지 대역도이다. 산화물 반도체는 거의 소수 캐리어(정공)를 갖지 않기 때문에, 캐리어는 게이트 절연막 근방에 누적되지 않는다. 이것은 오프 전류가 작다는 것을 의미한다.
실리콘 반도체를 이용하는 경우의 트랜지스터의 대역도가 도 15에 도시된다는 점에 유의한다. 실리콘 반도체의 진성 캐리어 밀도는 약 1.45 ×1010/cm3(300K)이고, 캐리어는 실온에서도 존재한다. 실제 사용시에, 인 또는 붕소 등의 불순물 원소가 첨가되는 실리콘 웨이퍼가 이용되므로, 실리콘 반도체는 실제로 소스와 드레인 사이의 전도에 기여하는 1 ×1014/cm3 이상의 캐리어를 갖는다. 또한, 실리콘 반도체의 대역 갭은 1.12eV이므로, 실리콘 반도체를 이용하는 트랜지스터의 오프 전류는 온도에 따라 크게 변동한다.
상술한 바와 같이, 간단히 트랜지스터의 넓은 대역 갭을 갖는 산화물 반도체를 이용하지 않으나, 도너를 형성하는 수소 등의 불순물을 최대한 감소시켜, 캐리어 농도가 1 ×1014/cm3이하, 바람직하게는, 1 ×1012/cm3이하이도록 함으로써, 실제 동작 온도에서 열적으로 여기된 캐리어를 배제하여 트랜지스터가 소스 측으로부터 주입된 캐리어에 의해서만 동작할 수 있다. 따라서, 오프 전류는 1 ×10-13A 미만으로 감소되고 오프 전류가 온도에 따라 거의 변화하지 않는, 극도로 안정한 동작이 가능한 트랜지스터가 얻어질 수 있다.
(실시 형태 7)
본 실시 형태에서는, 실시 형태 1 또는 실시 형태 2의 박막 트랜지스터를 이용하여 형성될 수 있는 시프트 레지스터의 예가 설명된다.
도 16a는 시프트 레지스터의 예를 도시한 등가 회로도이다. 도 16a에 도시된 시프트 레지스터는 2개의 클록 신호선 및 각각이 이들 클록 신호선 중 어느 하나에 전기적으로 접속된 2단의 플립 플롭을 포함한다. 클록 신호가 더 제공될 수 있고, 더 많은 단의 플립 플롭이 제공될 수 있다.
2개의 클록 신호선에서, 각각의 클록 신호는 다음과 같이 입력된다: 하나의 클록 신호선이 고 레벨(VH)로 전환될 때, 나머지 하나는 저 레벨(VL)로 전환된다.
도 16a에 도시된 시프트 레지스터에서, 제1 클록 신호선 CLK에 전기적으로 접속된 제1 단의 플립 플롭 및 제2 클록 신호선 CLKB에 전기적으로 접속된 제2 단의 플립 플롭, 제(n-1) 단의 플립 플롭 및 제n 단의 플립 플롭이 이 순서로 되어 있는 플립 플롭을 포함하는 시프트 레지스터의 예가 도시된다. 그러나, 본 발명은 이에 한정되지 않고, 적어도 제1 플립 플롭 및 제2 플립 플롭을 갖는 시프트 레지스터가 허용된다.
클록 신호선 CLK는 클록 신호 CK가 입력되는 배선이다.
클록 신호선 CLKB는 클록 신호 CKB가 입력되는 배선이다.
클록 신호 CK 및 클록 신호 CKB는 예를 들어 NOT 회로(인버터 회로)를 이용하여 발생된다.
스타트 신호 SP 및 스타트 신호 SPB는 제1 플립 플롭에 입력되고, 클록 신호 CK는 클록 신호로서 이에 입력되고, 제1 플립 플롭은 입력된 신호 SP, 신호 SPB, 및 클록 신호 CK의 상태에 따라 출력 신호 OUT를 출력한다. 본 명세서에서는, 신호의 상태는, 예를 들어, 신호의 전위, 전류, 또는 주파수를 가리킨다는 점에 유의한다.
스타트 신호 SP 및 스타트 신호 SPB는 예를 들어 NOT 회로(인버터 회로)를 이용하여 발생될 수 있다.
여기서 신호로서, 전압, 전류, 저항, 주파수 등을 이용하는 아날로그 신호 또는 디지털 신호가 예를 들어 이용될 수 있다. 예를 들어, 적어도 2개의 전위, 즉, 제1 전위 및 제2 전위가 설정되고, 고 레벨(고 전위 또는 VH라고도 함) 전위는 제1 전위로서 이용되고, 저 레벨(저 전위 또는 VL라고도 함) 전위는 제2 전위로서 이용되어, 2진 디지털 신호가 설정될 수 있다. VH 및 VL은 바람직하게는 일정한 값이지만, VH 및 VL은 잡음의 영향을 고려하여 광범위한 값을 취할 수 있다.
여기서, "제1" 및 "제2" 등의 서수 용어들은 소자들 간의 혼동을 피하기 위해 이용되고, 이 용어들은 소자들을 수치적으로 제한하는 것은 아니다.
제2 플립 플롭은 다음의 기능을 갖는다: 제1 플립 플롭의 출력 신호 OUT는 스타트 신호 SP로서 입력되고, 클록 신호 CK2는 클록 신호로서 입력되고, 제2 플립 플롭은 입력된 출력 신호 FF1out 및 클록 신호 CK2의 상태에 따라 설정된 출력 신호로서 신호 FF2out를 출력한다.
스타트 신호 SP 및 스타트 신호 SPB는 제2 플립 플롭에 입력되고, 클록 신호 CK2는 클록 신호로서 이에 입력되고, 제2 플립 플롭은 입력된 신호 SP, 신호 SPB, 및 클록 신호 CK2의 상태에 따라 출력 신호 OUTB를 출력한다.
도 16b는 도 16a에 도시된 플립 플롭의 특정한 구조적 예를 도시한다.
스타트 신호 SP는 제1 박막 트랜지스터(1111)의 소스 또는 드레인 중 하나 및 제4 박막 트랜지스터(1114)의 소스 또는 드레인 중 하나에 입력된다.
스타트 신호 SPB는 제2 박막 트랜지스터(1112)의 소스 또는 드레인 중 하나 및 제3 박막 트랜지스터(1113)의 소스 또는 드레인 중 하나에 입력된다.
클록 신호 CLK는 제1 박막 트랜지스터(1111), 제2 박막 트랜지스터(1112), 제3 박막 트랜지스터(1113), 및 제4 박막 트랜지스터(1114)의 각 게이트에 입력된다.
제1 박막 트랜지스터(1111)의 소스 및 드레인 중 다른 하나는 제5 박막 트랜지스터(1115)의 게이트 및 제1 용량 소자(1119)의 한 전극에 접속된다.
제2 박막 트랜지스터(1112)의 소스 및 드레인 중 다른 하나는 제6 박막 트랜지스터(1116)의 게이트 및 제2 용량 소자(1120)의 한 전극에 접속된다.
제3 박막 트랜지스터(1113)의 소스 및 드레인 중 다른 하나는 제7 박막 트랜지스터(1117)의 게이트 및 제3 용량 소자(1121)의 한 전극에 접속된다.
제4 박막 트랜지스터(1114)의 소스 및 드레인 중 다른 하나는 제8 박막 트랜지스터(1118)의 게이트 및 제4 용량 소자(1122)의 한 전극에 접속된다.
제5 박막 트랜지스터(1115)의 드레인은 고 전위측(바람직하게는, 고 전원 전위 Vdd)에 접속된다. 제5 박막 트랜지스터(1115)의 소스는 제1 용량 소자(1119)의 다른 전극 및 제6 박막 트랜지스터(1116)의 드레인에 접속되고, 출력 신호 OUT를 출력한다. 제2 용량 소자(1120)의 다른 전극 및 제6 박막 트랜지스터(1116)의 소스는 저 전위측(바람직하게는 기준 전위 Vss)에 접속된다.
제7 박막 트랜지스터(1117)의 드레인은 고 전위측(바람직하게는, 고 전원 전위 Vdd)에 접속된다. 제7 박막 트랜지스터(1117)의 소스는 제3 용량 소자(1121)의 다른 전극 및 제8 박막 트랜지스터(1118)의 드레인에 접속되고, 출력 신호 OUTB를 출력한다. 제4 용량 소자(1122)의 다른 전극 및 제8 박막 트랜지스터(1118)의 소스는 저 전위측(바람직하게는 기준 전위 Vss)에 접속된다.
제1 용량 소자(1119), 제2 용량 소자(1120), 제3 용량 소자(1121), 및 제4 용량 소자(1122)는 실시 형태 2에서 설명된 용량 소자를 이용하여, 박막 트랜지스터와 동일한 기판 위에 형성될 수 있다.
상술한 바와 같이, 플립 플롭 회로는 실시 형태 1 또는 실시 형태 2에서 설명된 것과 같은 고순도 산화물 반도체층을 이용하는 박막 트랜지스터 및 실시 형태 2에서 설명된 용량을 이용하여 제조될 수 있다.
(실시 형태 8)
본 실시 형태에서, 실시 형태 1 또는 실시 형태 2의 박막 트랜지스터를 이용하여 형성될 수 있는 승압 회로(차지 펌프 회로)의 예가 설명된다.
도 17은 승압 회로의 특정한 구조예를 도시한다. 도 17에 도시된 승압 회로는 2개의 클록 신호선, 순방향으로 다이오드 접속된 복수의 트랜지스터(1123), 한 전극이 복수의 트랜지스터의 소스와 드레인 사이에 접속된 복수의 용량 소자(1124), 및 한 전극이 복수의 트랜지스터 중 마지막에 접속되고 다른 전극이 일정한 전위로 유지되는 축적 용량 소자를 포함한다. 복수의 용량 소자의 다른 전극은 2개의 클록 신호선 중 어느 하나에 전기적으로 접속된다.
클록 신호선은 더 제공될 수 있다.
트랜지스터 및 용량 소자는 출력되고자 하는 전위에 따라 더 제공될 수 있다.
2개의 클록 신호선에서, 각각의 클록 신호는 다음과 같이 입력된다: 하나의 클록 신호선이 고 레벨(VH)로 전환될 때, 다른 것은 저 레벨(VL)로 전환된다.
각각의 클록 신호 CLK 및 클록 신호 CLKB는 예를 들어 NOT 회로(인버터 회로)를 이용하여 발생될 수 있다. NOT 회로는 실시 형태 2에 설명된 EDMOS 회로를 이용하여 제조될 수 있다.
도 17에 도시된 승압 회로를 이용함으로써, Vin으로부터 입력된 전위는 Vout까지 상승할 수 있다. 예를 들어, 전원 전위 Vdd가 Vin으로부터 입력될 때, Vdd보다 높은 전위가 Vout으로부터 출력될 수 있고 원하는 전위까지 상승한다. 따라서, 원하는 전위까지 상승한 전위를 갖는 신호는 예를 들어 전원선에 입력되고, 승압 회로와 동일한 기판 위에 장착된 각 회로에 이용된다.
여기서, 축적 용량 소자의 다른 전극에 유지된 일정한 전위는 예를 들어 전원 전위 Vdd 또는 기준 전위 Vss일 수 있다.
여기서 신호로서, 전압, 전류, 저항, 주파수 등을 이용하는 아날로그 신호 또는 디지털 신호가 예를 들어 이용될 수 있다. 예를 들어, 적어도 2개의 전위, 즉, 제1 전위 및 제2 전위가 설정되고, 고 레벨(고 전위 또는 VH라고도 함) 전위는 제1 전위로서 이용되고, 저 레벨(저 전위 또는 VL이라고도 함) 전위는 제2 전위로서 이용되어, 2진 디지털 신호가 설정될 수 있다. VH 및 VL은 바람직하게는 일정한 값이지만, VH 및 VL은 잡음의 영향을 고려하여 광범위한 값을 취할 수 있다.
여기서, "제1" 및 "제2" 등의 서수 용어들은 소자들 간의 혼동을 피하기 위해 이용되고, 이 용어들은 소자들을 수치적으로 제한하는 것은 아니다.
상술한 바와 같이, 승압 회로는 실시 형태 1에서 설명된 박막 트랜지스터 및 실시 형태 2에서 설명된 용량을 이용하여 제조될 수 있다.
(실시 형태 9)
본 실시 형태에서는, 실시 형태 1 내지 실시 형태 8 중 임의의 것에서 얻어질 수 있는 반도체 집적 회로가 장착된 전자 장치의 예들이 도 18a 내지 도 18e를 참조하여 설명된다. 실시 형태 4에서 설명된 방법, 즉, 형성 기판으로부터 다른 기판으로 반도체 집적 회로를 이송하는 방법을 이용함으로써, 반도체 집적 회로가 플라스틱 필름 등 위에 장착되어, 박형으로 되거나 가요성 전자 장치가 제조될 수 있다. 반도체 집적 회로는 회로 기판 등 위에 장착된 후 전자 장치의 본체 내로 탑재된다.
마더 보드 위에는, 실시 형태 1 또는 실시 형태 2의 박막 트랜지스터를 포함하는 반도체 집적 회로가 장착된다. 반도체 집적 회로는 논리 회로, 플래시 메모리 회로, SRAM 회로, 실시 형태 6에서 설명된 DRAM 회로 등을 장착함으로써 제조된다. 또한, 실시 형태 3에서 설명된 CPU도 장착될 수 있다. 반도체 집적 회로는 와이어 본딩법에 의해 장착될 수 있다. 이 경우에, 다양한 형상을 갖는 집적 회로 필름이 장착될 수 있다.
또한, FPC가 회로 기판에 부착되어, 표시 장치 등이 이를 통해 접속된다. 회로 기판은 표시부의 구동기 및 컨트롤러를 형성할 수 있다. 표시부 내의 구동기는 실시 형태 7에서 설명된 시프트 레지스터 또는 실시 형태 2에서 설명된 EDMOS 회로를 포함한다.
도 18a는 적어도 반도체 집적 회로를 한 부품으로 장착함으로써 제조된 랩톱 퍼스널 컴퓨터를 도시한 것으로, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등을 포함한다. 랩톱 퍼스널 컴퓨터는 실시 형태 3에서 설명된 CPU, 실시 형태 6에서 설명된 DRAM 회로 등을 포함한다.
도 18b는 적어도 반도체 집적 회로를 한 부품으로 장착함으로써 제조된 휴대형 정보 단말기(PDA)를 도시한 것으로, 본체(3021) 내에 표시부(3023), 외부 인터페이스(3025), 조작 버튼(3024) 등을 포함한다. 스타일러스(3022)가 조작용 부속품으로서 포함된다.
도 18c는 적어도 반도체 집적 회로를 한 부품으로 장착함으로써 제조된 전자 페이퍼이다. 전자 페이퍼는 그들이 데이터를 표시할 수 있는 한 다양한 분야의 전자 기기에 이용될 수 있다. 예를 들어, 전자 페이퍼는 전자 북 리더(전자 북), 포스터, 기차 등의 운송 수단 내의 광고, 신용 카드 등의 다양한 카드의 표시 등에 적용될 수 있다. 도 18c는 전자 북 리더의 예를 도시한다. 예를 들어, 전자 북 리더(2700)는 2개의 하우징: 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701)과 하우징(2703)은 경첩(2711)으로 결합되어 전자 북 리더(2700)가 경첩(2711)을 축으로 하여 개폐될 수 있다. 이러한 구조로, 전자 북 리더(2700)가 종이 서적과 같이 동작할 수 있다.
표시부(2705) 및 표시부(2707)는 각각 하우징(2701) 및 하우징(2703)에 통합된다. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 다른 화상들을 표시할 수 있다. 표시부(2705)와 표시부(2707)가 예를 들어 다른 영상들을 표시하는 경우에, 우측의 표시부(도 18c의 표시부(2705))는 텍스트를 표시할 수 있고, 좌측의 표시부(도 18c의 표시부(2707))는 그래픽을 표시할 수 있다.
도 18c는 하우징(2701)이 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(2701)은 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)로, 페이지가 넘어갈 수 있다. 키보드, 포인팅 디바이스 등이 또한 하우징의 표면 위에 제공될 수 있고, 그 위에 표시부가 제공된다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 다양한 케이블에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 하우징의 이면 및 측면에 제공될 수 있다. 또한, 전자 북 리더(2700)는 전자 사전의 기능을 가질 수 있다.
전자 북 리더(2700)는 데이터를 무선으로 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해, 원하는 북 데이터를 전자 북 서버로부터 구입하고 다운로드할 수 있다.
도 18d는 적어도 반도체 집적 회로를 한 부품으로 장착함으로써 제조된 휴대 전화로, 2개의 하우징: 하우징(2800) 및 하우징(2801)을 포함한다. 하우징(2801)은 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라 렌즈(2807), 외부 접속 단자(2808) 등을 포함한다. 하우징(2800)은 휴대형 정보 단말기의 충전을 위한 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 포함한다. 또한, 안테나는 하우징(2801)에 통합된다.
표시 패널(2802)은 터치 패널을 구비한다. 화상으로서 표시된 복수의 조작 키(2805)가 도 18d에서 파선으로 표시된다. 표시 패널(2802)에는 태양 전지 셀(2810)로부터 출력된 전압을 각 회로에 필요한 전압으로 올리기 위한 승압 회로(실시 형태 8에서 설명된 승압 회로)가 장착된다.
또한, 상술한 구조 이외에, 실시 형태 4 또는 실시 형태 5에서 설명된 비접촉 IC, 소형 메모리 장치 등이 통합될 수 있다.
표시 패널(2802)에서, 표시 방향은 사용 패턴에 따라 적절히 변경될 수 있다. 또한, 표시 장치는 표시 패널(2802)과 동일한 표면 위에 카메라 렌즈(2807)를 구비하므로, 영상 전화로서 사용될 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 호출뿐만 아니라 영상 전화 호출, 녹음 및 재생 등을 위해 이용될 수 있다. 또한, 도 18d에 도시된 바와 같이 전개된 상태로 있는 하우징(2800 및 2801)은, 하나가 다른 하나에 겹치도록 슬라이딩으로 시프트할 수 있으므로, 휴대 전화의 크기가 감소되어 휴대에 적합한 휴대 전화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 다양한 케이블에 접속될 수 있어, 퍼스널 컴퓨터와의 충전 및 데이터 통신 등이 가능하다. 또한, 대량의 데이터가 외부 메모리 슬롯(2811)에 기록 매체를 삽입함으로써 저장 및 이동될 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 18e는 적어도 반도체 집적 회로를 한 부품으로 장착함으로써 제조된 디지털 카메라로, 본체(3501), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등을 포함한다.
본 실시 형태는 실시 형태 1 내지 8 중 어느 하나와 자유롭게 조합될 수 있다.
본 발명은, 그 전체 내용이 본 명세서에 참고로 원용되며 일본 특허청에 2009년 10월 16일자로 출원된 일본 특허 출원 번호 제2009-238885호에 기초한다.
100: 반도체 집적 회로, 101: 안테나, 102: 제2 절연체, 112: 제1 절연체, 400: 반도체 집적 회로 칩, 405: 안테나, 406: 지지 기판, 407: 파선, 408: 급전점, 410: 절연층, 420: 반도체 장치, 421: 인터로게이터, 422: 안테나, 423: 반도체 집적 회로, 424: 안테나, 430: 기판, 431: 배선, 432a: 산화물 반도체층, 432b: 산화물 반도체층, 433: 제1 용량 전극층. 434: 제2 용량 전극층, 435: 제5 배선, 437: 도전층, 438: 제2 전극층, 439: 제1 단자 전극층, 440: 박막 트랜지스터, 441: 게이트 전극층, 442: 산화물 반도체층, 443: 제2 절연층, 444: 게이트 절연층, 445a: 소스 전극층, 445b: 드레인 전극층, 446: 제4 절연층, 447a: 절연층, 447b: 절연층, 448a: 소스 전극층, 448b: 드레인 전극층, 470: 박막 트랜지스터, 471: 제1 게이트 전극층, 472: 산화물 반도체층, 473: 제5 절연층, 474a: 배선층, 474b: 배선층, 475a: 소스 전극층, 475b: 드레인 전극층, 477: 제1 전극층, 478a: 소스 전극층, 478b: 드레인 전극층, 479a 내지 479i: 전극층, 480: 제1 박막 트랜지스터, 481: 제1 게이트 전극층, 482a: 산화물 반도체층, 482b: 산화물 반도체층, 484a: 배선, 484b: 배선, 485a: 드레인 전극층, 485b: 소스 전극층, 486: 절연층, 487a: 절연층, 487b: 절연층, 488a: 드레인 전극층, 488b: 소스 전극층, 489: 단자 전극층, 490: 제2 박막 트랜지스터, 491: 제2 게이트 전극층, 492: 게이트 절연층, 495a: 소스 전극층, 495b: 드레인 전극층, 498a: 소스 전극층, 498b: 드레인 전극층, 800: 반도체 장치, 810: 고주파 회로, 820: 전원 회로, 830: 리셋 회로, 840: 클록 발생 회로, 850: 데이터 복조 회로, 860: 데이터 변조 회로, 870: 제어 회로, 880: 메모리 회로, 890: 안테나, 910: 코드 추출 회로, 920: 코드 판정 회로, 930: CRC 판정 회로, 940: 출력 유닛 회로, 1001: CPU, 1002: 타이밍 제어 회로, 1003: 명령 디코더, 1004: 레지스터 어레이, 1005: 어드레스 논리 및 버퍼 회로, 1006: 데이터 버스 인터페이스, 1007: ALU, 1008: 명령 레지스터, 1100: 메모리 소자, 1101: 제1 AND 회로, 1102: 제2 AND 회로, 1103: 제3 AND 회로, 1104: 스위치, 1105: 스위치, 1106: 스위치, 1111: 박막 트랜지스터, 1112: 박막 트랜지스터, 1113: 박막 트랜지스터, 1114: 박막 트랜지스터, 1115: 박막 트랜지스터, 1116: 박막 트랜지스터, 1117: 박막 트랜지스터, 1118: 박막 트랜지스터, 1119: 용량 소자, 1120: 용량 소자, 1121: 용량 소자, 1122: 용량 소자, 1123: 트랜지스터, 1124: 용량 소자, 3200: 통신 장치, 3210: 표시부, 3220: 물품, 3230: 반도체 장치, 3240: 통신 장치, 3250: 반도체 장치, 3260: 제품

Claims (9)

  1. EDMOS 회로를 포함하는 반도체 장치로서,
    절연면 위의 도전층;
    상기 도전층 위의 절연층;
    상기 절연층 위에 있고, 수소 농도가 5×1019/cm3 이하이고, 캐리어 농도가 5×1014/cm3 이하인 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 도전층은 상기 절연층을 사이에 두고 상기 산화물 반도체층과 중첩하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 기판 위의 저항을 더 포함하고, 상기 저항은 제1 도전층, 제2 도전층 및 상기 제1 도전층과 상기 제2 도전층 사이의 산화물 반도체층을 포함하고, 상기 제2 도전층은 상기 제1 도전층과 중첩하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 박막 트랜지스터의 오프 전류 값은 1×10-13A 미만인, 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 장치는 CPU인, 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 장치는 LSI인, 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 장치는 DRAM인, 반도체 장치.
  7. EDMOS 회로를 포함하는 반도체 장치로서,
    절연면 위에 제1 산화물 반도체층을 포함하는 제1 박막 트랜지스터 및 제2 산화물 반도체층을 포함하는 제2 박막 트랜지스터를 포함하고,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층은, 수소 농도가 5×1019/cm3 이하이고 캐리어 농도가 5×1014/cm3 이하인, 반도체 장치.
  8. 제7항에 있어서,
    동일 절연면 위에 저항인 산화물 반도체층이, 제1 도전층 및 상기 제1 도전층과 중첩하는 제2 도전층 사이에 형성되는, 반도체 장치.
  9. 제7항에 있어서,
    상기 박막 트랜지스터의 오프 전류 값은 1×10-13A 미만인, 반도체 장치.
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