JP2020064314A - シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタを有するディスプレイ - Google Patents

Abstract

【課題】シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタを有するディスプレイを提供する。【解決手段】電子デバイスは、基板上に表示ピクセルのアレイを有する、ディスプレイを含み得る。それらの表示ピクセルは、有機発光ダイオード表示ピクセル、又は液晶ディスプレイ内の表示ピクセルとすることができる。有機発光ダイオードディスプレイ内には、半導体酸化物薄膜トランジスタ、シリコン薄膜トランジスタ、及びコンデンサ構造体を含む、ハイブリッド薄膜トランジスタ構造体を形成することができる。コンデンサ構造体は、半導体酸化物薄膜トランジスタに重ね合わせることができる。有機発光ダイオード表示ピクセルは、酸化物トランジスタとシリコントランジスタとの組み合わせを有し得る。【選択図】図１

Description

本出願は、全般的に電子デバイスに関し、より詳細には、薄膜トランジスタを有するディスプレイを備える電子デバイスに関する。

電子デバイスは、多くの場合、ディスプレイを含む。例えば、セルラー電話機及びポータブルコンピュータは、ユーザに情報を呈示するためのディスプレイを含む。

液晶ディスプレイなどのディスプレイは、複数の層から形成される。液晶ディスプレイは、例えば、上部偏光子層及び下部偏光子層と、カラーフィルタ素子のアレイを含むカラーフィルタ層と、薄膜トランジスタ及び表示ピクセル電極を含む薄膜トランジスタ層と、カラーフィルタ層と薄膜トランジスタ層との間に介挿された液晶材料の層とを有し得る。各表示ピクセルは、典型的には、その表示ピクセル内の表示ピクセル電極構造体に対する信号の印加を制御するための、薄膜トランジスタを含む。

有機発光ダイオードディスプレイなどのディスプレイは、発光ダイオードに基づく表示ピクセルのアレイを有する。このタイプのディスプレイ内では、各表示ピクセルは、発光ダイオードと、その発光ダイオードに対する信号の印加を制御するための、薄膜トランジスタとを含む。

ディスプレイ内には、多くの場合、薄膜ディスプレイ駆動回路機構が含まれる。例えば、ディスプレイ上のゲート駆動回路機構及びデマルチプレクサ回路機構を、薄膜トランジスタから形成することができる。

注意を怠ると、ディスプレイの表示ピクセル及びディスプレイ駆動回路機構内の、薄膜トランジスタ回路機構は、不均一性、過大な漏洩電流、不十分な駆動強度、劣悪な面積効率、ヒステリシス、及び他の問題を呈する恐れがある。それゆえ、改善された電子デバイスのディスプレイを提供可能であることが望ましいであろう。

電子デバイスには、ディスプレイを提供することができる。このディスプレイは、表示ピクセルのアレイを基板上に有し得る。それらの表示ピクセルは、有機発光ダイオード表示ピクセル、又は液晶ディスプレイ内の表示ピクセルとすることができる。

有機発光ダイオードディスプレイ内には、半導体酸化物薄膜トランジスタ、シリコン薄膜トランジスタ、及びコンデンサ構造体を含む、ハイブリッド薄膜トランジスタ構造体を形成することができる。コンデンサ構造体は、半導体酸化物薄膜トランジスタに重ね合わせることができる。コンデンサ構造体はまた、ソース−ドレイン金属層、ポリシリコン層、及びゲート金属層から形成された、複数の重なり合う電極層から形成することもでき、使用することができる。

有機発光ダイオード表示ピクセルは、酸化物トランジスタとシリコントランジスタとの組み合わせを有し得る。発光ダイオードに結合される駆動トランジスタなどのトランジスタは、酸化物トランジスタ構造体から形成することができ、スイッチングトランジスタは、シリコントランジスタ構造体から形成することができる。

液晶ディスプレイ内では、ディスプレイ駆動回路機構は、シリコン薄膜トランジスタ回路機構を含み得るものであり、表示ピクセルは、酸化物薄膜トランジスタに基づき得る。シリコントランジスタゲート及び酸化物トランジスタゲートを形成する際に、単一層又は２つの異なる層のゲート金属を使用することができる。シリコントランジスタは、フローティングゲート構造体に重なり合うゲートを有し得る。酸化物トランジスタは、ディスプレイ駆動回路機構内に組み込むことができる。

ディスプレイ駆動回路機構は、表示ピクセルのアレイ内の酸化物トランジスタ回路機構よりも低い電圧振幅に、シリコントランジスタ回路機構を晒すように構成することができる。

一実施形態に係る、有機発光ダイオード表示ピクセルのアレイを有する有機発光ダイオードディスプレイ、又は表示ピクセルのアレイを有する液晶ディスプレイなどの、例示的なディスプレイの図である。 一実施形態に係る、半導体酸化物薄膜トランジスタ及びシリコン薄膜トランジスタを有する有機発光ダイオード内で使用することが可能なタイプの、例示的な有機発光ダイオード表示ピクセルの図である。 一実施形態に係る、例示的な薄膜トランジスタ構造体の側断面図である。 一実施形態に係る、更なる例示的な薄膜トランジスタ構造体の側面図である。 一実施形態に係る、酸化物薄膜トランジスタ及びシリコン薄膜トランジスタを含むことが可能なタイプの、例示的な有機発光ダイオード表示ピクセルの図である。 一実施形態に係る、液晶ディスプレイ内の例示的な薄膜トランジスタ回路機構の側断面図である。 一実施形態に係る、液晶ディスプレイ内の例示的な薄膜トランジスタ回路機構の側断面図である。 一実施形態に係る、液晶ディスプレイ内の例示的な薄膜トランジスタ回路機構の側断面図である。 一実施形態に係る、ハイブリッドシリコン−酸化物トランジスタ構造体から形成することが可能なタイプの、例示的な相補型金属酸化物半導体トランジスタインバータの図である。 一実施形態に係る、ハイブリッド相補型金属酸化物半導体トランジスタインバータを形成するために使用することが可能なタイプの、例示的な薄膜トランジスタ構造体の側断面図である。 一実施形態に係る、薄膜ディスプレイ駆動回路機構内のゲート駆動回路機構の回路図である。 一実施形態に係る、ディスプレイ上のディスプレイ駆動回路機構内部の、図１１のゲート駆動回路機構内で使用することが可能なタイプの、レベルシフタの図である。 一実施形態に係る、ディスプレイ上のディスプレイ駆動回路機構内部のトランジスタが、過大な電圧を経験することを防止するために使用することが可能な、例示的な回路の回路図である。 一実施形態に係る、液晶ディスプレイ内の例示的な薄膜トランジスタ回路機構の側断面図である。 一実施形態に係る、液晶ディスプレイ内の、トップゲート半導体酸化物トランジスタを含む、例示的な薄膜トランジスタ回路機構の側断面図である。 一実施形態に係る、液晶ディスプレイ内の、遮光体を有するトップゲート半導体酸化物トランジスタを含む、例示的な薄膜トランジスタ回路機構の側断面図である。 一実施形態に係る、液晶ディスプレイ内の、トップゲート半導体酸化物トランジスタを含む、例示的な薄膜トランジスタ回路機構の側断面図である。 一実施形態に係る、有機発光ダイオードディスプレイ内の、トップゲート半導体酸化物トランジスタを含む、例示的な薄膜トランジスタ回路機構の側断面図である。

電子デバイス内のディスプレイには、表示ピクセルのアレイ上に画像を表示するための、駆動回路機構を提供することができる。例示的なディスプレイを図１に示す。図１に示すように、ディスプレイ１４は、基板２４などの１つ以上の層を有し得る。基板２４などの層は、平坦なガラス層などの、平坦な矩形の材料の層から形成することができる。ディスプレイ１４は、ユーザに画像を表示するための、表示ピクセル２２のアレイを有し得る。表示ピクセルのアレイ２２は、基板２４上の、表示ピクセル構造体の行及び列から形成することができる。表示ピクセル２２のアレイ内には、任意の好適な数（例えば、１０以上、１００以上、又は１０００以上）の行及び列が存在し得る。

ディスプレイ駆動集積回路１６などのディスプレイ駆動回路機構を、基板２４上の金属配線などの導電経路に、はんだ又は導電性接着剤を使用して結合することができる。ディスプレイ駆動集積回路１６（タイミングコントローラチップと称される場合もある）は、経路２５を介してシステム制御回路機構と通信するための、通信回路機構を含み得る。経路２５は、フレキシブルプリント回路上の配線、又は他のケーブルから形成することができる。制御回路機構は、ディスプレイ１４が使用されている、セルラー電話機、コンピュータ、セットトップボックス、メディアプレーヤ、ポータブル電子デバイス、又は他の電子機器などの電子デバイス内の、主論理基板上に配置することができる。動作の間、制御回路機構は、ディスプレイ１４上に表示するべき画像についての情報を、ディスプレイ駆動集積回路１６に供給することができる。表示ピクセル２２上に画像を表示するために、ディスプレイ駆動集積回路１６は、対応する画像データをデータ線Ｄに供給する一方で、ゲート駆動回路機構１８及びデマルチプレクシング回路機構２０などの支援薄膜トランジスタディスプレイ駆動回路機構に、クロック信号及び他の制御信号を発行することができる。

ゲート駆動回路機構１８は、基板２４上に（例えば、ディスプレイ１４の右縁部及び左縁部上に、ディスプレイ１４の単一の縁部上のみに、又はディスプレイ１４内の他の場所に）形成することができる。デマルチプレクサ回路機構２０を使用することにより、ディスプレイ駆動集積回路１６からのデータ信号を、複数の対応するデータ線Ｄ上に分配することができる。この図１の例示的な配置構成では、データ線Ｄは、ディスプレイ１４を通って垂直方向に延びている。各データ線Ｄは、表示ピクセル２２の対応の列に関連付けられる。ゲート線Ｇが、ディスプレイ１４を通って水平方向に延びている。各ゲート線Ｇは、表示ピクセル２２の対応の行に関連付けられる。ゲート駆動回路機構１８は、ディスプレイ１４の左側に、ディスプレイ１４の右側に、あるいは図１に示すように、ディスプレイ１４の右側及び左側の双方に配置することができる。

ゲート駆動回路機構１８は、ディスプレイ１４内のゲート線Ｇ上に、ゲート信号（走査信号と称される場合もある）をアサートすることができる。例えば、ゲート駆動回路機構１８は、ディスプレイ駆動集積回路１６から、クロック信号及び他の制御信号を受信することができ、それらの受信信号に応じて、表示ピクセル２２の第１の行内のゲート線信号Ｇから開始して、ゲート線Ｇ上のゲート信号を順番にアサートすることができる。各ゲート線がアサートされると、そのゲート線がアサートされた行内の、対応する表示ピクセルが、データ線Ｄ上に現れる表示データを表示する。

デマルチプレクサ回路機構２０及びゲート線駆動回路機構１８などのディスプレイ駆動回路機構は、基板２４上の薄膜トランジスタから形成することができる。薄膜トランジスタはまた、表示ピクセル２２内の回路機構を形成する際にも使用することができる。表示性能を向上させるために、漏洩電流、スイッチング速度、駆動強度、均一性などの所望の基準を満たす、ディスプレイ１４内の薄膜トランジスタ構造体を使用することができる。このディスプレイ１４内の薄膜トランジスタは、一般に、任意の好適なタイプの（例えば、シリコンベース、半導体酸化物ベースなどの）薄膜トランジスタ技術を使用して形成することができる。

本明細書で例として説明される場合がある、１つの好適な配置構成では、ディスプレイ１４上の一部の薄膜トランジスタ内のチャネル領域（アクティブ領域）は、シリコン（例えば、ＬＴＰＳ又は低温ポリシリコンと称される場合もある、低温プロセスを使用して堆積されたポリシリコンなどの、シリコン）から形成され、ディスプレイ１４上の他の薄膜トランジスタ内のチャネル領域は、半導体酸化物材料（例えば、ＩＧＺＯと称される場合もある、アモルファスのインジウム・ガリウム・亜鉛酸化物）から形成される。必要に応じて、これらの薄膜トランジスタを形成する際に、アモルファスシリコン、ＩＧＺＯ以外の半導体酸化物などの、他のタイプの半導体を使用することができる。このタイプのハイブリッドディスプレイ構成では、シリコントランジスタ（例えば、ＬＴＰＳトランジスタ）は、スイッチング速度及び良好な駆動電流などの属性が所望される場合に（例えば、液晶ダイオードディスプレイ内のゲートドライバのために、又はスイッチング速度が考慮事項となる、有機発光ダイオード表示ピクセルの部分内で）使用することができ、その一方で、酸化物トランジスタ（例えば、ＩＧＺＯトランジスタ）は、低い漏洩電流が所望される場合（例えば、液晶ダイオード表示ピクセル及びディスプレイ駆動回路機構内で）、又は高いピクセル間の均一性が所望される場合に（例えば、有機発光ダイオード表示ピクセルのアレイ内で）使用することができる。他の考慮事項（例えば、電力消費、資源の消費、ヒステリシスなどに関連する考慮事項）もまた、考慮に入れることができる。

ＩＧＺＯ薄膜トランジスタなどの酸化物トランジスタは、一般的に、ｎチャネルデバイス（すなわち、ＮＭＯＳトランジスタ）である。シリコントランジスタは、ｐチャネル設計又はｎチャネル設計を使用して製造することができる（すなわち、ＬＴＰＳデバイスは、ＰＭＯＳ又はＮＭＯＳのいずれかとすることができる）。これらの薄膜トランジスタ構造体の組み合わせにより、最適性能を提供することができる。

有機発光ダイオードディスプレイ内では、各表示ピクセルは、対応の有機発光ダイオードを含む。例示的な有機発光ダイオード表示ピクセル２２−１の概略図を、図２に示す。図２に示すように、表示ピクセル２２−１は、発光ダイオード２６を含み得る。正の電源電圧ＥＬＶＤＤを、正の電源端子３４に供給することができ、接地電源電圧ＥＬＶＳＳを、接地電源端子３６に供給することができる。駆動トランジスタ２８の状態により、ダイオード２６を通って流れる電流の量、またそれゆえ、表示ピクセル２２−１からの放射光４０の量が制御される。

データの連続フレーム間で、トランジスタ２８が所望の状態に保持されることを確実にするために、表示ピクセル２２−１は、蓄積コンデンサＣｓｔなどの蓄積コンデンサを含み得る。蓄積コンデンサＣｓｔ上の電圧が、ノードＡでトランジスタ２８のゲートに印加されることにより、トランジスタ２８が制御される。スイッチングトランジスタ３０などの１つ以上のスイッチングトランジスタを使用して、蓄積コンデンサＣｓｔ内に、データをロードすることができる。スイッチングトランジスタ３０がオフである場合、データ線Ｄは、蓄積コンデンサＣｓｔから絶縁され、端子Ａ上のゲート電圧は、蓄積コンデンサＣｓｔ内に記憶されているデータ値に等しい（すなわち、従前の表示データのフレームからのデータ値が、ディスプレイ１４上に表示される）。表示ピクセル２２−１に関連付けられる行内のゲート線Ｇ（走査線と称される場合もある）がアサートされると、スイッチングトランジスタ３０がオンになり、データ線Ｄ上の新たなデータ信号が、蓄積コンデンサＣｓｔ内にロードされる。このコンデンサＣｓｔ上の新たな信号は、ノードＡでトランジスタ２８のゲートに印加されることにより、トランジスタ２８の状態を調節し、発光ダイオード２６によって放射される、対応する光４０の量を調節する。

図２のピクセル２２−１などの有機発光ダイオード表示ピクセルは、図３に示すタイプの薄膜トランジスタ構造体を使用することができる。このタイプの構造体では、２つの異なるタイプの半導体が使用される。図３に示すように、回路機構７２は、発光ダイオードカソード端子４２及び発光ダイオードアノード端子４４などの、表示ピクセル構造体を含み得る。有機発光ダイオード放射材料４７を、カソード４２とアノード４４との間に介挿することができる。誘電体層４６は、表示ピクセルのレイアウトを画定するために役立ち得るものであり、ピクセル画定層と称される場合もある。薄膜トランジスタ構造体５２の上部に、平坦化層５０を形成することができる。薄膜トランジスタ構造体５２は、基板２４上のバッファ層５４上に形成することができる。

薄膜トランジスタ構造体５２は、シリコントランジスタ５８を含み得る。トランジスタ５８は、「トップゲート」設計を使用して形成されたＬＴＰＳトランジスタとすることができ、有機発光ダイオード表示ピクセル内のスイッチングトランジスタとしての機能を果たし得る（例えば、図２のピクセル２２−１内のトランジスタ３０を参照）。トランジスタ５８は、ゲート絶縁層６４（例えば、シリコン酸化物の層）によって覆われる、ポリシリコンチャネル６２を有し得る。ゲート６６は、パターン化された金属（例えば、一例として、モリブデン）から形成することができる。ゲート６６は、層間誘電体の層（例えば、シリコン窒化物層６８及びシリコン酸化物層７０）によって覆うことができる。ソース−ドレインコンタクト７４及び７６が、ポリシリコン層６２の対向側部に接触することにより、シリコン薄膜トランジスタ５８を形成することができる。

薄膜トランジスタ構造体５２はまた、薄膜トランジスタ及びコンデンサ構造体６０も含み得る。構造体６０は、蓄積コンデンサ（すなわち、図２の蓄積コンデンサＣｓｔ）及び酸化物薄膜トランジスタ構造体を含み得る。この蓄積コンデンサは、ポリシリコン層６２’（層６２と同じ層の一部としてパターン化されるもの）から形成された第１の端子（プレート、電極、又は電極層と称される場合もある）を有し得る。ゲート絶縁層６４の延長部分とすることができる、ゲート絶縁層６４’により、端子６２’を覆うことができる。このコンデンサは、金属層６６’から形成された第２の端子を有し得る。金属層６６’は、トランジスタ５８のゲート６６を形成する際に使用されるものと同じ金属層から、パターン化することができる。誘電体層６８及び誘電体層７０により、金属層６６’を覆うことができる。構造体６０内の薄膜トランジスタは、「ボトムゲート」酸化物トランジスタとすることができる。コンデンサＣｓｔの第２の端子（すなわち、図２のノードＡ）としての機能を果たす、層６６’はまた、この酸化物トランジスタのゲートとしての機能も果たし得る。この酸化物トランジスタは、図２の駆動トランジスタ２８としての機能を果たし得る。この酸化物トランジスタの「ゲート絶縁体」は、層間誘電体の層（すなわち、層６８及び層７０）から形成することができる。この酸化物トランジスタのチャネル半導体は、酸化物層８０（例えば、ＩＧＺＯ）から形成することができる。酸化物層８０を、ポリシリコンのコンデンサ電極層６２’に重ね合わせる（すなわち、酸化物トランジスタを、コンデンサに重ね合わせる）ことにより、スペースを節約することができる。ソース−ドレイン端子８２及び８４は、半導体酸化物層８０の対向端部に接触する金属から形成することができる。

ＬＴＰＳトランジスタ及び酸化物トランジスタなどのトランジスタは、種々のレイアウトで形成することができる。例えば、ＬＴＰＳトランジスタは、高いキャリア移動度を有する傾向がある。結果として、ＬＴＰＳトランジスタは、適切な低いＷ／Ｌの比率を確実にするように、比較的長いゲート長Ｌ及び比較的短いゲート幅を有することにより、これらのトランジスタの比較的高い移動度が相殺される場合がある。このことにより、ＬＴＰＳトランジスタは、ピクセルレイアウトに関して比較的非効率なものとなる恐れがある。酸化物トランジスタは、より小さいアスペクト比を有するＷ／Ｌの比率（例えば、ＬＴＰＳの場合の３／３０に対して、酸化物の場合は４／４）で、構築することができる。これらのレイアウト効率の考慮事項により、表示ピクセル２２−１内の駆動トランジスタとして、酸化物トランジスタを使用することが好ましい可能性がある。ＬＴＰＳトランジスタによって提供される比較的速いスイッチング速度により、図２のトランジスタ３０などのスイッチングトランジスタに関しては、ＬＴＰＳトランジスタを使用することが好ましいものとなる可能性がある。

より多くの（例えば、３つ以上、４つ以上、５つ以上、６つ以上、７つ以上、又は８つ以上の）トランジスタを有する表示ピクセル内では、いずれのトランジスタをＬＴＰＳ技術を使用して実装し、いずれのトランジスタを酸化物技術を使用して実装するかについての選択は、それらの２つのタイプのトランジスタ間で、トランジスタ性能の考慮事項をバランス調整するように実施することができる。

駆動トランジスタを実装する場合、ＬＴＰＳトランジスタは、酸化物トランジスタよりも大きいサイズ（より長いチャネル長さ）を呈する傾向があり、酸化物トランジスタよりも大きい暗電流を呈する傾向があり、酸化物トランジスタよりも劣悪な均一性を呈する恐れがある。ＬＴＰＳ駆動トランジスタはまた、酸化物駆動トランジスタよりも大きいヒステリシスを呈する恐れもある。これらの要因の結果として、多くの場合、有機発光ダイオード表示ピクセル内の駆動トランジスタは、酸化物トランジスタから形成することが有利であり得る。酸化物駆動トランジスタは、低い漏洩電流及び最小限のヒステリシスを呈し得る。

スイッチングトランジスタを実装する場合、ＬＴＰＳトランジスタは、酸化物トランジスタよりも小さくすることができ、酸化物トランジスタよりも少量の寄生容量を呈し得るものであり、酸化物トランジスタよりも低い電力消費を呈し得るものである。これらのような要因の結果として、多くの場合、有機発光ダイオード表示ピクセル内のスイッチングトランジスタは、ＬＴＰＳトランジスタから形成することが有利であり得る。ＬＴＰＳスイッチングトランジスタは、高いスイッチング速度及び低い寄生容量を呈し得る。

単一の有機発光ダイオード表示ピクセル内に、ＬＴＰＳトランジスタ及び酸化物トランジスタの双方を実装する際に（例えば、図２の表示ピクセル回路２２−１などの回路を実装するために）使用することが可能な、例示的なハイブリッド薄膜トランジスタ構造体を、図４に示す。図４のハイブリッド薄膜トランジスタ構造体１１４は、シリコン薄膜トランジスタ１０８、コンデンサ（Ｃｓｔ）１１０、及び酸化物トランジスタ１１２を含む。シリコントランジスタ１０８は、ポリシリコン層９０から形成される。ゲート絶縁層９２が、ポリシリコン層９０を覆う。ゲート絶縁層９２の上部に、ゲート金属の層がパターン化されることにより、ゲート９４、コンデンサ電極９６、及びゲート電極９８が形成される。シリコン窒化物層１１６及びシリコン酸化物層１１８などの層間誘電体材料の層により、それらのパターン化ゲート金属構造体を覆うことができる。シリコントランジスタ１０８に関するソース−ドレインコンタクト１００及び９４は、チャネル領域１０６の近傍で、ポリシリコン層９０に接触することができる（すなわち、短絡させることができる）。トランジスタ１０８のゲート９４は、トランジスタ１０８のポリシリコンチャネル領域１０６に隣接する、領域１０４内のポリシリコン層９０内に、低密度のドレイン注入部が形成されることを可能にするための、注入マスクとしての機能を果たし得る。

シリコントランジスタ１０８のソース−ドレイン１００及び１０２、並びに酸化物トランジスタ１１２のソース−ドレイン１２２及び１２４は、層間誘電体１１６及び層間誘電体１１８上の共通の金属層の、パターン化部分から形成することができる。

コンデンサ１１０は、金属電極１２０、及びポリシリコン層９０の部分１２６から形成される、第１の端子を有し得る。コンデンサ１１０は、金属電極９６から形成された第２の端子を有し得る。

酸化物トランジスタ１１２は、ＩＧＺＯ層１２８などの半導体酸化物層、ソース−ドレインコンタクト１２２及び１２４、並びにゲート９８を有し得る。ゲート９８は、トランジスタ１１２に関するチャネル領域としての機能を果たす半導体酸化物１２８から、誘電体１１６及び誘電体１１８によって隔てられる。誘電体１１６及び誘電体１１８は、それゆえ、酸化物トランジスタ１１２に関するゲート絶縁体としての機能を果たす。

図５は、ディスプレイ１４内で使用することが可能な、別の例示的な有機発光ダイオードピクセル回路の回路図である。ピクセル２２−２は、発光ダイオード２６内に電流を駆動するための、駆動トランジスタ２８を含む。蓄積コンデンサＣｓｔを使用して、フレーム間で、トランジスタ２８のゲート上の信号を記憶する。ピクセル間のトランジスタ性能の変動を調整する、補償スキームを実装するために、感知線ＳＥＮＳＩＮＧが使用される。スイッチングトランジスタ３０−１及び３０−２に制御信号を印加する際に、ゲート線ＳＣＡＮ及びＳＣＡＮ２が使用される。

表示ピクセル２２−２内での性能を最適化するために、図３及び図４に示すタイプのハイブリッド構造体、あるいは、シリコン薄膜トランジスタ及び／又は酸化物薄膜トランジスタ並びにコンデンサを形成するための他の構成を使用することが、望ましい場合がある。例えば、駆動トランジスタ２８を酸化物トランジスタ（例えば、ＮＭＯＳ酸化物トランジスタ）から形成し、その一方で、トランジスタ３０−１及び３０−２などのスイッチングトランジスタを、シリコントランジスタから、又はシリコン（ＮＭＯＳ及び／又はＰＭＯＳ）トランジスタと酸化物（ＮＭＯＳ）トランジスタとの混合から形成することが、望ましい場合がある。

第１の例示的構成では、トランジスタ３０−１は酸化物トランジスタであり、トランジスタ３０−２は酸化物トランジスタであり、トランジスタ２８は酸化物トランジスタである。第２の例示的構成では、トランジスタ３０−１はシリコントランジスタであり、トランジスタ３０−２はシリコントランジスタであり、トランジスタ２８は酸化物トランジスタである。図３の構造体又は図４の構造体などの、ハイブリッドトランジスタ構造体を、このシナリオで（例えば、トランジスタ３０−１及びトランジスタ２８並びにコンデンサＣｓｔを実装するために）使用することができる。例示的な第３の構成では、トランジスタ３０−１はシリコントランジスタであり、トランジスタ３０−２は酸化物トランジスタであり、トランジスタ２８は酸化物トランジスタである。第２の例示的構成と同様に、図３の構造体又は図４の構造体などの、ハイブリッドトランジスタ構造体を使用して、トランジスタ３０−１及びトランジスタ２８並びにコンデンサＣｓｔを実装することができる。

必要に応じて、ディスプレイ１４は、液晶ディスプレイとすることができる。このタイプのシナリオでは、ディスプレイ１４の各ピクセルは、ディスプレイ内の液晶層の関連部分に電界を印加するための電極構造体と、画像データのフレーム間に、その電極上の電荷を蓄積するためのコンデンサと、電極に対する電界の印加を制御するための薄膜トランジスタとを含み得る。１つの好適な配置構成では、液晶ディスプレイ内のゲート駆動回路機構１８及びデマルチプレクサ回路機構２０（図１）は、シリコントランジスタから形成することができ、表示ピクセル２２内の薄膜トランジスタは、酸化物トランジスタから形成することができる。シリコントランジスタは、高い移動度のチャネル領域を有し、速いスイッチング速度及び高い駆動電流に適していると同時に、低電圧かつ低電力で動作する。表示ピクセル２２内の酸化物薄膜トランジスタは、低い漏洩電流を呈する。

シリコントランジスタ及び酸化物トランジスタの双方を有する液晶ディスプレイを形成する際に使用することが可能なタイプの薄膜トランジスタ構造体を、図６に示す。図６に示すように、薄膜トランジスタ構造体２４２は、シリコン薄膜トランジスタ構造体２１６（例えば、ディスプレイ駆動回路機構１８及びデマルチプレクサ回路機構２０などの周辺回路の諸部分を形成するためのもの）、及び酸化物薄膜トランジスタ構造体２４０（例えば、図１のディスプレイ１４によって示されるタイプのレイアウトを有する液晶ディスプレイ内の、表示ピクセル２２を形成するためのもの）を含み得る。

構造体２１６及び構造体２４０は、基板２４上のバッファ層２０２上に形成することができる。ポリシリコン層２０４を、バッファ２０２上に堆積させることができる。ゲート絶縁層２０６を、ポリシリコン層２０４上に形成することができる。金属の共通層をパターン化することにより、金属構造体２１８、２２０、及び金属構造体２２８を形成することができる。構造体２１８は、ソース−ドレインコンタクト２１２及び２１４と、ポリシリコン２０４から形成されたチャネルとを含むシリコントランジスタに関する、ゲートとしての機能を果たし得る。金属構造体２２８は、半導体酸化物層２２４（例えば、ＩＧＺＯ）と、ソース−ドレイン端子２２２及び２２６とから形成された酸化物トランジスタに関する、ゲートとしての機能を果たし得る。金属構造体２２８はまた、ディスプレイ１４内のバックライトが、酸化物層２２４に到達することを阻止するために役立つ、遮光体としての機能も果たし得るため、構造体２４０内には、別個の遮光構造体を組み込む必要がない。窒化シリコン層２０８及び窒化シリコン層２１０などの層間誘電体は、構造体２１６内のゲート２１８を覆うことができ、かつ、構造体２４０の酸化物トランジスタ内のゲート２２８に関する、ゲート絶縁体としての機能を果たし得る。

金属２３０は、酸化物層２２４から形成される表示ピクセル薄膜酸化物トランジスタの、ソース−ドレイン２２６に接触する。金属２３０は、有機層２３２によって支持することができる。有機層２３２の表面上で、金属２３０は、複数のフィンガ部を有する電極を形成することができる。誘電体層２３６により、共通電極（Ｖｃｏｍ）２３４から電極２３０を絶縁することができる。動作の間、電極２３０と電極２３４との間に、電界が生成される。これらの電界は、ディスプレイ内の液晶材料を通過する。必要に応じて、ディスプレイ１４は、Ｖｃｏｍ電極２３４の諸部分から形成される、容量式タッチセンサを組み込むことができる。このタイプの構成では、電極２３４を形成する際に使用される材料（例えば、インジウムスズ酸化物などの、やや抵抗性の導電材料とすることができる）の抵抗を低減する助けとなるように、線２３８などの、任意選択の金属線を使用することができる。

層２０８及び層２１０の厚さは、約６０００オングストロームとすることができる。この比較的大きい厚さは、ゲート２１８とソース−ドレイン２１４などの近傍の金属構造体との間の容量を最小化するために役立ち得るが、酸化物トランジスタ内のスイッチング速度を制限する恐れがある。この懸念に対処するために、図７での構造体２４２’によって使用されるタイプの設計を、使用することができる。図７の配置構成では、ゲート２１８を形成する際に使用された金属層とは別個の金属の層から形成される、酸化物トランジスタに関するゲートを作り出すために、追加的な半導体製造マスクを使用することができる。この手法では、単一の３０００オングストロームの誘電体層２１０’（例えば、シリコン窒化物及びシリコン酸化物の副層から形成されるもの）のみを使用して、酸化物層２２４から酸化物トランジスタゲート２２８’を隔てることにより、酸化物トランジスタのスイッチング速度を向上させることができる。図７の構造体２４２’の配置構成により、ゲート２１８とゲート２２８’とは、異なる金属から形成することが可能となる。例えば、ゲート２１８は、シリコントランジスタのアクティブ化に関連付けられる昇温に対応するように、Ｍｏなどの耐熱金属から形成することができ、その一方で、ゲート２２８’は、銅などの、より低い抵抗の金属から形成することができる。

一部の適用では、高い駆動電圧（ゲートとソース及びドレインとの間）の処理を考慮することが、必要となり得る。図８のトランジスタ構造体２４２”は、シリコントランジスタゲート上での比較的大きい（例えば、２０ボルトの）振幅を処理することが所望されるシナリオで、使用することができる。この状況では、ゲート絶縁層２０６は、２０ボルトの信号からの損傷に耐えるためには不十分に薄い恐れがある。例えば、ゲート絶縁体２０６は、厚さ約８００オングストロームとすることができ、この厚さは、２０ボルトの駆動電圧を確実に処理するためには、十分に厚いものではない恐れがある。ゲート絶縁層２０６が過度にストレス印加されないことを確実にするために、ゲート構造体２１８をフローティング（電気的絶縁）金属構造体に変換することができ、追加的な金属層（すなわち、酸化物トランジスタ２４０のゲート２２８’を形成するようにパターン化されるものと同じ金属層の一部）を、シリコントランジスタゲート２１８’を形成する際に使用することができる。フローティングゲート２１８は、シリコントランジスタ２１６の動作の間に、フローティングゲート２１８が制御信号で駆動されない場合であっても、ポリシリコン層２０４のソース及びドレインコンタクト部分内に作製される低密度ドレイン（ＬＤＤ）注入部に関するマスクとしての機能を果たすように、維持することができる。

ハイブリッドシリコン／酸化物液晶ディスプレイ内では、ゲート駆動回路機構１８及びデマルチプレクサ回路機構２０などのディスプレイ駆動回路機構は、シリコントランジスタから形成する必要はない。必要に応じて、このディスプレイ駆動回路機構のうちの一部を、酸化物トランジスタから形成することができる。例えば、図９の例示的なＣＭＯＳインバータ３００などの、ディスプレイ１４の周辺回路機構内の低駆動電流ＣＭＯＳタイプ回路は、酸化物トランジスタを含み得る。ＰＭＯＳ酸化物トランジスタを形成することは、難易度が高い恐れがあるため、インバータ３００などの回路は、必要に応じて、（一例として）ＮＭＯＳ酸化物トランジスタ及びＰＭＯＳシリコントランジスタを使用して形成することができる。

図１０の例示的な薄膜トランジスタ構造体３０２などの、ハイブリッド酸化物−シリコン薄膜トランジスタ構造体は、ゲート駆動回路機構１８及びデマルチプレクサ回路機構２０などのディスプレイ駆動回路機構内の、ＣＭＯＳタイプ回路機構を形成する際に使用することができる。図１０に示すように、構造体３０２は、基板２４上に形成されたポリシリコン層３０８を有し得る。Ｐチャネルアクティブ区域３１０を、ゲート３１２の下に形成することができる。ゲート絶縁層３０６（例えば、シリコン酸化物）により、シリコン層３０８内のシリコンチャネル領域３１０から、ゲート３１２を隔てることができる。誘電体層３０２（例えば、シリコン酸化物及びシリコン窒化物の副層）により、ゲート３１２を覆うことができる。誘電体層３０６により、ゲート３１２を、重なり合う酸化物層３１２から隔てることができる。酸化物層３１２は、ＩＧＺＯ材料などの半導体酸化物とすることができる。ゲート３１２は、第１のパターン化金属層から形成することができる。出力端子３２２、ソース端子３１６、及びドレイン端子３１８を形成する際に、第２のパターン化金属層を使用することができる。不活性化層３２０により、端子３１６及び端子３１２を覆うことができる。ゲート３１２は、モリブデン、モリブデンタングステン、タングステン、又は他の金属などの材料から形成することができる。金属構造体３２２、３１６、及び金属構造体３１８などの構造体を形成するための金属は、アルミニウム、モリブデンなどの金属から形成することができる。

図１０の配置構成では、ゲート３１４は、２つのトランジスタに関する共通（共用）ゲートとしての機能を果たす。具体的には、ゲート３１４（例えば、図９の端子Ｖｉｎを参照）は、シリコン層３０８から形成されたＰＭＯＳシリコントランジスタ（図９のトランジスタＴＰ）に関するゲート、及び酸化物層３１２から形成されたＮＭＯＳ酸化物トランジスタ（図９のトランジスタＴＮ）に関するゲートの双方の機能を果たす。酸化物層３１２は、ゲート３１４の上方に配置され、シリコン層３１０は、ゲート３１４の下方に配置される。図１０の共用ゲート配置構成により、図９に示すタイプのＣＭＯＳインバータを、コンパクトに実装することが可能となる。

図１１は、液晶ディスプレイ上で使用することが可能な、例示的なゲート駆動回路機構１８を示す。回路機構１８は、シリコントランジスタに関して、比較的小さい電圧振幅（例えば、１５ボルト又は１６ボルトの振幅）を有する信号を使用する一方で、より大きい電圧振幅（例えば、２０ボルト以上の振幅）を有するゲート信号Ｇを生成することにより、それらのゲート信号によって駆動されている表示ピクセル２２内の酸化物薄膜トランジスタの、良好な動作を確実にすることができる。

図１１に示すように、回路機構１８は、直列に連結されたＳＲラッチ４００又は他のレジスタ回路から形成された、シフトレジスタを有し得る。図１１での回路機構の各行は、液晶ディスプレイ内の表示ピクセル２２の別個の行に関連付けられ、その表示ピクセルの行に、対応のゲート信号Ｇを提供する。動作の間、シフトレジスタにクロック信号ＬＯＡＤ ＣＬＯＣＫが印加されている間に、回路機構１８内のシフトレジスタの第１の行内のラッチに、トリガ信号ＴＲＩＧＧＥＲを印加することができる。このトリガ信号は、シフトレジスタを通って波及的に降下する、カスケード信号を引き起こす。これに応じて、各ラッチ４００は、その出力ＯＵＴを順番にアサートする。ゲート駆動回路機構１８の各行は、出力信号ＯＵＴを受信する、対応のレベルシフタ４０４及びバッファ４０４を有する。

出力信号ＯＵＴは、１５Ｖの高電圧（又は、他の好適な電圧）〜０ボルト（又は、他の好適な電圧）の範囲にわたる。このタイプの構成に関連付けられる１５ボルトの振幅は、ラッチ４００内のシリコン薄膜トランジスタによって許容し得るものであるが、その一方で、２０ボルトの振幅などの、より大きい電圧振幅は、シリコン薄膜トランジスタに過度にストレス印加する恐れがある。レベルシフタ４０２は、レベルシフタ４０２からの経路４０６上の出力が、５ボルト〜−１１ボルト（すなわち、レベルシフタ４０２内のシリコントランジスタによって許容し得る、１６ボルトの振幅）の範囲となるように、ラッチ４００からの１５ボルト〜０ボルトの信号ＯＵＴをシフトさせる。バッファ４０４は、ラッチ４００からの１５ボルト〜０ボルトの信号ＯＵＴを、入力信号ＩＮ＿Ｈとして受信し、５ボルト〜−１１ボルトの信号を、入力信号ＩＮ＿Ｌとして受信する。バッファ４０４は、好ましくは、シリコン薄膜トランジスタを含む。このバッファ４０４の設計は、液晶ディスプレイ上の表示ピクセル２２のアレイ内の酸化物トランジスタを制御するために適切なタイプの、大きい電圧振幅（例えば、１５ボルト〜−１１ボルト）を有する出力信号（ゲート線信号Ｇ）を、バッファ４０４が生成することを可能にする。

図１２は、レベルシフタ４０２を実装するために使用することが可能なタイプの、例示的な回路の回路図である。ラッチ４００の出力ＯＵＴからの信号は、レベルシフタ４０２の入力４１０で受信することができ、バッファ４０４に関する、対応するレベルシフトされた出力信号（信号ＩＮ＿Ｌ）を、レベルシフタ４０２の出力４１２で提供することができる。必要に応じて、レベルシフタ４０２に関して、他のレベルシフタ設計を使用することができる。図１２の構成は、単なる例示に過ぎない。レベルシフタ４０２を形成する際に、シリコン薄膜トランジスタを使用することができる。

図１３の回路機構４０４は、図１１のバッファ４０４を実装する際に使用することが可能な設計の一実施例である。この設計では、信号ＩＮ＿Ｈ及び信号ＩＮ＿Ｌは、異なる対応の電圧振幅を有する、同一の矩形波パルスである。信号ＩＮ＿Ｈは、１５〜０ボルトの範囲にわたる。信号ＩＮ＿Ｌは、５〜−１１ボルトの範囲にわたる。この実施例での、対応する出力信号（ゲート線信号）Ｇは、１５ボルト〜−１１ボルトの範囲にわたる矩形波パルスであり、それゆえ、２０ボルト超の振幅を有する。

接地電圧ＧＮＤが、トランジスタＴ２及びトランジスタＴ３のゲートに印加される。このことにより、回路４１４の出力振幅が２０ボルトを超える場合であっても、回路４１４のトランジスタによって経験される最大電圧は、約１６ボルト未満に制限される。トランジスタＴ２及びトランジスタＴ３のゲート上の接地電圧ＧＮＤは、過大なソース端子電圧振幅が検出される場合は常に、これらのトランジスタをオフにさせ、トランジスタＴ１及びトランジスタＴ４を防護する。一例として、トランジスタＴ１及びトランジスタＴ２を考察する。トランジスタＴ２は、閾値電圧Ｖｔｈによって特徴付けることができる。トランジスタＴ１のソースＳが、電圧ＧＮＤ−Ｖｔｈを下回り始めると、トランジスタＴ２がオフになり、トランジスタＴ１を絶縁する。トランジスタＴ３及びトランジスタＴ４も、同じ方式で動作する。この配置構成を使用することにより、バッファ４１４内のトランジスタのいずれも、過大な電圧振幅に晒されることがなく、トランジスタＴ１、Ｔ２、Ｔ３、及びトランジスタＴ４を、シリコン薄膜トランジスタから形成することが可能となる。

必要に応じて、他の回路構成を使用して、表示ピクセル２２内の酸化物トランジスタに対応するように、ゲート線信号Ｇが大きい電圧振幅を有する環境内で、ゲート駆動回路機構１８が動作することを可能にすることができる。一例として、シリコン薄膜トランジスタ構造体を使用することに加えて、酸化物薄膜トランジスタ構造体を使用して、レベルシフタトランジスタのサブセット、及び出力バッファトランジスタのサブセットを実装することができる。

図１４は、液晶ディスプレイ内で使用することが可能なタイプの、更なる薄膜トランジスタ回路機構の側断面図である。図１４に示すように、薄膜トランジスタ構造体２４２は、シリコン薄膜トランジスタ構造体２１６（例えば、ディスプレイ駆動回路機構１８及びデマルチプレクサ回路機構２０などの周辺回路の諸部分を形成するためのもの）、及び酸化物薄膜トランジスタ構造体２４０（例えば、図１のディスプレイ１４によって示されるタイプのレイアウトを有する液晶ディスプレイ内の、表示ピクセル２２を形成するためのもの）を含み得る。

構造体２１６及び構造体２４０は、基板２４上のバッファ層２０２上に形成することができる。ポリシリコン層２０４を、バッファ２０２上に堆積させることができる。ゲート絶縁層２０６を、ポリシリコン層２０４上に形成することができる。金属の共通層をパターン化することにより、金属構造体２１８、２２０、及び金属構造体２２８を形成することができる。構造体２１８は、ソース−ドレインコンタクト２１２及び２１４と、ポリシリコン２０４から形成されたチャネルとを含むシリコントランジスタに関する、ゲートとしての機能を果たし得る。金属構造体２２８は、半導体酸化物層２２４（例えば、ＩＧＺＯ）と、ソース−ドレイン端子２２２及び２２６とから形成された酸化物トランジスタに関する、ゲートとしての機能を果たし得る。金属構造体２２８はまた、ディスプレイ１４内のバックライトが、酸化物層２２４に到達することを阻止するために役立つ、遮光体としての機能も果たし得るため、構造体２４０内には、別個の遮光構造体を組み込む必要がない。窒化シリコン層２０８及び窒化シリコン層２１０などの層間誘電体は、構造体２１６内のゲート２１８を覆うことができ、かつ、構造体２４０の酸化物トランジスタ内のゲート２２８に関するゲート絶縁体としての機能を果たし得る。

金属構造体２１８、２２０、及び金属構造体２２８、並びに、相互接続線５０２などのルーティング線は、第１の金属層（Ｍ１層と称される場合もある）から形成することができる。構造体２４０の酸化物トランジスタに関するソース−ドレインコンタクトを形成する、金属２２２及び金属２２６、並びに、相互接続線５００などのルーティング線は、第２の金属層（ＳＤ１層と称される場合もある）から形成することができる。金属構造体２１２、２１４、及び、相互接続線５０６などのルーティング線は、第３の金属層（ＳＤ２層と称される場合もある）から形成することができる。誘電体層２３２Ｂにより、第２の金属層を、第３の金属層から隔てることができる。誘電体層２３２Ａにより、第３の金属層を、金属層２３４などの金属構造体から隔てることができる。

金属２３０は、金属層５０４に接触することにより、酸化物層２２４から形成された表示ピクセル薄膜酸化物トランジスタの、ソース−ドレイン２２６に結合される。金属２３０は、有機層２３２Ｂによって支持することができる。有機層２３２Ｂの表面上で、金属２３０は、複数のフィンガ部を有する電極を形成することができる。誘電体層２３６により、共通電極（Ｖｃｏｍ）２３４から電極２３０を絶縁することができる。動作の間、電極２３０と電極２３４との間に、電界が生成される。これらの電界は、ディスプレイ内の液晶材料を通過する。必要に応じて、ディスプレイ１４は、Ｖｃｏｍ電極２３４の諸部分から形成される、容量式タッチセンサを組み込むことができる。このタイプの構成では、電極２３４を形成する際に使用される材料（例えば、インジウムスズ酸化物などの、やや抵抗性の導電材料とすることができる）の抵抗を低減する助けとなるように、線２３８などの、任意選択の金属線を使用することができる。

ディスプレイ１４内のルーティング線間の容量結合は、スイッチング損失をもたらす可能性がある。一例として、ソース−ドレイン構造体２２２は、ディスプレイ１４内のデータ線に結合することができる。この線上の電圧は、Ｖｃｏｍ（電極２３４）に対して切り替わり、電力損失をもたらす可能性がある。誘電体層２３２Ａ及び誘電体層２３２Ｂの存在は、このデータ線とＶｃｏｍ電極との間の容量結合を低減するために役立つことにより、電力損失を低減することができる。これらの誘電体層の存在はまた、ディスプレイ１４内のルーティング線との間の容量結合（例えば、ルーティング線と、第１の金属層及び第２の金属層、第１の金属層及び第３の金属層などの他の構造体との間の容量結合）も低減することができる。層２３２Ａ及び層２３２Ｂは、低誘電率の有機誘電体又は他の誘電体材料から形成することができる。一例として、層２３２Ａ及び層２３２Ｂは、アクリルポリマー、他のポリマー、スピンオンガラスと称される場合もあるタイプの誘電体（例えば、スリットコーティング工具を介して堆積されたスピンオンガラスポリマー）、シロキサン系材料などとすることができる。

図１５は、トップゲート半導体酸化物トランジスタを含む液晶ディスプレイに関する、例示的な薄膜トランジスタ回路機構の側断面図である。図１５に示すように、薄膜トランジスタ構造体２４２は、シリコン薄膜トランジスタ構造体２１６、及び半導体酸化物薄膜トランジスタ構造体２４０を含み得る。シリコン薄膜トランジスタ構造体２１６は、ディスプレイ駆動回路機構１８及びデマルチプレクサ回路機構２０などの、周辺回路内で使用することができ、かつ／又は、液晶ディスプレイ内の表示ピクセル２２に関する回路を形成する際に使用することができる。半導体酸化物薄膜トランジスタ構造体２４０は、ディスプレイ駆動回路機構１８及びデマルチプレクサ回路機構２０などの、周辺回路内で使用することができ、かつ／又は、液晶ディスプレイ内の表示ピクセル２２に関する回路を形成する際に使用することができる。シリコン（ポリシリコン）トランジスタ２１６などのトランジスタは、ｎチャネルデバイス又はｐチャネルデバイスとすることができる。半導体酸化物トランジスタ２４０などのトランジスタは、ｎチャネルデバイス又はｐチャネルデバイスとすることができる。

構造体２１６及び構造体２４０は、基板２４上のバッファ層２０２上に形成することができる。バッファ層２０２は、無機誘電体などの誘電体から形成することができる。バッファ層２０２は、構造体２１６及び構造体２４０内に、基板２４内のイオンが移動することを防止するために役立ち得る。

ポリシリコン層２０４を、バッファ２０２上に堆積させることができる。ゲート絶縁層２０６を、ポリシリコン層２０４上に形成することができる。ゲート絶縁層２０６は、シリコン酸化物などの誘電体（例えば、１００ｎｍのシリコン酸化物層）から形成することができる。金属の共通層をパターン化することにより、金属構造体２１８、２２０、及び金属構造体２２８を形成することができる。構造体２１８は、ソース−ドレインコンタクト２１２及び２１４と、ポリシリコン２０４から形成されたチャネルとを含むシリコントランジスタに関する、ゲートとしての機能を果たし得る。金属構造体２２８は、半導体酸化物層２２４（例えば、ＩＧＺＯ）と、ソース−ドレイン端子２２２及び２２６とから形成された、トップゲート酸化物トランジスタ（すなわち、半導体酸化物トランジスタ）に関する、ゲートとしての機能を果たし得る。１つ以上の層間誘電体（ＩＬＤ）の層により、金属構造体２１８、２２０、及び金属構造体２２８を覆うことができる。例えば、層２０８などの第１の誘電体層、及び層２１０などの第２の誘電体層により、金属構造体２１８、２２０、及び金属構造体２２８を覆うことができる。（例として）層２０８は、シリコン窒化物層とすることができ、層２１０は、シリコン酸化物層とすることができる。ゲート２２８と、ソース−ドレイン電極２２２及び２２６との間には、横方向の重なり合いが存在しないため、ゲート２２８とソース−ドレイン構造体２２２及び２２６との間の寄生容量を、最小限に抑えることができる。更には、図１５の酸化物トランジスタの層２０８及び層２１０は、図１４のボトムゲート酸化物トランジスタ内の層２０８及び層２１０よりも厚くすることにより、寄生容量を更に低減することができる。

金属構造体２１８、２２０、及び金属構造体２２８は、第１の金属層（Ｍ１層と称される場合もある）から形成することができる。構造体２４０の酸化物トランジスタに関するソース−ドレインコンタクトを形成する、金属２２２及び金属２２６、並びに、構造体２１６のシリコントランジスタに関するソース−ドレインコンタクトを形成する、金属２１２及び金属２１４は、第２の金属層（ＳＤ１層又はＭ２層と称される場合もある）から形成することができる。金属線２３８などの金属構造体を、第３の金属層（Ｍ３層と称される場合もある）から形成することができる。誘電体２３２（例えば、ポリマー層などの有機誘電体層）により、第２の金属層を、第３の金属層から隔てることができる。

金属２３０は、酸化物層２２４から形成される表示ピクセル薄膜酸化物トランジスタの、ソース−ドレイン２２６に接触する。金属２３０は、有機層２３２によって支持することができる。有機層２３２の表面上で、金属２３０は、複数のフィンガ部を有する電極（例えば、ディスプレイ内の表示ピクセルに関するピクセル電極）を形成することができる。誘電体層２３６により、共通電極（Ｖｃｏｍ）２３４から電極２３０を絶縁することができる。動作の間、電極２３０と電極２３４との間に、電界が生成される。これらの電界は、図１５の構造体の上部に形成される、ディスプレイ内の液晶材料を通過する。必要に応じて、ディスプレイ１４は、Ｖｃｏｍ電極２３４の諸部分から形成される、容量式タッチセンサを組み込むことができる。このタイプの構成では、電極２３４を形成する際に使用される材料（例えば、インジウムスズ酸化物などの、やや抵抗性の導電材料とすることができる）の抵抗を低減する助けとなるように、線２３８などの、任意選択の金属線を使用することができる。

図１６に示すように、半導体酸化物トランジスタ２４０の下、又はディスプレイ内の他の場所に、遮光体５２０などの、任意選択の遮光構造体を形成することができる。遮光体５２０は、金属、酸化金属、暗色ポリマー、又は他の遮光材料などの、不透明材料から形成することができる。遮光体５２０の存在は、漂遊光が、半導体酸化物トランジスタ構造体２４０又は他の重なり合う構造体の動作を妨害することを、防止するために役立ち得る。

図１７の実施例では、図１５の誘電体層２３２が、２つの誘電体層２３２Ａ及び誘電体層２３２Ｂに分割されている。層２３２Ａは、トランジスタ２１６及びトランジスタ２４０の、ソース−ドレイン電極に重ね合わせることができる。層２３２Ｂは、ソース−ドレイン金属層から形成された、ソース−ドレイン電極及び他の金属構造体と、層２０８及び層２１０との間に介挿することができる。図１４に関連して説明されたように、このタイプの２層の手法により、デバイス２１６及びデバイス２４０の金属構造体間の、容量結合を低減することができる。有機発光ダイオードディスプレイ内の、トップゲート半導体酸化物トランジスタを含む、例示的な薄膜トランジスタ回路機構の側断面図を、図１８に示す。図１８に示すように、回路機構７２は、発光ダイオードカソード端子４２及び発光ダイオードアノード端子４４などの、表示ピクセル構造体を含み得る。有機発光ダイオード放射材料４７を、カソード４２とアノード４４との間に介挿することができる。ピクセル画定層４６は、表示ピクセルのレイアウトを画定するために役立つ、誘電体層４６とすることができる。層４６は、漂遊光を遮断するために役立つように、黒色ポリマーなどのポリマーから形成することができる。

薄膜トランジスタ構造体５２の上部に、平坦化層５０を形成することができる。薄膜トランジスタ構造体５２は、基板２４上のバッファ層５４上に形成することができる。基板２４は、金属、ガラス、ポリマー、他の材料、又はこれらの材料の組み合わせから形成することができる。バッファ層５４は、基板２４内のイオンが、構造体５２の動作を妨害することを防止するために役立つ、無機誘電体層から形成することができる。バッファ層５４と基板２４との間に、任意選択の機能層５２２を介挿することができる。機能層５２２は、応力緩和層、遮光層、コンデンサなどの構成要素（例えば、ピクセル回路及び／又は周辺回路に関するコンデンサ電極）を形成する際に使用される層などとすることができる。

薄膜トランジスタ構造体５２は、シリコントランジスタ５８を含み得る。トランジスタ５８は、トップゲート設計を使用して形成されたＬＴＰＳトランジスタとすることができ、有機発光ダイオード表示ピクセル内のスイッチングトランジスタとしての機能を果たし得る（例えば、図２のピクセル２２−１内のトランジスタ３０を参照）。トランジスタ５８はまた、周辺回路（例えば、駆動回路機構１８及びデマルチプレクサ回路機構２０）内で使用することもできる。

トランジスタ５８は、ゲート絶縁層６４（例えば、１００ｎｍの厚さ又は他の好適な厚さを有する、シリコン酸化物の層）によって覆われる、ポリシリコンチャネル６２を有し得る。ゲート６６は、パターン化された金属（例えば、一例として、モリブデン）から形成することができる。ゲート６６は、層間誘電体の層（例えば、シリコン窒化物層６８及びシリコン酸化物層７０）によって覆うことができる。ソース−ドレインコンタクト７４及び７６が、ポリシリコン層６２の対向側部に接触することにより、シリコン薄膜トランジスタ５８を形成することができる。

誘電体層５２６により、ソース−ドレイン構造体７４及び７６を覆うことができる。任意選択の金属層５２４を、層５２６上に形成することができ、必要に応じて、下層の金属構造体に、ビア（例えば、ビア５２８を参照）を通じて接触させることができる。構造体６６は、第１の（「Ｍ１」）金属層内に形成することができる。ソース−ドレイン電極７４及び７６は、第２の金属層内に形成することができる。金属層５２４は、第３の（「Ｍ３」）金属層の一部として形成することができる。層５２４は、トランジスタ５８及び／又はトランジスタ６０の諸部分に重ね合わせることができ、コンデンサ又は信号相互接続線（すなわち、ルーティング）を形成するために使用することができる。層５２４には、放射材料層４７を重ね合わせることができ、層５２４は、放射材料４７からの漂遊光が、下層のトランジスタ構造体に到達することなどを防止する、遮光構造体を形成することができる。

半導体酸化物薄膜トランジスタ構造体６０及びシリコン薄膜トランジスタ構造体５８などの、薄膜トランジスタ構造体は、有機発光ダイオードディスプレイ内のピクセル回路の一部を形成する際に使用することができ、かつ／又は、周辺回路機構１８及び周辺回路機構２０の一部を形成する際に使用することができる。図１８の薄膜トランジスタ６０は、トップゲート半導体酸化物トランジスタとすることができる。シリコントランジスタ５８に関するゲート絶縁体としての機能を果たす、ゲート絶縁層６４はまた、酸化物トランジスタ６０に関するゲート絶縁体としての機能も果たす。

金属ゲート５３２が、酸化物トランジスタ６０のゲートを形成する。この酸化物トランジスタのチャネル半導体は、半導体酸化物層１２８（例えば、ＩＧＺＯ）から形成することができる。ソース−ドレイン端子５３４及び５３６は、半導体酸化物層１２８の対向端部に接触する金属から形成することができる。金属構造体５３０及び金属構造体５３８は、ルーティングのために使用することができ、ゲート６６及びゲート５３２を形成するようにパターン化されるものと同じ金属の層から形成することができる。ソース−ドレイン構造体５３４及び５３６は、ソース−ドレイン構造体７４及び７６を形成する際に使用されるものと同じ金属の層から形成することができる。

一実施形態によれば、基板と、その基板上の表示ピクセルのアレイと、基板上の薄膜トランジスタから形成されたディスプレイ駆動回路機構であって、このディスプレイ駆動回路機構が、シリコン薄膜トランジスタを含み、表示ピクセルのアレイが、半導体酸化物薄膜トランジスタを含む、ディスプレイ駆動回路機構と、そのシリコン薄膜トランジスタに関するゲートとして、及び半導体酸化物薄膜トランジスタに関するゲートとしての機能を果たす、共通ゲートを形成するようにパターン化されたゲート金属の層とを含む、液晶ディスプレイが提供される。

別の実施形態によれば、半導体酸化物薄膜トランジスタは、半導体酸化物層を有し、共通ゲートは、その半導体酸化物層の下方に存在する。

別の実施形態によれば、基板上のポリシリコンの層が、シリコン薄膜トランジスタに関するシリコンチャネルを形成し、共通ゲートは、そのポリシリコンの層の上方に存在する。

別の実施形態によれば、この液晶ディスプレイは、半導体酸化物薄膜トランジスタのゲートと、半導体酸化物層との間に介挿された、シリコン窒化物の層及びシリコン酸化物の層を含む。

一実施形態によれば、基板と、その基板上の表示ピクセルのアレイと、基板上の薄膜トランジスタから形成されたディスプレイ駆動回路機構であって、このディスプレイ駆動回路機構が、シリコン薄膜トランジスタを含み、表示ピクセルのアレイが、半導体酸化物薄膜トランジスタを含む、ディスプレイ駆動回路機構と、そのシリコン薄膜トランジスタに関するシリコンチャネルを形成する、基板上のポリシリコンの層と、そのシリコン薄膜トランジスタに関するゲートを形成する第１のゲート金属の層と、その第１のゲート金属の層とは異なり、かつ半導体酸化物薄膜トランジスタに関するゲートを形成する、第２のゲート金属の層とを含む、液晶ディスプレイが提供される。

一実施形態によれば、基板と、その基板上の表示ピクセルのアレイと、基板上の薄膜トランジスタから形成されたディスプレイ駆動回路機構であって、このディスプレイ駆動回路機構が、シリコン薄膜トランジスタを含み、表示ピクセルのアレイが、半導体酸化物薄膜トランジスタを含む、ディスプレイ駆動回路機構と、そのシリコン薄膜トランジスタに関するシリコンチャネルを形成する、基板上のポリシリコンの層と、そのシリコン薄膜トランジスタに関するフローティングゲートを形成する第１のゲート金属の層と、そのフローティングゲートに重なり合い、かつ誘電体の層によってフローティングゲートから隔てられる、シリコン薄膜トランジスタに関するゲートを形成する第２のゲート金属の層とを含み、その第２のゲート金属の層の一部分が、半導体酸化物薄膜トランジスタに関するゲートを形成する、液晶ディスプレイが提供される。

一実施形態によれば、基板と、その基板上の表示ピクセル回路のアレイと、その表示ピクセル回路のアレイ内に信号を駆動するディスプレイ駆動回路機構とを含み、このディスプレイ駆動回路機構が、基板上の薄膜トランジスタから形成され、ディスプレイ駆動回路機構が、シリコン薄膜トランジスタを含み、かつ半導体酸化物薄膜トランジスタを含む、液晶ディスプレイが提供される。

別の実施形態によれば、この液晶ディスプレイは、シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタの双方に関する共用ゲートを形成する、金属層を含む。

別の実施形態によれば、半導体酸化物薄膜トランジスタは、その共用ゲートの上方に半導体酸化物層を有する。

別の実施形態によれば、シリコン薄膜トランジスタは、その共用ゲートの下方にポリシリコン層を有する。

別の実施形態によれば、シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタは、インバータを形成する。

一実施形態によれば、基板と、その基板上の表示ピクセルのアレイと、基板上の薄膜トランジスタから形成されたディスプレイ駆動回路機構であって、このディスプレイ駆動回路機構が、シリコン薄膜トランジスタを含み、表示ピクセルのアレイが、半導体酸化物薄膜トランジスタを含む、ディスプレイ駆動回路機構と、シリコン薄膜トランジスタに関するゲート及び半導体酸化物薄膜トランジスタに関するゲートを含む、第１のパターン化された金属の層と、半導体酸化物薄膜トランジスタに関するソース−ドレインコンタクトを含む、第２のパターン化された金属の層と、ソース−ドレインコンタクトの少なくとも一方に結合された構造体を含む、第３のパターン化された金属の層と、第２のパターン化された金属の層と第３のパターン化された金属の層との間の誘電体層とを含む、液晶ディスプレイが提供される。

別の実施形態によれば、この液晶ディスプレイは、表示ピクセル電極を含む、第４のパターン化された金属の層を含む。

別の実施形態によれば、この液晶ディスプレイは、第３のパターン化された金属の層と第４のパターン化された金属の層との間に、更なる誘電体層を含む。

別の実施形態によれば、第２のパターン化された金属の層と第３のパターン化された金属の層との間の誘電体層は、有機誘電体層である。

別の実施形態によれば、第３のパターン化された金属の層と第４のパターン化された金属の層との間の誘電体層は、有機誘電体層である。

別の実施形態によれば、この液晶ディスプレイは、第１のパターン化された金属の層と第２のパターン化された金属の層との間に、無機誘電体層を含む。

別の実施形態によれば、第１のパターン化された金属の層は、ルーティング線を含む。

別の実施形態によれば、第２のパターン化された金属の層は、ルーティング線を含む。

別の実施形態によれば、第３のパターン化された金属の層は、ルーティング線を含む。

一実施形態によれば、発光ダイオードと、この発光ダイオードに結合された半導体酸化物薄膜トランジスタと、シリコン薄膜トランジスタとを含む、有機発光ダイオードディスプレイ内の表示ピクセル内の表示ピクセル回路が提供される。

別の実施形態によれば、半導体酸化物薄膜トランジスタは、ゲートを有する駆動トランジスタを含み、表示ピクセルは、そのゲートと発光ダイオードとの間に結合された、コンデンサを含む。

別の実施形態によれば、シリコン薄膜トランジスタは、ポリシリコンチャネルを有し、そのコンデンサに結合される。

別の実施形態によれば、表示ピクセル回路は、金属の層を含み、コンデンサは、第１の電極及び第２の電極を有し、第１の電極及びゲートは、その金属の層の一部分から形成され、シリコン薄膜トランジスタは、その金属の層の別の部分から形成されたゲートを有する。

別の実施形態によれば、シリコン薄膜トランジスタは、ポリシリコンの層の一部分から形成されたチャネルを有し、第２の電極は、そのポリシリコンの層の更なる部分から形成され、酸化物トランジスタは、半導体酸化物の層から形成されたチャネルを有し、この半導体酸化物の層から形成されたチャネルは、そのポリシリコンの層の更なる部分に重なり合う。

一実施形態によれば、シリコン薄膜トランジスタに関するシリコン層と、酸化物トランジスタに関する半導体酸化物層と、シリコン薄膜トランジスタに関する第１のゲートを形成するようにパターン化され、かつ酸化物トランジスタに関する第２のゲートを形成するようにパターン化された、金属の層とを含む、ハイブリッド薄膜トランジスタ構造体が提供される。

別の実施形態によれば、このハイブリッド薄膜トランジスタ構造体は、その金属の層の一部分から形成された電極層を有する、コンデンサを含む。

別の実施形態によれば、このハイブリッド薄膜トランジスタ構造体は、シリコン薄膜トランジスタに関するソース−ドレインコンタクトを形成する部分と、酸化物トランジスタに関するソース−ドレインコンタクトを形成する部分と、コンデンサ内の電極層を形成する部分とを有する、更なる金属の層を含む。

別の実施形態によれば、このコンデンサは、第１のゲートを形成するようにパターン化される金属の層の一部分から形成された、更なる電極層を有する。

別の実施形態によれば、シリコン層は、ポリシリコン層を含み、このポリシリコン層の一部分は、コンデンサ内の電極層を形成する更なる金属の層の諸部分に短絡される、そのコンデンサに関する電極層を形成する。

一実施形態によれば、発光ダイオードと、この発光ダイオードに結合された薄膜トランジスタとを含み、それらの薄膜トランジスタが、少なくとも１つの半導体酸化物チャネル領域、及び少なくとも１つのシリコンチャネル領域を含む、有機発光ダイオードディスプレイが提供される。

別の実施形態によれば、薄膜トランジスタは、半導体酸化物チャネル領域から形成され、発光ダイオードに結合された、半導体酸化物薄膜トランジスタを含む。

別の実施形態によれば、薄膜トランジスタは、シリコンチャネル領域から形成された、シリコン薄膜トランジスタを含む。

別の実施形態によれば、薄膜トランジスタは、半導体酸化物チャネル領域から形成され、発光ダイオードに結合された、半導体酸化物薄膜トランジスタと、シリコンチャネル領域から形成された、シリコン薄膜トランジスタとを含む。

別の実施形態によれば、半導体酸化物薄膜トランジスタは、ゲートを有する駆動トランジスタを含む。

別の実施形態によれば、この有機発光ダイオードディスプレイは、そのゲートと発光ダイオードとの間に結合された、コンデンサを含む。

別の実施形態によれば、シリコンチャネル領域は、そのコンデンサに結合されたポリシリコンチャネル領域を含む。

別の実施形態によれば、この有機発光ダイオードディスプレイは、金属の層を含み、コンデンサは、第１の電極及び第２の電極を有し、第１の電極及びゲートは、その金属の層の一部分から形成され、シリコン薄膜トランジスタは、その金属の層の別の部分から形成されたゲートを有する。

別の実施形態によれば、薄膜トランジスタは、シリコン薄膜トランジスタ及び半導体酸化物薄膜トランジスタを含み、シリコンチャネル領域が、ポリシリコンの層の一部分から形成されて、シリコン薄膜トランジスタの一部を形成し、第２の電極は、そのポリシリコンの層の更なる部分から形成される。

別の実施形態によれば、半導体酸化物チャネル領域は、半導体酸化物薄膜トランジスタの一部を形成し、半導体酸化物チャネル領域は、そのポリシリコンの層の更なる部分に重なり合う。

一実施形態によれば、基板と、その基板上の表示ピクセル回路のアレイと、その表示ピクセル回路のアレイ内にゲート線信号を駆動するディスプレイ駆動回路機構とを含み、このディスプレイ駆動回路機構が、レベルシフタ回路機構を含む、液晶ディスプレイが提供される。

別の実施形態によれば、表示ピクセル回路のアレイは、半導体酸化物薄膜トランジスタ回路機構を含む。

別の実施形態によれば、ディスプレイ駆動回路機構は、基板上に形成された、シリコン薄膜トランジスタを含む。

別の実施形態によれば、ディスプレイ駆動回路機構は、ゲート駆動回路機構を含み、レベルシフタ回路機構は、このゲート駆動回路機構の一部を形成する。

別の実施形態によれば、ゲート駆動回路機構は、シフトレジスタを更に含む。

別の実施形態によれば、レベルシフタ回路機構は、シフトレジスタに結合される。

別の実施形態によれば、ゲート駆動回路機構は、バッファ回路機構を含む。

別の実施形態によれば、バッファ回路機構は、レベルシフタ回路機構に結合され、ゲート線信号を生成する。

別の実施形態によれば、シフトレジスタは、第１の電圧振幅を有する信号を供給し、レベルシフタは、その第１の電圧振幅を、第２の電圧振幅に調節し、バッファ回路機構は、第１の電圧振幅を有するシフトレジスタからの信号を受信し、かつ第２の電圧振幅を有するレベルシフタからの信号を受信する。

別の実施形態によれば、シフトレジスタは、第１の電圧振幅を有する信号を供給し、レベルシフタは、その第１の電圧振幅を、第２の電圧振幅に調節する。

別の実施形態によれば、ゲート駆動回路機構は、第１の電圧振幅を有するシフトレジスタからの信号を受信する、バッファ回路機構を含む。

一実施形態によれば、基板と、その基板上の表示ピクセル回路のアレイであって、それらの表示ピクセル回路が、半導体酸化物薄膜トランジスタを含む、表示ピクセル回路のアレイと、基板上のシリコン薄膜トランジスタから形成されたディスプレイ駆動回路機構とを含み、このディスプレイ駆動回路機構が、ゲート駆動回路機構を含み、このゲート駆動回路機構が、第１の電圧振幅を有する信号を受信して、その第１の電圧振幅を第２の電圧振幅に調節する、レベルシフタ回路機構を含む、液晶ディスプレイが提供される。

別の実施形態によれば、ゲート駆動回路機構は、表示ピクセル回路のアレイ内に、ゲート線信号を駆動する。

別の実施形態によれば、半導体酸化物薄膜トランジスタは、それぞれ半導体酸化物チャネル領域を有し、シリコン薄膜トランジスタは、それぞれポリシリコンチャネル領域を有する。

別の実施形態によれば、ゲート駆動回路機構は、シフトレジスタを更に含み、レベルシフタ回路機構は、このシフトレジスタに結合される。

別の実施形態によれば、ゲート駆動回路機構は、第１の電圧振幅を有するシフトレジスタからの信号を受信し、かつ第２の電圧振幅を有するレベルシフタからの信号を受信する、バッファ回路機構を含む。

一実施形態によれば、基板上の半導体酸化物薄膜トランジスタ表示ピクセル回路のアレイと、第１の電圧振幅を有する信号を受信して、その第１の電圧振幅を第２の電圧振幅に調節する、レベルシフタを含む、基板上のシリコン薄膜トランジスタゲート駆動回路機構とを含み、このシリコン薄膜トランジスタゲート駆動回路機構が、半導体酸化物薄膜トランジスタ表示ピクセル回路のアレイを制御する、液晶ディスプレイが提供される。

別の実施形態によれば、シリコン薄膜トランジスタ回路機構は、それぞれがポリシリコンチャネル領域を有する、シリコン薄膜トランジスタを含み、シリコン薄膜トランジスタゲート駆動回路機構は、シフトレジスタを含む。

別の実施形態によれば、シリコン薄膜トランジスタゲート駆動回路機構は、バッファ回路機構を含む。

別の実施形態によれば、この液晶ディスプレイは、レベルシフタに結合されたシフトレジスタ回路機構を含み、バッファ回路機構は、レベルシフタからの信号及びシフトレジスタからの信号を受信し、半導体酸化物薄膜トランジスタ表示ピクセル回路のアレイに、ゲート線信号を提供する。

一実施形態によれば、基板と、その基板上の表示ピクセル回路のアレイと、基板上のディスプレイ駆動回路機構とを含み、このディスプレイ駆動回路機構及び表示ピクセルが、薄膜トランジスタを含み、それらの薄膜トランジスタが、少なくとも１つのトップゲート半導体酸化物トランジスタ、及び少なくとも１つのシリコントランジスタを含む、液晶ディスプレイが提供される。

別の実施形態によれば、この液晶ディスプレイは、シリコントランジスタに関する第１のゲート、及びトップゲート半導体酸化物トランジスタに関する第２のゲートを形成するようにパターン化される、ゲート金属の層を含む。

別の実施形態によれば、この液晶ディスプレイは、シリコントランジスタに関するシリコンチャネルを形成する、基板上のポリシリコンの層を含み、第１のゲートは、そのポリシリコンの層の上方に存在する。

別の実施形態によれば、この液晶ディスプレイは、トップゲート半導体酸化物トランジスタに関する半導体酸化物チャネルを形成する、基板上の半導体酸化物層を含み、第２のゲートは、その半導体酸化物層の上方に存在する。

別の実施形態によれば、この液晶ディスプレイは、ゲート絶縁層を含む。

別の実施形態によれば、ゲート絶縁層の第１の部分が、第１のゲートとポリシリコン層との間に介挿される。

別の実施形態によれば、ゲート絶縁層の第２の部分が、第２のゲートと半導体酸化物層との間に介挿される。

別の実施形態によれば、この液晶ディスプレイは、薄膜トランジスタに関するソース−ドレイン電極を含み、このソース−ドレイン電極は、パターン化された金属の層から形成される。

別の実施形態によれば、この液晶ディスプレイは、ソース−ドレイン電極が形成される金属の層と、第１のゲート及び第２のゲートとの間に介挿された、シリコン酸化物層を含む。

別の実施形態によれば、この液晶ディスプレイは、ソース−ドレイン電極が形成される金属の層と、第１のゲート及び第２のゲートとの間に介挿された、シリコン窒化物層を含む。

別の実施形態によれば、この液晶ディスプレイは、表示ピクセル電極と、その表示ピクセル電極とソース−ドレイン電極との間に介挿された、有機層とを含む。

別の実施形態によれば、この液晶ディスプレイは、表示ピクセル電極と、その表示ピクセル電極とソース−ドレイン電極との間に介挿された、第１の有機層と、ソース−ドレイン電極とシリコン酸化物層との間に介挿された、第２の有機層とを含む。

一実施形態によれば、この液晶ディスプレイは、半導体酸化物層の下に、遮光体を含む。

一実施形態によれば、発光ダイオードと、この発光ダイオードに結合されたトップゲート半導体酸化物薄膜トランジスタと、シリコン薄膜トランジスタとを含む、有機発光ダイオードディスプレイが提供される。

一実施形態によれば、この有機発光ダイオードディスプレイは、シリコン薄膜トランジスタに関する第１のゲート、及びトップゲート半導体酸化物トランジスタに関する第２のゲートを形成するようにパターン化される、ゲート金属の層を含む。

別の実施形態によれば、この有機発光ダイオードディスプレイは、シリコントランジスタに関するシリコンチャネルを形成する、ポリシリコンの層と、トップゲート半導体酸化物トランジスタに関する半導体酸化物チャネルを形成する、半導体酸化物層とを含み、第１のゲートは、このポリシリコンの層の上方に存在し、第２のゲートは、この半導体酸化物層の上方に存在する。

別の実施形態によれば、発光ダイオードは、カソード、アノード、及び、アノードとカソードとの間の有機放射層を含み、この有機発光ダイオードディスプレイは、第１のゲートとポリシリコンの層との間に介挿された第１の部分を有し、かつ第２のゲートと半導体酸化物層との間に介挿された第２の部分を有する、ゲート絶縁体と、アノードに結合された、半導体酸化物薄膜トランジスタ内のソース−ドレイン電極とを含む。

一実施形態によれば、発光ダイオードと、シリコン薄膜トランジスタと、ソース−ドレイン電極を有し、そのソース−ドレイン電極に結合された半導体酸化物層を有し、ゲートを有する、半導体酸化物薄膜トランジスタと、シリコン薄膜トランジスタの少なくとも一部、及び半導体酸化物薄膜トランジスタの少なくとも一部に重なり合う、遮光層とを含む、有機発光ダイオードディスプレイが提供される。

別の実施形態によれば、発光ダイオードは、カソード、アノード、及び、アノードとカソードとの間の有機放射層を含み、この有機放射層は、遮光層に重なり合い、この有機発光ダイオードディスプレイは、シリコン薄膜トランジスタに関するゲート絶縁体としての機能を果たす、第１の部分を有し、かつ半導体酸化物薄膜トランジスタに関するゲート絶縁体としての機能を果たす、第２の部分を有する、ゲート絶縁層を含む。

別の実施形態によれば、この有機発光ダイオードディスプレイは、アノードに結合された、半導体酸化物薄膜トランジスタ内のソース−ドレイン電極を含む。

上記は、単なる例示に過ぎず、説明される実施形態の範囲及び趣旨から逸脱することなく、当業者によって様々な修正を実施することができる。上記の実施形態は、個々に、又は任意の組み合わせで、実装することができる。

Claims (20)

1. 第１の電源端子と、
   第２の電源端子と、
   前記第１の電源端子と前記第２の電源端子との間に接続された発光ダイオードと、
   前記第１の電源端子と前記発光ダイオードとの間に接続された駆動トランジスタと、
   前記駆動トランジスタのゲートに接続された第１のスッチングトランジスタであって、前記第１のスッチングトランジスタが酸化物トランジスタである、第１のスッチングトランジスタと、
   前記第１のスッチングトランジスタと前記駆動トランジスタとの間に置かれた第１のノードに接続されたコンデンサと、
   信号線と、前記発光ダイオードのアノードとの間に接続された第２のスッチングトランジスタであって、前記第２のスッチングトランジスタはシリコントランジスタである、第２のスッチングトランジスタと、を備える表示ピクセル。
2. 前記駆動トランジスタは、シリコントランジスタである、請求項１に記載の表示ピクセル。
3. 前記駆動トランジスタは、Ｐ型金属酸化物半導体シリコントランジスタである、請求項２に記載の表示ピクセル。
4. 前記第２のスッチングトランジスタは、Ｐ型金属酸化物半導体シリコントランジスタである、請求項１に記載の表示ピクセル。
5. 前記コンデンサは、データ線からのデータ信号を記憶するように構成されている、請求項１に記載の表示ピクセル。
6. 前記第１の電源端子は正電源端子であり、前記第２の電源端子はグラウンド電源端子である、請求項１に記載の表示ピクセル。
7. 行及び列に配列された表示ピクセルのアレイを備えるディスプレイであって、各表示ピクセルは、
   第１の電源端子と、
   第２の電源端子と、
   前記第１の電源端子と前記第２の電源端子との間に接続された発光ダイオードと、
   前記第１の電源端子と前記発光ダイオードとの間に接続された駆動トランジスタと、
   前記駆動トランジスタのゲートに接続された酸化物スッチングトランジスタと、
   前記酸化物スッチングトランジスタと前記駆動トランジスタのゲートとの間に置かれた第１のノードに接続されたコンデンサと、
   表示ピクセルの列の信号線と、前記駆動トランジスタと前記発光ダイオードとの間に置かれた第２のノードとの間に接続された追加のスッチングトランジスタと、を備えるディスプレイ。
8. 前記酸化物スッチングトランジスタは、半導体酸化物の層で形成されたチャンネルを有し、
   前記追加のスッチングトランジスタは、シリコンの層で形成されたチャンネルを有する、請求項７に記載のディスプレイ。
9. 前記追加のスッチングトランジスタは、シリコンスッチングトランジスタである、請求項７に記載のディスプレイ。
10. 前記第１のスッチングトランジスタは、半導体酸化物の層で形成されたチャンネルを有し、
    前記駆動トランジスタは、シリコンの層で形成されたチャンネルを有する、請求項７に記載のディスプレイ。
11. 前記コンデンサは、フレーム間の前記駆動トランジスタのゲート上の信号を記憶するように構成されている、請求項７に記載のディスプレイ。
12. 前記追加のスッチングトランジスタは、Ｐ型金属酸化物半導体シリコントランジスタである、請求項７に記載のディスプレイ。
13. 前記第１の電源端子は正電源端子であり、前記第２の電源端子はグラウンド電源端子である、請求項７に記載のディスプレイ。
14. 第１の電源端子と、
    第２の電源端子と、
    前記第１の電源端子と前記第２の電源端子との間に直列に接続された駆動トランジスタ及び発光ダイオードと、
    前記駆動トランジスタのゲートに接続された第１のスッチングトランジスタであって、前記第１のスッチングトランジスタが酸化物トランジスタである、第１のスッチングトランジスタと、
    信号線と、
    前記信号線と、前記駆動トランジスタと前記発光ダイオードとの間に置かれた第１のノードとの間に接続された第２のスッチングトランジスタであって、前記第２のスッチングトランジスタはシリコントランジスタである、第２のスッチングトランジスタと、を備える表示ピクセル。
15. 前記駆動トランジスタは、シリコントランジスタである、請求項１４に記載の表示ピクセル。
16. 前記信号線は、ピクセル間のトランジスタ性能の変動を調整する補償スキームを実装するのに用いられる、請求項１４に記載の表示ピクセル。
17. 前記第１のスッチングトランジスタと前記駆動トランジスタのゲートとの間に置かれた第２のノードに接続されたコンデンサをさらに備える、請求項１４に記載の表示ピクセル。
18. 前記第１の電源端子は正電源端子であり、前記第２の電源端子はグラウンド電源端子である、請求項１４に記載の表示ピクセル。
19. 前記駆動トランジスタは、Ｐ型金属酸化物半導体シリコントランジスタである、請求項１４に記載の表示ピクセル。
20. 前記第２のスッチングトランジスタは、Ｐ型金属酸化物半導体シリコントランジスタである、請求項１４に記載の表示ピクセル。

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