JP2019197916A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP2019197916A
JP2019197916A JP2019134504A JP2019134504A JP2019197916A JP 2019197916 A JP2019197916 A JP 2019197916A JP 2019134504 A JP2019134504 A JP 2019134504A JP 2019134504 A JP2019134504 A JP 2019134504A JP 2019197916 A JP2019197916 A JP 2019197916A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
layer
film
thin film
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019134504A
Other languages
English (en)
Other versions
JP6739600B2 (ja
Inventor
みゆき 細羽
Miyuki Hosohane
みゆき 細羽
坂田　淳一郎
Junichiro Sakata
淳一郎 坂田
大原　宏樹
Hiroki Ohara
宏樹 大原
山崎　舜平
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2019197916A publication Critical patent/JP2019197916A/ja
Application granted granted Critical
Publication of JP6739600B2 publication Critical patent/JP6739600B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133302—Rigid substrates, e.g. inorganic substrates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133528—Polarisers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133528—Polarisers
    • G02F1/133531—Polarisers characterised by the arrangement of polariser or analyser axes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134336—Matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Dram (AREA)
  • Shift Register Type Memory (AREA)

Abstract

【課題】安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することを目的の一つとする。【解決手段】酸化物半導体層に対して、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下で脱水化、又は脱水素化処理のための加熱処理を行い、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気下で加酸化処理のための冷却工程を行うことで高純度化及びＩ型化した酸化物半導体層を形成する。該酸化物半導体層を含む薄膜トランジスタを有する半導体装置を作製する。【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を
構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示
装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導
体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。
そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）
なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至３参照。）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
しかしながら酸化物半導体は薄膜形成工程において化学量論的組成からのずれが生じてし
まう。例えば、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。また
、酸化物半導体の薄膜形成中に混入する水素や水分が酸素（Ｏ）−水素（Ｈ）結合を形成
して電子供与体となり、電気伝導度を変化させる要因となる。さらにＯ−Ｈは極性分子な
ので、酸化物半導体によって作製される薄膜トランジスタのような能動デバイスに対して
特性の変動要因となる。
このような問題に鑑み本発明の一形態は、安定した電気的特性を有する酸化物半導体を用
いた半導体装置を提供することを目的とする。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するため、変動要因と
なる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導
体層より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半
導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度
化及び電気的にＩ型（真性）化する。
よって酸化物半導体中の水素は少なければ少ないほどよく、酸化物半導体に含まれる水素
が好ましくは１×１０１６／ｃｍ３以下として、酸化物半導体に含まれる水素をゼロに近
いほど極力除去する。
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャ
リア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好
ましくは１×１０１１／ｃｍ３以下である。酸化物半導体中にキャリアが極めて少ないた
め、薄膜トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ
少ないほど好ましい。オフ電流（リーク電流ともいう）とは、−１Ｖ〜−１０Ｖの間のい
ずれかのゲート電圧を印加した場合の薄膜トランジスタのソース、ドレイン間を流れる電
流のことであり、本明細書に開示する酸化物半導体を用いた薄膜トランジスタは、チャネ
ル幅（ｗ）が１μｍあたりの電流値が１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ
以下、さらに好ましくは１ａＡ／μｍ以下である。さらに、ｐｎ接合がなく、ホットキャ
リア劣化がないため、これらに薄膜トランジスタの電気的特性が影響を受けない。
上記水素の濃度範囲は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で得られたもの、またはそのデータに基づいて得
られる。また、キャリア濃度はホール効果測定により求めることができる。ホール効果測
定器の例として、比抵抗／ホール測定システムＲｅｓｉＴｅｓｔ８３１０（東陽テクニカ
製）を挙げることができる。比抵抗／ホール測定システムＲｅｓｉＴｅｓｔ８３１０は、
磁場の向きと大きさを一定の周期で変化させ、それと同期してサンプルに現れるホール起
電圧のみを検出するＡＣ（交流）ホール測定が可能であり、移動度が小さくて抵抗率の高
い材料についても、ホール起電圧を検出できる。
また、酸化物半導体膜中だけでなく、ゲート絶縁層内に存在する水分などの不純物を低減
し、上下に接して設けられる膜と酸化物半導体膜の界面に存在する水分などの不純物も低
減する。
水素、水分、水酸基又は水素化物などの不純物を低減するため、酸化物半導体膜を形成後
、酸化物半導体膜が露出した状態で窒素、または希ガス（アルゴン、ヘリウムなど）の不
活性気体雰囲気下、或いは減圧下での２００℃乃至７００℃、好ましくは３５０℃乃至７
００℃、より好ましくは４５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化処理の
ための加熱処理）を行い、酸化物半導体膜の含有水分を低減する。次に、酸素、酸素及び
窒素、又は大気（超乾燥エア）（好ましくは露点−４０℃以下、より好ましくは−５０℃
以下）雰囲気中で徐冷する。
脱水化、又は脱水素化処理として、窒素、または不活性気体雰囲気下、或いは減圧下での
加熱処理によって膜中の含有水分を低減させた後、加酸化処理として、酸素、酸素及び窒
素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で
冷却した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、
量産性と高性能の両方を備えた薄膜トランジスタを実現する。
加熱温度の条件を振り、窒素雰囲気下で加熱処理を行った複数の試料を昇温脱離分析装置
ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定で測
定した結果を図４、図５、図６及び図７に示す。
昇温脱離分析装置は、試料を高真空中で加熱・昇温中に試料から脱離、発生するガス成分
を四重極質量分析計で検出、同定する装置であり、試料表面、内部から脱離するガス及び
分子が観察できる。電子科学株式会社製の昇温脱離分析装置（製品名：ＥＭＤ−ＷＡ１０
００Ｓ）を用い、測定条件は、昇温約１０℃／分とし、１×１０−８（Ｐａ）から測定を
開始して、測定中は約１×１０−７（Ｐａ）の真空度である。
図３７は、ガラス基板のみの試料（比較試料）と、ガラス基板上にスパッタリング法によ
り膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を成膜した試料（試料１）とを比較したＴＤ
Ｓの結果を示すグラフである。図３７はＨ２Ｏについて測定した結果を示し、３００℃付
近にピークが見られることからＩｎ−Ｇａ−Ｚｎ−Ｏ系膜から水分（Ｈ２Ｏ）などの不純
物が脱離されていることが確認できる。
また、ガラス基板上にスパッタリング法により膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜
を成膜した試料（試料１）と、窒素雰囲気下での加熱温度を３５０℃とし１時間の加熱処
理を行った試料（試料２）と、窒素雰囲気下での加熱温度を３７５℃とし１時間の加熱処
理を行った試料（試料３）と、窒素雰囲気下での加熱温度を４００℃とし１時間の加熱処
理を行った試料（試料４）と、窒素雰囲気下での加熱温度を４２５℃とし１時間の加熱処
理を行った試料（試料５）と、窒素雰囲気下での加熱温度を４５０℃とし１時間の加熱処
理を行った試料（試料６）を比較した。
図４はＨ２ＯのＴＤＳ結果を示し、図５はＯＨのＴＤＳ結果を示し、図６はＨのＴＤＳ結
果を示し、図７はＯのＴＤＳ結果を示す。なお、上記加熱条件での窒素雰囲気の酸素濃度
は、２０ｐｐｍ以下である。
図４乃至図６の結果から、窒素雰囲気での加熱温度が高ければ高いほど、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系膜中から脱離する水分（Ｈ２Ｏ）、ＯＨ、Ｈなどの不純物が低減されていること
がわかる。
また、図７で示すように、窒素雰囲気での加熱処理によって酸素のピークも減っている。
以上の結果より、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜の加熱処理を行うことにより、主として水分
が放出されることがわかる。すなわち、加熱処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系膜から水
分（Ｈ２Ｏ）の脱離が主として起こり、図５で示すＨ、図６で示すＯＨ及び図７で示すＯ
のＴＤＳの測定値は、水分子が分解して生成されたものが影響している。
次に、窒素雰囲気下で加熱処理を行い、酸素雰囲気中で冷却した試料７をＴＤＳ測定した
。ガラス基板上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲット（Ｉｎ：Ｇ
ａ：Ｚｎ＝１：１：１［ａｔｏｍ比］）を用いて、基板とターゲットの間との距離を６０
ｍｍ、圧力０．４Ｐａ、ＲＦ電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０
ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下で膜厚５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を形成し
、得られた膜を窒素雰囲気下、１時間３０分かけて昇温し、４５０℃で１時間加熱した後
、酸素雰囲気中で約５時間冷却して、試料７を形成した。なお、同様に成膜し、窒素雰囲
気下で加熱した後、冷却時も窒素雰囲気下のままで酸素雰囲気中としなかった膜を試料８
として形成した。
図４４（Ａ）に試料７の酸素（Ｏ）のＴＤＳ結果を、図４４（Ｂ）に試料８の酸素（Ｏ）
のＴＤＳ結果を示す。図４４（Ａ）の冷却時に酸素雰囲気中とした試料７は、図４４（Ｂ
）の酸素雰囲気中としなかった試料８よりも酸素のピークが大きく、試料７の膜中に酸素
が供給されたことが確認できる。
図４４よりわかるように、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下
、より好ましくは−５０℃以下）雰囲気中で冷却することによって、酸化物半導体層に酸
素を供給し、酸素が排出されたことで生じた酸素欠損を補填することができるため、酸化
物半導体層を高純度化及び電気的にＩ型（真性）化することが可能となる。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、
或いは減圧下での加熱処理を脱水化、又は脱水素化のための加熱処理と呼ぶ。本明細書で
は、この加熱処理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわ
けではなく、Ｈ、ＯＨなどを脱離することを含めて脱水化、又は脱水素化と便宜上呼ぶこ
ととする。
酸化物半導体層に脱水化、又は脱水素化の加熱処理を行うことにより酸化物半導体層を酸
素欠乏型としてＮ型化（Ｎ−、Ｎ＋など）させ、その後、酸素、酸素及び窒素、又は大気
（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却すること
によって酸化物半導体層に酸素を供給し、高純度化及びＩ型化させる。これにより、電気
特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供すること
が可能となる。
本明細書で開示する発明の構成の一形態は、ゲート電極層及び該ゲート電極層を覆うゲー
ト絶縁層を形成した後、該ゲート電極層及び該ゲート電極層を減圧状態に保持された処理
室に導入し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを
導入し、処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上に酸化物
半導体層を形成し、酸化物半導体層を窒素、又は希ガス雰囲気下での加熱処理により脱水
化または脱水素化した後、酸素雰囲気下での冷却処理により酸素を供給し、脱水化または
脱水素化させ、かつ酸素を供給した酸化物半導体層上にソース電極層及びドレイン電極層
を形成し、ゲート絶縁層、酸化物半導体層、ソース電極層、及びドレイン電極層上にスパ
ッタリング法により絶縁層を形成する。
本明細書で開示する発明の構成の一形態は、ゲート電極層及び該ゲート電極層を覆うゲー
ト絶縁層を形成した後、該ゲート電極層及び該ゲート電極層を減圧状態に保持された処理
室に導入し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを
導入し、処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上に酸化物
半導体層を形成し、酸化物半導体層を窒素、又は希ガス雰囲気下での加熱処理により脱水
化または脱水素化した後、酸素及び窒素、又は露点−４０℃以下の大気雰囲気下での冷却
処理により酸素を供給し、脱水化または脱水素化させ、かつ酸素を供給した酸化物半導体
層上にソース電極層及びドレイン電極層を形成し、ゲート絶縁層、酸化物半導体層、ソー
ス電極層、及びドレイン電極層上にスパッタリング法により絶縁層を形成する。
上記半導体装置の作製方法において、酸化物半導体層、又は絶縁層は、クライオポンプ等
の吸着型の真空ポンプを用いて排気して不純物濃度が低減された成膜室（処理室）内で、
成膜することが好ましい。吸着型の真空ポンプとしては、例えば、クライオポンプ、イオ
ンポンプ、チタンサブリメーションポンプを用いることが好ましい。上記吸着型の真空ポ
ンプは、酸化物半導体層、又は絶縁層に含まれる水素、水、水酸基又は水素化物の量を低
減するように作用する。
また、酸化物半導体層、又は絶縁層を成膜する際に用いるスパッタガスも水素、水、水酸
基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度
ガスを用いることが好ましい。
また、上記半導体装置の作製方法において、酸化物半導体膜を成膜するためのターゲット
は、酸化亜鉛を主成分として含むものを用いることができる。また、ターゲットとして、
インジウム、ガリウム、亜鉛を含む金属酸化物を用いることができる。
また、酸化物半導体層に対して、窒素、または希ガス（アルゴン、ヘリウムなど）の不活
性気体雰囲気下、或いは減圧下で脱水化、又は脱水素化処理のための加熱処理が行われ、
酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃
以下）雰囲気下で加酸化処理のための冷却工程が行われることを特徴とする。
よって、脱水化、又は脱水素化処理及び加酸化処理において、酸化物半導体層（及び基板
）に与える温度変化の段階は、昇温時、恒温時、冷却時とあるが、窒素、または希ガス（
アルゴン、ヘリウムなど）の不活性気体から酸素、酸素及び窒素、又は大気（好ましくは
露点−４０℃以下、より好ましくは−５０℃以下）へのガス（雰囲気）の切り替えは、恒
温時でもよいし、冷却開始時でもよいし、冷却中でもよい。
上記構成は、上記課題の少なくとも一つを解決する。
本明細書中で用いる酸化物半導体膜としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ
−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜
、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ
−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、上
記酸化物半導体膜にＳｉＯ２を含んでもよい。
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ酸化
物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
また、ゲート絶縁層、及び酸化物半導体膜を大気に触れさせることなく連続的に処理（連
続処理、インサイチュ（ｉｎｓｉｔｕ）工程、連続成膜とも呼ぶ）してもよい。大気に触
れさせることなく連続処理することで、ゲート絶縁層と酸化物半導体膜の界面が、水やハ
イドロカーボンなどの、大気成分や大気中に浮遊する不純物に汚染されることなく各積層
界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することがで
きる。
本明細書中で連続処理とは、ＰＣＶＤ法またはスパッタリング法で行う第１の処理工程か
らＰＣＶＤ法またはスパッタリング法で行う第２の処理工程までの一連のプロセス中、被
処理基板の置かれている雰囲気が汚染雰囲気に触れることなく、常に真空中、不活性ガス
雰囲気（窒素雰囲気または希ガス雰囲気）、酸素ガス、酸素及び窒素を含むガス（例えば
Ｎ２Ｏガス）、又は超乾燥エア（露点が−４０℃以下、好ましくは−５０℃以下）で制御
されていることを言う。連続処理を行うことにより、清浄化された被処理基板の水分等の
再付着を回避して成膜などの処理を行うことができる。
同一チャンバー内で第１の処理工程から第２の処理工程までの一連のプロセスを行うこと
は本明細書における連続処理の範囲にあるとする。
また、異なるチャンバーで第１の処理工程から第２の処理工程までの一連のプロセスを行
う場合、第１の処理工程を終えた後、水素、水分、水酸基又は水素化物などの不純物を含
む大気にふれることなくチャンバー間を基板搬送して第２の処理を施すことも本明細書に
おける連続処理の範囲にあるとする。
なお、第１の処理工程と第２の処理工程の間に、基板搬送工程、アライメント工程、徐冷
工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有し
ても、本明細書における連続処理の範囲にあるとする。
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１
の処理工程と第２の処理工程の間にある場合、本明細書でいう連続処理の範囲には当ては
まらないとする。
安定した電気特性を有する薄膜トランジスタを作製することができる。また、電気特性が
良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製することができる。
本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一形態に用いる電気炉の断面図。 ＴＤＳ測定結果を示すグラフである。 ＴＤＳ測定結果を示すグラフである。 ＴＤＳ測定結果を示すグラフである。 ＴＤＳ測定結果を示すグラフである。 本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す作製工程の断面図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置の画素等価回路を説明する図である。 半導体装置を説明する図である。 半導体装置を説明するブロック図。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの動作を説明する回路図及びタイミングチャート。 半導体装置を説明する図である。 薄膜トランジスタの電気特性評価の結果を示す図。 半導体装置を説明する図である。 電子機器を示す図である。 電子機器を示す図である。 電子機器を示す図である。 電子機器を示す図である。 電子機器を示す図である。 本発明の一態様を示す半導体装置の作製方法を説明する図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す半導体装置を説明する図である。 本発明の一態様を示す半導体装置を説明する図である。 ＴＤＳ測定結果を示すグラフである。 本発明の一態様に用いる熱処理装置を説明する図である。 本発明の一態様に用いる熱処理装置を説明する図である。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。 図４０に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）である。 （Ａ）ゲート（ＧＥ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（−ＶＧ）が印加された状態を示す図である。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図である。 ＴＤＳ測定結果を示すグラフである。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
（実施の形態１）
半導体装置及び半導体装置の作製方法を図１及び図２を用いて説明する。
図２（Ａ）は半導体装置の有する薄膜トランジスタ４７０の平面図であり、図２（Ｂ）は
図２（Ａ）の線Ｃ１−Ｃ２における断面図である。薄膜トランジスタ４７０は逆スタガ型
の薄膜トランジスタであり、絶縁表面を有する基板である基板４００上に、ゲート電極層
４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン
電極層４０５ｂを含む。また、薄膜トランジスタ４７０を覆い、酸化物半導体層４０３に
接する絶縁層４０７が設けられ、絶縁層４０７上に保護絶縁層４９９が積層されている。
酸化物半導体層４０３は、薄膜トランジスタ４７０の電気的特性変動を抑止するため、変
動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸
化物半導体層より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう
酸化物半導体を構成する主成分材料である酸素を供給することによって、高純度化及び電
気的にＩ型（真性）化された酸化物半導体層である。
よって酸化物半導体層４０３中の水素は少なければ少ないほどよく、酸化物半導体層４０
３に含まれる水素濃度が好ましくは１×１０１６／ｃｍ３以下として、酸化物半導体層４
０３に含まれる水素をゼロに近いほど極力除去する。
また、高純度化された酸化物半導体層４０３中にはキャリアが極めて少なく（ゼロに近い
）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、
さらに好ましくは１×１０１１／ｃｍ３以下である。酸化物半導体層４０３中にキャリア
が極めて少ないため、薄膜トランジスタ４７０では、オフ電流を少なくすることができる
。オフ電流は少なければ少ないほど好ましい。薄膜トランジスタ４７０は、チャネル幅（
ｗ）が１μｍあたりの電流値が１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、
さらに好ましくは１ａＡ／μｍ以下である。さらに、ｐｎ接合がなく、ホットキャリア劣
化がないため、これらに薄膜トランジスタ４７０の電気的特性が影響を受けない。
水素、水分、水酸基又は水素化物などの不純物を低減するため、酸化物半導体層を形成後
、酸化物半導体層が露出した状態で窒素、または希ガス（アルゴン、ヘリウムなど）の不
活性気体雰囲気下、或いは減圧下での２００℃乃至７００℃、好ましくは３５０℃乃至７
００℃、より好ましくは４５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化のため
の加熱処理）を行い、酸化物半導体層の含有水分を低減する。次に、酸素、酸素及び窒素
、又は大気（超乾燥エア）（好ましくは露点−４０℃以下、より好ましくは−５０℃以下
）雰囲気中で冷却する。
脱水化、又は脱水素化処理として、窒素、または不活性気体雰囲気下、或いは減圧下での
加熱処理によって膜中の含有水分を低減させた後、加酸化処理として、酸素、酸素及び窒
素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で
冷却した酸化物半導体層４０３を用いて、薄膜トランジスタ４７０の電気特性を向上させ
るとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
また、酸化物半導体層４０３内だけでなく、ゲート絶縁層４０２内、及び上下に接して設
けられる膜と酸化物半導体層４０３の界面、具体的にはゲート絶縁層４０２と酸化物半導
体層４０３の界面、及び絶縁層４０７と酸化物半導体層４０３の界面に存在する水分など
の不純物を低減する。
よって、ゲート絶縁層４０２、絶縁層４０７の成膜時にも水素、水酸基及び水分がなるべ
く含まれないように水素、水分などの不純物を脱離し排気することが好ましい。また、基
板４００に吸着した水素、水分などの不純物を脱離し排気するために、ゲート絶縁層４０
２、酸化物半導体層４０３、絶縁層４０７の成膜前に予備加熱を行うことが好ましい。
チャネル形成領域を含む酸化物半導体層４０３としては、半導体特性を有する酸化物材料
を用いればよい。酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−
Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、
Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−
Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用いることができる。また、上記
酸化物半導体膜にＳｉＯ２を含んでもよい。
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ酸化
物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
図４０は、酸化物半導体を用いたバックゲート電極を有するデュアルゲート型の薄膜トラ
ンジスタの縦断面図を示す。ゲート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸
化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が
設けられ、ソース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられ、
絶縁層上にゲート電極（ＧＥ１）と重畳する領域にバックゲート電極（ＧＥ２）が設けら
れている。
図４１には、図４０のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また
、図４１中の黒丸（●）は電子を示し、白丸（○）は正孔を示す。ドレイン電極に正の電
圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０）
、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極に電圧を
印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電
子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加する
とポテンシャル障壁が低下し、電流を流すオン状態を示す。
図４２には、図４０におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示
す。図４２（Ａ）は、ゲート電極（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態であ
り、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している
。また、図４２（Ｂ）は、ゲート電極（ＧＥ１）に負の電位（−ＶＧ）が印加された状態
であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図４３は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に
位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られて
いる。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除
去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによ
り真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加して
ｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ
型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェ
ルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶで、電子親和力（χ）は４．３ｅ
Ｖと言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数
は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面
において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図４２（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体
との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図４２（Ｂ）において、ゲート電極（ＧＥ１）に負の電位が与えられると、少数キ
ャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子
であっても、オフ電流が１０−１３Ａ以下であり、０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚
１００ｎｍ）のサブスレッショルドスイング値（Ｓ値）が得られる。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とにより、薄膜トランジスタの動作を良好なものとすることができる。
また、薄膜トランジスタ４７０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
本実施の形態では、酸化物半導体層４０３として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜を用いる。
図１（Ａ）乃至（Ｄ）に、図２に示す薄膜トランジスタ４７０の作製工程の断面図を示す
。
図１（Ａ）において、絶縁表面を有する基板である基板４００上にゲート電極層４０１を
設ける。形成されたゲート電極層の端部はテーパ形状であると、上に積層するゲート絶縁
層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用
的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用い
ることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また
、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板４００とゲート電極層４０１の間に設けてもよい。下地膜は、
基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコ
ン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による
積層構造により形成することができる。
ゲート電極層４０１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料
を用いて、単層でまたは積層して形成することができる。
例えば、ゲート電極層４０１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、または銅層上にモリブデン層を積層した２層構造、また
は銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモ
リブデン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タン
グステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニ
ウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好
ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透
光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げることができる。
次いで、ゲート電極層４０１上にゲート絶縁層４０２を形成する。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハ
フニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４０２中に
水素が多量に含まれないようにすることが好ましい。スパッタリング法により酸化シリコ
ン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用
い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４０２は、ゲート電極層４０１側から窒化シリコン層と酸化シリコン層を積
層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法に
より膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し
、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸
化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする
。ゲート絶縁層４０２の膜厚は、薄膜トランジスタに要求される特性によって適宜設定す
ればよく３５０ｎｍ乃至４００ｎｍ程度でもよい。
また、ゲート絶縁層４０２、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれな
いようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電
極層４０１が形成された基板４００、又はゲート絶縁層４０２までが形成された基板４０
０を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排気することが
好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この
予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層４０７の成膜前に
、ソース電極層４０５ａ及びドレイン電極層４０５ｂまで形成した基板４００にも同様に
行ってもよい。
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形
成する。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に付着しているゴミ
を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴ
ン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面を
改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いて
もよい。
酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜は、四元系金属酸化
物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−
Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ
−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、
Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用い
る。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用
ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及
び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタ
リング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
成膜を行ってもよい。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成
分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲット
の他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比
として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：０．５［ａｔｏｍ比］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎ
を含む酸化物半導体成膜用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ
比］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットを
用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下
、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体成膜用ターゲ
ットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４００上に酸化物
半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用
いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーション
ポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールド
トラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例え
ば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む
化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物
の濃度を低減できる。
酸化物半導体膜を成膜する場合、酸化物半導体膜を成膜する処理室はもちろんのこと、酸
化物半導体膜に接する膜、及び酸化物半導体膜の成膜前後の工程において、処理室内に残
留する水分が不純物として混入しないよう、クライオポンプなどの排気手段を用いること
が好ましい。
成膜条件の一例としては、基板とターゲットとの距離を１００ｍｍ、圧力０．６Ｐａ、直
流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される
。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル
、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は
好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切
な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、ＤＣ
スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法があ
る。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング
法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層４３０に
加工する（図１（Ａ）参照。）。また、島状の酸化物半導体層４３０を形成するためのレ
ジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法
で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
また、ゲート絶縁層４０２にコンタクトホールを形成する場合、その工程は酸化物半導体
層４３０の形成時に行うことができる。
次いで、水素、水分、水酸基又は水素化物などの不純物を低減するため、酸化物半導体層
４３０に窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは
減圧下での２００℃乃至７００℃（又は基板の歪み点）、好ましくは３５０℃乃至７００
℃、より好ましくは４５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化のための加
熱処理、第１の加熱処理ともいう）を行い、酸化物半導体層の含有水分を低減する。
次に、加熱された酸化物半導体層を酸素、酸素及び窒素、又は大気（好ましくは露点−４
０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却する。よって、酸化物半導体層
を高純度化及び電気的にＩ型（真性）化し、酸化物半導体層４０３を形成する（図１（Ｂ
）参照。）。
第一原理計算により酸化物半導体（ＩＧＺＯ）表面に対する酸素の吸着エネルギーの計算
を行った。なお、第一原理計算はａｃｃｅｌｒｙｓ社製の第一原理計算ソフトＣＡＳＴＥ
Ｐを用いた。吸着エネルギー（Ｅａｄ）は、Ｏ２とＩＧＺＯの内部エネルギー（Ｅ（Ｏ２
）＋Ｅ（ＩＧＺＯ））からＯ２が吸着したＩＧＺＯの内部エネルギー（Ｅ（Ｏ２が吸着し
たＩＧＺＯ））を引いた、「Ｅａｄ＝（Ｅ（Ｏ２）＋Ｅ（ＩＧＺＯ））―Ｅ（Ｏ２が吸着
したＩＧＺＯ）」で定義する。計算の結果、酸素の吸着は発熱反応であり、その発熱のエ
ネルギーは１．４６ｅＶで有る事がわかった。
一方、水素分子が存在すると、酸素分子と「２Ｈ２＋Ｏ２→２Ｈ２Ｏ」の酸化反応が脱水
化、又は脱水素化の加熱処理によって生じうる。よって、酸素の吸着により得られたエネ
ルギーが該反応に用いられることにより、該反応が起こると、Ｈ２はＩＧＺＯの外へ出る
ことができずにＩＧＺＯ内にとどまってしまうおそれがある。よって、ＩＧＺＯに対して
十分に脱水化、脱水素化処理を行うことができなくなる。
従って、上記水を生成する反応が生じないように、窒素、または希ガス（アルゴン、ヘリ
ウムなど）の不活性気体雰囲気下、或いは減圧下での加熱処理を行うことで酸化物半導体
層の脱水化、又は脱水素化処理を行ってから、酸素、又は大気（好ましくは露点−４０℃
以下、好ましくは−５０℃以下）雰囲気下で冷却し、酸化物半導体を構成する主成分材料
である酸素を供給することによって、酸化物半導体層を高純度化及び電気的にＩ型（真性
）化することが好ましい。
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に
対して窒素雰囲気下４５０℃において１時間の加熱処理を行い、酸素雰囲気下で冷却を行
う。
酸化物半導体層に対して、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下、或いは減圧下で脱水化、又は脱水素化処理のための加熱処理が行われ、酸素、
酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）
雰囲気下で加酸化処理のための冷却工程が行われることを特徴とする。
よって、脱水化、又は脱水素化処理及び加酸化処理において、酸化物半導体層（及び基板
）に与える温度変化の段階は、昇温時、恒温時、冷却時とあるが、窒素、または希ガス（
アルゴン、ヘリウムなど）の不活性気体から酸素、酸素及び窒素、又は大気（好ましくは
露点−４０℃以下、より好ましくは−５０℃以下）へのガス（雰囲気）の切り替えは、恒
温時でもよいし、冷却開始時でもよいし、冷却中でもよい。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、脱水化、又は脱水素化処理のための加熱処理として、６５０℃〜７００℃の高温
に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて
高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時
間での高温加熱処理が可能となる。
なお、脱水化、又は脱水素化処理のための加熱処理においては、窒素、またはヘリウム、
ネオン、アルゴン等の不活性気体に、水素、水分、水酸基又は水素化物などの不純物など
が含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、
ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ
（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐ
ｍ以下）とすることが好ましい。
ここで、酸化物半導体層４３０の加熱処理の一形態として、電気炉６０１を用いた加熱方
法について、図３を用いて説明する。
図３は、電気炉６０１の概略図である。チャンバー６０２の外側にはヒーター６０３が設
けられており、チャンバー６０２を加熱する。また、チャンバー６０２内には、基板６０
４を搭載するサセプター６０５が設けられており、チャンバー６０２内に基板６０４を搬
入または搬出する。また、チャンバー６０２にはガス供給手段６０６及び排気手段６０７
が設けられている。ガス供給手段６０６により、チャンバー６０２にガスを導入する。ま
た、排気手段６０７により、チャンバー６０２内を排気する、またはチャンバー６０２内
を減圧にする。なお、電気炉６０１の昇温特性を０．１℃／ｍｉｎ以上２０℃／ｍｉｎ以
下とすることが好ましい。また、電気炉６０１の降温特性を０．１℃／ｍｉｎ以上１５℃
／ｍｉｎ以下とすることが好ましい。
ガス供給手段６０６は、ガス供給源６１１ａ、ガス供給源６１１ｂ、圧力調整弁６１２ａ
、圧力調整弁６１２ｂ、精製器６１３ａ、精製器６１３ｂ、マスフローコントローラ６１
４ａ、マスフローコントローラ６１４ｂ、ストップバルブ６１５ａ、ストップバルブ６１
５ｂを有する。本実施の形態では、ガス供給源６１１ａ、ガス供給源６１１ｂとチャンバ
ー６０２の間に精製器６１３ａ、精製器６１３ｂを設けることが好ましい。精製器６１３
ａ、精製器６１３ｂ、を設けることで、ガス供給源６１１ａ、ガス供給源６１１ｂからチ
ャンバー６０２内に導入されるガスの、水素、水分、水酸基又は水素化物などの不純物を
、当該精製器６１３ａ、精製器６１３ｂによって除去することで、チャンバー６０２内へ
の水素、水分、水酸基又は水素化物などの不純物の侵入を低減することができる。
本実施の形態では、ガス供給源６１１ａ、ガス供給源６１１ｂから、窒素または希ガスを
チャンバー６０２に導入し、チャンバー内を窒素または希ガス雰囲気とし、２００℃乃至
７００℃（又は基板６０４の歪み点）、好ましくは３５０℃乃至７００℃、より好ましく
は４５０℃乃至７００℃に加熱されたチャンバー６０２において、基板６０４上に形成さ
れた酸化物半導体層４３０を加熱することで、酸化物半導体層４３０の脱水化、又は脱水
素化を行うことができる。
または、排気手段によって減圧下で、２００℃乃至７００℃（又は基板６０４の歪み点）
、好ましくは３５０℃乃至７００℃、より好ましくは４５０℃乃至７００℃に加熱された
チャンバー６０２において、基板６０４上に形成された酸化物半導体層４３０を加熱する
ことで、酸化物半導体層４３０の脱水化、又は脱水素化を行うことができる。
次に、ガス供給源６１１ａから、窒素または希ガスをチャンバー６０２への導入を止める
と共に、ヒーターをオフ状態にする。次に、ガス供給源６１１ｂから酸素、又は酸素及び
窒素をチャンバー６０２内に導入し、加熱装置のチャンバー６０２を徐々に冷却する。即
ち、チャンバー６０２内を酸素雰囲気とし、基板６０４を徐々に冷却する。ここでは、ガ
ス供給源６１１ｂからチャンバー６０２内に導入する酸素に、水、水素などの不純物が含
まれないことが好ましい。または、ガス供給源６１１ｂからチャンバー６０２内に導入す
る酸素の純度を６Ｎ（９９．９９９９％）以下、好ましくは７Ｎ（９９．９９９９９％）
（即ち、酸素中の不純物濃度を１ｐｐｍ、好ましくは０．１ｐｐｍ）以下とすることが好
ましい。
酸素、又は酸素及び窒素の代わりに、大気雰囲気下で酸化物半導体層の冷却を行ってもよ
いが、チャンバー６０２内に導入される大気は、水、水素などの不純物が含まれないこと
が好ましく、好ましくは露点−４０℃以下、より好ましくは−５０℃以下の超乾燥エアと
する。
脱水化、又は脱水素化するために加熱された酸化物半導体層を酸素、酸素及び窒素、又は
大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却する
ことによって、酸化物半導体層を高純度化及び電気的にＩ型（真性）化し、酸化物半導体
層４０３を形成することができる。
なお、チャンバー６０２を加熱するヒーターをオフするタイミングと、窒素または希ガス
と、酸素、酸素及び窒素、又は大気とを切り替えるタイミングは同時であってもよく、脱
水化、又は脱水素化処理を行った後であれば、ヒーターをオフするタイミングより、窒素
または希ガスと、酸素、酸素及び窒素、又は大気とを切り替えるタイミングが早くても、
遅くてもよい。
この結果、後に形成される薄膜トランジスタの信頼性を高めることができる。
なお、減圧下で加熱処理を行った場合は、加熱処理後にチャンバー６０２に酸素、酸素及
び窒素、又は大気（超乾燥エア）を流して圧力を大気圧に戻して冷却すればよい。
また、ガス供給源６１１ｂから酸素をチャンバー６０２に導入すると同時に、ヘリウム、
ネオン、アルゴンなどの希ガスまたは窒素の一方または両方をチャンバー６０２内に導入
してもよい。
また、加熱装置がマルチチャンバーの場合、加熱処理と冷却処理を異なるチャンバーで行
うことができる。代表的には、窒素または希ガスが充填され、且つ２００℃乃至７００℃
（又は基板６０４の歪み点）、好ましくは３５０℃乃至７００℃、より好ましくは４５０
℃乃至７００℃に加熱された第１のチャンバーにおいて、基板上の酸化物半導体層を加熱
する。次に、窒素または希ガスが導入された搬送室を経て、酸素、酸素及び窒素、又は大
気（超乾燥エア）が充填された第２のチャンバーに、上記加熱処理された基板を移動し、
冷却処理を行う。以上の工程により、スループットを向上させることができる。
また、酸化物半導体層の脱水化、又は脱水素化処理のための加熱処理及び加酸化処理は、
島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には
、脱水化、又は脱水素化処理のための加熱処理、及び加酸化処理後に、処理装置から基板
を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後に行ってもよい。
また、ゲート絶縁層４０２にコンタクトホールを形成する場合、その工程は酸化物半導体
層４３０に脱水化、又は脱水素化処理を行う前でも行った後に行ってもよい。
次いで、ゲート絶縁層４０２、及び酸化物半導体層４０３上に、ソース電極層及びドレイ
ン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。導電膜をス
パッタ法や真空蒸着法で形成すればよい。ソース電極層及びドレイン電極層（これと同じ
層で形成される配線を含む）となる導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素
を組み合わせた合金膜等が挙げられる。また、Ａｌ、Ｃｕなどの金属層の一方または双方
にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また
、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウ
ィスカーの発生を防止する元素が添加されているＡｌ材料を用いることで耐熱性を向上さ
せることが可能となる。
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを
含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタ
ン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成
膜する３層構造などが挙げられる。
また、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる
導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化
インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウ
ム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛
合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコン
を含ませたものを用いることができる。
導電膜成膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチング
を行ってソース電極層４０５ａ、ドレイン電極層４０５ｂを形成した後、レジストマスク
を除去する（図１（Ｃ）参照。）。
フォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光
やＡｒＦレーザ光を用いる。酸化物半導体層４０３上で隣り合うソース電極層の下端部と
ドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル
長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ以
上数１０ｎｍ以下と極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線
による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジス
タのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作
速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることがで
きる。
なお、導電膜のエッチングの際に、酸化物半導体層４０３は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４０３にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（３１重量％過
酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いる。
なお、フォトリソグラフィ工程では、酸化物半導体層４０３は一部のみがエッチングされ
、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層４０５ａ
、ドレイン電極層４０５ｂを形成するためのレジストマスクをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成し
てもよい。酸化物導電層とソース電極層及びドレイン電極層を形成するための金属層は、
連続成膜が可能である。酸化物導電層はソース領域及びドレイン領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行って露出してい
る酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴン
の混合ガスを用いてプラズマ処理を行ってもよい。
次に、酸化物半導体層４０３の一部に接する保護絶縁膜となる絶縁層４０７を形成する。
絶縁層４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層４０７に水
、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層４０７
に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体
層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し
てしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層４０７はできるだけ
水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、絶縁層４０７として膜厚２００ｎｍの酸化シリコン膜をスパッタ法を
用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形
態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的には
アルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲
気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたは
シリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素
、及び窒素雰囲気下でスパッタ法により酸化シリコンを形成することができる。絶縁層４
０７は、水分や、水素イオンや、ＯＨ−などの不純物を含まない無機絶縁膜を用い、代表
的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アル
ミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することが好ま
しい。酸化物半導体層４０３及び絶縁層４０７に水素、水酸基又は水分が含まれないよう
にするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層４０７
に含まれる不純物の濃度を低減できる。
絶縁層４０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの
不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好
ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で加熱処理（第２の加熱処理）（
好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよ
い。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。この加熱処理を行うと
、酸化物半導体層の一部（チャネル形成領域）が絶縁層４０７と接した状態で加熱される
。
以上の工程を経ることによって、脱水化または脱水素化処理として、窒素、または不活性
気体雰囲気下、或いは減圧下での加熱処理を行い、膜中の水素、水分、水酸基又は水素化
物などの不純物を低減させた後、加酸化処理として、酸素、酸素及び窒素、又は大気（好
ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却した酸化物半
導体層４０３を含む薄膜トランジスタ４７０が形成される。
また、絶縁層に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱
処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物
を絶縁層に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏す
る。
絶縁層４０７上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて
窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方
法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず
、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒
化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを用いる。本実施
の形態では、保護絶縁層として保護絶縁層４９９を、窒化シリコン膜を用いて形成する（
図１（Ｄ）参照。）。
本実施の形態では、保護絶縁層４９９として、絶縁層４０７まで形成された基板４００を
１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッ
タガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場
合においても、絶縁層４０７と同様に、処理室内の残留水分を除去しつつ保護絶縁層４９
９を成膜することが好ましい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以
下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよ
いし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの
降温を複数回くりかえして行ってもよい。また、この加熱処理を、絶縁層の形成前に、減
圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
酸化物半導体層に脱水化または脱水素化の加熱処理を行うことにより酸化物半導体層を酸
素欠乏型としてＮ型化（Ｎ−、Ｎ＋など）させ、その後、酸素、酸素及び窒素、又は大気
（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却すること
によって酸化物半導体層に酸素を供給し、高純度化及びＩ型化させる。これにより、電気
特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製し、提供すること
が可能となる。
（実施の形態２）
半導体装置及び半導体装置の作製方法を図８及び図９を用いて説明する。実施の形態１と
同一部分または同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことが
でき、繰り返しの説明は省略する。
図９（Ａ）は半導体装置の有する薄膜トランジスタ４６０の平面図であり、図９（Ｂ）は
図９（Ａ）の線Ｄ１−Ｄ２における断面図である。薄膜トランジスタ４６０はボトムゲー
ト型の薄膜トランジスタであり、絶縁表面を有する基板である基板４５０上に、ゲート電
極層４５１、ゲート絶縁層４５２、ソース電極層またはドレイン電極層４５５ａ、４５５
ｂ、及び酸化物半導体層４５３を含む。また、薄膜トランジスタ４６０を覆い、酸化物半
導体層４５３に接する絶縁層４５７が設けられている。酸化物半導体層４５３は、Ｉｎ−
Ｇａ−Ｚｎ−Ｏ系膜を用いる。
薄膜トランジスタ４６０は、薄膜トランジスタ４６０を含む領域全てにおいてゲート絶縁
層４５２が存在し、ゲート絶縁層４５２と絶縁表面を有する基板である基板４５０の間に
ゲート電極層４５１が設けられている。ゲート絶縁層４５２上にはソース電極層またはド
レイン電極層４５５ａ、４５５ｂが設けられている。そして、ゲート絶縁層４５２、及び
ソース電極層またはドレイン電極層４５５ａ、４５５ｂ上に酸化物半導体層４５３が設け
られている。本実施の形態では、ソース電極層またはドレイン電極層４５５ａ、４５５ｂ
は酸化物半導体層４５３の外周部より外側に延在している。
酸化物半導体層４５３は、薄膜トランジスタ４６０の電気的特性変動を抑止するため、変
動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸
化物半導体層より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう
酸化物半導体を構成する主成分材料である酸素を供給することによって、高純度化及び電
気的にＩ型（真性）化された酸化物半導体層である。
よって酸化物半導体層４５３中の水素は少なければ少ないほどよく、酸化物半導体層４５
３に含まれる水素濃度が好ましくは１×１０１６／ｃｍ３以下として、酸化物半導体層４
５３に含まれる水素をゼロに近いほど極力除去する。
また、高純度化された酸化物半導体層４５３中にはキャリアが極めて少なく（ゼロに近い
）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、
さらに好ましくは１×１０１１／ｃｍ３以下である。酸化物半導体層４５３中にキャリア
が極めて少ないため、薄膜トランジスタ４６０では、オフ電流を少なくすることができる
。オフ電流は少なければ少ないほど好ましい。薄膜トランジスタ４６０は、チャネル幅（
ｗ）が１μｍあたりの電流値が１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、
さらに好ましくは１ａＡ／μｍ以下である。さらに、ｐｎ接合がなく、ホットキャリア劣
化がないため、これらに薄膜トランジスタ４６０の電気的特性が影響を受けない。
水素、水分、水酸基又は水素化物などの不純物を低減するため、酸化物半導体層を形成後
、酸化物半導体層が露出した状態で窒素、または希ガス（アルゴン、ヘリウムなど）の不
活性気体雰囲気下、或いは減圧下での２００℃乃至７００℃、好ましくは３５０℃乃至７
００℃、より好ましくは４５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化のため
の加熱処理）を行い、酸化物半導体層の含有水分を低減する。次に、酸素、酸素及び窒素
、又は大気（（超乾燥エア））（好ましくは露点−４０℃以下、より好ましくは−５０℃
以下）雰囲気中で冷却する。
脱水化、又は脱水素化処理として、窒素、または不活性気体雰囲気下、或いは減圧下での
加熱処理によって膜中の含有水分を低減させた後、加酸化処理として、酸素、酸素及び窒
素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で
冷却した酸化物半導体層４５３を用いて、薄膜トランジスタ４６０の電気特性を向上させ
るとともに、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
また、酸化物半導体層４５３内だけでなく、ゲート絶縁層４５２内、及び上下に接して設
けられる膜と酸化物半導体層４５３の界面、具体的にはゲート絶縁層４５２と酸化物半導
体層４５３の界面、及び絶縁層４５７と酸化物半導体層４５３の界面に存在する水分など
の不純物を低減する。
図８（Ａ）乃至（Ｄ）に、図９に示す薄膜トランジスタ４６０の作製工程の断面図を示す
。
絶縁表面を有する基板である基板４５０上にゲート電極層４５１を設ける。なお、下地膜
となる絶縁膜を基板４５０とゲート電極層４５１の間に設けてもよい。ゲート電極層４５
１の材料は、実施の形態１に示すゲート電極層４０１と同様に形成することができる。
ゲート電極層４５１上にゲート絶縁層４５２を形成する。ゲート絶縁層４５２は、実施の
形態１に示すゲート絶縁層４０２と同様に形成することができる。
ゲート絶縁層４５２上に、導電膜を形成し、フォトリソグラフィ工程により島状のソース
電極層またはドレイン電極層４５５ａ、４５５ｂに加工する（図８（Ａ）参照。）。ソー
ス電極層またはドレイン電極層４５５ａ、４５５ｂは、実施の形態１に示すソース電極層
４０５ａ、ドレイン電極層４０５ｂと同様に形成することができる。
次に、ゲート絶縁層４５２、及びソース電極層またはドレイン電極層４５５ａ、４５５ｂ
上に酸化物半導体膜を形成する。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−
Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いてスパッタ法により成膜する。酸化物
半導体膜を、フォトリソグラフィ工程により島状の酸化物半導体層４８３に加工する（図
８（Ｂ）参照。）。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
次いで、水素、水分、水酸基又は水素化物などの不純物を低減するため、酸化物半導体層
４８３に窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは
減圧下での２００℃乃至７００℃、好ましくは３５０℃乃至７００℃、より好ましくは４
５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化のための加熱処理）を行い、酸化
物半導体層の含有水分を低減する。
次に、加熱された酸化物半導体層を酸素、酸素及び窒素、又は大気（好ましくは露点−４
０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却する。よって、酸化物半導体層
を高純度化及び電気的にＩ型（真性）化し、酸化物半導体層４５３を形成する（図８（Ｃ
）参照。）。
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に
対して窒素雰囲気下４５０℃において１時間の加熱処理を行い、酸素雰囲気下で冷却を行
う。
酸化物半導体層に対して、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下、或いは減圧下で脱水化、又は脱水素化処理のための加熱処理が行われ、酸素、
酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）
雰囲気下で加酸化処理のための冷却工程が行われることを特徴とする。
よって、脱水化、又は脱水素化処理及び加酸化処理において、酸化物半導体層（及び基板
）に与える温度変化の段階は、昇温時、恒温時、冷却時とあるが、窒素、または希ガス（
アルゴン、ヘリウムなど）の不活性気体から酸素、酸素及び窒素、又は大気（好ましくは
露点−４０℃以下、より好ましくは−５０℃以下）へのガス（雰囲気）の切り替えは、恒
温時でもよいし、冷却開始時でもよいし、冷却中でもよい。
次に、酸化物半導体層４５３に接する保護絶縁膜となる絶縁層４５７を形成する。
絶縁層４５７は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層４５７に水
、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層４５７
に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体
層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し
てしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層４５７はできるだけ
水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、絶縁層４５７として膜厚２００ｎｍの酸化シリコン膜をスパッタ法を
用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形
態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的には
アルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲
気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたは
シリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素
、及び窒素雰囲気下でスパッタ法により酸化シリコンを形成することができる。絶縁層４
５７は、水分や、水素イオンや、ＯＨ−などの不純物を含まない無機絶縁膜を用い、代表
的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アル
ミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好ま
しい。酸化物半導体層４５３及び絶縁層４５７に水素、水酸基又は水分が含まれないよう
にするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層４５７
に含まれる不純物の濃度を低減できる。
絶縁層４５７を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが
好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で加熱処理（第２の加熱処理）（
好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよ
い。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。この加熱処理を行うと
、酸化物半導体層が絶縁層４５７と接した状態で加熱される。
以上の工程を経ることによって、脱水化または脱水素化処理として、窒素、または不活性
気体雰囲気下、或いは減圧下での加熱処理を行い、膜中の水素、水分、水酸基又は水素化
物などの不純物を低減させた後、加酸化処理として、酸素、酸素及び窒素、又は大気（好
ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却した酸化物半
導体層４５３を含む薄膜トランジスタ４６０が形成される（図８（Ｄ）参照。）。
絶縁層４５７上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて
窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方
法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず
、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒
化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを用いる。
絶縁層４５７の形成後（又は保護絶縁層の形成後）、さらに大気中、１００℃以上２００
℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加
熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇
温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱
処理を、絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時
間を短縮することができる。
酸化物半導体層に脱水化または脱水素化の加熱処理を行うことにより酸化物半導体層を酸
素欠乏型としてＮ型化させ、その後、酸素、酸素及び窒素、又は大気（好ましくは露点−
４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却することによって酸化物半導
体層に酸素を供給し、高純度化及びＩ型化させる。これにより、電気特性が良好で信頼性
のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
また、本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、チャネルストップ型の薄膜トランジスタの一例について図３４（Ａ）
、図３４（Ｂ）及び図３４（Ｃ）を用いて説明する。また、図３４（Ｃ）は薄膜トランジ
スタの上面図の一例であり、図中Ｚ１―Ｚ２の鎖線で切断した断面図が図３４（Ｂ）に相
当する。実施の形態１と同一部分または同様な機能を有する部分、及び工程は、実施の形
態１と同様に行うことができ、繰り返しの説明は省略する。
図３４（Ａ）において、基板１４００上にゲート電極層１４０１を形成する。次いで、ゲ
ート電極層１４０１を覆うゲート絶縁層１４０２上に、酸化物半導体層を形成する。
本実施の形態では、酸化物半導体層１４０３としてスパッタリング法を用いたＳｎ−Ｚｎ
−Ｏ系の酸化物半導体を用いる。
酸化物半導体膜の成膜直後、または酸化物半導体膜の島状形状への加工後に脱水化、又は
脱水素化のための加熱処理を行う。
水素、水分、水酸基又は水素化物などの不純物を低減するため、酸化物半導体膜が露出し
た状態で窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは
減圧下での２００℃乃至７００℃、好ましくは３５０℃乃至７００℃、より好ましくは４
５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化のための加熱処理）を行い、酸化
物半導体膜の含有水分を低減する。次に、酸素、酸素及び窒素、又は大気（超乾燥エア）
（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却する。よ
って、酸化物半導体膜を高純度化及び電気的にＩ型（真性）化し、酸化物半導体層１４０
３を形成する（図３４（Ａ）参照。）。
脱水化、又は脱水素化処理として、窒素、または不活性気体雰囲気下、或いは減圧下での
加熱処理を行い、膜中の水素、水分、水酸基又は水素化物などの不純物を低減させた後、
加酸化処理として、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より
好ましくは−５０℃以下）雰囲気中で冷却した酸化物半導体層を用いて、薄膜トランジス
タの電気特性を向上させるとともに、量産性と高性能の両方を備えた薄膜トランジスタを
実現する。
次いで、酸化物半導体層１４０３に接して、チャネル保護層１４１８を形成する。酸化物
半導体層１４０３上にチャネル保護層１４１８を形成することによって、後のソース領域
またはドレイン領域形成工程時におけるダメージ（エッチング時のプラズマやエッチング
剤による膜減りなど）を防ぐことができる。従って薄膜トランジスタ１４３０の信頼性を
向上させることができる。
また、脱水化、又は脱水素化の後、大気に触れることなく連続的にチャネル保護層１４１
８を形成することもできる。大気に触れさせることなく連続的に処理することで、界面が
、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されるこ
となく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減
することができる。
チャネル保護層１４１８としては、酸化物絶縁材料（酸化シリコン、酸化窒化シリコン、
窒化酸化シリコンなど）を用いることができる。作製法としては、スパッタリング法を用
いることができる。チャネル保護層１４１８は成膜後にエッチングにより形状を加工する
。本実施の形態では、スパッタリング法により酸化シリコン膜を形成し、フォトリソグラ
フィーによるマスクを用いてエッチング加工することでチャネル保護層１４１８を形成す
る。
次いで、チャネル保護層１４１８及び酸化物半導体層１４０３上にソース電極層１４０５
ａ、ドレイン電極層１４０５ｂをそれぞれ形成して薄膜トランジスタ１４３０を作製する
（図３４（Ｂ）参照）。ソース電極層１４０５ａ及びドレイン電極層１４０５ｂは、実施
の形態１に示すソース電極層４０５ａ及びドレイン電極層４０５ｂと同様に形成すること
ができる。
また、チャネル保護層１４１８を形成後、窒素雰囲気下、または大気雰囲気下（大気中）
において薄膜トランジスタ１４３０に加熱処理（好ましくは１５０℃以上３５０℃未満）
を行う。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。該加熱処理を行う
と、酸化物半導体層１４０３がチャネル保護層１４１８と接した状態で加熱されることに
なり、薄膜トランジスタ１４３０の電気的特性のばらつきを軽減することができる。この
加熱処理（好ましくは１５０℃以上３５０℃未満）は、チャネル保護層１４１８の形成後
であれば特に限定されず、他の工程、例えば平坦化膜として機能する絶縁層を形成する際
の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増
やすことなく行うことができる。
酸化物半導体層に脱水化または脱水素化の加熱処理を行うことにより酸化物半導体層を酸
素欠乏型としてＮ型化させ、その後、酸素、酸素及び窒素、又は大気（好ましくは露点−
４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却することによって酸化物半導
体層に酸素を供給し、高純度化及びＩ型化させる。これにより、電気特性が良好で信頼性
のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
薄膜トランジスタを含む半導体装置の作製工程について、図１０乃至図１３を用いて説明
する。
図１０（Ａ）において、透光性を有する基板１００にはバリウムホウケイ酸ガラスやアル
ミノホウケイ酸ガラスなどのガラス基板を用いることができる。
次いで、導電層を基板１００全面に形成した後、第１のフォトリソグラフィ工程を行い、
レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート
電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する。
このとき少なくともゲート電極層１０１の端部にテーパー形状が形成されるようにエッチ
ングする。
ゲート電極層１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、
実施の形態１に示すゲート電極層４０１に示す材料を適宜用いることができる。また、ゲ
ート電極層１０１を耐熱性導電性材料で形成する場合は、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、
スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金か、上述
した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
次いで、ゲート電極層１０１上にゲート絶縁層１０２を全面に成膜する。
例えば、ゲート絶縁層１０２としてスパッタリング法により酸化珪素膜を用い、１００ｎ
ｍの厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化珪素膜に限定されるも
のでなく、酸化窒化珪素膜、窒化珪素膜、酸化アルミニウム膜、酸化ハフニウム膜などの
他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
次いで、ゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形
成する。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導
体成膜用ターゲットを用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが
好ましい。
次に、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層１３
３に加工する。例えば燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングにより
、不要な部分を除去して酸化物半導体層１３３を形成する（図１０（Ａ）参照）。なお、
ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよ
い。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、ドライエッチングに用いるエッチングガスとして、フッ素を含むガス（フッ素系ガ
ス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリ
フルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガス
にヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いること
ができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法などを用いることができる。所望の加工形状にエッチング
できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印
加される電力量、基板側の電極温度等）を適宜調節する。
ウエットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウエットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
なお、所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッ
チング液、エッチング時間、温度等）を適宜調節する。
次いで、水素、水分、水酸基又は水素化物などの不純物を低減するため、酸化物半導体層
１３３に窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは
減圧下での２００℃乃至７００℃、好ましくは３５０℃乃至７００℃、より好ましくは４
５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化のための加熱処理）を行い、酸化
物半導体層の含有水分を低減する。
次に、加熱された酸化物半導体層を酸素、酸素及び窒素、又は大気（好ましくは露点−４
０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却する。よって、酸化物半導体層
を高純度化及び電気的にＩ型（真性）化し、酸化物半導体層１０３を形成する（図１０（
Ｂ）参照。）。
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に
対して窒素雰囲気下４５０℃において１時間の加熱処理を行い、酸素雰囲気下で冷却を行
う。
酸化物半導体層に対して、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下、或いは減圧下で脱水化、又は脱水素化処理のための加熱処理が行われ、酸素、
酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好ましくは−５０℃以下）
雰囲気下で加酸化処理のための冷却工程が行われることを特徴とする。
よって、脱水化、又は脱水素化処理及び加酸化処理において、酸化物半導体層（及び基板
）に与える温度変化の段階は、昇温時、恒温時、冷却時とあるが、窒素、または希ガス（
アルゴン、ヘリウムなど）の不活性気体から酸素、酸素及び窒素、又は大気（好ましくは
露点−４０℃以下、より好ましくは−５０℃以下）へのガス（雰囲気）の切り替えは、恒
温時でもよいし、冷却開始時でもよいし、冷却中でもよい。
次に、酸化物半導体層１０３上に金属材料からなる導電膜１３２をスパッタリング法や真
空蒸着法で形成する（図１０（Ｃ）参照。）。
導電膜１３２の材料としては、実施の形態１に示すソース電極層４０５ａ、ドレイン電極
層４０５ｂと同様の材料を適宜用いることができる。
導電膜１３２成膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に
持たせることが好ましい。
次に、第３のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去してソース電極層またはドレイン電極層１０５ａ、１０５ｂ、及び第
２の端子１２２を形成する（図１０（Ｄ）参照。）。この際のエッチング方法としてウェ
ットエッチングまたはドライエッチングを用いる。例えば導電膜１３２としてアルミニウ
ム膜、またはアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用い
たウェットエッチングを行うことができる。また、アンモニア過水（３１重量％過酸化水
素水：２８重量％アンモニア水：水＝５：２：２）を用いたウェットエッチングにより、
導電膜１３２をエッチングしてソース電極層またはドレイン電極層１０５ａ、１０５ｂを
形成してもよい。このエッチング工程において、酸化物半導体層１０３の露出領域も一部
エッチングされ、凹部を有する酸化物半導体層となる場合がある。
また、この第３のフォトリソグラフィ工程において、ソース電極層またはドレイン電極層
１０５ａ、１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端
子１２２はソース配線（ソース電極層またはドレイン電極層１０５ａ、１０５ｂを含むソ
ース配線）と電気的に接続されている。
また、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジ
ストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低
コスト化が図れる。
次に、レジストマスクを除去し、ゲート絶縁層１０２、酸化物半導体層１０３、ソース電
極層またはドレイン電極層１０５ａ、１０５ｂを覆う絶縁層１０７を形成する。
絶縁層１０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層１０７に水
、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層１０７
に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体
層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し
てしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層１０７はできるだけ
水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、絶縁層１０７として膜厚２００ｎｍの酸化シリコン膜をスパッタ法を
用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形
態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的には
アルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲
気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたは
シリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素
、及び窒素雰囲気下でスパッタ法により酸化シリコンを形成することができる。絶縁層１
０７は、水分や、水素イオンや、ＯＨ−などの不純物を含まない無機絶縁膜を用い、代表
的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アル
ミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ絶縁層１０７を成膜することが好ま
しい。酸化物半導体層１０３及び絶縁層１０７に水素、水酸基又は水分が含まれないよう
にするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層１０７
に含まれる不純物の濃度を低減できる。
絶縁層１０７を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの
不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好
ましい。
次いで、絶縁層１０７を形成した後、加熱処理を行ってもよい。不活性ガス雰囲気下、ま
たは酸素ガス雰囲気下で加熱処理（第２の加熱処理）（好ましくは２００℃以上４００℃
以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒素雰囲気下で２５
０℃、１時間の加熱処理を行う。この加熱処理を行うと、酸化物半導体層が絶縁層１０７
と接した状態で加熱される。
以上の工程で薄膜トランジスタ１７０を作製することができる（図１１（Ａ）参照。）。
次に、第４のフォトリソグラフィ工程を行い、レジストマスクを形成し、絶縁層１０７の
エッチングによりドレイン電極層１０５ｂに達するコンタクトホール１２５を形成する。
また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、第
１の端子１２１に達するコンタクトホール１２６も形成する。この段階での断面図を図１
１（Ｂ）に示す。
次いで、レジストマスクを除去した後、透光性導電膜を成膜する。透光性導電膜の材料と
しては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、
酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジ
ウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは
酸化シリコンを含ませたものを用いることができる。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層１１０を形成する。
また、この第５のフォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２
及び絶縁層１０７を誘電体として、容量配線１０８と画素電極層１１０とで保持容量が形
成される。
また、この第５のフォトリソグラフィ工程において、第１の端子１２１及び第２の端子１
２２をレジストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明
導電膜１２８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子
１２１上に形成された透明導電膜１２８は、ゲート配線の入力端子として機能する接続用
の端子電極となる。第２の端子１２２上に形成された透明導電膜１２９は、ソース配線の
入力端子として機能する接続用の端子電極である。
次いで、レジストマスクを除去し、この段階での断面図を図１１（Ｃ）に示す。なお、こ
の段階での平面図が図１２に相当する。
また、図１３（Ａ１）、図１３（Ａ２）は、この段階でのゲート配線端子部の平面図及び
断面図をそれぞれ図示している。図１３（Ａ１）は図１３（Ａ２）中のＥ１−Ｅ２線に沿
った断面図に相当する。図１３（Ａ１）において、保護絶縁膜１５４上に形成される透明
導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１３（Ａ１
）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソー
ス配線と同じ材料で形成される接続電極層１５３とがゲート絶縁層１５２を介して重なり
、透明導電膜１５５で導通させている。なお、図１１（Ｃ）に図示した透明導電膜１２８
と第１の端子１２１とが接触している部分が、図１３（Ａ１）の透明導電膜１５５と第１
の端子１５１が接触している部分に対応している。
また、図１３（Ｂ１）、及び図１３（Ｂ２）は、図１１（Ｃ）に示すソース配線端子部と
は異なるソース配線端子部の平面図及び断面図をそれぞれ図示している。また、図１３（
Ｂ１）は図１３（Ｂ２）中のＦ１−Ｆ２線に沿った断面図に相当する。図１３（Ｂ１）に
おいて、保護絶縁膜１５４上に形成される透明導電膜１５５は、入力端子として機能する
接続用の端子電極である。また、図１３（Ｂ１）において、端子部では、ゲート配線と同
じ材料で形成される電極層１５６が、ソース配線と電気的に接続される第２の端子１５０
の下方にゲート絶縁層１５２を介して重なる。電極層１５６は第２の端子１５０とは電気
的に接続しておらず、電極層１５６を第２の端子１５０と異なる電位、例えばフローティ
ング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のため
の容量を形成することができる。また、第２の端子１５０は、保護絶縁膜１５４を介して
透明導電膜１５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうして５回のフォトリソグラフィ工程により、５枚のフォトマスクを使用して、ボトム
ゲート型のスタガ構造の薄膜トランジスタである薄膜トランジスタ１７０を有する画素薄
膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素に
対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の
表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このよう
な基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
また、容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲート
絶縁層を介して重ねて保持容量を形成してもよい。
本明細書に開示する薄膜トランジスタは、酸化物半導体膜をチャネル形成領域に用いてお
り、良好な動特性を有するため、これらの駆動技術を組み合わせることができる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
酸化物半導体層に脱水化または脱水素化の加熱処理を行うことにより酸化物半導体層を酸
素欠乏型としてＮ型化させ、その後、酸素、酸素及び窒素、又は大気（好ましくは露点−
４０℃以下、より好ましくは−５０℃以下）雰囲気中で冷却することによって酸化物半導
体層に酸素を供給し、高純度化及びＩ型化させる。これにより、電気特性が良好で信頼性
のよい薄膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、半導体装置の作製方法の他の例を説明する。
図３８に酸化物半導体の脱水化、脱水素化と加酸化処理を行うための熱処理装置の一例を
示す。熱処理装置は、酸化物半導体膜が形成された基板２５０を保持するカセット２６０
ａの出し入れを行うロード室２５１と、カセット２６０ｂの出し入れを行うアンロード室
２５４との間に、脱水、脱水素化処理を行う処理室２５２、加酸化処理を行う処理室２５
３が備えられている。なお、処理室２５２には加熱手段としてランプ光源２５８が設けら
れている。
ロード室２５１、処理室２５２、処理室２５３には真空排気装置２５９が接続されており
、排気管からロード室２５１、処理室２５２、処理室２５３内の気体が排気される。ロー
ド室２５１、処理室２５２、処理室２５３の選択はバルブを開閉して切り替えることで行
う。また、ロード室２５１、処理室２５２、処理室２５３、アンロード室２５４には給気
管により、ガス供給手段から水素、水分がｐｐｂレベルにまで低減された高純度のガスが
供給される。
ロード室２５１と、処理室２５２と、処理室２５３と、アンロード室２５４との間にはそ
れぞれシャッター２５６ａ、２５６ｂ、２５６ｃが設けられており、基板２５０の搬出入
に伴って開閉する。
基板を保持したカセット２６０ａをロード室２５１に搬入する。ロード室２５１を真空排
気装置２５９で排気し、減圧した後、窒素ガス、又は不活性ガスを供給する。同様に処理
室２５２も真空排気装置２５９で排気し、減圧した後、処理室２５２に窒素ガス、又は不
活性ガスを供給する。
カセット２６０ａより基板２５０を取り出し、シャッター２５６ａを開いて窒素又は不活
性ガス雰囲気下の処理室２５２へ搬送する。ランプ光源２５８を用いて窒素、または不活
性気体雰囲気下での２００℃乃至７００℃、好ましくは３５０℃乃至７００℃、より好ま
しくは４５０℃乃至７００℃の加熱処理（脱水化、又は脱水素化のための加熱処理）を行
い、酸化物半導体膜の含有水分等の不純物を低減する。なお、脱水化、又は脱水素化のた
めの加熱処理は、減圧下で行ってもよい。
次に、処理室２５３を真空排気装置２５９で排気し、減圧した後、処理室２５３に酸素ガ
ス、酸素及び窒素を含むガス（例えばＮ２Ｏガス）、又は超乾燥エア（露点が−４０℃以
下、好ましくは−５０℃以下）を供給する。次に、シャッター２５６ａを開いて、加熱処
理された基板２５０を、酸素、酸素及び窒素、又は超乾燥エア雰囲気下の処理室２５３へ
搬送し、酸素、酸素及び窒素、又は超乾燥エア雰囲気下において冷却する。酸素、酸素及
び窒素、又は超乾燥エア雰囲気下において冷却することで、酸化物半導体膜に酸素を供給
し、酸化物半導体膜を高純度化及び電気的にＩ型（真性）化することができる。
次に、加酸化処理を行った基板２５０はシャッター２５６ｃを開いてアンロード室２５４
へ搬送され、カセット２６０ｂに保持される。アンロード室２５４も処理室２５３と同様
に酸素及び窒素を含むガス（例えばＮ２Ｏガス）、又は超乾燥エア（露点が−４０℃以下
、好ましくは−５０℃以下）が供給された、酸素、酸素及び窒素、又は超乾燥エア雰囲気
下としておく。
以上のように、図３８の熱処理装置を用いて、酸化物半導体層の脱水、脱水素化のための
加熱処理及び加酸化処理を行うことができる。
このように高純度化された酸化物半導体膜を用いることで、安定な電気特性を有し信頼性
の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、半導体装置の作製方法の他の例を説明する。
図３９に酸化物半導体の脱水化、脱水素化と加酸化処理を行うための熱処理装置の一例を
示す。熱処理装置は、酸化物半導体膜が形成された基板２０８を保持するカセット２０６
の出し入れを行うカセット搬出入室２００と、複数枚の基板２０８を収納した状態のカセ
ット２０６を保持した状態で清浄化された気体を導入し熱処理を行う熱処理室２０１が備
えられている。
カセット搬出入室２００は真空排気装置２１４が接続されており、排気管２１０からカセ
ット搬出入室２００内の気体が排気される。また、カセット搬出入室２００には給気管２
１２により、ガス供給手段（１）２１６から窒素ガスまたは不活性ガスが供給される。
カセット搬出入室２００と熱処理室２０１との間には仕切弁２０４が設けられており、カ
セット２０６の搬出入に伴って開閉する。熱処理室２０１に搬送されたカセット２０６は
、クリーン槽２０２の中に保持される。
熱処理室２０１には給気管２２０が接続され、ガス供給手段（１）２１６から窒素ガスま
たは不活性ガスが供給され、ガス供給手段（２）２１８から酸素ガスが供給されるように
なっている。ガス供給手段（１）２１６及びガス供給手段（２）２１８から供給されるガ
スは水素、水分がｐｐｂレベルにまで低減された高純度のガスが供給される。
熱処理室２０１に供給されたガスは、ヒータ２２２で加熱され、送風機２２４によってク
リーン槽２０２に送られる。クリーン槽２０２に流れ込むガスはフィルタ２２６によって
微粒子が取り除かれる。
熱処理室２０１内では、ガスが循環するように構成されているが、一部が排気管２２８に
よって熱処理室２０１から排気される。排気されるガスの量は排気管２２８に取り付けら
れているダクト２３２の開度によって調整される。排気されたガスはガス精製装置２３０
によって、再び水分等の不純物が取り除かれ、給気管２２０に戻される。また、一部のガ
スは排気装置２３４によって排出される。
図３９の熱処理装置を用いて、酸化物半導体層の脱水、脱水素化のための加熱処理及び加
酸化処理を行うことができる。
このように高純度化された酸化物半導体膜を用いることで、安定な電気特性を有し信頼性
の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態では、実施の形態１と一部工程が異なる一例を示す。本実施の形態は、ソー
ス電極層４０５ａ、ドレイン電極層４０５ｂの形成後に脱水化、又は脱水素化の加熱処理
を行う例を図３１に示す。なお、図１と同一の部分には同じ符号を用いて説明する。
実施の形態１と同様に、絶縁表面を有する基板４００上にゲート電極層４０１、ゲート絶
縁層４０２、酸化物半導体層４３０を形成する（図３１（Ａ）参照。）。
酸化物半導体層４３０上にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する（
図３１（Ｂ）参照。）。
次に酸化物半導体層４３０、及びソース電極層４０５ａ、ドレイン電極層４０５ｂに対し
て不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下或いは減圧下にお
いて脱水化処理または脱水素化処理として加熱処理を行う。この加熱処理によって、酸化
物半導体層４３０は低抵抗化し、低抵抗化した酸化物半導体層となる。その後、加熱され
た酸化物半導体層に加酸化処理として酸素、酸素及び窒素、又は大気（好ましくは露点−
４０℃以下、より好ましくは−５０℃以下）雰囲気下において徐冷を行う。加酸化処理は
酸化物半導体層の露出領域に行われるため、半導体層４９５の一部が選択的に酸素過剰な
状態となる。その結果、ゲート電極層４０１と重なるチャネル形成領域４９６はＩ型とな
り、ソース電極層４０５ａに重なる高抵抗ソース領域４９７ａと、ドレイン電極層４０５
ｂに重なる高抵抗ドレイン領域４９７ｂとが自己整合的に形成される（図３１（Ｃ）参照
。）。
なお、ソース電極層４０５ａ、ドレイン電極層４０５ｂの材料は、ここでの加熱処理に耐
える材料、例えばタングステン、モリブデンなどを用いることが好ましい。
次いで、半導体層４９５に接してスパッタリング法またはＰＣＶＤ法により絶縁層４０７
を形成し、保護絶縁層４９９を積層する。本実施の形態では、絶縁層４０７としてスパッ
タリング法により酸化シリコン層を形成し、保護絶縁層４９９としてスパッタリング法に
より窒化シリコン層を形成する。
以上の工程で薄膜トランジスタ４９４が形成される（図３１（Ｄ）参照。）。
なお、ドレイン電極層４０５ｂ（及びソース電極層４０５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域４９７ｂ（又は高抵抗ソース領域４９７ａ）を形成すること
により、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレ
イン領域４９７ｂを形成することで、ドレイン電極層４０５ｂから高抵抗ドレイン領域４
９７ｂ、チャネル形成領域４９６にかけて、導電性を段階的に変化させうるような構造と
することができる。そのため、ドレイン電極層４０５ｂに高電源電位ＶＤＤを供給する配
線に接続して動作させる場合、ゲート電極層４０１とドレイン電極層４０５ｂとの間に高
電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、
トランジスタの耐圧を向上させた構成とすることができる。
このように高純度化された酸化物半導体層を用いることで、安定な電気特性を有し信頼性
の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
半導体装置及び半導体装置の作製方法を、図３２を用いて説明する。実施の形態１と同一
部分または同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ
、繰り返しの説明は省略する。
図３２に示す薄膜トランジスタ４７１はゲート電極層４０１及び酸化物半導体層４０３の
チャネル領域に重なるように絶縁膜を介して導電層４０９を設ける例である。
図３２は半導体装置の有する薄膜トランジスタ４７１の断面図である。薄膜トランジスタ
４７１はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板４
００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電
極層４０５ａ、ドレイン電極層４０５ｂ、絶縁層４０７、保護絶縁層４９９、及び導電層
４０９を含む。導電層４０９は、ゲート電極層４０１と重なるように、保護絶縁層４９９
上に設けられている。
導電層４０９は、ゲート電極層４０１、ソース電極層４０５ａ、ドレイン電極層４０５ｂ
と同様な材料、方法を用いて形成することができる。画素電極層を設ける場合は、画素電
極層と同様な材料、方法を用いて形成してもよい。本実施の形態では、導電層４０９とし
てチタン膜、アルミニウム膜、及びチタン膜の積層を用いる。
導電層４０９は、電位がゲート電極層４０１と同じでもよいし、異なっていても良く、第
２のゲート電極層として機能させることもできる。また、導電層４０９がフローティング
状態であってもよい。
導電層４０９を酸化物半導体層４０３と重なる位置に設けることによって、薄膜トランジ
スタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）におい
て、ＢＴ試験前後における薄膜トランジスタ４７１のしきい値電圧の変化量を低減するこ
とができる。特に、基板温度を１５０℃まで上昇させた後にゲートに印加する電圧を−２
０Ｖとする−ＢＴ試験において、しきい値電圧の変動を抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
半導体装置及び半導体装置の作製方法を、図３３を用いて説明する。実施の形態１と同一
部分または同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ
、繰り返しの説明は省略する。
図３３に示す薄膜トランジスタ４７２は、ゲート電極層４０１及び酸化物半導体層４０３
のチャネル領域に重なるように、絶縁層４０７、保護絶縁層４９９、及び絶縁層４１０を
介して導電層４１９が設けられる形態である。
図３３は、半導体装置が有する薄膜トランジスタ４７２の断面図である。薄膜トランジス
タ４７２はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である基板
４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース
電極層４０５ａ、ドレイン電極層４０５ｂ、絶縁層４０７、絶縁層４１０、及び導電層４
１９を含む。導電層４１９は、ゲート電極層４０１と重なるように、絶縁層４１０上に設
けられている。
本実施の形態で示す薄膜トランジスタは、保護絶縁層４９９上に平坦化膜として機能する
絶縁層４１０を積層し、絶縁層４０７、保護絶縁層４９９及び絶縁層４１０に形成された
ドレイン電極層４０５ｂに達する開口に導電膜を形成し、所望の形状にエッチングして導
電層４１９及び画素電極層４１１を形成する。このように画素電極層４１１を形成する工
程で、導電層４１９を形成することができる。本実施の形態では、画素電極層４１１、導
電層４１９として酸化珪素を含む酸化インジウム酸化スズ合金（酸化珪素を含むＩｎ−Ｓ
ｎ−Ｏ系酸化物）を用いる。
また、導電層４１９は、ゲート電極層４０１、ソース電極層４０５ａ、ドレイン電極層４
０５ｂと同様な材料及び作製方法を用いて形成してもよい。
導電層４１９は、電位がゲート電極層４０１と同じでもよい。または、異なっていても良
い。導電層４１９は、第２のゲート電極層として機能させることもできる。また、導電層
４１９がフローティング状態であってもよい。
導電層４１９を酸化物半導体層４０３と重なる位置に設けることによって、薄膜トランジ
スタの信頼性を調べるためのＢＴ試験において、ＢＴ試験前後における薄膜トランジスタ
４７２のしきい値電圧の変化量を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１０）
半導体装置及び半導体装置の作製方法を、図３５（Ａ）及び図３５（Ｂ）を用いて説明す
る。実施の形態３と同一部分または同様な機能を有する部分、及び工程は、実施の形態３
と同様に行うことができ、繰り返しの説明は省略する。
図３５（Ａ）に示す薄膜トランジスタ１４３１はゲート電極層１４０１及び酸化物半導体
層１４０３のチャネル領域に重なるようにチャネル保護層１４１８及び絶縁層１４０７を
介して導電層１４０９を設ける例である。
図３５（Ａ）は半導体装置の有する薄膜トランジスタ１４３１の断面図である。薄膜トラ
ンジスタ１４３１はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板で
ある基板１４００上に、ゲート電極層１４０１、ゲート絶縁層１４０２、酸化物半導体層
１４０３、及びソース電極層１４０５ａ、ドレイン電極層１４０５ｂ、絶縁層１４０７、
導電層１４０９を含む。導電層１４０９は、ゲート電極層１４０１と重なるように、絶縁
層１４０７上に設けられている。
導電層１４０９は、ゲート電極層１４０１、ソース電極層１４０５ａ、ドレイン電極層１
４０５ｂと同様な材料、方法を用いて形成することができる。画素電極層を設ける場合は
、画素電極層と同様な材料、方法を用いて形成してもよい。本実施の形態では、導電層１
４０９としてチタン膜、アルミニウム膜、及びチタン膜の積層を用いる。
導電層１４０９は、電位がゲート電極層１４０１と同じでもよいし、異なっていても良く
、第２のゲート電極層として機能させることもできる。また、導電層１４０９がフローテ
ィング状態であってもよい。
導電層１４０９を酸化物半導体層１４０３と重なる位置に設けることによって、薄膜トラ
ンジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）に
おいて、ＢＴ試験前後における薄膜トランジスタ１４３１のしきい値電圧の変化量を低減
することができる。
また、図３５（Ｂ）に図３５（Ａ）と一部異なる例を示す。図３５（Ａ）と同一部分また
は同様な機能を有する部分、及び工程は、図３５（Ａ）と同様に行うことができ、繰り返
しの説明は省略する。
図３５（Ｂ）に示す薄膜トランジスタ１４３２はゲート電極層１４０１及び酸化物半導体
層１４０３のチャネル領域に重なるようにチャネル保護層１４１８、絶縁層１４０７及び
絶縁層１４０８を介して導電層１４０９を設ける例である。
図３５（Ｂ）では、絶縁層１４０７上に平坦化膜として機能する絶縁層１４０８を積層す
る。
図３５（Ｂ）の構造においても、導電層１４０９を酸化物半導体層１４０３と重なる位置
に設けることによって、薄膜トランジスタの信頼性を調べるためのＢＴ試験において、Ｂ
Ｔ試験前後における薄膜トランジスタ１４３２のしきい値電圧の変化量を低減することが
できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１１）
本実施の形態では、実施の形態１と構造が一部異なる例を図３６に示す。実施の形態１と
同一部分または同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことが
でき、繰り返しの説明は省略する。
図３６における構造において、酸化物半導体層４０３とソース電極層の間にソース領域（
Ｎ＋層、バッファ層ともいう）を、酸化物半導体層とドレイン電極層との間にドレイン領
域（Ｎ＋層、バッファ層ともいう）を有する例を示す。例えば、ソース領域及びドレイン
領域に、Ｎ型の導電型を示す酸化物半導体層を用いる。本実施の形態では、ソース領域ま
たはドレイン領域４０４ａ、４０４ｂとしてＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を用いる。
また、薄膜トランジスタ４７３のソース領域またはドレイン領域４０４ａ、４０４ｂとし
て、酸化物半導体層を用いる場合は、チャネル形成領域として用いる酸化物半導体層４０
３の膜厚よりも薄く、且つ、より高い導電率（電気伝導度）を有するのが好ましい。
また、ソース領域またはドレイン領域として、酸化物半導体層とソース電極層及びドレイ
ン電極層の間に、酸化物導電層を形成してもよい。酸化物導電層とソース電極及びドレイ
ン電極を形成するための金属層は、連続成膜が可能である。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域と
して酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるため
に有効である。金属電極（Ｔｉ等）と酸化物半導体層との接触に比べ、金属電極（Ｔｉ等
）と酸化物導電層との接触は、接触抵抗を下げることができるからである。
本実施の形態では、島状の酸化物半導体層へ加工した後に、酸化物半導体層に窒素、また
は希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下において２０
０℃乃至７００℃、好ましくは３５０℃乃至７００℃、より好ましくは４５０℃乃至７０
０℃の加熱処理を行った後、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以
下、より好ましくは−５０℃以下）雰囲気下で冷却を行う。酸化物半導体層を上記雰囲気
下で加熱処理及び冷却することで、酸化物半導体層の脱水化、又は脱水素化処理、及び加
酸化処理を行うことができ、高純度化及び電気的にＩ型（真性）化した酸化物半導体層４
０３とすることができる。
また、絶縁層４０７を形成後、窒素雰囲気下、または大気雰囲気下（大気中）において薄
膜トランジスタ４７３に加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよ
い。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。該加熱処理を行うと、
酸化物半導体層４０３が絶縁層４０７と接した状態で加熱されることになり、薄膜トラン
ジスタ４７０の電気的特性のばらつきを軽減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１２）
本実施の形態では、断面から見て酸化物半導体層を窒化物絶縁層で囲む例を図２３に示す
。図２３は、実施の形態１に示す薄膜トランジスタと酸化物絶縁層の上面形状及び端部の
位置が異なる点、ゲート絶縁層の構成が異なる点以外は同じであるため、実施の形態１と
同一部分または同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことが
でき、繰り返しの説明は省略する。
図２３に示す薄膜トランジスタ６５０はボトムゲート型の薄膜トランジスタであり、絶縁
表面を有する基板３９４上に、ゲート電極層３９１、窒化物絶縁層を用いたゲート絶縁層
６５２ａ、酸化物絶縁層を用いたゲート絶縁層６５２ｂ、酸化物半導体層３９２、ソース
電極層３９５ａ、及びドレイン電極層３９５ｂを含む。また、薄膜トランジスタ６５０を
覆い、酸化物半導体層３９２に積層する酸化物絶縁層６５６が設けられている。酸化物絶
縁層６５６上にはさらに窒化物絶縁層を用いた保護絶縁層６５３が形成されている。保護
絶縁層６５３は窒化物絶縁層であるゲート絶縁層６５２ａと接する構成とする。
本実施の形態では、薄膜トランジスタ６５０においてゲート絶縁層をゲート電極層側から
窒化物絶縁層と酸化物絶縁層との積層構造とする。また、窒化物絶縁層である保護絶縁層
６５３の形成前に、酸化物絶縁層６５６と、ゲート絶縁層６５２ｂを選択的に除去し、窒
化物絶縁層であるゲート絶縁層６５２ａが露出するように加工する。
少なくとも酸化物絶縁層６５６、ゲート絶縁層６５２ｂの上面形状は、酸化物半導体層３
９２の上面形状よりも広く、薄膜トランジスタ６５０を覆う上面形状とすることが好まし
い。
さらに酸化物絶縁層６５６の上面と、酸化物絶縁層６５６及びゲート絶縁層６５２ｂの側
面とを覆い、かつ窒化物絶縁層であるゲート絶縁層６５２ａに接して、窒化物絶縁層であ
る保護絶縁層６５３を形成する。
窒化物絶縁層からなる保護絶縁層６５３及びゲート絶縁層６５２ａは、スパッタ法やプラ
ズマＣＶＤ法で得られる窒化シリコン膜、酸化窒化シリコン膜、窒化アルミニウム膜、酸
化窒化アルミニウム膜などの水分、水素イオン、ＯＨ−などの不純物を含まず、これらが
外部から侵入することをブロックする無機絶縁膜を用いる。
本実施の形態では、窒化物絶縁層からなる保護絶縁層６５３として、酸化物半導体層３９
２の下面、上面、及び側面を囲むようにＲＦスパッタ法を用い、膜厚１００ｎｍの窒化シ
リコン層を設ける。
図２３に示す構造とすることで、酸化物半導体層は、接して囲う様に設けられるゲート絶
縁層６５２ｂ及び酸化物絶縁層６５６によって、水素、水分、水酸基又は水素化物などの
不純物は低減され、かつ窒化物絶縁層であるゲート絶縁層６５２ａ及び保護絶縁層６５３
によってさらに外部を覆うように囲まれているので、保護絶縁層６５３の形成後の製造プ
ロセスにおいて、外部からの水分の侵入を防ぐことができる。また、タッチパネル、例え
ば表示装置としてデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐこと
ができデバイスの長期信頼性を向上することができる。
また、本実施の形態では一つの薄膜トランジスタを窒化物絶縁層で囲む構成を示したが特
に限定されず、複数の薄膜トランジスタを窒化物絶縁層で囲む構成としてもよいし、画素
部の複数の薄膜トランジスタをまとめて窒化物絶縁層で囲む構成としてもよい。少なくと
もアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層６５３とゲート絶縁
層６５２ａとが接する領域を設ける構成とすればよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１３）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至４に従って形成することができ
る。また、実施の形態１乃至１０に示す薄膜トランジスタはｎチャネル型ＴＦＴであるた
め、駆動回路のうち、Ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素
部の薄膜トランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１９（Ａ）に示す。表示装置の
基板上５３００には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
図１９（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の
接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減
らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号
（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路
５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタ
ートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号線
駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロ
ック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラ
ッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数の
クロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給される
ものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３
０３との一方を省略することが可能である。
図１９（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを
図ることができる。
また、実施の形態１乃至１０に示す薄膜トランジスタは、Ｎチャネル型ＴＦＴである。図
２０（Ａ）、図２０（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成、動
作について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、Ｎチャネル型ＴＦＴであ
る例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０４＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図２０（Ａ）の信号線駆動回路の動作について、図２０（Ｂ）のタイミングチャー
トを参照して説明する。図２０（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃
至１０に示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、
シフトレジスタ５６０１が有する全てのトランジスタの極性をＮチャネル型、又はＰチャ
ネル型のいずれかの極性のみで構成することができる。
ここで、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを
有している。また場合によってはレベルシフタやバッファ等を有していても良い。走査線
駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（
ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッフ
ァにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素
のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジス
タを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なも
のが用いられる。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図２１及び図２２を用いて説明する。
走査線駆動回路、信号線駆動回路のシフトレジスタについて、図２１及び図２２を参照し
て説明する。シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回
路１０＿Ｎ（Ｎは３以上自然数）を有している（図２１（Ａ）参照）。図２１（Ａ）に示
すシフトレジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎに
は、第１の配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック
信号ＣＫ２、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４の
クロック信号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線
１５からのスタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以
降の第ｎのパルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパ
ルス出力回路からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎ≧２の自然数）が入力
される。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０
＿３からの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは
、２段後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵ
Ｔ（ｎ＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／
または二つ前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ
）〜ＯＵＴ（Ｎ）（ＳＲ））、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ
（１）〜ＯＵＴ（Ｎ））が出力される。なお、図２１（Ａ）に示すように、シフトレジス
タの最終段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないが、一例としては
、別途第６の配線１６より第２のスタートパルスＳＰ２、第７の配線１７より第３のスタ
ートパルスＳＰ３をそれぞれ入力する構成とすればよい。または、別途シフトレジスタの
内部で生成された信号であってもよい。例えば、画素部へのパルス出力に寄与しない第（
ｎ＋１）のパルス出力回路１０＿（ｎ＋１）、第（ｎ＋２）のパルス出力回路１０＿（ｎ
＋２）を設け（ダミー段ともいう）、当該ダミー段より第２のスタートパルス（ＳＰ２）
及び第３のスタートパルス（ＳＰ３）に相当する信号を生成する構成としてもよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している（すなわち、互いに９０
°位相がずれている）。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロ
ック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック
信号は、入力される駆動回路に応じて、ＧＣＫ、ＳＣＫということもあるが、ここではＣ
Ｋとして説明を行う。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜
第４の配線１４のいずれかと電気的に接続されている。例えば、図２１（Ａ）において、
第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続
され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が
第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第
１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配
線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されて
いる。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図２１（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
次に、パルス出力回路の具体的な回路構成の一例について、図２１（Ｃ）で説明する。
第１のパルス出力回路１０＿１は、第１のトランジスタ３１〜第１１のトランジスタ４１
を有している（図２１（Ｃ）参照）。また、上述した第１の入力端子２１〜第５の入力端
子２５、及び第１の出力端子２６、第２の出力端子２７に加え、第１の高電源電位ＶＤＤ
が供給される電源線５１、第２の高電源電位ＶＣＣが供給される電源線５２、低電源電位
ＶＳＳが供給される電源線５３から、第１のトランジスタ３１〜第１１のトランジスタ４
１に信号、または電源電位が供給される。ここで図２１（Ｃ）の各電源線の電源電位の大
小関係は、第１の高電源電位ＶＤＤ＞第２の高電源電位ＶＣＣ＞低電源電位ＶＳＳとする
。なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔
でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、Ｌレベルのとき
ＶＳＳであるとする。なお電源線５２の電位ＶＣＣを、電源線５１の電位ＶＤＤより低く
することにより、動作に影響を与えることなく、トランジスタのゲート電極に印加される
電位を低く抑えることができ、トランジスタのしきい値のシフトを低減し、劣化を抑制す
ることができる。
図２１（Ｃ）において第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続
され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が
第４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が
電源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的
に接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されてい
る。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第
２端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第
１端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続
されている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第
２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極
に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６
のトランジスタ３６は、第１端子が電源線５２に電気的に接続され、第２端子が第２のト
ランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続さ
れ、ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３
７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８の
第２端子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されてい
る。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第
４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子２
２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジス
タ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子
が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電
気的に接続され、ゲート電極が電源線５２に電気的に接続されている。第１０のトランジ
スタ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力
端子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的
に接続されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続
され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジ
スタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されてい
る。
図２１（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢ
とする（図２２（Ａ）参照）。
図２２（Ａ）に、図２１（Ｄ）で説明したパルス出力回路を第１のパルス出力回路１０＿
１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６
及び第２の出力端子２７に入力または出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端
子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信
号ＣＫ３が入力され、第４の入力端子２４にスタートパルスが入力され、第５の入力端子
２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力信号ＯＵＴ
（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（１）が出力
される。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。
ここで、図２２（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図２２（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場
合、図２２（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当
する。
なお、図２２（Ａ）に示すように、ゲートに第２の電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下の
ような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして
、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。その
ため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電
位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないように
することができる。つまり、第９のトランジスタ３９を設けることにより、第１のトラン
ジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、トランジスタ数を削減する利点がある。
なお第１のトランジスタ３１乃至第１１のトランジスタ４１の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び
電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため
、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタ、ア
モルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されること
によるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給する
電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き回
す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極に第３の入力端子２３によって供給されるク
ロック信号、第８のトランジスタ３８のゲート電極に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極に第２の入力端子２２によっ
て供給されるクロック信号、第８のトランジスタのゲート電極に第３の入力端子２３によ
って供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏する
。なお、図２２（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び第８
のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８のトラ
ンジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジスタ
３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３の電
位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲート電
極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して２回
生じることとなる。一方、図２２（Ａ）に示すシフトレジスタにおいて、第７のトランジ
スタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７が
オン、第８のトランジスタ３８がオフの状態、次いで、第７のトランジスタ３７がオフ、
第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び第３
の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトランジ
スタ３８のゲート電極の電位の低下による一回に低減することができる。そのため、第７
のトランジスタ３７のゲート電極に第３の入力端子２３からクロック信号ＣＫ３が供給さ
れ、第８のトランジスタ３８のゲート電極に第２の入力端子２２からクロック信号ＣＫ２
が供給される結線関係とすることが好適である。なぜなら、ノードＢの電位の変動回数が
低減され、ノイズを低減することが出来るからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１４）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜ト
ランジスタを用いて、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、
システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒ
ｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１５を用いて
説明する。図１５（Ａ）及び図１５（Ｃ）は、薄膜トランジスタ４０１０、４０１１、及
び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４０
０５によって封止した、パネルの平面図であり、図１５（Ｂ）は、図１５（Ａ）または図
１５（Ｃ）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１５（Ａ）は
、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１５（Ｃ）は、ＴＡ
Ｂ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１５（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１、４０４
２、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至１０のいずれか一の薄膜トラ
ンジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜ト
ランジスタ４０１０、４０１１は、脱水化、又は脱水素化処理として、窒素、または不活
性気体雰囲気下、或いは減圧下での加熱処理によって膜中の含有水分を低減させた後、加
酸化処理として、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好
ましくは−５０℃以下）雰囲気中で冷却した酸化物半導体膜を用いている。従って、薄膜
トランジスタ４０１０、４０１１は電気的特性の安定な信頼性の高い薄膜トランジスタで
ある。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０のソ
ース電極層又はドレイン電極層と電気的に接続されている。そして液晶素子４０１３の対
向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向
電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する
。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁
層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を
挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。ま
た配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって
引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損
を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
特に、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジス
タの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体
層を用いる薄膜トランジスタを有する液晶表示装置にブルー相の液晶材料を用いることは
より効果的である。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素
子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。ま
た、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や
作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとし
て機能する遮光膜を設けてもよい。
薄膜トランジスタ４０１１、４０１０上には、酸化物半導体層に接して絶縁層４０４１が
形成されている。絶縁層４０４１は、実施の形態１で示した絶縁層４０７と同様な材料及
び方法で形成すればよい。ここでは、絶縁層４０４１として、実施の形態１を用いてスパ
ッタリング法により酸化シリコン層を形成する。また、絶縁層４０４１上に接して保護絶
縁層４０４２を形成する。また、保護絶縁層４０４２は実施の形態１で示した保護絶縁層
４９９と同様に形成すればよく、例えば窒化シリコン層を用いることができる。また、保
護絶縁層４０４２上に薄膜トランジスタの表面凹凸を低減するため平坦化絶縁膜として機
能する絶縁層４０２１で覆う構成となっている。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニ
ールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
透光性の導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層
及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１５においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
また、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学
部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用
いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直同期周波数を通常の１．５倍若しくは２倍以上にすることで応答速度を改善す
る、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、さらに画素部または駆
動回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を
用いた非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査
線入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回
路を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、
画素トランジスタなどが破壊されないように構成されている。そのため、保護回路にはサ
ージ電圧が印加されたときに、共通配線又は共通配線に電荷を逃がすように構成する。ま
た、保護回路は、走査線に対して並列に配置された非線形素子によって構成されている。
非線形素子は、ダイオードのような二端子素子又はトランジスタのような三端子素子で構
成される。例えば、画素部の薄膜トランジスタと同じ工程で形成することも可能であり、
例えばゲート端子とドレイン端子を接続することによりダイオードと同様の特性を持たせ
ることができる。
図２５は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
図２５は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。また、ＴＦＴ基
板２６００及び対向基板２６０１は偏光板２６０６、偏光板２６０７を備えている。着色
層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各
色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板
２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている
。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレ
キシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、
コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層
との間に位相差板を有した状態で積層してもよい。
また、液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰ
Ｓ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌ
ｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌ
ｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓ
ａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
このように、本明細書に開示される半導体装置としては、特に限定されず、ＴＮ液晶、Ｏ
ＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、ディス
コティック液晶などを用いることができるが、中でもノーマリーブラック型の液晶パネル
、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置とすることが好ましい
。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏ
ｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅ
ｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕ
ｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。
また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液
晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、
電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に
分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる
方法を用いることができる。
以上により、半導体装置として信頼性の高い液晶表示パネルを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１５）
半導体装置として電子ペーパーの例を示す。
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパ
ーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼
ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とす
ることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板も必要ない。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至４の薄膜ト
ランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
図１４は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジス
タと同様に作製できる。また、実施の形態２乃至４で示す薄膜トランジスタも本実施の形
態における薄膜トランジスタ５８１として適用することができる。
薄膜トランジスタ５８１は、脱水化、又は脱水素化処理として、窒素、または不活性気体
雰囲気下、或いは減圧下での加熱処理によって膜中の含有水分を低減させた後、加酸化処
理として、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好ましく
は−５０℃以下）雰囲気中で冷却した酸化物半導体層を用いている。従って、薄膜トラン
ジスタ５８１は電気的特性の安定な信頼性の高い薄膜トランジスタである。
図１４の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、酸化物半導体層と接する絶縁膜５８３に覆われている。薄膜トランジスタ５８
１のソース電極層またはドレイン電極層は第１の電極層５８７と、絶縁層５８３、絶縁層
５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と第２の
電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満
たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９
の周囲は樹脂等の充填材５９５で充填されている（図１４参照。）。第１の電極層５８７
が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は
、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。
共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８８
と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、または表示装置を具
備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこ
とが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１６）
半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここで
はエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセン
スを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって
区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１７は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１７と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１７に示す画素構成は、これに限定されない。例えば、図１７に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。
次に、発光素子の構成について、図１８を用いて説明する。ここでは、駆動用ＴＦＴがＮ
型の場合を例に挙げて、画素の断面構造について説明する。図１８（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１で示す薄膜トランジスタと同様に作製できる。また、実施の形態２乃至４で示
す薄膜トランジスタをＴＦＴ７００１、７０１１、７０２１として適用することもできる
。
ＴＦＴ７００１、７０１１、７０２１は、脱水化、又は脱水素化処理として、窒素、また
は不活性気体雰囲気下、或いは減圧下での加熱処理によって膜中の含有水分を低減させた
後、加酸化処理として、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下、
より好ましくは−５０℃以下）雰囲気中で冷却した酸化物半導体層を用いている。従って
、ＴＦＴ７００１、７０１１、７０２１は電気的特性の安定な信頼性の高い薄膜トランジ
スタである。
発光素子は発光を取り出すために少なくとも陽極または陰極の一方が透明であればよい。
そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の
発光素子にも適用することができる。
上面射出構造の発光素子について図１８（Ａ）を用いて説明する。
図１８（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がＮ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１８（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７
００４は、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸
送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設け
る必要はない。陽極７００５は透光性を有する導電性材料を用いて形成し、例えば酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫
酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジ
ウム錫酸化物などの透光性を有する導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１８（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図１８（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がＮ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図１８（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
膜７０１６が成膜されていてもよい。陰極７０１３は、図１８（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜
厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７
０１４は、図１８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図
１８（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして
遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定さ
れない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１８（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図１８（Ｃ）を用いて説明する。図１８（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１８（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１８（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１８（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１８（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が接続さ
れている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されて
いる構成であってもよい。
なお半導体装置は、図１８に示した構成に限定されるものではなく、本明細書に開示する
技術的思想に基づく各種の変形が可能である。
次に、発光表示パネル（発光パネルともいう）の外観及び断面について、図１６を用いて
説明する。図１６（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を
、第２の基板との間にシール材によって封止した、パネルの平面図であり、図１６（Ｂ）
は、図１６（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１６（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至１０のいずれか一の薄膜トラ
ンジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜ト
ランジスタ４５０９、４５１０は、脱水化、又は脱水素化処理として、窒素、または不活
性気体雰囲気下、或いは減圧下での加熱処理によって膜中の含有水分を低減させた後、加
酸化処理として、酸素、酸素及び窒素、又は大気（好ましくは露点−４０℃以下、より好
ましくは−５０℃以下）雰囲気中で冷却した酸化物半導体膜を用いている。従って、薄膜
トランジスタ４５０９、４５１０は電気的特性の安定な信頼性の高い薄膜トランジスタで
ある。
なお、駆動回路用の薄膜トランジスタ４５０９としては、薄膜トランジスタの酸化物半導
体層のチャネル形成領域と重なる位置に導電層を設けた構造とする。本実施の形態におい
て、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
絶縁層４５４２上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチ
ャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけ
る薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導
電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異
なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４
５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、導電層４５４０は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トラン
ジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）
も有する。導電層の４５４０の遮蔽機能により、静電気などの外部の電場の影響により薄
膜トランジスタの電気的な特性が変動することを防止することができる。
また、薄膜トランジスタ４５１０の酸化物半導体層を覆う絶縁層４５４２が形成されてい
る。薄膜トランジスタ４５１０のソース電極層又はドレイン電極層は薄膜トランジスタ上
に設けられた絶縁層４５４２及び絶縁層４５５１に形成された開口において配線層４５５
０と電気的に接続されている。配線層４５５０は第１の電極４５１７と接して形成されて
おり、薄膜トランジスタ４５１０と第１の電極４５１７とは配線層４５５０を介して電気
的に接続されている。
絶縁層４５４２は、実施の形態１で示した絶縁層４０７と同様な材料及び方法で形成すれ
ばよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、絶縁層４５５
１上に形成される。
また、カラーフィルタ層４５４５の表面凹凸を低減するため平坦化絶縁膜として機能する
オーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４４が形成されている。絶縁層４５４４
は、実施の形態１で示した保護絶縁層４９９と同様に形成すればよく、例えば窒化シリコ
ン膜をスパッタリング法で形成すればよい。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極４
５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と配線層４５
５０を介して電気的に接続されている。なお発光素子４５１１の構成は、第１電極４５１
７、電界発光層４５１２、第２電極４５１３の積層構造であるが、示した構成に限定され
ない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成
は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１電極４５１７上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極４５
１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、
窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１電極４５１７と同じ導電膜から
形成され、端子電極４５１６は、薄膜トランジスタ４５０９のソース電極層及びドレイン
電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する場合、第１の基板４５０１及び第２
の基板４５０６は透光性でなければならない。その場合には、ガラス板、プラスチック板
、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）などの光学フィルムを適宜設けてもよい。また、偏光板
又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、
映り込みを低減できるアンチグレア処理を施すことができる。
シール材は、スクリーン印刷法、インクジェット装置またはディスペンス装置を用いて形
成することができる。シール材は、代表的には可視光硬化性、紫外線硬化性または熱硬化
性の樹脂を含む材料を用いることができる。また、フィラーを含んでもよい。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１６の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１７）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図２６、図２７に示す。
図２６は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙の印刷
物である場合には、広告の交換は人手によって行われるが、本明細書に開示する電子ペー
パーを用いれば短時間で広告の表示を変えることができる。また、表示も崩れることなく
安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい
。
また、図２７は、電子書籍の一例である電子書籍２７００を示している。例えば、電子書
籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２
７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を
軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を
行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２７では表示部２７０５）に文章を表示し、左側の表示部
（図２７では表示部２７０７）に画像を表示することができる。
また、図２７では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側
面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケ
ーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成と
してもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成として
もよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
（実施の形態１８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられ
る。
図２８（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２８（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２９（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２９（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備
えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細
書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図２９（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線
通信を行って情報を共有する機能を有する。なお、図２９（Ａ）に示す携帯型遊技機が有
する機能はこれに限定されず、様々な機能を有することができる。
図２９（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他
付属設備が適宜設けられた構成とすることができる。
図３０（Ａ）は携帯型のコンピュータの一例を示す斜視図である。
図３０（Ａ）の携帯型のコンピュータは、上部筐体９３０１と下部筐体９３０２とを接続
するヒンジユニットを閉状態として表示部９３０３を有する上部筐体９３０１と、キーボ
ード９３０４を有する下部筐体９３０２とを重ねた状態とすることができ、持ち運ぶこと
が便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態
として、表示部９３０３を見て入力操作を行うことができる。
また、下部筐体９３０２はキーボード９３０４の他に入力操作を行うポインティングデバ
イス９３０６を有する。また、表示部９３０３をタッチ入力パネルとすれば、表示部の一
部に触れることで入力操作を行うこともできる。また、下部筐体９３０２はＣＰＵやハー
ドディスク等の演算機能部を有している。また、下部筐体９３０２は他の機器、例えばＵ
ＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート９３０５を有して
いる。
上部筐体９３０１には更に上部筐体９３０１内部にスライドさせて収納可能な表示部９３
０７を有しており、広い表示画面を実現することができる。また、収納可能な表示部９３
０７の画面の向きを使用者は調節できる。また、収納可能な表示部９３０７をタッチ入力
パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
表示部９３０３または収納可能な表示部９３０７は、液晶表示パネル、有機発光素子また
は無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
また、図３０（Ａ）の携帯型のコンピュータは、受信機などを備えた構成として、テレビ
放送を受信して映像を表示部に表示することができる。また、上部筐体９３０１と下部筐
体９３０２とを接続するヒンジユニットを閉状態としたまま、表示部９３０７をスライド
させて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる
。この場合には、ヒンジユニットを閉状態として表示部９３０３を表示させず、さらにテ
レビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることがで
き、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
また、図３０（Ｂ）は、腕時計のように使用者の腕に装着可能な形態を有している携帯電
話の一例を示す斜視図である。
この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本
体を腕に装着するためのバンド部、腕に対するバンド部の固定状態を調節する調節部９２
０５、表示部９２０１、スピーカ９２０７、及びマイク９２０８から構成されている。
また、本体は、操作スイッチ９２０３を有し、電源入力スイッチや、表示切り替えスイッ
チや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが
起動されるなど、各ファンクションを対応づけることができる。
この携帯電話の入力操作は、表示部９２０１に指や入力ペンなどで触れること、または操
作スイッチ９２０３の操作、またはマイク９２０８への音声入力により行われる。なお、
図３０（Ｂ）では、表示部９２０１に表示された表示ボタン９２０２を図示しており、指
などで触れることにより入力を行うことができる。
また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手
段を有するカメラ部９２０６を有する。なお、特にカメラ部は設けなくともよい。
また、図３０（Ｂ）に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テ
レビ放送を受信して映像を表示部９２０１に表示することができ、さらにメモリなどの記
憶装置などを備えた構成として、テレビ放送をメモリに録画できる。また、図３０（Ｂ）
に示す携帯電話は、ＧＰＳなどの位置情報を収集できる機能を有していてもよい。
表示部９２０１は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パ
ネルなどの映像表示装置を用いる。図３０（Ｂ）に示す携帯電話は、小型、且つ、軽量で
あるため、バッテリー容量が限られており、表示部９２０１に用いる表示装置は低消費電
力で駆動できるパネルを用いることが好ましい。
なお、図３０（Ｂ）では”腕”に装着するタイプの電子機器を図示したが、特に限定され
ず、携行できる形状を有しているものであればよい。
本実施例では、発明の一形態である薄膜トランジスタを作製し、その電気特性を評価した
結果を示す。
本実施例の薄膜トランジスタの作製方法を説明する。ガラス基板上に下地膜として、ＣＶ
Ｄ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成し、酸化窒化シリコン膜上にゲー
ト電極層としてスパッタ法により膜厚１５０ｎｍのタングステン膜を形成し、ゲート電極
層上にゲート絶縁層としてＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン膜を形成し
た。
ゲート絶縁層上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５
［ａｔ．比］）を用いて、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、
ＲＦ電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ
）雰囲気下で膜厚５０ｎｍの半導体膜を成膜し、エッチングを行って島状の半導体層を形
成した。
次に、半導体層を窒素雰囲気下、１時間３０分かけて昇温し、４５０℃で１時間加熱した
後、大気中で冷却した。
半導体層上にソース電極層及びドレイン電極層としてチタン膜（膜厚５０ｎｍ）、アルミ
ニウム膜（膜厚２００ｎｍ）、及びチタン膜（膜厚５０ｎｍ）の積層を、スパッタ法によ
り形成した。
半導体層、ソース電極層及びドレイン電極層上に、基板とターゲットの間との距離を６０
ｍｍ、圧力０．４Ｐａ、ＲＦ電源１．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝４０
ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下で膜厚３００ｎｍの酸化シリコン膜を絶縁層として成
膜した。
次に窒素雰囲気下、２５０℃で１時間加熱した。
以上の工程で本実施例の薄膜トランジスタを作製した。なお薄膜トランジスタの半導体層
のチャネル長（Ｌ）は３μｍ、チャネル幅（Ｗ）は５０μｍであった。
薄膜トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験（以
下、ＢＴ試験という）がある。ＢＴ試験は加速試験の一種であり、長期間の使用によって
起こる薄膜トランジスタの特性変化を、短時間で評価することができる。特に、ＢＴ試験
前後における薄膜トランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な
指標となる。ＢＴ試験前後において、しきい値電圧の変化量が少ないほど、信頼性が高い
薄膜トランジスタであるといえる。
具体的には、薄膜トランジスタが形成されている基板の温度（基板温度）を一定に維持し
、薄膜トランジスタのソースおよびドレインを同電位とし、ゲートにソースおよびドレイ
ンとは異なる電位を一定時間印加する。基板温度は、試験目的に応じて適宜設定すればよ
い。また、ゲートに印加する電位がソースおよびドレインの電位よりも高い場合を＋ＢＴ
試験といい、ゲートに印加する電位がソースおよびドレインの電位よりも低い場合を−Ｂ
Ｔ試験という。
ＢＴ試験の試験強度は、基板温度、ゲート絶縁膜に加えられる電界強度、電界印加時間に
より決定することができる。ゲート絶縁膜に加えられる電界強度は、ゲートと、ソースお
よびドレインの電位差をゲート絶縁膜の膜厚で除して決定される。例えば、膜厚が１００
ｎｍのゲート絶縁膜に印加する電界強度を２ＭＶ／ｃｍとしたい場合は、電位差を２０Ｖ
とすればよい。
本実施例の薄膜トランジスタについてＢＴ試験を行った結果を説明する。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の
中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただ
し、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差の
ことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い
。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、
電圧を電位と読み替えてもよいこととする。
ＢＴ試験は、基板温度を１５０℃、ゲート絶縁膜に印加する電界強度を２ＭＶ／ｃｍ、印
加時間を１時間とし、−ＢＴ試験について行った。
まず、−ＢＴ試験について説明する。ＢＴ試験対象となる薄膜トランジスタの初期特性を
測定するため、基板温度を４０℃とし、ソース−ドレイン間電圧（以下、ドレイン電圧（
Ｖｄ）という）を１Ｖと１０Ｖとし、ソース−ゲート間電圧（以下、ゲート電圧という）
を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流
（Ｉｄ）という）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。ここでは基板温度を
試料表面への吸湿対策として４０℃としているが、特に問題がなければ、基板温度を室温
（２５℃）として測定してもかまわない。
次に、基板温度を１５０℃まで上昇させた後、薄膜トランジスタのソースおよびドレイン
の電位を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が２ＭＶ／ｃｍとなる
ようにゲートに電圧を印加した。ここでは、薄膜トランジスタのゲート絶縁層の厚さが１
００ｎｍであったため、ゲートに−２０Ｖを印加し、そのまま１時間保持した。ここでは
印加時間を１時間としたが、目的に応じて適宜時間を変更してもよい。
次に、ゲート、ソースおよびドレインへ電圧を印加したまま、基板温度を４０℃まで下げ
た。この時、基板温度が下がりきる前に電圧の印加をやめてしまうと、余熱の影響により
ＢＴ試験で薄膜トランジスタに与えられたダメージが回復されてしまうため、電圧は印加
したまま基板温度を下げる必要がある。基板温度が４０℃になった後、電圧の印加を終了
させた。なお、厳密には降温時間も印加時間に加える必要があるが、実際には数分で４０
℃まで下げることができたため、これを誤差範囲内と考え、降温時間は印加時間に加えて
いない。
次に、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定し、−ＢＴ試験後のＶｇ−Ｉｄ
特性を得た。
なお、ＢＴ試験に際しては、まだ一度もＢＴ試験を行っていない薄膜トランジスタを用い
て試験を行うことが重要である。例えば、一度＋ＢＴ試験を行った薄膜トランジスタを用
いて−ＢＴ試験を行うと、先に行った＋ＢＴ試験の影響により、−ＢＴ試験結果を正しく
評価することができない。また、一度＋ＢＴ試験を行った薄膜トランジスタを用いて、再
度＋ＢＴ試験を行った場合等も同様である。ただし、これらの影響を踏まえて、あえてＢ
Ｔ試験を繰り返す場合はこの限りではない。
図２４に、ＢＴ試験前後における薄膜トランジスタのＶｇ−Ｉｄ特性を示す。図２４にお
いて、横軸はゲート電圧（Ｖｇ）で、縦軸はゲート電圧に対するドレイン電流（Ｉｄ）を
対数目盛で示している。
図２４は、−ＢＴ試験前後における薄膜トランジスタのＶｇ−Ｉｄ特性を示している。初
期特性（Ｖｄ＝１Ｖ、１０Ｖ）は、−ＢＴ試験前の薄膜トランジスタのＶｇ−Ｉｄ特性で
あり、−ＢＴ（Ｖｄ＝１Ｖ、１０Ｖ）は、−ＢＴ試験後の薄膜トランジスタのＶｇ−Ｉｄ
特性である。
図２４から、−ＢＴ（Ｖｄ＝１Ｖ、１０Ｖ）は、初期特性（Ｖｄ＝１Ｖ、１０Ｖ）に比べ
てしきい値電圧の変化がほとんど見られなかった。以上のことから、ＢＴ試験においてし
きい値電圧の変化がないため、本実施例の薄膜トランジスタは、ＢＴ試験における信頼性
が高い薄膜トランジスタであることが確認できた。

Claims (2)

  1. スパッタリング法によりＩｎと、Ｇａと、Ｚｎと、を有する酸化物半導体層を形成し、
    露点が−４０℃以下の大気雰囲気で、前記酸化物半導体層を徐冷する半導体装置の作製方法。
  2. スパッタリング法によりＩｎと、Ｇａと、Ｚｎと、を有する酸化物半導体層を形成し、
    露点が−４０℃以下の大気雰囲気で、前記酸化物半導体層に対する加酸化処理を行う半導体装置の作製方法。
JP2019134504A 2009-11-20 2019-07-22 半導体装置の作製方法 Active JP6739600B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009264768 2009-11-20
JP2009264768 2009-11-20

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018154621A Division JP6561185B2 (ja) 2009-11-20 2018-08-21 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020124341A Division JP6999757B2 (ja) 2009-11-20 2020-07-21 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2019197916A true JP2019197916A (ja) 2019-11-14
JP6739600B2 JP6739600B2 (ja) 2020-08-12

Family

ID=44059526

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2010255472A Active JP5656326B2 (ja) 2009-11-20 2010-11-16 半導体装置の作製方法
JP2012232537A Active JP5674745B2 (ja) 2009-11-20 2012-10-22 半導体装置の作製方法
JP2014258434A Active JP6008932B2 (ja) 2009-11-20 2014-12-22 半導体装置の作製方法
JP2016178502A Expired - Fee Related JP6163242B2 (ja) 2009-11-20 2016-09-13 半導体装置の作製方法
JP2017118353A Active JP6391773B2 (ja) 2009-11-20 2017-06-16 半導体装置の作製方法
JP2018154621A Active JP6561185B2 (ja) 2009-11-20 2018-08-21 半導体装置の作製方法
JP2019134504A Active JP6739600B2 (ja) 2009-11-20 2019-07-22 半導体装置の作製方法
JP2020124341A Active JP6999757B2 (ja) 2009-11-20 2020-07-21 半導体装置の作製方法
JP2021208112A Active JP7289904B2 (ja) 2009-11-20 2021-12-22 半導体装置の作製方法

Family Applications Before (6)

Application Number Title Priority Date Filing Date
JP2010255472A Active JP5656326B2 (ja) 2009-11-20 2010-11-16 半導体装置の作製方法
JP2012232537A Active JP5674745B2 (ja) 2009-11-20 2012-10-22 半導体装置の作製方法
JP2014258434A Active JP6008932B2 (ja) 2009-11-20 2014-12-22 半導体装置の作製方法
JP2016178502A Expired - Fee Related JP6163242B2 (ja) 2009-11-20 2016-09-13 半導体装置の作製方法
JP2017118353A Active JP6391773B2 (ja) 2009-11-20 2017-06-16 半導体装置の作製方法
JP2018154621A Active JP6561185B2 (ja) 2009-11-20 2018-08-21 半導体装置の作製方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2020124341A Active JP6999757B2 (ja) 2009-11-20 2020-07-21 半導体装置の作製方法
JP2021208112A Active JP7289904B2 (ja) 2009-11-20 2021-12-22 半導体装置の作製方法

Country Status (6)

Country Link
US (5) US8193031B2 (ja)
JP (9) JP5656326B2 (ja)
KR (3) KR20120106766A (ja)
CN (2) CN102598285B (ja)
TW (5) TWI492314B (ja)
WO (1) WO2011062043A1 (ja)

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10434804B2 (en) 2008-06-13 2019-10-08 Kateeva, Inc. Low particle gas enclosure systems and methods
US11975546B2 (en) 2008-06-13 2024-05-07 Kateeva, Inc. Gas enclosure assembly and system
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR102191282B1 (ko) 2009-06-30 2020-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101460868B1 (ko) * 2009-07-10 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011048959A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120106766A (ko) * 2009-11-20 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
EP2507823B1 (en) 2009-12-04 2018-09-26 Semiconductor Energy Laboratory Co. Ltd. Manufacturing method for semiconductor device
KR102241766B1 (ko) 2009-12-04 2021-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011070892A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN104465408B (zh) * 2010-04-23 2017-09-15 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2011145634A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8906756B2 (en) 2010-05-21 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20130077839A (ko) * 2010-05-21 2013-07-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2012029596A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102424181B1 (ko) 2010-12-17 2022-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
JP6023453B2 (ja) * 2011-04-15 2016-11-09 株式会社半導体エネルギー研究所 記憶装置
US8643008B2 (en) * 2011-07-22 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6116149B2 (ja) * 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
JP5832399B2 (ja) * 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
JP2013084333A (ja) * 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
JP2013087962A (ja) * 2011-10-13 2013-05-13 Panasonic Corp 加熱調理装置
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101935464B1 (ko) * 2011-10-26 2019-01-07 삼성디스플레이 주식회사 색필터 및 색필터 표시판
JP6059968B2 (ja) 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP6257900B2 (ja) * 2012-02-23 2018-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6259575B2 (ja) * 2012-02-23 2018-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101477469B1 (ko) * 2012-03-30 2014-12-29 호야 가부시키가이샤 마스크 블랭크용 기판, 다층 반사막 부착 기판, 투과형 마스크 블랭크, 반사형 마스크 블랭크, 투과형 마스크, 반사형 마스크 및 반도체 장치의 제조 방법
US9099578B2 (en) 2012-06-04 2015-08-04 Nusola, Inc. Structure for creating ohmic contact in semiconductor devices and methods for manufacture
US8999773B2 (en) * 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP6035195B2 (ja) 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102295737B1 (ko) * 2012-05-10 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
KR20230104756A (ko) * 2012-05-10 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104380474B (zh) * 2012-06-22 2017-06-13 夏普株式会社 半导体装置及其制造方法
JP2014041344A (ja) * 2012-07-27 2014-03-06 Semiconductor Energy Lab Co Ltd 液晶表示装置の駆動方法
KR20140026257A (ko) 2012-08-23 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2014042102A1 (en) * 2012-09-13 2014-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6317059B2 (ja) * 2012-11-16 2018-04-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP6121149B2 (ja) * 2012-11-28 2017-04-26 富士フイルム株式会社 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサ
CN103177970A (zh) * 2013-02-26 2013-06-26 上海大学 一种氧化物薄膜晶体管制备方法
TWI493370B (zh) * 2013-03-05 2015-07-21 Univ Nat Chiao Tung 工程變更之保持時間修復方法
JP2014175503A (ja) 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
WO2014145294A2 (en) * 2013-03-15 2014-09-18 Nusola Inc. Manufacturing equipment for photovoltaic devices and methods
TWI679772B (zh) * 2013-05-16 2019-12-11 日商半導體能源研究所股份有限公司 半導體裝置
US9035301B2 (en) 2013-06-19 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device
JP6326270B2 (ja) * 2013-06-28 2018-05-16 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
CN104282567B (zh) * 2013-07-05 2017-05-03 上海和辉光电有限公司 制造igzo层和tft的方法
JP5454727B1 (ja) * 2013-07-10 2014-03-26 日新電機株式会社 薄膜トランジスタの作製方法
JP6410496B2 (ja) * 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
TWI635750B (zh) 2013-08-02 2018-09-11 半導體能源研究所股份有限公司 攝像裝置以及其工作方法
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6433757B2 (ja) * 2013-10-31 2018-12-05 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器
WO2015098906A1 (ja) * 2013-12-24 2015-07-02 富士フイルム株式会社 光学シート部材及び表示装置
WO2015100375A1 (en) 2013-12-26 2015-07-02 Kateeva, Inc. Thermal treatment of electronic devices
JP6113923B2 (ja) 2014-01-21 2017-04-12 カティーバ， インコーポレイテッド 電子デバイスのカプセル化のための装置および技術
EP3138123B1 (en) 2014-04-30 2021-06-02 Kateeva, Inc. Gas cushion apparatus and techniques for substrate coating
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
KR102295874B1 (ko) * 2014-07-24 2021-08-31 엘지디스플레이 주식회사 디스플레이 장치
US10153268B2 (en) * 2014-08-12 2018-12-11 Corning Incorporated Organic surface treatments for display glasses to reduce ESD
CN104319279B (zh) * 2014-11-10 2017-11-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
JP2016119465A (ja) * 2014-12-18 2016-06-30 株式会社半導体エネルギー研究所 結晶性半導体膜の作成方法、および半導体装置
KR20170101233A (ko) * 2014-12-26 2017-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링용 타깃의 제작 방법
JP6539464B2 (ja) * 2015-03-19 2019-07-03 国立大学法人東北大学 半導体素子の製造方法
KR102391347B1 (ko) * 2015-04-09 2022-04-28 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 구비한 디스플레이 장치
CN104992951A (zh) * 2015-06-19 2015-10-21 深圳市华星光电技术有限公司 一种阵列基板及其制成方法、显示面板
CN105097668A (zh) * 2015-06-30 2015-11-25 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示装置
US10115828B2 (en) 2015-07-30 2018-10-30 Ricoh Company, Ltd. Field-effect transistor, display element, image display device, and system
KR102473677B1 (ko) * 2015-08-17 2022-12-02 삼성디스플레이 주식회사 액정 표시 장치
JPWO2017038110A1 (ja) * 2015-08-28 2018-06-07 日立化成株式会社 半導体装置及びその製造方法
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
CN105204216A (zh) * 2015-10-29 2015-12-30 深圳市华星光电技术有限公司 Pdlc显示面板及其制作方法与液晶显示装置
KR20180082498A (ko) 2015-11-16 2018-07-18 카티바, 인크. 기판을 열처리하기 위한 시스템 및 방법
JP6640759B2 (ja) * 2017-01-11 2020-02-05 株式会社アルバック 真空処理装置
US10224224B2 (en) 2017-03-10 2019-03-05 Micromaterials, LLC High pressure wafer processing systems and related methods
CN106646982B (zh) * 2017-03-21 2019-09-17 京东方科技集团股份有限公司 显示面板及其制造方法和显示装置
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10847360B2 (en) 2017-05-25 2020-11-24 Applied Materials, Inc. High pressure treatment of silicon nitride film
KR102574914B1 (ko) 2017-06-02 2023-09-04 어플라이드 머티어리얼스, 인코포레이티드 보론 카바이드 하드마스크의 건식 스트리핑
JP6947914B2 (ja) 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
US10714400B2 (en) * 2017-08-30 2020-07-14 Micron Technology, Inc. Methods of forming semiconductor structures comprising thin film transistors including oxide semiconductors
SG11202001450UA (en) 2017-09-12 2020-03-30 Applied Materials Inc Apparatus and methods for manufacturing semiconductor structures using protective barrier layer
US10643867B2 (en) 2017-11-03 2020-05-05 Applied Materials, Inc. Annealing system and method
SG11202003355QA (en) * 2017-11-11 2020-05-28 Micromaterials Llc Gas delivery system for high pressure processing chamber
CN111373519B (zh) 2017-11-16 2021-11-23 应用材料公司 高压蒸气退火处理设备
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
SG11202006867QA (en) 2018-01-24 2020-08-28 Applied Materials Inc Seam healing using high pressure anneal
SG11202008256WA (en) 2018-03-09 2020-09-29 Applied Materials Inc High pressure annealing process for metal containing materials
US10714331B2 (en) 2018-04-04 2020-07-14 Applied Materials, Inc. Method to fabricate thermally stable low K-FinFET spacer
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10566188B2 (en) 2018-05-17 2020-02-18 Applied Materials, Inc. Method to improve film stability
US10704141B2 (en) 2018-06-01 2020-07-07 Applied Materials, Inc. In-situ CVD and ALD coating of chamber to control metal contamination
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
US10675581B2 (en) 2018-08-06 2020-06-09 Applied Materials, Inc. Gas abatement apparatus
CN111101142B (zh) * 2018-10-26 2021-05-18 中国科学院金属研究所 一种图形化集成式高效光催化分解水系统的构筑方法
CN112640065A (zh) 2018-10-30 2021-04-09 应用材料公司 用于蚀刻用于半导体应用的结构的方法
JP7153533B2 (ja) * 2018-10-30 2022-10-14 株式会社ジャパンディスプレイ 表示装置
JP2022507390A (ja) 2018-11-16 2022-01-18 アプライド マテリアルズ インコーポレイテッド 強化拡散プロセスを使用する膜の堆積
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
JP7213787B2 (ja) * 2018-12-18 2023-01-27 芝浦メカトロニクス株式会社 成膜装置
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
EP4253158A1 (en) 2020-11-25 2023-10-04 Agc Inc. Fender liner, method for manufacturing same, and vehicle
US20230031333A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device level thermal dissipation
CN114035711B (zh) * 2021-10-22 2023-08-08 上海交通大学 外触发触控传感阵列及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
WO2009084537A1 (ja) * 2007-12-27 2009-07-09 Nippon Mining & Metals Co., Ltd. ａ－ＩＧＺＯ酸化物薄膜の製造方法

Family Cites Families (198)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0669919B2 (ja) 1989-03-28 1994-09-07 住友セメント株式会社 超伝導セラミックス薄膜の製法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3605932B2 (ja) 1995-03-31 2004-12-22 セイコーエプソン株式会社 Ｍｉｍ型非線形素子の製造方法
EP0820644B1 (en) * 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09283464A (ja) * 1996-04-09 1997-10-31 Mitsubishi Electric Corp 半導体装置の製造方法
JP3372028B2 (ja) 1998-06-15 2003-01-27 松下電器産業株式会社 プラズマディスプレイパネル、その製造方法及び製造装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000114479A (ja) * 1998-10-01 2000-04-21 Toshiba Corp 導電性膜の形成方法およびそれを用いたキャパシタの形成方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000173945A (ja) 1998-12-02 2000-06-23 Sharp Corp 半導体基板用縦型熱処理装置
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3460649B2 (ja) * 1999-11-19 2003-10-27 住友金属工業株式会社 半導体装置の製造方法
JP2001308335A (ja) * 2000-04-24 2001-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法および表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4540201B2 (ja) 2000-09-13 2010-09-08 独立行政法人産業技術総合研究所 ＺｎＯ系酸化物半導体層を有する半導体装置の製法
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3819793B2 (ja) * 2002-03-15 2006-09-13 三洋電機株式会社 成膜方法及び半導体装置の製造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3695416B2 (ja) * 2002-04-11 2005-09-14 昭和電工株式会社 リン化硼素系半導体層、その製造方法、及びリン化硼素系半導体素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US20040112735A1 (en) * 2002-12-17 2004-06-17 Applied Materials, Inc. Pulsed magnetron for sputter deposition
JP2004235180A (ja) * 2003-01-28 2004-08-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004311965A (ja) 2003-03-26 2004-11-04 Canon Inc 光起電力素子の製造方法
JP4526776B2 (ja) 2003-04-02 2010-08-18 株式会社半導体エネルギー研究所 発光装置及び電子機器
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7824498B2 (en) * 2004-02-24 2010-11-02 Applied Materials, Inc. Coating for reducing contamination of substrates during processing
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN1998087B (zh) * 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP2005268724A (ja) * 2004-03-22 2005-09-29 Sony Corp 電子素子およびその製造方法
TW200541079A (en) 2004-06-04 2005-12-16 Adv Lcd Tech Dev Ct Co Ltd Crystallizing method, thin-film transistor manufacturing method, thin-film transistor, and display device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358354C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100911698B1 (ko) * 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
EP2453480A2 (en) * 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
JP5094019B2 (ja) 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) * 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006302679A (ja) * 2005-04-21 2006-11-02 Seiko Epson Corp 導電膜の形成方法、及び電子機器の製造方法
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007041260A (ja) 2005-08-03 2007-02-15 Fujifilm Holdings Corp 液晶表示素子
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4870404B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2007115808A (ja) * 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) * 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
JP4741453B2 (ja) 2006-11-22 2011-08-03 本田技研工業株式会社 車体フロア構造
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8120114B2 (en) * 2006-12-27 2012-02-21 Intel Corporation Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
WO2008105347A1 (en) * 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8333913B2 (en) 2007-03-20 2012-12-18 Idemitsu Kosan Co., Ltd. Sputtering target, oxide semiconductor film and semiconductor device
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR100982395B1 (ko) 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
JP5408842B2 (ja) * 2007-04-27 2014-02-05 キヤノン株式会社 発光装置およびその製造方法
KR20080099084A (ko) * 2007-05-08 2008-11-12 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5361249B2 (ja) 2007-05-31 2013-12-04 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
KR20080111693A (ko) 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor
US20090001881A1 (en) 2007-06-28 2009-01-01 Masaya Nakayama Organic el display and manufacturing method thereof
JP2009031750A (ja) 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
JP2009041713A (ja) 2007-08-10 2009-02-26 Nissan Motor Co Ltd 車両空調用クラッチ制御装置
KR101576813B1 (ko) 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009134274A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 液晶表示装置の作製方法
JP2009128761A (ja) 2007-11-27 2009-06-11 Sharp Corp 基板装置及びその製造方法並びに表示装置
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
CN101911303B (zh) 2007-12-25 2013-03-27 出光兴产株式会社 氧化物半导体场效应晶体管及其制造方法
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5217564B2 (ja) 2008-03-28 2013-06-19 カシオ計算機株式会社 発光装置の製造方法
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US7812346B2 (en) 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
TWI570937B (zh) 2008-07-31 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI500160B (zh) 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
KR101609727B1 (ko) 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
TWI431130B (zh) * 2008-12-19 2014-03-21 Applied Materials Inc 銅黑銅鐵礦透明ｐ型半導體之製造及應用方法
TWI489628B (zh) 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
WO2011001881A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102458127B1 (ko) 2009-06-30 2022-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR102191282B1 (ko) 2009-06-30 2020-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20170119742A (ko) 2009-07-03 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102011614B1 (ko) 2009-07-10 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20120106766A (ko) * 2009-11-20 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8906756B2 (en) * 2010-05-21 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
US20110050733A1 (en) * 2007-02-09 2011-03-03 Idemitsu Kosan Co., Ltd Thin film transistor manufacturing method, thin film transistor, thin film transistor substrate and image display apparatus, image display apparatus and semiconductor device
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
WO2009084537A1 (ja) * 2007-12-27 2009-07-09 Nippon Mining & Metals Co., Ltd. ａ－ＩＧＺＯ酸化物薄膜の製造方法
US20110306165A1 (en) * 2007-12-27 2011-12-15 Nippon Mining & Metals Co., Ltd. METHOD FOR PRODUCING a-IGZO OXIDE THIN FILM

Also Published As

Publication number Publication date
JP6163242B2 (ja) 2017-07-12
TW201724283A (zh) 2017-07-01
JP5674745B2 (ja) 2015-02-25
US10186619B2 (en) 2019-01-22
US9093262B2 (en) 2015-07-28
WO2011062043A1 (en) 2011-05-26
JP2020194962A (ja) 2020-12-03
JP2013033997A (ja) 2013-02-14
TWI642114B (zh) 2018-11-21
CN102598285B (zh) 2016-08-03
CN103151266A (zh) 2013-06-12
JP6999757B2 (ja) 2022-02-04
JP2017028302A (ja) 2017-02-02
JP6008932B2 (ja) 2016-10-19
TW201135851A (en) 2011-10-16
US20160020330A1 (en) 2016-01-21
US8592251B2 (en) 2013-11-26
TWI492316B (zh) 2015-07-11
JP6739600B2 (ja) 2020-08-12
KR20130019036A (ko) 2013-02-25
JP2015109452A (ja) 2015-06-11
JP2019004166A (ja) 2019-01-10
JP2017201701A (ja) 2017-11-09
US8193031B2 (en) 2012-06-05
JP2011129895A (ja) 2011-06-30
CN102598285A (zh) 2012-07-18
KR101995704B1 (ko) 2019-07-03
JP6391773B2 (ja) 2018-09-19
US20170005204A1 (en) 2017-01-05
US9461181B2 (en) 2016-10-04
JP2022036128A (ja) 2022-03-04
US20110124153A1 (en) 2011-05-26
US20120220078A1 (en) 2012-08-30
JP5656326B2 (ja) 2015-01-21
TW201742158A (zh) 2017-12-01
KR20180003647A (ko) 2018-01-09
CN103151266B (zh) 2016-08-03
TW201530663A (zh) 2015-08-01
JP7289904B2 (ja) 2023-06-12
KR101370301B1 (ko) 2014-03-05
US20140073086A1 (en) 2014-03-13
TWI578406B (zh) 2017-04-11
JP6561185B2 (ja) 2019-08-14
TWI609433B (zh) 2017-12-21
KR20120106766A (ko) 2012-09-26
TW201250862A (en) 2012-12-16
TWI492314B (zh) 2015-07-11

Similar Documents

Publication Publication Date Title
JP6561185B2 (ja) 半導体装置の作製方法
JP6126264B2 (ja) 半導体装置の作製方法
JP2021192458A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200721

R150 Certificate of patent or registration of utility model

Ref document number: 6739600

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250