JP2014179625A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】酸化物半導体膜を用いた半導体装置において、安定した電気特性を有し、且つ配線抵抗に起因する信号遅延の少ないトランジスタの作製方法、当該トランジスタを有する、半導体装置及び高性能の表示装置、を提供する。
【解決手段】酸化物半導体膜に接するソース電極及びドレイン電極の作製方法として、第1の金属膜110a、112aと第2の金属膜110b、112bを形成し、該第2の金属膜上に第1のフォトリソグラフィ工程を行い、該第2の金属膜の一部を第1のエッチングにより除去する。その後、第1の金属膜及び第2の金属膜上に、第3の金属膜110c、112cを形成し、該第3の金属膜上に第2のフォトリソグラフィ工程を行い、第1の金属膜及び第3の金属膜の一部を第2のエッチングにより除去する。また、第2のエッチングは、第1のエッチングにより除去された第2の金属膜の端部より外側で、第1の金属膜及び第3の金属膜を除去する。
【選択図】図4

Description

半導体装置及び半導体装置の作製方法に関する。また、当該半導体装置を有する表示装
置、及び電子機器に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジ
スタ(TFT)ともいう)を構成する技術が注目されている。該トランジスタは集積回路
(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、Zn−O系酸化物、又はIn−Ga−Zn−O系酸化物
を用いてトランジスタを作製する技術が開示されている(特許文献1及び特許文献2参照
)。
また、トランジスタを用いた表示装置(例えば液晶パネル、有機ELパネル)において
、画面サイズが大型化する傾向にある。画面サイズの大型化に伴い、トランジスタ等のア
クティブ素子を用いる表示装置の場合、配線抵抗により素子に印加される電圧が、接続さ
れている配線の位置で異なってしまい、表示ムラや階調不良などの表示品質が低下すると
いった問題があった。
さらに、表示装置の画面の解像度がハイビジョン画質(HD、1366×768)、フ
ルハイビジョン画質(FHD、1920×1080)と高精細化の傾向にあり、解像度が
3840×2048または4096×2180といった、所謂4Kデジタルシネマ用の表
示装置の開発も急がれている。
表示装置の画面の解像度の向上に伴い、表示装置の駆動回路等に用いる駆動周波数も高
くなる傾向にあり、配線または信号線等には、信号遅延が少ない低抵抗材料の適用が望ま
れている。
配線または信号線などに用いる材料として、従来アルミニウム膜が広く用いられていた
が、さらなる低抵抗化のために銅膜を用いる研究開発が盛んに行われている。しかしなが
ら、銅膜は、下地膜との密着性が弱いことや、銅膜中の銅元素が、トランジスタの半導体
層に拡散してトランジスタ特性を悪化させ易いといった欠点を有する。そのため、下地膜
との密着性改善、及び銅元素の拡散防止のために、窒化シリコン膜と、該窒化シリコン膜
上に形成された銅合金層と、該銅合金層上に形成された純銅層と、を用いてトランジスタ
を作製する技術が開示されている。(特許文献3参照)。
特開2007−123861号公報 特開2007−96055号公報 特開2010−230965号公報
特許文献1においては、トランジスタに適用可能な半導体薄膜としてシリコン系半導体
材料を前提としている。そのため、酸化物半導体膜をチャネル形成領域に用いたトランジ
スタに適用するには、最適な作製方法、または最適な構造になっていないといった問題が
あった。
このような問題に鑑み、本発明の一態様では、酸化物半導体膜を用いた半導体装置にお
いて、安定した電気特性を有し、且つ配線抵抗に起因する信号遅延の少ないトランジスタ
の作製方法を提供することを目的の一とする。また、当該トランジスタを有する半導体装
置を提供することを目的の一とする。また、当該トランジスタを有する高性能の表示装置
を提供することを目的の一とする。
酸化物半導体膜をチャネル形成領域に用いたボトムゲート構造のトランジスタを有する
半導体装置の作製方法において、酸化物半導体膜に接して、ソース電極及びドレイン電極
を形成する。ソース電極及びドレイン電極は、第1乃至第3の金属膜により構成され、第
2の金属膜に銅元素を含む材料を用いる。
酸化物半導体膜に接するソース電極及びドレイン電極の作製方法として、第1の金属膜
と第2の金属膜を形成し、該第2の金属膜上に第1のフォトリソグラフィ工程を行い、該
第2の金属膜の一部を第1のエッチングにより除去する。その後、第1の金属膜及び第2
の金属膜上に、第3の金属膜を形成し、該第3の金属膜上に第2のフォトリソグラフィ工
程を行い、第1の金属膜及び第3の金属膜の一部を第2のエッチングにより除去する。ま
た、第2のエッチングは、第1のエッチングにより除去された第2の金属膜の端部より外
側で、第1の金属膜及び第3の金属膜を除去する。このような作製方法とすることで、第
2の金属膜は、第1の金属膜、及び第3の金属膜により覆われている(より好ましくは、
包まれている)ため、第2の金属膜に用いた銅元素を含む材料が酸化物半導体膜へ拡散す
ることを抑制できる。より詳細には以下の通りである。
本発明の一態様は、ゲート電極を形成する工程と、ゲート電極上にゲート絶縁膜を形成
する工程と、ゲート絶縁膜と接し、ゲート電極と重畳する位置に酸化物半導体膜を形成す
る工程と、酸化物半導体膜上にソース電極及びドレイン電極を形成する工程と、を含む半
導体装置の作製方法において、ソース電極及びドレイン電極は、第1の金属膜と第2の金
属膜を形成する工程と、第2の金属膜上に第1のフォトリソグラフィ工程を行い、第2の
金属膜の一部を第1のエッチングにより除去する工程と、第1の金属膜及び第2の金属膜
上に、第3の金属膜を形成する工程と、第3の金属膜上に第2のフォトリソグラフィ工程
を行い、第1の金属膜及び第3の金属膜の一部を第2のエッチングにより除去する工程を
、含み、第2のエッチングは、第1のエッチングにより除去された第2の金属膜の端部よ
り外側で、第1の金属膜及び第3の金属膜を除去する半導体装置の作製方法である。
上記の作製方法において、さらに、ソース電極及びドレイン電極上に第1の絶縁膜を形
成する工程と、第1の絶縁膜上において、酸素を導入する工程と、第1の絶縁膜上に第2
の絶縁膜を形成する工程と、第2の絶縁膜上にアルミニウム膜を形成する工程と、アルミ
ニウム膜上において、酸素を導入し、酸化アルミニウム膜を形成する工程と、酸化アルミ
ニウム膜上に平坦化絶縁膜を形成する工程と、を含む構成としてもよい。
また、上記の各作製方法において、第1の金属膜及び第3の金属膜は、タングステン、
タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属膜、また
は金属窒化物膜であるとよい。また、第2の金属膜は、銅元素を含むとよい。
また、上記の各作製方法において、第1のエッチングは、ウエットエッチング法を用い
、第2のエッチングは、ドライエッチング法を用いるとよい。
また、本発明の他の一態様は、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜
と、ゲート絶縁膜と接し、ゲート電極と重畳する位置に形成された酸化物半導体膜と、酸
化物半導体膜上に形成されたソース電極及びドレイン電極と、を有し、ソース電極及びド
レイン電極は、第1の金属膜、第2の金属膜、及び第3の金属膜からなり、第2の金属膜
は、第1の金属膜、及び第3の金属膜の端部より内側の領域に形成される半導体装置であ
る。
また、本発明の他の一態様は、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜
と、ゲート絶縁膜と接し、ゲート電極と重畳する位置に形成された酸化物半導体膜と、酸
化物半導体膜上に形成されたソース電極及びドレイン電極と、ソース電極と電気的に接続
された信号線と、を有し、信号線は、第1の金属膜、第2の金属膜、及び第3の金属膜か
らなり、第2の金属膜は、第1の金属膜、及び第3の金属膜の端部より内側の領域に形成
され、ソース電極及びドレイン電極は、第1の金属膜、及び第3の金属膜からなる半導体
装置である。
上記構成において、さらに、ソース電極及びドレイン電極上に、酸素過剰型の第1の絶
縁膜と、第1の絶縁膜上に形成された第2の絶縁膜と、第2の絶縁膜上に形成された酸化
アルミニウム膜と、酸化アルミニウム膜上に形成された平坦化絶縁膜と、を含む構成とし
てもよい。
また、上記各構成において、第1の金属膜及び第3の金属膜は、タングステン、タンタ
ル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属膜、または金属
窒化物膜であるとよい。また、第2の金属膜は、銅元素を含むとよい。
また、上記各構成において、ゲート電極は、タングステン、タンタル、チタン、モリブ
デン、及び銅の中から選択される一以上の元素を含むとよい。
また、上記半導体装置を有する表示装置、電子機器も本発明の範疇に含めるものとする
酸化物半導体膜を用いた半導体装置において、安定した電気特性を有し、且つ配線抵抗
に起因する信号遅延の少ないトランジスタの作製方法を提供することができる。また、当
該トランジスタを有する半導体装置を提供することができる。また、当該トランジスタを
有する高性能の表示装置を提供することができる。
半導体装置の一態様を示す平面図、及び断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の一態様を示す平面図、及び断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 表示装置の一態様を示す平面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 半導体装置を含む電子機器の一例を示す図。 半導体装置を含むタブレット型端末の一例を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する
。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱するこ
となく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される
。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第1」、「第2」、「第3」などの序数詞は、構成要素の
混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電
極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外
しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
本明細書等において、パターニングとは、フォトリソグラフィ工程を用いるものとする
。ただし、パターニングは、フォトリソグラフィ工程に限定されず、フォトリソグラフィ
工程以外の工程を用いることもできる。また、フォトリソグラフィ工程で形成したマスク
はエッチング処理後除去するものとする。
(実施の形態1)
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図5を
用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を用いたト
ランジスタを示す。
〈半導体装置の構成例1〉
図1にトランジスタ150の構成例を示す。図1(A)は、トランジスタ150の平面
図であり、図1(B)は、図1(A)のX1−Y1における断面図であり、図1(C)は
、図1(A)のV1−W1における断面図である。なお、図1(A)では煩雑になること
を避けるため、トランジスタ150の構成要素の一部(例えば、ゲート絶縁膜106等)
を省略して図示している。
図1に示すトランジスタ150は、基板102上に形成されたゲート電極104と、ゲ
ート電極104上に形成されたゲート絶縁膜106と、ゲート絶縁膜106と接し、ゲー
ト電極104と重畳する位置に形成された酸化物半導体膜108と、酸化物半導体膜10
8上に形成されたソース電極110及びドレイン電極112と、を含んで構成される。
また、ゲート電極104は、第1のゲート電極104aと第2のゲート電極104bに
より構成されている。第1のゲート電極104aは、タングステン、タンタル、チタン、
及びモリブデンの中から選択される一以上の元素を含む金属膜または金属窒化物膜を用い
ると好ましい。また、第2のゲート電極104bは、銅元素を含むと好ましい。例えば、
本実施の形態においては、第1のゲート電極104aとして、タングステン膜を用い、第
2のゲート電極104bとして銅膜を用いる。このような積層構造のゲート電極104と
することで、低抵抗なゲート電極104とすることができる。なお、第1のゲート電極1
04aを設けることにより、基板102と第2のゲート電極104bとして用いる銅膜と
の密着性を向上させる、及び/または第2のゲート電極104bとして用いる銅膜中の銅
元素の拡散を抑制することができる。
また、ゲート絶縁膜106は、第1のゲート絶縁膜106aと第2のゲート絶縁膜10
6bにより構成されている。第1のゲート絶縁膜106aは、第2のゲート電極104b
として用いる銅膜中の銅元素の拡散を抑制する機能を有していれば良く、窒化シリコン膜
、窒化酸化シリコン膜、酸化アルミニウム膜、窒化酸化アルミニウム膜などを用いること
ができる。また、第2のゲート絶縁膜106bは、後に形成される酸化物半導体膜108
に酸素を供給する機能を有していれば良く、酸化シリコン膜、酸化窒化シリコン膜などを
用いることができる。例えば、本実施の形態においては、第1のゲート絶縁膜106aと
して、窒化シリコン膜を用い、第2のゲート絶縁膜106bとして、酸化窒化シリコン膜
を用いる。このような積層構造のゲート絶縁膜106とすることで、ゲート電極104と
して用いた銅膜中の銅元素の拡散を抑制し、且つ後に形成される酸化物半導体膜108に
酸素を供給させることができる。
また、ソース電極110は、第1の金属膜110aと、第2の金属膜110bと、第3
の金属膜110cにより構成され、ドレイン電極112は、第1の金属膜112aと、第
2の金属膜112bと、第3の金属膜112cにより構成されている。また、第2の金属
膜110b及び第2の金属膜112bは、第1の金属膜110a、第1の金属膜112a
、第3の金属膜110c、及び第3の金属膜112cの端部より内側の領域に形成される
また、第1の金属膜110a、第1の金属膜112a、第3の金属膜110c、及び第
3の金属膜112cとしては、タングステン、タンタル、チタン、及びモリブデンの中か
ら選択される一以上の元素を含む金属膜、または金属窒化物膜を用いると好ましい。また
、第2の金属膜110b、及び第2の金属膜112bとしては、銅元素を含むと好ましい
例えば、本実施の形態においては、第1の金属膜110a及び第1の金属膜112aと
してはタングステン膜を用い、第2の金属膜110b及び第2の金属膜112bとしては
銅膜を用い、第3の金属膜110c及び第3の金属膜112cとしては窒化タンタル膜を
用いる。また、第2の金属膜110b及び第2の金属膜112bは、第1の金属膜110
a及び第1の金属膜112a上に形成され、第3の金属膜110c及び第3の金属膜11
2cにより覆われている。
すなわち、第2の金属膜110b及び第2の金属膜112bとして用いる銅膜は、下面
が第1の金属膜110a及び第1の金属膜112aとして用いるタングステン膜によって
覆われ、上面及び側面が第3の金属膜110c及び第3の金属膜112cとして用いる窒
化タンタル膜によって覆われている。第1の金属膜110a及び第1の金属膜112a、
並びに第3の金属膜110c及び第3の金属膜112cは、銅膜中の銅元素の拡散を抑制
するバリアメタルとしての機能を有する。
このような構成のソース電極110、及びドレイン電極112とすることで、低抵抗な
ソース電極110、及びドレイン電極112とすることができ、且つソース電極110、
及びドレイン電極112の中に用いられている銅膜中の銅元素の外部への拡散を抑制する
ことができる。
ソース電極110及びドレイン電極112の形成方法としては、例えば、酸化物半導体
膜108上に、第1の金属膜と第2の金属膜を形成し、第2の金属膜上に第1のフォトリ
ソグラフィ工程を行い、第2の金属膜の一部を第1のエッチングにより除去し、第2の金
属膜110b及び第2の金属膜112bを形成する。その後、第1の金属膜及び第2の金
属膜(第2の金属膜110b及び第2の金属膜112b)上に、第2の金属膜を覆うよう
に第3の金属膜を形成する。その後、第3の金属膜上に第2のフォトリソグラフィ工程を
行い、第1の金属膜及び第3の金属膜の一部を第2のエッチングにより除去し、第1の金
属膜110a、第1の金属膜112a、第3の金属膜110c、及び第3の金属膜112
cを形成する。このような作製方法とすることで、第2の金属膜として用いる銅膜が、酸
化物半導体膜108に直接接触することがないため、酸化物半導体膜108のバックチャ
ネル部に混入する恐れがある不純物(特に銅元素)の拡散を抑制することができる。
また、ソース電極110及びドレイン電極112上に、さらに酸素過剰型の第1の絶縁
膜114aと、第1の絶縁膜114a上に形成された第2の絶縁膜114bと、第2の絶
縁膜114b上に形成された酸化アルミニウム膜116と、酸化アルミニウム膜116上
に形成された平坦化絶縁膜118と、を含む構成としても良い。
なお、その他の構成要素の詳細については、後述する図1に示すトランジスタ150の
作製方法において、図2乃至図5を用いて説明する。
〈半導体装置の作製方法1〉
まず、基板102上に第1のゲート電極104a、及び第2のゲート電極104bを含
むゲート電極104を形成する(図2(A)参照)。
基板102に使用することができる基板に大きな制限はないが、少なくとも、後の熱処
理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸
ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガ
ラス基板を用いることが出来る。なお、基板としては、熱膨張係数が25×10−7/℃
以上50×10−7/℃以下(好ましくは、30×10−7/℃以上40×10−7/℃
以下)であり、歪み点が650℃以上750℃以下(好ましくは、700℃以上740℃
以下)である基板を用いることが好ましい。
また、第5世代(1000mm×1200mmまたは1300mm×1500mm)、
第6世代(1500mm×1800mm)、第7世代(1870mm×2200mm)、
第8世代(2200mm×2500mm)、第9世代(2400mm×2800mm)、
第10世代(2880mm×3130mm)などの大型ガラス基板を用いる場合、半導体
装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難に
なる場合がある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮
みの少ないものを用いることが好ましい。例えば、基板として、好ましくは450℃、よ
り好ましくは500℃の温度で1時間加熱処理を行った後の縮み量が20ppm以下、好
ましくは10ppm以下、さらに好ましくは5ppm以下である大型ガラス基板を用いれ
ばよい。
また、基板102として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を
有する半導体装置を作製するには、可撓性基板上に酸化物半導体膜108を含むトランジ
スタ150を直接作製してもよいし、他の作製基板に酸化物半導体膜108を含むトラン
ジスタ150を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から
可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ15
0との間に剥離層を設けるとよい。
また、基板102上に下地絶縁膜を設けてもよい。下地絶縁膜としては、プラズマCV
D法またはスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニ
ウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化
シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶
縁膜、またはこれらの混合材料を用いて形成することができる。
また、基板102に熱処理を行ってもよい。例えば、高温のガスを用いて熱処理を行う
GRTA(Gas Rapid Thermal Anneal)装置により、650℃
、1分〜5分間、熱処理を行えばよい。なお、GRTAにおける高温のガスには、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。また、電気炉により、500℃、30分〜1時間、熱処理を行ってもよい
ゲート電極104は、タングステン、タンタル、チタン、モリブデン、及び銅の中から
選択される一以上の元素を含む材料を用いて形成することができる。本実施の形態では、
第2のゲート電極104bとして、スパッタリング法を用いて、膜厚100nm以上40
0nm以下の銅膜を形成する。また第2のゲート電極104bの下層として銅膜中の銅元
素の拡散を抑制するバリアメタルとして機能する第1のゲート電極104aを形成する。
本実施の形態では、第1のゲート電極104aとしては、スパッタリング法を用いて、膜
厚20nm以上100nm以下の窒化タンタル膜を形成する。
なお、本実施の形態においては、第1のゲート電極104a、及び第2のゲート電極1
04bの積層構造について説明するが、この構成に限定されない。例えば、第2のゲート
電極104b上に、さらに第3のゲート電極を設けてもよい。第3のゲート電極としては
、第1のゲート電極104aと同様の材料を用いることができる。
次に、基板102、及びゲート電極104上に第1のゲート絶縁膜106a、及び第2
のゲート絶縁膜106bを含むゲート絶縁膜106を形成する(図2(B)参照)。
第1のゲート絶縁膜106aには、プラズマCVD法またはスパッタリング法等により
形成する、膜厚10nm以上100nm以下、より好ましくは膜厚20nm以上50nm
以下の窒化物絶縁膜を用いることが好ましい。例えば、窒化シリコン膜、窒化酸化シリコ
ン膜などが挙げられる。基板102及びゲート電極104と接する第1のゲート絶縁膜1
06aとして、窒化物絶縁膜を用いることで、基板102またはゲート電極104からの
不純物の拡散を抑制する効果を奏する。特にゲート電極104(より具体的には第2のゲ
ート電極104b)に銅元素を含む金属材料を用いた場合、第1のゲート絶縁膜106a
により、酸化物半導体膜108中への銅元素の拡散を抑制することができる。
本実施の形態では、第1のゲート絶縁膜106aとしてプラズマCVD法を用いて形成
する膜厚50nmの窒化シリコン膜を用いる。窒化シリコン膜の成膜ガスとしては、例え
ば、シラン(SiH)と窒素の混合ガス、または、シラン、窒素及びアンモニア(NH
)の混合ガス等を用いることができる。
第2のゲート絶縁膜106bには、プラズマCVD法またはスパッタリング法等により
形成する、膜厚100nm以上350nm以下、より好ましくは100nm以上200n
m以下の酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン膜、酸化ガリウム
膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜などが挙げられ
る。
また、第2のゲート絶縁膜106bの材料として、酸化ハフニウム、酸化イットリウム
、ハフニウムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフ
ニウムシリケート(HfSiO(x>0、y>0))、ハフニウムアルミネート(
HfAl(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いるこ
とでゲートリーク電流を低減できる。
本実施の形態では、第2のゲート絶縁膜106bとして、プラズマCVD法により膜厚
200nmの酸化窒化シリコン膜を形成する。プラズマCVD法は、スパッタリング法と
比較して、成膜時間を縮小することができる。また、プラズマCVD法は、スパッタリン
グ法よりも成膜した面内における膜厚のバラツキが小さく、パーティクルの混入も起こり
にくい。
なお、第2のゲート絶縁膜106bは、酸化物半導体膜108と接する絶縁膜であるた
め、酸素を含む絶縁膜とすることが好ましく、可能な限り水、水素などの不純物が含まれ
ないことが好ましい。しかしながら、プラズマCVD法では、スパッタリング法と比較し
て膜中の水素濃度を低減させることが困難である。したがって、成膜後の第2のゲート絶
縁膜106bに対して、水素原子の低減、より好ましくは除去を目的とした熱処理(脱水
化または脱水素化処理)を行ってもよい。
熱処理の温度は、250℃以上650℃以下、好ましくは450℃以上600℃以下、
または基板の歪み点未満とする。例えば、加熱処理装置の一つである電気炉に基板を導入
し、ゲート絶縁膜106に対して真空(減圧)雰囲気下650℃において1時間の加熱処
理を行う。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas R
apid Thermal Anneal)装置、LRTA(Lamp Rapid T
hermal Anneal)装置等のRTA(Rapid Thermal Anne
al)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置であ
る。GRTA装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。なお、熱処理装置としてGRTA装置を用いる場合には、その処理時
間が短いため、650℃〜700℃の高温に加熱した不活性ガス中で基板を加熱してもよ
い。
熱処理は、窒素、酸素、超乾燥空気(水の含有量が20ppm以下、好ましくは1pp
m以下、さらに好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウム
など)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲
気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸
素、または希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99
999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とする
ことが好ましい。
熱処理によって、ゲート絶縁膜106の脱水化または脱水素化を行うことができ、トラ
ンジスタの特性変動を引き起こす水素、または水などの不純物が排除されたゲート絶縁膜
106を形成することができる。
また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼
ねてもよい。
次に、ゲート絶縁膜106と接し、ゲート電極104と重畳する位置に酸化物半導体膜
108を形成する(図2(C)参照)。
酸化物半導体膜108は、単層構造であってもよいし、積層構造であってもよい。また
、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体膜108を非晶質
構造とする場合には、後の作製工程において、酸化物半導体膜108に熱処理を行うこと
によって、結晶性の酸化物半導体膜としてもよい。非晶質の酸化物半導体膜を結晶化させ
る熱処理の温度は、250℃以上700℃以下、好ましくは、400℃以上、より好まし
くは500℃以上、さらに好ましくは550℃以上とする。なお、当該熱処理は、作製工
程における他の熱処理を兼ねることも可能である。
酸化物半導体膜108の成膜方法は、スパッタリング法、MBE(Molecular
Beam Epitaxy)法、プラズマCVD法、パルスレーザ堆積法、ALD(A
tomic Layer Deposition)法等を適宜用いることができる。
酸化物半導体膜108を成膜する際、できる限り酸化物半導体膜108に含まれる水素
濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング
法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスと
して、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス(代表的
にはアルゴン)、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、処理室内の残留水分を除去しつつ水素及び水が除去されたスパッタリングガスを
導入して成膜を行うことで、成膜された酸化物半導体膜108の水素濃度を低減させるこ
とができる。処理室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、ク
ライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。
また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポン
プは、例えば、水素分子、水(HO)など水素原子を含む化合物(より好ましくは炭素
原子を含む化合物も)等の排気能力が高いため、クライオポンプを用いて排気した処理室
で成膜した酸化物半導体膜108に含まれる不純物の濃度を低減できる。
なお、本実施の形態では、酸化物半導体膜108として、原子数比がIn:Ga:Zn
=1:1:1の金属酸化物ターゲット、または原子数比がIn:Ga=2:1の金属酸化
物ターゲットを用い、スパッタリング法により成膜する。ただし、酸化物半導体膜108
に用いることのできるターゲットは、これらのターゲット材料、及び組成に限定されるも
のではない。また、酸化物半導体膜108は、希ガス(代表的にはアルゴン)雰囲気下、
酸素雰囲気下、または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成
することができる。また、酸化物半導体膜108に用いることのできるターゲットは、単
結晶、多結晶等の結晶性を有するターゲットが好ましい。結晶性を有するターゲットを用
いることにより、形成された薄膜も結晶性を有し、特に形成された薄膜においては、c軸
に配向された結晶となりやすい。
また、酸化物半導体膜108は、成膜直後において、化学量論的組成より酸素が多い過
飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜1
08を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく
、特に酸素雰囲気(酸素ガス100%)で成膜を行うことが好ましい。例えば、酸化物半
導体膜108として、In−Ga−Zn系酸化物(IGZO)を用い、成膜ガスの酸素の
占める割合が多い条件(特に酸素ガス100%の雰囲気)で成膜すると、成膜温度を30
0℃以上としても、膜中からZnの放出が抑えられる。
また、酸化物半導体膜108を上述した原子数比がIn:Ga:Zn=1:1:1の金
属酸化物ターゲットを用いて形成した場合、ターゲットの組成と、基板上に形成される薄
膜の組成と、が異なる場合がある。例えば、In:Ga:Zn=1:1:1の金属酸化物
ターゲットを用いた場合、成膜条件にも依存するが、薄膜である酸化物半導体膜108の
組成が、原子数比でIn:Ga:Zn=1:1:0.6〜0.8となる場合がある。これ
は、酸化物半導体膜108の成膜中において、Znが昇華する、またはIn、Ga、Zn
の各成分のスパッタリングレートが異なるためだと考えられる。
したがって、所望の組成の薄膜を形成したい場合においては、予め金属酸化物ターゲッ
トの組成を調整する必要がある。例えば、薄膜である酸化物半導体膜108の組成を、原
子数比でIn:Ga:Zn=1:1:1とする場合においては、金属酸化物ターゲットの
組成を、原子数比でIn:Ga:Zn=1:1:1.5とすればよい。すなわち、金属酸
化物ターゲットのZnの含有率を予め大きくすればよい。ただし、ターゲットの組成は、
上記数値に限定されず、成膜条件や、形成される薄膜の組成により適宜調整することがで
きる。また、金属酸化物ターゲットのZnの含有率を大きくすることにより、得られる薄
膜の結晶性が向上するため好ましい。
また、酸化物半導体膜108をスパッタリング法で成膜する場合、成膜に用いる金属酸
化物ターゲットの相対密度は、90%以上100%以下、好ましくは95%以上、更に好
ましくは99.9%以上とする。相対密度の高い金属酸化物ターゲットを用いることによ
り、成膜した酸化物半導体膜108を緻密な膜とすることができる。
また、基板102を高温に保持した状態で酸化物半導体膜108を形成することも、酸
化物半導体膜108中に含まれうる不純物濃度を低減するのに有効である。基板102を
加熱する温度としては、150℃以上450℃以下とすればよく、好ましくは170℃以
上350℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性の酸
化物半導体膜108を形成することができる。
酸化物半導体膜108に用いる酸化物半導体としては、少なくともインジウム(In)
あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnの双方を含むことが好まし
い。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのス
タビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、
スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとし
てハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウ
ム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)
を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウ
ム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホ
ルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、
ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、In−Zn系酸
化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸
化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZO
とも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−
Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Z
n系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn
系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系
酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸
化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化
物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系
酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−S
n−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系
酸化物を用いることができる。
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分と
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素が入っていてもよい。
また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない
)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、InSnO
(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:
Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:
2(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系酸化物やその組成の近
傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3
:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)ある
いはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−S
n−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等
を適切なものとすることが好ましい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低くすることにより移動度を
上げることができる。
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b
+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+
C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)+(b−B)
+(c−C)≦rを満たすことをいう。rとしては、例えば、0.05とすればよい
。他の酸化物でも同様である。
また、酸化物半導体膜108は、CAAC−OS(C Axis Aligned C
rystalline Oxide Semiconductor)膜であることが好ま
しい。
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、
当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡(TEM:Transmission Electron Micr
oscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境
界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダ
リーともいう)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移
動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸
およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CA
AC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、C
AAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形
成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。
なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜108として、CAAC−OS膜を適用する場合、該CAAC−OS膜
を得る方法としては、三つ挙げられる。一つ目は、成膜温度を100℃以上450℃以下
、更に好ましくは150℃以上400℃以下として酸化物半導体層の成膜を行い、表面に
概略垂直にc軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した
後、200℃以上700℃以下の熱処理を行い、表面に概略垂直にc軸配向させる方法で
ある。三つ目は、一層目として薄い膜厚で成膜した後、200℃以上700℃以下の熱処
理を行い、二層目の成膜を行い、表面に概略垂直にc軸配向させる方法である。
なお、酸化物半導体膜108として、CAAC−OS膜以外の結晶性を有する酸化物半
導体膜(単結晶または微結晶)を成膜する場合には、成膜温度は特に限定されない。
また、酸化物半導体膜108は、エネルギーギャップが2.8eV乃至3.2eVであ
り、シリコンのエネルギーギャップ1.1eVと比較して大きい。また、酸化物半導体膜
108の真性キャリア密度は、10−9cm−3であり、シリコンの真性キャリア密度の
1011cm−3と比較して極めて小さい。
酸化物半導体膜108の多数キャリア(電子)は、トランジスタのソースから流れるの
みである。また、チャネル形成領域を完全空乏化することが可能であるため、トランジス
タのオフ電流を極めて小さくすることが可能である。酸化物半導体膜108を用いたトラ
ンジスタのオフ電流は、室温において、10yA/μm以下、85℃〜95℃においても
、1zA/μm以下となり、極めて小さい。
また、酸化物半導体膜108は、複数の酸化物半導体層が積層された構造でもよい。例
えば、酸化物半導体膜108を、第1の酸化物半導体層と第2の酸化物半導体層の積層と
して、第1の酸化物半導体層と第2の酸化物半導体層に、異なる組成の金属酸化物を用い
てもよい。例えば、第1の酸化物半導体層に三元系金属の酸化物を用い、第2の酸化物半
導体層に二元系金属の酸化物を用いてもよい。また、第1の酸化物半導体層と第2の酸化
物半導体層を、どちらも三元系金属の酸化物としてもよい。
また、第1の酸化物半導体層と第2の酸化物半導体層の構成元素を同一とし、両者の組
成を異ならせてもよい。例えば、第1の酸化物半導体層の原子数比をIn:Ga:Zn=
1:1:1とし、第2の酸化物半導体層の原子数比をIn:Ga:Zn=3:1:2とし
てもよい。また、第1の酸化物半導体層の原子数比をIn:Ga:Zn=1:3:2とし
、第2の酸化物半導体層の原子数比をIn:Ga:Zn=2:1:3としてもよい。
この時、第1の酸化物半導体層と第2の酸化物半導体層のうち、ゲート電極に近い側(
チャネル側)の酸化物半導体層のInとGaの含有率をIn>Gaとするとよい。またゲ
ート電極から遠い側(バックチャネル側)の酸化物半導体層のInとGaの含有率をIn
≦Gaとするとよい。酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与し
ており、Inの含有率を多くすることによりs軌道のオーバーラップが多くなる傾向があ
るため、In>Gaの組成となる酸化物はIn≦Gaの組成となる酸化物と比較して高い
移動度を備える。また、GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠
損が生じにくいため、In≦Gaの組成となる酸化物はIn>Gaの組成となる酸化物と
比較して安定した特性を備える。したがって、チャネル側にIn>Gaの組成となる酸化
物半導体層を適用し、バックチャネル側にIn≦Gaの組成となる酸化物半導体層を適用
することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、酸化物半導体膜108を積層した場合、第1の酸化物半導体層と第2の酸化物半
導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導
体、多結晶酸化物半導体、非晶質酸化物半導体、または結晶性を有する酸化物半導体(例
えば、CAAC−OS)を適宜組み合わせた構成としてもよい。また、第1の酸化物半導
体層と第2の酸化物半導体層の少なくともどちらか一方に、非晶質酸化物半導体を適用す
ると、酸化物半導体の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつき
が低減され、トランジスタの信頼性をさらに高めることが可能となる。一方で、非晶質酸
化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやす
いためn型化されやすい。このため、チャネル側の酸化物半導体層には、結晶性を有する
酸化物半導体(例えば、CAAC−OS)を適用することが好ましい。
また、酸化物半導体膜108を積層した場合の組成、及び結晶性の組み合わせとしては
、例えば、ゲート絶縁膜106側から順に、In:Ga:Zn=1:1:1近傍の原子数
比の非晶質酸化物半導体層と、In:Ga:Zn=3:1:2近傍の原子数比の結晶性酸
化物半導体層との積層構造、又はIn:Ga:Zn=1:1:1近傍の原子数比の結晶性
酸化物半導体層と、In:Ga:Zn=3:1:2近傍の原子数比の結晶性酸化物半導体
層との積層構造が挙げられる。また、その他の積層構成としては、In:Ga:Zn=3
:1:2近傍の原子数比の結晶性酸化物半導体層と、In:Ga:Zn=1:1:1近傍
の結晶性酸化物半導体層との積層構造としても良い。また、その他の積層構成としては、
In:Ga:Zn=1:1:1近傍の原子数比の非晶質酸化物半導体層と、In:Ga:
Zn=3:1:2近傍の原子数比の非晶質酸化物半導体層との積層構造、又はIn:Ga
:Zn=3:1:2近傍の原子数比の非晶質酸化物半導体層と、In:Ga:Zn=1:
1:1近傍の原子数比の非晶質酸化物半導体層との積層構造としても良い。
また、酸化物半導体膜108の成膜前に、酸化物半導体膜108の被成膜面に平坦化処
理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例えば、化学
的機械研磨(Chemical Mechanical Polishing:CMP)
法)、ドライエッチング処理、及びプラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパ
ッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にR
F電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう
。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリング
を行うと、酸化物半導体膜108の被成膜面に付着している粉状物質(パーティクル、ご
みともいう)を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行っても
よく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に
限定されず、酸化物半導体膜108の被成膜面の凹凸状態に合わせて適宜設定すればよい
また、酸化物半導体膜108を形成後、当該酸化物半導体膜108に含まれる過剰な水
素(水や水酸基を含む)を低減または除去(脱水化または脱水素化)するための熱処理を
行うことが好ましい。熱処理の条件については、先の第2のゲート絶縁膜106bに対し
て実施する熱処理と同様の条件により行うことができる。
この熱処理によって、酸化物半導体膜108からn型の導電性を付与する不純物である
水素を低減、より好ましくは除去することができる。また、第2のゲート絶縁膜106b
として酸素を含む絶縁膜を用いた場合、この熱処理によって第2のゲート絶縁膜106b
に含まれる酸素が酸化物半導体膜108へと供給される。酸化物半導体膜108の脱水化
または脱水素化処理によって同時に脱離する酸素を第2のゲート絶縁膜106bから供給
することによって、酸化物半導体膜108の酸素欠損を補填することが可能である。
また、熱処理で酸化物半導体膜108を加熱した後、加熱温度を維持、またはその加熱
温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超
乾燥空気(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測
定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下
、より好ましくは10ppb以下の空気)を導入してもよい。酸素ガスまたは一酸化二窒
素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸
素ガスまたは一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガス
または一酸化二窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)
とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱
水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体膜10
8を構成する主成分材料である酸素を供給することによって、酸化物半導体膜108を高
純度化及びi型(真性)化することができる。
脱水化または脱水素化のための熱処理は、トランジスタ150の作製工程の他の熱処理
と兼ねてもよい。
次に、ゲート絶縁膜106、及び酸化物半導体膜108上に、ソース電極及びドレイン
電極(これと同じ層で形成される配線を含む)となる第1の金属膜109a、及び第2の
金属膜109bを形成する(図2(D)参照)。
第1の金属膜109aとしては、タングステン、タンタル、チタン、及びモリブデンの
中から選択される一以上の元素を含む金属膜、または金属窒化物膜であると好ましい。本
実施の形態においては、第1の金属膜109aとして、スパッタリング法を用いて形成さ
れた膜厚50nmのタングステン膜を用いる。
また、第1の金属膜109aを積層構造としても良い。例えば、第1の金属膜109a
の1層目として、タングステン、タンタル、チタン、及びモリブデンの中から選択される
一以上の元素を含む金属膜とし、第1の金属膜109aの2層目として、窒化タングステ
ン、窒化タンタル、窒化チタン、及び窒化モリブデンの中から選択される一以上の元素を
含む金属窒化物膜の積層構造などが挙げられる。
第1の金属膜109aは、酸化物半導体膜108と接するため、酸化物半導体膜108
から酸素を引き抜いてn型化させない材料、又は酸化物半導体膜108に拡散してn型化
させない材料を用いる。また、第1の金属膜109aは、第2の金属膜109bに用いる
銅膜から酸化物半導体膜108に銅元素の拡散を抑制する材料(所謂バリアメタル材料)
を用いることが望ましい。
第2の金属膜109bとしては、銅元素を含む膜であると好ましい。なお、銅にアルミ
ニウム、金、銀、亜鉛、スズ、ニッケル等を数重量%添加した銅合金等を用いても良い。
本実施の形態においては、第2の金属膜109bとして、スパッタリング法を用いて形成
された、膜厚200nmの銅膜を用いる。
次に、第2の金属膜109b上にレジストを塗布し、第1のパターニングを行い、レジ
ストマスク141を形成する(図2(E)参照)。
レジストマスク141は、感光性の樹脂を塗布した後に、該感光性の樹脂を露光、及び
現像することで形成することができる。なお、感光性の樹脂は、ポジ型、ネガ型のいずれ
の樹脂を用いてもよい。また、レジストマスク141をインクジェット法で形成してもよ
い。レジストマスク141をインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
次に、第2の金属膜109bの一部を第1のエッチングにより除去し、第2の金属膜1
10b、及び第2の金属膜112bを形成する(図3(A)参照)。
第2の金属膜109bの除去方法としては、ウエットエッチング法を用いると好適であ
る。また、ウエットエッチング法に用いる薬液としては、第2の金属膜109bのエッチ
ングができ、且つ第1の金属膜109aが消失しない薬液を用いればよく、例えば、第1
の金属膜109aとして、タングステン膜を用い、第2の金属膜109bとして銅膜を用
いた場合の薬液は、水と過酸化水素水とカルボン酸の混合液、または、水とリン酸と硝酸
と硫酸と硫酸カリウムの混合液等を用いることができる。
また、ウエットエッチングの時間を調整し、等方的にエッチングを行い、レジストマス
ク141の側面よりも内側に第2の金属膜110b、及び第2の金属膜112bの側面を
後退させた形状としてもよい。
次に、レジストマスク141を除去する(図3(B)参照)。
レジストマスク141の除去方法としては、剥離液を用いた湿式の除去方法、またはプ
ラズマ処理等の乾式の除去方法、またはこれらの方法を組み合わせた除去方法等を用いる
ことができる。
次に、第1の金属膜109a、第2の金属膜110b、及び第2の金属膜112b上に
、第3の金属膜109cを形成する(図3(C)参照))。
第3の金属膜109cとしては、第1の金属膜109aと同様な手法、及び材料により
形成することができる。なお、本実施の形態においては、第3の金属膜109cとしては
、スパッタリング法を用いて形成された膜厚100nmの窒化タンタル膜を用いる。
次に、第3の金属膜109c上にレジストを塗布し、第2のパターニングを行い、レジ
ストマスク142を形成する(図3(D)参照)。
レジストマスク142は、レジストマスク141と同様の材料、及び手法により形成す
ることができる。
次に、第1の金属膜109a、及び第3の金属膜109cの一部を第2のエッチングに
より除去し、第1の金属膜110a、第1の金属膜112a、第3の金属膜110c、及
び第3の金属膜112cを形成する(図4(A)参照)。
なお、第2のエッチングは、第1のエッチングにより除去された第2の金属膜110b
、及び第2の金属膜112bの端部より外側で、第1の金属膜109a及び第3の金属膜
109cを除去する。
第1の金属膜109a、及び第3の金属膜109cの除去方法としては、ドライエッチ
ング法を用いると好適である。ドライエッチング法に用いるガスとしては、例えば、第1
の金属膜109aとして、タングステン膜を用い、第3の金属膜109cとして窒化タン
タル膜を用いた場合、SFとOの混合ガス、またはSFとBClの混合ガス等を
用いることができる。
なお、第1の金属膜109a、及び第3の金属膜109cのエッチングの際に、酸化物
半導体膜108がエッチングされ、分断することのないようエッチング条件を最適化する
ことが望まれる。しかしながら、第1の金属膜109a、及び第3の金属膜109cのみ
をエッチングし、酸化物半導体膜108を全くエッチングしないという条件を得ることは
難しく、第1の金属膜109a、及び第3の金属膜109cのエッチングの際に酸化物半
導体膜108は、一部がエッチングされ、溝部(凹部)を有する酸化物半導体膜108と
なることもある。
次に、レジストマスク142を除去し、第1の金属膜110a、第2の金属膜110b
、及び第3の金属膜110cからなるソース電極110と、第1の金属膜112a、第2
の金属膜112b、及び第3の金属膜112cからなるドレイン電極112が形成される
(図4(B)参照)。
このようなソース電極110、及びドレイン電極112の形成方法とすることで、酸化
物半導体膜108(より詳しくは、バックチャネル側)が、第2の金属膜110b、及び
第2の金属膜112bに用いる銅膜に接触することがないため、酸化物半導体膜108に
付着、または拡散する恐れのある銅元素を抑制することができる。
なお、レジストマスク142の除去方法としては、レジストマスク141の除去方法と
同様の手法により行うことができる。
また、ソース電極110、及びドレイン電極112の形成後、酸化物半導体膜108(
より詳しくは、バックチャネル側)の清浄化を行うと好ましい。酸化物半導体膜108の
清浄化としては、例えば、酸素プラズマ処理、または希フッ化水素酸処理による洗浄処理
などが効果的である。このような清浄化を行うことにより、ソース電極110、及びドレ
イン電極112形成時に用いたエッチングガス成分、またはレジストマスク142の残渣
等を酸化物半導体膜108から除去することができ、酸化物半導体膜108をより高純度
化することができる。
また、ソース電極110、及びドレイン電極112の形成後、熱処理を行ってもよい。
当該熱処理の温度は、250℃以上650℃以下、好ましくは450℃以上600℃以下
、または基板の歪み点未満とする。
以上の工程によって、本実施の形態に示すトランジスタ150が形成される。
次に、トランジスタ150上、より詳しくは酸化物半導体膜108、ソース電極110
、及びドレイン電極112上に第1の絶縁膜114aを形成する。その後、第1の絶縁膜
114a、及び酸化物半導体膜108に酸素145を導入する(図4(C)参照)。
第1の絶縁膜114aとしては、プラズマCVD法、スパッタリング法により形成する
ことができ、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン
膜、または酸化窒化アルミニウム膜等の酸化物絶縁膜を用いることができる。第1の絶縁
膜114aの膜厚は50nm以上100nm以下とすることが好ましい。
また、第1の絶縁膜114aは、酸素過剰型の酸化物絶縁膜とすることが好ましい。酸
素過剰型の酸化物絶縁膜とすることで、酸化物半導体膜108に好適に酸素を供給するこ
とができる。
本実施の形態では、第1の絶縁膜114aとして、プラズマCVD法により30nmの
酸化窒化シリコン膜を形成する。第1の絶縁膜114aの成膜条件は、例えば、SiH
とNOのガス流量比をSiH:NO=20sccm:3000sccmとし、圧力
を200Paとし、RF電源電力(電源出力)を100Wとし、基板温度を350℃±1
5℃とすればよい。なお、第1の絶縁膜114aは、酸化物半導体膜108と接する絶縁
膜であるため、ゲート絶縁膜106と同様に可能な限り水、水素などの不純物が含まれな
いことが好ましい。
酸素145としては、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン(分
子イオン、クラスタイオンを含む)、のいずれかが含まれている。
第1の絶縁膜114aへの酸素145の導入は、例えば、イオン注入法、イオンドーピ
ング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いる
ことができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。
また、酸素145の導入は、第1の絶縁膜114aの全面を一度に処理してもよいし、例
えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板
又はイオンビームを相対的に移動(スキャン)させることで、第1の絶縁膜114aの全
面に酸素145を導入することができる。
酸素145の供給ガスとしては、Oを含有するガスを用いればよく、例えば、Oガス
、NOガス、COガス、COガス、NOガス等を用いることができる。なお、酸素
の供給ガスに希ガス(例えばAr)を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素145のドーズ量は1×1
13ions/cm以上5×1016ions/cm以下とするのが好ましく、酸
素導入処理後の第1の絶縁膜114a中の酸素の含有量は、第1の絶縁膜114aの化学
量論的組成を超える程度とするのが好ましい。なお、酸素の注入深さは、注入条件により
適宜制御すればよい。
なお、第1の絶縁膜114aとして酸化物絶縁膜(例えば、酸化シリコン膜又は酸化窒
化シリコン膜)を用いる場合、該酸化物絶縁膜において、酸素は主たる成分材料の一つで
ある。このため、酸化物絶縁膜中の酸素濃度を、SIMS(Secondary Ion
Mass Spectrometry)などの方法を用いて、正確に見積もることは難
しい。つまり、酸化物絶縁膜に酸素が意図的に添加されたか否かを判別することは困難で
あるといえる。また、第1の絶縁膜114aに含まれる過剰な酸素が後の工程で酸化物半
導体膜108へと供給される場合においても同様のことがいえる。
ところで、酸素には17Oや18Oといった同位体が存在し、自然界におけるこれらの
存在比率はそれぞれ酸素原子全体の0.038%、0.2%程度であることが知られてい
る。つまり、酸化物半導体膜と接する絶縁膜中(本実施の形態においては、第1の絶縁膜
114a)または酸化物半導体膜中におけるこれら同位体の濃度は、SIMSなどの方法
によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物
半導体膜と接する絶縁膜中、または酸化物半導体膜中の酸素濃度をより正確に見積もるこ
とが可能な場合がある。よって、これらの濃度を測定することで、酸化物半導体膜と接す
る絶縁膜に酸素が添加されたか否かを判別しても良い。
このように酸素145の導入処理により、酸素過剰型の第1の絶縁膜114aが形成さ
れる。酸素過剰型の第1の絶縁膜114aとすることで、トランジスタ作製工程中の熱処
理に起因する固相拡散によって、酸化物半導体膜108へ酸素を供給することが可能であ
る。また、酸素145の導入処理により、第1の絶縁膜114aを介して、酸化物半導体
膜108に酸素を導入してもよい。
次に、第1の絶縁膜114a上に第2の絶縁膜114bを形成する(図4(D)参照)
第2の絶縁膜114bとしては、プラズマCVD法、スパッタリング法により形成する
ことができ、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、
酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いること
ができる。第2の絶縁膜114bの膜厚は50nm以上500nm以下とすることが好ま
しい。
本実施の形態では、第2の絶縁膜114bとして、プラズマCVD法により370nm
の酸化窒化シリコン膜を形成する。第2の絶縁膜114bの成膜条件は、例えば、SiH
とNOのガス流量比をSiH:NO=30sccm:4000sccmとし、圧
力を200Paとし、RF電源電力(電源出力)を150Wとし、基板温度を220℃±
15℃とすればよい。
なお、第1の絶縁膜114aと第2の絶縁膜114bを同種の材料により形成した場合
、第1の絶縁膜114aと第2の絶縁膜114bとの界面が明確に分からないことがある
。したがって、本実施の形態においては、第1の絶縁膜114aと第2の絶縁膜114b
との界面は破線で示している。
なお、第2の絶縁膜114bは、第1の絶縁膜114a同様に可能な限り水、水素など
の不純物が含まれないことが好ましい。したがって、本実施の形態においては、成膜後の
第2の絶縁膜114bに対して、水素原子の除去を目的とした熱処理(脱水化または脱水
素化処理)を行う。
熱処理の温度は、例えば、250℃以上600℃以下、好ましくは300℃以上600
℃以下とすることができる。本実施の形態では、350℃、1時間の熱処理を行う。
次に、第2の絶縁膜114b上にアルミニウム膜115を形成する(図5(A)参照)
アルミニウム膜115は、スパッタリング法、蒸着法、CVD法等によって形成するこ
とが好ましい。また、アルミニウム膜115の膜厚は3nm以上10nm以下とすること
が好ましい。本実施の形態では、スパッタリング法を用いて、膜厚5nmのアルミニウム
膜を形成する。
なお、第2の絶縁膜114b上に形成されるアルミニウム膜115は、後に酸素導入処
理を施されることによって酸化アルミニウム膜となり、トランジスタのバリア膜として機
能する膜である。該酸化アルミニウム膜は、トランジスタへの水素、水などの不純物、及
び酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高い、すなわちバリ
ア性を有する。
次に、アルミニウム膜115に対して酸素147を導入する。これによって、アルミニ
ウム膜115が、酸化アルミニウム膜116となる(図5(B)参照)。
酸素147としては、酸素145と同様の手法により導入することができる。
また、酸素147の導入により、アルミニウム膜115を介して第2の絶縁膜114b
の一部の膜中に酸素を導入させても良い。これによって、第2の絶縁膜114bは、先の
熱処理によって脱離することのある酸素を補填するとともに、化学量論的組成よりも酸素
を過剰に含む領域を形成することができる。なお、このような化学量論的組成を超える酸
素を含む領域は、第2の絶縁膜114bの一部に存在していればよい。なお、酸素の注入
深さは、注入条件により適宜制御すればよい。
また、酸化アルミニウム膜116においても化学量論的組成を超える酸素を含む領域が
形成されうる。ただし、酸素導入処理によって形成された酸化アルミニウム膜116は、
化学量論的組成に一致した酸素を含有する必要はなく、多少の導電性を有していてもよい
。例えば、組成がAlで表される酸化アルミニウム膜の場合、xは1以上3.5以
下とすることが好ましい。また、酸化アルミニウム膜116が導電性を有する場合、その
抵抗率ρを、1010Ω・m以上1019Ω・m以下、好ましくは1010Ω・m以上1
18Ω・m以下、より好ましくは1011Ω・m以上1015Ω・m以下とすることが
好ましい。酸化アルミニウム膜116が上述の範囲の抵抗率を有することで、トランジス
タ150の静電破壊を防止することが可能となる。
また、酸化アルミニウム膜116は、アルミニウム膜115を酸化させることによって
形成される膜である。アルミニウム膜115の酸化によって、酸化アルミニウム膜116
を形成することで、スパッタリング法によって酸化アルミニウム膜を成膜する場合と比較
して生産性を向上させることができる。
なお、酸素147をアルミニウム膜115に導入した後、熱処理を行ってもよい。当該
熱処理によって、第1の絶縁膜114a、または第2の絶縁膜114bに含まれる酸素を
酸化物半導体膜108へと供給し、酸化物半導体膜108の酸素欠損を補填してもよい。
熱処理の温度は、例えば250℃以上600℃以下、好ましくは300℃以上600℃以
下とすることができる。本実施の形態では、300℃、1時間の熱処理を行う。
次に、酸化アルミニウム膜116上に平坦化絶縁膜118を形成する(図5(C)参照
)。
平坦化絶縁膜118としては、トランジスタ150の凹凸を平坦化できればよく、例え
ば、ポリイミド系樹脂、アクリル系樹脂、ポリイミドアミド系樹脂、ベンゾシクロブテン
系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の耐熱性を有する有機材料を用いることが
できる。また、上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹
脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させるこ
とで平坦化絶縁膜118を形成してもよい。本実施の形態では、平坦化絶縁膜118とし
て、1.5μmのアクリル系樹脂を用いる。
以上のように、本実施の形態に示すトランジスタ150は、チャネル形成領域に酸化物
半導体膜を用い、ゲート電極、ソース電極、及びドレイン電極に低抵抗材料である銅を用
いている。また、ソース電極、及びドレイン電極の形成時に酸化物半導体膜のバックチャ
ネル側が銅膜に接触することがないため、酸化物半導体膜に付着、または拡散する恐れの
ある銅元素を抑制することができる。また、ゲート電極、ソース電極、及びドレイン電極
は、それぞれ銅膜を用い、且つ銅元素の拡散を抑制できるバリアメタルを有している。そ
のため、安定した電気特性を有し、且つ配線抵抗に起因する信号遅延の少ないトランジス
タを提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、実施の形態1に示した半導体装置の変形例、及び実施の形態1に示
した半導体装置の作製方法と異なる作製方法について、図6乃至図8を用いて説明を行う
。なお、図1乃至図5で示した符号については、同様の符号を用い、その繰り返しの説明
は省略する。
〈半導体装置の構成例2〉
図6にトランジスタ250、及び信号線領域260の構成例を示す。図6(A)は、ト
ランジスタ250、及び信号線領域260の平面図であり、図6(B)は、図6(A)の
X2−Y2における断面図である。なお、図6(A)では煩雑になることを避けるため、
トランジスタ250、及び信号線領域260の構成要素の一部(例えば、ゲート絶縁膜2
06、第2の金属膜210b等)を省略して図示している。
図6に示す半導体装置は、基板102上に形成されたゲート電極204と、ゲート電極
204上に形成されたゲート絶縁膜206と、ゲート絶縁膜206と接し、ゲート電極2
04と重畳する位置に形成された酸化物半導体膜108と、酸化物半導体膜108上に形
成されたソース電極210及びドレイン電極212と、ソース電極210と電気的に接続
された信号線232と、を有し、信号線232は、第1の金属膜210a、第2の金属膜
210b、及び第3の金属膜210cからなり、第2の金属膜210bは、第1の金属膜
210a及び第3の金属膜210cの端部よりも内側の領域に形成され、ソース電極21
0及びドレイン電極212は、第1の金属膜210a、第1の金属膜212a、第3の金
属膜210c、及び前記第3の金属膜212cにより構成されている。
また、ゲート電極204は、第1のゲート電極204aと第2のゲート電極204bに
より構成されている。第1のゲート電極204aは、タングステン、タンタル、チタン、
及びモリブデンの中から選択される一以上の元素を含む金属膜または金属窒化物膜を用い
ると好ましい。また、第2のゲート電極204bは、銅元素を含むと好ましい。例えば、
本実施の形態においては、第1のゲート電極204aとして、タングステン膜を用い、第
2のゲート電極204bとして銅膜を用いる。このような積層構造のゲート電極204と
することで、低抵抗なゲート電極204とすることができる。なお、第1のゲート電極2
04aを設けることにより、基板102と第2のゲート電極204bとして用いる銅膜と
の密着性を向上させる、及び/または第2のゲート電極204bとして用いる銅膜中の銅
元素の拡散を抑制することができる。
また、ゲート絶縁膜206は、第1のゲート絶縁膜206aと第2のゲート絶縁膜20
6bにより構成されている。第1のゲート絶縁膜206aは、第2のゲート電極204b
として用いる銅膜中の銅元素の拡散を抑制する機能を有していれば良く、窒化シリコン膜
、窒化酸化シリコン膜、酸化アルミニウム膜、窒化酸化アルミニウム膜などを用いること
ができる。また、第2のゲート絶縁膜206bは、後に形成される酸化物半導体膜108
に酸素を供給する機能を有していれば良く、酸化シリコン膜、酸化窒化シリコン膜などを
用いることができる。例えば、本実施の形態においては、第1のゲート絶縁膜206aと
して、窒化シリコン膜を用い、第2のゲート絶縁膜206bとして、酸化窒化シリコン膜
を用いる。このような積層構造のゲート絶縁膜206とすることで、ゲート電極204と
して用いた銅膜中の銅元素の拡散を抑制し、且つ後に形成される酸化物半導体膜108に
酸素を供給させることができる。
また、第1の金属膜210a、第1の金属膜212a、第3の金属膜210c、及び第
3の金属膜212cとしては、タングステン、タンタル、チタン、及びモリブデンの中か
ら選択される一以上の元素を含む金属膜、または金属窒化物膜を用いると好ましい。
例えば、本実施の形態においては、第1の金属膜210a及び第1の金属膜212aと
しては、タングステン膜を用い、第3の金属膜210c及び第3の金属膜212cとして
は、窒化タンタル膜を用いる。
また、第2の金属膜210bとしては、銅元素を含むと好ましい。本実施の形態におい
ては、第2の金属膜210bとして、銅膜を用いる。
このように、トランジスタ250に用いるソース電極210及びドレイン電極212の
構成と、信号線232の構成が異なる。ソース電極210及びドレイン電極212に、銅
膜を用いる構成の信号線232を電気的に接続することで、配線抵抗起因による信号遅延
等を抑制することができる。また、トランジスタ250に用いるソース電極210及びド
レイン電極212に銅元素を含む材料を用いない構成とすることで、酸化物半導体膜10
8に拡散する恐れのある銅元素を離れた位置に配置することができ効果的である。また、
信号線232、ソース電極210、及びドレイン電極212を半導体作製工程の同一工程
で作製することができるため、製造コストを低減させるといった優れた効果を奏する。
次に、図7及び図8を用いて、図6に示すトランジスタ250、及び信号線領域260
の作製方法について説明を行う。
〈半導体装置の作製方法2〉
まず、基板102上にゲート電極204、ゲート絶縁膜206、及び酸化物半導体膜1
08を形成する。なお、ゲート電極204、ゲート絶縁膜206、及び酸化物半導体膜1
08については、実施の形態1に示す図2(A)乃至図2(D)の工程を参酌することで
、形成することができる。その後、ゲート絶縁膜206、及び酸化物半導体膜108上に
、ソース電極及びドレイン電極、並びに信号線となる第1の金属膜209a、及び第2の
金属膜209bを形成する(図7(A)参照)。
第1の金属膜209aとしては、タングステン、タンタル、チタン、及びモリブデンの
中から選択される一以上の元素を含む金属膜、または金属窒化物膜であると好ましい。本
実施の形態においては、第1の金属膜209aとして、スパッタリング法を用いて形成さ
れた膜厚50nmのタングステン膜を用いる。
また、第1の金属膜209aを積層構造としても良い。例えば、第1の金属膜209a
の1層目として、タングステン、タンタル、チタン、及びモリブデンの中から選択される
一以上の元素を含む金属膜とし、第1の金属膜209aの2層目として、窒化タングステ
ン、窒化タンタル、窒化チタン、及び窒化モリブデンの中から選択される一以上の元素を
含む金属窒化物膜の積層構造などが挙げられる。
第1の金属膜209aは、酸化物半導体膜108と接するため、酸化物半導体膜108
から酸素を引き抜いてn型化させない材料、又は酸化物半導体膜108に拡散してn型化
させない材料を用いる。また、第1の金属膜209aは、第2の金属膜209bに用いる
銅膜から酸化物半導体膜108に銅元素の拡散を抑制する材料を用いることが望ましい。
第2の金属膜209bとしては、銅元素を含む膜であると好ましい。なお、銅にアルミ
ニウム、金、銀、亜鉛、スズ、ニッケル等を数重量%添加した銅合金等を用いても良い。
本実施の形態においては、第2の金属膜209bとして、スパッタリング法を用いて形成
された膜厚200nmの銅膜を用いる。
次に、第2の金属膜209b上にレジストを塗布し、第1のパターニングを行い、レジ
ストマスク241を形成する(図7(B)参照)。
レジストマスク241は、実施の形態1に示したレジストマスク141と同様の材料、
及び手法により形成することができる。
次に、第2の金属膜209bの一部を第1のエッチングにより除去し、第2の金属膜2
10bを形成する(図7(C)参照)。
第2の金属膜209bの除去方法としては、ウエットエッチング法を用いると好適であ
る。また、ウエットエッチング法に用いる薬液としては、第2の金属膜209bのエッチ
ングができ、且つ第1の金属膜209aが消失しない薬液を用いればよく、例えば、第1
の金属膜209aとして、タングステン膜を用い、第2の金属膜209bとして銅膜を用
いた場合の薬液は、水と過酸化水素水とカルボン酸の混合液、または、水とリン酸と硝酸
と硫酸と硫酸カリウムの混合液等を用いることができる。
また、ウエットエッチングの時間を調整し、等方的にエッチングを行い、レジストマス
ク241の側面よりも内側に第2の金属膜210bの側面を後退させた形状としてもよい
このように、第1のエッチングの際に、信号線領域260においては、第2の金属膜2
09bを残し、酸化物半導体膜108が形成された領域においては、第2の金属膜209
bを除去する。
次に、レジストマスク241を除去し、第1の金属膜209a、及び第2の金属膜21
0b上に、第3の金属膜209cを形成する(図7(D)参照))。
レジストマスク241の除去方法としては、実施の形態1に示すレジストマスク141
の除去方法と同様の手法で行うことができる。
第3の金属膜209cとしては、第1の金属膜209aと同様な手法、及び材料により
形成することができる。なお、本実施の形態においては、第3の金属膜209cとしては
、スパッタリング法を用いて形成された膜厚100nmの窒化タンタル膜を用いる。
次に、第3の金属膜209c上にレジストを塗布し、第2のパターニングを行い、レジ
ストマスク242を形成する(図8(A)参照)。
レジストマスク242は、レジストマスク241と同様の材料、及び手法により形成す
ることができる。
次に、第1の金属膜209a、及び第3の金属膜209cの一部を第2のエッチングに
より除去し、第1の金属膜210a、第1の金属膜212a、第3の金属膜210c、及
び第3の金属膜212cを形成する(図8(B)参照)。
なお、第2のエッチングは、第1のエッチングにより除去された第2の金属膜210b
の端部より外側で、第1の金属膜209a及び第3の金属膜209cを除去する。
第1の金属膜209a、及び第3の金属膜209cの除去方法としては、ドライエッチ
ング法を用いると好適である。ドライエッチング法に用いるガスとしては、例えば、第1
の金属膜209aとして、タングステン膜を用い、第3の金属膜209cとして窒化タン
タル膜を用いた場合、SFとOの混合ガス、またはSFとBClの混合ガス等を
用いることができる。
なお、第1の金属膜209a、及び第3の金属膜209cのエッチングの際に、酸化物
半導体膜108がエッチングされ、分断することのないようエッチング条件を最適化する
ことが望まれる。しかしながら、第1の金属膜209a、及び第3の金属膜209cのみ
をエッチングし、酸化物半導体膜108を全くエッチングしないという条件を得ることは
難しく、第1の金属膜209a、及び第3の金属膜209cのエッチングの際に酸化物半
導体膜108は、一部がエッチングされ、溝部(凹部)を有する酸化物半導体膜108と
なることもある。
次に、レジストマスク242を除去し、第1の金属膜210a、及び第3の金属膜21
0cからなるソース電極210と、第1の金属膜212a、及び第3の金属膜212cか
らなるドレイン電極212が形成される。また、信号線領域260においては、第1の金
属膜210aと、第2の金属膜210bと、第3の金属膜210cからなる信号線232
が形成される(図8(C)参照)。
このように、第2の金属膜210bとして銅膜を用いる信号線232と、第2の金属膜
210bを用いないソース電極210及びドレイン電極212と、を同一工程で作製する
ことができる。
レジストマスク242の除去方法としては、レジストマスク241の除去方法と同様の
手法により行うことができる。
また、信号線232、ソース電極210、及びドレイン電極212の形成後、酸化物半
導体膜108(より詳しくは、バックチャネル側)の清浄化を行うと好ましい。酸化物半
導体膜108の清浄化としては、例えば、酸素プラズマ処理、または希フッ化水素酸処理
による洗浄処理などが効果的である。このような清浄化を行うことにより、ソース電極2
10、及びドレイン電極212の形成時に用いたエッチングガス成分、またはレジストマ
スク242の残渣等を酸化物半導体膜108から除去することができ、酸化物半導体膜1
08をより高純度化することができる。
また、信号線232、ソース電極210、及びドレイン電極212の形成後、熱処理を
行ってもよい。当該熱処理の温度は、250℃以上650℃以下、好ましくは450℃以
上600℃以下、または基板の歪み点未満とする。
以上の工程によって、本実施の形態に示すトランジスタ250、及び信号線領域260
が形成される。
次に、トランジスタ250、及び信号線領域260上に第1の絶縁膜114a、第2の
絶縁膜114b、酸化アルミニウム膜116、及び平坦化絶縁膜118を形成する(図8
(D)参照)。
第1の絶縁膜114a、第2の絶縁膜114b、酸化アルミニウム膜116、及び平坦
化絶縁膜118については、実施の形態1に示す工程を参酌することで形成することがで
きる。
このように、トランジスタ250のソース電極210及びドレイン電極212の構成と
、信号線領域260の信号線232の構成が異なる。ソース電極210及びドレイン電極
212に、銅膜を用いる信号線232を電気的に接続することで、配線抵抗起因による信
号遅延等を抑制することができる。また、トランジスタ250に用いるソース電極210
及びドレイン電極212に銅元素を含む材料を用いない構成とすることで、酸化物半導体
膜108に拡散する恐れのある銅元素を離れた位置に配置することができ効果的である。
また、信号線232、ソース電極210、及びドレイン電極212を半導体作製工程の同
一工程で作製することができるため、製造コストを低減させるといった優れた効果を奏す
る。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
(実施の形態3)
実施の形態1及び実施の形態2で例示したトランジスタ、または信号線を用いて表示機
能を有する表示装置を作製することができる。また、トランジスタを含む駆動回路の一部
または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することが
できる。表示装置の一例について、図9を用いて説明を行う。
図9において、第1の基板300上に設けられた画素部302と、ソースドライバ回路
部304、及びゲートドライバ回路部306とを囲むようにして、シール材312が設け
られている。また画素部302と、ソースドライバ回路部304、及びゲートドライバ回
路部306の上に第2の基板301が設けられている。よって画素部302と、ソースド
ライバ回路部304と、ゲートドライバ回路部306とは、第1の基板300とシール材
312と第2の基板301とによって、表示素子と共に封止されている。
また、図9においては、第1の基板300上のシール材312によって囲まれている領
域とは異なる領域に、画素部302、ソースドライバ回路部304、及びゲートドライバ
回路部306と電気的に接続されているFPC端子部308(FPC:Flexible
printed circuit)が設けられており、FPC端子部308には、FP
C316が接続され、画素部302、ソースドライバ回路部304、及びゲートドライバ
回路部306に与えられる各種信号、及び電位は、FPC316により供給されている。
また、図9において、画素部302、ソースドライバ回路部304、ゲートドライバ回
路部306、及びFPC端子部308には、信号線310が各々接続されている。FPC
316により供給された各種信号、及び電位は、信号線310を介して、画素部302、
ソースドライバ回路部304、ゲートドライバ回路部306、及びFPC端子部308に
与えられる。
また、図9においては、ソースドライバ回路部304、及びゲートドライバ回路部30
6を画素部302と同じ第1の基板300に形成している例を示しているが、この構成に
限定されない。例えば、ゲートドライバ回路部306のみを第1の基板300に形成して
も良いし、ソースドライバ回路部304のみを第1の基板300に形成しても良い。この
場合、別途用意されたソースドライバ回路、またはゲートドライバ回路等が形成された基
板(例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板)を、第1の基
板300に実装する構成としても良い。
なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、COG
(Chip On Glass)方法、ワイヤボンディング方法、或いはTAB(Tap
e Automated Bonding)方法などを用いることができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むIC等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源(照明装置含む)を指す。また、コネクター、例えばFPCもしくはTABテープも
しくはTCP(Tape Carrier Package)が取り付けられたモジュー
ル、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素
子にCOG方式により駆動回路基板、またはICが直接実装されたモジュールも全て表示
装置に含むものとする。
また、第1の基板300上に設けられた画素部302、ソースドライバ回路部304、
及びゲートドライバ回路部306は、トランジスタを複数有しており、実施の形態1、及
び実施の形態2で例示したトランジスタを適用することができる。本実施の形態において
は、実施の形態2で例示したトランジスタを適用した場合について、説明を行う。
また、表示装置に設けられる表示素子としては液晶素子(液晶表示素子ともいう)、発
光素子(発光表示素子ともいう)、を用いることができる。発光素子は、電流または電圧
によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Elec
tro Luminescence)、有機EL等が含まれる。また、電子インクなど、
電気的作用によりコントラストが変化する表示媒体も適用することができる。
表示装置に設けられる表示素子の一形態について、図10、及び図11を用いて説明す
る。図10、及び図11に示す表示装置は、図9に示す破線Q−Rにおける断面図に相当
する。
図10に示す表示装置は、第1の基板300上に設けられたFPC端子部308に、第
1の金属膜360a、第2の金属膜360b、及び第3の金属膜360cからなる端子電
極360を有しており、端子電極360はFPC316が有する端子と異方性導電膜38
0を介して、電気的に接続されている。
端子電極360は、トランジスタ350、及びトランジスタ352のソース電極、及び
ドレイン電極と同じ工程、並びに信号線310と同じ工程で形成されている。
また、第1の基板300上に設けられた画素部302と、ソースドライバ回路部304
は、トランジスタを複数有しており、図10、及び図11では、画素部302に含まれる
トランジスタ350と、ソースドライバ回路部304に含まれるトランジスタ352とを
例示している。
なお、本実施の形態においては、画素部302に含まれるトランジスタ350と、ソー
スドライバ回路部304に含まれるトランジスタ352は、同一のサイズの構成としてい
るが、これに限定されない。画素部302、及びソースドライバ回路部304に用いるト
ランジスタは、適宜サイズ(L/W)、または用いるトランジスタ数などを変えて用いる
ことができる。また、図10、及び図11においては、ゲートドライバ回路部306は、
図示していないが、接続先、または接続方法等が異なるが、ソースドライバ回路部304
と同様の構成とすることができる。
また、図10、及び図11において、トランジスタ350、及びトランジスタ352、
並びに信号線310は、先の実施の形態2に示したトランジスタ250、及び信号線23
2と同様の構成とすることができる。
すなわち、トランジスタ350、及びトランジスタ352においては、第1の金属膜と
第3の金属膜からなるソース電極、及びドレイン電極を有し、信号線310においては、
第1の金属膜と第2の金属膜と第3の金属膜からなる配線を有する。第1の金属膜と第3
の金属膜は、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以
上の元素を含む金属膜、または金属窒化物膜であり、第2の金属膜は、銅元素を含む材料
により形成されている。
また、端子電極360においては、信号線310と同様の構成であり、第1の金属膜と
第2の金属膜と第3の金属膜により構成されている。
このように、トランジスタ350、及びトランジスタ352においては、銅膜を用いな
い構成でソース電極、及びドレイン電極が構成されており、信号線310、及び端子電極
360においては、銅膜により構成されている。トランジスタ350、及びトランジスタ
352、並びに信号線310、及び端子電極360を用いることによって、安定した電気
特性を有し、且つ低抵抗な電極または配線を有した表示装置を提供することができる。
また、図10、及び図11において、トランジスタ350、及びトランジスタ352上
に、絶縁膜364、保護絶縁膜366、及び平坦化絶縁膜368が設けられている。
本実施の形態では、絶縁膜364としては、酸化窒化シリコン膜を用い、保護絶縁膜3
66としては、酸化アルミニウム膜を用いる。なお、絶縁膜364、及び保護絶縁膜36
6は、スパッタリング法やプラズマCVD法によって形成することができる。
絶縁膜364として設けられる酸化窒化シリコン膜は、酸化物半導体膜と接して設けら
れ、酸化物半導体膜に酸素を供給することができる。
保護絶縁膜366として設けられる酸化アルミニウム膜は、水素、水などの不純物、及
び酸素の両方に対して膜を透過させない遮断効果(ブロック効果)が高い。従って、酸化
アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水などの不純
物の酸化物半導体膜への混入、及び酸化物半導体膜を構成する主成分材料である酸素の酸
化物半導体膜からの放出を防止する保護膜として機能する。
また、平坦化絶縁膜368としては、ポリイミド系樹脂、アクリル系樹脂、ポリイミド
アミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の耐熱
性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複
数積層させることで、平坦化絶縁膜368を形成してもよい。
また、本実施の形態に示す表示装置は、ソースドライバ回路部304に形成されたトラ
ンジスタ352上には、平坦化絶縁膜368が設けられ、平坦化絶縁膜368上に、酸化
物半導体膜のチャネル形成領域と重畳した位置に導電膜370aが設けられている構成で
ある。しかし、この構成に限定されず、導電膜370aを設けない構成としても良い。導
電膜370aを酸化物半導体膜のチャネル形成領域と重畳した位置に設けることによって
、BT試験前後におけるトランジスタ352のしきい値電圧の変化量を低減することがで
きる。また、導電膜370aは、電位がトランジスタ352のゲート電極と同じでもよい
し、異なっていても良く、第2のゲート電極として機能させることもできる。また、導電
膜370aの電位がGND、0V、或いはフローティング状態であってもよい。
なお、導電膜370aは、外部の電場を遮蔽する、すなわち外部の電場が内部(トラン
ジスタ352を含む回路部)に作用しないようにする機能(特に静電気に対する静電遮蔽
機能)も有する。導電膜370aの遮蔽機能により、静電気などの外部の電場の影響によ
りトランジスタ352の電気的な特性が変動することを防止することができる。なお、導
電膜370aは、トランジスタ352と重畳するような広範囲に設けてもよい。これによ
りさらなる静電遮蔽機能の向上が見込まれる。
また、本実施の形態に示す表示装置は、画素部302に形成されたトランジスタ350
上には、平坦化絶縁膜368が設けられ、平坦化絶縁膜368上に、ソース電極またはド
レイン電極と接続する導電膜370bが設けられた構成である。導電膜370bは、画素
部302において、画素電極としての機能を有する。
画素部302に設けられたトランジスタ350は、表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図10に示す表示装置は、表示素子として液晶素子を用いた液晶表示装置の例を示す。
図10において、表示素子である液晶素子402は、導電膜370b、対向電極404、
及び液晶層406を含む。なお、液晶層406を挟持するように配向膜として機能する絶
縁膜410、及び絶縁膜412が設けられている。対向電極404は第2の基板301側
に設けられ、導電膜370bと対向電極404とは液晶層406を介して積層する構成と
なっている。
また、スペーサ435は、絶縁膜を選択的にエッチングすることで得られる柱状のスペ
ーサであり、液晶層406の膜厚(セルギャップ)を制御するために設けられている。な
お、球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これ
らの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カ
イラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量%以上のカイラル剤を混合させた液晶組
成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速
度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また
配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引
き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を
軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。酸
化物半導体膜を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性
が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体膜を用いるトラン
ジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
また、液晶材料の固有抵抗は、1×10Ω・cm以上であり、好ましくは1×10
Ω・cm以上であり、さらに好ましくは1×1012Ω・cm以上である。なお、本明
細書における固有抵抗の値は、20℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の
大きさは、トランジスタのオフ電流等を考慮して設定すればよい。高純度且つ酸素欠損の
形成を抑制した酸化物半導体膜を有するトランジスタを用いることにより、各画素におけ
る液晶容量に対して1/3以下、好ましくは1/5以下の容量の大きさを有する保持容量
を設ければ充分である。
本実施の形態で用いる高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する
トランジスタは、オフ状態における電流値(オフ電流値)を低くすることができる。よっ
て、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み
間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため
、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を
有するトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能であ
る。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、
画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同
一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等に
より形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減するこ
とができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、
高画質な画像を提供することができる。
また、画素部のスイッチングトランジスタ、及び駆動回路部に使用するドライバトラン
ジスタに接続する信号線として、銅元素を含む配線を用いている。そのため、配線抵抗に
起因する信号遅延等が少なく、大画面での表示装置に用いることが可能となる。
液晶表示装置には、TN(Twisted Nematic)モード、IPS(In−
Plane−Switching)モード、FFS(Fringe Field Swi
tching)モード、ASM(Axially Symmetric aligned
Micro−cell)モード、OCB(Optical Compensated
Birefringence)モード、FLC(Ferroelectric Liqu
id Crystal)モード、AFLC(AntiFerroelectric Li
quid Crystal)モードなどを用いることができる。
また、ノーマリブラック型の液晶表示装置、例えば垂直配向(VA)モードを採用した
透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、
例えば、MVA(Multi−Domain Vertical Alignment)
モード、PVA(Patterned Vertical Alignment)モード
などを用いることができる。また、VA型の液晶表示装置にも適用することができる。V
A型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である
。VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が
垂直方向を向く方式である。また、画素(ピクセル)をいくつかの領域(サブピクセル)
に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマ
ルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス(遮光層)、偏光部材、位相差部材、反
射防止部材などの光学部材(光学基板)などは適宜設ける。例えば、偏光基板及び位相差
基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを
用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用い
ることができる。また、カラー表示する際に画素で制御する色要素としては、RGB(R
は赤、Gは緑、Bは青を表す)の三色に限定されない。例えば、RGBW(Wは白を表す
)、又はRGBに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお
、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発
明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光
素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材
料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機
EL素子、後者は無機EL素子と呼ばれている。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよ
うな発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに
分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−
アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明
する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。
そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用
することができる。
図11に表示素子として発光素子を用いた表示装置の例を示す。表示素子である発光素
子450は、画素部302に設けられたトランジスタ350と電気的に接続している。な
お発光素子450の構成は、導電膜370b、電界発光層452、上部電極454の積層
構造であるが、示した構成に限定されない。発光素子450から取り出す光の方向などに
合わせて、発光素子450の構成は適宜変更することができる。
隔壁456は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に隔壁456
は、感光性の樹脂材料を用いると好ましい。例えば、該感光性の樹脂材料を用いて、隔壁
456を形成する場合、平坦化絶縁膜368、及び導電膜370b上に感光性の樹脂材料
を塗布し、所望の領域に光を照射することで、導電膜370b上の一部に開口部を形成し
、その開口部の側壁が連続した曲率を有する傾斜面となるように形成することができる。
電界発光層452は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子450に酸素、水素、水、二酸化炭素等が侵入しないように、上部電極454
、及び隔壁456上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化
酸化シリコン膜等を形成することができる。また、第1の基板300、第2の基板301
、及びシール材312によって封止された空間には充填材458が設けられ密封されてい
る。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼
り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)す
ることが好ましい。
充填材458としては、窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂ま
たは熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル系樹脂
、ポリイミド系樹脂、エポキシ系樹脂、シリコーン系樹脂、PVB(ポリビニルブチラル
)またはEVA(エチレンビニルアセテート)を用いることができる。例えば充填材45
8として、窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板(楕円偏光板を含む
)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けて
もよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
なお、図10、及び図11において、第1の基板300、第2の基板301としては、
ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラス
チック基板などを用いることができる。プラスチックとしては、FRP(Fibergl
ass−Reinforced Plastics)板、PVF(ポリビニルフルオライ
ド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる
。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシ
ートを用いることもできる。
以上のように実施の形態1、及び実施の形態2で示したトランジスタ、または信号線を
適用することで、様々な機能を有する表示装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
(実施の形態4)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョ
ン受信機ともいう)、コンピュータ用などのモニタ、電子ペーパー、デジタルカメラ、デ
ジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯
電話装置ともいう)、携帯型ゲーム機、携帯情報端末(PDA)、携帯端末(スマートフ
ォン、タブレットPC等を含む)、音響再生装置、パチンコ機などの大型ゲーム機などが
挙げられる。上記実施の形態で説明した半導体装置を含む電子機器の例について図12、
及び図13を用いて説明する。
図12(A)は、ノート型のパーソナルコンピュータであり、本体3001、筐体30
02、表示部3003、キーボード3004などによって構成されている。上記実施の形
態のいずれかで示した半導体装置を表示部3003に適用することにより、安定した電気
特性を有し、且つ配線抵抗に起因する信号遅延の少ないノート型のパーソナルコンピュー
タとすることができる。
図12(B)は、携帯情報端末(PDA)であり、本体3021には表示部3023と
、外部インターフェイス3025と、操作ボタン3024等が設けられている。また操作
用の付属品としてスタイラス3022がある。上記実施の形態のいずれかで示した半導体
装置を表示部3023に適用することにより、より安定した電気特性を有し、且つ配線抵
抗に起因する信号遅延の少ない携帯情報端末(PDA)とすることができる。
図12(C)は、電子書籍の一例を示している。例えば、電子書籍2700は、筐体2
701および筐体2703の2つの筐体で構成されている。筐体2701および筐体27
03は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行
うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組
み込まれている。表示部2705および表示部2707は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部(図12(C)では表示部2705)に文章を表示し、左側
の表示部(図12(C)では表示部2707)に画像を表示することができる。上記実施
の形態のいずれかで示した半導体装置を表示部2705、表示部2707に適用すること
により、安定した電気特性を有し、且つ配線抵抗に起因する信号遅延の少ない電子書籍と
することができる。表示部2705として半透過型、または反射型の液晶表示装置を用い
る場合、比較的明るい状況下での使用も予想されるため、太陽電池を設け、太陽電池によ
る発電、及びバッテリーでの充電を行えるようにしてもよい。なおバッテリーとしては、
リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図12(C)では、筐体2701に操作部などを備えた例を示している。例えば
、筐体2701において、電源2721、操作キー2723、スピーカー2725などを
備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同
一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体
の裏面や側面に、外部接続用端子(イヤホン端子、USB端子など)、記録媒体挿入部な
どを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持
たせた構成としてもよい。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。
図12(D)は、携帯電話であり、筐体2800及び筐体2801の二つの筐体で構成
されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフ
ォン2804、ポインティングデバイス2806、カメラ用レンズ2807、外部接続端
子2808などを備えている。また、筐体2800には、携帯電話の充電を行う太陽電池
セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2
801内部に内蔵されている。上記実施の形態のいずれかで示した半導体装置を表示パネ
ル2802に適用することにより、安定した電気特性を有し、且つ配線抵抗に起因する信
号遅延の少ない携帯電話とすることができる。
また、表示パネル2802はタッチパネルを備えており、図12(D)には映像表示さ
れている複数の操作キー2805を点線で示している。なお、太陽電池セル2810で出
力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル2802は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル2802と同一面上にカメラ用レンズ2807を備えているため、テレビ電話が可能で
ある。スピーカー2803及びマイクロフォン2804は音声通話に限らず、テレビ電話
、録音、再生などが可能である。さらに、筐体2800と筐体2801は、スライドし、
図12(D)のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
外部接続端子2808はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可
能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外
部メモリスロット2811に記録媒体を挿入し、より大量のデータ保存及び移動に対応で
きる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
図12(E)は、デジタルビデオカメラであり、本体3051、表示部(A)3057
、接眼部3053、操作スイッチ3054、表示部(B)3055、バッテリー3056
などによって構成されている。上記実施の形態のいずれかで示した半導体装置を表示部(
A)3057、表示部(B)3055に適用することにより、安定した電気特性を有し、
且つ配線抵抗に起因する信号遅延の少ないデジタルビデオカメラとすることができる。
図12(F)は、テレビジョン装置の一例を示している。テレビジョン装置9600は
、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表
示することが可能である。また、ここでは、スタンド9605により筐体9601を支持
した構成を示している。上記実施の形態のいずれかで示した半導体装置を表示部9603
に適用することにより、安定した電気特性を有し、且つ配線抵抗に起因する信号遅延の少
ないテレビジョン装置とすることができる。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリ
モコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機か
ら出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線
による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方
向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である
図13は、タブレット型端末の一例を示しており、図13(A)乃至図13(C)は、
タブレット型端末5000を示し、図13(D)は、タブレット型端末6000を示して
いる。
図13(A)乃至図13(C)に示すタブレット型端末5000において、図13(A
)は正面図を、図13(B)は側面図を、図13(C)は背面図を、それぞれ示している
。また、図13(D)に示すタブレット型端末6000においては、正面図を示している
タブレット型端末5000は、筐体5001、表示部5003、電源ボタン5005、
前面カメラ5007、背面カメラ5009、第1の外部接続端子5011、及び第2の外
部接続端子5013等により構成されている。
また、表示部5003は、筐体5001に組み込まれており、タッチパネルとしても用
いることができる。例えば、表示部5003上にアイコン5015等を表示させて、メー
ルや、スケジュール管理といった作業を行うことができる。また、筐体5001には、正
面側に前面カメラ5007が組み込まれており、使用者側の映像を撮影することができる
。また、筐体5001には、背面側に背面カメラ5009が組み込まれており、使用者と
反対側の映像を撮影することができる。また、筐体5001には、第1の外部接続端子5
011、及び第2の外部接続端子5013を備えており、例えば、第1の外部接続端子5
011により、イヤホン等に音声を出力し、第2の外部接続端子5013により、データ
の移動等を行うことができる。
次に、図13(D)に示すタブレット型端末6000は、第1の筐体6001、第2の
筐体6003、ヒンジ部6005、第1の表示部6007、第2の表示部6009、電源
ボタン6011、第1のカメラ6013、第2のカメラ6015等により構成されている
また、第1の表示部6007は、第1の筐体6001に組み込まれており、第2の表示
部6009は、第2の筐体6003に組み込まれている。第1の表示部6007、及び第
2の表示部6009は、例えば、第1の表示部6007を表示用パネルとして使用し、第
2の表示部6009をタッチパネルとする。第1の表示部6007に表示されたテキスト
アイコン6017を確認し、第2の表示部6009に表示させたアイコン6019、また
はキーボード6021(実際には第2の表示部6009に表示されたキーボード画像)を
用いて、画像の選択、または文字の入力等を行うことができる。もちろん、第1の表示部
6007がタッチパネルであり、第2の表示部6009が表示用パネルといった構成や、
第1の表示部6007、及び第2の表示部6009ともにタッチパネルといった構成とし
てもよい。
また、第1の筐体6001と、第2の筐体6003は、ヒンジ部6005により接続さ
れており、第1の筐体6001と、第2の筐体6003と、を開閉することができる。こ
のような構成とすることにより、タブレット型端末6000を持ち運ぶ際に、第1の筐体
6001に組み込まれた第1の表示部6007と、第2の筐体6003に組み込まれた第
2の表示部6009と、を合わせることで、第1の表示部6007、及び第2の表示部6
009の表面(例えば、プラスチック基板等)を保護することができるので好適である。
また、第1の筐体6001と第2の筐体6003は、ヒンジ部6005により、分離で
きる構成としても良い(所謂コンバーチブル型)。このような構成とすることで、例えば
、第1の筐体6001を縦置きとし、第2の筐体6003を横置きとして使用するといっ
たように、使用範囲が広がるので好適である。
また、第1のカメラ6013、及び第2のカメラ6015により、3D画像の撮影を行
うこともできる。
また、タブレット型端末5000、及びタブレット型端末6000は、無線で情報を送
受信できる構成としてもよい。例えば、無線により、インターネット等に接続し、所望の
情報を購入し、ダウンロードする構成とすることも可能である。
また、タブレット型端末5000、及びタブレット型端末6000は、様々な情報(静
止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻などを表示
部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能
、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することがで
きる。また、外光の光量に応じて表示の輝度を最適にすることができる光センサや、ジャ
イロや加速度センサなど傾きを検出するセンサなどの検出装置を内蔵させてもよい。
上記実施の形態で示した半導体装置をタブレット型端末5000の表示部5003、タ
ブレット型端末6000の第1の表示部6007、または/および第2の表示部6009
に適用することにより、安定した電気特性を有し、且つ配線抵抗に起因する信号遅延の少
ないタブレット型端末とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
102 基板
104 ゲート電極
104a 第1のゲート電極
104b 第2のゲート電極
106 ゲート絶縁膜
106a 第1のゲート絶縁膜
106b 第2のゲート絶縁膜
108 酸化物半導体膜
109a 第1の金属膜
109b 第2の金属膜
109c 第3の金属膜
110 ソース電極
110a 第1の金属膜
110b 第2の金属膜
110c 第3の金属膜
112 ドレイン電極
112a 第1の金属膜
112b 第2の金属膜
112c 第3の金属膜
114a 第1の絶縁膜
114b 第2の絶縁膜
115 アルミニウム膜
116 酸化アルミニウム膜
118 平坦化絶縁膜
141 レジストマスク
142 レジストマスク
145 酸素
147 酸素
150 トランジスタ
204 ゲート電極
204a 第1のゲート電極
204b 第2のゲート電極
206 ゲート絶縁膜
206a 第1のゲート絶縁膜
206b 第2のゲート絶縁膜
209a 第1の金属膜
209b 第2の金属膜
209c 第3の金属膜
210 ソース電極
210a 第1の金属膜
210b 第2の金属膜
210c 第3の金属膜
212 ドレイン電極
212a 第1の金属膜
212c 第3の金属膜
232 信号線
241 レジストマスク
242 レジストマスク
250 トランジスタ
260 信号線領域
300 基板
301 基板
302 画素部
304 ソースドライバ回路部
306 ゲートドライバ回路部
308 FPC端子部
310 信号線
312 シール材
316 FPC
350 トランジスタ
352 トランジスタ
360 端子電極
360a 第1の金属膜
360b 第2の金属膜
360c 第3の金属膜
364 絶縁膜
366 保護絶縁膜
368 平坦化絶縁膜
370a 導電膜
370b 導電膜
380 異方性導電膜
402 液晶素子
404 対向電極
406 液晶層
410 絶縁膜
412 絶縁膜
435 スペーサ
450 発光素子
452 電界発光層
454 上部電極
456 隔壁
458 充填材
2700 電子書籍
2701 筐体
2703 筐体
2705 表示部
2707 表示部
2711 軸部
2721 電源
2723 操作キー
2725 スピーカー
2800 筐体
2801 筐体
2802 表示パネル
2803 スピーカー
2804 マイクロフォン
2805 操作キー
2806 ポインティングデバイス
2807 カメラ用レンズ
2808 外部接続端子
2810 太陽電池セル
2811 外部メモリスロット
3001 本体
3002 筐体
3003 表示部
3004 キーボード
3021 本体
3022 スタイラス
3023 表示部
3024 操作ボタン
3025 外部インターフェイス
3051 本体
3053 接眼部
3054 操作スイッチ
3056 バッテリー
5000 タブレット型端末
5001 筐体
5003 表示部
5005 電源ボタン
5007 前面カメラ
5009 背面カメラ
5011 外部接続端子
5013 外部接続端子
5015 アイコン
6000 タブレット型端末
6001 筐体
6003 筐体
6005 ヒンジ部
6007 表示部
6009 表示部
6011 電源ボタン
6013 カメラ
6015 カメラ
6017 テキストアイコン
6019 アイコン
6021 キーボード
9600 テレビジョン装置
9601 筐体
9603 表示部
9605 スタンド

Claims (2)

  1. ゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、前記ゲート電極と重なる領域を有する酸化物半導体膜を形成し、
    前記酸化物半導体膜上にソース電極及びドレイン電極を形成する半導体装置の作製方法であって、
    前記ソース電極及び前記ドレイン電極を形成する工程は、
    前記ゲート絶縁膜上及び前記酸化物半導体膜上に、第1の金属膜を形成する工程と、
    前記第1の金属膜上に第2の金属膜を形成する工程と、
    第1のマスクを用いて、前記第2の金属膜の一部を第1のエッチングにより除去する工程と、
    前記第1のエッチング後に、前記第1の金属膜上及び前記第2の金属膜上に、前記第2の金属膜を覆うように第3の金属膜を形成する工程と、
    第2のマスクを用いて、前記第1の金属膜及び前記第3の金属膜の一部を第2のエッチングにより除去する工程と、を有し、
    前記第2のエッチング後の前記第1の金属膜及び前記第3の金属膜の端部は、前記第1のエッチング後の前記第2の金属膜の端部より外側に延び、
    前記第2のエッチング後の前記第1の金属膜及び前記第3の金属膜の端部同士は接し、
    前記第2の金属膜は、銅元素を含むことを特徴とする半導体装置の作製方法。
  2. 請求項1において、
    前記第1の金属膜及び前記第3の金属膜は、タングステン、タンタル、チタン、及びモリブデンの中から選択される一以上の元素を含む金属膜、または金属窒化物膜である半導体装置の作製方法。
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KR (1) KR102055239B1 (ja)
TW (2) TWI698024B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017204641A (ja) * 2016-05-09 2017-11-16 株式会社半導体エネルギー研究所 半導体装置および当該半導体装置を有する表示装置
JP2020074412A (ja) * 2014-11-28 2020-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
CN107403840B (zh) 2012-05-10 2021-05-11 株式会社半导体能源研究所 半导体装置
KR20140031671A (ko) * 2012-09-05 2014-03-13 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
KR102290801B1 (ko) 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9425217B2 (en) * 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160091968A (ko) * 2013-11-29 2016-08-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치를 제작하는 방법, 및 표시 장치
DE112014005486T5 (de) * 2013-12-02 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102513764B1 (ko) 2013-12-27 2023-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102295611B1 (ko) * 2013-12-27 2021-08-30 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
CN104851790A (zh) * 2014-02-13 2015-08-19 上海和辉光电有限公司 制造栅极绝缘层的方法
CN106104772B (zh) * 2014-02-28 2020-11-10 株式会社半导体能源研究所 半导体装置以及具有该半导体装置的显示装置
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
JP6240017B2 (ja) 2014-03-31 2017-11-29 株式会社東芝 半導体装置及びその製造方法
CN112038410A (zh) * 2014-07-15 2020-12-04 株式会社半导体能源研究所 半导体装置及其制造方法以及包括半导体装置的显示装置
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
CN104300008B (zh) * 2014-10-30 2017-06-30 京东方科技集团股份有限公司 一种电极结构、薄膜晶体管、阵列基板及显示面板
US10164118B2 (en) 2014-11-28 2018-12-25 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP6647841B2 (ja) * 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
JP2016111040A (ja) * 2014-12-02 2016-06-20 株式会社ジャパンディスプレイ 半導体装置
WO2016092427A1 (en) * 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016115760A (ja) * 2014-12-12 2016-06-23 株式会社ジャパンディスプレイ 半導体装置
CN112436021A (zh) * 2015-02-04 2021-03-02 株式会社半导体能源研究所 半导体装置的制造方法
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
JP7023114B2 (ja) * 2015-11-20 2022-02-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュール、電子機器
WO2017131078A1 (ja) * 2016-01-28 2017-08-03 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN114068723A (zh) * 2016-01-29 2022-02-18 株式会社半导体能源研究所 半导体装置以及晶体管
US10263114B2 (en) * 2016-03-04 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
US20190081077A1 (en) * 2016-03-15 2019-03-14 Sharp Kabushiki Kaisha Active matrix substrate
US11302717B2 (en) 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
US10916430B2 (en) 2016-07-25 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10957801B2 (en) 2017-02-07 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN106981426B (zh) * 2017-04-06 2020-04-03 京东方科技集团股份有限公司 薄膜晶体管的制备方法、显示装置
WO2019026704A1 (ja) * 2017-08-01 2019-02-07 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
US20190157429A1 (en) * 2017-11-21 2019-05-23 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Back-channel-etched tft substrate and manufacturing method thereof
US10672652B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gradient atomic layer deposition
CN110957334B (zh) * 2018-09-27 2022-04-15 胜丽国际股份有限公司 感测器封装结构
KR20200097425A (ko) 2019-02-08 2020-08-19 조창휘 사용이 편리한 접철식 낚시용 의자
KR20210127183A (ko) * 2019-02-15 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN111341826B (zh) * 2020-05-21 2020-08-25 京东方科技集团股份有限公司 显示面板和显示装置
CN117276281A (zh) * 2022-06-14 2023-12-22 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
WO2011024770A1 (ja) * 2009-08-26 2011-03-03 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP2011124556A (ja) * 2009-11-13 2011-06-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011243972A (ja) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び半導体装置

Family Cites Families (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4388351A (en) 1979-08-20 1983-06-14 Western Electric Company, Inc. Methods of forming a patterned metal film on a support
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
EP0260906B1 (en) 1986-09-17 1993-03-10 Fujitsu Limited Method of producing semiconductor device and semiconductor device
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0427125A (ja) 1990-05-22 1992-01-30 Hitachi Ltd 配線部材の製造方法
JPH0566421A (ja) 1991-09-09 1993-03-19 Sanyo Electric Co Ltd 多層配線の形成方法
JPH05211239A (ja) 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
US5266516A (en) 1992-01-02 1993-11-30 Chartered Semiconductor Manufacturing Pte Ltd Method for making electrical contact through an opening of one micron or less for CMOS technology
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0682820A (ja) 1992-09-01 1994-03-25 Fujitsu Ltd 薄膜トランジスタマトリックスの製造方法
JPH08146463A (ja) 1994-11-25 1996-06-07 Sharp Corp スイッチング素子アレイおよびそれを用いた表示装置
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3406417B2 (ja) 1995-04-25 2003-05-12 株式会社日立製作所 フリップチップ方式の液晶表示素子及び液晶表示モジュール
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1020331A (ja) 1996-06-28 1998-01-23 Sharp Corp 液晶表示装置
JP3182351B2 (ja) * 1996-10-29 2001-07-03 松下電器産業株式会社 薄膜トランジスタの製造方法
JPH10242417A (ja) 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP3070532B2 (ja) 1997-07-04 2000-07-31 日本電気株式会社 半導体装置の製造方法
US6197624B1 (en) 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6297519B1 (en) 1998-08-28 2001-10-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6518594B1 (en) 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
US6512271B1 (en) 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
EP2264771A3 (en) 1998-12-03 2015-04-29 Semiconductor Energy Laboratory Co., Ltd. MOS thin film transistor and method of fabricating same
EP1063693B1 (en) 1998-12-14 2016-06-29 LG Display Co., Ltd. Method for manufacturing a wiring member on a thin-film transistor substate suitable for a liquid crystal display
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6259138B1 (en) 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6495709B1 (en) * 2000-03-16 2002-12-17 Symetrix Corporation Liquid precursors for aluminum oxide and method making same
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002202527A (ja) 2000-12-28 2002-07-19 Nec Corp アクティブマトリクス型液晶表示装置
JP2002229065A (ja) * 2001-02-07 2002-08-14 Hitachi Ltd 液晶表示装置とその製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4969001B2 (ja) * 2001-09-20 2012-07-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3856304B2 (ja) 2002-03-25 2006-12-13 株式会社リコー Cspにおける抵抗素子およびcspを備えた半導体装置
JP4339000B2 (ja) * 2002-03-26 2009-10-07 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100493382B1 (ko) 2002-08-28 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
JP2004103605A (ja) 2002-09-04 2004-04-02 Murata Mfg Co Ltd 微細配線形成方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004356216A (ja) * 2003-05-27 2004-12-16 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ、表示装置、及びこれらの形成方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR100939560B1 (ko) * 2003-06-30 2010-01-29 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7202155B2 (en) 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
JP5082186B2 (ja) 2004-03-29 2012-11-28 住友電気工業株式会社 炭素系材料突起の形成方法及び炭素系材料突起
KR101086477B1 (ko) 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7687326B2 (en) 2004-12-17 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7615495B2 (en) 2005-11-17 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5250322B2 (ja) * 2008-07-10 2013-07-31 富士フイルム株式会社 金属酸化物膜とその製造方法、及び半導体装置
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI469354B (zh) * 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101499239B1 (ko) * 2008-08-26 2015-03-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5345359B2 (ja) * 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5308206B2 (ja) 2009-03-27 2013-10-09 株式会社ジャパンディスプレイ 表示装置製造方法
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
US9024311B2 (en) 2009-06-24 2015-05-05 Sharp Kabushiki Kaisha Thin film transistor, method for manufacturing same, active matrix substrate, display panel and display device
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101844972B1 (ko) * 2009-11-27 2018-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2011068028A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、x線センサー及びx線デジタル撮影装置
WO2011145738A1 (en) * 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
JP5453663B2 (ja) * 2010-07-02 2014-03-26 合同会社先端配線材料研究所 薄膜トランジスタ
JP6006558B2 (ja) * 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
WO2011024770A1 (ja) * 2009-08-26 2011-03-03 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
US20120206685A1 (en) * 2009-08-26 2012-08-16 Ulvac, Inc., Semiconductor device, liquid crystal display device having semiconductor device, and method for producing semiconductor device
JP2011124556A (ja) * 2009-11-13 2011-06-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011243972A (ja) * 2010-04-23 2011-12-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020074412A (ja) * 2014-11-28 2020-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2021077919A (ja) * 2014-11-28 2021-05-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7027588B2 (ja) 2014-11-28 2022-03-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2022081496A (ja) * 2014-11-28 2022-05-31 株式会社半導体エネルギー研究所 表示装置の作製方法
JP7434644B2 (ja) 2014-11-28 2024-02-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2017204641A (ja) * 2016-05-09 2017-11-16 株式会社半導体エネルギー研究所 半導体装置および当該半導体装置を有する表示装置

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